JP2004120737A - 分周器 - Google Patents

Abstract

【課題】ロッキングレンジが大きく、高速動作可能な分周器を提供する
【解決手段】高周波の入力信号Ｖｉｎが入力される入力端子１と、高周波で発振し、第１及び第２の出力ノードｎ₁、ｎ₂に第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−をそれぞれ発生させる発振回路１５ａと、第１及び第２の出力ノードｎ₁、ｎ₂のそれぞれの電位を入力信号Ｖｉｎに応じて一致させ、発振回路１５ａの発振周波数を入力信号Ｖｉｎの周波数の半分の大きさに変調するスイッチ回路とを備える。
【選択図】　　図１

Description

　本発明は、高速動作可能な分周器に関する。

　近年、無線通信の技術は急速に進歩しており、特にミリ波帯での無線通信が話題を集めている。これまで高周波（ＲＦ）フロントエンド部には、ガリウム砒素（ＧａＡｓ）等の化合物半導体デバイスやバイポーラ素子が用いられる場合が多かった。ところが近年、ＲＦ部分の各ブロックをＣＭＯＳデバイスで構成し、更にはトランシーバ回路全体を１チップで実現する方法が盛んに提案されるようになっている。ＲＦトランシーバ回路の中のＲＦトランスミッタ回路において、搬送波を発生させる役割を担うのが局部発信器である。局部発振器の出力は周波数が正確に決まっていて、位相ノイズが少ない高純度な正弦波であることが要求される。高純度な正弦波を出力させるものとして水晶発振器があるが、ＧＨｚ帯等の高周波数用の水晶発振器は存在しない。そこで、水晶発振器からの低周波の入力を基に、高周波を合成し、局部発信器を構成するという手法が用いられる。高周波を合成する回路として、位相同期ループ（ＰＬＬ）回路が一般的に用いられる。ＰＬＬ回路の中で、最も高速に動作するのが電圧制御発振回路（ＶＣＯ）及び周波数分周回路である。周波数分周回路は、入力信号の周波数をＮ又はＮ＋１分周して出力する。

　周波数分周回路には、入力周波数を１／２にして出力する１／２分周器（以下、単に「分周器」という）が複数段用いられる。周波数分周回路に用いられる分周器は、ＶＣＯの発振周波数を分周する必要があるので、ＶＣＯの周波数の増加に比例させて高速動作しなければならない。よって、周波数分周回路を高速化するためには、分周器の最大動作周波数を向上させれば良い。尚、ＣＭＯＳデバイスにより構成された場合、５０［ＧＨｚ］程度の動作周波数を有するＶＣＯが実現されている。従来の分周器は、マスタ・スレーブ型のＤフリップフロップを直列に接続することにより構成されていた（以下において「第１の従来技術」という）。また、図１８に示すように、高位電源Ｖ_DDと接地電位ＧＮＤとの間に発振回路１０１とスイッチ回路１０２を直列接続し、スイッチ回路１０２のオン・オフにより入力信号Ｖｉｎの周波数を分周する方法も提案されている（以下において「第２の従来技術」という）。

　第１の従来技術においては最大分周周波数はあまり高くないという問題があった。第２の従来技術においては、発振回路１０１内の発振トランジスタとスイッチ回路１０２内のスイッチングトランジスタのそれぞれの動作範囲が制限されていた。また、出力に入力信号Ｖｉｎの同相成分が発生していた。よって第２の従来技術においては、分周器のロッキングレンジが狭いという問題があった。ロッキングレンジが狭いとプロセスばらつきが生じた場合に正常に動作することが不可能となる。更に、第２の従来技術においては、供給電圧値の大きい電源が必要であった。供給電圧値の大きい電源を必要とすると、高位電源Ｖ_DDの電圧１［Ｖ］程度での動作が要求される０．１μｍＣＭＯＳテクノロジで用いることが出来ない。０．１μｍＣＭＯＳテクノロジで用いることが出来なかったので、第２の従来技術においても分周器の最大分周周波数を高く出来なかった。

　上記問題点を鑑み、本発明は、ロッキングレンジが大きく、高速動作可能な分周器を提供することを目的とする。

　上記目的を達成する為に、本発明の特徴は、（イ）互いに相補の関係となる第１及び第２の高周波信号を第１及び第２の出力ノードにそれぞれ出力する発振回路；（ロ）第１及び第２の出力ノードのそれぞれの電位を入力信号に応じて特定の時刻において一致させ、発振回路の発振周波数を入力信号の半分の周波数に変調するスイッチ回路を備える分周器であることを要旨とする。ここで「発振回路」とは、例えば、ＬＣ発振回路、リングオシレータ等の高周波で発振する回路であることを意味する。また「スイッチ回路」とは、入力信号により発振回路中の２点間の接続を切り換え可能な回路であることを意味する。

　本発明の特徴に係る分周器によると、発振している第１及び第２の出力ノードの電位をスイッチ回路により一定周期で等しくすることにより、分周動作を実現している。即ち、スイッチ回路に入力信号を入力することにより、発振回路の発振が変調されて分周器として動作する。したがって本発明の特徴に係る分周器はロッキングレンジが非常に広い。

　本発明の特徴に係る分周器において、入力信号の周波数は発振回路の発振周波数のほぼ２倍にする必要がある。よって、入力信号の周波数を上げるためには、発振周波数が高い発振回路を用意すれば良い。したがって、最大分周周波数が高い分周器を提供することが出来る。

　本発明によれば、ロッキングレンジが大きく、高速動作可能な分周器を提供することが出来る。

　次に、図面を参照して、本発明の第１〜第５の実施の形態を説明する。この第１〜第５の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

（第１の実施の形態）
　本発明の第１の実施の形態に係る分周器３１は、図１（ａ）に示すように、互いに相補の関係となる第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−を第１及び第２の出力ノードｎ₁、ｎ₂にそれぞれ出力する発振回路１５ａ、第１及び第２の出力ノードｎ₁、ｎ₂のそれぞれの電位を入力信号Ｖｉｎに応じて特定の時刻において一致させ、発振回路１５ａの発振周波数を入力信号Ｖｉｎの周波数の半分の大きさに変調するスイッチ回路１６ａを備える。更に分周器３１は、高周波の入力信号Ｖｉｎが入力される入力端子１、発振回路１５ａに電源電圧を供給する第１及び第２の基準電位端子４１、４２、第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−を出力する出力ポート２０ａを備える。出力ポート２０ａは、第１及び第２の出力ノードｎ₁、ｎ₂にそれぞれ接続された第１及び第２の出力端子２、３を備える。

　図１（ａ）に示した発振回路１５ａは、詳細には図１（ｂ）に示すように、第１の基準電位端子４１に接続された定電流源４、定電流源４に一端を接続し、互いに並列に接続された第１及び第２のインダクタＬ₁、Ｌ₂、第１のインダクタＬ₁にドレインを、第２のインダクタＬ₂にゲートを、第２の基準電位端子４２にソースをそれぞれ接続した第１の発振トランジスタＴｒ₁、第２のインダクタＬ₂にドレインを、第１のインダクタＬ₁にゲートを、第２の基準電位端子４２にソースをそれぞれ接続した第２の発振トランジスタＴｒ₂を備える。第１のインダクタＬ₁と第２の発振トランジスタＴｒ₂のゲートとの接続点は第１の出力ノードｎ₁となる。第２のインダクタＬ₂と第１の発振トランジスタＴｒ₁のゲートとの接続点は第２の出力ノードｎ₂となる。

　図１（ａ）に示したスイッチ回路１６ａは、具体的には図１（ｂ）に示すように、第１の出力ノードｎ₁にソースを、入力端子１にゲートを、第２の出力ノードｎ₂にドレインをそれぞれ接続したスイッチングトランジスタＴｒ₃を備える。また、第１の基準電位端子４１には高位電源Ｖ_DDが接続されている。第２の基準電位端子４２には低位電源Ｖ_SSが接続されている。尚、高位電源Ｖ_DDの供給電圧は１［Ｖ］程度に設定されている。低位電源Ｖ_SSは、基板電位よりも０．５［Ｖ］程度低い範囲までの電圧に設定されている。

　第１及び第２の発振トランジスタＴｒ₁、Ｔｒ₂、スイッチングトランジスタＴｒ₃としては、ｎチャネルのＭＯＳトランジスタ（ｎＭＯＳトランジスタ）が使用出来る。図１（ｂ）に示す定電流源４、第１及び第２のインダクタＬ₁、Ｌ₂、第１及び第２の発振トランジスタＴｒ₁、Ｔｒ₂、スイッチングトランジスタＴｒ₃は、実際には、同一半導体基板（同一半導体チップ）上にモノリシックに集積化されている。第１及び第２のインダクタＬ₁、Ｌ₂を半導体集積回路で構成する場合、スパイラルインダクタが使用出来る。半導体基板としては、シリコン（Ｓｉ）等の単元素半導体基板、或いはガリウム砒素（ＧａＡｓ）等の化合物半導体基板を使用できる。

　発振回路１５ａは、主に、第１及び第２のインダクタＬ₁、Ｌ₂と第１及び第２の発振トランジスタＴｒ₁、Ｔｒ₂のゲート・ソース間容量Ｃｇｓとにより構成されるＬＣ共振により発振する。また容量Ｃとしては、配線層を用いて形成されるスパイラルインダクタと基板間に存在する寄生容量を利用しても良い。第１及び第２のインダクタＬ₁、Ｌ₂と第１及び第２の発振トランジスタＴｒ₁、Ｔｒ₂を接続する配線と半導体基板間に存在する寄生容量を利用しても良い。スイッチ回路１６ａは、第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−が交差するタイミングを周期的に合せて、発振回路１５ａの発振周波数を変調する。

　次に、図１〜図３を用いて第１の実施の形態に係る分周器３１の動作を説明する。

　（イ）図１（ｂ）に示す発振回路１５ａは、第１及び第２のインダクタＬ₁、Ｌ₂のインダクタンスＬと発振回路１５ａ内の寄生容量成分ＣによるＬＣ共振を利用して発振する。また、第１及び第２の発振トランジスタＴｒ₁、Ｔｒ₂は負性抵抗として機能して発振を持続させる。

　（ロ）発振回路１５ａがＬＣ共振により発振すると、第１及び第２の出力ノードｎ₁、ｎ₂から、互いに相補の関係となる第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−を、第１及び第２の出力端子２、３にそれぞれ発生させる。第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−は、図２（ｂ）に示すように、１周期においてハイレベルからローレベル及びローレベルからハイレベルの２回交差している。

　（ハ）入力端子１からは、図２（ａ）に示すような入力信号Ｖｉｎが入力される。入力端子１に入力された入力信号Ｖｉｎは、スイッチングトランジスタＴｒ₃のゲートに印加される。尚、入力信号Ｖｉｎの周波数は、図３に示すように６０［ＧＨｚ］程度に設定されている。スイッチングトランジスタＴｒ₃は、入力信号Ｖｉｎがハイレベル時にオンして導通する。スイッチングトランジスタＴｒ₃がオンして導通すると、第１及の出力ノードｎ₁と第２の出力ノードｎ₂が短絡される。

　（ニ）第１及び第２の出力ノードｎ₁、ｎ₂が短絡されると、第１の出力ノードｎ₁と第２の出力ノードｎ₂の電位は等しくなる。よって、第１の高周波信号ｆｏｕｔ＋と第２の高周波信号ｆｏｕｔ−は、図２（ａ）及び（ｂ）に示すように、入力信号Ｖｉｎがハイレベルのピーク時にそれぞれ交差するようになる。即ち、第１の高周波信号ｆｏｕｔ＋と第２の高周波信号ｆｏｕｔ−は、入力信号Ｖｉｎにより周期がロックされる。

　（ホ）入力信号Ｖｉｎがハイレベルのピーク時に第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−がそれぞれ交差すると、入力信号Ｖｉｎの２周期が第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−の１周期に対応するようになる。即ち、発振回路１５ａは入力信号Ｖｉｎの２倍の周期（１／２の周波数）で発振することとなる。発振回路１５ａが入力信号Ｖｉｎの２倍の周期（１／２の周波数）で発振すると、出力ポート２０ａからは、入力信号Ｖｉｎの１／２の周波数の信号が出力される。よって、第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−の周波数は、図３に示すように３０［ＧＨｚ］程度となる。

　第１の実施の形態に係る分周器３１は、表１に示すように、従来の分周器と比して飛躍的にロッキングレンジが大きい：　

したがって、第１の実施の形態に係る分周器３１を半導体集積回路で構成した場合、プロセスばらつきが生じても安定して分周動作を実行することが出来る。また、第１の実施の形態に係る分周器３１は、高位電源Ｖ_DDの電位が１［Ｖ］程度で動作可能である。第１の実施の形態に係る分周器３１は０．１μｍＣＭＯＳテクノロジで構成できる。これにより超高速動作可能な分周器を提供出来る。

（第１の実施の形態の第１の変形例）
　第１の実施の形態の第１の変形例に係る分周器３１０として、図４に示すように、スイッチ回路１６ｂが、第１の出力ノードｎ₁にソースが接続され、入力信号Ｖｉｎ＋が入力される第１の入力端子１にゲートが接続され、第２の出力ノードｎ₂にドレインが接続された第１のスイッチングトランジスタＴｒ₃、及び第１の出力ノードｎ₁にソースが接続され、入力信号Ｖｉｎ＋と逆相の逆相信号Ｖｉｎ−が供給される第２の入力端子１０にゲートが接続され、第２の出力ノードｎ₂にドレインが接続された第２のスイッチングトランジスタＴｒ₄を備える構成でも良い。

　ここで、第１のスイッチングトランジスタＴｒ₃の導電型と第２のスイッチングトランジスタＴｒ₄の導電型とは互いに反対導電型である。例えば第１のスイッチングトランジスタＴｒ₃がｎＭＯＳトランジスタであれば第２のスイッチングトランジスタＴｒ₄はｐＭＯＳトランジスタである。第１のスイッチングトランジスタＴｒ₃がｐＭＯＳトランジスタであれば第２のスイッチングトランジスタＴｒ₄はｎＭＯＳトランジスタである。また、第１のスイッチングトランジスタＴｒ₃及び第２のスイッチングトランジスタＴｒ₄のそれぞれの電気的特性は等しく設計される。即ち、第１のスイッチングトランジスタＴｒ₃及び第２のスイッチングトランジスタＴｒ₄としてＭＯＳトランジスタを用いる場合、それぞれのゲート長及びゲート幅は等しく設計される。

　図１（ｂ）に示す分周器３１においては、スイッチ回路１６ａを単一のスイッチングトランジスタＴｒ₃により構成している。このため、スイッチングトランジスタＴｒ₃のゲート容量により、入力信号Ｖｉｎが第１の出力端子２及び第２の出力端子３を介して外部にリークする。これに対して図４に示すように、入力信号Ｖｉｎ＋及び逆相信号Ｖｉｎ−を差動信号とし、スイッチ回路１６ｂを電気的特性の等しいスイッチングトランジスタを並列に接続した構成とすることにより、入力信号Ｖｉｎ＋及び逆相信号Ｖｉｎ−の外部へのリークを防止できる。但し、第２のスイッチングトランジスタＴｒ₄は、リークを防止する為には、必ずしもオン・オフ動作する必要は無い。リークの防止に作用するのは第２のスイッチングトランジスタＴｒ₄のゲート容量であるため、第２のスイッチングトランジスタＴｒ₄は常にオフ状態であっても良い。

（第１の実施の形態の第２の変形例）
　第１の実施の形態の第２の変形例に係る分周器３１１ａとして、図５に示すように、発振回路１５ｂが、第１の出力ノードｎ₁と第１の発振トランジスタＴｒ₁のドレインとの間に接続された第１の抵抗Ｒ₁、及び第２の出力ノードｎ₂と第２の発振トランジスタＴｒ₂のドレインとの間に接続された第２の抵抗Ｒ₂を備える構成でも良い。

　図６に示すように、構成が等しい２つの分周器３１１ａ、３１１ｂを２段接続する場合、前段の分周器３１１ａの第１の出力ノードｎ₁と第２の出力ノードｎ₂、及び後段の分周器の第１の出力ノードｎ₃と第２の出力ノードｎ₄は電位は等しくなる。よって、後段の分周器３１１ｂの第１のスイッチングトランジスタＴｒ₅及び第２のスイッチングトランジスタＴｒ₆のそれぞれのソース電位Ｖ_S、ドレイン電位Ｖ_D、及びゲート電位Ｖ_Gは互いに等しい。

　半導体集積回路において、例えばｎＭＯＳトランジスタは、閾値電圧Ｖ_thが正となるエンハンスメントモード型が一般的に用いられる。ソース電位Ｖ_S、ドレイン電位Ｖ_D、及びゲート電位Ｖ_Gが互いに等しい場合、第１のスイッチングトランジスタＴｒ₅及び第２のスイッチングトランジスタＴｒ₆をターン・オンさせるためには、第１のスイッチングトランジスタＴｒ₅及び第２のスイッチングトランジスタＴｒ₆のそれぞれのゲートに閾値電圧Ｖ_th以上の電圧を印加しなければならない。したがって、入力信号Ｖｉｎ＋及び逆相信号Ｖｉｎ−のそれぞれの電圧値を増大させる必要がある。即ち、前段の分周器３１１ａからの第１の高周波信号ｆｏｕｔ＋及び第２の高周波信号ｆｏｕｔ−の電圧値を増大させる必要があり、分周器３１１ａ、３１１ｂのそれぞれの消費電力量が増加する。

　したがって、第１の抵抗Ｒ₁及び第２の抵抗Ｒ₂における電圧降下により、後段の分周器３１１ｂの第１のスイッチングトランジスタＴｒ₅及び第２のスイッチングトランジスタＴｒ₆のそれぞれのソース電位Ｖ_S及びドレイン電位Ｖ_Dと比してゲート電位Ｖ_Gを大きくすることができる。

（第１の実施の形態の第３の変形例）
　第１の実施の形態の第３の変形例に係る分周器３１３として、図７に示すように、第１の発振トランジスタＴｒ₉及び第２の発振トランジスタＴｒ₁₀として、ｐＭＯＳトランジスタを使用しても良い。具体的には、発振回路１５ｄが、第１の基準電位端子に接続された定電流源４、第２の基準電位端子４２に一端を接続し、互いに並列に接続された第１及び第２のインダクタＬ₅、Ｌ₆、第１のインダクタＬ₅にドレインを、第２のインダクタＬ₆にゲートを、定電流源４にソースをそれぞれ接続した第１の発振トランジスタＴｒ₉、及び第２のインダクタＬ₆にドレインを、第１のインダクタＬ₅にゲートを、定電流源４にソースをそれぞれ接続した第２の発振トランジスタＴｒ₁₀を備える構成でも良い。

　発振回路１５ｄにおいて、第１のインダクタＬ₅と第２の発振トランジスタＴｒ₁₀のゲートとの接続点は第１の出力ノードｎ₁となる。第２のインダクタＬ₆と第１の発振トランジスタＴｒ₉のゲートとの接続点は第２の出力ノードｎ₂となる。尚、図４に示す分周器３１０と図７に示す分周器３１３とを交互に接続することにより、スイッチ回路１６ｂ内の第１のスイッチングトランジスタＴｒ₃及び第２のスイッチングトランジスタＴｒ₄のそれぞれのソース電位Ｖ_S及びドレイン電位Ｖ_Dと比してゲート電位Ｖ_Gを大きくすることができる。

（第２の実施の形態）
　本発明の第２の実施の形態に係る分周器３２は、図８（ａ）に示すように、発振回路１５ｅとスイッチ回路１６ｅとの接続方法が図１（ａ）に示す分周器３１と異なる。具体的には、スイッチ回路１６ｅが、図８（ｂ）に示すように、第１の出力ノードｎ₁にドレインを、入力端子１にゲートを、第２の基準電位端子４２にソースをそれぞれ接続した第１のスイッチングトランジスタＴｒ₁₁、第２の出力ノードｎ₂にドレインを、入力端子１にゲートを、第２の基準電位端子４２にソースをそれぞれ接続した第２のスイッチングトランジスタＴｒ₁₂を備える点が図１（ｂ）と異なる。第１のスイッチングトランジスタＴｒ₁₁及び第２のスイッチングトランジスタＴｒ₁₂としてはｎＭＯＳトランジスタを使用できる。その他の構造については、図１（ｂ）に示す分周器３１と同様である。図８（ｂ）に示す定電流源４、第１及び第２のインダクタＬ₁、Ｌ₂、第１及び第２の発振トランジスタＴｒ₁、Ｔｒ₂、第１及び第２のスイッチングトランジスタＴｒ₁₁、Ｔｒ₁₂は、同一半導体チップ上にモノリシックに集積化される。

　次に、図２及び図８を用いて第２の実施の形態に係る分周器３２の動作を説明する。但し、第１の実施の形態に係る分周器３１と同一の動作については説明を一部省略する。

　（イ）図８（ｂ）に示す発振回路１５ｅは、高周波で発振し、互いに相補の関係となる第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−を第１及び第２の出力ノードｎ₁、ｎ₂にそれぞれ発生させる。入力端子１から入力された入力信号Ｖｉｎは、第１及び第２のスイッチングトランジスタＴｒ₁₁、Ｔｒ₁₂のそれぞれのゲートに印加される。

　（ロ）入力信号Ｖｉｎが第１及び第２のスイッチングトランジスタＴｒ₁₁、Ｔｒ₁₂のそれぞれのゲートに印加されると、第１及び第２のスイッチングトランジスタＴｒ₁₁、Ｔｒ₁₂は入力信号Ｖｉｎの値に応じてオンとオフを繰り返す。第１及び第２のスイッチングトランジスタＴｒ₁₁、Ｔｒ₁₂がそれぞれオンして導通すると、第１及び第２の出力ノードｎ₁、ｎ₂が第２の基準電位端子４２と短絡する。第１及び第２の出力ノードｎ₁、ｎ₂が第２の基準電位端子４２と短絡すると、第１及び第２の出力ノードｎ₁、ｎ₂の電位は低位電源Ｖ_SSと等しくなる。この結果、図２（ａ）及び（ｂ）に示すように、第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−は入力信号Ｖｉｎのハイレベルのピーク時に交差するように変調される。

　（ハ）第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−が入力信号Ｖｉｎのハイレベルのピーク時に交差するように変調されると、発振回路１５ｅは、入力信号Ｖｉｎの２倍の周期（１／２の周波数）で発振することとなる。その結果、第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−は、入力信号Ｖｉｎの１／２の周波数となる。

　このように第２の実施の形態によれば、ロッキングレンジが大きく、高速動作可能な分周器３２を提供することが出来る。また、図１に示す分周器３１と同様に非常に高速に動作する。

（第３の実施の形態）
　本発明の第３の実施の形態に係る分周器３３ａは、図９に示すように、第１の出力ノードｎ₁及び第２の出力ノードｎ₂のそれぞれの電位を第１の制御信号ＣＳ₁及び第２の制御信号ＣＳ₂に応じて制御する変調制御回路１６０を更に備える点が図１（ｂ）に示す分周器３１と異なる。変調制御回路１６０は、第１の制御トランジスタＴｒ₁₁₀及び第２の制御トランジスタＴｒ₁₂₀を備える。第１の制御トランジスタＴｒ₁₁₀は、第１の出力ノードｎ₁にドレインが接続され、第１の制御信号ＣＳ₁が供給される第１の制御信号端子１００ａにゲートが接続され、第１の発振トランジスタＴｒ₁のソースにソースが接続される。第２の制御トランジスタＴｒ₁₂₀は、第２の出力ノードｎ₂にドレインが接続され、第２の制御信号ＣＳ₂が供給される第２の制御信号端子１００ｂにゲートが接続され、第２の発振トランジスタＴｒ₂のソースにソースが接続される。

　更に、発振回路１５ｆは、第１のインダクタＬ₁と第１の発振トランジスタＴｒ₁のドレインとの間に接続された第１の抵抗Ｒ₁、及び第２のインダクタＬ₂と第２の発振トランジスタＴｒ₂のドレインとの間に接続された第２の抵抗Ｒ₂を更に備える。スイッチ回路１６ｂは、第１のスイッチングトランジスタＴｒ₃及び第２のスイッチングトランジスタＴｒ₄を備える。その他の構成については図１（ｂ）に示す分周器３１と同様である。

　次に、図９を用いて第３の実施の形態に係る分周器３３ａの動作を説明する。但し、第１の実施の形態に係る分周器３１と同様の動作については、重複する説明を省略する。

　（イ）図９に示す発振回路１５ｆは、高周波で発振し、互いに相補の関係となる第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−を第１及び第２の出力ノードｎ₁、ｎ₂にそれぞれ発生させる。入力端子１から入力された入力信号Ｖｉｎ＋及び逆相信号Ｖｉｎ−は、第１のスイッチングトランジスタＴｒ₃及び第２のスイッチングトランジスタＴｒ₄のそれぞれのゲートに印加される。

　（ロ）入力信号Ｖｉｎ＋及び逆相信号Ｖｉｎ−が第１及び第２のスイッチングトランジスタＴｒ₃、Ｔｒ₄のそれぞれのゲートに印加されると、第１及び第２のスイッチングトランジスタＴｒ₃、Ｔｒ₄は入力信号Ｖｉｎ＋及び逆相信号Ｖｉｎ−の値に応じてオンとオフを繰り返す。第１及び第２のスイッチングトランジスタＴｒ₃、Ｔｒ₄がそれぞれオンして導通すると、第１及び第２の出力ノードｎ₁、ｎ₂が短絡する。第１及び第２の出力ノードｎ₁、ｎ₂が短絡すると、第１及び第２の出力ノードｎ₁、ｎ₂の電位は互いに等しくなる。

　（ハ）第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−が入力信号Ｖｉｎ＋のハイレベルのピーク時に交差するように変調されると、発振回路１５ｆは、入力信号Ｖｉｎ＋の２倍の周期（１／２の周波数）で発振する。その結果、第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−は、入力信号Ｖｉｎ＋及び逆相信号Ｖｉｎ−の１／２の周波数となる。

　（ニ）次に、第１の制御信号端子１００ａに第１の制御信号ＣＳ₁が入力されると、第１の出力ノードｎ₁は第２の基準電位端子４２と短絡する。第１の出力ノードｎ₁が第２の基準電位端子４２と短絡すると、第１の高周波信号ｆｏｕｔ＋はローレベルとなる。

　（ホ）第２の制御信号端子１００ｂに第２の制御信号ＣＳ₂が入力されると、第２の出力ノードｎ₂は第２の基準電位端子４２と短絡する。第２の出力ノードｎ₂が第２の基準電位端子４２と短絡すると、第２の高周波信号ｆｏｕｔ−はローレベルとなる。

　このように、第３の実施の形態に係る変調制御回路１６０によれば、第１の出力ノードｎ₁及び第２の出力ノードｎ₂のそれぞれの電位を個別に制御できる。よって、発振回路１５ｆの発振周波数を任意に制御することが可能となる。更に、変調制御回路１６０は、第１の出力ノードｎ₁及び第２の出力ノードｎ₂のそれぞれの電位を特定のタイミングで一致させることも可能である。

（第３の実施の形態の変形例）
　第３の実施の形態の変形例に係るマスタ・スレーブ型分周器３１４は、図１０に示すように、マスタ・スレーブ接続された分周器３３ａ及び３３ｂを備える。分周器３３ａはマスタ分周器として機能する。分周器３３ｂはスレーブ分周器として機能する。分周器３３ａの第１の制御信号端子１００ａは、分周器３３ｂの第１の出力ノードｎ₃に接続される。分周器３３ａの第２の制御信号端子１００ｂは、分周器３３ｂの第２の出力ノードｎ₄に接続される。これに対して分周器３３ｂの第１の制御信号端子１００ｃは、分周器３３ａの第２の出力ノードｎ₂に接続される。分周器３３ｂの第２の制御信号端子１００ｄは、分周器３３ａの第１の出力ノードｎ₁に接続される。

　分周器３３ａ及び分周器３３ｂのそれぞれの第１の入力端子１及び１００には、図１１（ａ）に示すような波形の入力信号Ｖｉｎ＋が入力される。分周器３３ａ及び分周器３３ｂのそれぞれの第２の入力端子１０及び１０１には、図１１（ｂ）に示すような波形の逆相信号Ｖｉｎ−が入力される。この結果、分周器３３ａからの第１の高周波信号ｆｏｕｔ１＋及び第２の高周波信号ｆｏｕｔ１−は図１１（ｃ）に示すような波形となる。これに対して、分周器３３ｂからの第１の高周波信号ｆｏｕｔ２＋及び第２の高周波信号ｆｏｕｔ２−は図１１（ｄ）に示すような波形となる。図１１（ｃ）及び図１１（ｄ）に示すように、分周器３３ａからの第１の高周波信号ｆｏｕｔ１＋の位相と分周器３３ｂからの第１の高周波信号ｆｏｕｔ２＋の位相とは互いに直交している。また、分周器３３ａからの第２の高周波信号ｆｏｕｔ１−の位相と分周器３３ｂからの第２の高周波信号ｆｏｕｔ２−の位相とは互いに直交している。

　第３の実施の形態の変形例に係るマスタ・スレーブ型分周器３１４によれば、図９に示す分周器３３ａをマスタ・スレーブ型に接続することにより、出力信号を直交信号として得ることができる。

（第４の実施の形態）
　本発明の第４の実施の形態に係る分周器３３は、図１２に示すように、発振回路１５ｈが、第１の基準電位端子４１に接続された第１、第２及び第３の定電流源１７ａ、１７ｂ、１７ｃ、第１の定電流源１７ａにドレインを、出力ポート２０ｃにゲートを、第２の基準電位端子４２にソースをそれぞれ接続した第１の発振トランジスタＴｒ₁₃、第２の定電流源１７ｂにドレインを、第１の定電流源１７ａと第１の発振トランジスタＴｒ₁₃のドレインとの接続点にゲートを、第２の基準電位端子４２にソースをそれぞれ接続した第２の発振トランジスタＴｒ₁₄、第３の定電流源１７ｃにドレインを、第２の定電流源１７ｂと第２の発振トランジスタＴｒ₁₄のドレインとの接続点にゲートを、第２の基準電位端子４２にソースをそれぞれ接続した第３の発振トランジスタＴｒ₁₅を備える点が図１（ｂ）と異なる。第２の定電流源１７ｂと第２の発振トランジスタＴｒ₁₄のドレインとの接続点は第１の出力ノードｎ₁となる。第３の定電流源１７ｃと第３の発振トランジスタＴｒ₁₅のドレインとの接続点は第２の出力ノードｎ₂となる。第１の定電流源１７ａと第１の発振トランジスタＴｒ₁₃のドレインとの接続点は第３の出力ノードｎ₃となる。

　スイッチ回路１６ｃは、第１の出力ノードｎ₁にソースを、入力端子１にゲートを、第２の出力ノードｎ₂にドレインをそれぞれ接続したスイッチングトランジスタＴｒ₁₆を備える。図５に示す第１〜第３の発振トランジスタＴｒ₁₃、Ｔｒ₁₄、Ｔｒ₁₅及びスイッチングトランジスタＴｒ₁₆は、ｎＭＯＳトランジスタで構成されている。その他の構造については、図１（ｂ）に示す分周器３１と同様である。

　第１〜第３の定電流源１７ａ、１７ｂ、１７ｃ、第１〜第３の発振トランジスタＴｒ₁₃、Ｔｒ₁₄、Ｔｒ₁₅、スイッチングトランジスタＴｒ₁₆は、同一半導体半導体チップ上にモノリシックに集積化されている。

　更に第１の定電流源１７ａは、第１の発振トランジスタＴｒ₁₃のドレインにドレインを、第１の定電位端子５ａにゲートを、第１の基準電位端子４１にソースをそれぞれ接続した第１の定電流トランジスタＴｒ₁₇を備える。また、第２の定電流源１７ｂは、第２の発振トランジスタＴｒ₁₄のドレインにドレインを、第２の定電位端子５ｂにゲートを、第１の基準電位端子４１にソースをそれぞれ接続した第２の定電流トランジスタＴｒ₁₈を備える。第３の定電流源１７ｃは、第３の発振トランジスタＴｒ₁₅のドレインにドレインを、第３の定電位端子５ｃにゲートを、第１の基準電位端子４１にソースをそれぞれ接続した第３の定電流トランジスタＴｒ₁₉を備える。第１〜第３の定電流トランジスタＴｒ₁₇、Ｔｒ₁₈、Ｔｒ₁₉としては、ｐチャネルのＭＯＳトランジスタ（ｐＭＯＳ）が利用できる。第１〜第３の定電位端子５ａ、５ｂ、５ｃは、第１〜第３の定電流トランジスタＴｒ₁₇、Ｔｒ₁₈、Ｔｒ₁₉のドレイン電流が一定となるような定電位に保たれている。第１〜第３の定電流トランジスタＴｒ₁₇、Ｔｒ₁₈、Ｔｒ₁₈のそれぞれのドレイン電流は、第１〜第３の定電流源１７ａ、１７ｂ、１７ｃの出力電流として用いられる。

　第１〜第３の定電位端子５ａ、５ｂ、５ｃは、例えばカレントミラー回路を構成することにより定電圧に保たれる。即ち、第１〜第３の定電流トランジスタＴｒ₁₇、Ｔｒ₁₈、Ｔｒ₁₉と対称に、定電流源及び第４〜第６の定電流トランジスタＴｒ₁₇₀、Ｔｒ₁₈₀、Ｔｒ₁₉₀（図示せず）をそれぞれ接続すれば良い。この場合、第４〜第６の定電流トランジスタＴｒ₁₇₀、Ｔｒ₁₈₀、Ｔｒ₁₉₀は、第１〜第３の定電流トランジスタＴｒ₁₇、Ｔｒ₁₈、Ｔｒ₁₉と同一極性であることが必要である。

　次に、図１２及び図１３を用いて第４の実施の形態に係る分周器３３の動作を説明する。但し、第１の実施の形態に係る分周器３１と同一の動作については説明を一部省略する。

　（イ）第１〜第３の定電流源１７ａ、１７ｂ、１７ｃから定電流がそれぞれ出力される。第１〜第３の定電流源１７ａ、１７ｂ、１７ｃが出力する定電流は、第１〜第３の発振トランジスタＴｒ₁₃、Ｔｒ₁₄、Ｔｒ₁₅のドレインにそれぞれ入力される。ここで、第２の発振トランジスタＴｒ₁₄が最初にオンしたとする。第２の発振トランジスタＴｒ₁₄がオンすると、第１の出力ノードｎ₁は第２の基準電位端子４２と短絡する。よって第１の出力ノードｎ₁の電位は、低位電源Ｖ_SSの電位に落ち込みローレベルとなる。

　（ロ）第１の出力ノードｎ₁の電位がローレベルとなると第３の発振トランジスタＴｒ₁₅のゲート電位もローレベルとなる。第３の発振トランジスタＴｒ₁₅のゲート電位がローレベルとなると、第３の発振トランジスタＴｒ₁₅はオフする。第３の発振トランジスタＴｒ₁₅がオフすると、第２の出力ノードｎ₂の電位はハイレベルとなる。

　（ハ）第２の出力ノードｎ₂の電位がハイレベルとなると、第１の発振トランジスタＴｒ₁₃のゲート電位はハイレベルとなる。第１の発振トランジスタＴｒ₁₃のゲート電位がハイレベルとなると、第１の発振トランジスタＴｒ₁₃はオンする。第１の発振トランジスタＴｒ₁₃がオンすると、第３の出力ノードｎ₃の電位はローレベルとなる。第３の出力ノードｎ₃の電位がローレベルとなると、第２の発振トランジスタＴｒ₁₄のゲート電位もローレベルとなる。第２の発振トランジスタＴｒ₁₄のゲート電位がローレベルとなると、第２の発振トランジスタＴｒ₁₄はオフする。このように、（イ）〜（ハ）のような動作を繰り返すことにより発振回路１５ｃは高周波で発振する。よって、第１の出力ノードｎ₁及び第２の出力ノードｎ₂は、互いに相補の関係となる第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−を第１及び第２の出力端子２、３にそれぞれ発生させる。

　（ニ）入力端子１から入力された入力信号Ｖｉｎは、スイッチングトランジスタＴｒ₁₆のゲートに印加される。スイッチングトランジスタＴｒ₁₆は、入力信号Ｖｉｎの値に応じてオンとオフを繰り返す。尚、図１３に示すように入力信号Ｖｉｎの周波数は１０［ＧＨｚ］程度に設定されている。スイッチングトランジスタＴｒ₁₆がオンすると、第１及び第２の出力ノードｎ₁、ｎ₂は短絡して電位が等しくなる。この結果図８に示すように、第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−は、入力信号Ｖｉｎのハイレベルのピーク時に交差する。

　（ホ）第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−が、入力信号Ｖｉｎのハイレベルのピーク時に交差する為、発振回路１５ｃは、入力信号Ｖｉｎの２倍の周期（１／２の周波数）で発振することとなる。よって、第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−は、入力信号Ｖｉｎの１／２の周波数となる。したがって、図６に示すように第１及び第２の出力ノードｎ₁、ｎ₂の出力信号が、入力信号Ｖｉｎの周波数の半分の５［ＧＨｚ］程度となり、分周動作を実現している。

　第４の実施の形態によれば、表２に示すように、従来のＤフリップフロップによる分周器と比して低消費電力、且つ最大動作周波数及びロッキングレンジの大きい分周器３３を提供出来る：

第４の実施の形態に係る発振回路１５ｈは単純な構造で構成され、第１の実施の形態に係る発振回路１５ａよりも高周波で発振する。よって、第４の実施の形態に係る分周器３３は、第１の実施の形態に係る発振回路１５ａよりも高速動作が可能である。また、第４の実施の形態に係る分周器３３を半導体集積回路で構成した場合に占有面積が小さい。第１及び第２の実施の形態に係る分周器３１，３１０，３１１ａ，３１３，３２，３３ａは、スパイラルインダクタの占有面積が大きい為である。

（第５の実施の形態）
　本発明の第５の実施の形態に係る分周器３４は、図１４に示すように、スイッチ回路１６ｇの構成が図１（ｂ）に示す分周器３１と異なる。スイッチ回路１６ｇは、第１の発振トランジスタＴｒ₁のドレインにソースが接続され、第１の入力信号Ｖｉｎ１が入力される第１の入力端子１ａにゲートが接続された第１のスイッチングトランジスタＴｒ₂₀、及び第２の発振トランジスタＴｒ₂のドレインにドレインが接続され、第１の入力信号Ｖｉｎ１と周波数の異なる第２の入力信号Ｖｉｎ２が入力される第２の入力端子１ｂにゲートが接続され、第１のスイッチングトランジスタＴｒ₂₀のドレインにソースが接続された第２のスイッチングトランジスタＴｒ₂₁を備える。

　発振回路１５ｂは、第１のインダクタＬ₁と第１の発振トランジスタＴｒ₁のドレインとの間に接続された第１の抵抗Ｒ₁、及び第２のインダクタＬ₂と第２の発振トランジスタＴｒ₂のドレインとの間に接続された第２の抵抗Ｒ₂を更に備える。その他の構成については図１（ｂ）に示す分周器３１と同様である。

　第１のスイッチングトランジスタＴｒ₂₀及び第２のスイッチングトランジスタＴｒ₂₁としてｎＭＯＳトランジスタを用いる場合、スイッチ回路１６ｇは第１の入力信号Ｖｉｎ１及び第２の入力信号Ｖｉｎ２が共にハイレベル時に第１の出力ノードｎ₁及び第２の出力ノードｎ₂の電位を一致させる。この結果、発振回路１５ｂは、第１の入力信号Ｖｉｎ１及び第２の入力信号Ｖｉｎ２の積の成分に応じて発振周波数を変更する。

　次に、図１４を用いて第５の実施の形態に係る分周器３４の動作を説明する。但し、第１の実施の形態に係る分周器３１と同様の動作については重複する説明を省略する。

　（イ）図１４に示す第１及び第２の出力ノードｎ₁、ｎ₂において、互いに相補の関係となる第１及び第２の高周波信号ｆｏｕｔ＋、ｆｏｕｔ−が生成される。第１の入力端子１ａ及び第２の入力端子１ｂには、周波数の異なる第１の入力信号Ｖｉｎ１及び第２の入力信号Ｖｉｎ２が入力される。

　（ロ）第１のスイッチングトランジスタＴｒ₂₀は、第１の入力信号Ｖｉｎ１がハイレベル時にオンする。第２のスイッチングトランジスタＴｒ₂₁は、第２の入力信号Ｖｉｎ２がハイレベル時にオンする。この結果、第１のスイッチングトランジスタＴｒ₂₀及び第２のスイッチングトランジスタＴｒ₂₁が共にハイレベル時にのみ第１の出力ノードｎ₁と第２の出力ノードｎ₂と間が短絡する。

　（ハ）第１及び第２の出力ノードｎ₁、ｎ₂が短絡されると、第１の出力ノードｎ₁と第２の出力ノードｎ₂の電位は等しくなる。第１の出力ノードｎ₁と第２の出力ノードｎ₂の電位が等しくなると、発振回路１５ｂの発振周波数が変調される。

　このように、第５の実施の形態に係る分周器３４によれば、周波数が異なる第１の入力信号Ｖｉｎ１及び第２の入力信号Ｖｉｎ２をミキシングできる。即ち、分周器３４にミキサとしての機能を追加できる。したがって、ミキサと分周器の機能を１つの回路で実現できるため、消費電力を削減できるだけでなく、ミキサに本来用いられるインダクタの数も削減できる。

（第５の実施の形態の変形例）
　第５の実施の形態の変形例に係る分周器３４０として、図１５に示すように、スイッチ回路１６ｈが、第１の発振トランジスタＴｒ₁のドレインにソース接続され、第１の入力信号Ｖｉｎ１＋と位相が直交する第１の直交信号Ｖｉｎ３＋が入力される第３の入力端子１ｃにゲートが接続された第３のスイッチングトランジスタＴｒ₂₂、第２の発振トランジスタＴｒ₂のドレインにドレインが接続され、第２の入力信号Ｖｉｎ２＋と位相が直交する第２の直交信号Ｖｉｎ４＋が入力される第４の入力端子１ｄにゲートが、第３のスイッチングトランジスタＴｒ₂₂のドレインにソースが接続された第４のスイッチングトランジスタＴｒ₂₃を更に備える構成でも良い。

　更に、スイッチ回路１６ｈは、第１の発振トランジスタＴｒ₁のドレインにソースが接続され、第１の入力信号Ｖｉｎ１＋と逆相の第１の逆相信号Ｖｉｎ１−が入力される第５の入力端子１ｅにゲートが接続された第５のスイッチングトランジスタＴｒ₂₄、第２の発振トランジスタＴｒ₂のドレインにドレインが接続され、第２の入力信号Ｖｉｎ２＋と逆相の第２の逆相信号Ｖｉｎ２−が入力される第６の入力端子１ｆにゲートが接続され、第５のスイッチングトランジスタＴｒ₂₄のドレインにソースが接続された第６のスイッチングトランジスタＴｒ₂₅を備える。

　また、スイッチ回路１６ｈは、第１の発振トランジスタＴｒ₁のドレインにソースが接続され、第１の直交信号Ｖｉｎ３＋と逆相の第１の逆相直交信号Ｖｉｎ３−が入力される第７の入力端子１ｇにゲートが接続された第７のスイッチングトランジスタＴｒ₂₆、第２の発振トランジスタＴｒ₂のドレインにドレインが接続され、第２の直交信号Ｖｉｎ４＋と逆相の第２の逆相直交信号Ｖｉｎ４−が入力される第８の入力端子１ｈにゲートが接続され、第７のスイッチングトランジスタＴｒ₂₆のドレインにソースが接続された第８のスイッチングトランジスタＴｒ₂₇を備える。

　スイッチ回路１６ｈは、第１の入力信号Ｖｉｎ１＋及び第２の入力信号Ｖｉｎ２＋の積の成分、及び第１の直交信号Ｖｉｎ３＋及び第２の直交信号Ｖｉｎ４＋の積の成分に応じて第１の出力ノードｎ₁と第２の出力ノードｎ₂との間を短絡する。即ち：

　　　fout+={(Vin1+)(Vin2+)+(Vin3+)(Vin4+)}/2　　　　・・・・・（１）

が成り立つ。第１の入力信号Ｖｉｎ１＋の位相と第１の直交信号Ｖｉｎ３＋の位相は、互いに９０°ずれている。同様に第２の入力信号Ｖｉｎ２＋の位相と第２の直交信号Ｖｉｎ４＋の位相は、互いに９０°ずれている。したがって、第１の入力信号Ｖｉｎ１＋をcosω₁、第１の直交信号Ｖｉｎ３＋をsinω₁、第２の入力信号Ｖｉｎ２＋をcosω₂、及び第２の直交信号Ｖｉｎ４＋をsinω₂とおくと、式（１）より：

　　　fout+={cosω₁cosω₂+sinω₁sinω₂}/2
　　　　　={cos(ω₁-ω₂)}/2　　　　　　　　　　　　　 ・・・・・（２）

が成り立つ。第１の逆相信号Ｖｉｎ１−、第２の逆相信号Ｖｉｎ２−、第１の逆相直交信号Ｖｉｎ３−、及び第２の逆相直交信号Ｖｉｎ４−についても同様である。

　このように、第５の実施の形態の変形例に係る分周器３４０は、式（２）に示すように、２つの入力周波数の和又は差の半分の周波数を出力する。スイッチ回路１６に入力される直交信号としては、例えば図１０に示すマスタ・スレーブ型分周器３１４の出力を利用できる。

（その他の実施の形態）
　上記のように、本発明は第１〜第５の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

　上述した第１、第２、第３、及び第５の実施の形態においては、発振回路１５ａ〜１５ｈが定電流源４を備える一例を説明した。しかしながら、高位電源Ｖ_DDの電圧値が常に一定であれば定電流源４を不要とすることが可能である。更に、定電流源４に代えて抵抗を接続しても良い。また、第１の基準電位端子４１と第１及び第２のインダクタＬ₁，Ｌ₂との間に定電流源４を接続する構成を例に説明した。しかし、第２の基準電位端子４２と第１及び第２の発振トランジスタＴｒ₁，Ｔｒ₂との間に定電流源を接続しても良い。この場合においても、定電流源に代えて抵抗を使用しても良い。

　また、第４の実施の形態においては、スイッチ回路１６ｆは、第１の実施の形態に係るスイッチ回路１６ａと同様の接続方法で、発振回路１５ｈと接続されているとして説明した。しかし、第２の実施の形態に係るスイッチ回路１６ｂと同様の接続方法で発振回路１５ｈと接続されていても良い。即ち、第４の実施の形態に係るスイッチ回路１６ｆは、第１の出力ノードｎ₁にドレインを、入力端子１にゲートを、第２の基準電位端子４２にソースをそれぞれ接続した第１のスイッチングトランジスタＴｒ₁₁と、第２の出力ノードｎ₂にドレインを、入力端子１にゲートを、第２の基準電位端子４２にソースをそれぞれ接続した第２のスイッチングトランジスタＴｒ₁₂とを備える構成でも良い。

　第１〜第５の実施の形態においては、電界効果トランジスタとしてＭＯＳトランジスタを用いている。しかし、接合型電界効果トランジスタ（ＪＦＥＴ）を始め、ショットキーバリア型電界効果トランジスタ（ＭＥＳＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、高電子移動度トランジスタ（ＨＥＭＴ）等の様々なトランジスタが使用可能であることは勿論である。

　更に、第１〜第５の実施の形態の説明において使用したｎＭＯＳトランジスタの導電型を逆にしてｐＭＯＳトランジスタを利用しても良い。ｎＭＯＳトランジスタを利用した場合、ｐＭＯＳトランジスタを利用した場合よりも電子移動度に起因して動作速度は速い。一方、ｐＭＯＳトランジスタを利用した場合、ｎＭＯＳトランジスタを利用した場合よりもフリッカー雑音が小さいため出力信号の位相雑音が小さくなる。同様に、第１〜第５の実施の形態の説明において使用したｐＭＯＳトランジスタの導電型を逆にしてｎＭＯＳトランジスタを利用しても良い。第１〜第５の実施の形態の説明においては、第１の基準電位端子４１に高位電源Ｖ_DDを、第２の基準電位端子４２に低位電源Ｖ_SSをそれぞれ接続する一例を説明した。しかし、第２の基準電位端子４２に高位電源Ｖ_DDを、第１の基準電位端子４１に低位電源Ｖ_SSを接続しても良い。

　第１、第２、第３、及び第５の実施の形態に係る分周器３１，３１０，３１１ａ，３１３，３２，３３ａ，３４，及び３４０は、図１６（ａ）に示すように、周波数分周回路の初段の分周器３１ａとして用いることが出来る。初段の分周器３１ａにより周波数が１／２に分周された信号は、２段目の分周器１１により更に周波数が１／２に分周される。この結果、周波数入力端子５１に入力される入力信号ｆｉｎは１／４に分周される。位相選択器１２はｏｕｔ０°、ｏｕｔ９０°、ｏｕｔ１８０°、ｏｕｔ２７０°の４つの位相の１つを選択する。位相選択器１２の出力はＡＮＤ回路１３にも入力され、制御信号（ＭＯＤＥ）とのＡＮＤ演算が施される。図１６（ａ）に示す周波数分周回路は、入力周波数ｆｉｎの周波数を１／４または１／５分周して周波数出力端子５２に出力する。このように、第１、第２、第３、及び第５の実施の形態に係る分周器３１，３１０，３１１ａ，３１３，３２，３３ａ，３４，及び３４０を、高速動作が要求される周波数分周回路の初段の分周器３１ａに用いることにより、周波数分周回路の高速化が実現できる。

　また、第４の実施の形態に係る分周器３３は、図１６（ｂ）に示すように、周波数分周回路の周波数選択器１２の出力側の分周器３３ａ、３３ｂ、３３ｃに用いることが出来る。周波数分周回路においては、周波数入力端子５１から周波数出力端子５２にかけて分周器の動作周波数は低下していく。第１、第２、第３、及び第５の実施の形態に係る分周器３１，３１０，３１１ａ，３１３，３２，３３ａ，３４，及び３４０は、動作周波数の低下に比例して第１及び第２のインダクタＬ₁、Ｌ₂のインダクタンスＬの大きさが増大する。よって、周波数分周回路内の動作周波数の低い部分においては、ＬＣ共振を利用しない分周器を用いることが好ましい。したがって、周波数分周回路の動作周波数の低い部分に第４の実施の形態に係る分周器３３を用いることにより、インダクタンスＬの増加を防ぐことができる。また、高速動作が必要とされる１段目及び２段目の分周器３１ａ、３１ｂは第１、第２、第３、及び第５の実施の形態に係る分周器３１，３１０，３１１ａ，３１３，３２，３３ａ，３４，及び３４０が用いられている。尚、１段目及び２段目の分周器３１ａ、３１ｂに第４の実施の形態に係る分周器３３を用いても良い。図１６（ｂ）に示す周波数分周回路は、入力信号ｆｉｎの周波数を１／６４又は１／６６分周して周波数出力端子５２から出力する。

　図１６（ａ）及び（ｂ）に示す周波数分周回路は、図１７に示すように、ＰＬＬ回路のＶＣＯ１１３の出力信号が入力される周波数分周回路１１４として用いることが出来る。図１７に示すＰＬＬ回路は、クロック信号を片方の入力とする位相比較器１１１と、位相比較器１１１の出力を直流電圧に変換するループフィルタ１１２と、ループフィルタ１１２の出力を受け取るＶＣＯ１１３と、ＶＣＯ１１３の出力が入力に接続され出力が位相比較器１１１のもう片方の入力に接続された周波数分周回路１１４とを備える。尚、位相比較器１１１の出力とループフィルタ１１２の入力との間に位相比較器１１１の出力に応じたパルス幅の信号を出力するチャージポンプ回路が接続されていることが望ましい。また、周波数分周回路１１４の出力と位相比較器１１１の入力との間にカウンタが接続されていることが望ましい。このように第１〜第５の実施の形態に係る分周器３１，３１０，３１１ａ，３１３，３２，３３，３３ａ，３４，及び３４０を内蔵した周波数分周回路をＰＬＬ回路に用いることにより、ミリ波帯等の高速動作が可能なＰＬＬ回路を提供出来る。

　このように、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

図１（ａ）は、第１の実施の形態に係る分周器の構成を示す模式図で、図１（ｂ）は、第１の実施の形態に係る分周器の構成を示す回路図である。 第１の実施の形態に係る分周器の動作を示すタイミングチャートである。 第１の実施の形態に係る分周器の動作を示すグラフである。 第１の実施の形態の第１の変形例に係る分周器の構成を示す回路図である。 第１の実施の形態の第２の変形例に係る分周器の構成を示す回路図である。 第１の実施の形態の第２の変形例に係る分周器を２段接続した構成を示す回路図である。 第１の実施の形態の第３の変形例に係る分周器の構成を示す回路図である。 図８（ａ）は、第２の実施の形態に係る分周器の構成を示すブロック図で、図８（ｂ）は、第２の実施の形態に係る分周器の構成を示す回路図である。 第３の実施の形態に係る分周器の構成を示す回路図である。 第３の実施の形態の変形例に係るマスタ・スレーブ型分周器の構成を示す回路図である。 第３の実施の形態の変形例に係るマスタ・スレーブ型分周器の動作を示すタイムチャートである。 第４の実施の形態に係る分周器の構成を示す回路図である。 第４の実施の形態に係る分周器の動作を示すグラフである。 第５の実施の形態に係る分周器の構成を示す回路図である。 第５の実施の形態の変形例に係る分周器の構成を示す回路図である。 図１６（ａ）及び（ｂ）は、その他の実施の形態に係る周波数分周回路の構成を示すブロック図である。 その他の実施の形態に係るＰＬＬ回路の構成を示すブロック図である。 従来の分周器の構成を示すブロック図である。

符号の説明

　１…入力端子
　１ａ…第１の入力端子
　１ｂ…第２の入力端子
　１ｃ…第３の入力端子
　１ｄ…第４の入力端子
　１ｅ…第５の入力端子
　１ｆ…第６の入力端子
　１ｇ…第７の入力端子
　１ｈ…第８の入力端子
　２、２０…第１の出力端子
　３、３０…第２の出力端子
　４…定電流源
　５ａ…第１の定電位端子
　５ｂ…第２の定電位端子
　５ｃ…第３の定電位端子
　１１…２段目の分周器
　１２…位相選択器
　１５ａ〜１５ｈ、１０１…発振回路
　１６ａ〜１６ｈ、１０２…スイッチ回路
　１７ａ…第１の低電流源
　１７ｂ…第２の低電流源
　１７ｃ…第３の低電流源
　２０ａ、２０ｂ、２０ｃ…出力ポート
　３１，３１０，３１１ａ，３１３，３２，３３，３３ａ，３４，，３４０…分周器
　３１ａ…初段の分周器
　３３ａ、３３ｂ、３３ｃ…後段の分周器
　４１…第１の基準電位端子
　４２…第２の基準電位端子
　１００ａ、１００ｃ…第１の制御信号端子
　１００ｂ、１００ｄ…第２の制御信号端子
　１１１…位相比較器
　１１２…ループフィルタ
　１１３…電圧制御発振器
　１１４…周波数分周回路
　１６０、１６１…変調制御回路

Claims (15)

1. 　互いに相補の関係となる第１及び第２の高周波信号を第１及び第２の出力ノードにそれぞれ出力する発振回路と、
   　前記第１及び第２の出力ノードのそれぞれの電位を入力信号に応じて特定の時刻において一致させ、前記発振回路の発振周波数を前記入力信号の半分の周波数に変調するスイッチ回路
   　とを備えることを特徴とする分周器。
2. 　前記発振回路は、
   　第１の基準電位端子に接続された定電流源と、
   　前記定電流源に一端を接続し、互いに並列に接続された第１及び第２のインダクタと、
   　前記第１のインダクタにドレインを、前記第２のインダクタにゲートを、第２の基準電位端子にソースをそれぞれ接続した第１の発振トランジスタと、
   　前記第２のインダクタにドレインを、前記第１のインダクタにゲートを、前記第２の基準電位端子にソースをそれぞれ接続した第２の発振トランジスタ
   　とを備え、前記第１のインダクタと前記第２の発振トランジスタのゲートとの接続点を前記第１の出力ノードとし、前記第２のインダクタと前記第１の発振トランジスタのゲートとの接続点を前記第２の出力ノードとすることを特徴とする請求項１に記載の分周器。
3. 　前記発振回路は、
   　第１の基準電位端子に接続された第１、第２及び第３の定電流源と、
   　前記第１の定電流源にドレインを、出力ポートにゲートを、第２の基準電位端子にソースをそれぞれ接続した第１の発振トランジスタと、
   　前記第２の定電流源にドレインを、前記第１の定電流源と前記第１の発振トランジスタのドレインとの接続点にゲートを、前記第２の基準電位端子にソースをそれぞれ接続した第２の発振トランジスタと、
   　前記第３の定電流源にドレインを、前記第２の定電流源と前記第２の発振トランジスタのドレインとの接続点にゲートを、前記第２の基準電位端子にソースをそれぞれ接続した第３の発振トランジスタ
   　とを備え、前記第２の定電流源と前記第２の発振トランジスタのドレインとの接続点を前記第１の出力ノードとし、前記第３の定電流源と前記第３の発振トランジスタのドレインとの接続点を前記第２の出力ノードとすることを特徴とする請求項１に記載の分周器。
4. 　前記発振回路は、
   　第１の基準電位端子に接続された定電流源と、
   　第２の基準電位端子に一端を接続し、互いに並列に接続された第１及び第２のインダクタと、
   　前記第１のインダクタにドレインを、前記第２のインダクタにゲートを、前記定電流源にソースをそれぞれ接続した第１の発振トランジスタと、
   　前記第２のインダクタにドレインを、前記第１のインダクタにゲートを、前記定電流源にソースをそれぞれ接続した第２の発振トランジスタ
   　とを備え、前記第１のインダクタと前記第２の発振トランジスタのゲートとの接続点を前記第１の出力ノードとし、前記第２のインダクタと前記第１の発振トランジスタのゲートとの接続点を前記第２の出力ノードとすることを特徴とする請求項１に記載の分周器。
5. 　前記発振回路は、
   　前記第１の出力ノードと前記第１の発振トランジスタのドレインとの間に接続された第１の抵抗と、
   　前記第２の出力ノードと前記第２の発振トランジスタのドレインとの間に接続された第２の抵抗
   　とを更に備えることを特徴とする請求項２〜４のいずれか１項に記載の分周器。
6. 　前記第１の定電流源は、前記第１の発振トランジスタのドレインにドレインを、第１の定電位端子にゲートを、前記第１の基準電位端子にソースをそれぞれ接続した第１の定電流トランジスタを備え、
   　前記第２の定電流源は、前記第２の発振トランジスタのドレインにドレインを、第２の定電位端子にゲートを、前記第１の基準電位端子にソースをそれぞれ接続した第２の定電流トランジスタを備え、
   　前記第３の定電流源は、前記第３の発振トランジスタのゲートにドレインを、第３の定電位端子にゲートを、前記第１の基準電位端子にソースをそれぞれ接続した第３の定電流トランジスタ
   　を備えることを特徴とする請求項３に記載の分周器。
7. 　前記スイッチ回路は、前記第１の出力ノードにソースを、前記入力信号が入力される入力端子にゲートを、前記第２の出力ノードにドレインをそれぞれ接続したスイッチングトランジスタを備えることを特徴とする請求項２〜４のいずれか１項に記載の分周器。
8. 　前記スイッチ回路は、
   　前記第１の出力ノードにドレインを、前記入力信号が入力される入力端子にゲートを、前記第２の基準電位端子にソースをそれぞれ接続した第１のスイッチングトランジスタと、
   　前記第２の出力ノードにドレインを、前記入力端子にゲートを、前記第２の基準電位端子にソースをそれぞれ接続した第２のスイッチングトランジスタ
   　とを備えることを特徴とする請求項２〜４のいずれか１項に記載の分周器。
9. 　前記スイッチ回路は、
   　前記第１の出力ノードにソースが接続され、前記入力信号が入力される第１の入力端子にゲートが接続され、前記第２の出力ノードにドレインが接続された第１のスイッチングトランジスタと、
   　前記第１の出力ノードにドレインが接続され、前記入力信号と逆相の逆相信号が入力される第２の入力端子にゲートが接続され、前記第２の出力ノードにソースが接続された第２のスイッチングトランジスタ
   　とを備えることを特徴とする請求項２〜４のいずれか１項に記載の分周器。
10. 　前記スイッチ回路は、
    　前記第１の発振トランジスタのドレインにソースが接続され、第１の入力信号が入力される第１の入力端子にゲートが接続された第１のスイッチングトランジスタと、
    　前記第２の発振トランジスタのドレインにドレインが接続され、前記第１の入力信号と周波数の異なる第２の入力信号が入力される第２の入力端子にゲートが接続され、前記第１のスイッチングトランジスタのドレインにソースが接続された第２のスイッチングトランジスタ
    　とを備えることを特徴とする請求項２〜４のいずれか１項に記載の分周器。
11. 　前記スイッチ回路は、
    　前記第１の発振トランジスタのドレインにソース接続され、前記第１の入力信号と位相が直交する第１の直交信号が入力される第３の入力端子にゲートが接続された第３のスイッチングトランジスタと、
    　前記第２の発振トランジスタのドレインにドレインが接続され、前記第２の入力信号と位相が直交する第２の直交信号が入力される第４の入力端子にゲートが接続され、前記第３のスイッチングトランジスタのドレインにソースが接続された第４のスイッチングトランジスタ
    　とを更に備えることを特徴とする請求項１０に記載の分周器。
12. 　前記スイッチ回路は、
    　前記第１の発振トランジスタのドレインにソースが接続され、前記第１の入力信号と逆相の第１の逆相信号が入力される第５の入力端子にゲートが接続された第５のスイッチングトランジスタと、
    　前記第２の発振トランジスタのドレインにドレインが接続され、前記第２の入力信号と逆相の第２の逆相信号が入力される第６の入力端子にゲートが接続され、前記第５のスイッチングトランジスタのドレインにソースが接続された第６のスイッチングトランジスタ
    　とを更に備えることを特徴とする請求項１１に記載の分周器。
13. 　前記スイッチ回路は、
    　前記第１の発振トランジスタのドレインにソースが接続され、前記第１の直交信号と逆相の第１の逆相直交信号が入力される第７の入力端子にゲートが接続された第７のスイッチングトランジスタと、
    　前記第２の発振トランジスタのドレインにドレインが接続され、前記第２の直交信号と逆相の第２の逆相直交信号が入力される第８の入力端子にゲートが接続され、前記第７のスイッチングトランジスタのドレインにソースが接続された第８のスイッチングトランジスタ
    　とを更に備えることを特徴とする請求項１２に記載の分周器。
14. 　前記第１及び第２の出力ノードのそれぞれの電位を第１及び第２の制御信号に応じて制御する変調制御回路を更に備えることを特徴とする請求項２〜４のいずれか１項に記載の分周器。
15. 　前記変調制御回路は、
    　前記第１の出力ノードにドレインが接続され、前記第１の制御信号が供給される第１の制御信号端子にゲートが接続され、前記第１の発振トランジスタのソースにソースが接続された第１の制御トランジスタと、
    　前記第２の出力ノードにドレインが接続され、前記第２の制御信号が供給される第２の制御信号端子にゲートが接続され、前記第２の発振トランジスタのソースにソースが接続された第２の制御トランジスタ
    　とを備えることを特徴とする請求項１４に記載の分周器。

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