【０００１】
【発明の属する技術分野】
この発明は、異なる電圧で動作する２つ以上の電気回路間で分離障壁を経て多ビットのデジタル信号を伝達する通信方法及び通信装置に関し、特に分離障壁として電圧障壁用コンデンサを用いたものに適用して好適な通信方法及び装置に関する。
【０００２】
【従来の技術】
異なる電圧で動作する２つ以上の電気回路の間で信号を伝送することが必要な場合がある。このような異なる電圧で動作する電気回路間の通信信号の伝送方式において、トランス、フォトカプラを用いたものもあるが、装置が大型で嵩張るなどの難点がある。トランス、フォトカプラによる伝送方式にかわってコンデンサによる伝送方式が多数紹介されている。
【０００３】
従来コンデンサを用いて異なる電圧で動作する２つ以上の電気回路の間で信号を伝送する方法として、デルタシグマ変換回路から出力される１ビットデータをクロックに重畳させてコンデンサを通過しデータを伝送させる方法がある（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平７−２７３８３９号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、デルタシグマ変調回路では、デシメーションフィルタ、インタポレーションフィルタが必要となり、その回路構成上から回路規模が大きくなる。また、波形のレベルを１ビットデータに変調することでビットストリームデータを生成するという方式では、この１ビットデータ信号の通信中は常時変復調動作をさせることになる。このように常に通信中に常時変復調回路の動作をさせることは消費電流の増大をまねくという問題がある。
【０００６】
この発明は、上記しした従来の問題点を解決するためになされたものにして、異なる電圧で動作する２つ以上の電気回路の間で信号を伝送するものにおいて、少ない伝送ビット数で大量のデータの転送を実施することができ、且つ消費電力を抑えることができる通信方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明の通信方法は、異なる電圧で動作する２つ以上の電気回路間で電圧分離障壁を経て多ビットのデジタル信号を伝達する通信方法において、前記デジタル信号を複数のビット幅で分割し、復調回路の動作する電圧以下の電圧でＤＣ成分に重み付けしたデータに変調し、変調したデータを電圧分離障壁を経て伝達し、伝達されたＤＣ成分に重み付けされたデータを復調回路で元のデジタルデータに復調することを特徴とする。
【０００８】
また、この発明の通信装置は、異なる電圧で動作する２つ以上の電気回路間で電圧分離障壁を経て多ビットのデジタル信号を伝達する通信装置において、基準クロックより基準信号を生成する基準信号生成回路と、デジタルデータを基準信号生成回路より生成された基準信号に同期してデータ復調回路の動作する電圧以下の電圧でＤＣ成分に重み付けをしたデータに変調するデータ変調回路と、データ変調回路より出力されたデータを分離障壁を経て信号を伝達させる電圧分離障壁手段と、基準信号生成回路より生成された基準信号を分離障壁を経て信号を伝達させる電圧分離障壁手段と、基準クロックを分離障壁を経て信号を伝達させる電圧分離障壁手段と、電圧分離障壁手段を通過した信号より基準信号を生成する復調用基準信号生成回路、電圧障壁用手段を通過したデジタルデータを復調用基準信号生成回路より生成した基準信号に同期してＤＣ成分に重み付けをしたデータを元のデジタルデータに復調するデータ復調回路と、を備えることを特徴とする。
【０００９】
前記電圧分離障壁手段は電圧障壁用コンデンサで構成すると良い。
【００１０】
上記の構成のように、デジタルデータをＤＣ成分に重み付けをしたデータに変調した信号を通過させることで、少ない伝送ビット数で大量のデータの転送を実施することができる。
【００１１】
また、データの転送は伝送ビット分だけですむので、伝送不要期間においては伝送信号の振幅の必要が無く変復調回路を動作させる必要が無い。したがって、消費電力を抑えることができる。
【００１２】
【発明の実施の形態】
以下、この発明の実施形態につき、図面を参照して説明する。この実施形態においては、容量性分離障壁を経て信号を伝送する方法及び装置について説明する。図１は、この発明の実施形態の全体構成を示すブロック図である。図１においては、送信側回路から容量性分離障壁を経て送信側回路とは異なる電圧で動作する通信側回路に信号が伝送される場合を示している。
【００１３】
図１に示すように、アナログ信号をＡ／Ｄ変換器１でデジタル信号に変換し、変換されたデジタル信号がデータ変調回路２に与えられる。このデータ変調回路２は、基準生成回路３にて基準クロックより生成された基準信号に同期してＡ／Ｄ変換器１より変換されたデジタルデータをＤＣ成分に重み付けをしたデータに変調を行う。このＤＣ成分の重み付けは、復調回路が動作する電圧より小さい電圧で所定の重み付けを行う。
【００１４】
データ変調回路２より出力されたデータは、電圧分離障壁４の電圧障壁用コンデンサ４１を経て伝達される。また、基準信号生成回路３より生成された基準信号は、電圧分離障壁４の電圧障壁用コンデンサ４２を経て伝達される。さらに、基準クロックが電圧分離障壁４の電圧障壁用コンデンサ４３を経て伝達される。
【００１５】
電圧障壁用コンデンサ４２、４３を通過した信号より復調回路用の基準信号が基準信号生成回路８により生成される。また、電圧障壁用コンデンサ４１を通過したデジタルデータを基準信号生成回路８にて生成した基準信号に同期してデータ復調回路７に取り込み、ＤＣ成分に重み付けをしたデータを元のデジタルデータに復調する。そして、データ復調回路７により復調されたデジタルデータがＤ／Ａ変換器９でアナログ信号に変換される。
【００１６】
次に、ＤＣ成分に重み付けをしたデータの信号例について述べる。図２は、ＤＣ成分に重み付けをしたデータに変調された信号例である。
【００１７】
この図２の例では、１６種類のデジタルデータ（０ｈ〜Ｆｈ）を８種の電圧に重み付けした場合の図である。この時の転送データ数は（１６÷８＝）２ビットになる。また、この例においては、復調回路の動作電圧は５Ｖととし、この電圧より低い４．５Ｖまでの電圧で重み付けをしている。
【００１８】
この例では、デジタルデータ０ｈの１ビット目は１．０Ｖ、２ビット目は０．５Ｖで表記した。デジタルデータ１ｈの１ビット目は１．５Ｖ、２ビット目は０．５Ｖ、同様にして図２に示すように重み付けされる。
【００１９】
尚、１６種類のデジタルデータを１６種の電圧に重み付けした場合の転送データ数は（１６÷１６＝）１ビットですむことになる。
【００２０】
上記のように、重み付けを行って通信する方法を図３に示す具体的実施形態に従い説明する。図３は、この発明の実施形態の構成を示すブロック図である。
【００２１】
図３に示す実施形態は、１６種類のデジタルデータ（０ｈ〜Ｆｈ）を８種の電圧に重みづけした場合である。また、この実施形態のタイミングチャートを図４に示す。ＤＣ成分の重み付けデータは図２に示すものである。
【００２２】
まず、データ変調ブロックについて説明する。図３において、アナログ入力データはＡ／Ｄ変換器１によりデジタルデータに変換される。デジタルデータに変換されたデータは基準信号生成回路３より出力された同期信号ＳＹＮＣ１により１６ビットレジスタ２１に取り込まれる。レジスタ２１に取り込まれたデータはセレクタ２２により基準信号生成回路６より出力された選択信号ＳＥＬ１で４ビット毎に選択出力され、基準信号生成回路３より出力された同期信号ＳＹＮＣ２毎に４ビットレジスタ２３に取り込まれる。レジスタ２３で取り込まれたデータはデータ変調回路２によりデータに応じて図２に示されたＤＣ成分に重み付けをしたデータに変調される。
【００２３】
図４に示すように、基準クロックＣＬＫ１に基づいて、サンプリング周期に応じて同期信号ＳＹＮＣ１が基準信号発生回路３より出力される。同期信号ＳＹＮＣ１によりレジスタ２１に取り込まれる。例えば、レジスタ２１に７Ｅ１８ｈのデータが取り込まれる。レジスタ２１に取り込まれたデータはセレクタ２２により基準信号生成回路６より出力された選択信号ＳＥＬ１で４ビット毎レジスタ２２に取り込まれる。レジスタ２２には、図４に示すように、７ｈ、Ｅｈ、１ｈ、８ｈと順次取り込まれてゆく。そして、データ変調回路２で、図２に従った重み付けにより、２ビットのＤＣ成分の重み付けしたデータに変調されて送信データが作成される。そして、データの転送は伝送ビット分だけ行われる。このため、図４に示すように、伝送不要期間においては伝送信号の振幅の必要が無くデータ変復調回路２は動作させない。
【００２４】
データ変調回路２から出力された信号、基準信号生成回路６より出力されたＳＹＮＣ１、基準クロックＣＬＫ１をインバータ６により反転させたＣＬＫ２はそれぞれコンデンサ４１、４２、４３を通過してデータ復調ブロックへ送出される。
【００２５】
次に、データ復調ブロックについて説明する。コンデンサ４１を通過したデータはデータ復調回路７によりＳＹＮＣ１を基に４ビットデータに復調される。データ復調回路７により復調された４ビットデータは、４ビットレジスタ群７１のうちから選択されたレジスタに、基準信号生成回路８より出力される同期信号ＳＹＮＣ３により取り込まれる。４ビットレジスタ群１２の選択は、基準信号生成回路８より出力される信号Ｓ１〜Ｓ４により決められる。
【００２６】
４ビットレジスタ群７１より出力された１６ビットのデータは基準信号生成回路８より出力される信号ＳＹＮＣ４により１６ビットレジスタ７２に取り込まれる。レジスタ７２に取り込まれたデータはＤ／Ａ変換器９によりアナログ信号に変換され、出力される。
【００２７】
図４に示すように、ＣＬＫ２に基づいて、データ復調回路７で、図２に従った重み付け値に基づき、２ビットのＤＣ成分の重み付けしたデータから４ビットのデータに復調される。ＣＬＫ２に基づいて、同期信号ＳＹＮＣ２によりレジスタ群７１に取り込まれる。レジスタ群７１には、図４に示すように、７ｈ、Ｅｈ、１ｈ、８ｈと選択されて取り込まれてゆく。そして、基準信号生成回路８より出力される信号ＳＹＮＣ４により１６ビットレジスタ７２に７Ｅ１８ｈのデータが取り込まれる。
【００２８】
尚、上記した実施形態においては、電圧分離障壁４の電圧障壁用コンデンサを用いたが、電圧分離障壁４としてトランスを用いた構成においてもこの発明は適用できる。電圧分離障壁４としてトランスを用いた構成においてもデジタルデータをＤＣ成分に重み付けをしたデータに変調した信号を通過させることで、少ない伝送ビット数で大量のデータの転送を実施することができる。
【００２９】
【発明の効果】
以上説明したように、この発明は、デジタルデータをＤＣ成分に重み付けをしたデータに変調することにより、少ない伝送ビット数で大量のデータの転送ができる。
【００３０】
また、データの転送は伝送ビット分だけですむので、伝送不要期間においては伝送信号の振幅の必要が無く変復調回路を動作させる必要が無い。したがって、消費電力を抑えることができる。
【図面の簡単な説明】
【図１】この発明の実施形態の全体構成を示すブロック図である。
【図２】この発明の実施形態におけるＤＣ成分の重み付けの例を示す図である。
【図３】この発明の実施形態の構成を示すブロック図である。
【図４】この発明の実施形態における信号のタイミングチャートである。
【符号の説明】
１ Ａ／Ｄ変換器
２ データ変調回路
３ 基準生成回路
４ 電圧分離障壁
４１、４２，４３ 電圧障壁用コンデンサ
７データ復調回路
８ 基準信号生成回路
９ Ｄ／Ａ変換回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a communication method and a communication apparatus for transmitting a multi-bit digital signal through an isolation barrier between two or more electric circuits operating at different voltages, and more particularly to a communication method using a voltage barrier capacitor as an isolation barrier. And a preferred communication method and apparatus.
[0002]
[Prior art]
It may be necessary to transmit a signal between two or more electrical circuits operating at different voltages. In such a transmission method of a communication signal between electric circuits operating at different voltages, there is a method using a transformer and a photocoupler, but there is a problem that the device is large and bulky. Many transmission methods using capacitors have been introduced instead of transmission methods using transformers and photocouplers.
[0003]
Conventionally, as a method of transmitting a signal between two or more electric circuits operating at different voltages using a capacitor, 1-bit data output from a delta-sigma conversion circuit is superimposed on a clock and transmitted through a capacitor to transmit data. There is a method for causing this to occur (for example, see Patent Document 1).
[0004]
[Patent Document 1]
JP-A-7-273839
[Problems to be solved by the invention]
However, the delta-sigma modulation circuit requires a decimation filter and an interpolation filter, and the circuit scale becomes large due to its circuit configuration. In the method of generating bit stream data by modulating the waveform level to 1-bit data, the modulation / demodulation operation is always performed during communication of the 1-bit data signal. The constant operation of the modulation / demodulation circuit during communication as described above has a problem that current consumption increases.
[0006]
The present invention has been made in order to solve the above-mentioned conventional problems, and is intended to transmit a signal between two or more electric circuits operating at different voltages. It is an object of the present invention to provide a communication method capable of transferring data and suppressing power consumption.
[0007]
[Means for Solving the Problems]
According to a communication method of the present invention, in a communication method for transmitting a multi-bit digital signal through a voltage separation barrier between two or more electric circuits operating at different voltages, the digital signal is divided by a plurality of bit widths and demodulated. Modulates the DC component weighted data with a voltage lower than the voltage at which the circuit operates, transmits the modulated data through the voltage separation barrier, and converts the transmitted DC component weighted data to the original digital data by the demodulation circuit. It is characterized by demodulation.
[0008]
In a communication device for transmitting a multi-bit digital signal through a voltage separation barrier between two or more electric circuits operating at different voltages, a communication device according to the present invention may be configured to generate a reference signal from a reference clock. A data modulation circuit for modulating digital data into data weighted to a DC component with a voltage equal to or lower than a voltage at which the data demodulation circuit operates in synchronization with the reference signal generated by the reference signal generation circuit; and a data modulation circuit. A voltage separation barrier means for transmitting the output data through the separation barrier, a voltage separation barrier means for transmitting the reference signal generated by the reference signal generation circuit through the separation barrier, and a separation barrier for the reference clock. Voltage separation barrier means for transmitting a signal through the signal separation means, and a demodulation reference signal generation circuit for generating a reference signal from a signal passed through the voltage separation barrier means. A data demodulation circuit for demodulating the data weighted to the DC component into the original digital data in synchronization with the reference signal generated by the demodulation reference signal generation circuit for the digital data passed through the voltage barrier means. Features.
[0009]
The voltage separating barrier means may be constituted by a voltage barrier capacitor.
[0010]
By passing a signal obtained by modulating digital data into data in which DC components are weighted as in the above configuration, a large amount of data can be transferred with a small number of transmission bits.
[0011]
In addition, since the data transfer is performed only for the transmission bits, there is no need for the amplitude of the transmission signal during the transmission unnecessary period, and there is no need to operate the modulation / demodulation circuit. Therefore, power consumption can be reduced.
[0012]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. In this embodiment, a method and apparatus for transmitting a signal through a capacitive isolation barrier will be described. FIG. 1 is a block diagram showing an overall configuration of an embodiment of the present invention. FIG. 1 shows a case where a signal is transmitted from a transmission side circuit to a communication side circuit operating at a voltage different from that of the transmission side circuit via a capacitive separation barrier.
[0013]
As shown in FIG. 1, an analog signal is converted into a digital signal by an A / D converter 1, and the converted digital signal is provided to a data modulation circuit 2. The data modulation circuit 2 modulates the digital data converted by the A / D converter 1 into data in which the DC component is weighted in synchronization with the reference signal generated from the reference clock by the reference generation circuit 3. The DC component is weighted with a predetermined voltage smaller than the voltage at which the demodulation circuit operates.
[0014]
The data output from the data modulation circuit 2 is transmitted through the voltage barrier capacitor 41 of the voltage separation barrier 4. The reference signal generated by the reference signal generation circuit 3 is transmitted through the voltage barrier capacitor 42 of the voltage separation barrier 4. Further, the reference clock is transmitted via the voltage barrier capacitor 43 of the voltage separation barrier 4.
[0015]
A reference signal for a demodulation circuit is generated by a reference signal generation circuit 8 from the signals passed through the voltage barrier capacitors 42 and 43. Further, the digital data that has passed through the voltage barrier capacitor 41 is taken into the data demodulation circuit 7 in synchronization with the reference signal generated by the reference signal generation circuit 8, and the data weighted to the DC component is demodulated into the original digital data. . Then, the digital data demodulated by the data demodulation circuit 7 is converted into an analog signal by the D / A converter 9.
[0016]
Next, an example of a data signal in which a DC component is weighted will be described. FIG. 2 is an example of a signal modulated into data in which a DC component is weighted.
[0017]
In the example of FIG. 2, 16 kinds of digital data (0h to Fh) are weighted to 8 kinds of voltages. The number of transfer data at this time is (16/8 =) 2 bits. Further, in this example, the operating voltage of the demodulation circuit is 5 V, and weighting is performed with a voltage lower than this voltage up to 4.5 V.
[0018]
In this example, the first bit of the digital data 0h is represented by 1.0V, and the second bit is represented by 0.5V. The first bit of the digital data 1h is 1.5 V, the second bit is 0.5 V, and similarly weighted as shown in FIG.
[0019]
When 16 kinds of digital data are weighted to 16 kinds of voltages, the number of transfer data is (1/16 =) 1 bit.
[0020]
As described above, a method of performing communication by performing weighting will be described with reference to the specific embodiment shown in FIG. FIG. 3 is a block diagram showing the configuration of the embodiment of the present invention.
[0021]
The embodiment shown in FIG. 3 is a case where 16 types of digital data (0h to Fh) are weighted with 8 types of voltages. FIG. 4 shows a timing chart of this embodiment. The DC component weighting data is shown in FIG.
[0022]
First, the data modulation block will be described. In FIG. 3, analog input data is converted into digital data by an A / D converter 1. The data converted into digital data is taken into the 16-bit register 21 by the synchronization signal SYNC1 output from the reference signal generation circuit 3. The data taken into the register 21 is selected and output every four bits by the selector 22 with the selection signal SEL1 output from the reference signal generation circuit 6, and the 4-bit register 23 is used for each synchronization signal SYNC2 output from the reference signal generation circuit 3. It is taken in. The data fetched by the register 23 is modulated by the data modulation circuit 2 into data in which the DC component shown in FIG.
[0023]
As shown in FIG. 4, based on the reference clock CLK1, the synchronization signal SYNC1 is output from the reference signal generation circuit 3 in accordance with the sampling cycle. The data is taken into the register 21 by the synchronization signal SYNC1. For example, the data of 7E18h is taken into the register 21. The data taken into the register 21 is taken into the register 22 every four bits by the selector 22 with the selection signal SEL1 outputted from the reference signal generating circuit 6. As shown in FIG. 4, the register 22 sequentially loads 7h, Eh, 1h, and 8h. Then, the data modulation circuit 2 modulates the data into weighted data of a 2-bit DC component by weighting according to FIG. 2 to generate transmission data. Then, data transfer is performed for the number of transmission bits. For this reason, as shown in FIG. 4, there is no need for the amplitude of the transmission signal during the transmission unnecessary period, and the data modulation / demodulation circuit 2 is not operated.
[0024]
The signal output from the data modulation circuit 2, the SYNC1 output from the reference signal generation circuit 6, and the CLK2 obtained by inverting the reference clock CLK1 by the inverter 6 are transmitted to the data demodulation block through capacitors 41, 42, and 43, respectively. You.
[0025]
Next, the data demodulation block will be described. The data that has passed through the capacitor 41 is demodulated by the data demodulation circuit 7 into 4-bit data based on SYNC1. The 4-bit data demodulated by the data demodulation circuit 7 is taken into a register selected from the 4-bit register group 71 by the synchronization signal SYNC3 output from the reference signal generation circuit 8. The selection of the 4-bit register group 12 is determined by the signals S1 to S4 output from the reference signal generation circuit 8.
[0026]
The 16-bit data output from the 4-bit register group 71 is taken into the 16-bit register 72 by the signal SYNC4 output from the reference signal generation circuit 8. The data captured by the register 72 is converted into an analog signal by the D / A converter 9 and output.
[0027]
As shown in FIG. 4, on the basis of CLK2, the data demodulation circuit 7 demodulates the 2-bit DC component weighted data into 4-bit data based on the weight value according to FIG. The register group 71 takes in the synchronization signal SYNC2 based on CLK2. As shown in FIG. 4, 7h, Eh, 1h, and 8h are selected and taken into the register group 71. Then, the data of 7E18h is taken into the 16-bit register 72 by the signal SYNC4 output from the reference signal generation circuit 8.
[0028]
In the above-described embodiment, the voltage barrier capacitor of the voltage isolation barrier 4 is used. However, the present invention can be applied to a configuration using a transformer as the voltage isolation barrier 4. Even in a configuration using a transformer as the voltage separation barrier 4, a large amount of data can be transferred with a small number of transmission bits by passing a signal obtained by modulating digital data into data weighted with a DC component.
[0029]
【The invention's effect】
As described above, according to the present invention, a large amount of data can be transferred with a small number of transmission bits by modulating digital data into data weighted with a DC component.
[0030]
In addition, since the data transfer is performed only for the transmission bits, there is no need for the amplitude of the transmission signal during the transmission unnecessary period, and there is no need to operate the modulation / demodulation circuit. Therefore, power consumption can be reduced.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of an embodiment of the present invention.
FIG. 2 is a diagram illustrating an example of DC component weighting according to an embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of an embodiment of the present invention.
FIG. 4 is a timing chart of signals according to the embodiment of the present invention.
[Explanation of symbols]
REFERENCE SIGNS LIST 1 A / D converter 2 Data modulation circuit 3 Reference generation circuit 4 Voltage separation barriers 41, 42, 43 Voltage barrier capacitor 7 Data demodulation circuit 8 Reference signal generation circuit 9 D / A conversion circuit
