JP2004111661A

JP2004111661A - Method of manufacturing insulated gate semiconductor device

Info

Publication number: JP2004111661A
Application number: JP2002272387A
Authority: JP
Inventors: Hiroyasu Ishida; 石田　裕康; Hirotoshi Kubo; 久保　博稔; Shoji Miyahara; 宮原　正二; Masato Onda; 恩田　全人; Mamoru Kaneko; 金子　守; Mitsuhiro Yoshimura; 吉村　充弘
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-09-19
Filing date: 2002-09-19
Publication date: 2004-04-08
Anticipated expiration: 2022-09-19
Also published as: JP4454213B2

Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem wherein it is limited to enable an insulated gate semiconductor device to be improved in degree of integration and to be reduced in ON-resistance due to the fact that a process of forming a pattern by the use of a resist film and a mask is employed many times in a usual power MOSFET, there are so many limitations due to problems, such as alignment accuracy and the like, and a limitation is also imposed on the micronization of the insulated gate semicondcutor device. <P>SOLUTION: The method of manufacturing the insulated gate semiconductor device is carried out through such a manner wherein a thin oxide film 3 formed on the surface is removed, a channel layer 4, a nitride film 5, a trench opening 6, a trench 7, a gate oxide film 11, a gate electrode 13, and an interlayer insulating film 14 are provided to a semiconductor substrate to serve as a drain region 2. Thereafter, the nitride film 5 is all removed to expose a gate electrode projection 13b, a source region 16 is formed in a self-aligned manner through the gate electrode projection 13b, and a body contact region 18 is formed in an self-aligned manner through an oxide film side wall 17 formed on the side of the gate electrode projection 13b, so that the insulated gate semiconductor device can be made very fine in size, increased in degree of integration, and reduced in ON-resistance. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置の製造方法に係り、セルフアラインを用いてセル集積度を上げてスイッチング性能の改善、特にオン抵抗の低減を実現する絶縁ゲート型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチュウムイオン電池が求められるようになってきた。このリチュウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチュウムイオン電池の容器内に内蔵されるために小型化が求められ、チップ部品を多用したＣＯＢ（Ｃｈｉｐ　ｏｎ　Ｂｏａｒｄ）技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチュウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。
【０００３】
このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。具体的には、チャネルが半導体基板表面に形成されるプレーナー構造ではセル密度は７４０万個／平方インチであったが、チャネルをトレンチの側面に形成するトレンチ構造の第１世代ではセル密度は２５００万個／平方インチと大幅に向上した。さらにトレンチ構造の第２世代では、微細化によりセル密度は７２００万個／平方インチまで向上できた（例えば、特許文献１参照。）。
【０００４】
図１６から図２２を参照して、従来のトレンチ構造のＮチャネル型パワーＭＯＳＦＥＴの製造工程を示す。
【０００５】
図１６では、Ｎ^＋型シリコン半導体基板２１にＮ⁻型のエピタキシャル層を積層してドレイン領域２２を形成する。予定のチャネル層２４に選択的にボロンを注入した後、拡散してＰ型のチャネル層２４を形成する。
【０００６】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）のＣＶＤ酸化膜２５を生成し、マスク形成後ドライエッチングして部分的に除去し、チャネル層２４が露出したトレンチ開口部２６を形成する。
【０００７】
図１７では、ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【０００８】
次にダミー酸化をしてトレンチ２７内壁とＣＶＤ酸化膜２５表面に酸化膜（図示せず）を形成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ開口部２６に丸みをつけ、トレンチ開口部２６での電界集中を避ける効果もある。これにより、トレンチ２７が形成される。
【０００９】
図１８では、全面を熱酸化してゲート酸化膜３１を形成する。その後、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設されたゲート電極３３とする。
【００１０】
図１９ではレジスト膜ＰＲによるマスクにより選択的にボロンをイオン注入し、Ｐ^＋型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１１】
図２０では新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をイオン注入し、Ｎ^＋型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１２】
図２１では、全面にＮＳＧ層を形成後、ＢＰＳＧ（Ｂｏｒｏｎ　Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜ＰＲをマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残して、他の領域のＢＰＳＧ層、ＮＳＧ層および基盤表面のゲート酸化膜を除去する。
【００１３】
図２２では、アルミをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成する。
【００１４】
図２２を用いて従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
【００１５】
Ｎ^＋型のシリコン半導体基板２１の上にＮ⁻型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ^＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ^＋型のボディコンタクト領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【００１６】
【特許文献１】
特開２００１−２８４５８８号公報（第３頁、第１９−２８図）
【００１７】
【発明が解決しようとする課題】
かかる従来のパワーＭＯＳＦＥＴでは、特に微細加工技術を必要とするトレンチ形成後においても、レジスト膜を用いマスクによりパターンを形成する工程が多用されている。
【００１８】
従って、セル集積度を上げてスイッチング性能の改善、特にオン抵抗の低減を実現するためにデザインルールを微細化したいが、露光装置、レジスト材、マスク作成や合わせ精度の問題で設計線幅に制限があり、レジスト膜を用いマスクによりパターンを形成する現在のデバイス設計手法では、限界にきている。
【００１９】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、ドレイン領域となる一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、チャネル層表面に生成した絶縁膜をエッチング後チャネル層表面に第１の絶縁膜を形成する工程と、第１の絶縁膜にトレンチ開口部を形成する工程と、トレンチ開口部の第１の絶縁膜側面に第１のサイドウォールを形成する工程と、トレンチ開口部にチャネル層を貫通しドレイン領域まで到達するトレンチを形成する工程と、トレンチの少なくともチャネル層上にゲート絶縁膜を形成する工程と、トレンチおよび第１の絶縁膜に埋設されその上部が基板表面から突出した半導体材料からなるゲート電極を形成する工程と、ゲート電極上部に層間絶縁膜を形成する工程と、ゲート電極上部を露出する工程と、チャネル層表面に一導電型の不純物領域を形成する工程と、ゲート電極上部の突出部側面に第２のサイドウォールを形成する工程と、隣接するトレンチ間に一導電型の不純物領域を貫通しチャネル層まで到達する溝を形成する工程と、溝のチャネル層表面に逆導電型の不純物領域を形成する工程と、ソース領域およびボディコンタクト領域を生成する工程と、ソース領域およびボディコンタクト領域にコンタクトしたソース電極を形成する工程とを具備することを特徴とし、セルフアラインを用いて素子を形成することにより微細化が可能となり、微細化により集積度を上げて、オン抵抗の低減を実現する絶縁ゲート型半導体装置の製造方法を提供できる。
【００２０】
【発明の実施の形態】
本発明の実施の形態を図１から図１５を参照してトレンチ型パワーＭＯＳＦＥＴのＮチャネル型を例に説明する。
【００２１】
トレンチ型パワーＭＯＳＦＥＴの製造方法は、ドレイン領域２を形成したＮ^＋型シリコン半導体基板１表面に逆導電型のチャネル層４を形成する工程と、チャネル層４表面に生成した絶縁膜である薄い酸化膜３をエッチング後チャネル層４表面に第１の絶縁膜である窒化膜５を形成する工程と、窒化膜５にトレンチ開口部６を形成する工程と、トレンチ開口部６の窒化膜５側面に第１のサイドウォール８を形成する工程と、トレンチ開口部６にチャネル層４を貫通しドレイン領域２まで到達するトレンチ７を形成する工程と、トレンチ７の少なくともチャネル層４上にゲート酸化膜１１を形成する工程と、トレンチ７および窒化膜５に埋設されその上部が基板表面から突出した半導体材料からなるゲート電極１３を形成する工程と、ゲート電極１３上部に層間絶縁膜１４を形成する工程と、ゲート電極１３上部を露出する工程と、チャネル層４表面に一導電型の不純物領域１６ａを形成する工程と、ゲート電極１３上部の突出部側面に第２のサイドウォールである酸化膜サイドウォール１７を形成する工程と、隣接するトレンチ７間に一導電型の不純物領域１６ａを貫通しチャネル層４まで到達する溝１０を形成する工程と、溝１０のチャネル層４表面に逆導電型の不純物領域１８ａを形成する工程と、ソース領域１６およびボディコンタクト領域１８を生成する工程と、ソース領域１６およびボディコンタクト領域１８にコンタクトしたソース電極１９を形成する工程とから構成される。
【００２２】
本発明の第１の工程は図１に示すごとく、ドレイン領域２を形成したＮ^＋型シリコン半導体基板１表面に逆導電型のチャネル層４を形成することにある。
【００２３】
半導体基板は、Ｎ^＋型シリコン半導体基板１にＮ⁻型のエピタキシャル層を積層してドレイン領域２を形成する。予定のチャネル層４に選択的にボロンを注入した後、拡散してＰ型のチャネル層４を形成する。この時チャネル層４の表面には薄い酸化膜３が生成される。
【００２４】
本発明の第２の工程は図２に示すごとく、チャネル層４表面に生成した絶縁膜である薄い酸化膜３をエッチング後チャネル層４表面に第１の絶縁膜である窒化膜５を形成することにある。
【００２５】
先ずチャネル層４を形成するときの拡散処理において、チャネル層４表面に生成した薄い酸化膜３をフッ酸でエッチングして除去する。この薄い酸化膜３を残したまま後述の工程を進めると、第６工程のダミー酸化膜除去の際に、トレンチ開口部側壁に露出した薄い酸化膜３部にエッチング液がしみこみ、特性を劣化させてしまう。そこで、本工程においてあらかじめ薄い酸化膜３を除去することとした。
【００２６】
次にシランガスとアンモニアガスを気相で化学反応させるＣＶＤ法により、第１の絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）５を、半導体基板表面全面に堆積し、チャネル層４表面に窒化膜５を形成する。
【００２７】
本発明の第３の工程は図３に示すごとく、窒化膜にトレンチ開口部６を形成することにある。
【００２８】
チャネル層４が露出したトレンチ開口部６を除いてレジスト膜ＰＲによってマスクし、選択的に窒化膜５をエッチングしてチャネル層４が露出したトレンチ開口部６を形成した後、レジスト膜ＰＲを除去する。
【００２９】
本発明の第４の工程は図４に示すごとく、第１のサイドウォール８を形成することにある。
【００３０】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）のＣＶＤ酸化膜を堆積し、異方性の強いドライエッチングにより、窒化膜５の側面にのみＣＶＤ酸化膜を残すエッチバックにより、トレンチ開口部６の窒化膜５側面に、第１のサイドウォール８を形成する。
【００３１】
本発明の第５の工程は図５に示すごとく、チャネル層４を貫通しドレイン領域２まで到達するトレンチ７を形成することにある。
【００３２】
第１のサイドウォール８をマスクとするセルフアラインでトレンチ開口部６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層４を貫通してドレイン領域２まで達するトレンチ７を形成する。
【００３３】
ここでトレンチ７は第１のサイドウォール８の厚み分だけトレンチ開口部６の内側に形成されている。
【００３４】
本発明の第６の工程は図６に示すごとく、トレンチ７の少なくともチャネル層４上にゲート酸化膜１１を形成することにある。
【００３５】
全面をダミー酸化して、トレンチ７内壁とＣＶＤ酸化膜で形成されている第１のサイドウォール８表面に酸化膜（図示せず）を形成し、その後酸化膜とＣＶＤ酸化膜で形成されている第１のサイドウォール８をエッチングによりすべて除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、ゲート酸化膜１１を安定に形成するためである。また、高温で熱酸化することによりトレンチ７の上部に丸みをつけ、トレンチ７の上部での電界集中を避ける効果もある。
【００３６】
その後全面を熱酸化して、ゲート絶縁膜となる厚さ３００Å前後のゲート酸化膜１１を形成する。
【００３７】
本発明の第７の工程は図７に示すごとく、トレンチ７および窒化膜５に埋設されその上部が基板表面から突出した半導体材料からなるゲート電極１３を形成することにある。
【００３８】
全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチングして、トレンチ７に埋設されたゲート電極埋設部１３ａと基板表面から突出し窒化膜５内に埋設されたゲート電極突出部１３ｂで構成されているゲート電極１３を形成する。
【００３９】
ゲート電極突出部１３ｂは第１のサイドウォール８を除去した窒化膜５に埋設されているので、１３ｂの幅はトレンチ７に埋設されるゲート電極埋設部１３ａの幅よりも大きく、ゲート電極突出部１３ｂ周囲の下面はゲート酸化膜１１を介してチャネル層４の表面に接している。
【００４０】
本発明の第８の工程は図８に示すごとく、ゲート電極１３上部に層間絶縁膜１４を形成することにある。
【００４１】
窒化膜５に埋設されたゲート電極１３を新たにマスクを用いることなく全面を高温スチームに晒し、ポリシリコンで形成されているゲート電極１３上部表面に酸化膜を成長させ、層間絶縁膜１４とする。
【００４２】
本発明の第９の工程は図９に示すごとく、ゲート電極１３上部を露出することにある。
【００４３】
層間絶縁膜１４を形成後、酸化膜ライトエッチを行い、窒化膜５上の微量な酸化膜を除去すると共に、酸化膜で形成されている層間絶縁膜１４も少しエッチングされて酸化膜厚が減少する。この状態で窒化膜５のエッチングを行うと窒化膜サイドウォールが形成されることなく、窒化膜５が全面除去され、ゲート電極突出部１３ｂが露出する。
【００４４】
本発明の第１０の工程は図１０に示すごとく、チャネル層４表面に、完成時ソース領域１６となる一導電型の不純物領域１６ａを形成することにある。
【００４５】
全面に砒素をドーズ量５．０×１０^１５でイオン注入すると、ゲート電極突出部１３ｂをマスクとして用いたセルフアラインにより、トレンチ７間のチャネル層４の表面に、完成時ソース領域１６となる浅いＮ^＋型の不純物領域である、一導電型の不純物領域１６ａが形成される。また、全面にイオン注入することにより、ゲート電極１３にもＮ^＋型の不純物が導入されるが、ゲート電極１３の高電導率化を図るために拡散されている不純物と同型なので、何ら影響はない。
【００４６】
本発明の第１１の工程は図１１に示すごとく、ゲート電極突出部１３ｂ側面に第２のサイドウォールである酸化膜サイドウォール１７を形成することにある。
【００４７】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）のＣＶＤ酸化膜を堆積し、異方性の強いドライエッチングにより、ゲート電極突出部１３ｂの側面にＣＶＤ酸化膜を残すエッチバックにより、第２のサイドウォールとなる酸化膜サイドウォール１７を形成する。
【００４８】
ここで、第９の工程において窒化膜５を全面除去してゲート電極突出部１３ｂを露出した時は、ゲート電極突出部１３ｂの側面が露出していたが、酸化膜サイドウォール１７を形成することによりゲート電極突出部１３ｂは、すべて絶縁膜で覆われることになる。ゲート電極突出部１３ｂ上部表面は層間絶縁膜１４で覆われたままである。
【００４９】
本発明の第１２の工程は図１２に示すごとく、隣接するトレンチ７間に、一導電型の不純物領域１６ａを貫通しチャネル層４まで到達する溝１０を形成することにある。
【００５０】
酸化膜サイドウォール１７をマスクとして用いたセルフアラインにより、隣接するトレンチ７間に露出しているシリコン半導体基板を、ＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、少なくても一導電型の不純物領域１６ａを貫通しチャネル層４に到達する深さまでエッチングして、溝１０を形成する。
【００５１】
本発明の第１３の工程は図１３に示すごとく、溝１０部分のチャネル層４表面に、完成時ボディコンタクト領域１８となる逆導電型の不純物領域１８ａを形成することにある。
【００５２】
全面にボロンをドーズ量５．０×１０^１４でイオン注入すると、酸化膜サイドウォール１７をマスクとして用いたセルフアラインにより、溝１０のチャネル層４の表面に、完成時ボディコンタクト領域１８となる浅いＰ^＋型の不純物領域である、逆導電型の不純物領域１８ａが形成される。ボディコンタクト領域１８はドレイン領域２とチャネル層４で形成される基板の電位安定化のために形成される。
【００５３】
本発明の第１４の工程は図１４に示すごとく、イオン注入した一導電型の不純物領域１６ａおよび逆導電型の不純物領域１８ａを活性化して、それぞれソース領域１６およびボディコンタクト領域１８を生成することにある。
【００５４】
イオン注入した浅いＮ^＋型の不純物領域である一導電型の不純物領域１６ａおよび浅いＰ^＋型の不純物領域である逆導電型の不純物領域１８ａの活性化、シリコン結晶のダメージの回復などを目的とした熱処理であるリフローを実施する。
【００５５】
リフロー処理により、一導電型の不純物領域１６ａは活性化されたソース領域１６に、逆導電型の不純物領域１８ａは活性化されたボディコンタクト領域１８となる。
【００５６】
本発明の第１５の工程は図１５に示すごとく、全面にソース電極１９を形成することにある。
【００５７】
リフロー処理により生成したソース領域１６およびボディコンタクト領域１８の表面の薄い酸化膜を除去するためにウエットエッチングを行ってから、先ずチタンナイトライド等のバリアメタル層１９ａをスパッタ後、さらにアルミ層１９ｂをスパッタして、ソース領域１６およびボディコンタクト領域１８に電気的に接続されたソース電極１９を全面に形成する。
【００５８】
図１５に本発明よるパワーＭＯＳＦＥＴの構造の断面図を示す。
【００５９】
トレンチ型パワーＭＯＳＦＥＴは、ドレイン領域２を形成したＮ^＋型シリコン半導体基板１と、チャネル層４と、トレンチ７と、ゲート絶縁膜１１と、ゲート電極１３と、層間絶縁膜１４と、ソース領域１６と、酸化膜サイドウォール１７と、ボディコンタクト領域１８と、ソース電極１９とから構成される。
【００６０】
半導体基板は、Ｎ^＋型シリコン半導体基板１の上にＮ⁻型のエピタキシャル層を積層してドレイン領域２とする。
【００６１】
チャネル層４は、ドレイン領域２の表面に選択的にＰ型のボロンをイオン注入後、拡散してトレンチ７の深さよりも浅く形成する。このチャネル層４のトレンチ７に隣接した領域に、チャネル領域（図示せず）が形成される。
【００６２】
トレンチ７は、半導体基板を異方性ドライエッチングして形成し、チャネル層４を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にトレンチ７を形成する。トレンチ７内壁にはゲート酸化膜１１を設け、ゲート電極１３を形成するためにポリシリコンを埋設し、該ポリシリコンには、低抵抗化を図るためにＮ型不純物が導入されている。
【００６３】
ゲート酸化膜１１は、少なくともチャネル層と接するトレンチ７内壁に３００Å前後の厚みに形成する。ゲート酸化膜１１は絶縁膜であるので、トレンチ７内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００６４】
ゲート電極１３は、トレンチ７に埋設されたゲート電極埋設部１３ａと基板表面から突出したゲート電極突出部１３ｂで構成されており、ゲート電極突出部１３ｂの幅はゲート電極埋設部１３ａの幅よりも大きく、ゲート電極突出部１３ｂ周囲の下面はゲート酸化膜１１を介してチャネル層４の表面に接している。
【００６５】
またゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００６６】
層間絶縁膜１４は、全面を高温スチームに晒し、ポリシリコンで形成されているゲート電極１３上部に酸化膜を成長させて形成する。
【００６７】
ゲート電極突出部１３ｂ側面に形成されたサイドウォールである酸化膜サイドウォール１７は、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）のＣＶＤ酸化膜を堆積後、ＣＶＤ酸化膜のエッチバックにより生成する。製造方法で記載した第２のサイドウォールと一致する。
【００６８】
ソース領域１６は、ゲート電極突出部１３ｂを用いたセルフアラインにより、チャネル層４表面にＮ^＋型不純物をイオン注入し、熱処理による活性化を行って形成する。またソース領域１６は、ボディコンタクト領域１８を形成する時に酸化膜サイドウォール１７により保護されるので、酸化膜サイドウォール１７の下部に設けられる構造になっている。
【００６９】
ボディコンタクト領域１８は、酸化膜サイドウォール１７を用いたセルフアラインにより、ソース領域１６を貫通しチャネル層４に到達する溝１０をエッチングにより形成後、溝１０の底部のチャネル層４表面にＰ^＋型不純物をイオン注入し、熱処理による活性化を行って形成する。従ってボディコンタクト領域１８はソース領域１６よりも下側に形成されている。またこのボディコンタクト領域の形成は、基板の電位安定化のために行うものである。
【００７０】
ソース領域１６およびボディコンタクト領域１８にコンタクトしたソース電極１９は、先ずチタンナイトライド等のバリアメタル層１９ａをスパッタ後さらにアルミ層１９ｂをスパッタして形成する。
【００７１】
本発明の構造による特徴は、ソース領域がゲート電極上部の突出部を用いたセルフアラインにより、またボディコンタクト領域がサイドウォールを用いたセルフアラインにより形成されていることにあり、セルフアラインを用いて素子を形成することにより微細化が可能となり、微細化により集積度を上げて、オン抵抗の低減を実現する絶縁ゲート型半導体装置を提供できる。
【００７２】
【発明の効果】
本発明の絶縁ゲート型半導体装置およびその製造方法によれば以下にあげる数々の効果が得られる。
【００７３】
第１に、ゲート電極の形状に特徴があり、ゲート電極トレンチ埋設部分の上部に突出部を設け、突出部表面以外を窒化膜に埋設された状態で形成することにより、層間絶縁膜をマスクを用いることなくゲート電極上部の酸化のみで形成していること、ゲート電極突出部を露出し、露出したゲート電極突出部を用いたセルフアラインでソース領域を形成していること、またゲート電極突出部側面に形成したサイドウォールを用いたセルフアラインでボディコンタクト領域を形成していることに示されるように基本となる素子の形成において、従来のマスクを用いた製造方法によらず、ゲート電極突出部やその側面に形成したサイドウォールを用いたセルフアラインによる製造方法を用いているので、マスク合わせの余裕をとらずに精度の高いパターン重ね合わせが実現でき、デザインルールをより微細化することができる。従って集積度を上げることができるので、セル密度の向上を図ることができ、オン抵抗の低減に大きく寄与できる。
【００７４】
ちなみに従来のデザインルールと本発明によるデザインルールで、セル密度を比較してみると約１．４２倍に向上している。
【００７５】
第２に、パターン形成時の位置合わせのズレが発生しないので、従来発生していたマスクズレによる特性のバラツキ、信頼性不良および製造ラインの歩留まりの低下などが大幅に改善される。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１６】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１８】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２２】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【符号の説明】
１　Ｎ^＋型シリコン半導体基板
２　ドレイン領域
３　薄い酸化膜
４　チャネル層
５　窒化膜
６　トレンチ開口部
７　トレンチ
８　第１のサイドウォール
１０　溝
１１　ゲート酸化膜
１３　ゲート電極
１３ａ　ゲート電極埋設部
１３ｂ　ゲート電極突出部
１４　層間絶縁膜
１６　ソース領域
１６ａ　一導電型の不純物領域
１７　酸化膜サイドウォール
１８　ボディコンタクト領域
１８ａ　逆導電型の不純物領域
１９　ソース電極
１９ａ　バリアメタル層
１９ｂ　アルミ層
２０　パシベーション膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of manufacturing an insulated gate semiconductor device, and more particularly, to a method of manufacturing an insulated gate semiconductor device that improves switching performance by increasing cell integration using self-alignment, and particularly realizes reduction of on-resistance.
[0002]
[Prior art]
With the spread of mobile terminals, small-sized and large-capacity lithium-ion batteries have been required. The protection circuit that performs the battery management of the charging and discharging of the lithium ion battery must be small and sufficiently resistant to a load short due to the need for reducing the weight of the portable terminal. Such a protection circuit is required to be miniaturized because it is built in the container of the lithium ion battery, and COB (Chip on Board) technology using a lot of chip components has been used to meet the demand for miniaturization. However, on the other hand, since the power MOSFET is connected in series to the lithium ion battery, there is a need to make the on-resistance of the power MOSFET extremely small, which is an essential element for a mobile phone to increase the talk time and the standby time.
[0003]
For this reason, development for increasing the cell density by fine processing in manufacturing chips has been promoted. Specifically, in the planar structure in which the channel is formed on the surface of the semiconductor substrate, the cell density is 7.4 million cells / square inch, but in the first generation of the trench structure in which the channel is formed on the side surface of the trench, the cell density is 2500. Significantly improved to 10,000 units / square inch. Further, in the second generation of the trench structure, the cell density could be improved to 72 million cells / square inch by miniaturization (for example, see Patent Document 1).
[0004]
With reference to FIGS. 16 to 22, a manufacturing process of a conventional N-channel power MOSFET having a trench structure will be described.
[0005]
In FIG. 16, N ⁺ Type silicon semiconductor substrate 21 with N ⁻ The drain region 22 is formed by laminating the type epitaxial layers. After boron is selectively implanted into the intended channel layer 24, it is diffused to form a P-type channel layer 24.
[0006]
An NSG (Non-Doped Silicate Glass) CVD oxide film 25 is formed on the entire surface by a CVD method, and is partially removed by dry etching after forming a mask to form a trench opening 26 where the channel layer 24 is exposed.
[0007]
In FIG. 17, the silicon semiconductor substrate in the trench opening 26 is anisotropically dry-etched with CF-based and HBr-based gases using the CVD oxide film 25 as a mask to form a trench 27 that penetrates the channel layer 24 and reaches the drain region 22. I do.
[0008]
Next, an oxide film (not shown) is formed on the inner wall of the trench 27 and the surface of the CVD oxide film 25 by dummy oxidation, and then the oxide film and the CVD oxide film 25 are removed by etching. The reason for performing the dummy oxidation is to remove the etching damage at the time of dry etching and to stably form a gate oxide film later. In addition, by performing thermal oxidation at a high temperature, the trench opening 26 is rounded, and there is also an effect of avoiding electric field concentration in the trench opening 26. Thus, a trench 27 is formed.
[0009]
In FIG. 18, a gate oxide film 31 is formed by thermally oxidizing the entire surface. Thereafter, a gate electrode 33 buried in the trench 27 is formed. That is, a non-doped polysilicon layer is attached to the entire surface, and phosphorus is implanted and diffused at a high concentration to achieve high conductivity. Thereafter, the polysilicon layer deposited on the entire surface is dry-etched without a mask to form a gate electrode 33 buried in the trench 27.
[0010]
In FIG. 19, boron ions are selectively implanted using a mask made of a resist film PR, and P ⁺ After forming the mold body contact region 34, the resist film PR is removed.
[0011]
In FIG. 20, arsenic is ion-implanted by masking a new resist film PR so that the intended source region 35 and gate electrode 33 are exposed, and N ⁺ After forming the mold source region 35 on the surface of the channel layer 24 adjacent to the trench 27, the resist film PR is removed.
[0012]
In FIG. 21, after an NSG layer is formed on the entire surface, a BPSG (Boron Phosphorus Silicate Glass) layer is attached by a CVD method to form an interlayer insulating film 36. After that, using the resist film PR as a mask, the BPSG layer, the NSG layer, and the gate oxide film on the substrate surface in other regions are removed, leaving at least the interlayer insulating film 36 on the gate electrode 33.
[0013]
In FIG. 22, aluminum is deposited on the entire surface by a sputtering apparatus to form a source electrode 37 that contacts the source region 35 and the body contact region 34.
[0014]
The structure of a conventional power MOSFET having a trench structure will be described with reference to FIG.
[0015]
N ⁺ N on the silicon semiconductor substrate 21 ⁻ A drain region 22 composed of a p-type epitaxial layer is provided, and a p-type channel layer 24 is provided on the surface thereof. A trench 27 penetrating through the channel layer 24 and reaching the drain region 22 is provided, an inner wall of the trench 27 is coated with a gate oxide film 31, and a gate electrode 33 made of polysilicon filled in the trench 27 is provided. The surface of the channel layer 24 adjacent to the trench 27 has N ⁺ Is formed on the surface of the channel layer 24 between the source regions 35 of two adjacent cells. ⁺ A mold body contact region 34 is provided. Further, a channel region (not shown) is formed in the channel layer 24 from the source region 35 along the trench 27. The gate electrode 33 is covered with an interlayer insulating film 36, and a source electrode 37 that contacts the source region 35 and the body contact region 34 is provided.
[0016]
[Patent Document 1]
JP 2001-284588 A (Page 3, FIGS. 19-28)
[0017]
[Problems to be solved by the invention]
In such a conventional power MOSFET, a step of forming a pattern using a mask using a resist film is often used, especially after forming a trench that requires fine processing technology.
[0018]
Therefore, we want to refine the design rules in order to increase the cell integration and improve the switching performance, especially to reduce the on-resistance. However, the design line width is limited due to the problems of the exposure equipment, resist material, mask preparation and alignment accuracy. The current device design method of forming a pattern using a mask using a resist film has reached its limit.
[0019]
[Means for Solving the Problems]
The present invention has been made in view of the above problems, and has a step of forming a channel layer of the opposite conductivity type on a surface of a semiconductor substrate of one conductivity type serving as a drain region, and a step of forming an insulating film formed on the surface of the channel layer on the surface of the channel layer after etching. Forming a first insulating film, forming a trench opening in the first insulating film, forming a first sidewall on the side of the first insulating film in the trench opening, Forming a trench reaching the drain region through the channel layer, forming a gate insulating film on at least the channel layer of the trench, and burying the trench and the first insulating film so that the upper portion is formed from the substrate surface. Forming a gate electrode made of a protruding semiconductor material; forming an interlayer insulating film on the gate electrode; exposing the gate electrode; A step of forming an impurity region of one conductivity type on the surface of the layer, a step of forming a second sidewall on the side surface of the protruding portion above the gate electrode, and a channel layer penetrating the impurity region of one conductivity type between adjacent trenches Forming a trench that reaches the trench, forming a reverse conductivity type impurity region on the channel layer surface of the trench, forming a source region and a body contact region, and forming a source contacting the source region and the body contact region. An insulated gate type that enables the miniaturization by forming the element using self-alignment, increases the degree of integration by miniaturization, and reduces the on-resistance. A method for manufacturing a semiconductor device can be provided.
[0020]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to FIGS. 1 to 15 taking an N-channel trench MOSFET as an example.
[0021]
The manufacturing method of the trench type power MOSFET is based on the N ⁺ Forming a channel layer 4 of the opposite conductivity type on the surface of the silicon semiconductor substrate 1 and etching the thin oxide film 3 as an insulating film formed on the surface of the channel layer 4 to form a first insulating film on the surface of the channel layer 4. Forming a nitride film 5, forming a trench opening 6 in the nitride film 5, forming a first sidewall 8 on the side of the nitride film 5 of the trench opening 6, A step of forming a trench 7 penetrating through the channel layer 4 and reaching the drain region 2; a step of forming a gate oxide film 11 on at least the channel layer 4 of the trench 7; Forming a gate electrode 13 made of a semiconductor material protruding from the substrate surface, forming an interlayer insulating film 14 on the gate electrode 13, and exposing the upper part of the gate electrode 13. A step of forming an impurity region 16 a of one conductivity type on the surface of the channel layer 4, and a step of forming an oxide film sidewall 17 as a second sidewall on the side surface of the protruding portion above the gate electrode 13 are adjacent to each other. A step of forming a trench 10 between the trenches 7 penetrating the impurity region 16a of one conductivity type and reaching the channel layer 4, a step of forming an impurity region 18a of the opposite conductivity type on the surface of the channel layer 4 in the groove 10, It comprises a step of generating the region 16 and the body contact region 18 and a step of forming a source electrode 19 in contact with the source region 16 and the body contact region 18.
[0022]
In the first step of the present invention, as shown in FIG. ⁺ Forming a channel layer 4 of the opposite conductivity type on the surface of the silicon semiconductor substrate 1.
[0023]
The semiconductor substrate is N ⁺ Type silicon semiconductor substrate 1 with N ⁻ The drain region 2 is formed by laminating the type epitaxial layers. After boron is selectively implanted into the intended channel layer 4, it is diffused to form a P-type channel layer 4. At this time, a thin oxide film 3 is formed on the surface of the channel layer 4.
[0024]
In the second step of the present invention, as shown in FIG. 2, after the thin oxide film 3 as an insulating film formed on the surface of the channel layer 4 is etched, a nitride film 5 as a first insulating film is formed on the surface of the channel layer 4. It is in.
[0025]
First, in a diffusion process for forming the channel layer 4, the thin oxide film 3 formed on the surface of the channel layer 4 is removed by etching with hydrofluoric acid. If the process described later is performed with the thin oxide film 3 remaining, the etchant permeates the thin oxide film 3 exposed on the side wall of the trench opening during the removal of the dummy oxide film in the sixth process, deteriorating the characteristics. Would. Therefore, in this step, the thin oxide film 3 is removed in advance.
[0026]
Next, a silicon nitride film (Si3N4) 5 serving as a first insulating film is deposited on the entire surface of the semiconductor substrate by a CVD method in which a silane gas and an ammonia gas are chemically reacted in a gas phase, and the nitride film 5 is formed on the surface of the channel layer 4. Form.
[0027]
The third step of the present invention is to form a trench opening 6 in the nitride film as shown in FIG.
[0028]
After masking with the resist film PR except for the trench opening 6 where the channel layer 4 is exposed, the nitride film 5 is selectively etched to form the trench opening 6 where the channel layer 4 is exposed, and then the resist film PR is removed. I do.
[0029]
The fourth step of the present invention is to form the first sidewall 8 as shown in FIG.
[0030]
An NSG (Non-doped Silicate Glass) CVD oxide film is deposited on the entire surface by the CVD method, and the trench opening 6 is formed by etch back in which the CVD oxide film is left only on the side surfaces of the nitride film 5 by strong anisotropic dry etching. A first sidewall 8 is formed on the side surface of the nitride film 5 of FIG.
[0031]
The fifth step of the present invention is to form a trench 7 penetrating through the channel layer 4 and reaching the drain region 2 as shown in FIG.
[0032]
The silicon semiconductor substrate in the trench opening 6 is anisotropically dry-etched with a CF-based gas and an HBr-based gas by self-alignment using the first sidewall 8 as a mask, and the trench 7 penetrating through the channel layer 4 and reaching the drain region 2. To form
[0033]
Here, the trench 7 is formed inside the trench opening 6 by the thickness of the first sidewall 8.
[0034]
A sixth step of the present invention is to form a gate oxide film 11 on at least the channel layer 4 in the trench 7 as shown in FIG.
[0035]
An entire surface is subjected to dummy oxidation to form an oxide film (not shown) on the inner wall of the trench 7 and the surface of the first sidewall 8 formed of the CVD oxide film, and thereafter formed of the oxide film and the CVD oxide film. The first sidewall 8 is entirely removed by etching. The reason for performing the dummy oxidation is to remove the etching damage at the time of dry etching and to form the gate oxide film 11 stably. Further, the upper portion of the trench 7 is rounded by thermal oxidation at a high temperature, and there is also an effect of avoiding electric field concentration at the upper portion of the trench 7.
[0036]
Thereafter, the entire surface is thermally oxidized to form a gate oxide film 11 having a thickness of about 300 ° serving as a gate insulating film.
[0037]
As shown in FIG. 7, the seventh step of the present invention is to form a gate electrode 13 made of a semiconductor material which is buried in the trench 7 and the nitride film 5 and whose upper part protrudes from the substrate surface.
[0038]
A non-doped polysilicon layer is attached to the entire surface, and phosphorus is injected and diffused at a high concentration to achieve high conductivity. Thereafter, the polysilicon layer adhered to the entire surface is dry-etched without a mask to form a gate electrode buried portion 13a buried in the trench 7 and a gate electrode protrusion 13b protruding from the substrate surface and buried in the nitride film 5. Gate electrode 13 is formed.
[0039]
Since the gate electrode protrusion 13b is buried in the nitride film 5 from which the first sidewall 8 has been removed, the width of 13b is larger than the width of the gate electrode buried portion 13a buried in the trench 7, and the gate electrode protrusion 13b is formed. The lower surface around 13b is in contact with the surface of channel layer 4 via gate oxide film 11.
[0040]
The eighth step of the present invention is to form an interlayer insulating film 14 on the gate electrode 13 as shown in FIG.
[0041]
The entire surface of the gate electrode 13 buried in the nitride film 5 is exposed to high-temperature steam without using a new mask, and an oxide film is grown on the upper surface of the gate electrode 13 made of polysilicon to form an interlayer insulating film 14. .
[0042]
The ninth step of the present invention is to expose the upper part of the gate electrode 13 as shown in FIG.
[0043]
After forming the interlayer insulating film 14, an oxide film light etch is performed to remove a small amount of the oxide film on the nitride film 5, and the interlayer insulating film 14 formed of the oxide film is also slightly etched to reduce the oxide film thickness. I do. If the nitride film 5 is etched in this state, the nitride film 5 is entirely removed without forming a nitride film sidewall, and the gate electrode protrusion 13b is exposed.
[0044]
The tenth step of the present invention is to form a one conductivity type impurity region 16a to be the source region 16 at the time of completion on the surface of the channel layer 4, as shown in FIG.
[0045]
Arsenic dose 5.0 × 10 over the entire surface ^Fifteen Is implanted in the surface of the channel layer 4 between the trenches 7 by self-alignment using the gate electrode protrusion 13b as a mask. ⁺ An impurity region 16a of one conductivity type, which is a type impurity region, is formed. In addition, by ion-implanting the entire surface, N ⁺ Although impurities of the type are introduced, they have the same type as the impurities diffused in order to increase the conductivity of the gate electrode 13, so that there is no effect.
[0046]
The eleventh step of the present invention is to form an oxide film sidewall 17 as a second sidewall on the side surface of the gate electrode protrusion 13b as shown in FIG.
[0047]
An NSG (Non-doped Silicate Glass) CVD oxide film is deposited on the entire surface by the CVD method, and the second anisotropic dry etching is performed to leave the CVD oxide film on the side surface of the gate electrode projecting portion 13b. An oxide film sidewall 17 serving as a sidewall is formed.
[0048]
Here, when the entire surface of the nitride film 5 is removed to expose the gate electrode protrusion 13b in the ninth step, the side surface of the gate electrode protrusion 13b is exposed. As a result, the entire gate electrode protrusion 13b is covered with the insulating film. The upper surface of the gate electrode protrusion 13b remains covered with the interlayer insulating film 14.
[0049]
In the twelfth step of the present invention, as shown in FIG. 12, a trench 10 is formed between adjacent trenches 7 to penetrate the impurity region 16a of one conductivity type and reach the channel layer 4.
[0050]
The silicon semiconductor substrate exposed between the adjacent trenches 7 is anisotropically dry-etched with CF-based and HBr-based gases by self-alignment using the oxide film sidewalls 17 as a mask. The trench 10 is formed by etching to a depth penetrating the impurity region 16a and reaching the channel layer 4.
[0051]
As shown in FIG. 13, a thirteenth step of the present invention is to form an impurity region 18a of the opposite conductivity type which will be a body contact region 18 at the time of completion on the surface of the channel layer 4 in the groove 10 portion.
[0052]
Boron dose of 5.0 × 10 over the entire surface ¹⁴ Is implanted by self-alignment using the oxide film sidewall 17 as a mask, a shallow P serving as a body contact region 18 at the time of completion is formed on the surface of the channel layer 4 in the trench 10. ⁺ An impurity region 18a of the opposite conductivity type, which is an impurity region of the type, is formed. The body contact region 18 is formed for stabilizing the potential of the substrate formed by the drain region 2 and the channel layer 4.
[0053]
In a fourteenth step of the present invention, as shown in FIG. 14, the ion-implanted one-conductivity-type impurity region 16a and the opposite-conductivity-type impurity region 18a are activated to form the source region 16 and the body contact region 18, respectively. It is in.
[0054]
Shallow N ion implanted ⁺ Region 16a of one conductivity type, which is an impurity region of ⁺ Reflow, which is a heat treatment, is performed for the purpose of activating the impurity region 18a of the opposite conductivity type, which is the impurity region of the negative conductivity type, and recovering damage to the silicon crystal.
[0055]
By the reflow process, the one conductivity type impurity region 16a becomes the activated source region 16 and the opposite conductivity type impurity region 18a becomes the activated body contact region 18.
[0056]
A fifteenth step of the present invention is to form a source electrode 19 on the entire surface as shown in FIG.
[0057]
After performing wet etching to remove a thin oxide film on the surface of the source region 16 and the body contact region 18 generated by the reflow treatment, first, a barrier metal layer 19a such as titanium nitride is sputtered, and then the aluminum layer 19b is further removed. By sputtering, a source electrode 19 electrically connected to the source region 16 and the body contact region 18 is formed on the entire surface.
[0058]
FIG. 15 is a sectional view showing the structure of a power MOSFET according to the present invention.
[0059]
In the trench type power MOSFET, the N ⁺ Type silicon semiconductor substrate 1, channel layer 4, trench 7, gate insulating film 11, gate electrode 13, interlayer insulating film 14, source region 16, oxide film sidewall 17, body contact region 18, , And a source electrode 19.
[0060]
The semiconductor substrate is N ⁺ N on the silicon semiconductor substrate 1 ⁻ The drain region 2 is formed by laminating a type epitaxial layer.
[0061]
The channel layer 4 is formed to be shallower than the depth of the trench 7 by selectively implanting P-type boron into the surface of the drain region 2 and then diffusing it. A channel region (not shown) is formed in a region of the channel layer 4 adjacent to the trench 7.
[0062]
The trench 7 is formed by anisotropic dry etching of the semiconductor substrate, and penetrates the channel layer 4 to reach the drain region 2. Generally, trenches 7 are formed in a lattice or stripe shape on a semiconductor substrate. A gate oxide film 11 is provided on the inner wall of the trench 7, and polysilicon is buried to form the gate electrode 13. An N-type impurity is introduced into the polysilicon to reduce the resistance.
[0063]
Gate oxide film 11 is formed to a thickness of about 300 ° at least on the inner wall of trench 7 in contact with the channel layer. Since the gate oxide film 11 is an insulating film, the gate oxide film 11 has a MOS structure sandwiched between the gate electrode 13 provided in the trench 7 and the semiconductor substrate.
[0064]
The gate electrode 13 includes a gate electrode buried portion 13a buried in the trench 7 and a gate electrode protrusion 13b protruding from the substrate surface. The width of the gate electrode protrusion 13b is larger than the width of the gate electrode buried portion 13a. The large, lower surface around the gate electrode protrusion 13b is in contact with the surface of the channel layer 4 via the gate oxide film 11.
[0065]
The gate electrode 13 extends to a gate connection electrode (not shown) surrounding the periphery of the semiconductor substrate, and is connected to a gate pad electrode (not shown) provided on the semiconductor substrate.
[0066]
The interlayer insulating film 14 is formed by exposing the entire surface to high-temperature steam and growing an oxide film on the gate electrode 13 made of polysilicon.
[0067]
The oxide film sidewall 17 which is a sidewall formed on the side surface of the gate electrode projecting portion 13b is formed by depositing an NSG (Non-doped Silicate Glass) CVD oxide film on the entire surface by a CVD method and then etching back the CVD oxide film. I do. This is consistent with the second sidewall described in the manufacturing method.
[0068]
The source region 16 is formed on the surface of the channel layer 4 by self-alignment using the gate electrode protrusion 13b. ⁺ It is formed by ion implantation of a type impurity and activation by heat treatment. The source region 16 is protected by the oxide film sidewall 17 when the body contact region 18 is formed, so that the source region 16 is provided below the oxide film sidewall 17.
[0069]
The body contact region 18 is formed by etching the trench 10 that penetrates the source region 16 and reaches the channel layer 4 by self-alignment using the oxide film sidewall 17 and then forms a P on the surface of the channel layer 4 at the bottom of the trench 10. ⁺ It is formed by ion implantation of a type impurity and activation by heat treatment. Therefore, body contact region 18 is formed below source region 16. The body contact region is formed for stabilizing the potential of the substrate.
[0070]
The source electrode 19 in contact with the source region 16 and the body contact region 18 is formed by first sputtering a barrier metal layer 19a such as titanium nitride and then sputtering an aluminum layer 19b.
[0071]
The feature of the structure of the present invention resides in that the source region is formed by self-alignment using the protrusion above the gate electrode, and the body contact region is formed by self-alignment using the sidewall. By forming the element, miniaturization becomes possible, and the degree of integration can be increased by miniaturization to provide an insulated gate semiconductor device that realizes a reduction in on-resistance.
[0072]
【The invention's effect】
According to the insulated gate semiconductor device and the method of manufacturing the same of the present invention, the following effects can be obtained.
[0073]
First, the shape of the gate electrode is characterized by providing a protrusion above the gate electrode trench buried portion and forming the portion other than the protrusion surface in a state buried in the nitride film, thereby masking the interlayer insulating film. That the gate electrode is formed only by oxidizing the upper part without using it, that the gate electrode protrusion is exposed, and that the source region is formed by self-alignment using the exposed gate electrode protrusion, and that the gate electrode protrusion is formed. In the formation of the basic element, as shown in the fact that the body contact region is formed by self-alignment using the sidewall formed on the side surface, regardless of the conventional manufacturing method using a mask, the gate electrode protruding portion is formed. And a self-aligned manufacturing method using sidewalls formed on the side surfaces of the mask. Over emissions superposition can be realized, it can be finer design rules. Therefore, the degree of integration can be increased, so that the cell density can be improved and the on-resistance can be greatly reduced.
[0074]
Incidentally, when the cell density is compared between the conventional design rule and the design rule according to the present invention, the cell density is improved by about 1.42 times.
[0075]
Second, since there is no misalignment at the time of pattern formation, variations in characteristics due to mask misalignment, poor reliability and reduced production line yield, which have conventionally occurred, are greatly improved.
[Brief description of the drawings]
FIG. 1 is a sectional view illustrating a method for manufacturing an insulated gate semiconductor device of the present invention.
FIG. 2 is a cross-sectional view illustrating a method of manufacturing an insulated gate semiconductor device of the present invention.
FIG. 3 is a cross-sectional view illustrating a method of manufacturing an insulated gate semiconductor device of the present invention.
FIG. 4 is a cross-sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 5 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 6 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 7 is a cross-sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 8 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 9 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 10 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 11 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 12 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 13 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 14 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 15 is a cross-sectional view illustrating the insulated gate semiconductor device of the present invention and a method for manufacturing the same.
FIG. 16 is a cross-sectional view illustrating a method of manufacturing a conventional insulated gate semiconductor device.
FIG. 17 is a cross-sectional view illustrating a method of manufacturing a conventional insulated gate semiconductor device.
FIG. 18 is a cross-sectional view illustrating a method for manufacturing a conventional insulated gate semiconductor device.
FIG. 19 is a cross-sectional view illustrating a method of manufacturing a conventional insulated gate semiconductor device.
FIG. 20 is a cross-sectional view illustrating a method for manufacturing a conventional insulated gate semiconductor device.
FIG. 21 is a cross-sectional view illustrating a method of manufacturing a conventional insulated gate semiconductor device.
FIG. 22 is a cross-sectional view illustrating a conventional insulated gate semiconductor device and a method for manufacturing the same.
[Explanation of symbols]
1 N ⁺ Type silicon semiconductor substrate
2 Drain region
3 Thin oxide film
4 Channel layer
5 nitride film
6 Trench opening
7 Trench
8 First sidewall
10 grooves
11 Gate oxide film
13 Gate electrode
13a Gate electrode burying part
13b Gate electrode protrusion
14 Interlayer insulation film
16 Source area
16a One conductivity type impurity region
17 Oxide film sidewall
18 Body contact area
18a Impurity region of reverse conductivity type
19 Source electrode
19a barrier metal layer
19b Aluminum layer
20 Passivation film

Claims

Forming a channel layer of the opposite conductivity type on the surface of the semiconductor substrate of the one conductivity type serving as the drain region,
Forming a first insulating film on the channel layer surface after etching the thin insulating film generated on the channel layer surface;
Forming a trench opening in the first insulating film;
Forming a first sidewall on a side surface of a first insulating film of the trench opening;
Forming a trench through the channel layer in the trench opening to reach the drain region;
Forming a gate insulating film on at least the channel layer of the trench;
Forming a gate electrode made of a semiconductor material buried in the trench and the first insulating film and having an upper part protruding from a substrate surface;
Forming an interlayer insulating film over the gate electrode;
Exposing the upper portion of the gate electrode;
Forming an impurity region of one conductivity type on the surface of the channel layer;
Forming a second sidewall on a side surface of the protrusion above the gate electrode;
Forming a groove between the adjacent trenches and penetrating the impurity region of one conductivity type and reaching the channel layer;
Forming a reverse conductivity type impurity region on the channel layer surface of the trench;
Generating a source region and a body contact region;
Forming a source electrode in contact with the source region and the body contact region.

2. The method according to claim 1, wherein the first insulating film is formed of a nitride film.

2. The method according to claim 1, wherein the first sidewall is formed of an oxide film.

2. The method according to claim 1, wherein the trench is formed in a self-aligned manner using the first sidewall.

2. The method according to claim 1, wherein the interlayer insulating film is formed of an oxide film.

2. The method according to claim 1, wherein the interlayer insulating film is formed by oxidizing the gate electrode using the first insulating film as a mask.

The width of the protrusion above the gate electrode is larger than the width of the buried portion in the trench, and a lower surface around the protrusion contacts the surface of the channel layer via the gate insulating film. 3. The method for manufacturing an insulated gate semiconductor device according to 1.

2. The method according to claim 1, wherein the one-conductivity-type impurity region is formed in a self-aligned manner by using a protrusion above the gate electrode.

2. The method according to claim 1, wherein the second sidewall is formed of an oxide film.

2. The method according to claim 1, wherein the trench is formed in a self-aligned manner using the second sidewall.

2. The method according to claim 1, wherein the impurity region of the opposite conductivity type is formed in a self-aligned manner using the second sidewall.