JP2004349329A

JP2004349329A - Method for manufacturing insulated gate type semiconductor device

Info

Publication number: JP2004349329A
Application number: JP2003142102A
Authority: JP
Inventors: Hiroyasu Ishida; 裕康石田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-05-20
Filing date: 2003-05-20
Publication date: 2004-12-09

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method for manufacturing an insulated gate type semiconductor device wherein microfabrication becomes possible by forming an element using self alignment, integration degree is raised and on-resistance can be reduced. <P>SOLUTION: By making a trench aperture forming hard mask into three-layer structure of nitride mask/oxide mask/nitride mask, the nitride film can be formed thinly and nitride film crack can be reduced. By using the aperture of the hard mask, a gate electrode having protrusions on the substrate surface is formed, By using a side wall formed on the gate electrode side wall, a source region and a body contact region are formed by self-alignment. An lnterlayer insulating film is also formed without using a mask. <P>COPYRIGHT: (C)2005,JPO&NCIPI

Description

【０００１】
【発明の属する技術分野】
本発明は絶縁ゲート型半導体装置の製造方法に係り、セルフアラインを用いてセル集積度を上げてスイッチング性能の改善、特にオン抵抗の低減を実現する絶縁ゲート型半導体装置の製造方法に関する。
【０００２】
【従来の技術】
携帯端末の普及に伴い小型で大容量のリチウムイオン電池が求められるようになってきた。このリチウムイオン電池の充放電のバッテリーマネージメントを行う保護回路は携帯端末の軽量化のニーズにより、小型で負荷ショートにも十分に耐えうるものでなくてはならない。かかる保護回路はリチウムイオン電池の容器内に内蔵されるために小型化が求められ、小型ベアチップを多用したＣＯＢ（ＣｈｉｐｏｎＢｏａｒｄ）技術が駆使され、小型化の要求に応えてきた。しかし一方ではリチウムイオン電池に直列にパワーＭＯＳＦＥＴを接続するのでこのパワーＭＯＳＦＥＴのオン抵抗も極めて小さくするニーズがあり、これが携帯電話では通話時間や待機時間を長くするために不可欠の要素である。このためにチップを製造する上で微細加工によりセル密度を上げる開発が進められてきた。
【０００３】
図１５を用いて従来のトレンチ構造のパワーＭＯＳＦＥＴの構造をＮチャネル型を例に示す。
【０００４】
Ｎ^＋型のシリコン半導体基板２１の上にＮ⁻型のエピタキシャル層からなるドレイン領域２２を設け、その表面にＰ型のチャネル層２４を設ける。チャネル層２４を貫通し、ドレイン領域２２まで到達するトレンチ２７を設け、トレンチ２７の内壁をゲート酸化膜３１で被膜し、トレンチ２７に充填されたポリシリコンよりなるゲート電極３３を設ける。トレンチ２７に隣接したチャネル層２４表面にはＮ^＋型のソース領域３５が形成され、隣り合う２つのセルのソース領域３５間のチャネル層２４表面にはＰ^＋型のボディコンタクト領域３４を設ける。さらにチャネル層２４にはソース領域３５からトレンチ２７に沿ってチャネル領域（図示せず）が形成される。ゲート電極３３上は層間絶縁膜３６で覆い、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を設ける。
【０００５】
図１６から図２１を参照して、従来のトレンチ構造のＮチャネル型パワーＭＯＳＦＥＴの製造工程を示す。
【０００６】
図１６では、Ｎ^＋型シリコン半導体基板２１にＮ⁻型のエピタキシャル層を積層してドレイン領域２２を形成する。予定のチャネル層２４に選択的にボロンを注入した後、拡散してＰ型のチャネル層２４を形成する。
【０００７】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）のＣＶＤ酸化膜２５を生成し、マスク形成後ドライエッチングして部分的に除去し、チャネル層２４が露出したトレンチ開口部２６を形成する。
【０００８】
図１７では、ＣＶＤ酸化膜２５をマスクとしてトレンチ開口部２６のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層２４を貫通してドレイン領域２２まで達するトレンチ２７を形成する。
【０００９】
次にダミー酸化をしてトレンチ２７内壁とＣＶＤ酸化膜２５表面に酸化膜（図示せず）を形成し、その後、酸化膜とＣＶＤ酸化膜２５をエッチングにより除去する。このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、後のゲート酸化膜を安定に形成するためである。また、高温で熱酸化することによりトレンチ開口部２６に丸みをつけ、トレンチ開口部２６での電界集中を避ける効果もある。これにより、トレンチ２７が形成される。
【００１０】
図１８では、全面を熱酸化してゲート酸化膜３１を形成する。その後、トレンチ２７に埋設されるゲート電極３３を形成する。すなわち、全面にノンドープのポリシリコン層を付着し、リンを高濃度に注入・拡散して高導電率化を図る。その後全面に付着したポリシリコン層をマスクなしでドライエッチして、トレンチ２７に埋設されたゲート電極３３とする。
【００１１】
図１９ではレジスト膜ＰＲによるマスクにより選択的にボロンをイオン注入し、Ｐ^＋型のボディコンタクト領域３４を形成した後、レジスト膜ＰＲを除去する。
【００１２】
図２０では新たなレジスト膜ＰＲで予定のソース領域３５およびゲート電極３３を露出する様にマスクして、砒素をイオン注入し、Ｎ^＋型のソース領域３５をトレンチ２７に隣接するチャネル層２４表面に形成した後、レジスト膜ＰＲを除去する。
【００１３】
図２１では、全面にＮＳＧ層を形成後、ＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＳｉｌｉｃａｔｅＧｌａｓｓ）層をＣＶＤ法により付着して、層間絶縁膜３６を形成する。その後、レジスト膜ＰＲをマスクにして少なくともゲート電極３３上に層間絶縁膜３６を残して、他の領域のＢＰＳＧ層、ＮＳＧ層および基盤表面のゲート酸化膜を除去する。
【００１４】
その後、アルミをスパッタ装置で全面に付着して、ソース領域３５およびボディコンタクト領域３４にコンタクトするソース電極３７を形成し、図１５に示す最終構造を得る（例えば特許文献１参照。）。
【００１５】
【特許文献１】
特開２００１−２７４３９７号公報（第２−３頁、第１１−２０図）
【００１６】
【発明が解決しようとする課題】
かかる従来のパワーＭＯＳＦＥＴでは、特に微細加工技術を必要とするトレンチ形成後においても、レジスト膜を用いマスクによりパターンを形成する工程が多用されている。
【００１７】
従って、セル集積度を上げてスイッチング性能の改善、特にオン抵抗の低減を実現するためにデザインルールを微細化したいが、露光装置、レジスト材、マスク作成や合わせ精度の問題で設計線幅に制限があり、レジスト膜を用いマスクによりパターンを形成する現在のデバイス設計手法では、限界にきている。
【００１８】
【課題を解決するための手段】
本発明はかかる課題に鑑みてなされ、第１に、ドレイン領域を形成した一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層表面に設けた絶縁膜にトレンチ開口部を形成し、該トレンチ開口部に第１および第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとして前記チャネル層を貫通し前記ドレイン領域まで到達するトレンチを形成する工程と、前記トレンチの少なくとも前記チャネル層側面にゲート絶縁膜を形成する工程と、前記トレンチに埋設されかつその上部が基板表面から突出した半導体材料からなるゲート電極を形成する工程と、前記ゲート電極上部に層間絶縁膜を形成する工程と、隣り合う前記トレンチ間の前記チャネル層表面に一導電型の不純物領域を形成する工程と、前記ゲート電極上部の側壁に第３のサイドウォールを形成し、該第３のサイドウォールをマスクとして前記トレンチ間の前記チャネル層に溝を形成する工程と、前記溝底部に逆導電型の不純物領域を形成する工程と、
前記トレンチに隣接した前記チャネル層表面に一導電型のソース領域を形成し、前記溝底部に逆導電型のボディコンタクト領域を形成する工程とを具備することにより解決するものである。
【００１９】
また、前記第１のサイドウォールは窒化膜により形成されることを特徴とするものである。
【００２０】
また、前記第２および第３のサイドウォールは酸化膜により形成されることを特徴とするものである。
【００２１】
第２に、ドレイン領域を形成した一導電型の半導体基板表面に逆導電型のチャネル層を形成する工程と、前記チャネル層表面に第１、第２、第３の絶縁膜を順次積層し、該３つの絶縁膜にトレンチ開口部を形成し、該トレンチ開口部に第４および第５の絶縁膜からなる第１および第２のサイドウォールを形成する工程と、前記第２のサイドウォールをマスクとして前記チャネル層を貫通し前記ドレイン領域まで到達するトレンチを形成する工程と、前記トレンチの少なくとも前記チャネル層上にゲート絶縁膜を形成する工程と、前記トレンチおよび前記第１から第３の絶縁膜に埋設されその上部が基板表面から突出した半導体材料からなるゲート電極を形成する工程と、前記第２および第３の絶縁膜を除去して前記ゲート電極上部に層間絶縁膜を形成する工程と、前記第１の絶縁膜を除去して隣り合う前記トレンチ間の前記チャネル層表面を露出し、該チャネル層表面に一導電型の不純物領域を形成する工程と、前記ゲート電極上部の側壁に第６の絶縁膜からなる第３のサイドウォールを形成し、該第３のサイドウォールをマスクとして前記トレンチ間の前記チャネル層表面に溝を形成する工程と、前記溝のチャネル層表面に逆導電型の不純物領域を形成する工程と、前記トレンチに隣接した前記チャネル層表面に一導電型のソース領域を形成し、同時に前記溝底部に逆導電型のボディコンタクト領域を形成し、前記ソース領域にコンタクトしたソース電極を形成することにより解決するものである。
【００２２】
また、前記第１および第３の絶縁膜は窒化膜であることを特徴とするものである。
【００２３】
また、前記第２の絶縁膜は酸化膜であることを特徴とするものである。
【００２４】
また、前記第１および第３の絶縁膜は、第２の絶縁膜よりも薄く形成することを特徴とするものである。
【００２５】
また、前記第４の絶縁膜は窒化膜であり、前記第５および前記第６の絶縁膜は酸化膜であることを特徴とするものである。
【００２６】
また、前記層間絶縁膜は前記ゲート電極を酸化して形成されることを特徴とするものである。
【００２７】
このように、セルフアラインを用いて素子を形成することにより微細化が可能となり、微細化により集積度を上げて、オン抵抗の低減を実現する絶縁ゲート型半導体装置の製造方法を提供できる。
【００２８】
【発明の実施の形態】
本発明の実施の形態を図１から図１４を参照してトレンチ型パワーＭＯＳＦＥＴのＮチャネル型を例に説明する。
【００２９】
図１に本発明よるパワーＭＯＳＦＥＴの構造の断面図を示す。
【００３０】
トレンチ型パワーＭＯＳＦＥＴは、ドレイン領域２を形成したＮ^＋型シリコン半導体基板１と、チャネル層３と、トレンチ１１と、ゲート酸化膜１２と、ゲート電極１３と、層間絶縁膜１４と、ソース領域１９と、酸化膜サイドウォール１６ｓと、ボディコンタクト領域２０と、ソース電極２１とから構成される。
【００３１】
半導体基板は、Ｎ^＋型シリコン半導体基板１の上にＮ⁻型のエピタキシャル層を積層してドレイン領域２とする。
【００３２】
チャネル層３は、ドレイン領域２の表面に選択的にＰ型のボロンをイオン注入後、拡散してトレンチ１１の深さよりも浅く形成する。このチャネル層３のトレンチ１１に隣接した領域に、チャネル領域（図示せず）が形成される。
【００３３】
トレンチ１１は、半導体基板を異方性ドライエッチングして形成し、チャネル層３を貫通してドレイン領域２まで到達させる。一般的には半導体基板上に格子状またはストライプ状にトレンチ１１を形成する。トレンチ１１内壁にはゲート酸化膜１２を設け、ゲート電極１３を形成するためにポリシリコンを埋設し、該ポリシリコンには、低抵抗化を図るためにＮ型不純物が導入されている。
【００３４】
ゲート酸化膜１２は、少なくともチャネル層３と接するトレンチ１１内壁に３００Å前後の厚みに形成する。ゲート酸化膜１２は絶縁膜であるので、トレンチ１１内に設けられたゲート電極１３と半導体基板に挟まれてＭＯＳ構造となっている。
【００３５】
ゲート電極１３は、トレンチ１１に埋設されたゲート電極埋設部１３ａと基板表面から突出したゲート電極突出部１３ｂで構成されており、ゲート電極突出部１３ｂの幅はゲート電極埋設部１３ａの幅よりも大きく、ゲート電極突出部１３ｂ周囲の下面はゲート酸化膜１２を介してチャネル層３の表面に接している。
【００３６】
またゲート電極１３は、半導体基板の周囲を取り巻くゲート連結電極（図示せず）まで延在され、半導体基板上に設けられたゲートパッド電極（図示せず）に連結される。
【００３７】
層間絶縁膜１４は、全面を高温スチームに晒し、ポリシリコンで形成されているゲート電極１３上部に酸化膜を成長させて形成する。
【００３８】
ゲート電極突出部１３ｂ側面に形成された酸化膜サイドウォール１６ｓは、全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）のＣＶＤ酸化膜を堆積後、ＣＶＤ酸化膜のエッチバックにより形成する。
【００３９】
ソース領域１９は、酸化膜サイドウォール１６ｓ直下のチャネル層３表面に設けられたＮ^＋型不純物領域である。ソース領域１９は、トレンチ１１に隣接して設けられ、その端部は酸化膜サイドウォール１６ｓ端部と一致する。また、ソース領域１９は溝１７の側壁に露出してソース電極２１とコンタクトする。
【００４０】
ボディコンタクト領域２０は、隣り合うトレンチ１１間の溝１７底部のチャネル層３に設けられたＰ^＋型不純物の拡散領域である。ボディコンタクト領域２０は、基板の電位安定化のために設けられ、本実施形態においてはソース領域１９よりも下側に形成される。また、本実施形態では、溝１７を深く設けることにより、ボディコンタクト領域２０をチャネル層３の比較的深い位置に形成している。このようにボディコンタクト領域２０をチャネル層３の深い位置に形成すると、アバランシェ耐量を向上させることができる。尚、ソース領域１９とボディコンタクト領域２０は、接していても良い。
【００４１】
ソース領域１９およびボディコンタクト領域２０にコンタクトしたソース電極２１は、先ずチタンナイトライド等のバリアメタル層２１ａをスパッタ後さらにアルミ層２１ｂをスパッタして形成する。
【００４２】
後に詳述するが、本発明の構造によれば、ソース領域１９およびボディコンタクト領域２０が、それぞれサイドウォールを用いたセルフアラインにより形成されている。これにより微細化が可能となり、集積度を上げて、オン抵抗の低減を実現する絶縁ゲート型半導体装置を提供できる。
【００４３】
上記の絶縁ゲート型半導体装置の製造方法を、図２から図１４を参照してＮチャネル型のトレンチ構造のＭＯＳＦＥＴを例に説明する。
【００４４】
トレンチ型パワーＭＯＳＦＥＴの製造方法は、ドレイン領域２を形成した一導電型の半導体基板１表面に逆導電型のチャネル層３を形成する工程と、前記トレンチ開口部７に第１および第２のサイドウォール８ｓ、９ｓを形成する工程と、前記第２のサイドウォール９ｓをマスクとして前記チャネル層３を貫通し前記ドレイン領域２まで到達するトレンチ１１を形成する工程と、前記トレンチ１１の少なくとも前記チャネル層３側面にゲート絶縁膜１２を形成する工程と、前記トレンチ１１に埋設されかつその上部が基板表面から突出した半導体材料からなるゲート電極１３を形成する工程と、前記ゲート電極上部１３ｂに層間絶縁膜１４を形成する工程と、隣り合う前記トレンチ１１間の前記チャネル層３表面に一導電型の不純物領域１５を形成する工程と、前記ゲート電極上部１３ｂの側壁に第３のサイドウォール１６ｓを形成し、該第３のサイドウォール１６ｓをマスクとして前記トレンチ１１間の前記チャネル層に溝１７を形成する工程と、前記溝１７底部に逆導電型の不純物領域１８を形成する工程と、前記トレンチ１１に隣接した前記チャネル層３表面に一導電型のソース領域１９を形成し、前記溝１７底部に逆導電型のボディコンタクト領域２０を形成する工程とから構成される。
【００４５】
本発明の第１の工程は図２に示すごとく、ドレイン領域２を形成した一導電型の半導体基板１表面に逆導電型のチャネル層３を形成することにある。
【００４６】
Ｎ^＋型シリコン半導体基板１にはＮ⁻型のエピタキシャル層を積層してドレイン領域２を形成する。予定のチャネル層３に選択的にボロンを注入した後、拡散してＰ型のチャネル層３を形成する。
【００４７】
本発明の第２の工程は図３から図５に示すごとく、トレンチ開口部に第１および第２のサイドウォールを形成することにある。
【００４８】
まず、図３の如く、チャネル層３表面に第１、第２、第３の絶縁膜４、５、６を順次積層する。
【００４９】
半導体基板全面にはチャネル層３形成時に表面に覆われた酸化膜（不図示）が形成されており、それを除去した後に、シランガスとアンモニアガスを気相で化学反応させるＣＶＤ法により、第１の絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）４を、１０００Å程度の膜厚に形成する。その後、全面にＣＶＤ法により、第２の絶縁膜となるＮＳＧ（Ｎｏｎ−ｄｏｐｅｄＳｉｌｉｃａｔｅＧｌａｓｓ）のＣＶＤ酸化膜５を生成する。この膜厚は６０００Å程度である。更に全面に第１の絶縁膜と同様の窒化膜６を１０００Å程度堆積する。
【００５０】
本実施形態では、ソース領域及びボディコンタクト領域をセルフアラインで形成することにより素子の微細化を実現するものである。そのため、後に詳述するが、従来はトレンチに埋設されるゲート電極を、基板表面にも一部突出させる構造とする。本工程で形成した第１から第３の絶縁膜４、５、６は、ゲート電極の上部（図１符号１３ｂ参照）を突出させるためのマスクとなるものである。
【００５１】
ここで、このマスクは、後の工程におけるエッチング処理（第４工程のダミー酸化膜除去工程）と酸化処理（第６工程の層間絶縁膜形成工程）から、マスクや基板表面を保護するため、窒化膜が好ましい。また、マスクの厚みはゲート電極上部１３ｂを形成するために、７０００Å程度の膜厚にする必要がある。ところが、窒化膜は堅いため、あまり厚く堆積するとクラックの原因となるなど好ましくない。そこで、薄い窒化膜４および６の間に厚い酸化膜５を形成することで、クラックの発生を抑制して、所定の膜厚を稼ぐものである。
【００５２】
その後、図４のごとく、第１から第３の絶縁膜４、５、６にトレンチ開口部７を形成する。
【００５３】
トレンチ開口部７を除いてレジスト膜（不図示）によってマスクし、選択的に第１から第３の絶縁膜４、５、６をエッチングし、レジスト膜を除去する。これによりチャネル層３が露出したトレンチ開口部７を形成する。
【００５４】
そして図５に示すごとく、前記トレンチ開口部７に第１のサイドウォール８ｓおよび第２のサイドウォール９ｓを形成する。
【００５５】
先ずＣＶＤ法により第４の絶縁膜である窒化膜８を、約１５００Å半導体基板表面全面に堆積する（図５（Ａ））。次に異方性の強いドライエッチングにより全面に堆積した窒化膜８を２０００Å程度エッチバックして、トレンチ開口部７のチャネル層３を露出すると共に、トレンチ開口部７側壁に窒化膜の第１のサイドウォール８ｓを形成する（図５（Ｂ））。その後更に第５の絶縁膜となるＮＳＧ膜９を１５００Å程度堆積後、同様にエッチバックを行い窒化膜のサイドウォール８ｓに重ねて酸化膜の第２のサイドウォール９ｓを形成する。（図５（Ｃ））。
【００５６】
第２のサイドウォール９ｓは、後の工程のトレンチ形成のマスクとなり、その後除去されるものである。また、第１のサイドウォール８ｓは、後の工程において絶縁膜５をエッチングから保護するために設けられる。
【００５７】
また、本工程（図５）により、酸化膜のサイドウォール９ｓ底部には窒化膜がないため、後の工程でダミー酸化時にバーズビークの発生を防げる。
【００５８】
本発明の第３の工程は図６に示すごとく、第２のサイドウォール９ｓをマスクとして前記チャネル層３を貫通し前記ドレイン領域２まで到達するトレンチ１１を形成することにある。
【００５９】
第２のサイドウォール９ｓをマスクとするセルフアラインでトレンチ開口部７のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、チャネル層３を貫通してドレイン領域２まで達するトレンチ１１を形成する。ここでトレンチ１１は第１および第２のサイドウォール８ｓ、９ｓの厚み分だけ図４のトレンチ開口部７の内側に形成されている。
【００６０】
本発明の第４の工程は図７に示すごとく、トレンチ１１の少なくともチャネル層３側面にゲート酸化膜１２を形成することにある。
【００６１】
全面をダミー酸化して、トレンチ１１内壁と第２のサイドウォール９ｓ表面にダミー酸化膜ＤＭを形成し（図７（Ａ））、その後ダミー酸化膜ＤＭと酸化膜のサイドウォール９ｓをエッチングによりすべて除去する（図７（Ｂ））。このとき、トレンチ１１間のマスク表面は窒化膜６と８ｓであるので、マスクはエッチングされず、所定の厚みを保持できる。
【００６２】
また、第２の工程でトレンチ開口部７の窒化膜を除去することにより（図５（Ｂ）参照）、第２のサイドウォール９ｓとトレンチ１１内は連続してダミー酸化膜ＤＭを生成することができる。チャネル層３表面に窒化膜が残っていると、ダミー酸化膜ＤＭが窒化膜により分断され、ダミー酸化膜ＤＭを除去したときにトレンチ１１上部がバーズビークとなり、電界集中を引き起こす問題があるが、本実施形態ではその問題を防ぐことができる。
【００６３】
このダミー酸化を行う理由は、ドライエッチングの際のエッチングダメージを除去し、ゲート酸化膜１２を安定に形成するためである。また、高温で熱酸化することによりトレンチ１１の上部に丸みをつけ、トレンチ１１の上部での電界集中を避ける効果もある。
【００６４】
その後全面を熱酸化して、駆動電圧に応じて例えば厚さ３００Å前後のゲート酸化膜１２をトレンチ１１内壁に形成する（図７（Ｃ））。
【００６５】
本発明の第５の工程は図８に示すごとく、トレンチ１１に埋設されかつその上部が基板表面から突出した半導体材料からなるゲート電極１３を形成することにある。
【００６６】
全面にノンドープのポリシリコン層を８０００Å程度堆積し、リンを高濃度に注入・拡散して高導電率化を図る（図８（Ａ））。その後全面に付着したポリシリコン層をマスクなしで１００００Å程度ドライエッチングして、トレンチ１１に埋設されたゲート電極埋設部１３ａと、基板表面から突出し第１から第３の絶縁膜４、５、６内に埋設されたゲート電極突出部１３ｂで構成されているゲート電極１３を形成する。トレンチ１１間のマスクは窒化膜６と８ｓで保護され所定の厚みを保持しているので、所定の形状のゲート電極１３が形成できる。
【００６７】
ここで、ゲート電極が埋設されるトレンチ１１は、図４のトレンチ開口部７よりも幅が狭いため、ゲート電極突出部１３ｂの幅はゲート電極埋設部１３ａの幅よりも大きく、ゲート電極突出部１３ｂ周囲の下面はゲート酸化膜１２を介してチャネル層３の表面に接している（図８（Ｂ））。
【００６８】
本発明の第６の工程は図９に示すごとく、ゲート電極上部１３ｂに層間絶縁膜１４を形成することにある。
【００６９】
まず、トレンチ１１およびゲート電極１３を形成したマスクを除去する。すなわち、第３の絶縁膜である窒化膜６をドライエッチで除去し、第２の絶縁膜である酸化膜５をウェットエッチにより順次除去する。これにより、チャネル層３表面を覆う第１の絶縁膜４および第１のサイドウォール８ｓの窒化膜が残される（図９（Ａ））。
【００７０】
次に、新たにマスクを用いることなく全面を高温スチームに晒し、ポリシリコンで形成されているゲート電極突出部１３ｂに酸化膜を４０００Å程度成長させ、これを層間絶縁膜１４として利用する（図９（Ｂ））。
【００７１】
本発明の第７の工程は図１０に示すごとく、隣り合うトレンチ１１間のチャネル層３表面に一導電型の不純物領域１５を形成することにある。
【００７２】
先ず、隣り合うトレンチ１１間の第１の絶縁膜４および第１のサイドウォール８ｓである窒化膜を除去してチャネル層３を露出させる。すなわち、第６工程において全面を高温スチームに晒すことにより窒化膜上に形成された酸化膜を除去し、その後窒化膜のエッチングにより、第１の絶縁膜４および第１のサイドウォール８ｓを除去してチャネル層３を露出する（図１０（Ａ））。
【００７３】
次に全面に砒素をイオン注入すると、隣り合うトレンチ１１間のチャネル層３の表面に、完成時ソース領域となる浅いＮ^＋型の不純物領域である、一導電型の不純物領域１５が形成される。また、全面にイオン注入することにより、ゲート電極１３にもＮ^＋型の不純物が導入されるが、ゲート電極１３の高電導率化を図るために拡散されている不純物と同型なので、何ら影響はない。（図１０（Ｂ））。
【００７４】
本発明の第８の工程は図１１および図１２に示すごとく、ゲート電極１３上部の側壁に第３のサイドウォール１６ｓを形成し、第３のサイドウォール１６ｓをマスクとしてトレンチ１１間のチャネル層３に溝１７を形成することにある。
【００７５】
すなわち、全面にＮＳＧの酸化膜１６を３０００Å程度堆積し（図１１（Ａ））、異方性の強いドライエッチングにより、３５００Å程度エッチバックして第３のサイドウォールとなる酸化膜サイドウォール１６ｓを形成する（図１１（Ｂ））。
【００７６】
その後、図１２の如く、酸化膜サイドウォール１６ｓをマスクとして用いたセルフアラインにより、隣り合うトレンチ１１間に露出しているシリコン半導体基板を、ＣＦ系およびＨＢｒ系ガスにより異方性ドライエッチングし、少なくとも一導電型の不純物領域１５を貫通しチャネル層３に到達する深さまでエッチングして、溝１７を形成する。この溝１７により、一導電型不純物領域１５は分断され、酸化膜サイドウォール１６ｓに接する部分のみが残される。
【００７７】
本発明の第９の工程は、図１３に示すごとく、溝１７底部に、逆導電型の不純物領域１８を形成することにある。
【００７８】
全面にボロンをイオン注入すると、露出した溝１７底部のチャネル層３の表面に、完成時ボディコンタクト領域となる浅いＰ^＋型の不純物領域である、逆導電型の不純物領域１８が形成される。
【００７９】
本発明の第１０の工程は図１４に示すごとく、トレンチ１１に隣接したチャネル層３表面に一導電型のソース領域１９を形成し、溝１７底部に逆導電型のボディコンタクト領域２０を形成することにある。
【００８０】
イオン注入した浅いＮ^＋型の不純物領域である一導電型の不純物領域１５および浅いＰ^＋型の不純物領域である逆導電型の不純物領域１８の活性化および、シリコン結晶のダメージの回復などを目的とした熱処理を実施する。
【００８１】
この熱処理により、一導電型の不純物領域１５は拡散され、活性化されたソース領域１９となる。ソース領域１９は、第３のサイドウォール１６ｓ直下に設けられ、溝１７側壁に露出する。また、ソース領域１９の端部と第３のサイドウォール１６ｓの端部は一致する。
【００８２】
同時に、溝１７底部には、逆導電型の不純物領域１８が拡散され、活性化されたボディコンタクト領域２０が形成される。ボディコンタクト領域２０はドレイン領域２とチャネル層３で形成される基板の電位安定化のために形成される。また、ボディコンタクト領域２０が、チャネル層３内の深い位置に形成されるとアバランシェ耐量を向上させることができる。しかし、拡散のみでボディコンタクト領域２０を深い位置に形成すると、横方向にも拡がり、トレンチ１１に近接してしまう。そこで、本実施形態では、溝１７を深く形成することで、深いボディコンタクト領域２０を実現できる。
【００８３】
その後、全面にソース電極１９を形成する。すなわち、熱処理により生成したソース領域１９およびボディコンタクト領域２０の表面の薄い酸化膜を除去するためにウエットエッチングを行ってから、先ずチタンナイトライド等のバリアメタル層２１ａをスパッタ後、さらにアルミ層２１ｂをスパッタして、ソース領域１９およびボディコンタクト領域２０に電気的に接続されたソース電極２１を全面に形成する。その後、全面にパッシベーション膜２２となる窒化膜を形成し、図１に示す最終構造を得る。
【００８４】
【発明の効果】
本発明の絶縁ゲート型半導体装置の製造方法によれば以下にあげる数々の効果が得られる。
【００８５】
第１に、トレンチ開口部形成ハードマスクを窒化膜／酸化膜／窒化膜の三層構造にすることにより窒化膜を薄く形成できるため窒化膜クラックが低減できる。
【００８６】
第２に、ゲート電極の形状に特徴があり、ゲート電極トレンチ埋設部分の上部に突出部を設け、突出部表面以外を絶縁膜に埋設された状態で形成することにより、マスクを用いることなくゲート電極上部の酸化のみで層間絶縁膜を形成できる。
【００８７】
第３に、ゲート電極突出部側面に形成したサイドウォールを用いたセルフアラインでソース領域およびボディコンタクト領域を形成できる。
【００８８】
第４に、このように基本となる素子の形成において、従来のマスクを多用した製造方法によらず、ゲート電極突出部と、その側面に形成したサイドウォールを用いたセルフアラインによる製造方法を用いているので、マスク合わせの余裕をとらずに精度の高いパターン重ね合わせが実現でき、デザインルールをより微細化することができる。従って集積度を上げることができるので、セル密度の向上を図ることができ、オン抵抗の低減に大きく寄与できる。
【００８９】
ちなみに従来のデザインルールと本発明によるデザインルールで、セル密度を比較してみると約１．４倍に向上している。
【００９０】
第５に、パターン形成時の位置合わせのズレが発生しないので、従来発生していたマスクズレによる特性のバラツキ、信頼性不良および製造ラインの歩留まりの低下などが大幅に改善される。
【図面の簡単な説明】
【図１】本発明の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図５】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図６】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図７】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図８】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図９】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１０】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１１】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１２】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１３】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１４】本発明の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１５】従来の絶縁ゲート型半導体装置およびその製造方法を説明する断面図である。
【図１６】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１７】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１８】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図１９】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２０】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【図２１】従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。
【符号の説明】
１Ｎ^＋型シリコン半導体基板
２ドレイン領域
３チャネル層
４第１の絶縁膜
５第２の絶縁膜
６第３の絶縁膜
７トレンチ開口部
８第４の絶縁膜
８ｓ第１のサイドウォール
９第５の絶縁膜
９ｓ第２のサイドウォール
１１トレンチ
１２ゲート酸化膜
１３ゲート電極
１３ａゲート電極埋設部
１３ｂゲート電極突出部
１４層間絶縁膜
１５Ｎ＋型不純物領域
１６第６の絶縁膜
１６ｓ第３のサイドウォール
１７溝
１８Ｐ＋型不純物領域
１９ソース領域
２０ボディコンタクト領域
２１ソース電極
２１ａバリアメタル層
２１ｂアルミ層
２２パッシベーション膜[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method of manufacturing an insulated gate semiconductor device, and more particularly, to a method of manufacturing an insulated gate semiconductor device that improves switching performance by increasing cell integration using self-alignment, and particularly realizes reduction of on-resistance.
[0002]
[Prior art]
With the spread of mobile terminals, small-sized and large-capacity lithium-ion batteries have been required. The protection circuit for performing the battery management of charging and discharging of the lithium ion battery must be small and capable of sufficiently withstanding a load short due to the need for reducing the weight of the portable terminal. Such a protection circuit is required to be miniaturized because it is built into a container of a lithium ion battery, and COB (Chip on Board) technology using many small bare chips has been used to meet the demand for miniaturization. However, on the other hand, since the power MOSFET is connected in series with the lithium ion battery, there is a need to make the on-resistance of the power MOSFET extremely small, which is an essential element for a mobile phone to increase the talk time and the standby time. For this reason, development for increasing the cell density by fine processing in manufacturing chips has been promoted.
[0003]
The structure of a conventional power MOSFET having a trench structure will be described with reference to FIG.
[0004]
N ⁺ N on the silicon semiconductor substrate 21 ⁻ A drain region 22 composed of a p-type epitaxial layer is provided, and a p-type channel layer 24 is provided on the surface thereof. A trench 27 penetrating through the channel layer 24 and reaching the drain region 22 is provided, an inner wall of the trench 27 is coated with a gate oxide film 31, and a gate electrode 33 made of polysilicon filled in the trench 27 is provided. The surface of the channel layer 24 adjacent to the trench 27 has N ⁺ Is formed on the surface of the channel layer 24 between the source regions 35 of two adjacent cells. ⁺ A mold body contact region 34 is provided. Further, a channel region (not shown) is formed in the channel layer 24 from the source region 35 along the trench 27. The gate electrode 33 is covered with an interlayer insulating film 36, and a source electrode 37 that contacts the source region 35 and the body contact region 34 is provided.
[0005]
With reference to FIGS. 16 to 21, a manufacturing process of a conventional N-channel power MOSFET having a trench structure will be described.
[0006]
In FIG. 16, N ⁺ Type silicon semiconductor substrate 21 with N ⁻ The drain region 22 is formed by laminating the type epitaxial layers. After boron is selectively implanted into the intended channel layer 24, it is diffused to form a P-type channel layer 24.
[0007]
An NSG (Non-Doped Silicate Glass) CVD oxide film 25 is formed on the entire surface by a CVD method, and is partially removed by dry etching after forming a mask to form a trench opening 26 where the channel layer 24 is exposed.
[0008]
In FIG. 17, the silicon semiconductor substrate in the trench opening 26 is anisotropically dry-etched with CF-based and HBr-based gases using the CVD oxide film 25 as a mask to form a trench 27 that penetrates the channel layer 24 and reaches the drain region 22. I do.
[0009]
Next, an oxide film (not shown) is formed on the inner wall of the trench 27 and the surface of the CVD oxide film 25 by dummy oxidation, and then the oxide film and the CVD oxide film 25 are removed by etching. The reason for performing the dummy oxidation is to remove the etching damage at the time of dry etching and to stably form a gate oxide film later. In addition, by performing thermal oxidation at a high temperature, the trench opening 26 is rounded, and there is also an effect of avoiding electric field concentration in the trench opening 26. Thus, a trench 27 is formed.
[0010]
In FIG. 18, a gate oxide film 31 is formed by thermally oxidizing the entire surface. Thereafter, a gate electrode 33 buried in the trench 27 is formed. That is, a non-doped polysilicon layer is attached to the entire surface, and phosphorus is implanted and diffused at a high concentration to achieve high conductivity. Thereafter, the polysilicon layer deposited on the entire surface is dry-etched without a mask to form a gate electrode 33 buried in the trench 27.
[0011]
In FIG. 19, boron ions are selectively implanted using a mask made of a resist film PR, and P ⁺ After forming the mold body contact region 34, the resist film PR is removed.
[0012]
In FIG. 20, arsenic is ion-implanted by masking a new resist film PR so that the intended source region 35 and gate electrode 33 are exposed, and N ⁺ After forming the mold source region 35 on the surface of the channel layer 24 adjacent to the trench 27, the resist film PR is removed.
[0013]
In FIG. 21, after an NSG layer is formed on the entire surface, a BPSG (Boron Phosphorus Silicate Glass) layer is attached by a CVD method to form an interlayer insulating film 36. After that, using the resist film PR as a mask, the BPSG layer, the NSG layer, and the gate oxide film on the substrate surface in other regions are removed, leaving at least the interlayer insulating film 36 on the gate electrode 33.
[0014]
Thereafter, aluminum is adhered to the entire surface by a sputtering device to form a source electrode 37 that contacts the source region 35 and the body contact region 34, thereby obtaining a final structure shown in FIG. 15 (for example, see Patent Document 1).
[0015]
[Patent Document 1]
JP 2001-274397 A (page 2-3, FIG. 11-20)
[0016]
[Problems to be solved by the invention]
In such a conventional power MOSFET, a step of forming a pattern using a mask using a resist film is often used, especially after forming a trench that requires fine processing technology.
[0017]
Therefore, we want to refine the design rules in order to increase the cell integration and improve the switching performance, especially to reduce the on-resistance. However, the design line width is limited due to the problems of the exposure equipment, resist material, mask preparation and alignment accuracy. The current device design method of forming a pattern using a mask using a resist film has reached its limit.
[0018]
[Means for Solving the Problems]
The present invention has been made in view of the above problems, and firstly, a step of forming a channel layer of a reverse conductivity type on a surface of a semiconductor substrate of one conductivity type on which a drain region is formed, and a step of forming a trench in an insulating film provided on the surface of the channel layer Forming an opening and forming first and second sidewalls in the trench opening; and forming a trench penetrating the channel layer and reaching the drain region using the second sidewall as a mask. Forming a gate insulating film on at least a side surface of the channel layer of the trench; forming a gate electrode made of a semiconductor material buried in the trench and having an upper portion protruding from a substrate surface; Forming an interlayer insulating film on the upper portion, and forming an impurity region of one conductivity type on the surface of the channel layer between the adjacent trenches. Forming a third side wall on a side wall above the gate electrode, forming a groove in the channel layer between the trenches using the third side wall as a mask; Forming an impurity region;
Forming a source region of one conductivity type on the surface of the channel layer adjacent to the trench, and forming a body contact region of the opposite conductivity type at the bottom of the groove.
[0019]
Further, the first sidewall is formed of a nitride film.
[0020]
Further, the second and third sidewalls are formed of an oxide film.
[0021]
Secondly, a step of forming a channel layer of the opposite conductivity type on the surface of the semiconductor substrate of one conductivity type on which the drain region is formed, and first, second and third insulating films are sequentially laminated on the surface of the channel layer, Forming trench openings in the three insulating films, forming first and second sidewalls made of fourth and fifth insulating films in the trench openings, and masking the second sidewalls Forming a trench penetrating the channel layer and reaching the drain region; forming a gate insulating film on at least the channel layer of the trench; and forming the trench and the first to third insulating films Forming a gate electrode made of a semiconductor material which is buried in the upper portion and protrudes from the substrate surface; and removing the second and third insulating films to form an interlayer insulating film on the gate electrode. Forming the first insulating film, exposing the surface of the channel layer between the adjacent trenches, and forming an impurity region of one conductivity type on the surface of the channel layer; Forming a third sidewall made of a sixth insulating film on an upper sidewall, and forming a groove in the surface of the channel layer between the trenches using the third sidewall as a mask; Forming a reverse conductivity type impurity region on the surface, forming one conductivity type source region on the channel layer surface adjacent to the trench, and simultaneously forming a reverse conductivity type body contact region on the groove bottom; The problem is solved by forming a source electrode in contact with the source region.
[0022]
Further, the first and third insulating films are nitride films.
[0023]
Further, the second insulating film is an oxide film.
[0024]
Further, the first and third insulating films are formed to be thinner than the second insulating film.
[0025]
Further, the fourth insulating film is a nitride film, and the fifth and sixth insulating films are oxide films.
[0026]
Further, the interlayer insulating film is formed by oxidizing the gate electrode.
[0027]
As described above, miniaturization is possible by forming elements using self-alignment, and a method of manufacturing an insulated gate semiconductor device that realizes reduction in on-resistance by increasing the degree of integration by miniaturization can be provided.
[0028]
BEST MODE FOR CARRYING OUT THE INVENTION
An embodiment of the present invention will be described with reference to FIGS. 1 to 14 by taking an N-channel trench MOSFET as an example.
[0029]
FIG. 1 shows a sectional view of the structure of a power MOSFET according to the present invention.
[0030]
In the trench type power MOSFET, the N ⁺ Type silicon semiconductor substrate 1, channel layer 3, trench 11, gate oxide film 12, gate electrode 13, interlayer insulating film 14, source region 19, oxide film sidewall 16s, and body contact region 20. , And a source electrode 21.
[0031]
The semiconductor substrate is N ⁺ N on the silicon semiconductor substrate 1 ⁻ The drain region 2 is formed by laminating a type epitaxial layer.
[0032]
The channel layer 3 is formed to be shallower than the depth of the trench 11 by selectively implanting P-type boron into the surface of the drain region 2 and then diffusing it. A channel region (not shown) is formed in a region of the channel layer 3 adjacent to the trench 11.
[0033]
The trench 11 is formed by anisotropic dry etching of the semiconductor substrate, and penetrates the channel layer 3 to reach the drain region 2. Generally, trenches 11 are formed in a lattice or stripe shape on a semiconductor substrate. A gate oxide film 12 is provided on the inner wall of the trench 11, polysilicon is buried to form a gate electrode 13, and an N-type impurity is introduced into the polysilicon to reduce the resistance.
[0034]
Gate oxide film 12 is formed to a thickness of about 300 ° at least on the inner wall of trench 11 in contact with channel layer 3. Since the gate oxide film 12 is an insulating film, it has a MOS structure sandwiched between the gate electrode 13 provided in the trench 11 and the semiconductor substrate.
[0035]
The gate electrode 13 includes a gate electrode buried portion 13a buried in the trench 11 and a gate electrode protrusion 13b protruding from the substrate surface. The width of the gate electrode protrusion 13b is larger than the width of the gate electrode buried portion 13a. The large, lower surface around the gate electrode protrusion 13b is in contact with the surface of the channel layer 3 via the gate oxide film 12.
[0036]
The gate electrode 13 extends to a gate connection electrode (not shown) surrounding the periphery of the semiconductor substrate, and is connected to a gate pad electrode (not shown) provided on the semiconductor substrate.
[0037]
The interlayer insulating film 14 is formed by exposing the entire surface to high-temperature steam and growing an oxide film on the gate electrode 13 made of polysilicon.
[0038]
The oxide film sidewall 16s formed on the side surface of the gate electrode projecting portion 13b is formed by depositing an NSG (Non-doped Silicate Glass) CVD oxide film on the entire surface by a CVD method and then etching back the CVD oxide film.
[0039]
The source region 19 is formed of N 2 provided on the surface of the channel layer 3 immediately below the oxide film sidewall 16s. ⁺ Type impurity region. The source region 19 is provided adjacent to the trench 11, and the end thereof matches the end of the oxide film sidewall 16 s. Further, the source region 19 is exposed on the side wall of the groove 17 and contacts the source electrode 21.
[0040]
The body contact region 20 is formed on the channel layer 3 provided at the bottom of the groove 17 between the adjacent trenches 11. ⁺ It is a diffusion region of the type impurity. The body contact region 20 is provided for stabilizing the potential of the substrate, and is formed below the source region 19 in the present embodiment. In the present embodiment, the body contact region 20 is formed at a relatively deep position in the channel layer 3 by providing the groove 17 deep. When the body contact region 20 is formed at a deep position in the channel layer 3 as described above, the avalanche resistance can be improved. Note that the source region 19 and the body contact region 20 may be in contact with each other.
[0041]
The source electrode 21 in contact with the source region 19 and the body contact region 20 is formed by first sputtering a barrier metal layer 21a such as titanium nitride and then sputtering an aluminum layer 21b.
[0042]
As will be described in detail later, according to the structure of the present invention, the source region 19 and the body contact region 20 are each formed by self-alignment using sidewalls. As a result, miniaturization becomes possible, and an insulated gate semiconductor device that increases the degree of integration and reduces the on-resistance can be provided.
[0043]
A method of manufacturing the above-described insulated gate semiconductor device will be described with reference to FIGS.
[0044]
A method of manufacturing a trench type power MOSFET includes a step of forming a channel layer 3 of an opposite conductivity type on a surface of a semiconductor substrate 1 of one conductivity type on which a drain region 2 is formed, and a first and a second side in the trench opening 7. Forming the walls 8 s and 9 s, forming the trench 11 penetrating the channel layer 3 and reaching the drain region 2 using the second sidewall 9 s as a mask, and forming at least the channel layer of the trench 11. Forming a gate insulating film 12 on three side surfaces, forming a gate electrode 13 made of a semiconductor material buried in the trench 11 and having an upper portion protruding from a substrate surface, and an interlayer insulating film on the gate electrode upper portion 13b. Forming an impurity region 15 of one conductivity type on the surface of the channel layer 3 between the adjacent trenches 11; Forming a third sidewall 16s on a sidewall of the gate electrode upper portion 13b, and forming a groove 17 in the channel layer between the trenches 11 using the third sidewall 16s as a mask; Forming a reverse conductivity type impurity region 18 at the bottom of the trench 17; forming a one conductivity type source region 19 on the surface of the channel layer 3 adjacent to the trench 11; And forming a body contact region 20.
[0045]
As shown in FIG. 2, the first step of the present invention is to form a channel layer 3 of the opposite conductivity type on the surface of the semiconductor substrate 1 of the one conductivity type on which the drain region 2 is formed.
[0046]
N ⁺ Type silicon semiconductor substrate 1 has N ⁻ The drain region 2 is formed by laminating the type epitaxial layers. After boron is selectively implanted into the intended channel layer 3, it is diffused to form a P-type channel layer 3.
[0047]
The second step of the present invention consists in forming first and second sidewalls in the trench openings as shown in FIGS.
[0048]
First, as shown in FIG. 3, first, second, and third insulating films 4, 5, and 6 are sequentially stacked on the surface of the channel layer 3.
[0049]
An oxide film (not shown) covered on the surface when the channel layer 3 is formed is formed on the entire surface of the semiconductor substrate. After removing the oxide film, the first method is performed by a CVD method in which a silane gas and an ammonia gas are chemically reacted in a gas phase. A silicon nitride film (Si3N4) 4 serving as an insulating film is formed to a thickness of about 1000 °. Thereafter, an NSG (Non-doped Silicate Glass) CVD oxide film 5 serving as a second insulating film is formed on the entire surface by a CVD method. This film thickness is about 6000 °. Further, a nitride film 6 similar to the first insulating film is deposited on the entire surface by about 1000 °.
[0050]
In the present embodiment, miniaturization of the device is realized by forming the source region and the body contact region in a self-aligned manner. Therefore, as will be described later in detail, a structure in which a gate electrode buried in a trench is partially protruded from the substrate surface in the related art is used. The first to third insulating films 4, 5, and 6 formed in this step serve as masks for projecting the upper portions (see reference numeral 13b in FIG. 1) of the gate electrodes.
[0051]
Here, this mask is used to protect the mask and the substrate surface from etching treatment (dummy oxide film removing step in the fourth step) and oxidation treatment (interlayer insulating film forming step in the sixth step) in later steps. Membranes are preferred. Further, the thickness of the mask needs to be about 7000 ° in order to form the upper portion 13b of the gate electrode. However, since the nitride film is hard, it is not preferable that the nitride film be deposited too thick, for example, to cause cracks. Therefore, by forming a thick oxide film 5 between the thin nitride films 4 and 6, the occurrence of cracks is suppressed and a predetermined film thickness is obtained.
[0052]
Thereafter, as shown in FIG. 4, a trench opening 7 is formed in the first to third insulating films 4, 5, and 6.
[0053]
Except for the trench opening 7, the resist film (not shown) is used as a mask, and the first to third insulating films 4, 5, and 6 are selectively etched to remove the resist film. Thus, a trench opening 7 exposing the channel layer 3 is formed.
[0054]
Then, as shown in FIG. 5, a first sidewall 8s and a second sidewall 9s are formed in the trench opening 7.
[0055]
First, a nitride film 8 as a fourth insulating film is deposited on the entire surface of the semiconductor substrate at about 1500 ° by the CVD method (FIG. 5A). Next, the nitride film 8 deposited on the entire surface by dry etching with strong anisotropy is etched back by about 2000 ° to expose the channel layer 3 in the trench opening 7 and to form the first nitride film on the side wall of the trench opening 7. A side wall 8s is formed (FIG. 5B). Thereafter, an NSG film 9 serving as a fifth insulating film is further deposited at about 1500 °, and the same etching back is performed so as to overlap with the sidewall 8s of the nitride film to form the second sidewall 9s of the oxide film. (FIG. 5C).
[0056]
The second side wall 9s serves as a mask for forming a trench in a later step, and is removed thereafter. The first sidewall 8s is provided to protect the insulating film 5 from etching in a later step.
[0057]
Further, according to this step (FIG. 5), since there is no nitride film at the bottom of the side wall 9s of the oxide film, occurrence of bird's beak during dummy oxidation in a later step can be prevented.
[0058]
As shown in FIG. 6, the third step of the present invention is to form a trench 11 that penetrates the channel layer 3 and reaches the drain region 2 using the second sidewall 9s as a mask.
[0059]
The silicon semiconductor substrate in the trench opening 7 is anisotropically dry-etched with a CF-based gas and an HBr-based gas by self-alignment using the second sidewalls 9s as a mask, and the trench 11 reaching the drain region 2 through the channel layer 3. To form Here, the trench 11 is formed inside the trench opening 7 of FIG. 4 by the thickness of the first and second sidewalls 8s and 9s.
[0060]
The fourth step of the present invention is to form a gate oxide film 12 on at least the side surface of the channel layer 3 of the trench 11 as shown in FIG.
[0061]
The entire surface is subjected to dummy oxidation to form a dummy oxide film DM on the inner wall of the trench 11 and the surface of the second sidewall 9s (FIG. 7A). Thereafter, the dummy oxide film DM and the sidewall 9s of the oxide film are all etched. It is removed (FIG. 7B). At this time, since the mask surface between the trenches 11 is the nitride films 6 and 8 s, the mask is not etched, and a predetermined thickness can be maintained.
[0062]
Further, by removing the nitride film in the trench opening 7 in the second step (see FIG. 5B), the dummy oxide film DM is continuously formed in the second sidewall 9s and the inside of the trench 11. Can be. If the nitride film remains on the surface of the channel layer 3, the dummy oxide film DM is divided by the nitride film, and when the dummy oxide film DM is removed, the upper part of the trench 11 becomes a bird's beak, causing a problem of causing electric field concentration. In the embodiment, the problem can be prevented.
[0063]
The reason for performing the dummy oxidation is to remove the etching damage at the time of dry etching and to form the gate oxide film 12 stably. Further, the upper portion of the trench 11 is rounded by thermal oxidation at a high temperature, and there is also an effect of avoiding electric field concentration at the upper portion of the trench 11.
[0064]
Thereafter, the entire surface is thermally oxidized to form a gate oxide film 12 having a thickness of, for example, about 300 ° on the inner wall of the trench 11 according to the driving voltage (FIG. 7C).
[0065]
The fifth step of the present invention is to form a gate electrode 13 made of a semiconductor material which is buried in the trench 11 and whose upper part protrudes from the substrate surface, as shown in FIG.
[0066]
A non-doped polysilicon layer is deposited on the entire surface at about 8000.degree., And high conductivity is achieved by injecting and diffusing phosphorus at a high concentration (FIG. 8A). Thereafter, the polysilicon layer deposited on the entire surface is dry-etched by about 10000 ° without using a mask to form a gate electrode burying portion 13a buried in the trench 11 and the first to third insulating films 4, 5, and 6 projecting from the substrate surface. The gate electrode 13 composed of the gate electrode protrusion 13b buried in the substrate is formed. Since the mask between the trenches 11 is protected by the nitride films 6 and 8s and has a predetermined thickness, the gate electrode 13 having a predetermined shape can be formed.
[0067]
Here, since the trench 11 in which the gate electrode is buried is narrower than the trench opening 7 in FIG. 4, the width of the gate electrode protrusion 13b is larger than the width of the gate electrode buried portion 13a. The lower surface around 13b is in contact with the surface of the channel layer 3 via the gate oxide film 12 (FIG. 8B).
[0068]
The sixth step of the present invention is to form an interlayer insulating film 14 on the gate electrode upper part 13b as shown in FIG.
[0069]
First, the mask on which the trench 11 and the gate electrode 13 are formed is removed. That is, the nitride film 6 serving as the third insulating film is removed by dry etching, and the oxide film 5 serving as the second insulating film is sequentially removed by wet etching. Thus, the first insulating film 4 covering the surface of the channel layer 3 and the nitride film of the first sidewall 8s are left (FIG. 9A).
[0070]
Next, the entire surface is exposed to high-temperature steam without using a new mask, and an oxide film is grown on the gate electrode projecting portion 13b formed of polysilicon by about 4000 °, and is used as the interlayer insulating film 14 (FIG. 9). (B)).
[0071]
The seventh step of the present invention is to form an impurity region 15 of one conductivity type on the surface of the channel layer 3 between the adjacent trenches 11 as shown in FIG.
[0072]
First, the first insulating film 4 between the adjacent trenches 11 and the nitride film that is the first sidewall 8s are removed to expose the channel layer 3. That is, the oxide film formed on the nitride film is removed by exposing the entire surface to high-temperature steam in the sixth step, and then the first insulating film 4 and the first sidewall 8s are removed by etching the nitride film. Thus, the channel layer 3 is exposed (FIG. 10A).
[0073]
Next, when arsenic is ion-implanted into the entire surface, a shallow N serving as a source region upon completion is formed on the surface of the channel layer 3 between the adjacent trenches 11. ⁺ An impurity region 15 of one conductivity type, which is a type impurity region, is formed. In addition, by ion-implanting the entire surface, N ⁺ Although impurities of the type are introduced, they have the same type as the impurities diffused in order to increase the conductivity of the gate electrode 13, so that there is no effect. (FIG. 10 (B)).
[0074]
In the eighth step of the present invention, as shown in FIGS. 11 and 12, a third sidewall 16s is formed on the side wall above the gate electrode 13, and the channel layer 3 between the trenches 11 is formed using the third sidewall 16s as a mask. To form a groove 17 in the groove.
[0075]
That is, an NSG oxide film 16 is deposited on the entire surface by about 3000 ° (FIG. 11A), and is etched back by about 3500 ° by highly anisotropic dry etching to form an oxide film sidewall 16s serving as a third sidewall. It is formed (FIG. 11B).
[0076]
Thereafter, as shown in FIG. 12, the silicon semiconductor substrate exposed between the adjacent trenches 11 is anisotropically dry-etched with CF-based and HBr-based gases by self-alignment using the oxide film sidewalls 16s as a mask. The trench 17 is formed by etching to a depth reaching the channel layer 3 through at least the impurity region 15 of one conductivity type. The trench 17 separates the one-conductivity-type impurity region 15, leaving only a portion in contact with the oxide film sidewall 16s.
[0077]
The ninth step of the present invention is to form an impurity region 18 of the opposite conductivity type at the bottom of the groove 17 as shown in FIG.
[0078]
When boron is ion-implanted into the entire surface, a shallow P serving as a body contact region upon completion is formed on the surface of the channel layer 3 at the bottom of the exposed groove 17. ⁺ An impurity region 18 of the opposite conductivity type, which is a type impurity region, is formed.
[0079]
In the tenth step of the present invention, as shown in FIG. 14, a source region 19 of one conductivity type is formed on the surface of the channel layer 3 adjacent to the trench 11, and a body contact region 20 of the opposite conductivity type is formed at the bottom of the groove 17. It is in.
[0080]
Shallow N ion implanted ⁺ Region 15 of one conductivity type and shallow P ⁺ Heat treatment is performed for the purpose of activating the impurity region 18 of the opposite conductivity type, which is the impurity region of the negative conductivity type, and recovering damage to the silicon crystal.
[0081]
By this heat treatment, the impurity region 15 of one conductivity type is diffused to become the activated source region 19. The source region 19 is provided immediately below the third side wall 16 s and is exposed on the side wall of the groove 17. In addition, the end of the source region 19 and the end of the third sidewall 16s match.
[0082]
At the same time, an impurity region 18 of the opposite conductivity type is diffused at the bottom of the groove 17 to form an activated body contact region 20. Body contact region 20 is formed for stabilizing the potential of the substrate formed by drain region 2 and channel layer 3. Further, when the body contact region 20 is formed at a deep position in the channel layer 3, the avalanche withstand capability can be improved. However, if the body contact region 20 is formed at a deep position only by diffusion, the body contact region 20 also spreads in the lateral direction and approaches the trench 11. Therefore, in the present embodiment, a deep body contact region 20 can be realized by forming the groove 17 deep.
[0083]
Thereafter, a source electrode 19 is formed on the entire surface. That is, after performing wet etching to remove a thin oxide film on the surface of the source region 19 and the body contact region 20 generated by the heat treatment, first, a barrier metal layer 21a such as titanium nitride is sputtered, and then an aluminum layer 21b is further formed. To form a source electrode 21 electrically connected to the source region 19 and the body contact region 20 over the entire surface. Thereafter, a nitride film to be the passivation film 22 is formed on the entire surface, and the final structure shown in FIG. 1 is obtained.
[0084]
【The invention's effect】
According to the method of manufacturing an insulated gate semiconductor device of the present invention, the following effects can be obtained.
[0085]
First, since the nitride film can be formed thin by forming the trench opening forming hard mask into a three-layer structure of a nitride film / oxide film / nitride film, nitride film cracks can be reduced.
[0086]
Secondly, the shape of the gate electrode is characterized by providing a protrusion above the gate electrode trench buried portion and forming the portion other than the protrusion surface in a state buried in an insulating film, so that the gate can be formed without using a mask. An interlayer insulating film can be formed only by oxidizing the upper part of the electrode.
[0087]
Third, the source region and the body contact region can be formed by self-alignment using the sidewall formed on the side surface of the gate electrode protrusion.
[0088]
Fourth, in the formation of the basic element as described above, a self-aligned manufacturing method using a gate electrode protruding portion and a sidewall formed on a side surface thereof is used instead of a conventional manufacturing method using many masks. Therefore, high-accuracy pattern superposition can be realized without taking allowance for mask alignment, and the design rule can be further refined. Therefore, the degree of integration can be increased, so that the cell density can be improved and the on-resistance can be greatly reduced.
[0089]
Incidentally, when the cell density is compared between the conventional design rule and the design rule according to the present invention, the cell density is improved about 1.4 times.
[0090]
Fifth, since there is no misalignment at the time of pattern formation, variations in characteristics due to mask misalignment, poor reliability, reduced production line yield, etc., which occur conventionally, are greatly improved.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating an insulated gate semiconductor device and a method for manufacturing the same of the present invention.
FIG. 2 is a cross-sectional view illustrating a method of manufacturing an insulated gate semiconductor device of the present invention.
FIG. 3 is a cross-sectional view illustrating a method of manufacturing an insulated gate semiconductor device of the present invention.
FIG. 4 is a cross-sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 5 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 6 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 7 is a cross-sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 8 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 9 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 10 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 11 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 12 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 13 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 14 is a sectional view illustrating the method of manufacturing the insulated gate semiconductor device of the present invention.
FIG. 15 is a cross-sectional view illustrating a conventional insulated gate semiconductor device and a method for manufacturing the same.
FIG. 16 is a cross-sectional view illustrating a method of manufacturing a conventional insulated gate semiconductor device.
FIG. 17 is a cross-sectional view illustrating a method of manufacturing a conventional insulated gate semiconductor device.
FIG. 18 is a cross-sectional view illustrating a method for manufacturing a conventional insulated gate semiconductor device.
FIG. 19 is a cross-sectional view illustrating a method of manufacturing a conventional insulated gate semiconductor device.
FIG. 20 is a cross-sectional view illustrating a method for manufacturing a conventional insulated gate semiconductor device.
FIG. 21 is a cross-sectional view illustrating a method of manufacturing a conventional insulated gate semiconductor device.
[Explanation of symbols]
1 N ⁺ Type silicon semiconductor substrate
2 Drain region
3 Channel layer
4 First insulating film
5 Second insulating film
6 Third insulating film
7 Trench opening
8 Fourth insulating film
8s first sidewall
9 Fifth insulating film
9s second sidewall
11 trench
12 Gate oxide film
13 Gate electrode
13a Gate electrode burying part
13b Gate electrode protrusion
14 Interlayer insulation film
15 N + type impurity region
16 sixth insulating film
16s 3rd sidewall
17 grooves
18 P + type impurity region
19 Source area
20 Body contact area
21 Source electrode
21a barrier metal layer
21b Aluminum layer
22 Passivation film

Claims

Forming a channel layer of the opposite conductivity type on the surface of the semiconductor substrate of one conductivity type on which the drain region is formed,
Forming a trench opening in the insulating film provided on the surface of the channel layer, and forming first and second sidewalls in the trench opening;
Forming a trench that penetrates the channel layer and reaches the drain region using the second sidewall as a mask;
Forming a gate insulating film on at least the channel layer side surface of the trench;
Forming a gate electrode made of a semiconductor material buried in the trench and having an upper portion protruding from the substrate surface;
Forming an interlayer insulating film over the gate electrode;
Forming one conductivity type impurity region on the surface of the channel layer between the adjacent trenches;
Forming a third sidewall on a sidewall above the gate electrode, and forming a groove in the channel layer between the trenches using the third sidewall as a mask;
Forming a reverse conductivity type impurity region at the bottom of the groove;
Forming a source region of one conductivity type on the surface of the channel layer adjacent to the trench, and forming a body contact region of the opposite conductivity type at the bottom of the trench. Production method.

2. The method according to claim 1, wherein the first sidewall is formed of a nitride film.

2. The method according to claim 1, wherein the second and third sidewalls are formed of an oxide film.

Forming a channel layer of the opposite conductivity type on the surface of the semiconductor substrate of one conductivity type on which the drain region is formed,
First, second, and third insulating films are sequentially stacked on the surface of the channel layer, a trench opening is formed in the three insulating films, and a fourth opening made of fourth and fifth insulating films is formed in the trench opening. Forming a first and a second sidewall;
Forming a trench that penetrates the channel layer and reaches the drain region using the second sidewall as a mask;
Forming a gate insulating film on at least the channel layer side surface of the trench;
Forming a gate electrode made of a semiconductor material buried in the trench and the first to third insulating films and having an upper portion protruding from a substrate surface;
Removing the second and third insulating films to form an interlayer insulating film over the gate electrode;
Removing the first insulating film to expose the surface of the channel layer between adjacent trenches, and forming an impurity region of one conductivity type on the surface of the channel layer;
Forming a third sidewall made of a sixth insulating film on a side wall above the gate electrode, and forming a groove in the surface of the channel layer between the trenches using the third sidewall as a mask;
Forming a reverse conductivity type impurity region on the channel layer surface of the trench;
Forming a source region of one conductivity type on the surface of the channel layer adjacent to the trench, simultaneously forming a body contact region of the opposite conductivity type at the bottom of the groove, and forming a source electrode in contact with the source region. A method for manufacturing an insulated gate semiconductor device, comprising:

5. The method according to claim 4, wherein the first and third insulating films are nitride films.

5. The method according to claim 4, wherein the second insulating film is an oxide film.

5. The method according to claim 4, wherein the first and third insulating films are formed thinner than the second insulating film.

The method according to claim 4, wherein the fourth insulating film is a nitride film, and the fifth and sixth insulating films are oxide films.

The method of manufacturing an insulated gate semiconductor device according to claim 1, wherein the interlayer insulating film is formed by oxidizing the gate electrode.