【０００１】
【発明の属する技術分野】
本発明は、半導体装置、及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、マイクロ波帯を中心とする高い周波数の電波が使われている移動体通信などには、一つのチップ上にパワーアンプ、スイッチ等の複数の機能回路を設けた通信用ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ ＩＣ）が用いられている。
【０００３】
このＭＭＩＣチップの小型化、高性能化を図るために、一つの半導体基板上にＤ（デプレッション）形ＦＥＴ（以下「Ｄ−ＦＥＴ」とする）と、Ｅ（エンハンスメント）形ＦＥＴ（以下「Ｅ−ＦＥＴ」とする）とを同時に形成する一方、コスト削減を図るために、製造工程の共有化も進められている。
【０００４】
製造工程の共有化について具体的に説明すると、ＭＭＩＣの製造工程中には、各ＦＥＴの閾値電圧（以下「Ｖｔｈ」とする）を決定する工程としてゲート拡散工程があり、かかる工程をＤ−ＦＥＴ及びＥ−ＦＥＴそれぞれにおいて個別に作業すると、工程が増加してコスト増になることから、Ｄ−ＦＥＴとＥ−ＦＥＴとでは同時にゲート拡散を行うようにしている。
【０００５】
ＦＥＴのＶｔｈは、電子通路であるＮ型チャネル層と埋め込みＰ層のそれぞれの深さで決まり、図２２に示すように、Ｄ−ＦＥＴの閾値電圧（Ｄ−Ｖｔｈ）は拡散の追い込みで調整していた。また、Ｅ−ＦＥＴの閾値電圧（Ｅ−Ｖｔｈ）はＮ型チャネル層に注入される埋め込みＰ層の濃度で決定されるＤ−ＶｔｈとＥ−Ｖｔｈとの相関によって決定していた。図２３にＤ−ＶｔｈとＥ−Ｖｔｈとの相関関係を示す。
【０００６】
【発明が解決しようとする課題】
ところが、上述したように、Ｄ−Ｖｔｈを調整するために拡散を追い込んでいくと、図２３に示すように、Ｄ−Ｖｔｈ１のときはＤ−ＶｔｈとＥ−Ｖｔｈとの相関より規格範囲内のＥ−Ｖｔｈ１が得られるが、拡散の追い込みが多くなっていくと、Ｅ−ＦＥＴのゲート拡散層がＤ−ＦＥＴと同じだけ追い込まれて拡散深さが深くなりすぎてしまい（図２２参照）、Ｄ−Ｖｔｈ２のときのＥ−Ｖｔｈ２は規格外の値になってしまう場合があり（図２３参照）、不良品の発生の大きな要因となっていた。
【０００７】
また、Ｅ−Ｖｔｈ２を規格範囲内に収めようとすると、Ｄ−Ｖｔｈ２をＤ−Ｖｔｈ１側に寄せて規格範囲を狭めなければならず、製品の規格内ゾーンが狭くなってしまう。
【０００８】
このように、同一の半導体基板上に、それぞれＮ型チャネル層を有するＤ−ＦＥＴとＥ−ＦＥＴとを設け、各Ｎ型チャネル層にＰ型拡散によるゲート拡散層を設けた従来の通信用ＭＭＩＣのような半導体装置では、製造時における歩留まりの向上を図ることが困難であった。
【０００９】
本発明は、上記課題を解決することのできる半導体装置、及び同半導体装置の製造方法を提供することを目的としている。
【００１０】
【発明が解決するための手段】
上記課題を解決するために、請求項１記載の本発明では、同一の半導体基板上に、第１のチャネル層を有するデプレッション形電界効果トランジスタと第２のチャンネル層を有するエンハンスメント形電界効果トランジスタとが設けられ、前記第１のチャネル層に第１のゲート拡散層が設けられ、前記第２のチャンネル層に第２のゲート拡散層が設けられた半導体装置において、前記第２のゲート拡散層の下方位置に、この第２のゲート拡散層の拡散を阻止する拡散ストップ層が形成されていることとした。
【００１１】
また、請求項２記載の本発明では、前記拡散ストップ層は、イオン注入されたＩＶ属元素からなることとした。
【００１２】
さらに、請求項３記載の本発明では、前記ＩＶ属元素は炭素であることとした。
【００１３】
請求項４記載の本発明では、同一の半導体基板上に、第１のチャネル層を有するデプレッション形電界効果トランジスタと第２のチャンネル層を有するエンハンスメント形電界効果トランジスタとが設けられ、前記第１のチャネル層に第１のゲート拡散層が設けられ、前記第２のチャンネル層に第２のゲート拡散層が設けられた半導体装置において、前記第１のチャネル層と第２のチャンネル層とを同時形成した後、前記第１のチャネル層と前記第２のチャンネル層の下方に埋め込み層をそれぞれ形成し、次いで、前記エンハンスメント形の電界効果トランジスタ側の所定位置にイオン注入して第２のゲート拡散層の拡散を阻止する拡散ストップ層を形成し、その後、第１のゲート拡散層と第２のゲート拡散層とを形成することとした。
【００１４】
また、請求項５記載の本発明では、前記拡散ストップ層を形成するために、ＩＶ属元素をイオン注入することとした。
【００１５】
さらに、請求項６記載の本発明では、前記ＩＶ属元素は炭素であることとした。
【００１６】
【発明の実施の形態】
本発明は、通信用ＭＭＩＣなどに好適に用いることができる半導体装置であって、同一の半導体基板上に、それぞれチャネル層を有するデプレッション形電界効果トランジスタ（Ｄ−ＦＥＴ）とエンハンスメント形電界効果トランジスタ（Ｅ−ＦＥＴ）とが設けられ、前記各チャネル層にはゲート拡散層が設けられており、前記Ｅ−ＦＥＴのゲート拡散層の下方位置に、ゲート拡散層の拡散を阻止する拡散ストップ層が形成されていることに特徴を有するものである。
【００１７】
本実施の形態における半導体装置の基板としては、電子移動度が大きく高速デバイスに適しているＧａＡｓ（ガリウム砒素）などの化合物半導体基板を用いている。
【００１８】
また、拡散ストップ層は、ＩＶ属元素をイオン注入して形成することができ、特に、ＩＶ属元素の中でも原子が最小でトラップ能力の高い炭素を好適に用いることができる。
【００１９】
このように、Ｄ−ＦＥＴとＥ−ＦＥＴとが共通の化合物半導体基板上に設けられた半導体装置において、Ｅ−ＦＥＴのゲート拡散層の下方位置に、ゲート拡散層の拡散を阻止する拡散ストップ層を設けたことで、Ｄ−ＦＥＴとＥ−ＦＥＴとでゲート拡散層を同時に形成する際に、Ｅ−ＦＥＴのゲート拡散層が拡散ストップ層によって一定以上深くならず、Ｅ−ＦＥＴの閾値電圧（Ｅ−Ｖｔｈ）が変わらなくなる。したがって、Ｅ−Ｖｔｈは一定拡散深さ以上は一定の値となり、Ｄ−ＦＥＴの拡散の追い込みによってＥ−ＦＥＴのゲート拡散層が追い込まれ過ぎてしまい、Ｅ−Ｖｔｈが規格範囲から出てしまうことを防止でき、製品全体の歩留まりを向上させることができる。
【００２０】
上述してきた半導体装置、すなわち、同一の半導体基板上に、それぞれチャネル層を有するＤ−ＦＥＴとＥ−ＦＥＴとを設け、前記各チャネル層にゲート拡散層を形成した半導体装置における製造方法の特徴は下記の点にある。
【００２１】
上記Ｄ−ＦＥＴとＥ−ＦＥＴの各チャネル層を同時形成した後、各チャネル層の下方に埋め込み層をそれぞれ形成し、次いで、Ｅ−ＦＥＴ側の所定位置にイオン注入してゲート拡散層の拡散を阻止する拡散ストップ層を形成し、その後、ゲート拡散層を形成するものである。
【００２２】
以下、図面を参照しながら本発明にかかる半導体装置、及びその製造方法について、その実施形態をより具体的に説明する。
【００２３】
図１〜図１９は、本発明に係る半導体装置の製造工程を示しており、先ず、本発明に係る半導体装置の製造工程について説明する。なお、本実施の形態においては、理解を容易にするために、各図面の左側にＤ−ＦＥＴを、右側にＥ−ＦＥＴを配置して、両ＦＥＴついてそれぞれ区分しながら説明する。
【００２４】
（１）保護膜の形成工程
図１に示すように、先ず、ＧａＡｓ等の化合物半導体基板１上に、イオン注入時の保護膜としてのスルー膜を２ａ，２ｂを形成する。スルー膜２ａ，２ｂは、ＳｉＮ等の絶縁膜をＣＶＤ等の方法によって５０ｎｍ程度成膜する。
【００２５】
（２）Ｎ＋コンタクト層の形成工程
図２に示すように、上記スルー膜２ａ，２ｂ上にフォトリソグラフィにてレジスト３ａ，３ｂをパターニングし、パターニングされたレジスト３ａ，３ｂをマスクとして、Ｓｉ等のイオンを１５０ｋｅＶ程度の加速電圧で３×１０１３（イオン／ｃｍ２）程度注入し、化合物半導体基板１中に取り出し部のＮ＋コンタクト層４ａ，４ｂを形成する。
【００２６】
（３）チャネル層の形成工程
上記（２）のレジスト３ａ，３ｂをウェットまたはドライエッチングによって除去した後、図３に示すように、フォトリソグラフィによりレジスト５ａ，５ｂをパターニングし、同レジスト５ａ，５ｂをマスクとしてＳｉ等のイオンを１４０ｋｅＶ程度の加速電圧で８×１０１ ２（イオン／ｃｍ２）程度注入してＤ−ＦＥＴ及びＥ−ＦＥＴの各チャネル層６ａ，６ｂを形成する。なお、このときのイオン注入はＤ−ＦＥＴとＥ−ＦＥＴでは共通であり、両チャネル層６ａ，６ｂは同時に形成される。
【００２７】
（４）埋め込みＰ層の形成工程
続いて、図４に示すように、上記（３）のレジスト５ａ，５ｂをマスクにＭｇ等のＰ型イオンを２００ｋｅＶ程度の加速電圧で１×１０１ ４（イオン／ｃｍ２）程度注入して埋め込みＰ層７ａ，７ｂを形成する。
【００２８】
（５）Ｅ−ＦＥＴの実効チャネル深さ設定工程
ＦＥＴのＶｔｈ（閾値電圧）は、チャネル層と埋め込みＰ層のそれぞれの深さで決まるが、Ｅ−ＦＥＴは、Ｖｔｈが正であり、通常ＮチャネルのＤ−ＦＥＴのＶｔｈはゲート拡散後で負に設定してあるので、Ｅ−ＦＥＴのみ埋め込みＰ層のイオン注入を追加し実効チャネル深さを浅くし、正のＶｔｈが得られるようにする必要がある。
【００２９】
そこで、上記（３）のレジスト５ａ，５ｂをウェット、またはドライエッチングにて除去したのち、図５に示すように、フォトリソグラフィによりレジスト８ａ，８ｂを形成し、このときに、Ｄ−ＦＥＴのレジスト８ａは開口せず、Ｅ−ＦＥＴのレジスト８ｂのみ開口する。続いて、レジスト８ａ，８ｂをマスクにＭｇ等のＰ型イオンを２００ｋｅＶ程度の加速電圧で１×１０１ ４（イオン／ｃｍ２）程度注入すると、Ｅ−ＦＥＴのみにイオン注入されて、図示するように、浅いチャネル層６ｃと、深い埋め込みＰ層７ｃが形成される。
【００３０】
（６）拡散ストップ層の形成工程
本工程に本発明の特徴があり、上記（５）のレジスト８ａ，８ｂをウェットまたはドライエッチングによって除去した後、図６に示すように、フォトリソグラフィによりレジスト９ａ，９ｂを形成する。このとき、Ｅ−ＦＥＴ側のレジスト９ｂにのみ開口９ｃを形成する。
【００３１】
そして、レジスト９ａ，９ｂをマスクにしてＩＶ族イオンを注入し、拡散ストップ層１０を形成する。ここでは、ＩＶ族イオンとして炭素を用いている。
【００３２】
このときのイオン注入深さは、Ｅ−ＦＥＴのＶｔｈに応じて任意に設定することができるので、Ｄ−ＦＥＴの閾値電圧の値によらず幅広いＥ−Ｖｔｈを実現することが可能となる。また、イオン注入量は、ゲート拡散に用いる亜鉛Ｚｎ等のＰ型イオンの濃度（１×１０１ ９（イオン／ｃｍ２）程度）より高い濃度（１×１０２１（イオン／ｃｍ２）程度）が得られるようにする。
【００３３】
（７）層間絶縁膜の形成工程
上記レジスト９ａ，９ｂ、並びにスルー膜２ａ，２ｂをウェット、またはドライエッチングにて除去したのち、Ａｓ雰囲気中にて８００℃程度の熱処理を行い、注入したイオンを活性化させる。続いて、図７に示すように、活性化済みの化合物半導体基板１上にＣＶＤ等の方法で層間絶縁膜１１ａ，１１ｂを３００ｍｍ程度の厚みで形成する。
【００３４】
（８）パターニング工程
図８に示すように、上記層間絶縁膜１１ａ，１１ｂ上にフォトリソグラフィにてレジスト１２ａ，１２ｂをパターニングする。
【００３５】
（９）ゲート開口の形成工程
図９に示すように、レジスト１２ａ，１２ｂをマスクにしてドライエッチングにて層間絶縁膜１１ａ，１１ｂを選択的にエッチングし、ゲート開口１３ａ，１３ｂを形成する。
【００３６】
（１０）ゲート拡散層の形成工程
上記（９）のレジスト１２ａ，１２ｂをウェット、またはドライエッチングにて除去したのち、図１０に示すように、上記ゲート開口１３ａ，１３ｂよりＺｎ等のＰ型不純物を拡散させてゲート拡散層１４ａ，１４ｂを形成する。
【００３７】
このとき、Ｄ−ＦＥＴのゲート拡散層１４ａは、所望のＤ−Ｖｔｈが得られるように拡散の追いこみを行うが、Ｅ−ＦＥＴのゲート拡散層１４ｂは、拡散ストップ層１０により拡散が阻止され、ある一定深さ以上は拡散されない。
【００３８】
（１１）ゲート配線用導電膜の形成工程
次いで、図１１に示すように、上記層間絶縁膜１１ａ，１１ｂ上に蒸着又はスパッタにより下層よりそれぞれ２００ｎｍ、５０ｎｍ、３０ｎｍ程度の厚みを有するＡｕ、Ｐｔ、Ｔｉ等からなる三層構造の金属を成膜させて導電膜１５ａ，１５ｂを形成する。続いて、フォトリソグラフィによりレジスト１６ａ，１６ｂをパターニングする。
【００３９】
（１２）ゲート配線の形成工程
上記レジスト１６ａ，１６ｂをマスクにして、イオンミリング法により、上記（１１）の導電膜１５ａ，１５ｂを選択的にエッチングし、図１２に示すようにゲート配線１７ａ，１７ｂを形成し、その後、前記レジスト１６ａ，１６ｂをウェット、またはドライエッチングにて除去する。
【００４０】
（１３）電極配線取り出し部の形成工程
図１３に示すように、上記導電膜１５ａ，１５ｂ上にレジスト１８ａ，１８ｂをパターニングし、レジスト１８ａ，１８ｂをマスクにしてウェット又はドライエッチングによって層間絶縁膜１１ａ，１１ｂを選択的にエッチングし電極配線取り出し部１９ａ，１９ｂを形成する。
【００４１】
（１４）合金化層用導電膜の形成工程
次いで、図１４に示すように、蒸着又はスパッタによって、下層からそれぞれ４５ｎｍ、１７０ｎｍ程度の厚みを有するＮｉ、ＡｕＧｅ等からなる二層構造の金属を成膜させ、導電膜２０ａ，２０ｂを形成する。
【００４２】
（１５）合金化層の形成工程
さらに、図１５に示すように、リフトオフにより上記レジスト１８ａ，１８ｂ及び同レジスト１８ａ，１８ｂ上に成膜された上記（１４）の導電膜２０ａ，２０ｂを除去した後、上記電極配線取り出し部１９ａ，１９ｂ内に残った導電膜２０ａ，２０ｂを４００℃程度の熱処理によってＮ＋コンタクト層４ａ，４ｂとの合金化層２１ａ，２１ｂを形成する。
【００４３】
（１６）層間絶縁膜の形成工程
図１６に示すように、ＳｉＮ等の層間絶縁膜２２ａ，２２ｂをＣＶＤ等の方法で２００ｎｍ程度成膜する。
【００４４】
（１７）コンタクトホールの形成工程
上記層間絶縁膜２２ａ，２２ｂ上にフォトリソグラフィにてレジスト２３ａ，２３ｂをパターニングし、同レジスト２３ａ，２３ｂをマスクにしてウェット又はドライエッチングによって、図１７に示すように、上記層間絶縁膜２２ａ，２２ｂを選択的にエッチングしてコンタクトホール２４ａ，２４ｂを形成する。
【００４５】
（１８）電極配線用導電膜の形成工程
上記レジスト２３ａ，２３ｂをウェット又はドライエッチングによって除去した後、図１８に示すように、蒸着、又はスパッタにより、厚みがそれぞれ６００ｎｍ，５０ｎｍ，５０ｎｍ程度のＡｕ，Ｐｔ，Ｔｉ等の三層構造からなる金属で成膜し、導電膜２５ａ、２５ｂを形成する。続いて、フォトリソグラフィによりレジスト２６ａ，２６ｂをパターニングする。
【００４６】
（１９）電極配線の形成工程
レジスト２６ａ，２６ｂをマスクにして、イオンミリング法により上記（１８）の導電膜２５ａ，２５ｂを選択的にエッチングした後、レジスト２６ａ，２６ｂをウェット又はドライエッチングによって除去し、図１９に示すように、電極配線２７ａ，２７ｂを形成する。
【００４７】
以上の工程を経て、同一の半導体基板上に、それぞれＮ型チャネル層を有するＤ−ＦＥＴとＥ−ＦＥＴとが設けられ、前記各Ｎ型チャネル層にＰ型で拡散したゲート拡散層が設けられ、しかも、前記Ｅ−ＦＥＴのゲート拡散層の下方位置に、ゲート拡散層の拡散を阻止する拡散ストップ層が形成されている半導体装置を得ることができる。
【００４８】
かかる半導体装置におけるＦＥＴは、図２０に示すように、ゲート拡散追いこみ時に（上記工程（１０））、工程（６）においてＥ−ＦＥＴに形成した拡散ストップ層１０により、Ｅ−ＦＥＴのゲート拡散がある一定量以上入らなくなり、Ｅ−Ｖｔｈが変わらなくなる。
【００４９】
したがって、図２１に示すように、Ｅ−Ｖｔｈは、ある拡散深さ以上は一定の値となり、従来のようにＤ−ＦＥＴの追いこみによってＥ−ＦＥＴのＥ−Ｖｔｈが追いこまれすぎて規格外が発生することがなくなり、製品歩留りの向上が期待できる。
【００５０】
【発明の効果】
本発明は、以上説明してきたような形態で実施され、以下の効果を奏する。
【００５１】
（１）請求項１記載の本発明によれば、同一の半導体基板上に、第１のチャネル層を有するデプレッション形電界効果トランジスタ（Ｄ−ＦＥＴ）と第２のチャンネル層を有するエンハンスメント形電界効果トランジスタ（Ｅ−ＦＥＴ）とが設けられ、前記第１のチャネル層に第１のゲート拡散層が設けられ、前記第２のチャンネル層に第２のゲート拡散層が設けられた半導体装置において、前記第２のゲート拡散層の下方位置に、この第２のゲート拡散層の拡散を阻止する拡散ストップ層が形成されている半導体装置とした。
【００５２】
したがって、Ｄ−ＦＥＴ及びＥ−ＦＥＴにおけるゲート拡散層の形成時に、拡散時のＥ−ＦＥＴ側での追い込まれ過ぎを阻止できるので、Ｅ−ＦＥＴの閾値電圧（Ｅ−Ｖｔｈ）が規格外になってしまうことを防止して製品歩留まりの向上を図ることができる。さらに、拡散ストップ層は、Ｅ−Ｖｔｈの値によって注入エネルギを調節することで所望深さに設定することができるので、Ｄ−ＦＥＴの閾値電圧の値によらず幅広いＥ−Ｖｔｈを実現することができる。
【００５３】
（２）請求項２記載の本発明によれば、前記拡散ストップ層は、イオン注入されたＩＶ属元素からなることとしたので、Ｓｉと同属で導電性がなく、電気特性を阻害することなく拡散阻止能力を発揮できる。
【００５４】
（３）請求項３記載の本発明によれば、前記ＩＶ属元素は炭素であることとしたので、原子が最小で目標位置へのイオン注入が容易であり、かつトラップ能力が高いので十分な拡散阻止能力が得られる。
【００５５】
（４）請求項４記載の本発明によれば、同一の半導体基板上に、第１のチャネル層を有するデプレッション形電界効果トランジスタ（Ｄ−ＦＥＴ）と第２のチャンネル層を有するエンハンスメント形電界効果トランジスタ（Ｅ−ＦＥＴ）とが設けられ、前記第１のチャネル層に第１のゲート拡散層が設けられ、前記第２のチャンネル層に第２のゲート拡散層が設けられた半導体装置において、前記第１のチャネル層と第２のチャンネル層とを同時形成した後、前記第１のチャネル層と前記第２のチャンネル層の下方に埋め込み層をそれぞれ形成し、次いで、前記エンハンスメント形の電界効果トランジスタ（Ｅ−ＦＥＴ）側の所定位置にイオン注入して第２のゲート拡散層の拡散を阻止する拡散ストップ層を形成し、その後、第１のゲート拡散層と第２のゲート拡散層とを形成することとした。
【００５６】
したがって、Ｄ−ＦＥＴ及びＥ−ＦＥＴにおいて同時にゲート拡散層を形成でき、半導体装置の製造工程を合理化してコスト削減をはかることができる。しかも、拡散時にＥ−ＦＥＴ側での追い込まれ過ぎを阻止できるので、請求項１同様に、Ｅ−ＦＥＴの閾値電圧（Ｅ−Ｖｔｈ）が規格外になってしまうことを防止して製品歩留まりの向上を図ることができる。さらに、拡散ストップ層は、Ｅ−Ｖｔｈの値によって注入エネルギを調節することで所望深さに設定することができるので、Ｄ−ＦＥＴの閾値電圧の値によらず幅広いＥ−Ｖｔｈを実現することができる。
【００５７】
（５）請求項５記載の本発明によれば、前記拡散ストップ層は、イオン注入されたＩＶ属元素からなることとしたので、Ｓｉと同属で導電性がなく、電気特性を阻害することなく拡散阻止能力を発揮できる。
【００５８】
（６）請求項６記載の本発明によれば、前記ＩＶ属元素は炭素であることとしたので、原子が最小で目標位置へのイオン注入が容易であり、かつトラップ能力が高いので十分な拡散阻止能力が得られる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造工程を示す説明図である。
【図２】本発明に係る半導体装置の製造工程を示す説明図である。
【図３】本発明に係る半導体装置の製造工程を示す説明図である。
【図４】本発明に係る半導体装置の製造工程を示す説明図である。
【図５】本発明に係る半導体装置の製造工程を示す説明図である。
【図６】本発明に係る半導体装置の製造工程を示す説明図である。
【図７】本発明に係る半導体装置の製造工程を示す説明図である。
【図８】本発明に係る半導体装置の製造工程を示す説明図である。
【図９】本発明に係る半導体装置の製造工程を示す説明図である。
【図１０】本発明に係る半導体装置の製造工程を示す説明図である。
【図１１】本発明に係る半導体装置の製造工程を示す説明図である。
【図１２】本発明に係る半導体装置の製造工程を示す説明図である。
【図１３】本発明に係る半導体装置の製造工程を示す説明図である。
【図１４】本発明に係る半導体装置の製造工程を示す説明図である。
【図１５】本発明に係る半導体装置の製造工程を示す説明図である。
【図１６】本発明に係る半導体装置の製造工程を示す説明図である。
【図１７】本発明に係る半導体装置の製造工程を示す説明図である。
【図１８】本発明に係る半導体装置の製造工程を示す説明図である。
【図１９】本発明に係る半導体装置の製造工程を示す説明図である。
【図２０】本発明に係る半導体装置の断面視による説明図である。
【図２１】本発明に係る半導体装置のＤ−ＦＥＴとＥ−ＦＥＴとの相関を示すグラフである。
【図２２】従来の半導体装置の断面視による説明図である。
【図２３】従来の半導体装置のＤ−ＦＥＴとＥ−ＦＥＴとの相関を示すグラフである。
【符号の説明】
１ 化合物半導体基板
４ａ，４ｂ Ｎ＋コンタクト層
６ａ，６ｂ チャネル層
７ａ，７ｂ 埋め込みＰ層
１０ 拡散ストップ層
１４ａ，１４ｂ ゲート拡散層[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device and a method for manufacturing the same.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, in mobile communication using high frequency radio waves mainly in a microwave band, a communication MMIC (Monolithic Microwave IC) provided with a plurality of functional circuits such as a power amplifier and a switch on a single chip. ) Is used.
[0003]
In order to reduce the size and performance of the MMIC chip, a D (depletion) type FET (hereinafter, referred to as “D-FET”) and an E (enhancement) type FET (hereinafter, “E- FETs) are being formed at the same time, while manufacturing processes are being shared to reduce costs.
[0004]
More specifically, the sharing of the manufacturing process will be described. During the manufacturing process of the MMIC, there is a gate diffusion process as a process for determining a threshold voltage (hereinafter referred to as “Vth”) of each FET. If the operation is performed separately for each of the E-FET and the E-FET, the number of steps increases and the cost increases. Therefore, the gate diffusion is performed simultaneously for the D-FET and the E-FET.
[0005]
The Vth of the FET is determined by the respective depths of the N-type channel layer and the buried P layer, which are electron paths. As shown in FIG. 22, the threshold voltage (D-Vth) of the D-FET is adjusted by driving diffusion. I was Further, the threshold voltage (E-Vth) of the E-FET is determined by the correlation between D-Vth determined by the concentration of the buried P layer injected into the N-type channel layer and E-Vth. FIG. 23 shows a correlation between D-Vth and E-Vth.
[0006]
[Problems to be solved by the invention]
However, as described above, when diffusion is driven in order to adjust D-Vth, as shown in FIG. 23, at D-Vth1, the correlation between D-Vth and E-Vth falls within the standard range. Although E-Vth1 can be obtained, as the driving force of the diffusion increases, the gate diffusion layer of the E-FET is driven as much as the D-FET and the diffusion depth becomes too deep (see FIG. 22). In the case of D-Vth2, E-Vth2 sometimes becomes a value out of the standard (see FIG. 23), which is a major factor in the occurrence of defective products.
[0007]
Also, if E-Vth2 is to be within the standard range, D-Vth2 must be moved to the D-Vth1 side to narrow the standard range, and the zone within the standard of the product becomes narrow.
[0008]
As described above, a conventional communication MMIC in which a D-FET and an E-FET each having an N-type channel layer are provided on the same semiconductor substrate, and a gate diffusion layer by P-type diffusion is provided in each N-type channel layer. In such a semiconductor device, it has been difficult to improve the yield during manufacturing.
[0009]
An object of the present invention is to provide a semiconductor device that can solve the above-described problem, and a method for manufacturing the semiconductor device.
[0010]
Means for Solving the Invention
In order to solve the above problems, according to the present invention, a depletion type field effect transistor having a first channel layer and an enhancement type field effect transistor having a second channel layer are formed on the same semiconductor substrate. Wherein a first gate diffusion layer is provided in the first channel layer, and a second gate diffusion layer is provided in the second channel layer. A diffusion stop layer for preventing the diffusion of the second gate diffusion layer is formed at a lower position.
[0011]
In the invention according to claim 2, the diffusion stop layer is made of an ion-implanted IV group element.
[0012]
Further, in the present invention described in claim 3, the group IV element is carbon.
[0013]
According to a fourth aspect of the present invention, a depletion type field effect transistor having a first channel layer and an enhancement type field effect transistor having a second channel layer are provided on the same semiconductor substrate. In a semiconductor device in which a first gate diffusion layer is provided in a channel layer and a second gate diffusion layer is provided in the second channel layer, the first channel layer and the second channel layer are simultaneously formed. After that, buried layers are respectively formed below the first channel layer and the second channel layer, and then ion implantation is performed at a predetermined position on the enhancement type field effect transistor side to form a second gate diffusion layer. Is formed, and then a first gate diffusion layer and a second gate diffusion layer are formed.
[0014]
In the present invention, in order to form the diffusion stop layer, a group IV element is ion-implanted.
[0015]
Further, in the present invention described in claim 6, the group IV element is carbon.
[0016]
BEST MODE FOR CARRYING OUT THE INVENTION
The present invention relates to a semiconductor device that can be suitably used for a communication MMIC or the like, and includes a depletion type field effect transistor (D-FET) and an enhancement type field effect transistor (D-FET) each having a channel layer on the same semiconductor substrate. E-FET), a gate diffusion layer is provided in each of the channel layers, and a diffusion stop layer for preventing diffusion of the gate diffusion layer is formed below the gate diffusion layer of the E-FET. It is characterized by being performed.
[0017]
As a substrate of the semiconductor device in this embodiment, a compound semiconductor substrate such as GaAs (gallium arsenide) having high electron mobility and suitable for high-speed devices is used.
[0018]
The diffusion stop layer can be formed by ion-implanting a group IV element. In particular, among the group IV elements, carbon having a minimum number of atoms and a high trapping ability can be suitably used.
[0019]
As described above, in a semiconductor device in which a D-FET and an E-FET are provided on a common compound semiconductor substrate, a diffusion stop layer for preventing diffusion of the gate diffusion layer is provided below the gate diffusion layer of the E-FET. Is provided, when the gate diffusion layer is formed simultaneously with the D-FET and the E-FET, the gate diffusion layer of the E-FET does not become deeper than a certain depth due to the diffusion stop layer, and the threshold voltage of the E-FET ( E-Vth) does not change. Therefore, E-Vth becomes a constant value beyond a certain diffusion depth, and the diffusion of the D-FET causes the gate diffusion layer of the E-FET to be driven too much, resulting in the E-Vth being out of the standard range. Can be prevented, and the yield of the entire product can be improved.
[0020]
The feature of the manufacturing method in the semiconductor device described above, that is, a semiconductor device in which a D-FET and an E-FET each having a channel layer are provided on the same semiconductor substrate and a gate diffusion layer is formed in each of the channel layers, It is in the following points.
[0021]
After the respective channel layers of the D-FET and the E-FET are simultaneously formed, a buried layer is formed below each channel layer, and then ion implantation is performed at a predetermined position on the E-FET side to diffuse the gate diffusion layer. Is formed, and then a gate diffusion layer is formed.
[0022]
Hereinafter, embodiments of a semiconductor device according to the present invention and a manufacturing method thereof will be described more specifically with reference to the drawings.
[0023]
1 to 19 show the manufacturing process of the semiconductor device according to the present invention. First, the manufacturing process of the semiconductor device according to the present invention will be described. In this embodiment, in order to facilitate understanding, a description will be given while arranging a D-FET on the left side of the drawing and an E-FET on the right side of each drawing and dividing both FETs.
[0024]
(1) Step of Forming Protective Film As shown in FIG. 1, first, through films 2a and 2b are formed on a compound semiconductor substrate 1 such as GaAs as a protective film at the time of ion implantation. As the through films 2a and 2b, an insulating film such as SiN is formed to a thickness of about 50 nm by a method such as CVD.
[0025]
(2) Step of Forming N + Contact Layer As shown in FIG. 2, resists 3a and 3b are patterned on the through films 2a and 2b by photolithography, and the patterned resists 3a and 3b are used as a mask to form Si or the like. Ions are implanted at about 3 × 10 13 (ions / cm 2 ) at an accelerating voltage of about 150 keV to form N + contact layers 4 a and 4 b at the extraction portion in the compound semiconductor substrate 1.
[0026]
(3) Step of forming channel layer After the resists 3a and 3b of the above (2) are removed by wet or dry etching, the resists 5a and 5b are patterned by photolithography as shown in FIG. the ions of Si or the like accelerating voltage 8 × 10 1 2 of about 140 keV (ion / cm 2) to the extent implantation to form the respective channel layers 6a, 6b of the D-FET and E-FET as a mask. The ion implantation at this time is common to the D-FET and the E-FET, and both channel layers 6a and 6b are formed simultaneously.
[0027]
(4) embedded Forming Step of P layer, as shown in FIG. 4, the above (3) resist 5a, 1 × with an acceleration voltage of about 200keV the P-type ions such as Mg and 5b to mask 10 1 4 ( Implanted ions (cm 2 ) are formed to form buried P layers 7a and 7b.
[0028]
(5) E-FET Effective Channel Depth Setting Step The Vth (threshold voltage) of the FET is determined by the respective depths of the channel layer and the buried P layer. Since the Vth of the channel D-FET is set to be negative after the gate diffusion, only the E-FET is added with ion implantation of the buried P layer to reduce the effective channel depth so that a positive Vth can be obtained. There is a need.
[0029]
Then, after removing the resists 5a and 5b of the above (3) by wet or dry etching, resists 8a and 8b are formed by photolithography as shown in FIG. 8a is not opened, and only the resist 8b of the E-FET is opened. Subsequently, the resist 8a, 1 × 8b as a mask P-type ions such as Mg at an acceleration voltage of about 200 keV 10 1 4 (ion / cm 2) When the degree injection, is ion-implanted only into E-FET, illustrated Thus, a shallow channel layer 6c and a deep buried P layer 7c are formed.
[0030]
(6) Step of Forming Diffusion Stop Layer This step has a feature of the present invention. After the resists 8a and 8b of the above (5) are removed by wet or dry etching, as shown in FIG. , 9b. At this time, the opening 9c is formed only in the resist 9b on the E-FET side.
[0031]
Then, group IV ions are implanted using the resists 9a and 9b as a mask to form the diffusion stop layer 10. Here, carbon is used as the group IV ion.
[0032]
At this time, the ion implantation depth can be arbitrarily set according to the Vth of the E-FET, so that a wide E-Vth can be realized regardless of the value of the threshold voltage of the D-FET. The ion implantation amount, the concentration of P-type ions of zinc Zn, etc. used for the gate diffusion (1 × 10 1 9 (ion / cm 2) approximately) (approximately 1 × 10 21 (ions / cm 2)) higher concentrations Is obtained.
[0033]
(7) Step of forming interlayer insulating film After removing the resists 9a and 9b and the through films 2a and 2b by wet or dry etching, a heat treatment at about 800 ° C. is performed in an As atmosphere to remove implanted ions. Activate. Subsequently, as shown in FIG. 7, on the activated compound semiconductor substrate 1, interlayer insulating films 11a and 11b are formed with a thickness of about 300 mm by a method such as CVD.
[0034]
(8) Patterning Step As shown in FIG. 8, resists 12a and 12b are patterned on the interlayer insulating films 11a and 11b by photolithography.
[0035]
(9) Step of Forming Gate Opening As shown in FIG. 9, the interlayer insulating films 11a and 11b are selectively etched by dry etching using the resists 12a and 12b as masks to form gate openings 13a and 13b.
[0036]
(10) Step of forming gate diffusion layer After removing the resists 12a and 12b of the above (9) by wet or dry etching, as shown in FIG. 10, a P-type impurity such as Zn is removed from the gate openings 13a and 13b. Is diffused to form gate diffusion layers 14a and 14b.
[0037]
At this time, the gate diffusion layer 14a of the D-FET performs diffusion driving to obtain a desired D-Vth, but the diffusion of the gate diffusion layer 14b of the E-FET is blocked by the diffusion stop layer 10, It is not diffused beyond a certain depth.
[0038]
(11) Step of forming conductive film for gate wiring Next, as shown in FIG. 11, Au, Pt, which have a thickness of about 200 nm, 50 nm, and 30 nm respectively from the lower layer by vapor deposition or sputtering on the interlayer insulating films 11a and 11b. Conductive films 15a and 15b are formed by depositing a metal having a three-layer structure made of Ti or the like. Subsequently, the resists 16a and 16b are patterned by photolithography.
[0039]
(12) Step of Forming Gate Wiring Using the resists 16a and 16b as a mask, the conductive films 15a and 15b of (11) are selectively etched by ion milling to form the gate wirings 17a and 17b as shown in FIG. Then, the resists 16a and 16b are removed by wet or dry etching.
[0040]
(13) Step of forming electrode wiring take-out portion As shown in FIG. 13, resists 18a and 18b are patterned on the conductive films 15a and 15b, and the interlayer insulating film 11a is formed by wet or dry etching using the resists 18a and 18b as a mask. , 11b are selectively etched to form electrode wiring take-out portions 19a, 19b.
[0041]
(14) Step of forming conductive film for alloying layer Next, as shown in FIG. 14, a metal having a two-layer structure made of Ni, AuGe, or the like having a thickness of about 45 nm or 170 nm from the lower layer is formed by vapor deposition or sputtering. Then, the conductive films 20a and 20b are formed.
[0042]
(15) Alloying layer forming step Further, as shown in FIG. 15, the resists 18a and 18b and the conductive films 20a and 20b of (14) formed on the resists 18a and 18b were removed by lift-off. Thereafter, the conductive films 20a and 20b remaining in the electrode wiring take-out portions 19a and 19b are heat-treated at about 400 ° C. to form alloyed layers 21a and 21b with the N + contact layers 4a and 4b.
[0043]
(16) Step of forming interlayer insulating film As shown in FIG. 16, interlayer insulating films 22a and 22b of SiN or the like are formed to a thickness of about 200 nm by a method such as CVD.
[0044]
(17) Step of forming contact holes Resists 23a and 23b are patterned on the interlayer insulating films 22a and 22b by photolithography, and wet or dry etching is performed using the resists 23a and 23b as a mask, as shown in FIG. Then, the interlayer insulating films 22a and 22b are selectively etched to form contact holes 24a and 24b.
[0045]
(18) Step of forming conductive film for electrode wiring After removing the resists 23a and 23b by wet or dry etching, as shown in FIG. 18, Au having a thickness of about 600 nm, 50 nm, and 50 nm by vapor deposition or sputtering, respectively. , Pt, Ti, etc., to form a conductive film 25a, 25b. Subsequently, the resists 26a and 26b are patterned by photolithography.
[0046]
(19) Step of forming electrode wiring Using the resists 26a and 26b as a mask, the conductive films 25a and 25b of (18) are selectively etched by ion milling, and then the resists 26a and 26b are removed by wet or dry etching. Then, as shown in FIG. 19, electrode wirings 27a and 27b are formed.
[0047]
Through the above steps, a D-FET and an E-FET each having an N-type channel layer are provided on the same semiconductor substrate, and a P-type diffused gate diffusion layer is provided in each of the N-type channel layers. In addition, a semiconductor device can be obtained in which a diffusion stop layer for preventing diffusion of the gate diffusion layer is formed below the gate diffusion layer of the E-FET.
[0048]
As shown in FIG. 20, in the FET in such a semiconductor device, the gate diffusion of the E-FET is reduced by the diffusion stop layer 10 formed in the E-FET in the step (6) when the gate diffusion is driven (step (10)). E-Vth does not change beyond a certain amount.
[0049]
Therefore, as shown in FIG. 21, the E-Vth becomes a constant value beyond a certain diffusion depth, and the E-Vth of the E-FET is overtaken by the overdrive of the D-FET as in the related art, and the out-of-specification is not satisfied. This does not occur, and an improvement in product yield can be expected.
[0050]
【The invention's effect】
The present invention is implemented in the form described above, and has the following effects.
[0051]
(1) According to the present invention, a depletion type field effect transistor (D-FET) having a first channel layer and an enhancement type field effect having a second channel layer are formed on the same semiconductor substrate. A transistor (E-FET), a first gate diffusion layer provided in the first channel layer, and a second gate diffusion layer provided in the second channel layer. A semiconductor device was formed in which a diffusion stop layer for preventing diffusion of the second gate diffusion layer was formed below the second gate diffusion layer.
[0052]
Therefore, during formation of the gate diffusion layers in the D-FET and the E-FET, excessive driving on the E-FET side during the diffusion can be prevented, so that the threshold voltage (E-Vth) of the E-FET becomes out of specification. Product yield can be prevented and the product yield can be improved. Further, the diffusion stop layer can be set to a desired depth by adjusting the implantation energy according to the value of E-Vth, so that a wide E-Vth can be realized regardless of the value of the threshold voltage of the D-FET. Can be.
[0053]
(2) According to the second aspect of the present invention, since the diffusion stop layer is made of an ion-implanted group IV element, the diffusion stop layer is of the same group as Si, has no conductivity, and does not impair electrical characteristics. It can demonstrate diffusion prevention ability.
[0054]
(3) According to the third aspect of the present invention, since the group IV element is carbon, the number of atoms is minimum, the ion implantation into the target position is easy, and the trapping ability is high, so that it is sufficient. The ability to prevent diffusion is obtained.
[0055]
(4) According to the present invention, a depletion type field effect transistor (D-FET) having a first channel layer and an enhancement type field effect having a second channel layer on the same semiconductor substrate. A transistor (E-FET), a first channel diffusion layer provided in the first channel layer, and a second gate diffusion layer provided in the second channel layer. After simultaneously forming a first channel layer and a second channel layer, buried layers are respectively formed below the first channel layer and the second channel layer, and then the enhancement type field effect transistor is formed. A diffusion stop layer for preventing diffusion of the second gate diffusion layer is formed by ion implantation at a predetermined position on the (E-FET) side, and thereafter, the first gate diffusion layer is formed. It was to form a layer and the second gate diffusion layer.
[0056]
Therefore, a gate diffusion layer can be simultaneously formed in the D-FET and the E-FET, and the manufacturing process of the semiconductor device can be rationalized and cost can be reduced. In addition, since excessive driving on the E-FET side at the time of diffusion can be prevented, the threshold voltage (E-Vth) of the E-FET is prevented from becoming out of specification as in claim 1, and the product yield is reduced. Improvement can be achieved. Further, the diffusion stop layer can be set to a desired depth by adjusting the implantation energy according to the value of E-Vth, so that a wide E-Vth can be realized regardless of the value of the threshold voltage of the D-FET. Can be.
[0057]
(5) According to the fifth aspect of the present invention, since the diffusion stop layer is made of an ion-implanted group IV element, the diffusion stop layer is of the same group as Si, has no conductivity, and does not impair electrical characteristics. It can demonstrate diffusion prevention ability.
[0058]
(6) According to the sixth aspect of the present invention, since the group IV element is carbon, the number of atoms is minimum, the ion implantation into the target position is easy, and the trapping ability is high, so that it is sufficient. The ability to prevent diffusion is obtained.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram showing a manufacturing process of a semiconductor device according to the present invention.
FIG. 2 is an explanatory view showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 3 is an explanatory view showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 4 is an explanatory view showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 5 is an explanatory view showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 6 is an explanatory diagram showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 7 is an explanatory diagram showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 8 is an explanatory diagram showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 9 is an explanatory view showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 10 is an explanatory diagram showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 11 is an explanatory diagram showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 12 is an explanatory view showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 13 is an explanatory view illustrating a manufacturing process of the semiconductor device according to the present invention.
FIG. 14 is an explanatory diagram illustrating a manufacturing process of the semiconductor device according to the present invention.
FIG. 15 is an explanatory diagram showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 16 is an explanatory diagram showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 17 is an explanatory diagram showing a manufacturing process of the semiconductor device according to the present invention.
FIG. 18 is an explanatory diagram illustrating a manufacturing process of the semiconductor device according to the present invention.
FIG. 19 is an explanatory diagram illustrating a manufacturing process of the semiconductor device according to the present invention;
FIG. 20 is an explanatory diagram of a semiconductor device according to the present invention as viewed in cross section.
FIG. 21 is a graph showing a correlation between a D-FET and an E-FET of the semiconductor device according to the present invention.
FIG. 22 is an explanatory diagram of a conventional semiconductor device as viewed in cross section.
FIG. 23 is a graph showing a correlation between a D-FET and an E-FET of a conventional semiconductor device.
[Explanation of symbols]
1 Compound semiconductor substrate 4a, 4b N + contact layer 6a, 6b Channel layer 7a, 7b Embedded P layer 10 Diffusion stop layer 14a, 14b Gate diffusion layer
