JP2004110574A5

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Publication number: JP2004110574A5
Application number: JP2002274013A
Authority: JP
Filing date: 2002-09-19
Publication date: 2005-01-13
Anticipated expiration: 2022-09-19

Description

【０００３】
以下、図６を用いて、従来の基準電圧発生回路について説明する。図６は、従来の基準電圧発生回路の構成を示す回路図である。
図６に示されるように、従来の基準電圧発生回路は、ソース電極が電源電圧ＡＶＤＤに接続され、カスコード接続になっているＰＭＯＳトランジスタ５１１，５１２と、同様にソース電極が電源電圧ＡＶＤＤに接続され、カスコード接続されているＰＭＯＳトランジスタ５１４，５１５と、基準電圧発生回路をパワーダウンさせるためのＰＭＯＳトランジスタ５１７と、そのＰＭＯＳトランジスタ５１７のゲート電極に接続されている、通常動作モードとパワーダウンモードとを制御するデジタル値の入力端子であるパワーダウン制御端子ＮＰＯＷＤと、接続されている各ＰＭＯＳトランジスタのゲート電圧を安定化するための容量素子Ｃ５１と、その一端が接地されている電流源素子５１３,５１６と、から構成されている。そして、上記ＰＭＯＳトランジスタ５１１，５１２のゲート電極それぞれは、ＰＭＯＳトランジスタ５１４，５１５のゲート電極それぞれと接続されて、カレントミラーの構成になっており、更に、ＰＭＯＳトランジスタ５１１のゲート電極とＰＭＯＳトランジスタ５１２のドレイン電極とが接続されている。また、上記ＰＭＯＳトランジスタ５１２のドレイン電極は、片端が接地された電流源素子５１３に接続され、ＰＭＯＳトランジスタ５１５のドレイン電極は、同様に一端が接地された電流源素子５１６に接続されている。更に、ＰＭＯＳトランジスタ５１１及びＰＭＯＳトランジスタ５１４のゲート電極間と、電源電圧ＡＶＤＤとの間には、容量素子Ｃ５１が接続されており、また、上記ＰＭＯＳトランジスタ５１７は、その一端が電源電圧ＡＶＤＤに、もう一方端がＰＭＯＳトランジスタ５１１及びＰＭＯＳトランジスタ５１４のゲート電極間に接続されている。なお、上記ＰＭＯＳトランジスタ５１７は、パワーダウン制御端子ＮＰＯＷＤから入力されるデジタル値が“Ｈ”の時は遮断状態になり、そのデジタル値が“Ｌ”の時は導通状態になるものである。[0003]
Hereinafter, a conventional reference voltage generation circuit will be described with reference to FIG. FIG. 6 is a circuit diagram showing a configuration of a conventional reference voltage generation circuit.
As shown in FIG. 6, in the conventional reference voltage generation circuit, the source electrode is connected to the power supply voltage AVDD, and the source electrode is connected to the power supply voltage AVDD similarly to the PMOS transistors 511 and 512 in cascode connection. a PMOS transistor 514 and 515 are cascoded, the reference voltage generating circuit and the PMOS transistor 517 for causing the power down, is connected to the gate electrode of the PMOS transistor 5 17, the normal operation mode and a power-down mode a power down control terminal NPOWD an input terminal for a digital value that controls, against the capacitance elements C51 to stabilize the gate voltage of the PMOS transistor being continued, the current source device 513 and one end thereof is grounded , 516, and the like. The gate electrodes of the PMOS transistors 511 and 512 are respectively connected to the gate electrodes of the PMOS transistors 514 and 515 to form a current mirror, and further, the gate electrode of the PMOS transistor 511 and the PMOS transistor 512 The drain electrode is connected. The drain electrode of the PMOS transistor 512 is connected to the current source element 513 whose one end is grounded, and the drain electrode of the PMOS transistor 515 is similarly connected to the current source element 516 whose one end is grounded. Further, a capacitive element C51 is connected between the gate electrodes of the PMOS transistor 511 and the PMOS transistor 514 and the power supply voltage AVDD, and one end of the PMOS transistor 517 is connected to the power supply voltage AVDD. One end is connected between the gate electrodes of the PMOS transistor 511 and the PMOS transistor 514. The PMOS transistor 517 is turned off when the digital value inputted from the power down control terminal NPOWD is "H", and turned on when the digital value is "L".

【０００６】
パワーダウンモード時に、パワーダウン制御端子ＮＰＯＷＤにデジタル値“Ｌ”が入力されると、これにより、上記ＰＭＯＳトランジスタ５１７は導通状態となって電流が流れるため、ＰＭＯＳトランジスタ５１１及びＰＭＯＳトランジスタ５１４のゲート電圧である、基準電圧ＶＢ５１が上昇し、各ＰＭＯＳトランジスタ５１１，５１４のゲート、ソース間電圧が小さくなり、ＰＭＯＳトランジスタ５１１，５１４は遮断状態になる。この結果、基準電圧発生回路は基準電圧を生成しなくなり、全ての電流が停止する。[0006]
The power-down mode, when the digital value to the power down control pin NPOWD "L" is inputted, a result, the PMOS transistor 517 to flow a current in a conductive state, the PMOS transistor 511 and PMOS transistor 514 The reference voltage VB51, which is a gate voltage, rises, the voltage between the gate and the source of each of the PMOS transistors 511 and 514 decreases, and the PMOS transistors 511 and 514 are cut off. As a result, the reference voltage generation circuit does not generate the reference voltage, and all current stops.

【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。
（実施の形態１）
本実施の形態１においては、基準電圧を発生する基準電圧発生端子の電位を、通常動作モードに対応する第１の電位と、パワーダウンモードに対応する第２の電位とに、容量素子に蓄えられた電荷を充放電することによって切り替える第１の切替手段に加え、外部からの制御信号でその開閉が制御されるＰＭＯＳトランジスタであるスイッチ素子により、上記第１の切替手段における容量素子の充放電とは独立して、上記基準電圧発生端子の電位を切り替え可能な第２の切替手段を設けるようにしたものである。[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described using the drawings.
Embodiment 1
In the first embodiment, the potential of the reference voltage generation terminal for generating the reference voltage is stored in the capacitive element at a first potential corresponding to the normal operation mode and a second potential corresponding to the power down mode. added was charged to a first switching means for switching by charge and discharge, the switching element is a PMOS transistor having its opening and closing are controlled by an external control signal, charging and discharging of the capacitive element in the first switching means And second switching means capable of switching the potential of the reference voltage generation terminal.

【００２６】
そして、上記通常動作モードから、パワーダウンモードにする場合、本実施の形態１においては、第２のパワーダウン制御端子ＮＰＯＷＤ１２に入力されるデジタル値のみが、“Ｈ”から“Ｌ”に切り替えられる。これにより、ＰＭＯＳトランジスタ１２１，１２２は導通状態となって、電流が流れるため、ＰＭＯＳトランジスタ１１１のゲート電圧、及びＰＭＯＳトランジスタ１１８のゲート電圧が電源電圧ＡＶＤＤ近辺（第２の電位）まで上昇し、更に、ＰＭＯＳトランジスタ１１２のドレイン電圧、及びＰＭＯＳトランジスタ１１５のゲート電圧も同様に電源電圧ＡＶＤＤ近辺まで上昇する。[0026]
When the power down mode is set from the normal operation mode, in the first embodiment, only the digital value input to the second power down control terminal NPOWD 12 is switched from "H" to "L". . As a result, the PMOS transistors 121 and 122 become conductive and current flows, and the gate voltage of the PMOS transistor 111 and the gate voltage of the PMOS transistor 118 rise to around the power supply voltage A VDD (the second potential), Furthermore, the drain voltage of the PMOS transistor 112 and the gate voltage of the PMOS transistor 115 also rise to around the power supply voltage A VDD .

【００２７】
この結果として、ＰＭＯＳトランジスタ１１１の経路、つまり、ＰＭＯＳトランジスタ１１１，１１２，電流源素子１１３、及びＰＭＯＳトランジスタ１１８の経路、つまりＰＭＯＳトランジスタ１１８，１１９，電流源素子１２３に電流が流れなくなるため、本基準電圧発生回路の消費電力が削減される。[0027]
As a result, the path of the PMOS transistor 111, i.e., PMOS transistors 111 and 112, the path of the current source elements 113, and PMOS preparative run register 118, i.e. PMOS transistor 118 and 119, comprising for no current flows through the current source elements 123, The power consumption of this reference voltage generation circuit is reduced.

【００３０】
以上のことにより、本実施の形態１によれば、基準電圧発生回路内に、容量素子Ｃ１１に蓄えられた電荷の放電により基準電圧ＶＢ１１，１２の電位を切替可能な第１の切替手段とは独立して、第２のパワーダウン制御端子ＮＰＯＷＤ１２に入力されるデジタル値に応じて制御されるスイッチ素子の開閉により基準電圧ＶＢ１１，１２の電位を切替可能な第２の切替手段を設け、上記第２のパワーダウン制御端子ＮＰＯＷＤ１２に加えるデジタル値のみの切替えにより、上記基準電圧電位ＶＢ１１，１２を切替え制御するようにしたので、パワーダウンモードを解除する際、容量素子Ｃ１１に蓄えられた電荷を放電しなくても、基準電圧電位ＶＢ１１，１２を切り替えることが可能となり、結果として、パワーダウンモードから通常動作モードへの復帰時間が短い基準電圧発生回路を得ることができる。[0030]
As described above, according to the first embodiment, in the reference voltage generation circuit, the first switching means is capable of switching the potentials of reference voltages VB11, 12 by discharging the charge stored in capacitive element C11. A second switching unit capable of switching the potentials of the reference voltages VB 11 and 12 independently by opening and closing of a switch element controlled according to a digital value input to the second power down control terminal NPOWD 12 is provided independently, Since the reference voltage potentials VB11 and VB12 are switched and controlled by switching only the digital value applied to the power down control terminal NPOWD12 of 2, the charge stored in the capacitive element C11 is discharged when the power down mode is released. It is possible to switch the reference voltage potentials VB11 and 12 as well, and as a result, the normal operation mode can be started from the power down mode. Recovery time to can be obtained a short reference voltage generating circuit.

【００３３】
（実施の形態２）
本実施の形態２は、上記実施の形態１と同様、基準電圧発生端子の電位を容量素子に蓄えられた電荷の充放電により切り替える第１の切替手段に加え、外部からの制御信号でその開閉が制御されるＰＭＯＳトランジスタであるスイッチ素子により、上記第１の切替手段における容量素子に蓄えられた電荷の充放電とは独立して、上記基準電圧電位を切り替え可能な第２の切替手段を設けるようにしたものである。[0033]
Second Embodiment
In the second embodiment, as in the first embodiment, in addition to the first switching means for switching the potential of the reference voltage generation terminal by charging and discharging of the charge stored in the capacitive element , the switching of the control signal from the outside is performed. A second switching means capable of switching the reference voltage potential independently of charging / discharging of the charge stored in the capacitive element in the first switching means by a switching element which is a PMOS transistor controlled by It is something like that.

【００３８】
また、容量素子Ｃ２１は、ＰＭＯＳトランジスタ２１１，２１４のゲート電極間と、電源電圧ＡＶＤＤとの間に接続されており、その容量素子Ｃ２１に接続されている各ＰＭＯＳトランジスタのゲート電圧を安定化する。[0038]
The capacitive element C21 is connected between the gate electrodes of the PMOS transistors 211 and 214 and between the power supply voltage AVDD, and stabilizes the gate voltage of each PMOS transistor connected to the capacitive element C21.

【００４０】
もう一方の第２のパワーダウン制御端子ＮＰＯＷＤ２２は、ＰＭＯＳトラジスタ２２８，２３０のゲート電極に接続され、該ＰＭＯＳトラジスタ２２８，２３０それぞれのソース電極は、電源電圧ＡＶＤＤに接続され、そのＰＭＯＳトラジスタ２２８のドレイン電極は、ＰＭＯＳトランジスタ２２３のゲート電極に、そのＰＭＯＳトランジスタ２３０のドレイン電極は、ＰＭＯＳトランジスタ２２０及びＰＭＯＳトランジスタ２２４のゲート電極に接続されている。なお、上記第１，第２のパワーダウン制御端子ＮＰＯＷＤ２１，ＮＰＯＷＤ２２に接続されているＰＭＯＳトランジスタ２２７，２２８，２２９は、従来と同様、上記第１，第２のパワーダウン制御端子ＮＰＯＷＤ２１，ＮＰＯＷＤ２２から入力されるデジタル値が“Ｈ”の時は遮断状態になり、そのデジタル値が“Ｌ”の時は導通状態になるものである。[0040]
Second power down control terminal NPOWD 2 2 the other is connected to the gate electrode of the PMOS Torajisuta 228,230, the PMOS Torajisuta 228, 230 each of the source electrode is connected to the power supply voltage AVDD, the PMOS Torajisuta 228 The drain electrode of the transistor is connected to the gate electrode of the PMOS transistor 223, and the drain electrode of the PMOS transistor 230 is connected to the gate electrodes of the PMOS transistor 220 and the PMOS transistor 224. The PMOS transistors 227, 228 and 229 connected to the first and second power down control terminals NPOWD21 and NPOWD 22 are the first and second power down control terminals NPOWD 2 1, NPOWD as in the prior art. When the digital value input from the circuit 22 is " H", it is in the cut-off state, and when the digital value is "L", it is in the conductive state.

【００４２】
そして、上記通常動作モードから、パワーダウンモードにする場合、本実施の形態２においては、第２のパワーダウンモード制御端子ＮＰＯＷＤ２２に入力されるデジタル値のみを“Ｌ”に切替える。これにより、ＰＭＯＳトランジスタ２２８，２２９は導通状態となり電流が流れるため、基準電圧ＶＢ２１，ＶＢ２２は、該基準電圧ＶＢが接続される回路に電流が流れないような電圧、ここでは、電源電圧ＡＶＤＤ近辺（第２の電位）まで上昇する。[0042]
When the power down mode is selected from the normal operation mode, only the digital value input to the second power down mode control terminal NPOWD 22 is switched to “L” in the second embodiment. As a result, PMOS transistors 228 and 229 are rendered conductive and current flows. Therefore, reference voltages VB21 and VB22 are voltages at which current does not flow in the circuit to which reference voltage VB is connected, in this case, around power supply voltage A VDD. It rises to (the second potential).

【００４３】
そして、ＰＭＯＳトランジスタ２２０の経路、つまり、ＰＭＯＳトランジスタ２２０，２２１，ＮＭＯＳトランジスタ２２２、及びＰＭＯＳトランジスタ２２４の経路、つまりＰＭＯＳトランジスタ２２４，２２５，電流源素子２３１に電流が流れなくなるため、本基準電圧発生回路の消費電力が削減される。[0043]
The route of the PMOS transistor 220, i.e., PMOS transistors 220 and 221, the path of the NMOS transistor 222, and PMOS preparative run register 224, i.e. PMOS transistor 224 and 225, comprising for no current flows through the current source device 231, the reference voltage Power consumption of the generation circuit is reduced.

【００４４】
そして、上記パワーダウンモードが解除される際には、第２のパワーダウン制御端子ＮＰＯＷＤ２２に入力されるデジタル値が、“Ｌ”値から“Ｈ”値に切り替えられる。これにより、ＰＭＯＳトランジスタ２２８，２３０は非導通状態となるため、基準電圧ＶＢ２１，ＶＢ２２を、正常な電圧に復帰させようと動作する。[0044]
Then, when the power down mode is released, the digital value input to the second power down control terminal NPOWD 22 is switched from the “L” value to the “H” value. As a result, the PMOS transistors 228 and 230 become nonconductive, so that the reference voltages VB21 and VB22 operate to return to normal voltages.

【００４６】
以上のことにより、本実施の形態２によれば、基準電圧発生回路内に、容量素子Ｃ２１に蓄えられた電荷の放電により基準電圧ＶＢ２１，２２の電位を切替可能な第１の切替手段とは独立して、第２のパワーダウン制御端子ＮＰＯＷＤ２２に入力されるデジタル値に応じて制御されるスイッチ素子の開閉により基準電圧ＶＢ２１，２２の電位を切替可能な第２の切替手段を設け、上記第２のパワーダウン制御端子ＮＰＯＷＤ２２に加えるデジタル値のみの切替えにより、上記基準電圧電位ＶＢ２１，２２を切替え制御するようにしたので、パワーダウンモードを解除する際、容量素子Ｃ２１に蓄えられた電荷を放電しなくてもよくなり、結果として、パワーダウンモードから通常動作モードへの復帰時間が短い基準電圧発生回路を得ることができる。[0046]
As described above, according to the second embodiment, the first switching means is capable of switching the potentials of reference voltages VB 21 and 22 in the reference voltage generation circuit by discharging the charge stored in capacitive element C 21. A second switching unit capable of switching the potentials of the reference voltages VB 21 and 22 independently by opening and closing a switch element controlled according to a digital value input to the second power down control terminal NPOWD 22 is provided independently, Since switching control of the reference voltage potentials VB 21 and 22 is performed by switching only the digital value applied to the power down control terminal NPOWD 22 of 2, the charge stored in the capacitive element C21 is discharged when the power down mode is released. To obtain a reference voltage generating circuit with a short return time from the power down mode to the normal operation mode. Kill.

【００５４】
以下、このように構成された、本実施の形態３の基準電圧発生回路において、通常動作モードからパワーダウンモードにし、さらにパワーダウンモードを解除して通常動作モードにする場合の動作について説明する。
まず、通常動作モードの場合、第１，第２のパワーダウンモード制御端子ＮＰＯＷＤ４１,ＮＰＯＷＤ４２にはデジタル値“Ｈ”が入力され、これにより、ＰＭＯＳトランジスタ４１７が非導通状態、また、スイッチ素子４２６，４２７が導通となるため、ＰＭＯＳトランジスタ４１１及びＰＭＯＳトランジスタ４１４のゲート電圧ＶＢＡと、ＰＭＯＳトランジスタ４１２及びＰＭＯＳトランジスタ４１５のゲート電圧ＶＢＢが、基準電圧ＶＢ４１，ＶＢ４２として出力される。[0054]
Hereinafter, in the reference voltage generation circuit of the third embodiment configured as described above, an operation in the case where the power down mode is changed from the normal operation mode and the power down mode is canceled to be the normal operation mode will be described.
First, in the case of the normal operation mode, the digital value "H" is input to the first and second power down mode control terminals NPOWD 41 and NPOWD 42, whereby the PMOS transistor 417 is in the nonconductive state, and the switch element 426 and the switch element 426. since 427 is conductive, the gate voltage VBA of the PMOS transistor 411 and PMOS transistor 414, the gate voltage VBB of the PMOS transistor 412 and PMOS transistor 415 is output as the reference voltage VB41, VB42.

【００５５】
そして、上記通常動作モードから、パワーダウンモードにする場合、本実施の形態３においては、第２のパワーダウン制御端子ＮＰＯＷＤ４２に入力されるデジタル値のみを“Ｌ”に切替える。これにより、スイッチ素子４２６，４２７は、非導通となり、ＰＭＯＳトランジスタ４１８は、導通状態となり電流が流れるため、基準電圧ＶＢ４１，４２は、該基準電圧ＶＢが接続される回路に電流が流れないような電圧、ここでは、電源電圧ＡＶＤＤ近辺（第２の電位）まで上昇する。[0055]
When the power down mode is selected from the normal operation mode, only the digital value input to the second power down control terminal NPOWD 42 is switched to "L" in the third embodiment. As a result, the switch elements 426 and 427 become nonconductive, and the PMOS transistor 418 becomes conductive and current flows, so that the reference voltages VB41 and 42 do not flow in the circuit to which the reference voltage VB is connected. The voltage, here, rises to around the power supply voltage A VDD (second potential).

【００５７】
以上のことにより、本実施の形態３によれば、基準電圧発生回路内に、容量素子Ｃ４１に蓄えられた電荷の放電により基準電圧ＶＢ４１，４２の電位を切替可能な第１の切替手段とは独立して、第２のパワーダウン制御端子ＮＰＯＷＤ４２に入力されるデジタル値に応じて制御される第１，第２のスイッチ素子の開閉により基準電圧ＶＢ４１，４２の電位を切替可能な第２の切替手段を設け、上記第２のパワーダウン制御端子ＮＰＯＷＤ４２に加えるデジタル値のみの切替えにより、上記基準電圧電位ＶＢ４１，４２を切替え制御するようにしたので、パワーダウンモードを解除する際、容量素子Ｃ４１に蓄えられた電荷を放電しなくてもよくなり、結果として、パワーダウンモードから通常動作モードへの復帰時間が短い基準電圧発生回路を得ることができる。[0057]
As described above, according to the third embodiment, the first switching means is capable of switching the potentials of reference voltages VB41 and 42 in the reference voltage generation circuit by discharging the charge stored in capacitive element C41. Second switching capable of switching the potentials of the reference voltages VB41 and 42 independently by opening and closing of the first and second switch elements controlled according to the digital value input to the second power down control terminal NPOWD 42 It means provided by the switching of the second power down control terminal NPOWD 4 digital value to be added to 2 only, since to control switching of the reference voltage potential VB41,42, when canceling the power-down mode, the capacitance element It is not necessary to discharge the charge stored in C41, and as a result, the reference voltage generation circuit may have a short return time from the power down mode to the normal operation mode. It is possible to obtain.