JP2004096423A - Distribution amplifier - Google Patents
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Abstract
Description
【0001】
【発明の属する技術分野】
本発明は、分布増幅器に関する。
【0002】
【従来の技術】
近年、インターネットの急速な普及により高速で大容量のデータを送受信できる通信システムの需要が高まり、ビットレートは益々増加していく傾向にある。最近では160Gb/s という声も聞かれる。このようなシステムを実現するにあたり送信側および受信側のフロントエンドに配置される超広帯域増幅器は欠くことのできない重要な回路となっている。
【0003】
分布増幅器は、トランジスタの入力容量と配線の寄生コイルから構成されるラダーフィルタで周波数帯域が決まるために、広帯域化に適した回路構成として古くから用いられていた。中でもカスコード型の分布増幅器はゲート接地トランジスタに接続された回路により高域で負性抵抗を生成し、広帯域化が可能となる。よって現在ではこの型の回路が主流となりつつある。
【0004】
図6は、従来技術によるカスコード型分布増幅器の回路図である。入力伝送線641は、終端抵抗635を介してグランドに接続され、入力端子INに入力信号Siが入力される。出力伝送線642は、終端抵抗633及び容量634を介してグランドに接続され、出力端子OUTから出力信号Soを出力する。出力端子OUTは、コイル636を介して正の定電源電位Vddに接続される。抵抗631及び632の直列接続は、入力伝送線641及び出力伝送線642の間に接続される。各配線は、寄生のコイル及び容量を含む伝送線路603として表現することができる。
【0005】
入力伝送線641及び出力伝送線642の間には、例えば5個のカスコード増幅回路601a〜601eが並列に接続される。カスコード増幅回路601a〜601eは、それぞれゲート接地のnチャネルMOS電界効果トランジスタ612及びソース接地のnチャネルMOS電界効果トランジスタ611が直列に接続される。増幅回路601aは、信号S11を増幅して信号S12を出力する。同様に、増幅回路601b,601c,601d,601eは、それぞれ信号S21,S31,S41,S51を増幅して信号S22,S32,S42,S52を出力する。信号S12,S22,S32,S42,S52は、それぞれ位相がそろって合成増幅され、出力信号Soとなり、出力端子OUTから出力される。
【0006】
【発明が解決しようとする課題】
各増幅回路601a〜601eは、入力容量Cinを有する。入力容量Cinは、トランジスタ611のゲートとグランドとの間の容量を視覚的に示したものであり、実質的にはトランジスタ611のゲート−ソース間の寄生容量である。
【0007】
図6に示すカスコード型分布増幅器は、入力容量Cinと伝送線路603の寄生コイルから構成されるラダーフィルタで周波数帯域が決まる。入力容量Cinが大きいと、周波数帯域が狭くなってしまう。増幅回路601a〜601eの利得や出力を増やすために、ゲート幅の大きなトランジスタ611を用いると、必然的に入力容量Cinが大きくなり、周波数帯域が狭くなってしまうという問題がある。
【0008】
本発明の目的は、入力容量を小さくすることにより周波数が広帯域化された分布増幅器を提供することである。
本発明の他の目的は、増幅回路にゲート幅の大きなトランジスタを使用して高利得化された分布増幅器を提供することである。
【0009】
【課題を解決するための手段】
本発明の一観点によれば、信号を入力するための一の入力伝送線と、信号を出力するための一の出力伝送線と、入力伝送線に接続される複数のバイアス回路と、複数のバイアス回路及び出力伝送線に接続され、複数のバイアス回路を介して入力される入力伝送線の入力信号を増幅して出力伝送線に出力するための複数の増幅回路とを有する分布増幅器が提供される。
【0010】
入力伝送線と増幅回路の間にバイアス回路を設けることにより、入力容量を小さくすることができ、周波数が広帯域化された分布増幅器を実現できる。また、増幅回路にゲート幅の大きなトランジスタを使用できるので、高利得化された分布増幅器を実現できる。
【0011】
【発明の実施の形態】
(第1の実施形態)
図1は、本発明の第1の実施形態によるカスコード型分布増幅器の回路図である。入力伝送線141は、終端抵抗135を介してグランドに接続され、入力端子INに単相の入力信号Siが入力される。出力伝送線142は、終端抵抗133及び容量134を介してグランドに接続され、出力端子OUTから単相の出力信号Soを出力する。出力端子OUTは、コイル136を介して正の定電源電位Vddに接続される。抵抗131及び132の直列接続は、入力伝送線141及び出力伝送線142間に接続される。各配線は、寄生のコイル及び容量を含む伝送線路103として表現することができる。本実施形態では、入力伝送線141とカスコード増幅回路101a〜101eの間に、カスコードバイアス回路102a〜102eを設ける。
【0012】
例えば5個のカスコードバイアス回路102a〜102eには、入力信号Siが伝送線路103を通過した信号S11,S21,S31,S41,S51がそれぞれ入力される。カスコードバイアス回路102a〜102eは、それぞれ高周波数的にゲート接地のnチャネルMOS電界効果トランジスタ123及びソース接地のnチャネルMOS電界効果トランジスタ122が直列に接続される。各トランジスタ123は、ゲートが抵抗131及び132の相互接続点に接続され、ドレインが出力伝送線142に接続される。各トランジスタ122は、ゲートが入力伝送線141に接続され、ドレインがトランジスタ123のソースに接続される。各トランジスタ122のゲートには、入力信号S11,S21,S31,S41,S51が入力される。nチャネルMOS電界効果トランジスタ121は、ゲート及びソースが負の定電源電位Vcsに接続され、ドレインがトランジスタ122のソースに接続され、電流源として機能する。カスコードバイアス回路102a〜102eは、入力信号S11,S21,S31,S41,S51に応じて、トランジスタ122のソースから出力信号S13,S23,S33,S43,S53を出力する。
【0013】
例えば5個のカスコード増幅回路101a〜101eは、それぞれ高周波数的にゲート接地のnチャネルMOS電界効果トランジスタ112及びソース接地のnチャネルMOS電界効果トランジスタ111が直列に接続される。トランジスタ112は、ゲートが抵抗113及び容量114の直列接続を介してグランドに接続され、ドレインが出力伝送線142に接続される。なお、抵抗124は、抵抗131及び132の相互接続点と抵抗113及び容量114の相互接続点との間に接続される。トランジスタ111は、ゲートがトランジスタ122のソースに接続され、ドレインがトランジスタ112のソースに接続され、ソースがグランドに接続される。増幅回路101a〜101eは、それぞれトランジスタ111のゲートに入力される信号S13,S23,S33,S43,S53を増幅して、トランジスタ112のドレインから信号S12,S22,S32,S42,S52を出力する。信号S12,S22,S32,S42,S52は、それぞれ位相がそろって合成増幅され、出力信号Soとなる。出力信号Soは、出力端子OUTから出力される。
【0014】
以下、カスコードバイアス回路102a〜102eの個々又はすべてを、カスコードバイアス回路102といい、カスコード増幅回路101a〜101eの個々又はすべてを、カスコード増幅回路101という。
【0015】
容量Cgs1は、トランジスタ123のゲート及びソース間の寄生容量を視覚的に示したものである。また、容量Cgd1は、トランジスタ122のゲート及びドレイン間の寄生容量を視覚的に示したものである。
【0016】
各増幅段は、カスコードバイアス回路102及びカスコード増幅回路101を有する。各増幅段の入力容量Cinは、トランジスタ122のゲート及びグランド間の容量であり、次式にように、容量Cgd1及び容量Cgs1の直列接続の容量になる。
Cin=(Cgd1×Cgs1)/(Cgd1+Cgs1)
【0017】
通常、ゲート−ドレイン間容量Cgd1は、ゲート−ソース間容量Cgs1の約1/7である。Cgd1=Cgs1/7を上式に代入すると、下式になる。
Cin=Cgs1/8
【0018】
これに対し、図6の分布増幅器の入力容量Cinは、トランジスタ611のゲート−ソース間容量であり、次式で表される。
Cin=Cgs1
【0019】
本実施形態による分布増幅器(図1)の入力容量Cinは、図6の分布増幅器の入力容量Cinの約1/8であり、大幅に小さくすることができる。分布増幅器は、入力容量Cinと伝送線路103の寄生コイルから構成されるラダーフィルタで周波数帯域が決まる。すなわち、カットオフ周波数fcは、容量C及びコイルLにより次式で表される。
fc=1/{2π(LC)1/2}
【0020】
入力容量Cinが小さくなるので、カットオフ周波数fcが高くなり、周波数帯域を広くすることができる。この際、増幅回路101の利得や出力を増やすために、ゲート幅の大きなトランジスタ111を用いても、広周波数帯域を維持できる。以上のように、入力伝送線141と増幅回路101の間にバイアス回路102を設けることにより、入力容量を小さくすることができ、周波数が広帯域化された分布増幅器を実現できる。また、増幅回路にゲート幅の大きなトランジスタを使用できるので、高利得化された分布増幅器を実現できる。
【0021】
図2(A)は、図6に示すバイアス回路がない分布増幅器の周波数特性を示し、図2(B)は図1に示すバイアス回路102がある分布増幅器の周波数特性を示す。横軸は周波数を示し、縦軸は電圧利得を示す。図2(A)の周波数特性は、低周波数利得から3dB下がるまでの帯域が54GHzである。図2(B)の周波数特性は、低周波数利得から3dB下がるまでの帯域が110GHzである。このように、本実施形態によれば、大幅に周波数特性が改善され、高帯域を実現できる。
【0022】
(第2の実施形態)
図3は、本発明の第2の実施形態による分布増幅器の回路図である。第1の実施形態(図1)は、増幅回路101をカスコード増幅回路で構成したが、第2の実施形態(図3)は、増幅回路101を単純な増幅回路で構成する。すなわち、増幅回路101は、トランジスタ112を削除し、トランジスタ111を有する。トランジスタ111は、ゲートがトランジスタ122のソースに接続され、ドレインが出力伝送線142に接続され、ソースがグランドに接続される。
【0023】
本実施形態も、第1の実施形態と同様に、入力容量を小さくすることができ、周波数が広帯域化された分布増幅器を実現できる。また、増幅回路にゲート幅の大きなトランジスタを使用できるので、高利得化された分布増幅器を実現できる。
【0024】
(第3の実施形態)
図4は、本発明の第3の実施形態によるカスコード型分布増幅器の回路図である。本実施形態は、両相の入力差動信号Sip及びSinを増幅して、出力差動信号Sop及びSonとして出力するものである。ポジティブ入力信号Sipのための回路とネガティブ入力信号Sinのための回路は、それぞれ図1の回路と同様の回路である。
【0025】
ポジティブ入力伝送線541pは、終端抵抗534p及び容量535pの直列接続を介してグランドに接続され、ポジティブ入力端子INPにポジティブ入力信号Sipが入力される。また、ネガティブ入力伝送線541nは、終端抵抗534n及び容量535nの直列接続を介してグランドに接続され、ネガティブ入力端子INNにネガティブ入力信号Sinが入力される。入力信号Sip及びSinは、互いに位相が反転した差動信号である。
【0026】
ポジティブ出力伝送線542pは、終端抵抗533pを介してグランドに接続され、ポジティブ出力端子OUTPからポジティブ出力信号Sopを出力する。また、ネガティブ出力伝送線542nは、終端抵抗533nを介してグランドに接続され、ネガティブ出力端子OUTNからネガティブ出力信号Sonを出力する。抵抗531及び532の直列接続は、負の定電源電位Vssとグランドの間に接続される。各配線は、寄生のコイル及び容量を含む伝送線路503として表現することができる。
【0027】
例えば5個のカスコードバイアス回路502a〜502eには、入力信号Sipが伝送線路503を通過した信号S11p,S51p等が入力されると共に、入力信号Sinが伝送線路503を通過した信号S11n,S51n等が入力される。以下、カスコードバイアス回路502a〜502eの個々又はすべてを、カスコードバイアス回路502という。
【0028】
カスコードバイアス回路502は、nチャネルMOS電界効果トランジスタ521p,522p,523p,521n,522n,523nを有する。高周波数的にゲート接地のトランジスタ523p及びソース接地のトランジスタ522pが直列に接続される。トランジスタ523pは、ゲートが抵抗531及び532の相互接続点に接続され、ドレインがグランドに接続される。トランジスタ522pは、ゲートが入力伝送線541pに接続され、ドレインがトランジスタ523pのソースに接続される。各トランジスタ522pのゲートには、入力信号S11p,S51p等が入力される。トランジスタ521pは、ゲート及びソースが負の定電源電位Vssに接続され、ドレインがトランジスタ522pのソースに接続され、電流源として機能する。
【0029】
高周波数的にゲート接地のトランジスタ523n及びソース接地のトランジスタ522nが直列に接続される。トランジスタ523nは、ゲートが抵抗531及び532の相互接続点に接続され、ドレインがグランドに接続される。トランジスタ522nは、ゲートが入力伝送線541nに接続され、ドレインがトランジスタ523nのソースに接続される。各トランジスタ522nのゲートには、入力信号S11n,S51n等が入力される。トランジスタ521nは、ゲート及びソースが負の定電源電位Vssに接続され、ドレインがトランジスタ522nのソースに接続され、電流源として機能する。
【0030】
カスコードバイアス回路502aは、差動入力信号S11p,S11nに応じて、トランジスタ522p,522nのソースから差動出力信号S13p,S13nを出力する。同様に、カスコードバイアス回路502eは、差動入力信号S51p,S51nに応じて、トランジスタ522p,522nのソースから差動出力信号S53p,S53nを出力する。
【0031】
例えば5個のカスコード増幅回路501a〜501eは、nチャネルMOS電界効果トランジスタ513p,513n,514p,514n,512を有する。以下、カスコード増幅回路501a〜501eの個々又はすべてを、カスコード増幅回路501という。
【0032】
高周波数的にゲート接地のトランジスタ514p及びソース接地のトランジスタ513pが直列に接続される。トランジスタ514pは、ゲートが抵抗515p及び容量517pの直列接続を介してグランドに接続され、ドレインが出力伝送線542pに接続される。なお、抵抗516pは、抵抗531及び532の相互接続点と抵抗515p及び容量517pの相互接続点との間に接続される。トランジスタ513pは、ゲートがトランジスタ522pのソースに接続され、ドレインがトランジスタ514pのソースに接続される。
【0033】
高周波数的にゲート接地のトランジスタ514n及びソース接地のトランジスタ513nが直列に接続される。トランジスタ514nは、ゲートが抵抗515n及び容量517nの直列接続を介してグランドに接続され、ドレインが出力伝送線542nに接続される。なお、抵抗516nは、抵抗531及び532の相互接続点と抵抗515n及び容量517nの相互接続点との間に接続される。トランジスタ513nは、ゲートがトランジスタ522nのソースに接続され、ドレインがトランジスタ514nのソースに接続される。
【0034】
トランジスタ514pのゲートとトランジスタ514nのゲートとが接続される。トランジスタ512は、ゲートが抵抗511を介して負の定電源電位Vssに接続され、ソースが直接負の定電源電位Vssに接続され、ドレインがトランジスタ513p及び513nのソースに接続され、電流源として機能する。
【0035】
増幅回路501aは、トランジスタ513p,513nのゲートに入力される差動信号S13p,S13nを増幅して、トランジスタ514p,514nのドレインから差動信号S12p,S12nを出力する。増幅回路501eは、トランジスタ513p,513nのゲートに入力される差動信号S53p,S53nを増幅して、トランジスタ514p,514nのドレインから差動信号S52p,S52nを出力する。信号S12p及びS52p等は、それぞれ位相がそろって合成増幅され、出力信号Sopとなり、出力端子OUTPから出力される。また、信号S12n及びS52n等は、それぞれ位相がそろって合成増幅され、出力信号Sonとなり、出力端子OUTNから出力される。出力信号Sop及びSonは、互いに位相が反転した差動信号である。
【0036】
本実施形態は、トランジスタ513p及び513nのソースの相互接続点が仮想接地点になるので、第1及び第2の実施形態と異なり、正の定電源電位Vddが不要になる。すなわち、この分布増幅器は、負の定電源電位Vssの1電源のみの簡単な構成で実現できる。
【0037】
本実施形態も、第1の実施形態と同様に、入力容量を小さくすることができ、周波数が広帯域化された分布増幅器を実現できる。また、増幅回路にゲート幅の大きなトランジスタを使用できるので、高利得化された分布増幅器を実現できる。
【0038】
(第4の実施形態)
図5は、本発明の第4の実施形態による分布増幅器の回路図である。第3の実施形態(図4)は、増幅回路501をカスコード増幅回路で構成したが、第4の実施形態(図5)は、増幅回路501を単純な増幅回路で構成する。すなわち、増幅回路501は、トランジスタ514p,514nを削除し、トランジスタ513p,513n,512を有する。トランジスタ513pは、ゲートがトランジスタ522pのソースに接続され、ドレインが出力伝送線542pに接続され、ソースがトランジスタ512のドレインに接続される。また、トランジスタ513nは、ゲートがトランジスタ522nのソースに接続され、ドレインが出力伝送線542nに接続され、ソースがトランジスタ512のドレインに接続される。
【0039】
本実施形態も、第3の実施形態と同様に、正の定電源電位Vddが不要になり、負の定電源電位Vssの1電源のみの簡単な構成で実現できる。また、入力容量を小さくすることができ、周波数が広帯域化された分布増幅器を実現できる。また、増幅回路にゲート幅の大きなトランジスタを使用できるので、高利得化された分布増幅器を実現できる。
【0040】
なお、第1〜第4の実施形態では、nチャネルMOS電界効果トランジスタを用いる場合を説明したが、pチャネルMOS電界効果トランジスタを用いてもよいし、その他の電界効果トランジスタを用いてもよい。また、電界効果トランジスタの代わりに、バイポーラジャンクショントランジスタを用いてもよい。バイポーラジャンクショントランジスタのベース、エミッタ及びコレクタは、それぞれ電界効果トランジスタのゲート、ソース及びドレインに対応する。
【0041】
上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【0042】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
(付記1)信号を入力するための一の入力伝送線と、
信号を出力するための一の出力伝送線と、
前記入力伝送線に接続される複数のバイアス回路と、
前記複数のバイアス回路及び前記出力伝送線に接続され、前記複数のバイアス回路を介して入力される前記入力伝送線の入力信号を増幅して前記出力伝送線に出力するための複数の増幅回路と
を有する分布増幅器。
(付記2)前記増幅回路は、ゲートが前記バイアス回路に接続され、ドレインが前記出力伝送線に接続され、ソースがグランドに接続される電界効果トランジスタを含む付記1記載の分布増幅器。
(付記3)前記増幅回路は、ベースが前記バイアス回路に接続され、コレクタが前記出力伝送線に接続され、エミッタがグランドに接続されるバイポーラジャンクショントランジスタを含む付記1記載の分布増幅器。
(付記4)前記増幅回路は、カスコード増幅回路である付記1記載の分布増幅器。
(付記5)前記増幅回路は、ゲート接地の電界効果トランジスタ及びソース接地の電界効果トランジスタが直列に接続されている付記4記載の分布増幅器。
(付記6)前記増幅回路は、ベース接地のバイポーラジャンクショントランジスタ及びエミッタ接地のバイポーラジャンクショントランジスタが直列に接続されている付記4記載の分布増幅器。
(付記7)前記バイアス回路は、カスコードバイアス回路である付記1記載の分布増幅器。
(付記8)前記バイアス回路は、ゲート接地の第1の電界効果トランジスタ及びソース接地の第2の電界効果トランジスタの直列回路を含む付記7記載の分布増幅器。
(付記9)前記バイアス回路は、前記第2の電界効果トランジスタのソースが電流源を介して負の定電位に接続される付記8記載の分布増幅器。
(付記10)前記増幅回路は、ゲート接地の第3の電界効果トランジスタ及びソース接地の第4の電界効果トランジスタが直列に接続されている付記9記載の分布増幅器。
(付記11)前記第4の電界効果トランジスタのゲートは、前記第2の電界効果トランジスタのソースに接続される付記10記載の分布増幅器。
(付記12)前記バイアス回路は、ベース接地の第1のバイポーラジャンクショントランジスタ及びエミッタ接地の第2のバイポーラジャンクショントランジスタの直列回路を含む付記1記載の分布増幅器。
(付記13)差動信号を入力するための2本の入力伝送線と、
差動信号を出力するための2本の出力伝送線と、
前記入力伝送線に接続される複数のバイアス回路と、
前記複数のバイアス回路及び前記出力伝送線に接続され、前記複数のバイアス回路を介して入力される前記入力伝送線の入力差動信号を増幅して前記出力伝送線に出力するための複数の差動増幅回路と
を有する分布増幅器。
(付記14)前記差動増幅回路は、ゲートが前記バイアス回路に接続され、ドレインが前記出力伝送線に接続され、ソースが電流源を介して負の定電位に接続される電界効果トランジスタを含む付記13記載の分布増幅器。
(付記15)前記差動増幅回路は、カスコード差動増幅回路である付記13記載の分布増幅器。
(付記16)前記差動増幅回路は、ゲート接地の電界効果トランジスタ及びソース接地の電界効果トランジスタが直列に接続されている付記15記載の分布増幅器。
(付記17)前記バイアス回路は、カスコードバイアス回路である付記13記載の分布増幅器。
(付記18)前記バイアス回路は、ゲート接地の第1の電界効果トランジスタ及びソース接地の第2の電界効果トランジスタの直列回路を含む付記17記載の分布増幅器。
(付記19)前記差動増幅回路は、ゲート接地の第3の電界効果トランジスタ及びソース接地の第4の電界効果トランジスタが直列に接続されている付記18記載の分布増幅器。
(付記20)前記第4の電界効果トランジスタのゲートは、前記第2の電界効果トランジスタのソースに接続される付記19記載の分布増幅器。
【0043】
【発明の効果】
以上説明したように、入力伝送線と増幅回路の間にバイアス回路を設けることにより、入力容量を小さくすることができ、周波数が広帯域化された分布増幅器を実現できる。また、増幅回路にゲート幅の大きなトランジスタを使用できるので、高利得化された分布増幅器を実現できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態によるカスコード型分布増幅器の回路図である。
【図2】図2(A)は図6に示す分布増幅器の周波数特性を示すグラフ、図2(B)は図1に示す分布増幅器の周波数特性を示すグラフである。
【図3】本発明の第2の実施形態による分布増幅器の回路図である。
【図4】本発明の第3の実施形態によるカスコード型分布増幅器の回路図である。
【図5】本発明の第4の実施形態による分布増幅器の回路図である。
【図6】従来技術によるカスコード型分布増幅器の回路図である。
【符号の説明】
101a〜101e 増幅回路
102a〜102e バイアス回路
103 伝送線路
111,112,121,122,123 nチャネルMOS電界効果トランジスタ
141 入力伝送線
142 出力伝送線
501a〜501e 増幅回路
502a〜502e バイアス回路
503 伝送線路
541p,541n 入力伝送線
542p,542n 出力伝送線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a distributed amplifier.
[0002]
[Prior art]
In recent years, with the rapid spread of the Internet, the demand for a communication system capable of transmitting and receiving a large amount of data at high speed has increased, and the bit rate tends to increase more and more. Recently, a voice of 160 Gb / s has been heard. In realizing such a system, the ultra-wideband amplifiers arranged at the front end of the transmitting side and the receiving side are important circuits that are indispensable.
[0003]
A distributed amplifier has been used for a long time as a circuit configuration suitable for wideband because a frequency band is determined by a ladder filter composed of an input capacitance of a transistor and a parasitic coil of wiring. In particular, a cascode distributed amplifier generates a negative resistance at a high frequency by a circuit connected to a gate-grounded transistor, thereby enabling a wide band. Therefore, this type of circuit is now becoming mainstream.
[0004]
FIG. 6 is a circuit diagram of a cascode distributed amplifier according to the prior art. The
[0005]
Between the
[0006]
[Problems to be solved by the invention]
Each
[0007]
The frequency band of the cascode distributed amplifier shown in FIG. 6 is determined by a ladder filter composed of an input capacitor Cin and a parasitic coil of the
[0008]
An object of the present invention is to provide a distributed amplifier whose frequency is widened by reducing the input capacitance.
Another object of the present invention is to provide a distributed amplifier having a high gain using a transistor having a large gate width in an amplifier circuit.
[0009]
[Means for Solving the Problems]
According to one aspect of the present invention, one input transmission line for inputting a signal, one output transmission line for outputting a signal, a plurality of bias circuits connected to the input transmission line, and a plurality of bias transmission circuits A distributed amplifier having a plurality of amplifier circuits connected to a bias circuit and an output transmission line and amplifying an input signal of the input transmission line inputted through the plurality of bias circuits and outputting the amplified signal to the output transmission line is provided The
[0010]
By providing a bias circuit between the input transmission line and the amplifier circuit, the input capacitance can be reduced and a distributed amplifier with a wide frequency band can be realized. In addition, since a transistor having a large gate width can be used in the amplifier circuit, a distributed amplifier with high gain can be realized.
[0011]
DETAILED DESCRIPTION OF THE INVENTION
(First embodiment)
FIG. 1 is a circuit diagram of a cascode distributed amplifier according to a first embodiment of the present invention. The
[0012]
For example, signals S11, S21, S31, S41, and S51 obtained by passing the input signal Si through the
[0013]
For example, in each of the five
[0014]
Hereinafter, each or all of the
[0015]
Capacitance Cgs1 is a visual indication of the parasitic capacitance between the gate and source of
[0016]
Each amplification stage includes a cascode bias circuit 102 and a cascode amplification circuit 101. The input capacitance Cin of each amplification stage is a capacitance between the gate of the
Cin = (Cgd1 × Cgs1) / (Cgd1 + Cgs1)
[0017]
Usually, the gate-drain capacitance Cgd1 is about 1/7 of the gate-source capacitance Cgs1. Substituting Cgd1 = Cgs1 / 7 into the above equation yields the following equation.
Cin = Cgs1 / 8
[0018]
On the other hand, the input capacitance Cin of the distributed amplifier in FIG. 6 is a gate-source capacitance of the
Cin = Cgs1
[0019]
The input capacitance Cin of the distributed amplifier according to the present embodiment (FIG. 1) is about 1/8 of the input capacitance Cin of the distributed amplifier of FIG. 6, and can be greatly reduced. The frequency band of the distributed amplifier is determined by a ladder filter including an input capacitor Cin and a parasitic coil of the
fc = 1 / {2π (LC) 1/2 }
[0020]
Since the input capacitance Cin is reduced, the cutoff frequency fc is increased and the frequency band can be widened. At this time, a wide frequency band can be maintained even when the transistor 111 having a large gate width is used in order to increase the gain and output of the amplifier circuit 101. As described above, by providing the bias circuit 102 between the
[0021]
2A shows the frequency characteristics of the distributed amplifier without the bias circuit shown in FIG. 6, and FIG. 2B shows the frequency characteristics of the distributed amplifier with the bias circuit 102 shown in FIG. The horizontal axis represents frequency and the vertical axis represents voltage gain. In the frequency characteristic of FIG. 2A, the band from the low frequency gain down to 3 dB is 54 GHz. In the frequency characteristic of FIG. 2B, the band from the low frequency gain down to 3 dB is 110 GHz. Thus, according to this embodiment, the frequency characteristics are greatly improved, and a high band can be realized.
[0022]
(Second Embodiment)
FIG. 3 is a circuit diagram of a distributed amplifier according to the second embodiment of the present invention. In the first embodiment (FIG. 1), the amplifier circuit 101 is configured by a cascode amplifier circuit. In the second embodiment (FIG. 3), the amplifier circuit 101 is configured by a simple amplifier circuit. In other words, the amplifier circuit 101 has the transistor 111 without the
[0023]
As in the first embodiment, this embodiment can also reduce the input capacitance and realize a distributed amplifier with a wide frequency band. In addition, since a transistor having a large gate width can be used in the amplifier circuit, a distributed amplifier with high gain can be realized.
[0024]
(Third embodiment)
FIG. 4 is a circuit diagram of a cascode distributed amplifier according to a third embodiment of the present invention. In the present embodiment, input differential signals Sip and Sin of both phases are amplified and output as output differential signals Sop and Son. The circuit for the positive input signal Sip and the circuit for the negative input signal Sin are circuits similar to the circuit of FIG.
[0025]
The positive
[0026]
The positive
[0027]
For example, the five
[0028]
The cascode bias circuit 502 includes n-channel MOS
[0029]
A high-frequency gate-grounded
[0030]
The
[0031]
For example, the five
[0032]
A high-frequency gate-grounded
[0033]
A high-frequency gate-grounded
[0034]
The gate of the
[0035]
The
[0036]
In the present embodiment, since the interconnection point between the sources of the
[0037]
As in the first embodiment, this embodiment can also reduce the input capacitance and realize a distributed amplifier with a wide frequency band. In addition, since a transistor having a large gate width can be used in the amplifier circuit, a distributed amplifier with high gain can be realized.
[0038]
(Fourth embodiment)
FIG. 5 is a circuit diagram of a distributed amplifier according to a fourth embodiment of the present invention. In the third embodiment (FIG. 4), the amplifier circuit 501 is configured by a cascode amplifier circuit. In the fourth embodiment (FIG. 5), the amplifier circuit 501 is configured by a simple amplifier circuit. That is, the amplifier circuit 501 has the
[0039]
Similarly to the third embodiment, the present embodiment also eliminates the need for the positive constant power supply potential Vdd, and can be realized with a simple configuration with only one power supply having the negative constant power supply potential Vss. In addition, it is possible to reduce the input capacitance and to realize a distributed amplifier having a wide frequency band. In addition, since a transistor having a large gate width can be used in the amplifier circuit, a distributed amplifier with high gain can be realized.
[0040]
In the first to fourth embodiments, the case where an n-channel MOS field effect transistor is used has been described. However, a p-channel MOS field effect transistor may be used, or another field effect transistor may be used. Further, a bipolar junction transistor may be used instead of the field effect transistor. The base, emitter and collector of the bipolar junction transistor correspond to the gate, source and drain of the field effect transistor, respectively.
[0041]
The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed as being limited thereto. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof.
[0042]
The embodiment of the present invention can be applied in various ways as follows, for example.
(Appendix 1) One input transmission line for inputting a signal;
One output transmission line for outputting a signal;
A plurality of bias circuits connected to the input transmission line;
A plurality of amplifier circuits connected to the plurality of bias circuits and the output transmission line, for amplifying an input signal of the input transmission line inputted through the plurality of bias circuits and outputting the amplified signal to the output transmission line; A distributed amplifier.
(Supplementary note 2) The distributed amplifier according to supplementary note 1, wherein the amplification circuit includes a field effect transistor having a gate connected to the bias circuit, a drain connected to the output transmission line, and a source connected to the ground.
(Supplementary note 3) The distributed amplifier according to supplementary note 1, wherein the amplification circuit includes a bipolar junction transistor having a base connected to the bias circuit, a collector connected to the output transmission line, and an emitter connected to the ground.
(Supplementary note 4) The distributed amplifier according to supplementary note 1, wherein the amplification circuit is a cascode amplification circuit.
(Supplementary note 5) The distributed amplifier according to supplementary note 4, wherein the amplification circuit includes a gate-grounded field effect transistor and a source-grounded field effect transistor connected in series.
(Supplementary note 6) The distributed amplifier according to supplementary note 4, wherein the amplification circuit includes a base-grounded bipolar junction transistor and a grounded-emitter bipolar junction transistor connected in series.
(Supplementary note 7) The distributed amplifier according to supplementary note 1, wherein the bias circuit is a cascode bias circuit.
(Supplementary note 8) The distributed amplifier according to supplementary note 7, wherein the bias circuit includes a series circuit of a first field effect transistor having a common gate and a second field effect transistor having a common source.
(Supplementary note 9) The distributed amplifier according to supplementary note 8, wherein the bias circuit has a source of the second field effect transistor connected to a negative constant potential via a current source.
(Supplementary note 10) The distributed amplifier according to supplementary note 9, wherein the amplification circuit includes a third field effect transistor having a common gate and a fourth field effect transistor having a common source.
(Supplementary note 11) The distributed amplifier according to
(Supplementary note 12) The distributed amplifier according to Supplementary note 1, wherein the bias circuit includes a series circuit of a first bipolar junction transistor with grounded base and a second bipolar junction transistor with grounded emitter.
(Supplementary note 13) Two input transmission lines for inputting differential signals;
Two output transmission lines for outputting differential signals;
A plurality of bias circuits connected to the input transmission line;
A plurality of differences connected to the plurality of bias circuits and the output transmission line for amplifying an input differential signal of the input transmission line inputted through the plurality of bias circuits and outputting the amplified signal to the output transmission line A distributed amplifier having a dynamic amplifier circuit.
(Supplementary Note 14) The differential amplifier circuit includes a field effect transistor having a gate connected to the bias circuit, a drain connected to the output transmission line, and a source connected to a negative constant potential via a current source. The distributed amplifier according to
(Supplementary note 15) The distributed amplifier according to
(Supplementary note 16) The distributed amplifier according to Supplementary note 15, wherein the grounded field effect transistor and the common source field effect transistor are connected in series.
(Supplementary note 17) The distributed amplifier according to
(Supplementary note 18) The distributed amplifier according to supplementary note 17, wherein the bias circuit includes a series circuit of a first field effect transistor having a common gate and a second field effect transistor having a common source.
(Supplementary note 19) The distributed amplifier according to supplementary note 18, wherein the differential amplifier circuit includes a third gate-grounded field effect transistor and a fourth source-grounded field effect transistor connected in series.
(Supplementary note 20) The distributed amplifier according to supplementary note 19, wherein a gate of the fourth field effect transistor is connected to a source of the second field effect transistor.
[0043]
【The invention's effect】
As described above, by providing a bias circuit between the input transmission line and the amplifier circuit, the input capacitance can be reduced, and a distributed amplifier with a wide frequency band can be realized. In addition, since a transistor having a large gate width can be used in the amplifier circuit, a distributed amplifier with high gain can be realized.
[Brief description of the drawings]
FIG. 1 is a circuit diagram of a cascode distributed amplifier according to a first embodiment of the present invention.
2A is a graph showing the frequency characteristics of the distributed amplifier shown in FIG. 6, and FIG. 2B is a graph showing the frequency characteristics of the distributed amplifier shown in FIG.
FIG. 3 is a circuit diagram of a distributed amplifier according to a second embodiment of the present invention.
FIG. 4 is a circuit diagram of a cascode distributed amplifier according to a third embodiment of the present invention.
FIG. 5 is a circuit diagram of a distributed amplifier according to a fourth embodiment of the present invention.
FIG. 6 is a circuit diagram of a cascode distributed amplifier according to the prior art.
[Explanation of symbols]
101a to 101e
Claims (10)
信号を出力するための一の出力伝送線と、
前記入力伝送線に接続される複数のバイアス回路と、
前記複数のバイアス回路及び前記出力伝送線に接続され、前記複数のバイアス回路を介して入力される前記入力伝送線の入力信号を増幅して前記出力伝送線に出力するための複数の増幅回路と
を有する分布増幅器。One input transmission line for inputting signals;
One output transmission line for outputting a signal;
A plurality of bias circuits connected to the input transmission line;
A plurality of amplifier circuits connected to the plurality of bias circuits and the output transmission line, for amplifying an input signal of the input transmission line inputted via the plurality of bias circuits and outputting the amplified signal to the output transmission line; A distributed amplifier.
差動信号を出力するための2本の出力伝送線と、
前記入力伝送線に接続される複数のバイアス回路と、
前記複数のバイアス回路及び前記出力伝送線に接続され、前記複数のバイアス回路を介して入力される前記入力伝送線の入力差動信号を増幅して前記出力伝送線に出力するための複数の差動増幅回路と
を有する分布増幅器。Two input transmission lines for inputting differential signals;
Two output transmission lines for outputting differential signals;
A plurality of bias circuits connected to the input transmission line;
A plurality of differences connected to the plurality of bias circuits and the output transmission line, for amplifying an input differential signal of the input transmission line inputted through the plurality of bias circuits and outputting the amplified signal to the output transmission line A distributed amplifier having a dynamic amplifier circuit.
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