JP2019146044A - Variable gain amplifier - Google Patents
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Abstract
Description
本発明は、電気信号を増幅する増幅器の回路構成に関し、特に外部から印加する制御信号によって増幅器の利得を変化させる事が可能な可変利得増幅器に関する。 The present invention relates to a circuit configuration of an amplifier that amplifies an electric signal, and more particularly to a variable gain amplifier that can change the gain of the amplifier by a control signal applied from the outside.
従来、図１に示すようなギルバートセル型と呼ばれる可変利得増幅器が報告されている（下記非特許文献１のＦｉｇ．８参照）。
Conventionally, a variable gain amplifier called a Gilbert cell type as shown in FIG. 1 has been reported (see FIG. 8 of
図１に示す従来の可変利得増幅器は、基本的にカスコード型の差動増幅器であって、エミッタ接地型とベース接地型の複数のトランジスタが接続（カスコード接続）されており、そのような２組のカスコード接続されたトランジスタが差動動作する対を形成して差動増幅器を構成している。 The conventional variable gain amplifier shown in FIG. 1 is basically a cascode differential amplifier, in which a plurality of common emitter and common base transistors are connected (cascode connection). The cascode-connected transistors form a differentially operating pair to constitute a differential amplifier.
図１では、その入力端子ＩＮp、ＩＮnの側に対をなす２つのＮＰＮバイポーラトランジスタＱ1、Ｑ2（１０１，１０２）を備え、出力端子ＯＵＴp、ＯＵＴnの側に２組の対をなす４つのＮＰＮトランジスタＱ3〜Ｑ6（１０３〜１０６）を備えている。以下同様であるが、トランジスタの極性はＮＰＮ型に限定されるものではなくＰＮＰ型も可能であり、ＦＥＴ（電界効果トランジスタ）でもよく、以後単にトランジスタと表記する。 In FIG. 1, two NPN bipolar transistors Q 1 and Q 2 (101, 102) are paired on the input terminals INp and INn side, and two pairs are formed on the output terminals OUTp and OUTn side. It has an NPN transistor Q 3 ~Q 6 (103~106). The same applies to the following, but the polarity of the transistor is not limited to the NPN type, but may be a PNP type, which may be an FET (field effect transistor), and is simply referred to as a transistor hereinafter.
差動入力の非反転入力端子ＩＮpから入力信号がトランジスタＱ1のベースに印加され、反転入力端子ＩＮnから反転入力信号がトランジスタＱ2のベースに印加されている。入力側の差動対をなす両トランジスタＱ1およびＱ2のエミッタは、それぞれ電流源Ｉ1およびＩ2（１２１、１２２）で駆動されるとともに、エミッタ間抵抗ＲE（１０９）で互いに接続されている。 Input signal from the non-inverting input terminal INp differential input is applied to the base of the transistor Q 1, the inverted input signal is applied to the base of the transistor Q 2 from the inverting input terminal INn. The emitters of both transistors Q 1 and Q 2 forming the differential pair on the input side are driven by current sources I 1 and I 2 (121, 122), respectively, and are connected to each other by an emitter resistance R E (109). ing.
トランジスタＱ1のコレクタは、トランジスタＱ3、Ｑ5のエミッタに接続され、トランジスタＱ2のコレクタは、トランジスタＱ4、Ｑ6のエミッタに接続されており、トランジスタＱ3、Ｑ4のベースは互いに接続されてバイアス電圧Ｖbiasが印加され、トランジスタＱ5、Ｑ6のベースは互いに接続されて利得制御信号Ｖgcが印加されている。 The collector of the transistor Q 1 is connected to the emitters of the transistors Q 3 and Q 5 , the collector of the transistor Q 2 is connected to the emitters of the transistors Q 4 and Q 6 , and the bases of the transistors Q 3 and Q 4 are mutually connected. A bias voltage V bias is connected and the bases of the transistors Q 5 and Q 6 are connected to each other and a gain control signal V gc is applied.
トランジスタＱ4、Ｑ5のコレクタは、ともに負荷抵抗ＲOUT2（１０８）の一端に接続されており、出力端子ＯＵＴpにつながっている。トランジスタＱ3、Ｑ6のコレクタは、ともに負荷抵抗ＲOUT1（１０７）の一端に接続されており、反転出力端子ＯＵＴnにつながっている。 The collectors of the transistors Q 4 and Q 5 are both connected to one end of the load resistor R OUT2 (108) and connected to the output terminal OUTp. The collectors of the transistors Q 3 and Q 6 are both connected to one end of the load resistor R OUT1 (107) and connected to the inverting output terminal OUTn.
この図１の従来の可変利得増幅器では、利得制御信号Ｖgcの電圧レベルがＶbiasに比べて充分低い場合には、トランジスタＱ5,Ｑ6がオフ動作となる。この場合、トランジスタＱ1〜Ｑ4によって構成されるカスコード型の差動増幅器として動作するため、大きな利得を有する増幅器として動作する。 In the conventional variable gain amplifier of FIG. 1, when the voltage level of the gain control signal V gc is sufficiently lower than V bias , the transistors Q 5 and Q 6 are turned off. In this case, since it operates as a cascode type differential amplifier constituted by the transistors Q 1 to Q 4 , it operates as an amplifier having a large gain.
一方、利得制御信号Ｖgcの電圧レベルをＶbiasと同程度に近づけた場合には、トランジスタＱ5,Ｑ6がオン動作となる。その場合、反転出力端子ＯＵＴnからは、非反転入力端子ＩＮpへの入力信号がトランジスタＱ1およびＱ3で反転増幅された信号と、反転入力端子ＩＮnへの入力信号がトランジスタＱ2およびＱ6で反転増幅された信号の和が出力される。ここでＩＮp,ＩＮnには差動信号が入力されているため、トランジスタＱ1およびＱ3を通じて伝わる信号と、トランジスタＱ2およびＱ6を通じて伝わる信号は弱めあう方向に働き、結果として利得が小さな増幅器として動作することとなる。 On the other hand, when the voltage level of the gain control signal V gc is brought close to V bias , the transistors Q 5 and Q 6 are turned on. In that case, from the inverting output terminal OUTn, a signal input signal to the non-inverting input terminal INp is inverted and amplified by the transistors Q 1 and Q 3, the input signal to the inverting input terminal INn is in the transistors Q 2 and Q 6 The sum of the inverted and amplified signals is output. Here, since differential signals are input to INp and INn, the signals transmitted through the transistors Q 1 and Q 3 and the signals transmitted through the transistors Q 2 and Q 6 work in a weakening direction, resulting in a small gain. Will operate as.
上記の原理によって、図１に示す回路では、利得制御信号Ｖgcの電圧レベルがＶbiasに対して低いと高利得特性が得られ、利得制御信号Ｖgcの電圧レベルをＶbiasに近づけると低利得特性が得られる可変利得増幅器が実現される。 By the above principle, the circuit shown in FIG. 1, the voltage level of the gain control signal V gc is low relative to V bias high gain characteristic is obtained, the closer the voltage level of the gain control signal V gc to V bias low A variable gain amplifier capable of obtaining gain characteristics is realized.
可変利得増幅器は、例えば光通信システムの送受信器における電気信号の増幅に用いられる。近年の光通信システムでは、信号レートを向上させるために通過信号帯域の増加と共に信号の多値化が検討されており、広範囲の利得設定において、帯域変動が小さくかつ線形動作を維持できる可変利得増幅器が必要とされている。 The variable gain amplifier is used for amplification of an electric signal in a transmitter / receiver of an optical communication system, for example. In recent optical communication systems, in order to improve the signal rate, signal multi-leveling has been studied along with an increase in the pass signal band, and a variable gain amplifier that can maintain a linear operation with a small band fluctuation in a wide range of gain settings. Is needed.
図１に示す従来の可変利得増幅器では、前述した通り利得を変える動作時に、トランジスタＱ5,Ｑ6のオン/オフ動作を切り替える。すなわち、トランジスタＱ3〜Ｑ6を流れる直流電流が利得設定に依存して変化する。一般的にトランジスタの駆動力は流れる直流電流の値に依存するため、図１に示す従来の回路構成では、増幅器が有する信号通過帯域が利得設定に応じて大きく変化してしまう点が課題であった。 The conventional variable gain amplifier shown in FIG. 1 switches the on / off operation of the transistors Q 5 and Q 6 during the operation of changing the gain as described above. That is, the direct current flowing through the transistors Q 3 to Q 6 changes depending on the gain setting. Since the driving force of a transistor generally depends on the value of a flowing direct current, the problem with the conventional circuit configuration shown in FIG. 1 is that the signal passband of the amplifier changes greatly depending on the gain setting. It was.
また、トランジスタを流れる電流が駆動力が最大となる直流電流の値から大きく外れると、高周波信号を扱う際のＴr、Ｔf（立ち上がり時間および立下り時間）の差が大きくなり、線形増幅する事が難しくなる。よって広い利得設定範囲において、線形動作を維持することが難しいという点も課題であった。 Also, if the current flowing through the transistor deviates significantly from the direct current value at which the driving force is maximum, the difference between Tr and Tf (rise time and fall time) when handling a high frequency signal becomes large, and linear amplification may occur. It becomes difficult. Therefore, it is difficult to maintain linear operation in a wide gain setting range.
本発明は、このような課題を解決すべくなされたもので、その目的とするところは、広い利得設定範囲において、従来回路よりも帯域変動が小さく、かつ線形動作を維持することが可能な可変利得増幅器を提供することにある。 The present invention has been made to solve such a problem, and the object of the present invention is to provide a variable that can maintain a linear operation with a smaller band fluctuation than a conventional circuit in a wide gain setting range. It is to provide a gain amplifier.
本発明は、このような目的を達成するために、以下のような構成を備えることを特徴とする。 In order to achieve such an object, the present invention is characterized by having the following configuration.
（発明の構成１）
２組のカスコード接続された複数のトランジスタが差動対をなすカスコード型の差動増幅器によって構成された可変利得増幅器であって、
対をなすカスコード接続されたトランジスタの接続点の間に、利得制御信号が印加される可変抵抗部を備える
ことを特徴とする可変利得増幅器。
(
A variable gain amplifier configured by a cascode differential amplifier in which two sets of cascode-connected transistors form a differential pair,
A variable gain amplifier comprising a variable resistance section to which a gain control signal is applied between connection points of a pair of cascode-connected transistors.
（発明の構成２）
前記可変抵抗部が２つのＦＥＴを含む回路によって構成され、
一方のＦＥＴのソースおよび他方のＦＥＴのドレインが、前記カスコード接続されたトランジスタの接続点の対の一方に接続され、
他方のＦＥＴのソースおよび一方のＦＥＴのドレインが、前記カスコード接続されたトランジスタの接続点の対の他方に接続され、
両ＦＥＴのゲートに前記利得制御信号が入力される
ことを特徴とする発明の構成１に記載の可変利得増幅器。
(Configuration 2)
The variable resistance unit is configured by a circuit including two FETs,
The source of one FET and the drain of the other FET are connected to one of the pair of junctions of the cascode-connected transistors;
The source of the other FET and the drain of one FET are connected to the other of the pair of cascode-connected transistors,
2. The variable gain amplifier according to
（発明の構成３）
前記可変抵抗部が２つのＦＥＴを含む回路によって構成され、
２つの前記ＦＥＴはソース同士が接続され、
２つの前記ＦＥＴのドレインは前記対をなすカスコード接続されたトランジスタの接続点にそれぞれ接続され、
両ＦＥＴのゲートに前記利得制御信号が入力される
ことを特徴とする発明の構成１に記載の可変利得増幅器。
(
The variable resistance unit is configured by a circuit including two FETs,
The two FETs have their sources connected together,
The drains of the two FETs are respectively connected to the connection points of the pair of cascode-connected transistors,
2. The variable gain amplifier according to
（発明の構成４）
２つの前記ＦＥＴのドレインと、前記対をなすカスコード接続されたトランジスタの接続点の間の配線長は略等しく、かつ２つの前記ＦＥＴのソース同士の間の配線長よりも短くなる位置に２つの前記ＦＥＴを配置する
ことを特徴とする発明の構成３に記載の可変利得増幅器。
(Configuration 4)
The wiring length between the drains of the two FETs and the connection point of the pair of cascode-connected transistors is approximately equal, and the two wiring lengths are shorter than the wiring length between the sources of the two FETs. 4. The variable gain amplifier according to
（発明の構成５）
前記可変抵抗部を構成する２つの前記ＦＥＴの前記ソース同士の接続点にＲＣ並列回路がさらに挿入される
ことを特徴とする発明の構成３または４に記載の可変利得増幅器。
(Structure 5 of the invention)
5. The variable gain amplifier according to
（発明の構成６）
２組のカスコード接続された３つ以上のトランジスタが差動対をなす多段カスコード型の差動増幅器によって構成された可変利得増幅器であって、
少なくともいずれか一組の対をなすカスコード接続されたトランジスタの接続点の間に前記可変抵抗部を備える
ことを特徴とする、発明の構成１から５のいずれか１項に記載の可変利得増幅器。
(Configuration 6)
A variable gain amplifier configured by a multi-stage cascode differential amplifier in which two or more cascode-connected three or more transistors form a differential pair;
6. The variable gain amplifier according to any one of
（発明の構成７）
構成が同じか、または異なる前記可変抵抗部を複数備え、各前記可変抵抗部に印加される利得制御信号が同一であるか、または異なる制御信号であって、独立に変化させて全体の特性を調整可能とした
ことを特徴とする、発明の構成６に記載の可変利得増幅器。
(Configuration 7)
A plurality of the variable resistor units having the same or different configurations are provided, and the gain control signals applied to the variable resistor units are the same or different, and are independently changed to change the overall characteristics. The variable gain amplifier according to
以上記載したような本発明によれば、差動対をなすカスコード接続されたトランジスタの接続点の間に可変抵抗部を備えたので、従来回路よりも広い利得設定範囲において、帯域変動が小さく、かつ線形動作を維持することができる可変利得増幅器を提供することが可能となる。 According to the present invention as described above, since the variable resistance portion is provided between the connection points of the cascode-connected transistors forming the differential pair, the band fluctuation is small in a wider gain setting range than the conventional circuit, It is also possible to provide a variable gain amplifier that can maintain linear operation.
以下、図面を参照しながら本発明の実施形態について詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
（実施形態１の実施例１）
図２に、本発明の可変利得増幅器の実施形態１の実施例１の回路図を示す。図２に示す本発明の可変利得増幅器はカスコード型の差動増幅器であって、その入力側に差動対をなす２つのトランジスタＱ1、Ｑ2（２０１，２０２）を備え、出力側に差動対をなす２つのトランジスタＱ3、Ｑ4（２０３，２０４）を備えている。
(Example 1 of Embodiment 1)
FIG. 2 shows a circuit diagram of the first embodiment of the variable gain amplifier according to the first embodiment of the present invention. The variable gain amplifier of the present invention shown in FIG. 2 is a cascode differential amplifier, and includes two transistors Q 1 and Q 2 (201, 202) forming a differential pair on the input side, and a differential on the output side. Two transistors Q 3 and Q 4 (203, 204) forming a moving pair are provided.
差動入力の非反転入力端子ＩＮpから入力信号がトランジスタＱ1のベースに印加され、反転入力端子ＩＮnから反転入力信号がトランジスタＱ2のベースに印加されている。入力側の差動対をなす両トランジスタＱ1およびＱ2のエミッタは、それぞれ電流源Ｉ1およびＩ2（２２１、２２２）で駆動されるとともに、エミッタ間抵抗ＲE（２０９）で互いに接続されている。 Input signal from the non-inverting input terminal INp differential input is applied to the base of the transistor Q 1, the inverted input signal is applied to the base of the transistor Q 2 from the inverting input terminal INn. The emitters of both transistors Q 1 and Q 2 forming a differential pair on the input side are driven by current sources I 1 and I 2 (221, 222), respectively, and are connected to each other by an emitter resistance R E (209). ing.
トランジスタＱ1のコレクタはカスコード接続の接続点Ｐ1においてトランジスタＱ3のエミッタに接続され、トランジスタＱ2のコレクタはカスコード接続の接続点Ｐ2においてトランジスタＱ4のエミッタに接続されており、トランジスタＱ3、Ｑ4のベースは互いに接続されてバイアス電圧Ｖbiasが印加されている。 The collector of the transistor Q 1 is connected to the emitter of the transistor Q 3 at the cascode connection node P 1 , and the collector of the transistor Q 2 is connected to the emitter of the transistor Q 4 at the cascode connection node P 2 . 3 and the bases of Q 4 are connected to each other and applied with a bias voltage V bias .
トランジスタＱ4のコレクタは、負荷抵抗ＲOUT2（２０８）の一端に接続されて出力端子ＯＵＴpにつながり、トランジスタＱ3のコレクタは、負荷抵抗ＲOUT1（２０７）の一端に接続されて反転出力端子ＯＵＴnにつながっている。 The collector of the transistor Q 4 is connected to one end of the load resistor R OUT2 (208) and connected to the output terminal OUTp, and the collector of the transistor Q 3 is connected to one end of the load resistor R OUT1 (207) and connected to the inverting output terminal OUTn. Connected to.
このような構成により、トランジスタＱ1とトランジスタＱ3は、いわゆるカスコード接続をなしており、トランジスタＱ2とトランジスタＱ4も同様であって、２組のカスコード接続された複数のトランジスタが差動対をなす、カスコード型の差動増幅器として動作する。 With such a configuration, the transistor Q 1 and the transistor Q 3 are in a so-called cascode connection, and the transistor Q 2 and the transistor Q 4 are the same, and two sets of cascode-connected transistors are connected to a differential pair. It operates as a cascode type differential amplifier.
本発明では、トランジスタＱ1のコレクタとトランジスタＱ3のエミッタの接続点Ｐ1と、トランジスタＱ2のコレクタとトランジスタＱ4のエミッタの接続点Ｐ2の間に可変抵抗部Ｒv（２１０）が設けられており、利得制御信号Ｖgcは可変抵抗部Ｒvの抵抗値ｒvを制御しているのが特徴点である。 In the present invention, a connection point P 1 of the emitter of the collector of the transistor Q 3 of the transistor Q 1, the variable resistor Rv (210) is provided between the connecting point P 2 of the emitter of the collector and the transistor Q 4 of the transistor Q 2 The gain control signal V gc is characterized by controlling the resistance value rv of the variable resistance portion Rv.
図２の本発明の実施形態１の実施例１の可変利得増幅器では、カスコード接続の接続点Ｐ1（あるいはＰ2）からは、トランジスタＱ1（あるいはＱ2）のコレクタ抵抗、カスコードトランジスタＱ3（あるいはＱ4）のエミッタ抵抗、および可変抵抗部Ｒvが見える。
In the variable gain amplifier according to Example 1 of
可変抵抗部Ｒvの抵抗値ｒvがコレクタ抵抗とエミッタ抵抗の並列抵抗に比べて充分大きい（例えば10倍以上の）場合には、ＩＮpに入力された信号のほぼ全ての成分がトランジスタＱ1およびＱ3を通って反転増幅され、ＯＵＴnに出力される。また、ＩＮnに入力された信号も同様にほぼ全ての成分がトランジスタＱ2およびＱ4を通って反転増幅され、ＯＵＴpに出力される。すなわち差動のカスコード増幅器として動作するため、大きい利得を有する増幅器となる。 When the resistance value rv of the variable resistance section Rv is sufficiently larger than the parallel resistance of the collector resistance and the emitter resistance (for example, 10 times or more), almost all components of the signal input to INp are transistors Q 1 and Q 3 is inverted and amplified and output to OUTn. Similarly, nearly all of the components are also input signals to INn are inverted and amplified through the transistor Q 2 and Q 4, and output to OUTp. That is, since it operates as a differential cascode amplifier, the amplifier has a large gain.
一方で、可変抵抗部Ｒvの抵抗値ｒvがトランジスタのコレクタ抵抗とエミッタ抵抗に比べて同程度あるいは小さい（例えば数倍程度あるいはそれ以下の）場合には、トランジスタＱ1およびＱ2によって反転増幅された差動信号の一部が、可変抵抗部Ｒvの方向に流れて打ち消しあうため、ＯＵＴpおよびＯＵＴnに出力される信号の強度が低下し、利得が低下する。 On the other hand, when the resistance value rv of the variable resistance portion Rv is about the same or smaller (for example, about several times or less) than the collector resistance and emitter resistance of the transistor, it is inverted and amplified by the transistors Q 1 and Q 2 . Since some of the differential signals flow in the direction of the variable resistor Rv and cancel each other, the intensity of the signal output to OUTp and OUTn is reduced, and the gain is reduced.
例えば可変抵抗部Ｒvの抵抗値ｒv＝０の条件下では、全ての差動信号が可変抵抗部Ｒvを通じて打ち消し合うため、増幅器としての利得がゼロになる。このとき、カスコード接続の接続点Ｐ1およびＰ2は差動対をなす接続点同士であるため、Ｐ1およびＰ2の直流電位は等しくなり、可変抵抗部Ｒvには直流電流は流れない。また同様にエミッタ間抵抗ＲEも差動対をなす接続点間に接続されているため、直流電流は流れない。 For example, under the condition that the resistance value rv = 0 of the variable resistor portion Rv, all the differential signals cancel each other through the variable resistor portion Rv, so that the gain as an amplifier becomes zero. At this time, since the connection points P 1 and P 2 of the cascode connection are connection points forming a differential pair, the DC potentials of P 1 and P 2 are equal, and no DC current flows through the variable resistance portion Rv. Similarly, since the emitter resistance R E is connected between the connection points forming the differential pair, no direct current flows.
よって本発明で提案する回路では、利得設定（可変抵抗部Ｒvの抵抗値ｒv）に寄らずトランジスタＱ1〜Ｑ4に流れる直流電流の値は常に一定値（Ｉ）であり、トランジスタの駆動力を一定に保ちながら可変抵抗部Ｒvの抵抗値ｒvを制御することで、広い利得設定範囲において、線形動作を維持しつつ利得制御が可能な可変利得増幅器を実現することができる。 Therefore, in the circuit proposed in the present invention, the value of the direct current flowing through the transistors Q 1 to Q 4 is always a constant value (I) regardless of the gain setting (resistance value rv of the variable resistor Rv), and the driving power of the transistor By controlling the resistance value rv of the variable resistor section Rv while maintaining a constant value, it is possible to realize a variable gain amplifier capable of gain control while maintaining linear operation in a wide gain setting range.
また本発明のカスコード型の増幅器では、カスコード接続されたトランジスタの接続点Ｐ1、Ｐ2にはトランジスタＱ3あるいはＱ4のエミッタが接続され、低インピーダンスであるため、その接続点に形成される極のＲＣ時定数が小さく、増幅器全体の信号通過帯域を制限する要因にはなりにくい。 In the cascode amplifier of the present invention, the emitter of the transistor Q 3 or Q 4 is connected to the connection points P 1 and P 2 of the cascode-connected transistors and has a low impedance. The RC time constant of the pole is small, and it is difficult to limit the signal pass band of the entire amplifier.
つまり本発明では、可変抵抗部Ｒvの抵抗値ｒvを変化させると、カスコード接続されたトランジスタの間の接続点Ｐ1、Ｐ2に形成される極のＲＣ時定数が変化するものの、増幅器全体の信号通過帯域に与える影響は僅かとなる。よって本発明では利得変化時の帯域幅の変動が小さく、広範囲の利得設定条件下で線形動作が可能な可変利得増幅器を実現することができる。 In other words, in the present invention, when the resistance value rv of the variable resistor portion Rv is changed, the RC time constant of the pole formed at the connection points P 1 and P 2 between the cascode-connected transistors changes, but the entire amplifier is The effect on the signal passband is minimal. Therefore, in the present invention, it is possible to realize a variable gain amplifier capable of performing a linear operation under a wide range of gain setting conditions with a small variation in bandwidth when the gain is changed.
（実施形態１の実施例２、３）
図３、図４には、本発明の可変利得増幅器の実施形態１の実施例２、３として、例えば可変抵抗部ＲvをＦＥＴ（電界効果トランジスタ）で実現した実施例の回路図を示す。
(Examples 2 and 3 of Embodiment 1)
3 and 4 are circuit diagrams of Examples in which the variable resistor Rv is realized by, for example, an FET (Field Effect Transistor) as Examples 2 and 3 of
図３の実施形態１の実施例２の回路では、ゲートに共通の利得制御信号Ｖgcが印加され並列接続される２つのＦＥＴ（ＦＥＴ1：３１１、ＦＥＴ2：３１２）により、可変抵抗部Ｒvが構成されている。
In the circuit of Example 2 of
図４の実施形態１の実施例３の回路では、ゲートに共通の利得制御信号Ｖgcが印加され直列接続される２つのＦＥＴ（ＦＥＴ1：４１１、ＦＥＴ2：４１２）により、可変抵抗部Ｒvが構成されている。図３、図４の、その他の部分は図２と同様であるので説明を省略する。
In the circuit of Example 3 of
一般的に差動増幅器は、同相のノイズ信号除去等の観点から信号経路が差動対称であること、すなわち差動対を成す各端子に接続される素子のサイズ、数、端子の種類が同一であることが望まれる。 In general, a differential amplifier has a signal path that is differentially symmetrical from the standpoint of removing in-phase noise signals, that is, the size, number, and types of elements connected to each terminal of a differential pair are the same. It is desirable that
実施形態１の図３、図４の構成では、トランジスタＱ3およびＱ4のサイズが等しく、トランジスタＱ1およびＱ2のサイズが等しく、ＦＥＴ1およびＦＥＴ2のサイズが等しい場合には、差動増幅器中の可変抵抗（を構成するＦＥＴ）が接続される差動の端子に接続される素子のサイズ、数、端子の種類は全て同一となる。 In the configurations of FIGS. 3 and 4 of the first embodiment, the transistors Q 3 and Q 4 are equal in size, the transistors Q 1 and Q 2 are equal in size, and the sizes of FET 1 and FET 2 are equal. The size, number, and types of terminals of the elements connected to the differential terminal to which the variable resistor (which constitutes the FET) in the amplifier is connected are all the same.
前述のように、本発明で提案する可変抵抗部Ｒvの構成では、可変抵抗部Ｒvの抵抗値が小さいほど低い利得特性となり、可変抵抗部Ｒvの抵抗値ｒv＝０のとき増幅器の利得はゼロになる。しかし図３、図４のようにＦＥＴで可変抵抗を実現する場合には、利得制御信号Ｖgcが充分大きい状態であってもＦＥＴのソース-ドレイン間には有限のオン抵抗が生じるため、増幅器の利得をゼロにすることは出来ないという課題が発生する。 As described above, in the configuration of the variable resistor portion Rv proposed in the present invention, the gain characteristic becomes lower as the resistance value of the variable resistor portion Rv becomes smaller, and the gain of the amplifier is zero when the resistance value rv = 0 of the variable resistor portion Rv. become. However, when the variable resistance is realized by the FET as shown in FIGS. 3 and 4, a finite on-resistance is generated between the source and drain of the FET even when the gain control signal V gc is sufficiently large. There arises a problem that the gain cannot be made zero.
ＦＥＴのオン抵抗はゲート幅に反比例するため、ゲート幅の大きいＦＥＴを用いれば制御可能な利得変化の幅を大きくすることが出来るが、ゲート幅を大きくするとＦＥＴに付随する寄生容量が大きくなり、増幅器全体の信号通過帯域が劣化してしまう。このため、２つのＦＥＴをどのように接続して可変抵抗部Ｒvを構成するか、という回路構成が重要となる。 Since the on-resistance of the FET is inversely proportional to the gate width, the width of the gain change that can be controlled can be increased if a FET with a large gate width is used, but if the gate width is increased, the parasitic capacitance associated with the FET increases. The signal pass band of the entire amplifier is deteriorated. For this reason, the circuit configuration of how the two FETs are connected to form the variable resistance portion Rv is important.
差動信号経路の差動対称性を維持しながら、信号経路上の寄生容量を小さく抑え、利得変化の幅の大きな可変利得増幅器を実現するという観点からは、可変抵抗部Ｒvを構成する２つのＦＥＴ（ＦＥＴ1、ＦＥＴ2）のドレイン端子、ソース端子それぞれに付随する寄生容量に大きな差が無い場合（ソース端子の寄生容量≒ドレイン端子の寄生容量の場合）には、差動対称性を維持しながら、より小さなゲート幅の（寄生容量の小さな）ＦＥＴを用いて、可変抵抗部Ｒｖを構成することが望まれる。例えば図３に示すように２つのＦＥＴ（ＦＥＴ1、ＦＥＴ2）をソース-ドレイン端子を逆にして並列接続する逆並列の構成であれば、ＦＥＴが並列接続されているためにオン抵抗の合成抵抗は小さな値を実現し易く、かつ差動対称性を維持することが可能であり、望ましい。 From the standpoint of realizing a variable gain amplifier having a large gain change width while maintaining the differential symmetry of the differential signal path while keeping the parasitic capacitance on the signal path small, two variable resistors Rv are configured. Maintains differential symmetry when there is no significant difference in the parasitic capacitance associated with the drain terminal and source terminal of the FET (FET 1 , FET 2 ) (when the parasitic capacitance of the source terminal ≒ the parasitic capacitance of the drain terminal). However, it is desirable to configure the variable resistance portion Rv using an FET having a smaller gate width (small parasitic capacitance). For example, as shown in FIG. 3, in the case of an anti-parallel configuration in which two FETs (FET 1 and FET 2 ) are connected in parallel with the source-drain terminals reversed, since the FETs are connected in parallel, the on-resistance is synthesized. The resistance is desirable because it is easy to realize a small value and can maintain differential symmetry.
一方で、ゲート幅を短く分割したマルチフィンガ構成のＦＥＴでフィンガ数が偶数である場合や、ソース端子がバックゲート(半導体基板)と短絡されるＦＥＴの場合などでは、可変抵抗部Ｒvを構成する２つのＦＥＴ（ＦＥＴ1、ＦＥＴ2）のドレイン端子およびソース端子に付随する寄生容量に大きな差が生じる場合がある（ソース端子の寄生容量＞ドレイン端子の寄生容量）。 On the other hand, when the number of fingers is an even number in a multi-finger configuration FET with a gate width divided short, or in the case where the source terminal is short-circuited with a back gate (semiconductor substrate), the variable resistance portion Rv is configured. There may be a large difference in parasitic capacitance associated with the drain terminal and the source terminal of the two FETs (FET 1 , FET 2 ) (parasitic capacitance of the source terminal> parasitic capacitance of the drain terminal).
その場合には、ＦＥＴのソース端子を信号経路上に接続することは、高利得時（ＦＥＴがオフ動作時）の増幅器全体の信号通過帯域を劣化させてしまう要因になるため望ましく無い。そこで、例えば図４に示すように２つのＦＥＴ（ＦＥＴ1、ＦＥＴ2）のソース端子を接続して、ドレイン端子がトランジスタＱ1およびＱ2のコレクタ端子（すなわち接続点Ｐ1、Ｐ2）に接続されるように直列接続する（対向直列接続する）ことで、信号経路上の寄生容量を小さく抑えることができ、広帯域な可変利得増幅器を実現することができる。 In that case, it is not desirable to connect the source terminal of the FET on the signal path because it causes deterioration of the signal pass band of the entire amplifier at the time of high gain (when the FET is turned off). Therefore, for example, as shown in FIG. 4, the source terminals of two FETs (FET 1 , FET 2 ) are connected, and the drain terminals are connected to the collector terminals of the transistors Q 1 and Q 2 (ie, connection points P 1 , P 2 ). By connecting in series so as to be connected (facing in series with each other), the parasitic capacitance on the signal path can be reduced, and a wide-band variable gain amplifier can be realized.
また低利得時（ＦＥＴ1、ＦＥＴ2がオン動作時）には、ＦＥＴのドレイン-ソース間抵抗が小さくなるため、ソース端子の寄生容量が信号経路上から見えることになるが、２つのＦＥＴ素子のソース端子を接続した点は、差動信号上の中点であるため仮想的なＡＣ接地端子とみなせるため、そこに生じる寄生容量による増幅器全体の信号通過帯域劣化は僅かである。 Further, when the gain is low (when FET 1 and FET 2 are on), the drain-source resistance of the FET becomes small, so that the parasitic capacitance of the source terminal can be seen from the signal path. Since the point where the source terminals are connected is the midpoint on the differential signal, it can be regarded as a virtual AC ground terminal, and therefore the signal passband degradation of the entire amplifier due to the parasitic capacitance generated there is slight.
実回路に搭載する場合には、可変抵抗部を挿入する接続点Ｐ1、Ｐ2の間に有限の距離が存在し、Ｐ1−ＦＥＴ1間、ＦＥＴ1−ＦＥＴ2間、Ｐ2−ＦＥＴ2間をそれぞれ接続するための配線が必要である。Ｐ1−ＦＥＴ1間の配線の寄生容量およびＰ2−ＦＥＴ2間の配線の寄生容量は、それぞれ差動信号経路上の寄生容量となり、差動増幅器全体の信号通過帯域を劣化させる要因となる。 When mounted on an actual circuit, there is a finite distance between the connection points P 1 and P 2 for inserting the variable resistance portion, between P 1 -FET 1, between FET 1 -FET 2 , and P 2 -FET. Wiring is required to connect the two . The parasitic capacitance of the wiring between P 1 and FET 1 and the parasitic capacitance of the wiring between P 2 and FET 2 become parasitic capacitances on the differential signal path, respectively, and cause deterioration of the signal pass band of the entire differential amplifier. .
一方で、ＦＥＴ1−ＦＥＴ2間の配線寄生容量は前述した通り、増幅器全体の信号通過帯域を大きく劣化させることは無い。よって差動信号経路の差動対称性を維持しながら、信号経路上の寄生容量を小さく抑えるためには、Ｐ1−ＦＥＴ1間配線長≒Ｐ2−ＦＥＴ2間の配線長＜ＦＥＴ1−ＦＥＴ2間の配線長、となる位置に２つのＦＥＴを配置することが望ましい。 On the other hand, the parasitic parasitic capacitance between the FET 1 and FET 2 does not greatly deteriorate the signal pass band of the entire amplifier as described above. Therefore, in order to keep the parasitic symmetry on the signal path small while maintaining the differential symmetry of the differential signal path, the wiring length between P 1 and FET 1 ≈ the wiring length between P 2 and FET 2 <FET 1 − It is desirable to arrange two FETs at a position where the wiring length between the FETs 2 becomes.
すなわち、図４において２つのＦＥＴ（ＦＥＴ1：４１１、ＦＥＴ2：４１２）は、互いの間隔をあけて、対をなすカスコード接続の接続点Ｐ1，Ｐ2に同程度に近い位置に配置されている。２つのＦＥＴのドレインと、対をなすカスコード接続されたトランジスタの接続点Ｐ1，Ｐ2の間の配線長は略等しく、かつ２つのＦＥＴのソース同士の間の配線長よりも短くなるように配置されている。 That is, in FIG. 4, two FETs (FET 1 : 411, FET 2 : 412) are arranged at positions close to the connection points P 1 and P 2 of the cascode connection that form a pair with a space between each other. ing. The wiring length between the drains of the two FETs and the connection points P 1 and P 2 of the pair of cascode-connected transistors is substantially equal and shorter than the wiring length between the sources of the two FETs. Is arranged.
（利得の周波数特性と出力信号の全高調波歪特性）
図５において、図５（ａ）は本発明の回路（図３に示す回路）、図５（ｂ）は従来回路（図１に示す回路）の両可変利得増幅器においてそれぞれ、高利得（低周波帯での利得≒5dB）と低利得（低周波帯での利得≒-10dB）の２つの利得設定をした時の利得の周波数特性を示したグラフである。
(Gain frequency characteristics and total harmonic distortion characteristics of output signal)
5 (a) is a circuit of the present invention (circuit shown in FIG. 3), and FIG. 5 (b) is a high gain (low frequency) circuit in both variable gain amplifiers of the conventional circuit (circuit shown in FIG. 1). It is a graph showing the frequency characteristics of the gain when two gain settings are made, that is, gain in the band≈5 dB) and low gain (gain in the low frequency band≈−10 dB).
また図６は、本発明の回路および従来回路において、10GHzの理想的な正弦波の様々な入力振幅（横軸）に対して、出力信号の振幅が150ｍＶｐｐになるように利得設定をした際の、出力信号の全高調波歪特性(ＴＨＤ：縦軸) を表すグラフである。 FIG. 6 shows a case where gain is set so that the amplitude of the output signal is 150 mVpp with respect to various input amplitudes (horizontal axis) of an ideal sine wave of 10 GHz in the circuit of the present invention and the conventional circuit. 4 is a graph showing total harmonic distortion characteristics (THD: vertical axis) of an output signal.
図５および図６の両グラフは、90ｎｍ世代のＢｉＣＭＯＳプロセスパラメタを用いて計算しており、各定数は負荷抵抗ＲOUT1＝ＲOUT2＝280Ω、エミッタ間抵抗ＲE＝250Ω、電流値Ｉ＝2ｍＡ、トランジスタＱ1およびＱ2のエミッタ長＝2.2μｍ、トランジスタＱ3〜Ｑ6のエミッタ長＝2.0μｍに設定した場合の結果である。 Both the graphs of FIGS. 5 and 6 are calculated using the 90 nm generation BiCMOS process parameters. The constants are load resistance R OUT1 = R OUT2 = 280Ω, emitter resistance R E = 250Ω, and current value I = 2 mA. The results are obtained when the emitter lengths of the transistors Q 1 and Q 2 are set to 2.2 μm and the emitter lengths of the transistors Q 3 to Q 6 are set to 2.0 μm.
図５より、ともに同じ5dBから-10dBの15dBの設定利得の変化幅に対して、従来回路（図５（ｂ））では、信号通過帯域（-3dB帯域）が(32.8GHz-24.6GHz)／24.6GHz×100％≒33％と大きく変動しているのに対し、本発明の回路（図５（ａ））では、(31.4GHz-33.0GHz)／33.0GHz×100％≒5％と変動は僅かで、帯域幅の変動率が１／６以下にまで低減出来ることが分かる。 From Fig. 5, the signal pass band (-3dB band) is (32.8GHz-24.6GHz) / in the conventional circuit (Fig. 5 (b)) for the same 15dB setting gain change range from 5dB to -10dB. 24.6GHz x 100% ≒ 33%, while the circuit of the present invention (Fig. 5 (a)) is (31.4GHz-33.0GHz) /33.0GHz x 100% ≒ 5%. It can be seen that the bandwidth variation rate can be reduced to 1/6 or less.
また図６より、従来回路では入力振幅が大きくなる（すなわち利得設定を下げる）と出力信号の歪成分が増え、入力振幅500ｍＶｐｐ時にはＴＨＤ≒8％まで劣化しているのに対し、本発明の提案回路では入力振幅500ｍＶｐｐ時でもＴＨＤ≒3.2％に留まっている。この事からも、本発明の可変利得増幅器によって、より広い利得範囲で線形動作が可能であることが分かる。 Further, as shown in FIG. 6, in the conventional circuit, when the input amplitude is increased (that is, the gain setting is lowered), the distortion component of the output signal increases, and when the input amplitude is 500 mVpp, THD≈8% is deteriorated. In the circuit, even when the input amplitude is 500 mVpp, THD≈3.2% remains. From this, it can be seen that the variable gain amplifier of the present invention enables linear operation in a wider gain range.
上記の本発明の可変利得増幅器の実施形態１（図２〜図４）では、いずれも入力側の差動対をなす両トランジスタＱ1、Ｑ2のエミッタ間にエミッタ間抵抗ＲEを挿入し、電流源を２つ備える回路例を用いて説明した。しかし、本発明ではカスコード型の差動増幅器の対をなすカスコード接続されたトランジスタの接続点の間（トランジスタＱ1のコレクタとトランジスタＱ3のエミッタの接続点Ｐ1と、トランジスタＱ2のコレクタとトランジスタＱ4のエミッタの接続点Ｐ2の間）に可変抵抗部Ｒvが接続された構成であれば同様の効果が得られるため、エミッタ間抵抗ＲEは必須ではない。 In the first embodiment (FIGS. 2 to 4) of the variable gain amplifier of the present invention described above, an emitter resistance R E is inserted between the emitters of both transistors Q 1 and Q 2 that form a differential pair on the input side. The circuit example provided with two current sources has been described. However, a connection point P 1 of the emitter of the collector of the transistor Q 3 between (transistors to Q 1 connection point of the cascode connected transistors paired cascode differential amplifier in the present invention, the collector of the transistor Q 2 since the same effect as long as the configuration variable resistor Rv is connected to the emitter between the connection point P 2) of the transistor Q 4 is obtained, emitter resistance R E is not essential.
例えば図７にある実施形態１の実施例４の回路図に示すように、入力側の差動対をなすトランジスタＱ1、Ｑ2のエミッタ間にエミッタ間抵抗ＲEを設けずに直接接続して、単一の電流源Ｉ0（７２０）で駆動する回路構成や、図示はしないがエミッタ間抵抗ＲEに帯域延伸用の容量素子を並列に備える回路構成など様々な構成を取ることが出来る。
For example, as shown in the circuit diagram of Example 4 of
またトランジスタＱ1〜Ｑ4にバイポーラトランジスタを用いた例を説明したが、本発明はこれらをＦＥＴ（電界効果トランジスタ）に置き換えた例でも同様の効果を得られることは明らかであり、これに限るものではない。 Although an example using bipolar transistors as the transistors Q 1 to Q 4 has been described, it is clear that the present invention can obtain the same effect even in an example in which these transistors are replaced with FETs (field effect transistors). It is not a thing.
図８には、本発明の実施形態２の可変利得増幅器の実施例の回路図を示す。実施形態１との相違点は、可変抵抗部Ｒvの２つのＦＥＴ（８１１、８１２）の直列接続回路の間にＲＣ並列回路（８１３，８１４）を設けて構成している点である。図８の、その他の部分は図４と同様であるので説明を省略する。 FIG. 8 shows a circuit diagram of an example of the variable gain amplifier according to the second embodiment of the present invention. The difference from the first embodiment is that an RC parallel circuit (813, 814) is provided between the series connection circuits of two FETs (811, 812) of the variable resistance portion Rv. The other parts of FIG. 8 are the same as those of FIG.
本発明の可変利得増幅器では、利得設定を変えて動作させた時に従来例よりも信号通過帯域幅の変動を大幅に抑制できることは前述した通りである。しかし、それでも図５（ａ）からは、利得低下時（利得設定＝-10ｄB）に僅かに通過帯域が逆に広がる（31.4GHzから33.0GHz）ことが確認される。 As described above, in the variable gain amplifier according to the present invention, when the gain setting is changed and operated, the fluctuation of the signal pass bandwidth can be significantly suppressed as compared with the conventional example. However, FIG. 5 (a) still confirms that the passband slightly widens (31.4 GHz to 33.0 GHz) when the gain decreases (gain setting = −10 dB).
これは本発明の実施形態１では、可変利得制御時に各トランジスタを流れる直流電流の値を一定に保つことでトランジスタが有する駆動力が一定に保たれ、結果として信号通過帯域の変動が抑制できるものの、可変抵抗部Ｒvの抵抗値ｒvが変化することによって、カスコード接続されたトランジスタの接続点（トランジスタＱ1のコレクタとトランジスタＱ3のエミッタの接続点Ｐ1と、トランジスタＱ2のコレクタとトランジスタＱ4のエミッタの接続点Ｐ2）に形成されるＲＣ時定数（のＲ成分）が変化するため、低利得時（可変抵抗部Ｒvの抵抗値ｒvが小さい時）ほど信号通過帯域が広がってしまうためである。
In
図８に示す本発明の実施形態２の可変利得増幅器では、可変抵抗部Ｒvの直列接続される２つのＦＥＴ（８１１、８１２）の間にＲＣ並列回路（８１３，８１４）をさらに備えており、低利得設定時（ＦＥＴオン動作時）にはカスコード接続されたトランジスタの接続点から見たインピーダンスの容量成分として、ＲＣ並列回路のＣ（８１４）を見せることで、可変抵抗部Ｒvの全体としてのＲＣ時定数の変化を抑制することができ、利得変化時の帯域幅の変動をさらに小さくすることが可能となる。 The variable gain amplifier according to the second embodiment of the present invention shown in FIG. 8 further includes an RC parallel circuit (813, 814) between two FETs (811, 812) connected in series with the variable resistance portion Rv. When the low gain is set (when the FET is turned on), C (814) of the RC parallel circuit is shown as a capacitance component of the impedance viewed from the connection point of the cascode-connected transistors, so that the variable resistance unit Rv as a whole is displayed. The change in the RC time constant can be suppressed, and the fluctuation of the bandwidth when the gain is changed can be further reduced.
用いる容量Ｃ（８１４）の値としては、高利得設定時にカスコード接続されたトランジスタの接続点に形成されるＲＣ時定数と、低利得設定時にカスコード接続されたトランジスタの接続点に形成されるＲＣ時定数が、概一定となるような値に設定されることが望ましい。 The value of the capacitance C (814) to be used includes the RC time constant formed at the connection point of the cascode-connected transistor at the time of setting the high gain, and the RC time constant formed at the connection point of the cascode-connected transistor at the time of setting the low gain. It is desirable that the constant is set to a value that is substantially constant.
図８の本実施形態２の実施例ではＲＣ並列回路（８１３，８１４）を用いた構成を示したが、低利得設定時にカスコード接続されたトランジスタの接続点に接続される容量成分が、高利得設定時にカスコード接続されたトランジスタの接続点に接続される容量成分よりも大きくなる構成の回路であれば良く、図８の構成に限るものではない。 Although the configuration using the RC parallel circuit (813, 814) is shown in the example of the second embodiment in FIG. 8, the capacitance component connected to the connection point of the cascode-connected transistors when the low gain is set is high gain. Any circuit may be used as long as it is larger than the capacitance component connected to the connection point of the cascode-connected transistors at the time of setting, and is not limited to the configuration shown in FIG.
また、本実施形態２（図８）でも、トランジスタＱ1、Ｑ2のエミッタ間にエミッタ間抵抗ＲE（８０９）を挿入し、電流源を２つ備える回路とした。しかし、本発明では差動のカスコード増幅器のカスコード接続されたトランジスタ間（トランジスタＱ1およびトランジスタＱ2のコレクタ端子Ｐ1−Ｐ2間）に可変抵抗部Ｒvが接続された構成であればよいため、これに限るものではないことは実施形態１の実施例４（図７）と同様である。 In the second embodiment (FIG. 8), an emitter resistance R E (809) is inserted between the emitters of the transistors Q 1 and Q 2 to provide a circuit having two current sources. However, in the present invention, it is sufficient if the variable resistance portion Rv is connected between the cascode-connected transistors of the differential cascode amplifier (between the collector terminals P 1 and P 2 of the transistors Q 1 and Q 2 ). This is not the same as Example 4 (FIG. 7) of the first embodiment.
また、トランジスタＱ1〜Ｑ4にバイポーラトランジスタを用いた例を説明したが、本発明はこれらをＦＥＴトランジスタに置き換えた例でも同様の効果を得られることも実施形態１と同様である。 Further, although an example in which bipolar transistors are used as the transistors Q 1 to Q 4 has been described, the present invention is similar to the first embodiment in that similar effects can be obtained even in an example in which these transistors are replaced with FET transistors.
図９および図１０には、本発明の可変利得増幅器の実施形態３の実施例の回路図を２つ例示する。実施形態３の実施形態１，２との相違点は、差動増幅器を３つ以上のトランジスタがカスコード接続された多段カスコード型の増幅器の差動対で構成した点である。 FIG. 9 and FIG. 10 illustrate two circuit diagrams of examples of the third embodiment of the variable gain amplifier of the present invention. The difference of the third embodiment from the first and second embodiments is that the differential amplifier is composed of a differential pair of multistage cascode amplifiers in which three or more transistors are cascode-connected.
例えば、図９に示す実施形態３の実施例１の構成では、入力側のエミッタ接地型の差動トランジスタ対Ｑ1、Ｑ2（９０１、９０２）に続いて、ベース接地型の第１の差動トランジスタ対Ｑ3、Ｑ4（９０３、９０４）、ベース接地型の第２の差動トランジスタ対Ｑ5、Ｑ6（９０５、９０６）が設けられており、３段カスコード型の差動増幅器を構成している。
For example, in the configuration of Example 1 of
また、図１０に示す実施形態３の実施例２の構成では、入力側のエミッタ接地型の差動トランジスタ対Ｑ1、Ｑ2（１００１、１００２）に続いて、ベース接地型の第１の差動トランジスタ対Ｑ3、Ｑ4（１００３、１００４）が、以下同様にベース接地型の第Ｎ−１の差動トランジスタ対Ｑ2N-1、Ｑ2Nまで設けられており、Ｎ段カスコード型の差動増幅器を構成している。 Further, in the configuration of the second example of the third embodiment shown in FIG. 10, the grounded base type first difference is followed by the input side grounded emitter type differential transistor pair Q 1 and Q 2 (1001, 1002). Similarly, the dynamic transistor pair Q 3 , Q 4 (1003, 1004) is also provided up to the N−1th differential transistor pair Q 2N−1 , Q 2N of the base-grounded type. A dynamic amplifier is configured.
図１０では、可変抵抗部Ｒv1（１０１０）・・・ＲvNのように、対をなすカスコード接続されたトランジスタの接続点の間に複数の可変抵抗部を備えることが可能であることも示されている。図９、１０の、その他の部分は図７と同様であるので説明を省略する。 FIG. 10 also shows that a plurality of variable resistance portions can be provided between the connection points of a pair of cascode-connected transistors such as variable resistance portions Rv 1 (1010)... Rv N. Has been. The other parts of FIGS. 9 and 10 are the same as those in FIG.
それぞれの回路において、可変抵抗部Ｒv（９１０、１０１０、・・・）の抵抗値に寄らずに各トランジスタを流れる直流電流は一定であり、可変抵抗部Ｒvの抵抗値が大きい場合には、それぞれ３段あるいはＮ段の多段カスコード型の差動増幅器として動作するため、高い利得を有する増幅器となる。可変抵抗部Ｒvの抵抗値が小さい場合には、可変抵抗を通じて流れる差動信号の一部が打ち消し合うため、低利得な増幅器として動作する。よって、前実施例と同様に信号通過帯域幅の変動が小さく、広い利得設定範囲で線形動作が可能な可変利得増幅器が実現できる。 In each circuit, the direct current flowing through each transistor is constant regardless of the resistance value of the variable resistance portion Rv (910, 1010,...), And when the resistance value of the variable resistance portion Rv is large, Since it operates as a three-stage or N-stage multistage cascode differential amplifier, the amplifier has a high gain. When the resistance value of the variable resistance portion Rv is small, a part of the differential signals flowing through the variable resistance cancel each other, so that the amplifier operates as a low gain amplifier. Therefore, similarly to the previous embodiment, it is possible to realize a variable gain amplifier in which the fluctuation of the signal pass bandwidth is small and linear operation is possible in a wide gain setting range.
また図１０に示すように、３段以上のカスコード型である場合、カスコード接続されるトランジスタの段間の接続点の対が複数組存在する。この中のいずれか一組の接続点の対の間に可変抵抗部を設けることで、可変利得増幅器を実現することが可能である。しかし、一般的に１つの可変抵抗部だけでは抵抗値をゼロまで下げることは難しいため、利得の可変範囲に制約がかかる。複数の接続点の対の間に複数Ｍ（≦Ｎ）個の可変抵抗部Ｒv1〜ＲvM（１０１０〜１０１１）を備えることによって、より広範囲で特性の自由度が高い可変利得制御が可能となる。 Further, as shown in FIG. 10, in the case of a cascode type having three or more stages, there are a plurality of pairs of connection points between stages of cascode-connected transistors. A variable gain amplifier can be realized by providing a variable resistance section between any pair of connection points. However, since it is generally difficult to reduce the resistance value to zero with only one variable resistance unit, the variable range of gain is limited. By providing a plurality of M (≦ N) variable resistance portions Rv 1 to Rv M (1010 to 1011) between a plurality of connection point pairs, it is possible to perform variable gain control over a wider range and with a high degree of freedom in characteristics. Become.
複数の可変抵抗部Ｒv1〜ＲvMは、すべて同じ構成のものであっても良いが、実施形態１，２に示したような異なる構成のものを組み合わせて全体の特性を調整してもよい。利得制御信号も同様に、すべての可変抵抗部に共通の同一の制御信号であっても良いが、各可変抵抗部ごとに異なる複数の制御信号Ｖgc1〜ＶgcMとして、独立に変化させて全体の特性を調整可能としても良い。 The plurality of variable resistance portions Rv 1 to Rv M may all have the same configuration, but the overall characteristics may be adjusted by combining the different configurations shown in the first and second embodiments. . Similarly, the gain control signal may be the same control signal that is common to all the variable resistance units, but may be changed independently as a plurality of control signals V gc1 to V gcM that are different for each variable resistance unit. It is also possible to adjust the characteristics.
実施形態３の図９、１０に記載の可変利得増幅器では、入力側の差動対をなすトランジスタＱ1、Ｑ2のエミッタ間を直接接続し、単一の電流源Ｉ0（９２０、１０２０）で駆動する回路例を用いて説明した。しかし、本発明の可変利得増幅器では多段カスコード型の差動増幅器の、少なくともいずれか一組の対をなすカスコード接続されたトランジスタの接続点の間に可変抵抗部Ｒvが接続された構成であれば同様の効果が得られるため、これに限るものではない。実施形態１、２の図２〜４や図８と同様に、エミッタ間抵抗ＲEを設けて、入力側の差動対をなす２つのトランジスタのエミッタをそれぞれ別の電流源で駆動しても良い。 In the variable gain amplifier described in FIGS. 9 and 10 of the third embodiment, the emitters of the transistors Q 1 and Q 2 forming the differential pair on the input side are directly connected, and a single current source I 0 (920, 1020) is connected. The circuit example driven in the above has been described. However, in the variable gain amplifier according to the present invention, the variable resistor Rv is connected between the connection points of at least one pair of cascode-connected transistors of the multistage cascode differential amplifier. Since the same effect is acquired, it is not restricted to this. As in FIGS. 2 to 4 and FIG. 8 of the first and second embodiments, the emitter resistance R E is provided, and the emitters of the two transistors forming the differential pair on the input side are driven by different current sources. good.
またトランジスタＱ1〜Ｑ2Nにバイポーラトランジスタを用いた例を説明したが、本発明はこれらをＦＥＴ（電界効果トランジスタ）に置き換えた例でも同様の効果を得られることも前記実施例１、２と同様である。 Further, although an example in which bipolar transistors are used for the transistors Q 1 to Q 2N has been described, the present invention can obtain the same effect even in an example in which these transistors are replaced with FETs (field effect transistors). It is the same.
以上のように本発明によれば、広い利得設定範囲において、帯域幅の変動が小さく、かつ線形動作を維持することが可能な可変利得増幅器を提供することができる。 As described above, according to the present invention, it is possible to provide a variable gain amplifier capable of maintaining a linear operation with a small variation in bandwidth in a wide gain setting range.
１０１〜１０６、２０１〜２０４、３０１〜３０４、４０１〜４０４、７０１〜７０４、８０１〜８０４、９０１〜９０６、１００１〜１０２Ｎ トランジスタ
１０７、１０８、２０７、２０８、３０７、３０８、４０７、４０８、７０７、７０８、８０７、８０８、９０７、９０８、１００７、１００８ 負荷抵抗
１２１、１２２、２２１、２２２、３２１、３２２、４２１、４２２、７２０、８２１、８２２、９２０、１０２０ 電流源
１０９、２０９、３０９、４０９、８０９ エミッタ間抵抗
２１０、９１０、１０１０ 可変抵抗部
３１１、３１２、４１１、４１２、７１１、７１２、８１１、８１２ ＦＥＴ
８１３、８１４ Ｒ、Ｃ
101-106, 201-204, 301-304, 401-404, 701-704, 801-804, 901-906, 1001-
813, 814 R, C
Claims (7)
対をなすカスコード接続されたトランジスタの接続点の間に、利得制御信号が印加される可変抵抗部を備える
ことを特徴とする可変利得増幅器。 A variable gain amplifier configured by a cascode differential amplifier in which two sets of cascode-connected transistors form a differential pair,
A variable gain amplifier comprising a variable resistance section to which a gain control signal is applied between connection points of a pair of cascode-connected transistors.
一方のＦＥＴのソースおよび他方のＦＥＴのドレインが、前記カスコード接続されたトランジスタの接続点の対の一方に接続され、
他方のＦＥＴのソースおよび一方のＦＥＴのドレインが、前記カスコード接続されたトランジスタの接続点の対の他方に接続され、
両ＦＥＴのゲートに前記利得制御信号が入力される
ことを特徴とする請求項１に記載の可変利得増幅器。 The variable resistance unit is configured by a circuit including two FETs,
The source of one FET and the drain of the other FET are connected to one of the pair of junctions of the cascode-connected transistors;
The source of the other FET and the drain of one FET are connected to the other of the pair of cascode-connected transistors,
2. The variable gain amplifier according to claim 1, wherein the gain control signal is input to gates of both FETs.
２つの前記ＦＥＴはソース同士が接続され、
２つの前記ＦＥＴのドレインは前記対をなすカスコード接続されたトランジスタの接続点にそれぞれ接続され、
両ＦＥＴのゲートに前記利得制御信号が入力される
ことを特徴とする請求項１に記載の可変利得増幅器。 The variable resistance unit is configured by a circuit including two FETs,
The two FETs have their sources connected together,
The drains of the two FETs are respectively connected to the connection points of the pair of cascode-connected transistors,
2. The variable gain amplifier according to claim 1, wherein the gain control signal is input to gates of both FETs.
ことを特徴とする請求項３に記載の可変利得増幅器。 The wiring length between the drains of the two FETs and the connection point of the pair of cascode-connected transistors is approximately equal, and the two wiring lengths are shorter than the wiring length between the sources of the two FETs. The variable gain amplifier according to claim 3, wherein the FET is arranged.
ことを特徴とする請求項３または４に記載の可変利得増幅器。 5. The variable gain amplifier according to claim 3, wherein an RC parallel circuit is further inserted at a connection point between the sources of the two FETs constituting the variable resistance unit. 6.
少なくともいずれか一組の対をなすカスコード接続されたトランジスタの接続点の間に前記可変抵抗部を備える
ことを特徴とする、請求項１から５のいずれか１項に記載の可変利得増幅器。 A variable gain amplifier configured by a multi-stage cascode differential amplifier in which two or more cascode-connected three or more transistors form a differential pair;
6. The variable gain amplifier according to claim 1, wherein the variable resistance section is provided between connection points of at least one pair of cascode-connected transistors.
ことを特徴とする、請求項６に記載の可変利得増幅器。 A plurality of the variable resistor units having the same or different configurations are provided, and the gain control signals applied to the variable resistor units are the same or different, and are independently changed to change the overall characteristics. The variable gain amplifier according to claim 6, wherein the variable gain amplifier is adjustable.
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