JP2004095898A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】パターンAのような微細なランダムなホールパターンを形成するには、直接にパターンAを用いない。その代わりに、まず、エッチングマスク膜を形成し、そして、パターンLからなる線幅の比較的大きい補助パターンをその膜に転写する。続いて、該エッチングマスク膜をエッチングストッパとして、パターンCからなる規則正しい密集ホールパターンを転写し、これによって、微細なランダムなホールパターンAを形成する。
【選択図】図9
Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、特に、ランダムな配置のコンタクト・ホール及びビアホールを、微細なパターンピッチでかつ微細なサイズで形成されて微細化・集積化した半導体装置の製造方法に関する。
【0002】
【従来の技術】
電子デバイスの微細化と集積回路の高集積化が進み、半導体設計パターンの寸法は可視光の波長よりも短くなってきた。
具体的に、例えば、MOSトランジスタのゲート電極のゲート長はいわゆるディープサブミクロンの微細幅となっており、また、ウエハ基体上に塗布されたレジストを現像して形成される回路のコンタクト・ホール及びビアホールパターンは、ホール幅およびホール間ピッチの更なる縮小が要求されている。
【0003】
一方、半導体装置では、集積度の向上とともに、高速で大容量のデータを処理できるようにするために、例えばDRAMなどのメモリ素子とロジック素子を同一チップ上に同時に形成する、いわゆるメモリセルとロジック素子を混載することが近年行われている。このような半導体装置では、密なパターンと疎なパターンとを同一チップ上に形成する必要がある。例えば、トランジスタのコンタクト・ホールとビアホール部分に着目すると、メモリ素子のホールパターンが密集して規則正しく配置されているに対して、ロジック素子のホールパターンが比較的疎にランダムに配置されている。
ロジック素子或はロジックとメモリ素子が混載された半導体装置においては、以上のようなランダムな配置のコンタクト・ホールとビアホールを良好な解像度及びプロセス裕度をもって形成することが必要とされている。
【0004】
しかし、半導体装置の設計パターンの微細化により、最小ルールは加工装置又は技術の加工精度の限界に近付くと、回路パターンの加工精度が低下し、設計通りに回路パターンを加工することができなくなる。
例えば、上述したランダムな配置のホールを同一の設計幅でフォトマスクに形成し、当該フォトマスクを用いて露光とエッチングによってウエハ上に転写すると、ウエハ上に形成されるホールのサイズが異なるものとなってしまい、これにより、半導体装置の特性のばらつきを生じ、集積回路としての性能や歩留まりが低下する。
【0005】
加工精度低下の要因としては、例えば、プロセスの不安定性による線幅の変動や、フォトマスク上の線幅のばらつきや、パターン疎密への依存性によりフォトマスク上及び半導体基板上の線幅のばらつきなどが挙げられる。その内、パターン疎密依存性による線幅の変動の主な要因としては、例えば、フォトリソグラフィの際、露光装置の限界解像力に近くなるまで微細化されたマスクパターンをフォトレジスト膜等に露光転写すると、微細なパターンの相互に近接する微細領域で近接光同士が光干渉し、露光像が歪み、フォトマスクのマスクパターンを正確に転写することができない、いわゆる光近接効果(OPE:Optical Proximity Effect)や、エッチングの際、薄膜側面のエッチング(サイドエッチング)や薄膜下方からのエッチング(アンダーカット)や、反応生成物等の堆積物などにより、マスクパターンを忠実に半導体基板上の薄膜に転写することができない、いわゆる、エッチング変換差などがある。しかも、光近接効果とエッチング変換差の影響はパターン疎密依存性により変化する。
【0006】
さらに、コンタクト・ホール又はビアホールのような段差のあるパターンを形成するには、解像度だけではなく、焦点深度の確保も重要である。
フォトリソグラフィの光の波長をλ、フォトリソグラフィの投影光学系の開口数を(NA)とすると、露光装置の解像度Rは、k1・λ/(NA)で、焦点深度DOF(Depth of Focus)は、k2・λ/(NA)2で決定される。ここで、比例係数k1、k2は、光源の形状、レジストの感光性、レジストプロセスの特性、マスクパターンを通過した光の特性、対物レンズの瞳関数など、フォトリソグラフィ光学系、即ち、露光装置の特性に依存している。現在、k1=0.5、k2=0.5程度まで達成されている。
解像度Rと焦点深度DOFの定義から分かるように、短波長化、高開口数化で解像度が向上するが、同時に、焦点深度DOFが(NA)の2乗に比例して急激に低下する。したがって、従来からは、コンタクト・ホール又はビアホールのような段差のあるパターンを形成する時に、いかに解像度と焦点深度両方を確保できるかについて研究されてきた。
従来は、幅とピッチが微細化され、かつランダムな配置のコンタクト・ホールとビアホールを形成するためには、位相シフトマスクと2光束照明法を用いて、リソグラフィの解像度Rと焦点深度DOFを改善して、より微細なホールを形成する。また、以上の手法に光近接効果補正を付加し、ランダムなホールパターンを形成する。
【0007】
位相シフトマスクは、透明な薄膜(位相シフタ)をマスク上に設けて、光線の伝播速度を遅らせることによって、光の位相を変えられるフォトマスクである。位相シフトマスク用いれば、シフタを通過して位相が変わった光とシフタを通過せずに位相が変わっていない光との干渉を利用して、焦点深度を深くしながらフォトリソグラフィの解像度を向上させるので、ホールパターンの転写露光に適用できる。
【0008】
また、2光束照明法は、変形照明とも呼ばれる技術であり、マスク又はレティクル(以下、レティクルと総称する)を照明する光のレティクルへの入射角度を制限し、これによって、微細パターンに対する焦点深度を確保することができる。
フォトリソグラフィにおいて、垂直にレティクルに照射する光について、レティクル面で微細のパターンによる0次、±1次、±2次…の回折光がリソグラフィの投影光学系の瞳に照射する。2次以降の回折光が瞳によりカットされるように設定すれば、ウエハ上に0次、±1次回折光の干渉によって像が形成され、いわゆる3光束干渉である。
斜めにレティクルを照明する光の場合は、+1次、−1次のいずれかが瞳によってカットされて、2光束干渉によって像が形成され、いわゆる2光束干渉である。2光束干渉による解像度が3光束干渉の方より高い。また、2光束干渉の方が、ウエハ面上への波面の収束角度が小さいため、得られる焦点深度DOFも大きい。
実際に変形照明法を用いる時には、光源の中央部を遮蔽し、レティクルへの入射角度を制限することにより、3光束干渉による像成分を減少し、軸外照明による2光束干渉成分を多くする。これによって、微細パターンに対する焦点深度を確保しなら、解像度を改善し、ホールパターンの転写露光に適用できる。
【0009】
また、以上の方法で、レティクル上で、隣接するパターンが非常に接近した場合、前述した光近接効果(OPE)が生じる。特に、密なパターンほど光近接効果が顕著に現れ、線幅が細くなる。
光近接効果を抑制して、レティクルパターンを正確にレジスト膜に転写するために、光近接効果補正(OPC:Optical Proximity Correction)が行われている。具体的に、光近接効果を見込んで、レティクル上にホールパターンのサイズを拡大又は縮小などの補正をあらかじめ加え、そして、レジスト膜に露光転写することによって、密なパターンと疎なパターンとで、ほぼ同一の寸法のホールを得られる。個々のホールに対して補正するので、ランダムなパターンでも、形成できる。
光近接効果補正を施すために、レティクルパターンに対する補正の量は、回路パターンの露光工程毎に、実験等によってあらかじめ定める必要がある。
【0010】
従来は、以上の手法を組み合わせて、ランダムに配置された、微細な幅とピッチのホールを形成していた。
しかしながら、上述した従来の方法は、次のような欠点がある。
まず、ホールパターンのレイアウトがランダムである場合、所望のホールサイズを得るために光近接効果を行なうことが有効であるが、レティクル上のホールサイズを縮小又は拡大して補正された箇所は、補正された各々の箇所では焦点深度が変わる。
例えば、ウエハ上に、0.30μmのサイズのホールを形成するために、レティクル上では等倍換算で0.28μm(実際は4倍マスクの場合は1.12μm、5倍マスクの場合は1.4μmとなる)のサイズが好適である。この時、NA=0.55、σ=0.60(σ:開口比、或は、コヒーレンスファクタ、即ち、照明光学系の開口数と投影光学系の開口数との比)の露光光学条件で、レジスト膜厚1.12μmの場合、焦点深度DOFは0.6μmとなる。しかし、光近接効果補正のために、レティクル上のホールのサイズは0.26μm、若しくは、0.30μmに補正された場合は、焦点深度DOFが0.4μm程度になり、小さくなっている。これによって、プロセス余裕度が小さくなる場合がある。
【0011】
また、光透過部と半遮光部とを備えたハーフトーン位相シフトレティクルがランダムに配置された微細なホールパターンの形成に使われていた。このような位相シフトレティクルを用いて、微細かつ密なパターンを形成する場合は、光近接効果により、光透過部による光ピークの間に、ないことが望ましいピーク(サブピーク)が発生してしまう。これはハーフトーン位相シフトレティクルの実用化の大きな障害となっている。
ハーフトーン位相シフトレティクルを用いる場合は、サブピークによる影響を小さくするために、光源の形状を輪帯状に変形した輪帯照明が公知に用いられている。しかし、輪帯照明とハーフトーン位相シフトレティクルを用いて微細ホールを形成する場合は、照明系の輪帯比が、ホールパターンの線幅に整合するように微調整が必要であり、パターンレイアウトによって、わずかなデフォーカスでホールが形成されなくなることがある。例えば、図27に示すように、0.30μmのホールをハーフトーン位相シフトレティクルを用いて露光転写した場合に、ベストフォーカス条件と0.2μmデフォーカスした条件を比較すると、ベストフォーカス条件ではホールが良好に形成されているが、デフォーカス条件では潰れているホールがある。
【0012】
また、レベンソン位相シフトレティクルを用いる場合には、レティクルの隣り合った開口部からの回折光の位相は180゜変化しているので、ランダムなホール配置において、同位相とならざるを得ない矛盾箇所が数多く発生し、即ち、位相不整合が生じる。位相不整合を避けるために、1回の露光にレティクルを複数枚用いる必要がある。また、パターン配置において、孤立ホールにおいてはレベンソン位相シフト法を用いることができない欠点がある。
【0013】
また、2光束照明を用いる場合は、ランダムな配置は、2光束照明に適したレイアウトと適さないレイアウトが混在する。したがって、プロセス余裕度の増大するホールレイアウトと減少するレイアウトが混在する。
具体的に、2光束照明は比較的規則正しいパターンに適している。周期性を持つ規則正しいパターンについては、回折光が特定の方向に発生することから、レティクルを照明する光のレティクルへの入射角度を制限し、2光束照明により、微細パターンに対する焦点深度を確保することができる。このような比較的規則正しいパターンとしては、例えば、局所的に(例えば数十μmの範囲で)密集度が比較的大きく、かつ周期性を持つレイアウトや、大きなエリアで規則正しい“島”がランダムに分布している場合や、レイアウトエリアは任意で良く、かつ、格子点上にホールが置かれてはいないが、密集度が極めて大きいレイアウトなどの場合のパターンである。
【0014】
これに対して、孤立或はランダムなパターンでは、回折光は特定の方向にのみ発生するものではないため、変形照明の技術を利用しても焦点深度が増大しない。コンタクト・ホールのようなホールパターンはこのようなパターンの代表例である。
図28は、局所的に密な領域と疎な領域が混在しているパターンにおいて、0.30μmのホールを通常レティクルを用いて露光転写した例を示す。ベストフォーカス条件と0.2μmデフォーカスした条件を比較すると、ベストフォーカス条件ではホールが良好に形成されているが、デフォーカス条件では幅が著しく異なっている。
【0015】
【発明が解決しようとする課題】
したがって、ランダムに配置された微細な幅とピッチを有するホールパターンを形成する場合は、上述した従来の技術を用いる場合は、光近接効果補正をする場合、製造方法が複雑の上に、光近接効果補正後に、焦点深度が場所によって変化し、プロセス余裕度をレイアウトによって確保できず、また、ハーフトーン位相シフトレティクルと輪帯照明を使用すると、レイアウトによっては焦点深度が小さくなり、プロセス余裕度が小さい、また、2光束照明では通常レティクルを用いて焦点深度が小さく、プロセス余裕度がないなどの欠点がある。
【0016】
本発明は、上記の課題を鑑みてなされ、その目的は、ホール間ピッチが小さくなってもホール幅の縮小を達成でき、かつ十分なプロセス余裕度を具備する半導体製造装置の製造方法を提供することにある。
【0017】
【課題を解決するための手段】
本発明の第1の観点の半導体装置の製造方法は、下層配線層上の絶縁膜に複数のビアホール又はコンタクト・ホール(以下、単にホールと称する)がランダムに配置された半導体装置の製造方法であって、前記複数のホールの設計パターン及び前記下層配線層の配線パターンにより、前記複数のホールの設計パターンを完全に含んだ補助パターンのデータを生成する補助パターンデータ生成工程と、前記下層配線層上の絶縁膜上に、ホール用エッチングマスク膜を形成する工程と、前記補助パターンのデータにより作製されたフォトマスクを用いて、前記ホール用エッチングマスク膜に、前記補助パターンを転写する工程と、前記複数のホールと同じ幅を有するホールを、前記複数のホールの設計ピッチと同じピッチで、平面上に周期的に繰り返して形成された密集ホールパターンを有するフォトマスクを用いて、前記補助パターンが転写されたホール用エッチングマスク膜をエッチングストッパとして、前記密集ホールパターンを前記絶縁膜に転写し、所望の前記設計パターンの複数のホールを形成するホール形成工程と、前記ホール形成工程で形成されたホールに導電性物質を埋め込み、前記下層配線層と接続する工程を有する。
【0018】
前記補助パターンにおいて、パターンの幅は前記ビアホール又はコンタクト・ホールの設計幅以上である。また、前記補助パターンはスリットパターンである。
【0019】
前記補助パターンデータ生成工程は、前記複数のホールの設計パターン上に、ホール形成領域を抽出する第1の工程と、前記下層配線層の配線パターン上に、配線形成領域を抽出する第2の工程と、前記ホール形成領域のパターンと前記配線形成領域のパターンとの図形論理和の演算をし、前記補助パターンのデータを生成する工程とを有する。
【0020】
前記第1の工程は、前記複数のホールの設計パターンを反転して前記密集ホールパターンと図形論理和の演算をする第3の工程と、前記第3の工程で得られたパターンを反転し、該反転されたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第4の工程と、前記第4の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
【0021】
或は、前記第1の工程は、前記複数のホールの設計パターンを反転する第5の工程と、前記第5の工程で得られたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第6の工程と、前記第6の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
前記第2の工程は、前記下層配線層の配線パターンを反転する工程と、前記反転された配線パターンの幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程をさらに有する。
【0022】
本発明の第2の観点の半導体装置の製造方法は、下層配線層と上層配線層の間の絶縁膜に複数のビアホール又はコンタクト・ホール(以下、単にホールと称する)がランダムに配置された半導体装置の製造方法であって、前記複数のホールの設計パターン及び前記上層配線層の配線パターンにより、前記複数のホールの設計パターンを完全に含んだ補助パターンのデータを生成する補助パターンデータ生成工程と、前記下層配線層上の絶縁膜上に、上層配線層用エッチングマスク膜を形成する工程と、前記上層配線層用エッチングマスク膜に、前記上層配線層の配線溝パターンを転写する工程と、前記絶縁膜上に、前記上層配線層の配線溝パターンが転写された前記上層配線層用エッチングマスク膜を覆うように、ホール用エッチングマスク膜を形成する工程と、前記補助パターンのデータにより作製されたフォトマスクを用いて、前記ホール用エッチングマスク膜に前記補助パターンを転写する工程と、前記複数のホールと同じ幅を有するホールを、前記複数のホールの設計ピッチと同じピッチで、平面上に周期的に繰り返して形成された密集ホールパターンを有するフォトマスクを用いて、前記補助パターンが転写されたホール用エッチングマスク膜をエッチングストッパとして、前記密集ホールパターンを前記絶縁膜に転写し、所望の前記設計パターンの複数のホールを形成するホール形成工程とを有する。
【0023】
前記補助パターンのパターン幅は、前記ビアホール又はコンタクト・ホールの設計幅より以上である。また、前記補助パターンはスリットパターンである。
【0024】
前記ホール形成工程の後に、前記ホール用エッチングマスク膜を除去する工程と、前記ホール用エッチングマスク膜を除去した後、前記上層配線層の配線溝のパターンが転写された前記上層配線層用エッチングマスク膜をエッチングマスクとして、前記絶縁膜をエッチングし、前記上層配線層の配線溝を形成し、該配線溝の形成と共に、前記下層配線層に達する複数のホールを形成する工程と、形成された前記配線溝と複数のホールに導電性物質を埋め込み、前記下層配線層と接続する工程と、前記導電性物質を平坦化する工程と、前記上層配線層用エッチングマスク膜を除去する工程とを有する。
【0025】
前記補助パターンデータ生成工程は、前記複数のホールの設計パターン上に、ホール形成領域を抽出する第1の工程と、前記上層配線層の配線パターン上に、配線形成領域を抽出する第2の工程と、前記ホール形成領域のパターンと前記配線形成領域のパターンとの図形論理和の演算をし、前記補助パターンのデータを生成する工程とを有する。
【0026】
前記第1の工程は、前記複数のホールの設計パターンを反転して前記密集ホールパターンと図形論理和の演算をする第3の工程と、前記第3の工程で得られたパターンを反転し、該反転されたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第4の工程と、前記第4の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
【0027】
或は、前記第1の工程は、前記複数のホールの設計パターンを反転する第5の工程と、前記第5の工程で得られたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第6の工程と、前記第6の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程とを有する。
前記第2の工程は、前記上層配線層の配線パターンを反転する工程と、前記反転された配線パターンの幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程をさらに有する。
【0028】
上記の本発明の第1の観点の半導体装置の製造方法によれば、配線層の上にランダムに配置された微細なホールパターンを形成する場合に、該ランダムな微細ホールパターンを直接に形成せず、該所望のホールの幅より大きい線幅を有し、かつ該所望のホールパターンを完全に含んだ補助パターン、及び所望のホールパターンと同じ幅と設計ピッチのホールによる構成された規則正しい密集ホールパターンを順次半導体基板上に転写することによって、所望の微細なランダムなホールパターンが得られる。
【0029】
具体的には、ホールを形成する時にエッチングマスク膜として機能する膜をあらかじめ形成し、その膜に、上記補助パターンを転写する。該補助パターンが所望のホールパターンを完全に含んでいるので、上記補助パターンを転写した後に、エッチングマスク膜上に形成された開口部に所望のホールパターンを形成することになる。
続いて、絶縁膜に上記密集ホールパターンを転写する。その時に、該エッチングマスク膜はエッチングストッパとして機能し、上記密集ホールパターンは、エッチングマスク膜上の上記補助パターンの開口部だけに転写され、開口部以外の領域でのエッチングは、該エッチングマスク膜によって阻止されて、不必要なホールが形成されず、所望なホールだけ形成される。
【0030】
既に述べたように、半導体基板上に上記補助パターンと上記密集ホールパターンを順次転写することによって所望のホールパターンが形成されるようになるために、上記補助パターンと上記密集ホールパターンの図形論理和(OR)演算の結果は所望のホールパターンとなることが必須である、そのために、上記補助パターンは上記配線層の配線パターンと所望のホールパターンに基づいて、上記補助パターンと上記密集ホールパターンの図形論理和(OR)演算の結果は所望のホールパターンとなるように作製される。
【0031】
また、本発明の第2の観点の半導体装置の製造方法によれば、下層配線層と上層配線層の間に、ランダムに配置された微細なホールパターンを形成する場合は、本発明の第1の観点と同じ、該ランダムな微細ホールパターンを直接に形成せず、上層配線層の配線溝パターン、該所望のホールの幅より大きい線幅を有し、かつ該所望のホールパターンを完全に含んだ補助パターン、及び所望のホールパターンと同じ幅と設計ピッチのホールによる構成された規則正しい密集ホールパターンを順次半導体基板上に転写することによって、所望の微細なランダムなホールパターンを得る。
ただし、微細なランダムなホールパターンを形成した後は、上層配線層が形成されるので、エッチングによりホールパターンを形成する時に、配線溝間の絶縁膜を除去されないように保護する必要がある。そのため、上層配線溝の溝間絶縁膜を保護するエッチングマスク膜を、前記ホール形成用のエッチングマスク膜に先立って形成する必要がある。所望のホールパターンと上層配線溝パターンを形成した後に、該上層配線層用のエッチングマスク膜を除去する。
【0032】
また、前記補助パターンを生成するために、まず、所望のホールパターン上に全部のホールを形成する領域を図形演算によって抽出し、そして、下層(又は上層)配線層の配線パターン上に、配線形成領域を抽出する。続いて、該ホール形成領域のパターンと配線形成領域のパターンを適切に拡大サイジング処理し、そして、両者の図形論理和の演算を行ない、前記補助パターンを作製できる。
【0033】
したがって、本発明によれば、微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写し、密集ホールパターンを転写する時に補助パターンをエッチングマスクとして機能させることによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンが得られる。
規則正しい密集ホールパターンを転写するには、超解像技術を用いることが容易であり、ホール幅の縮小を達成し、かつピッチを容易に縮めることができ、ランダムな微細なホールのパターンを形成できる。また、パターン幅の大きい補助パターンを転写するので、プロセス余裕度を向上させることができる。
さらに、直接にランダムな微細なパターンを形成しないので、光近接効果補正は必要でない。したがって、光近接効果補正によりレティクル上のホールのサイズを縮小又は拡大することはなく、プロセス余裕度が高く、製造プロセスが簡単である。
【0034】
【発明の実施の形態】
以下、本発明の製造方法の実施の形態について、添付の図面を参照して述べる。
第1の実施形態
本実施形態では、コンタクト・ホール、又は、ビアホールを形成するための補助レティクルのパターンデータを生成する方法の一例を説明する。
補助ティクルパターンとしては、パターン幅が所望のホールパターンの幅より大きく、かつ、所望のホールパターンを完全に含むものが必要である。このような補助ティクルパターンによって、所望のホールパターンを形成する領域を大きめにカーバし、その領域を確保する。したがって、補助レティクルパターンは、所望の全てのホールを形成すべき箇所を含む“ホール形成領域”に関連する。
しかし、前述したように、補助パターンを転写した後に、所望ホールパターンの幅及びピッチを有する密集ホールパターンを転写することによって、所望のホールパターンを形成するためには、補助パターンは密集ホールパターンとの図形論理和(OR)演算の結果は、所望のホールパターンとなることが必須である。言い換えれば、所望ホールパターンにとって、密集ホールパターンには多数の不必要なホールがあるので、密集ホールパターン上の不必要なホールは転写されないように補助パターンはそれらをブロックするようになる必要がある。そうでなければ、ウエハ上に不必要なホールが形成されてしまう。
【0035】
補助レティクルのパターンの幅が所望ホールの幅より適切な大きさにし、また、所望パターンのホールと接続する配線層の配線パターンを用いれば、以上の条件を満たす補助レティクルのパターンを形成できる。
配線層に、多数のスリット状の配線パターン(又は、配線溝)が配置されている。各スリット状の配線パターンの両端に、2つのビアホールが配線層上の絶縁層に形成され、スリット配線パターンの両端と接続する。或は、各スリットパターンの両端より内側の絶縁層に、接続ホールは形成されて、スリットパターンと接続する。
スリットパターンの間に絶縁物によって絶縁されているので、ホールを形成しない、逆に言えば、ホールは配線パターンの内部領域に形成される。
したがって、所望の全てのホールの形成領域を大きめに抽出し、そして、配線パターンから配線領域を抽出して、それを利用して、ホール形成領域から配線パターンの外部領域のホールを排除し、目標の補助パターンが得られる。
【0036】
次は、図1〜図9を参照して、補助レティクルパターンデータを生成する方法について述べる。
次に述べる具体例において、ウエハ上の単位で配線パターン間ピッチ(半導体装置の設計ピッチ)を0.40μm、配線の線幅を0.20μm、ホール幅を0.20μmの設計ルールであるとし、設計最小グリッドサイズを0.01μmとする。
【0037】
ステップ1〜ステップ6までは、所望のホールパターンについての処理を説明する。
ステップ1:
図1に示すように、パターンAが所望のホールパターンの一部であり、以降の処理は示されたパターンAの境界内部に限定する。
まず、パターンAにしたがって、ホールを形成すべき箇所を開口し、設計ホールパターン(データ)を準備する。パターンAにおいて、白のドットパターンは開口されたホールであり、ホール幅dは0.20μm、ピッチpは0.40μmであり、設計ルールとなっている。
【0038】
ステップ2:
図1に示すように、パターンAを反転し、パターンBを得る。
【0039】
ステップ3:
図2に示すように、パターンBと密集ホールパターンCとを図形OR(論理和)演算を行ない、パターンDを得る。
密集ホールパターンCにおいて、ホール幅は0.20μm、ホールピッチは0.40μmであり、パターンAと同じである。このようなホールは2次元的に周期的に繰り返して、密集ホールパターンCを構成する。
図形OR(論理和)演算では、黒のドットパターンと黒のドットパターンのORは黒、黒のドットパターンと白のドットパターンのORは黒、白のドットパターンと白のドットパターンのORは白となる。
【0040】
ステップ4:
図3に示すように、パターンDを反転し、パターンEを得る。
【0041】
ステップ5:
図4に示すように、パターンEを2倍拡大サイジングし、パターンFを得る。具体的に、図4のパターンEで示されたように、パターンEの各ドットの各辺の長さは0.20μmであり、各辺を外側に平行に移動させながら、両端を延長させ、0.40μmになるまで続く。これによって、パターンEで隣接するドットは互いに接合し、パターンの最小線幅は0.40μmになる。
【0042】
ステップ6:
図5に示すように、パターンFに最小線幅が0.24μmになるように縮小サイジングを行ない、パターンGを得る。具体的に、パターンFでの各黒いパターンの各辺を内側に平行に0.08μm移動させながら、各辺の長さの両端を縮める。
パターンGの白の部分は広めのホール形成領域である。パターンGとパターンAを比較すれば、パターンAで開口された全てのホールはパターンGの白の部分に含まれていることが分かる。
ここで、パターンGとパターンCの図形ORすれば、パターンAが得られる。即ち、パターンGを転写した後にパターンCを転写すれば、所望のホールパターン(パターンA)が得られる。しかし、一般的には、パターンAのホールが接続する配線パターン若しくは配線溝パターンを利用して、パターンGのホール形成領域をさらに限定することができる。
【0043】
ステップ7〜ステップ9までは、配線パターン若しくは配線溝パターンについての処理を説明する。
ステップ7:
図6に示すように、配線パターン若しくは配線溝パターンHを0.24μmに拡大サイジングしたパターンJを得る。即ち、パターンHにおいて、最小線幅が0.20μmである各スリットパターンの各辺を外側に平行に0.02μm移動させながら、両端を延長させる。これによって、パターンHの各スリットパターンは、最小線幅がパターンGと同じである。
【0044】
ステップ8:
図7に示すように、パターンJを反転し、パターンKを得る。パターンKの黒部分はスリット状の配線パターンの間のホールが形成されない領域である。
【0045】
ステップ9:
図8に示すように、パターンKとパターンGを図形OR演算により、パターンLを得る。
パターンLがホールを形成する領域確保する補助レティクルパターンデータとして用いられる。
パターンLはスリットパターンから構成されている。パターンGとパターンKの線幅は、所望のパターンAのホール幅(0.20μm)より0.24μmに拡大されたので、パターンLのスリットパターンは、所望のホールパターンよりホール開口面積が大きい。これによって、パターンLのスリットパターンと配線パターンとの位置ずれがある程度生じても支障がなく、プロセス余裕度が高い。
パターンLを構成するスリットパターンにおいては、境界部の2つの0.24μm×0.16μmのスリットパターンを除いて、各スリットパターンのサイズは0.24μm×0.40μm、0.24μm×0.56μm、0.24μm×0.64μmとなっており、スリットパターンの最小幅は0.24μmであり、パターンAのホール幅0.20μmより大きい。
なお、スリットパターン間の最小間隔は0.16μmである。
【0046】
ステップ10:
前述したように、補助レティクルパターンであるパターンLを転写した後に、密集ホールパターンであるパターンCを転写するとともに所望のホールパターンであるパターンAが形成されるためには、パターンLとパターンCの図形OR演算の結果は、パターンAとなることが必須である。したがって、ステップ10では、図9に示すように、パターンCとパターンLを図形OR演算し、パターンAが得られることを検証できる。
【0047】
本実施形態によれば、得られた所望のホールパターンとそれと接続する配線パターン或は溝パターンを用いて補助パターンが得られ、該補助パターンと密集ホールパターンと図形OR演算の結果は所望のホールパターンとなるので、補助パターンを転写した後に、密集ホールパターンを転写すれば所望のホールパターンを形成することができる。したがって、微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写し、密集ホールパターンを転写する時に補助パターンをエッチングマスクとして機能させることによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンが得られる。また、補助パターンのパターン幅は大きめにしたので、プロセス余裕度が高い。
【0048】
第2の実施形態
本実施形態では、図10〜図15を参照して、コンタクト・ホール、又は、ビアホールを形成するための補助レティクルのパターンデータを生成する方法のもう一例を説明する。
第1の実施形態と同じ、次に述べる具体例において、ウエハ上の単位で配線パターン間ピッチ(半導体装置の設計ピッチ)を0.40μm、配線の線幅を0.20μm、ホール幅を0.20μmの設計ルールであるとし、設計最小グリッドサイズを0.01μmとする。
【0049】
ステップ1:
図10に示すように、パターンAが所望のホールパターンの一部である。
まず、パターンAにしたがって、ホールを形成すべき箇所を開口し、設計ホールパターン(データ)を準備する。パターンAにおいて、白のドットパターンは開口されたホールであり、ホール幅dは0.20μm、ピッチpは0.40μmである。
【0050】
ステップ2:
図10に示すように、パターンAを反転し、パターンBを得る。
【0051】
ステップ3:
図11に示すように、パターンBを2倍拡大サイジングし、パターンMを得る。具体的に、パターンBの各ドットパターンの各辺を外側に平行に移動させながら、両端を延長させ、各辺は0.40μmになるまで続く。これによって、パターンBで隣り合うドットパターンが互いに接合し、パターンの最小線幅は0.40μmになる。
【0052】
ステップ4:
図12に示すように、パターンMを反転し、パターンNを得る。
【0053】
ステップ5:
図13に示すように、パターンNに最小線幅が0.24μmになるように縮小サイジングを行ない、パターンOを得る。具体的に、パターンNでの黒いパターンの各辺を内側に平行に0.08μm移動させながら、各辺の長さの両端を縮める。
得られたパターンOの白い部分は広めのホール形成領域である。パターンOとパターンAを比較すれば、パターンAで開口された全てのホールはパターンOの白い部分に含まれていることが分かる。
第1の実施形態のパターンGと比較すれば、パターンOとパターンGは右辺と下辺だけ違っていることが分かる。したがって、パターンOはパターンGと同じ効果を有する。
【0054】
次は、パターンAのホールが接続する配線パターン若しくは配線溝パターンを用いて、パターンOのホール形成領域をさらに限定することができる。
配線パターン若しくは配線溝パターンの処理方法は第1の実施形態と同様である。即ち、配線パターン若しくは配線溝パターンHを0.24μmに拡大サイジングしたパターンJを得、そして、パターンJを反転し、パターンKを得る。
【0055】
ステップ6:
図14に示すように、パターンKとパターンOを図形OR演算により、パターンPを得る。
パターンPがホールを形成する領域確保する補助レティクルパターンデータとして用いられる。
第1の実施形態のパターンLと比較すれば、パターンPとパターンLはほぼ同じであり、したがって、パターンPはパターンLと同じ性質と効果を有する。
即ち、パターンPはスリットパターンから構成されている。パターンPの線幅は、所望のパターンAのホール幅(0.20μm)より0.24μmに拡大されたので、パターンPのスリットパターンは、所望のホールパターンよりホール開口面積が大きい。これによって、パターンPのスリットパターンと配線パターンとの位置ずれがある程度生じても支障がなく、プロセス余裕度が高い。
パターンPにおいては、スリットパターンの最小幅は0.24μmであり、パターンAのホール幅0.20μmより大きい。スリットパターン間の最小間隔は0.16μmである。
【0056】
ステップ7:
第1の実施形態と同じように、図15に示すように、パターンCとパターンPを図形OR演算し、パターンAが得られることを検証できる。
【0057】
本実施形態は、第1の実施形態と同じ効果を有する。
【0058】
第3の実施形態
本実施形態は、半導体装置の製造に本発明を具体的に適用した例を述べる。具体的に、所定のパターンを有する配線層の上に、該配線層と接続する所望のホールパターンを形成する。
前述した実施形態と同様に、本実施形態では、ウエハ上の単位で配線パターン間ピッチを0.40μm、配線の線幅を0.20μm、ホール幅を0.20μmの設計ルールを例にする。
本実施形態の半導体装置は、図16に示すように、あらかじめ下層のAlCu配線1があり、かつ酸化シリコン(SiO2)からなる層間絶縁膜2が形成されている基体がある。AlCu配線層1はパターンHのような配線パターンを有し、本実施形態では、層間絶縁膜2にパターンAのような微細なランダムなホールパターンを形成する方法を説明する。なお、図16(及び図17、18、図19)に示されたAlCu配線層1は、図16(a)においてパターンH上の破線を沿った断面に対応する。
本発明において、パターンAのような微細なランダムなホールパターンを形成するには、直接にパターンAを用いない。その代わりに、例えばパターンLからなる補助レティクルパターンをエッチングマスク膜に転写し、そして、該エッチングマスクをエッチングストッパとして、パターンCからなる密集ホールパターンを順次層間絶縁膜2に転写することによって、微細なランダムなホールパターンAを形成する。
【0059】
まずは、図16(a)に示すように、層間絶縁膜2の上にアモルファス・シリコン膜3(amorphous Si: a−Si)を50nmの厚さにCVD(Chemical Vapor deposition)法により形成する。アモルファス・シリコン膜3は、密集ホールパターンCを転写する時に、不必要なホールを形成しないためにエッチングマスクとして用いられるものである。
【0060】
次に、図16(b)に示すように、アモルファス・シリコン膜3の上に、補助パターンLを転写するためのレジスト4を塗布する。レジスト4としては、露光に用いられるKrFエキシマレーザーの波長に感光するレジストを塗布する。
図16(b)において、右側のパターンL上に破線を沿った断面のスリットパターンを転写する。図16(b)の左側の半導体基体の断面図に、破線と矢印は、パターンLに対応してレジスト4に露光すべき部分を示している。
【0061】
次に、図17(a)に示すように、補助パターンLをレティクルとして用いて、レジスト4を露光現像し、右のパターンL上に破線を沿った断面のパターンに対応してレジスト4に開口をする。
ここで、補助パターンとして機能し、パターンLを有するレティクルには、クロムからなる通常レティクルを用いる。また、KrFエキシマレーザーを用いた露光機を用いて、NA=0.60の通常照明を用いて露光を行なう。
【0062】
次に、図17(b)に示すように、レジスト4をエッチングマスクとしてアモルファス・シリコン膜3をエッチングし、図17(a)の右側のパターンL上に破線を沿った断面のパターンに対応してアモルファス・シリコン膜3に開口する。そして、レジスト4を除去する。
【0063】
次に、図17(c)において、有機材料からなる反射防止膜を塗布(図示せず)する。そして、パターンAを転写するためのレジスト5を塗布する。レジスト5としては、露光に用いられるKrFエキシマレーザーの波長に感光するレジストを塗布する。
図17(c)において、右側のパターンAに破線を沿った断面のパターンを転写する。図17(c)の左側の半導体基体の断面図に、破線と矢印で右のパターンAに対応してレジスト5に露光すべき部分を示している。
【0064】
次に、図18(a)に示すように、密集ホールパターンCをレティクルとして用いて、レジスト5を露光現像し、右のパターンCに破線を沿った断面のパターンをレジスト5に形成する。
密集ホールパターンCを構成するホールは、ホール幅が0.20μm、ホールピッチが0.40μmであり、パターンAと同じである。このようなホールは2次元的に周期的に繰り返してパターンCを構成する。
ここで、密集ホールパターンを有するレティクルには、ハーフトーン位相シフトレティクルを用いる。露光はKr−Fエキシマレーザーを用いた露光機を用いて、NA=0.60の1/2輪帯照明条件で行ない、サブピークによる不要なパターンが転写されないようにしている。
前述したように、本発明において、パターンAのような微細なランダムなホールパターンを形成するには、直接にパターンAを用いない。その代わりに、補助パターンをアモルファス・シリコン膜3に転写した後に、密集ホールパターンCを層間絶縁膜2に転写する。
図18(a)に示すように、パターンCに微細なホールが微細なピッチで密集しているので、パターンAにあるホール(矢印と破線で示されている部分)より多くの不必要な開口がレジスト5に形成されている。
【0065】
次に、図18(b)に示すように、レジスト5及び反射防止膜(不図示)をエッチングマスクとして層間絶縁膜3をエッチングし、層間絶縁膜3にホールを形成する。そして、レジスト5を除去する。
図18(a)に示された工程では、不必要な開口も同時にレジスト5に形成されたが、あらかじめ形成されたアモルファス・シリコン膜3がこれら不必要な開口を通して層間絶縁層12へのエッチングをブロックし、不必要なホールが層間絶縁層2に形成されることはない。
【0066】
次に、図19(a)に示すように、レジスト5除去後、タングステン6をCVDで埋め込み下地AlCu配線1と接続する。
続いて、不要なタングステン6をCMP(Chemical Mechanical Polishing:化学的機械研磨)法で除去する。このときアモルファス・シリコンも同時に除去される。
ここで、配線パターンがパターンHとなっているAlCu配線層1と接続するパターンAのような微細なランダムなホールパターンを形成した。
【0067】
本実施形態においては、図17(a)に示された工程で通常レティクルと通常照明の組み合わせを用いたが、ハーフトーン位相シフトレティクルと輪帯照明の組み合わせでももちろん良好にパターンを形成することができる。
また、図18(a)に示された工程において、ハーフトーン位相シフトレティクルと輪帯照明を用いたが、これに限らずレベンソン位相シフトと通常照明の組み合わせでも良好なホールパターンを形成できる。また、通常レティクルと4つ穴照明の組み合わせでも良好なホールパターンを形成できる。
さらに、ArFエキシマレーザーを用いた場合には、図17(a)、図18(a)に示された工程において、通常レティクルと通常照明の組み合わせでも良好なホールパターンが形成できる。
【0068】
本実施形態によれば、パターンAのような微細なランダムなホールパターンを形成するには、直接にパターンAを用いる必要がない。その代わりに、例えばパターンLからなる補助レティクルパターンとパターンCからなる密集ホールパターンを順次転写し、密集ホールパターンを転写する時に、補助レティクルパターンの転写されたエッチングマスクをエッチングストッパとして用いれば、微細なランダムなホールパターンを形成する。
このように、微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写することによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンを形成できる。
【0069】
規則正しい密集ホールパターンを転写するには、超解像技術を用いることが容易であり、ホール幅の縮小を達成しやすく、かつピッチを容易に縮められる。また、補助パターンのパターン幅が大きいので、プロセス余裕度を向上させることができる。
さらに、直接にランダムな微細なパターンを形成しないので、光近接効果補正が不要であり、レティクル上にホールのサイズを縮小又は拡大することはなく、プロセス余裕度を損なうことがなく、製造プロセスが簡単である。
また、補助パターンと密集ホールパターンを容易に形成できるので、その形成工程に適用なレジスト材料と照明方法を選択する余地があり、プロセス余裕度を向上させることができる。例えば、ハーフトーン位相シフトレティクルと輪帯照明の組み合わせ、レベンソン位相シフトレティクルと4つ穴の2光束照明の組み合わせなどが可能である。
【0070】
第4の実施形態
本実施形態は、所定のパターンの下層配線層と上層配線層の間に、ランダムに配置された微細なホールパターンを有する半導体装置を形成する方法を示す。前述した実施形態と同様に、本実施形態では、ウエハ上の単位で配線パターン間ピッチを0.40μm、配線の線幅を0.20μm、ホール幅を0.20μmの設計ルールを例にする。
本実施形態の半導体装置は、図20に示すように、あらかじめ下層のCu配線11があり、かつ酸化シリコン(SiO2)からなる層間絶縁膜12が形成されている基体がある。本実施形態では、層間絶縁膜12にパターンAのような微細なランダムなホールパターンを形成し、さらに、それらホールを通してCu配線11と接続する上層配線層を層間絶縁膜12に形成する方法を説明する。該上層配線層の配線溝パターンはパターンHである。即ち、本実施の形態例は、いわゆるデュアルダマシン法で多層配線を形成する場合のホールと配線溝の形成方法の例である。
【0071】
第3の実施形態と同様に、本実施形態では、パターンAのような微細なランダムなホールパターンとパターンHのような配線溝パターンを有する上層配線層を形成するには、直接にパターンAを用いない。その代わりに、層間絶縁層12に配線溝用エッチングマスク膜を形成し、そして、配線溝パターンとなるパターンHをその膜に転写し、続いて、ホール用エッチングマスクを層間絶縁層12に形成し、そして、例えばパターンLからなる補助レティクルパターンをその膜に転写し、最後に、以上のエッチングマスクを用いて、パターンCからなる密集ホールパターンを層間絶縁膜12に転写することによって、微細なランダムなホールパターン及びそれらホールを通して下層配線層と接続する上層配線層を形成する。
最後に上層配線層を形成するので、エッチングによりホールパターンを形成する時に、配線溝間の絶縁膜を除去されないように保護する必要がある。そのため、上層の配線溝の間の絶縁膜を保護する膜を、エッチングを行なう前に形成し、所望のホールパターンと上層配線溝パターンを形成した後に除去する。
【0072】
まず、図20(a)に示すように、下層配線層11上の層間絶縁膜12の上に、窒化シリコン膜(SiN)13を50nmの厚さにCVD法で形成する。窒化シリコン膜13は、上層の配線溝を形成するためのエッチングマスクとして用いられる。
次に、図20(b)に示すように、窒化シリコン膜13上に、配線溝パターンHを転写するためのレジスト14を塗布する。レジスト14としては、露光に用いられるKrFエキシマレーザーの波長に感光するレジストを塗布する。
図20(b)においては、右側のパターンHに破線を沿った断面の溝パターンを転写する。図20(b)の左側の半導体基体の断面図での破線と矢印は、右図の断面パターンに対応する配線溝を形成するために、レジスト14に露光すべき領域を示している。配線溝パターンHでは、黒いパターンは溝を形成する部分である。
なお、図20に示された半導体基体の断面図は、図20(b)の右側のパターン図の破線を沿った断面に対応する。
【0073】
次に、図21(a)に示すように、配線溝パターンHをレティクルとして用いて、レジスト14を露光現像し、レジスト14の配線溝に対応する部分を除去する。
ここで、配線溝パターンとして機能し、パターンHを有するレティクルには、ハーフトーン位相シフトレティクルを用いる。また、KrFエキシマレーザーを用いた露光機を用いて、NA=0.60の1/2輪帯照明を用いて露光を行なう。
【0074】
次に、図21(b)に示すように、レジスト14をエッチングマスクとして窒化シリコン膜13をエッチングし、図21(a)の右側のパターンH上に破線を沿った断面の配線溝パターンに対応して、窒化シリコン膜13に開口する。そして、レジスト14を除去する。
【0075】
次に、図22(a)に示すように、層間絶縁膜12の上に、エッチングされた窒化シリコン膜13を覆うように、アモルファス・シリコン膜15を50nmの厚さにCVD法により形成する。アモルファス・シリコン膜15は、密集ホールパターンCを転写する時に、不必要なホールを形成しないためにエッチングマスクとして用いられるものである。
【0076】
次に、図22(b)に示すように、アモルファス・シリコン膜15の上に、補助パターンLを転写するためのレジスト16を塗布する。レジスト16としては、露光に用いられるKrFエキシマレーザーの波長に感光するレジストを塗布する。
図22(b)において、右側のパターンL上に破線を沿った断面のスリットパターンを転写する。図22(b)の左側の半導体基体の断面図に、破線と矢印は、パターンLに従ってレジスト16に露光すべき部分を示している。
【0077】
次に、図23(a)に示すように、補助パターンLをレティクルとして用いて、レジスト16を露光現像し、右のパターンL上に破線を沿った断面のパターンに対応してレジスト16に開口をする。
ここで、補助パターンとして機能し、パターンLを有するレティクルには、クロムからなる通常レティクルを用いる。また、KrFエキシマレーザーを用いた露光機を用いて、NA=0.60の通常照明を用いて露光を行なう。
【0078】
次に、図23(b)に示すように、レジスト16をエッチングマスクとしてアモルファス・シリコン膜15をエッチングし、図23(a)の右側のパターンL上に破線を沿った断面のパターンに対応してアモルファス・シリコン膜15に開口する。そして、レジスト16を除去する。
【0079】
次に、図24(a)に示すように、有機材料からなる反射防止膜を塗布(図示せず)する。そして、パターンAを転写するためのレジスト17を塗布する。レジスト17としては、露光に用いられるKrFエキシマレーザーの波長に感光するレジストを塗布する。
図24(a)において、右側のパターンAに破線を沿った断面のパターンを転写する。図24(a)の左側の半導体基体の断面図に、破線と矢印で右のパターンAに対応してレジスト17に露光すべき部分を示している。
【0080】
次に、図24(b)に示すように、密集ホールパターンCをレティクルとして用いて、レジスト17を露光現像し、右のパターンCに破線を沿った断面のパターンをレジスト17に形成する。
パターンCを構成するホールは、ホール幅が0.20μm、ホールピッチが0.40μmであり、パターンAと同じである。このようなホールは2次元的に周期的に繰り返してパターンCを構成する。
ここで、密集ホールパターンを有するレティクルには、ハーフトーン位相シフトレティクルを用いる。露光はKr−Fエキシマレーザーを用いた露光機を用いて、NA=0.60の1/2輪帯照明条件で行ない、サブピークによる不要なパターンが転写されないようにしている。
前述したように、本発明において、パターンAのような微細なランダムなホールパターンを形成するには、直接にパターンAを用いない。その代わりに、補助パターンをアモルファス・シリコン膜15に転写した後に、密集ホールパターンCを層間絶縁膜12に転写する。
図24(b)に示すように、パターンCに微細なホールが微細なピッチで密集しているので、パターンAにあるホール(矢印と破線で示されている部分)より多くの不必要な開口がレジスト17に形成されている。
【0081】
次に、図24(c)に示すように、レジスト17及び反射防止膜(不図示)をエッチングマスクとして層間絶縁膜12をエッチングし、層間絶縁膜12にホール18を形成する。そして、レジスト17を除去する。
図24(b)に示された工程では、不必要な開口も同時にレジスト17に形成されたが、あらかじめ形成されたアモルファス・シリコン膜15がこれら不必要な開口を通して層間絶縁層12へのエッチングをブロックし、不必要なホールが層間絶縁層12に形成されることはない。
【0082】
次に、図25(a)において、レジスト17を除去する。
【0083】
次に、図25(b)に示すように、レジスト19を塗布する。レジスト19は、次のCMP工程でアモルファス・シリコン膜15をエッチングによって除去する時に、ホール18を保護するために用いられる。
【0084】
次に、図25(c)に示すように、CMPを行ない、レジスト19、アモルファス・シリコン膜15を除去する。そして、ホール18内のレジスト19も除去する。
【0085】
次に、図26(a)に示すように、窒シリコン膜13をエッチングマスクとして、層間絶縁膜12を全面エッチングし、ホール18は下地Cu配線11と接続できる深さになるとともに、配線溝20は層間絶縁膜12の表面に形成される。
ここで、あらかじめ窒シリコン膜13を形成し、さらに、パターンHの配線溝パターンが窒シリコン膜13上に形成したので、窒シリコン膜13はエッチングマスクとして配線溝間の絶縁膜を保護する。これによって、所望のホールパターンと配線溝パターンを本発明の方法で形成できる。
【0086】
次に、図26(b)に示すように、層間絶縁層12の表面の配線溝20に、ライナー層を形成後(図示せず)、例えばCuからなる導電物21を、例えばめっき法により堆積する。
【0087】
次に、図26(c)に示すように、不要なCuをCMP法で除去する。この時、不要な窒シリコン膜13も同時にCMPで除去される。
ここで、パターンAのようなランダムに配置された微細なホールを通して、下層のCu配線層11と接続する、配線溝パターンがパターンHとなっている上層配線層21が形成された。
【0088】
本実施形態においては、図21(a)に示された工程において、ハーフトーン位相シフトレティクルと輪帯照明を用いたが、他の組み合わせ、例えば、レベンソン位相シフトと通常照明の組み合わせを用いても良い。また、図23(a)に示された工程において通常レティクルと通常照明の組み合わせを用いたが、ハーフトーン位相シフトレティクルと輪帯照明の組み合わせでももちろん良好にパターンを形成することができる。また、図24(b)に示された工程において、ハーフトーン位相シフトレティクルと輪帯照明を用いたが、これに限らずレベンソン位相シフトと通常照明の組み合わせでも良好なホールパターンを形成できる。また、通常レティクルと4つ穴照明の組み合わせでも良好なホールパターンを形成できる。
さらに、ArFエキシマレーザーを用いた場合には、図23(a)、図24(b)に示された工程において、通常レティクルと通常照明の組み合わせでも良好なホールパターンが形成できる。
【0089】
本実施形態によれば、下層配線層の上に、パターンAのようなランダムに配置された微細なホールを形成し、それらのホールを通して、下層の配線層と接続するパターンHのような配線溝パターンを有する上層配線層を形成するには、直接にパターンAを用いる必要がない。その代わりに、パターンHと例えばパターンLからなる補助レティクルパターンを転写して、2層のエッチングマスク膜を形成し、そして、該2層のエッチングマスクを用いて、パターンCからなる密集ホールパターンを層間絶縁膜12に転写することによって、微細なランダムなホールパターン及びそれらホールを通して下層配線層と接続する上層配線層を形成する。
このように、多層の配線層の間に微細なランダムなホールパターンであっても、それを形成でき、しかも、そのような微細なランダムなホールパターンを直接に形成することを避け、比較的に容易に形成できるパターン幅の大きい補助パターン、及び比較的に容易に形成できる規則正しい密集ホールパターンを順次半導体基板上に転写することによって、直接に形成することの難しい微細なランダムに配置されたピッチの小さいホールパターンを形成できる。
他の効果は第3の実施形態と同じである。
【0090】
以上、本発明を好ましい実施の形態に基づき説明したが、本発明は以上に説明した実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲で、種々の改変が可能である。
第1と第2の実施形態で説明した補助パターンデータの生成方法は具体例であり、これらの例示に対する修正が可能である。
【0091】
また、第3と第4の実施形態では、1層と2層の配線層の場合を例として説明したが、3層以上の場合であっても本発明が適用できる。
例えば、LSIロジックデバイスにおいて、5層メタル構造からなる配線層のうち、最初の3層が0.40μmピッチの設計ルールで構成されている場合は、本発明を最初の3層に適用し、デュアルダマシン法で該多層配線層を製造することができる。
例えば、簡単のため、第1のコンタクト・ホール層及び配線層、第2のビアホール層及び配線層、及び第3のビアホール層及び配線層のパターンはそれぞれ同一であり、また、前述したパターンAとパターンHとなるとする。すると、該三層のホールと配線層はいずれも第4の実施形態の方法で形成できる。補助パターンとして前述したパターンL、密集ホールパターンとして、前述したパターンCを用いれば、パターンH、パターンL、パターンCからなるレティクルを、第1のコンタクト・ホール層、第2のビアホール層及び第3のビアホール層に共通に用いられる。したがって、本発明を3層に適用した場合においても、レティクル1枚しか増加しない。
【0092】
【発明の効果】
本発明によれば、配線層上にランダムに配置された微細なホールパターンを形成するには、該ランダムな微細ホールパターンを直接に形成せず、パターン幅の大きい補助パターン及び規則正しい密集ホールパターンを用いて、比較的に容易に形成できる補助パターンと比較的に容易に形成できる密集ホールパターンを順次半導体基板上に転写し、直接に形成することの難しい微細なランダムなピッチの小さいホールパターンが得られる。
規則正しい密集ホールパターンを転写するには、超解像技術を用いることが容易であり、ホール幅を容易に縮小でき、かつピッチを容易に縮められ、これによって、ランダムな微細なホールのパターンを容易に形成できる。また、パターン幅の大きい補助パターンを転写するので、プロセス余裕度を向上させることができる。
さらに、直接にランダムな微細なパターンを形成しないので、光近接効果補正は必要がなく、そのため、光近接効果補正によりレティクル上のホールのサイズを縮小又は拡大することはなく、プロセス余裕度が高く、製造プロセスが簡単である。
また、補助パターンと密集ホールパターンを容易に形成できるので、その形成工程に適用なレジスト材料と照明方法を選択する余地があり、プロセス余裕度を向上させることができる。
したがって、本発明は、例えば、ロジックデバイス、ロジックとDRAM等のメモリが混載されたデバイスのような半導体装置において、ランダムな配置のコンタクト・ホール及びビアホールを、微細なパターンピッチでかつ微細なサイズで形成することを容易にし、さらに、半導体装置の更なる微細化及び集積化を達成することを可能とする。また、集積回路としての性能や歩留まりを向上させるので、非常に有用である。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図2】図1に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図3】図2に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図4】図3に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図5】図4に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図6】図5に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図7】図6に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図8】図7に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図9】図8に続いて、本発明の第1の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図10】本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図11】図10に続いて、本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図12】図11に続いて、本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図13】図12に続いて、本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図14】図13に続いて、本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図15】図14に続いて、本発明の第2の実施形態に係わる半導体装置の製造方法において、補助パターンデータを生成するための図形演算を説明する図である。
【図16】本発明の第3の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図17】図16に続いて、本発明の第3の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図18】図17に続いて、本発明の第3の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図19】図18に続いて、本発明の第3の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図20】本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図21】図20に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図22】図21に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図23】図22に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図24】図23に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図25】図24に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図26】図25に続いて、本発明の第4の実施形態に係わる半導体装置の製造方法を説明する模式断面図である。
【図27】従来技術を用いて、ランダムに配置された微細なホールパターンを形成する方法の問題点の一例を示す図であり、(a)はベストフォーカス条件で形成したホールパターン、(b)は0.2μmデフォーカスした条件で形成したホールのパターンを示す。
【図28】従来技術を用いて、ランダムに配置された微細なホールパターンを形成する方法の問題点のもう一例を示す図であり、(a)はベストフォーカス条件で形成したホールパターン、(b)は0.2μmデフォーカスした条件で形成したホールのパターンを示す。
【符号の説明】
1…下層配線層、2…層間絶縁膜、3…ホール用エッチングマスク、4…レジスト、5…レジスト、6…タングステン、11…下層配線層、12…層間絶縁膜、13…配線層用エッチングマスク、14…レジスト、15…ホール用エッチングマスク、16…レジスト、17…レジスト、18…ホール、19…レジスト、20…配線溝、21…上層配線層、d…ホール幅、p…ホール間ピッチ。
Claims (19)
- 下層配線層上の絶縁膜に複数のビアホール又はコンタクト・ホール(以下、単にホールと称する)がランダムに配置された半導体装置の製造方法であって、
前記複数のホールの設計パターン及び前記下層配線層の配線パターンにより、前記複数のホールの設計パターンを完全に含んだ補助パターンのデータを生成する補助パターンデータ生成工程と、
前記下層配線層上の絶縁膜上に、ホール用エッチングマスク膜を形成する工程と、
前記補助パターンのデータにより作製されたフォトマスクを用いて、前記ホール用エッチングマスク膜に、前記補助パターンを転写する工程と、
前記複数のホールと同じ幅を有するホールを、前記複数のホールの設計ピッチと同じピッチで、平面上に周期的に繰り返して形成された密集ホールパターンを有するフォトマスクを用いて、前記補助パターンが転写されたホール用エッチングマスク膜をエッチングストッパとして、前記密集ホールパターンを前記絶縁膜に転写し、所望の前記設計パターンの複数のホールを形成するホール形成工程とを有する
半導体装置の製造方法。 - 前記補助パターンにおいて、パターンの幅は前記ビアホール又はコンタクト・ホールの設計幅以上である
請求項1に記載の半導体装置の製造方法。 - 前記補助パターンデータ生成工程は、
前記複数のホールの設計パターン上に、ホール形成領域を抽出する第1の工程と、
前記下層配線層の配線パターン上に、配線形成領域を抽出する第2の工程と、
前記ホール形成領域のパターンと前記配線形成領域のパターンとの図形論理和の演算をし、前記補助パターンのデータを生成する工程と
を有する
請求項2に記載の半導体装置の製造方法。 - 前記第1の工程は、
前記複数のホールの設計パターンを反転して前記密集ホールパターンと図形論理和の演算をする第3の工程と、
前記第3の工程で得られたパターンを反転し、該反転されたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第4の工程と、
前記第4の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程と
を有する
請求項3に記載の半導体装置の製造方法。 - 前記第1の工程は、
前記複数のホールの設計パターンを反転する第5の工程と、
前記第5の工程で得られたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第6の工程と、
前記第6の工程で得られたパターンにおいて、パターン幅前記補助パターンのパターン幅になるようにサイジング処理を行なう工程と
を有する
請求項3に記載の半導体装置の製造方法。 - 前記第2の工程は、
前記下層配線層の配線パターンを反転する工程と、
前記反転された配線パターンの幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程
をさらに有する
請求項3に記載の半導体装置の製造方法。 - 前記ホール形成工程で形成されたホールに導電性物質を埋め込み、前記下層配線層と接続する工程を有する
請求項1に記載の半導体装置の製造方法。 - 前記補助パターンはスリットパターンである
請求項1に記載の半導体装置の製造方法。 - 下層配線層と上層配線層の間の絶縁膜に複数のビアホール又はコンタクト・ホール(以下、単にホールと称する)がランダムに配置された半導体装置の製造方法であって、
前記複数のホールの設計パターン及び前記上層配線層の配線パターンにより、前記複数のホールの設計パターンを完全に含んだ補助パターンのデータを生成する補助パターンデータ生成工程と、
前記下層配線層上の絶縁膜上に、上層配線層用エッチングマスク膜を形成する工程と、
前記上層配線層用エッチングマスク膜に、前記上層配線層の配線溝パターンを転写する工程と、
前記絶縁膜上に、前記上層配線層の配線溝パターンが転写された前記上層配線層用エッチングマスク膜を覆うように、ホール用エッチングマスク膜を形成する工程と、
前記補助パターンのデータにより作製されたフォトマスクを用いて、前記ホール用エッチングマスク膜に前記補助パターンを転写する工程と、
前記複数のホールと同じ幅を有するホールを、前記複数のホールの設計ピッチと同じピッチで、平面上に周期的に繰り返して形成された密集ホールパターンを有するフォトマスクを用いて、前記補助パターンが転写されたホール用エッチングマスク膜をエッチングストッパとして、前記密集ホールパターンを前記絶縁膜に転写し、所望の前記設計パターンの複数のホールを形成するホール形成工程と
を有する
半導体装置の製造方法。 - 前記補助パターンのパターン幅は、前記ビアホール又はコンタクト・ホールの設計幅以上である
請求項9に記載の半導体装置の製造方法。 - 前記補助パターンデータ生成工程は、
前記複数のホールの設計パターン上に、ホール形成領域を抽出する第1の工程と、
前記上層配線層の配線パターン上に、配線形成領域を抽出する第2の工程と、
前記ホール形成領域のパターンと前記配線形成領域のパターンとは図形論理和の演算をし、前記補助パターンのデータを生成する工程と
を有する
請求項10に記載の半導体装置の製造方法。 - 前記第1の工程は、
前記複数のホールの設計パターンを反転して前記密集ホールパターンと図形論理和の演算をする第3の工程と、
前記第3の工程で得られたパターンを反転し、該反転されたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第4の工程と、
前記第4の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程と
を有する
請求項11に記載の半導体装置の製造方法。 - 前記第1の工程は、
前記複数のホールの設計パターンを反転する第5の工程と、
前記第5の工程で得られたパターンにおいて、隣り合うドットパターンが接合するようにサイジング処理を行なう第6の工程と、
前記第6の工程で得られたパターンにおいて、パターン幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程と
を有する
請求項11に記載の半導体装置の製造方法。 - 前記第2の工程は、
前記上層配線層の配線パターンを反転する工程と、
前記反転された配線パターンの幅が前記補助パターンのパターン幅になるようにサイジング処理を行なう工程
をさらに有する
請求項11に記載の半導体装置の製造方法。 - 前記ホール形成工程の後に、前記ホール用エッチングマスク膜を除去する工程を有する
請求項9に記載の半導体装置の製造方法。 - 前記ホール用エッチングマスク膜を除去した後、前記上層配線層の配線溝のパターンが転写された前記上層配線層用エッチングマスク膜をエッチングマスクとして、前記絶縁膜をエッチングし、前記上層配線層の配線溝を形成し、該配線溝の形成と共に、前記下層配線層に達する複数のホールを形成する工程を有する請求項15に記載の半導体装置の製造方法。
- 形成された前記配線溝と複数のホールに導電性物質を埋め込み、前記下層配線層と接続する工程を有する
請求項16に記載の半導体装置の製造方法。 - 前記導電性物質を平坦化する工程と、
前記上層配線層用エッチングマスク膜を除去する工程と
を有する
請求項17に記載の半導体装置の製造方法。 - 前記補助パターンはスリットパターンである
請求項9に記載の半導体装置の製造方法。
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JP2007013088A (ja) * | 2005-06-29 | 2007-01-18 | Hynix Semiconductor Inc | 二重露光技術を用いた二重露光方法及びこの二重露光方法のためのフォトマスク |
JP2008185970A (ja) * | 2007-01-31 | 2008-08-14 | Renesas Technology Corp | パターンの形成方法、電子デバイスの製造方法および電子デバイス |
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