JP2004094210A - 表示素子駆動回路および表示装置 - Google Patents
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Abstract
【解決手段】この発明は、CMOS回路がPチャネルの第1のトランジスタとNチャネルの第2のトランジスタとを有し、これら第1および第2のトランジスタを駆動する駆動回路が第1のトランジスタのゲート入力容量(ゲート−ソース間の寄生容量)を利用する第1の時定数と第2のトランジスタのゲート入力容量(ゲート−ソース間の寄生容量)を利用する第2の時定数を有する時定数回路を備えていて、駆動回路が所定の論理信号を受けたときに第1および第2トランジスタの一方をOFFにしてから第1および第2のトランジスタの他方をONするように第1の時定数および第2の時定数のいずれか一方がいずれか他方に対して選択されているものである。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、表示素子駆動回路および表示装置に関し、詳しくは、有機EL素子を電流駆動する電流駆動回路のCMOS出力段の貫通電流を抑制して消費電力を低減することができるような有機EL駆動回路および有機EL表示装置の改良に関する。
【0002】
【従来の技術】
有機EL表示装置は、自発光による高輝度表示が可能であることから、小画面での表示に適し、携帯電話機、DVDプレーヤ、PDA(携帯端末装置)等に搭載される次世代表示装置として現在注目されている。この有機EL表示装置には、液晶表示装置のように電圧駆動を行うと、輝度ばらつきが大きくなり、かつ、R(赤),G(緑),B(青)に感度差があることから制御が難しくなる問題点がある。
そこで、最近では、電流駆動のドライバを用いた有機EL表示装置が提案されている。例えば、特開平10−112391号などでは、電流駆動により輝度ばらつきの問題を解決する技術が記載されている(特許文献1)。
【0003】
携帯電話機用の有機EL表示装置の有機EL表示パネルでは、カラムラインの数が396個(132×3)の端子ピン、ローラインが162個のピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。
このような有機EL表示パネルの電流駆動回路の出力段は、アクディブマトリックス型でも単純マトリックス型のものでもピン対応に電流源の駆動回路、例えば、カレントミラー回路による出力回路が設けられている。そのドライブ段は、例えば、特願2002−82662号(特願2001−86967号と特願2001−396219号の国内優先出願,対応US出願10,102,671号)のようにピン対応に多数の出力側トランジスタを有するパラレル駆動のカレントミラー回路(基準電流分配回路)を有していて、入力段となる手前の基準電流発生回路から基準電流を受けてピン対応に多数のミラー電流を発生することで基準電流をピン対応に分配して出力回路を駆動する。あるいはピン対応に分配されたこのミラー電流をさらにk倍(kは2以上の整数)の電流に増幅して出力回路を駆動する。そして、そのk倍電流増幅回路には、ピン対応にD/A変換回路を設けたこの出願人の特願2002−33719号の出願がある。これは、カラム側のピン対応にD/A変換回路が表示データを受けてこの表示データをピン対応にA/D変換してカラム方向の駆動電流を同時に生成する。
【0004】
ところで、有機EL表示装置では、カラム側(有機EL素子の陽極側)の1ラインが電流吐出し側となり、ロー側(有機EL素子の陰極側)の1ラインが電流吸い込み側(シンク側)となって、ロー側の走査に応じてカラム側の電流駆動回路から駆動電流が有機EL素子(以下OEL素子)の陽極側に出力される。OEL素子の陰極側は、CMOSのプッシュプル回路を介してグランドGNDに接続され、前記の駆動電流をグランドへとシンクする。
OEL素子は、容量性の素子であるので、このとき、駆動電流の一部を残留電荷として蓄積する。そのためマトリックス状にOEL素子を配置する表示装置にあっては、走査対象となっていない周囲のOEL素子から走査対象となっているEL素子へ電荷が流れ込み、駆動対象でないOEL素子が発光し、あるいは駆動対象のEL素子の輝度が変化して誤発光する問題がある。
ところで、マトリックス状に配置したOEL素子を電流駆動し、かつ、OEL素子の陽極と陰極をグランドに落としてリセットするEL素子の駆動回路が特許文献1として公知である。また、DC−DCコンバータを用いてOEL素子を低消費電力で電流駆動する技術が特許文献2として公知である。
【0005】
【特許文献1】
特開平9−232074号公報
【特許文献2】
特開2001−143867号公報
【0006】
図4は、一般的な有機EL表示パネルの概要を示す説明図である。1は、マトリックス状に配置されたOEL素子4を有する有機EL表示パネル、2は、カラム側の電流駆動回路、3は、ロー側の駆動回路、4は、OEL素子であって、説明の都合上、コンデンサとして示してある。また、ロー側の駆動回路3のCMOSのプッシュプル回路はスイッチとして示してある。
有機EL表示パネル1にあっては、OEL素子4の接合容量で決定された一定期間だけOEL素子4が駆動時点であらかじめ充電され、OEL素子4の輝度を向上させ、輝度むらなどを防止している。そのために駆動する前にスイッチ回路SWが一定期間ONにされてOEL素子4の電荷が放電され、リセットされる。このリセットは、ロー側の駆動回路3の走査対象なるラインがLowレベル(以下“L”)になった初期の一定期間、スイッチ回路SWをONにしてカラム側の電流駆動回路2の出力が接続されている陽極側ライン(カラムライン)X1,X2,X3…をグランドGNDへと落とすことで行われる。これによりOEL素子4の残留電荷が放電され、その後にカラム側の電流駆動回路2の出力電流がOEL素子4に加えられる。また、ロー側の駆動回路3においては走査対象以外のOEL素子4が逆バイアスされる。このようにしておかないと、走査対象のOEL素子4に流れ込む駆動電流が周囲のOEL素子4にも流れ込み、誤発光の原因になる。そのため、走査対象以外の陰極側ライン(ローライン)Y1,Y2,Y3…は、Highレベル(以下“H”)に固定される。
【0007】
【発明が解決しようとする課題】
ロー側の駆動回路3のCMOSのプッシュプル回路は、図5に示すように、垂直方向の走査に応じて発生する“L”,“H”の0V,3V程度の電圧の論理信号(“L”,“H”あるいは“1”,“0”の論理値を持つ信号)をレベルシフタ5がゲート回路等(図示せず)を介して受ける。ここで、それが0V,20V程度の高い電圧の論理信号にレベルシフトされる。レベルシフトされた“H”,“L”の論理信号は、出力回路6の入力段のインバータ7に入力される。そして、このインバータ7を介して高い電源ライン9(+Vcc)の電圧(=20V)で動作するCMOS出力段8を駆動する。なお、8aは、CMOS出力段8の出力端子であり、ロー側の走査ラインYiに接続されている。
この場合、上流側のPチャネルトランジスタTr1は、OEL素子4を逆バイアスするので、そのON抵抗は、数百Ω程度と高く、ゲート−ソース間の寄生容量C1は小さい。
このゲート−ソース間の寄生容量あるいはゲート−サブストレート間の寄生容量はゲート入力容量として大きく影響する。そこで、以下では、ゲート入力容量としてこのゲート−ソース間の寄生容量を代表して取り上げて説明する。
【0008】
一方、下流側のNチャネルのトランジスタTr2は、ローラインに多数接続されたOEL素子4から駆動電流を受けるので、その面積サイズが大きく、そのON抵抗は数Ωと小さい。その分、ゲート−ソース間の寄生容量C2も大きくなる。
下流側のトランジスタTr2がこのような大きな寄生容量C2を持つと、このトランジスタTr2がONからOFFへと移行する場合の過渡特性は、緩やかになり、上流側のトランジスタTr1がONしたときに電源ライン9からトランジスタTr1,OFFするトランジスタTr2を通して貫通電流がグランドGNDへと流れる問題がある。
このときの電源ライン9の電源電圧は、20V程度と高いので数十mAという大きな電流が流れ、それが消費電力の増加につながり、ドライバICを破壊する危険性もある。
トランジスタTr1とトランジスタTr2とのサイズ比(ゲート,ソースの面積比)が大きく相違するロー側の駆動回路3では、トランジスタTr2の寄生容量C2が大きいので、抵抗等やバイパス回路を設ける一般的な貫通電流対策では効果が薄い。
この発明の目的は、このような従来技術の問題点を解決するものであって、電流駆動回路のCMOS出力段の貫通電流を抑制して消費電力を低減することができる表示素子駆動回路および表示装置を提供することにある。
【0009】
【課題を解決するための手段】
このような目的を達成するための第1の発明の表示素子駆動回路および表示装置の特徴は、出力段にCMOS回路を有し、複数の表示素子が接続されたラインを前記CMOS回路が駆動する表示素子駆動回路において、
前記CMOS回路は、Pチャネルの第1のトランジスタとNチャネルの第2のトランジスタと、これら第1および第2のトランジスタを駆動する駆動回路とを備え、前記駆動回路が前記第1のトランジスタの第1のゲート入力容量(ゲート−ソース間の寄生容量)を利用する第1の時定数と前記第2のトランジスタの第2のゲート入力容量(ゲート−ソース間の寄生容量)を利用する第2の時定数を有する時定数回路を有し、前記駆動回路が所定の論理信号を受けたときに前記第1および第2トランジスタのいずれか一方をOFFにしてから前記第1および第2のトランジスタのいずれか他方をONするように前記第1の時定数および前記第2の時定数のいずれか一方がいずれか他方に対して選択されているものである。
【0010】
【発明の実施の形態】
ところで、第1および第2のトランジスタの動作においてそのON/OFFは、それぞれのトランジスタのゲート閾値との関係において決定される。そこで、この発明にあっては、第1および第2のトランジスタのゲート入力容量(ゲート−ソース間の寄生容量)を利用して、CMOS回路を駆動する駆動回路が“H”あるいは“L”いずれかの一方の論理信号を受けてCMOS回路の出力に“H”の出力を発生する場合に、第1および第2の時定数を有する時定数回路を介して第2の時定数に応じて第2のトランジスタをOFFに駆動し、第1の時定数に応じて第1のトランジスタをONに駆動することにより第2トランジスタをOFFさせてから第1のトランジスタONさせる。第2のトランジスタをOFF先にさせることにより、“H”出力の際にCMOS回路において電源側からグランドGND側に貫通電流が流れるのを阻止することができる。
これとは逆に、この発明では、前記第1トランジスタをOFFにしてから前記第2のトランジスタONするように、前記第1の時定数および前記第2の時定数のいずれか一方を、いずれか他方に対して選択することで、第1トランジスタをOFFさせてから第2のトランジスタONさせる。ことにより、“L”出力の際にCMOS回路において電源側からグランドGND側に貫通電流が流れるのを同様に阻止することができる。
【0011】
なお、前記の時定数回路にさらに第3、第4の時定数を持たせる回路を設けて、CMOS回路を駆動する駆動回路が“H”あるいは“L”のいずれか他方の論理信号を受けてCMOS回路の出力に“L”の出力を発生する場合にも、第3の時定数に応じて第1トランジスタをOFFに駆動し、第4の時定数に応じて第2トランジスタをONに駆動することにより第1トランジスタを先にOFFさせてから第2のトランジスタONさせる。第1トランジスタを先にOFFさせることによりこのときにもCMOS回路において電源側からグランドGND側に貫通電流が流れるのを阻止することができる。
その結果、CMOS回路の駆動時、特に、CMOS回路から“H”を出力する時には、そのときの貫通電流が流れない分、消費電力を低減することができる表示素子駆動回路および表示装置を容易に実現できる。
【0012】
【実施例】
図1は、この発明のEL駆動回路を適用した一実施例のシフトレジスタを有するロー側の電流駆動回路を中心とするブロック図、図2は、時間差駆動回路のCMOS出力段の駆動動作の説明図、そして図3は、電流駆動回路の他の実施例のブロック図である。
図1において、10は、ロー側走査回路であって、シフトレジスタ11と、このシフトレジスタ11の各段からの出力を受けて動作する電流駆動回路12,12,…とから構成されている。
シフトレジスタ11は、コントローラ15に制御され、垂直走査のための1ビットのデータを受ける。各電流駆動回路12,12,…は、ロー側のラインY1,Y2,…に対応してライン数分、設けられていて、これら電流駆動回路12,12,…により対応するロー側のラインY1,Y2,…Yi,Yi−1…が電流駆動される。なお、図1では、ロー側のラインYi,Yi−1に接続される電流駆動回路12のみ図示し、そのうちロー側のラインYiの電流駆動回路12についてのみ、その内部回路をしていてある。
【0013】
電流駆動回路12は、コントローラ13から放電パルス信号Pdを受け、さらにシフトレジスタ11の出力を受けるゲート回路121と、このゲート回路121の“H”,“L”の出力をレベルシフトするレベルシフタ122、そしてレベルシフタ122から“H”、“L”の信号を受ける出力回路123とからなる。
出力回路123は、入力段に時間差駆動回路(時定数回路)124と、この時間差駆動回路124により駆動されるCMOS出力段125とからなり、時間差駆動回路124の駆動によりCMOS出力段125の下流側のNチャネルトランジスタTr2のOFF駆動と上流側のPチャネルトランジスタTr1のON駆動とに時間差を発生させる。これにより電流駆動回路12が“H”を出力する際に貫通電流がグランドGNDへと流れるのを阻止する。
なお、レベルシフタ122は、図5のレベルシフタ5に対応する回路であり、CMOS出力段125は、図5のCMOS出力段8に対応する回路である。そして、125aは、CMOS出力段125の出力端子であり、出力端子8aに対応している。
【0014】
時間差駆動回路124は、出力端子125aに“H”出力を発生するときには、出力端子125aの出力が“L”から“H”に変化する。このときにトランジスタTr1,Tr2を異なる時定数の回路を介して駆動することで、トランジスタTr2をOFFさせてからトランジスタTr1をONさせる駆動信号を出力する。
これによりトランジスタのON/OFFに時間差を持たせる。
逆に、出力端子125aに“L”出力を発生するときには、出力端子125aの出力が“H”から“L”に変化する。このときにもトランジスタTr1,Tr2を異なる時定数の回路を介して駆動することで、トランジスタTr1をOFFさせてからトランジスタTr2をONさせる駆動信号を出力する。これらトランジスタのON/OFFに時間差を持たせる。
【0015】
図2は、この時間差駆動回路124の駆動動作の説明図である。
トランジスタTr1がON/OFFするゲートの閾値電圧VTH1を0.85Vとし、トランジスタTr2がON/OFFするゲートの閾値電圧VTH2を0.60Vとした場合に、ゲート入力電圧が“H”から“L”に変化するとき(出力端子125aに“H”を出力するとき)のトランジスタTr1側の時定数をトランジスタTr2に対して18倍〜20倍程度に採ると、トランジスタTr1,Tr2のON/OFFの時間差として、図2に示すように、μsecオーダの時間差Tを持たせることができる。なお、図2中、グラフAは、トランジスタTr1のゲートを駆動する信号の電圧波形であり、グラフBは、トランジスタTr2のゲートを駆動する信号の電圧波形である。グラフBの放電時定数は、グラフAの放電時定数よりも18より小さい。
【0016】
その具体的な回路として時間差駆動回路124は、図1に示すように、電源ライン9とグランドGNDとの間に順次にソース−ドレイン側が直列に接続されたPチャネルのトランジスタTr3,Tr4とNチャネルのトランジスタTr5とを有し、トランジスタTr4のソース−ドレイン間に抵抗Rが接続されている回路である。トランジスタTr3のソースは電源ライン9に接続され、そして、トランジスタTr5のソースはグランドGNDに接続されている。
ここで、トランジスタTr3のON抵抗をR3、トランジスタTr4のON抵抗をR4、トランジスタTr5のON抵抗をR5とし、トランジスタTr1のゲート−ソース間の寄生容量をC1、トランジスタTr2のゲート−ソース間の寄生容量をC2=KC1とする。ただし、所定のKは、1より大きい定数である。
【0017】
レベルシフタ122がシフトレジスタ11の出力に応じて矩形波の“H”、“L”の信号を発生するとすれば、この矩形波が時間差駆動回路124の異なる時定数の回路を介してトランジスタTr1,Tr2のゲートに供給される。このことで、それぞれのトランジスタのON/OFFするタイミングがずれる。この場合の時定数は、トランジスタTr1,Tr2のゲート−ソース間の寄生容量C1,C2(=KC1)とこれらのゲートに接続される抵抗値で決定される。
そこで、時間差駆動回路124が前記したような時間差のある駆動信号を発生するためには、抵抗Rの抵抗値Rは次の条件となる。
CMOS出力段125の出力端子125aに“L”を出力するとき、言い換えれば、出力端子125aの出力が“H”から“L”に変わるのとき、
18×C1×R3<KC1×(R3+R4)……▲1▼
CMOS出力段125の出力端子125aに“H”を出力するとき、言い換えれば、出力端子125aの出力が“L”から“H”に変わるのとき、
C1×(R5+R)>18×KC1×R5 ……▲2▼
ただし、ここでは、トランジスタTr2の駆動波形についての時定数をトランジスタTr1の駆動波形についての時定数に対して18倍として動作時間差Tを設定した場合である。
【0018】
▲1▼式について説明すると、C1×R3はトランジスタTr1をOFFにするときのコンデンサC1についての充電時定数であり、KC1×(R3+R4)は、トランジスタTr2をONにするときのコンデンサC2についての充電時定数である。トランジスタTr1をOFFにするときの充電時定数は、トランジスタTr2をONするときの充電時定数の1/18より小さいという式である。これによりトランジスタTr2がONするよりも先にトランジスタTr1がOFFして出力端子125aに“L”が出力される。
▲2▼式について説明すると、C1×(R5+R)はトランジスタTr1をONにするときのコンデンサC1についての放電時定数であり、18×KC1×R5は、トランジスタTr2をOFFにするときの放電時定数である。トランジスタTr2をOFFにするときの放電時定数は、トランジスタTr1をONするときの放電時定数の1/18より小さいという式である。これによりトランジスタTr1がONするよりもこれにより先にトランジスタTr2がOFFして出力端子125aに“H”が出力される。
【0019】
ここで、▲2▼式の抵抗RとトランジスタTr5のON抵抗R5との抵抗値の関係でこの発明における第1の時定数と第2の時定数を決定する。なお、トランジスタTr5がこの発明の第3のトランジスタの具体例である。具体的には、抵抗値(R5+R)が第1の時定数を決定し、抵抗値R5が第2の時定数を決定している。そして、トランジスタTr5が“H”の信号を受けてONすることで、第1および第2の時定数の回路が動作する。
また、▲1▼式のトランジスタTr3のON抵抗R3とトランジスタTr4のON抵抗R4との抵抗値の関係でこの発明における第3の時定数と第4の時定数を決定している。具体的には、抵抗値R3が第3の時定数を決定し、抵抗値(R3+R4)が第4の時定数を決定する。なお、トランジスタTr3がこの発明の第4のトランジスタの具体例である。そして、トランジスタTr3,Tr4が“L”の信号を受けてONすることで、第3および第4の時定数の回路が動作する。
【0020】
これについて具体的に説明すると、
(1) 出力端子125aの出力が“H”から“L”に変わるときには、トランジスタTr1がOFFしてトランジスタTr2がONする。これは、レベルシフタ122の出力が“H”から“L”に変わり、時間差駆動回路124が“L”の出力を受けてトランジスタTr3,Tr4がONして、トランジスタTr5がOFFになるときである。このとき、トランジスタTr1のゲートは、抵抗R3と寄生容量C1の時定数回路を介して寄生容量C1が充電されて“H”の駆動信号を時間差駆動回路124から受けてトランジスタTr1がOFFに駆動される。このとき、トランジスタTr2のゲートは、ON抵抗R3とトランジスタTr4のON抵抗R4の和の抵抗値と寄生容量C2(=KC1)の時定数回路を介して寄生容量C2が充電されて“H”の駆動信号を時間差駆動回路124から受けてトランジスタTr2がONに駆動される。ただし、R4<<Rとして抵抗の並列計算を無視する。
そこで、▲1▼式のようにこれらの間に18倍以上の時定数差を設けることで、トランジスタTr1を先にOFFさせてからトランジスタTr2をONさせることができる。
【0021】
(2) 出力端子125aの出力が“L”から“H”に変わるときには、トランジスタTr2がOFFしてトランジスタTr1がONする。これは、レベルシフタ122の出力が“L”から“H”に変わり、時間差駆動回路124が“H”の出力を受けてトランジスタTr3,Tr4がOFFして、トランジスタTr5がONになるときである。このとき、トランジスタTr1のゲートは、抵抗RとトランジスタTr5のON抵抗R5の和の抵抗値と寄生容量C1とからなる時定数回路を介して寄生容量C1の電荷が放電されて“L”の駆動信号を時間差駆動回路124から受けてトランジスタTr1がONに駆動される。このとき、トランジスタTr2のゲートは、トランジスタTr5のON抵抗R5の抵抗値と寄生容量C2(=KC1)の時定数回路を介して寄生容量C2の電荷が放電されて“L”の駆動信号を時間差駆動回路124から受けてトランジスタTr2がOFFに駆動される。
そこで、▲2▼式のようにこれらの間に18倍以上の時定数差を設けることで、トランジスタTr2を先にOFFさせてからトランジスタTr1をONさせることができる。なお、ここで、時定数の倍数である18の値は、現在あるCMOS出力段125についてシミュレーションした値であって、この値は15倍〜22倍程度が好ましい。
【0022】
ここで、▲1▼式,▲2▼式を変形すると、
▲1▼式より、
R4>(18−K)×R3/K ……▲3▼
▲2▼式より、
R>(18K−1)×R5 ……▲4▼
となる。
そこで、これらを満足するように、R,R3,R4,R5の各抵抗値を設定することが必要である。ここで、前記の時定数の倍数を15倍〜22倍程度とすると、通常のCMOS出力段125の駆動回路としてPチャネルトランジスタのON抵抗R3,R4は、500Ω〜1kΩ程度であり、NチャネルトランジスタのON抵抗R5は、100Ω〜250Ω程度であるので、抵抗Rの抵抗値は、概算で50kΩ〜500kΩの範囲のものが選択できる。
【0023】
図3は、さらに他の電流駆動回路12bの実施例である。
この実施例では、図1の時間差駆動回路124のトランジスタTr4をNチャネルのトランジスタTr7に置き換えた時間差駆動回路124bを有している。
図3のトランジスタTr7は、図1のトランジスタTr4とはON/OFF動作が逆になるので、時間差駆動回路124が“L”の信号を受けて“H”を出力してCMOS出力段125の出力に“L”の出力を発生する場合においては、トランジスタTr7がOFFしているので、トランジスタTr2をONするための充電時定数の抵抗値が(R3+R)となる。トランジスタTr1をOFFするための充電時定数の抵抗値は変わりがなくR3である。そこで、これら抵抗値とゲート入力容量C1,C2との関係で遅延時間が決定される。
また、時間差駆動回路124が“H”の信号を受けて“L”を出力してCMOS出力段125の出力に“H”の出力を発生する場合においては、トランジスタTr7がONしているので、トランジスタTr1をONするための放電時定数の抵抗値が(R7+R5)となる。トランジスタTr2をOFFするための放電時定数の抵抗値は変わりがなくR5である。そこで、これら抵抗値とゲート入力容量C1,C2との関係で遅延時間が決定される。ただし、抵抗値R7は、トランジスタのTr7のON抵抗である。
【0024】
そこで、CMOS出力段125の出力に“H”の出力を発生する場合において、抵抗値(R7+R5)とゲート入力容量C1とによる時定数と、抵抗値Rとゲート入力容量C2とによる時定数との差において、トランジスタTr2を先にOFFすることができる。
この場合、第1の時定数は、抵抗値(R7+R5)によって決定され、第2の時定数は、抵抗値R5によって決定される。また、第3の時定数は、抵抗値R3によって決定され、第4の時定数は、(R3+R)によって決定される。
なお、この回路は、トランジスタTr1のゲート−ソース間の寄生容量C1がトランジスタTr2のゲート−ソース間の寄生容量C2より大きいときに有効な回路になる。
その動作説明は割愛するが、トランジスタTr7は、この発明の第1の抵抗あるいは第5のトランジスタの具体例であり、図1のトランジスタTr4は、この発明の第5のトランジスタの具体例である。
【0025】
以上説明してきたが、実施例では、CMOS回路を駆動する時間差駆動回路124が“L”の信号を受けて“H”を出力してCMOS出力段125の出力に“L”の出力を発生する場合、そしてその逆にCMOS出力段125の出力に“H”の出力を発生する場合のそれぞれについて説明しているが、この発明は、貫通電流が大きい後者の“H”の出力を発生する場合のみ時間差で駆動するだけであってもよい。
ところで、実施例で示すように、時間差駆動回路124に“H”あるいは“L”を入力するレベルシフタ122は、反転アンプとなっている。そこで、この反転アンプを含めて時間差駆動回路とすれば、時間差駆動回路の前記の入力信号は、“L”と“H”が前記とは逆になる。したがって、時間差駆動回路の入力信号は、“L”と“H”いずれの論理信号であってもよい。どこかで、インバータが入れば、あるいは、NチャネルトランジスタとPチャネルトランジスタとが逆になれば、駆動する論理信号は逆になる。
【0026】
さらに、時間差遅延回路に入力される所定論理信号に応じてCMOS回路の出力段のPチャネルトランジスタをOFFしてからCMOS回路の出力段のNチャネルトランジスタをONするときには、実施例の第3および第4の時定数は、第1および第2の時定数として使用されてもよい。また、時間差遅延回路に入力される所定論理信号に応じてCMOS回路の出力段のNチャネルトランジスタをOFFしてからCMOS回路の出力段のPチャネルトランジスタをONするときには、実施例の第1および第2の時定数は、第3および第4の時定数として使用されてもよい。
さらに、この発明においては、実施例のPチャネルトランジスタあるいはNチャネルトランジスタのON抵抗は、例えば、これらON抵抗に直列に抵抗を接続して使用されてもよく、これらトランジスタのON抵抗とある他の抵抗とを組合わせて使用されてもよいことはもちろんである。
【0027】
【発明の効果】
以上説明してきたように、この発明にあっては、第1および第2のトランジスタのゲート入力容量(ゲート−ソース間の寄生容量)を利用して、CMOS回路を駆動する駆動回路が“H”あるいは“L”いずれかの一方の論理信号を受けてCMOS回路の出力に“H”あるいは“L”のいずれかの出力を発生する場合に、第1および第2の時定数を有する時定数回路を介して第2の時定数に応じて第2のトランジスタをOFFに駆動し、第1の時定数に応じて第1のトランジスタをONに駆動することにより第1および第2トランジスタの一方をOFFさせてから第1および第2のトランジスタの他方をONさせる。
その結果、CMOS回路から“H”あるいは“L”のいずれかを出力する駆動時にこの貫通電流が流れない分、消費電力を低減することができる表示素子駆動回路および表示装置を容易に実現できる。
【図面の簡単な説明】
【図1】図1は、この発明のEL駆動回路を適用した一実施例のロー側のシフトレジスタの電流駆動回路を中心とするブロック図である。
【図2】図2は、時間差駆動回路のCMOS出力段の駆動動作の説明図である。
【図3】図3は、電流駆動回路の他の実施例のブロック図である。
【図4】図4は、一般的な有機EL表示パネルの概要を示す説明図である。
【図5】図5は、図4におけるロー側の電流駆動回路の一例のブロック図である。
【符号の説明】
1…有機EL表示パネル、2…カラム側の電流駆動回路、
3…ロー側の駆動回路、4…EL素子、
5,122…レベルシフタ、6,123…出力回路、7…インバータ、
8,125…CMOS出力段、8a,125a…出力端子、9…電源ライン、
10…ロー側の走査回路、11…シフトレジスタ、12…電流駆動回路、
13…コントローラ、121…ゲート回路、
124…時間差駆動回路、
Tr1〜Tr7…MOSトランジスタ。
Claims (14)
- 出力段にCMOS回路を有し、複数の表示素子が接続されたラインを前記CMOS回路が駆動する表示素子駆動回路において、
前記CMOS回路は、Pチャネルの第1のトランジスタとNチャネルの第2のトランジスタと、これら第1および第2のトランジスタを駆動する駆動回路とを備え、前記駆動回路が前記第1のトランジスタの第1のゲート入力容量を利用する第1の時定数と前記第2のトランジスタの第2のゲート入力容量を利用する第2の時定数を有する時定数回路を有し、前記駆動回路が所定の論理信号を受けたときに前記第1および第2トランジスタのいずれか一方をOFFにしてから前記第1および第2のトランジスタのいずれか他方をONするように前記第1の時定数および前記第2の時定数のいずれか一方がいずれか他方に対して選択されている表示素子駆動回路。 - 前記駆動回路は、所定の論理信号を受けたときに前記第2トランジスタをOFFにしてから前記第1のトランジスタONするものであり、前記第1の時定数は、前記第2の時定数よりも大きいものであり、前記所定の論理信号は、HighレベルおよびLowレベルのいずれか一方の信号であり、前記時定数回路は、前記第1の時定数を決定するための、前記第1のゲート入力容量に結合される第1の抵抗と、前記第2の時定数を決定するための、前記第2のゲート入力容量に結合される第2の抵抗とを有する請求項1記載の表示素子駆動回路。
- 前記所定の論理信号はHighレベルであり、前記第1の時定数は、前記第2の時定数の15倍かそれ以上の放電時定数であり、前記第1および第2の抵抗は、直列に接続され、少なくとも前記第2の抵抗は、第3のトランジスタとして設けられてそのON抵抗が利用され、前記第1の時定数は、前記第1のゲート入力容量と前記第1の抵抗および前記第3のトランジスタのON抵抗との合成抵抗値により決定され、前記第2の時定数は、前記第2のゲート入力容量と前記第3のトランジスタのON抵抗の抵抗値とにより決定され、前記Highレベルの信号を受けて前記第3のトランジスタがONにされて前記時定数回路が動作する請求項2記載の表示素子駆動回路。
- 前記時定数回路は、さらに、前記第1のゲート入力容量を利用する第3の時定数と前記第2のゲート入力容量を利用する第4の時定数を有し、前記駆動回路が前記所定の論理信号のHighレベルおよびLowレベルのいずれか他方の信号受けたときに前記第1トランジスタをOFFさせてから前記第2のトランジスタONするように前記第3の時定数および前記第4の時定数のいずれか一方がいずれか他方に対して選択されている請求項3記載の表示素子駆動回路。
- 前記第4の時定数は、前記第3の時定数よりも大きいものであり、前記時定数回路は、前記第3の時定数を決定するための、前記第1のゲート入力容量に結合される第3の抵抗と、前記第4の時定数を決定するための、前記第2のゲート入力容量に結合される第4の抵抗とを有する請求項4記載の表示素子駆動回路。
- 前記第4の時定数は、前記第3の時定数の15倍かそれ以上の充電時定数であり、前記第3および第4の抵抗は、直列接続され、前記第3の抵抗は、第4のトランジスタとして設けられてそのON抵抗が利用され、前記第4の抵抗は、第5のトランジスタとして設けられてそのON抵抗が利用され、前記第3の時定数は、前記第1のゲート入力容量と前記第4のトランジスタのON抵抗による抵抗値により決定され、前記第4の時定数は、前記第2のゲート入力容量と前記第4および第5のトランジスタのそれぞれのON抵抗の合成抵抗値とにより決定され、前記Lowレベルの信号を受けて前記第4および第5のトランジスタがONにされて前記第3および第4の時定数を持つ回路が動作する請求項5記載の表示素子駆動回路。
- 前記第3のトランジスタに接続されている側の前記第1の抵抗の一端が前記第2のトランジスタのゲートに接続され、前記第1の抵抗の他端が前記第1のトランジスタのゲートに接続されかつ第4のトランジスタに接続され、前記第5のトランジスタが前記第1の抵抗に並列に設けられている請求項6記載の表示素子駆動回路。
- 前記第3のトランジスタはNチャネルトランジスタであり、前記第4のトランジスタはPチャネルトランジスタであり、前記第1の抵抗の一端が前記第3のトランジスタを介して接地され、前記第1の抵抗の他端が前記第4のトランジスタを介して電源ラインに接続され、第5のトランジスタが前記HighレベルおよびLowレベルのいずれか一方を受けてONになり、いずれか他方を受けてOFFになる請求項7記載の表示素子駆動回路。
- 前記表示素子は、有機EL素子であって、前記表示素子が接続されたラインは、前記有機EL素子の陰極側の端子が接続されるラインである請求項2記載の表示素子駆動回路。
- 前記駆動回路は、電源ラインとグランド間にソース−ドレインが直列に接続された2個のPチャネルトランジスタと、下流側の前記Pチャネルトランジスタのソースにドレインが接続された1個のNチャネルトランジスタとを有し、前記Pチャネルトランジスタの前記電源ラインに接続されていない側のトランジスタに並列に前記第1の抵抗が接続され、前記第2の抵抗は、前記NチャネルトランジスタのON抵抗であり、前記第3の抵抗は、前記電源ライン側に接続された前記PチャネルトランジスタのON抵抗であり、前記第4の抵抗は、残りの前記PチャネルトランジスタのON抵抗である請求項5記載の表示素子駆動回路。
- 前記駆動回路は、電源ラインとグランド間にソース−ドレインが直列に接続された1個のPチャネルトランジスタと、このPチャネルトランジスタの下流にドレインとソースが直列に接続された2個のNチャネルトランジスタとを有し、前記第1の抵抗は、前記Pチャネルトランジスタに接続された側のNチャネルトランジスタのON抵抗であり、前記第2の抵抗は、残りの前記NチャネルトランジスタのON抵抗であり、前記第3の抵抗は、前記PチャネルトランジスタのON抵抗であり、前記第4の抵抗は、前記第1の抵抗に並列に設けられるものである請求項5記載の表示素子駆動回路。
- 前記第1の時定数および前記第2の時定数は、前記駆動回路が所定の論理信号を受けたときに前記第1トランジスタをOFFにしてから前記第2のトランジスタONするように選択され、前記第1の時定数は、前記第2の時定数よりも小さいものであり、前記所定の論理信号は、HighレベルおよびLowレベルのいずれか一方の信号であり、前記時定数回路は、前記第1の時定数を決定するための、前記第1のゲート入力容量に結合される第1の抵抗と、前記第2の時定数を決定するための、前記第2のゲート入力容量に結合される第2の抵抗とを有する請求項1記載の表示素子駆動回路。
- 前記所定の論理信号はLowレベルであり、前記第1の時定数は、前記第2の時定数の1/15かそれ以下の充電時定数であり、前記第1および第2の抵抗は、直列に接続され、少なくとも前記第1の抵抗は、第3のトランジスタとして設けられてそのON抵抗が利用され、前記第1の時定数は、前記第1のゲート入力容量と前記第3のトランジスタのON抵抗の抵抗値とにより決定され、前記第2の時定数は、前記第2のゲート入力容量と前記前記第3のトランジスタのON抵抗と第2の抵抗との合成抵抗値により決定され、前記Lowレベルの信号を受けて前記第3のトランジスタがONにされて前記時定数回路が動作する請求項12記載の表示素子駆動回路。
- 請求項1〜13のいずれかに1項記載された表示素子駆動回路を有する表示装置。
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