JP2004088641A - Input/output buffer and integrated circuit - Google Patents
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Abstract
Description
【０００１】
【発明の属する技術分野】
本発明は同時双方向通信が可能な入出力バッファ回路やそれを含む集積回路に関し、特に入出力バッファのテスト時に入出力端子から安定してテストのための入力を受信できる入出力バッファ回路やそれを含む集積回路に関する。
【０００２】
【従来の技術】
本発明が関する入出力バッファは、半導体集積回路の同時双方向通信技術、更にはそのような通信を行う半導体回路及びそれに内蔵された同時双方向入出力バッファのテスト技術に関する。
【０００３】
一般に同時双方向通信技術は入力電圧レベルとして３値を判別する必要があるため、入力バッファの参照電圧レベルが２つ必要となり、入力信号レベルに対する電圧マージンが通常の入力バッファに比べ１／２に減少している。
【０００４】
又、この様な、同時双方向バッファ及びそれに接続される内部回路の動作をテストする際には、通常の入出力バッファと同様に出力バッファ部をハイインピーダンス状態にして出力バッファ出力が接続された入出力端子から入力信号を与える必要がある。
【０００５】
【発明が解決しようとする課題】
従って上記同時双方向入出力バッファを含む集積回路のテストでは、入出力端子に接続された伝送線（テスタのプローブ等）上の反射により入力信号に電圧マージン以上のノイズが発生し誤動作を起こすという問題がある。
【０００６】
特に、近年インターフェースの高速化に伴いデータ信号とクロック信号を同時に伝送し、受信部で同期化を行うソースクロック方式が必要になっており、このような回路の動作テストの際にクロック信号にノイズが発生した場合には内部の状態値が不定になりテストが不可能になってしまうという問題もある。
【０００７】
本発明の主な目的は、同時双方向入出力バッファを介した半導体回路の動作テストを通常の入出力バッファ（同時双方向通信機能を持たないバッファ）と同様にテストが可能になる仕組みを提供することにある。
【０００８】
【課題を解決するための手段】
本発明の第１の入出力バッファは、駆動入力信号を受けこれを外部端子を介して駆動する出力回路と、前記外部端子の電圧レベルを参照電圧レベルと比較し前記外部端子を介し受信する信号の論理レベルを判定し受信信号レベルとする入力回路と、前記出力回路の現在の駆動入力信号レベルに応じて前記入力回路へ供給する参照電圧を切り換えることにより、外部端子に接続された相手バッファとの同時双方向通信を可能とする入出力バッファにおいて、 入出力バッファの動作を外部端子より与える信号によりテストする為のテストモード信号と、前記入力回路への参照電圧レベルを、かさ上げした第１レベル、かさ上げしない第２レベルの何れとするかを制御する手段を設け、この制御手段が、テストモード信号がデアサートされた通常状態であれば、前記出力回路の現在の駆動入力信号レベルにより前記参照電圧レベルを決め、テストモード信号がアサートされたテスト状態では、前記入力回路の受信信号を参照し、前記第１レベル／第２レベルの内の現在の受信信号レベルと反対のレベルにある方を前記参照電圧とすることを特徴とする。
【０００９】
本発明の第２の入出力バッファは、前記第１の入出力バッファであって、前記制御手段が、前記通常状態では前記出力回路の現在の駆動入力信号を選択し、前記テスト状態では前記受信信号の反転出力信号を選択し出力する制御用選択回路と、この出力のハイ／ロウに従って、前記第１レベルの参照電圧出力／第２レベルの参照電圧出力を選択し前記入力回路へ供給する参照電圧とする参照電圧選択回路とを含むことを特徴とする。
【００１０】
本発明の第３の入出力バッファは、駆動入力信号を受けこれを外部端子を介して駆動する出力回路と、前記外部端子の電圧レベルを、かさ上げされた第１参照電圧レベルと比較しその結果信号を受信信号の第１の候補とする第１の入力回路と、前記外部端子の電圧レベルを、かさ上げされてない第２参照電圧レベルと比較しその結果信号を受信信号の第２の候補とする第２の入力回路と、前記出力回路の現在の駆動入力信号レベルに従って、前記二つの候補の何れかを選択し受信信号とすることで、外部端子に接続された対向するバッファ回路との同時双方向通信を可能とする入出力バッファにおいて、 入出力バッファの動作を外部端子より与える信号によりテストする為のテストモード信号と、前記出力回路の現在の駆動入力信号レベルに従って前記第１の入力回路の出力或いは第２の入力回路の出力の何れかを選択し受信信号とする制御手段を設け、この制御手段が、テストモード信号がデアサートされた通常状態であれば、前記出力回路の現在の駆動入力信号レベルにより前記選択を行い、テストモード信号がアサートされたテスト状態では前記受信信号を参照し、前記第１レベル／第２レベルの内、現在の受信信号レベルと反対のレベルにある参照電圧と比較した入力回路の出力を選択し受信信号とすることを特徴とする。
【００１１】
本発明の第４の入出力バッファは、前記第３の入出力バッファであって、前記制御手段が、前記通常状態では前記出力回路の現在の駆動入力信号を選択し、前記テスト状態では前記受信信号の反転信号を選択し出力する制御用選択回路と、この出力のハイ／ロウに従って、前記第１の入力回路の出力／第２の入力回路の出力を選択し前記受信信号とする受信信号選択回路とを含むことを特徴とする。
【００１２】
本発明の第５の入出力バッファは、前記第１乃至第４の何れかの入出力バッファであって、前記参照電圧の第１のレベルを電源電圧の３／４倍とし、第２のレベルを電源電圧の１／４倍とすることを特徴とする。
【００１３】
本発明の集積回路は、前記第１乃至第５の何れかの入出力バッファを含み、前記外部端子が集積回路の外部端子に接続されたことを特徴とする。
【００１４】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１に本発明の一実施例としての同時双方向入出力バッファを示す。この同時双方向入出力バッファは、現在の出力論理に応じて参照電圧レベルを切り換えることにより、インターフェース上の対向する同じ出力インピーダンスを持った他の同時双方向入出力バッファとの間で同時双方向通信を可能とする半導体集積回路である。
【００１５】
図１を参照し、出力回路１はイネーブル信号ＥＮ１をアサートすることで入力信号Ｔ１の論理に応じてインターフェースに接続される外部端子Ｐ１をインターフェースと同じインピーダンスで電源またはグランドに接続する回路であり、イネーブル信号ＥＮ１がデアサートされると入力信号Ｔ１によらずハイインピーダンス状態になる。ここで外部端子Ｐ１は集積回路の外部端子である。
【００１６】
入力回路２は外部端子Ｐ１を参照電圧ＶＲＥＦの電圧レベルを閾値として論理を判定し受信信号Ｒ１に出力する差動入力回路である。
【００１７】
参照電圧選択回路３は参照電圧選択信号ＶＲＳＥＬにより、２つの参照電圧ＶＲＨとＶＲＬの内の一つを選択するためのセレクタ回路である。
【００１８】
参照電圧生成回路４により、ＶＲＨには３／４＊電源電圧が、ＶＲＬには１／４＊電源電圧がそれぞれ出力される。ここで上記＊は乗算を意味している。又、ＶＲＨとはかさ上げされたレベルであり、ＶＲＬとはかさ上げされてないレベルである。
【００１９】
制御用選択回路５はテストモード選択信号ＴＥＳＴにより、出力回路１の入力信号Ｔ１と入力回路２の受信信号Ｒ１をインバータ６により論理を反転させた信号＃Ｒ１の内の一つを選択して参照電圧選択信号ＶＲＳＥＬに出力するセレクタ回路である。
【００２０】
通常動作時には、テストモード選択信号ＴＥＳＴはデアサートされており、参照電圧選択信号ＶＲＳＥＬには出力回路１の入力信号Ｔ１が出力され、入力信号Ｔ１がＨｉｇｈ（以下Ｈと省略）レベルの時にＶＲＥＦにはＶＲＨが出力され、入力信号Ｔ１がＬｏｗ（以下Ｌと省略）レベルの時にＶＲＥＦにはＶＲＬが出力される。
【００２１】
インターフェース上には出力回路１と同じ出力インピーダンスを持つ他の同時双方向入出力バッファが接続されており、出力回路１の入力信号Ｔ１がＨレベルの時には、対向する同時双方向入出力バッファの出力論理に応じて外部端子Ｐ１に電源電圧と１／２＊電源電圧のレベルが出力される。
【００２２】
この時に入力回路２の参照電圧はＶＲＨ（３／４＊電源電圧）が選択されており、この電圧レベルを閾値として対向する同時双方向入出力バッファの出力論理を判定し、入力回路２の受信信号Ｒ１に出力することが可能になる。
【００２３】
また、出力回路１の入力信号Ｔ１がＬレベルの時には、対向する同時双方向入出力バッファの出力論理に応じて外部端子Ｐ１に１／２電源電圧とグランドレベルが出力される。
【００２４】
この時に入力回路２の参照電圧は参照電圧ＶＲＬ（１／４＊電源電圧）が選択されており、この電圧レベルを閾値として対向する同時双方向入出力バッファの出力論理を判定し、入力回路２の受信信号Ｒ１に出力することが可能になる。
【００２５】
テスト時には、テストモード選択信号ＴＥＳＴがアサートされ、参照電圧選択信号ＶＲＳＥＬには入力回路２の受信信号Ｒ１の反転信号＃Ｒ１が出力される。
【００２６】
イネーブル信号ＥＮ１をデアサートすることにより出力回路１をハイインピーダンス状態にし、外部端子Ｐ１に直接テスト信号が印加されるため外部端子Ｐ１にはテスト信号のＨレベルとして電源電圧レベルが出力され、Ｌレベルとしてグランドレベルが出力される。
【００２７】
本発明では、この外部端子Ｐ１に印加されるテスト信号に対し、参照電圧選択信号ＶＲＳＥＬが変化し、Ｐ１の電圧のＬレベルからＨレベルへの遷移に対しては参照電圧としてＶＲＨ（３／４＊電源電圧）が選択され、ＨレベルからＬレベルへの遷移に対しては参照電圧としてＶＲＬ（１／４＊電源電圧）が選択される。
【００２８】
この様に、同時双方向入出力バッファを動作テスト時のテスト信号入出力回路として使用する際に、現在の受信信号に応じて参照電圧レベルを切り換えることによって、テスト入力信号に対する電圧マージンが大きくなるという効果が得られる。
【００２９】
尚、図１の出力回路１、入力回路２、参照電圧選択回路３、制御用選択回路５、参照電圧生成回路４、インバータ６は、当業者にとってよく知られておりその詳細な構成は省略する。
【００３０】
次に、本発明の実施の形態の動作について図面を参照して説明する。最初に通常動作時の同時双方向バッファの動作について図１と、図２及び図３のタイムチャートを用いて説明する。
【００３１】
図１を参照し、通常動作時には、テストモード選択信号ＴＥＳＴはデアサートされており、参照電圧選択信号ＶＲＳＥＬには出力回路１の入力信号Ｔ１が出力されている。
【００３２】
また、イネーブル信号ＥＮ１はアサートされており、外部端子Ｐ１には出力回路１の入力信号Ｔ１の論理が出力される。出力回路１の入力信号Ｔ１がＨレベルの場合、外部端子Ｐ１は出力回路１の出力インピーダンスで電源電圧ラインに接続され、出力回路１の入力信号Ｔ１がＬレベルの場合、外部端子Ｐ１は出力回路１の出力インピーダンスでグランドラインに接続される。
【００３３】
外部端子Ｐ１に接続されたインターフェース上には出力回路１と同じ出力インピーダンスを持つ他の同時双方向入出力バッファが接続されている。
【００３４】
図２を参照し出力回路１の入力信号Ｔ１がＨレベルの場合の動作を説明する。外部端子Ｐ１は出力回路１の出力インピーダンスで電源電圧ラインに接続されいるため、外部端子Ｐ１の電圧レベルは、インターフェース上に対向して接続されている他の同時双方向バッファの出力論理が１の場合は電源電圧レベルに、０の場合は１／２＊電源電圧レベルになる。
【００３５】
参照電圧選択信号ＶＲＳＥＬは出力回路１の入力信号Ｔ１によりＨレベルになっているため、参照電圧生成回路で生成されたＶＲＨ（３／４＊電源電圧レベル）を選択しており、入力回路２の参照電圧信号ＶＲＥＦは３／４＊電源電圧レベルになる。
【００３６】
よって、外部端子Ｐ１の電圧レベルは、入力回路２によって、このＶＲＥＦレベルを閾値として入力回路２の受信信号Ｒ１に出力される。
【００３７】
次に出力回路１の入力信号Ｔ１がＬレベルの場合について図３を用いて説明する。外部端子Ｐ１は出力回路１の出力インピーダンスでグランドラインに接続されいるため、外部端子Ｐ１の電圧レベルは、インターフェース上に対向して接続されている他の同時双方向バッファの出力論理が１の場合は１／２＊電源電圧レベルに、０の場合はグランドレベルになる。
【００３８】
参照電圧選択信号ＶＲＳＥＬは出力回路１の入力信号Ｔ１によりＬレベルになっているため、参照電圧生成回路で生成されたＶＲＬ（１／４＊電源電圧レベル）を選択しており、入力回路２の参照電圧信号ＶＲＥＦは１／４＊電源電圧レベルになる。
【００３９】
よって、外部端子Ｐ１の電圧レベルは、入力回路２によって、このＶＲＥＦレベルを閾値として入力回路２の受信信号Ｒ１に出力される。
【００４０】
次に、テスト時の動作について図４を用いて説明する。テスト時には、テストモード選択信号ＴＥＳＴがアサートされ、参照電圧選択信号ＶＲＳＥＬには入力回路２の受信信号Ｒ１の反転信号＃Ｒ１が出力される。
【００４１】
内部回路の動作をテストする際には、イネーブル信号ＥＮ１をデアサートすることにより出力回路１をハイインピーダンス状態にし、外部端子Ｐ１に直接テスト信号を印加するため外部端子Ｐ１にはテスト信号のＨレベルとして電源電圧レベルが出力され、Ｌレベルとしてグランドレベルが出力される。
【００４２】
外部端子Ｐ１に印加されるテスト信号がＬレベルのとき入力回路２の受信信号Ｒ１にはＬレベルが出力され、Ｒ１を反転した信号＃Ｒ１により参照電圧選択信号ＶＲＳＥＬはＨレベルになっているため、参照電圧ＶＲＥＦはＶＲＨ（３／４＊電源電圧）が選択される。
【００４３】
よって、入力回路２のＬレベルに対する電圧マージン（Ｌ側電圧マージン）は３／４＊電源電圧となる。
【００４４】
外部端子Ｐ１に印加されるテスト信号がＨレベルのとき入力回路２の受信信号Ｒ１にはＨレベルが出力され、Ｒ１を反転した信号＃Ｒ１により参照電圧選択信号ＶＲＳＥＬはＬレベルになっているため、参照電圧ＶＲＥＦはＶＲＬ（１／４＊電源電圧）が選択される。
よって、入力回路２のＨレベルに対する電圧マージン（Ｈ側電圧マージン）は３／４＊電源電圧となる。
【００４５】
次に本発明の他の実施例を図面を参照し説明する。図５は入出力バッファ回路の他の実施例の構成を示したブロック図である。
【００４６】
この入出力バッファ回路は、前記出力回路１と、前記参照電圧生成回路４と、これによって生成された参照電圧ＶＲＨ（３／４＊電源電圧レベル）を閾値として外部端子Ｐ１の信号の論理を判断する入力回路２−１と、参照電圧生成回路４によって生成された参照電圧ＶＲＬ（１／４＊電源電圧レベル）を閾値として外部端子Ｐ１の信号の論理を判断する入力回路２−２と、制御用選択回路５と、この出力ＤＳＥＬに従って、入力回路２−１、２−２の出力信号ＤＨ、ＨＬを切り換え受信信号Ｒ１とする受信信号選択回路７、インバータ６から構成されている。
【００４７】
制御用選択回路５は通常時はＴ１を、ＴＥＳＴ時は＃Ｒ１をそれぞれ選択して出力とし、受信信号選択回路７の切換信号を供給する。
【００４８】
この入出力バッファ回路の動作を説明すると、通常時（ＴＥＳＴ信号をデアサートしＥＮ１をアサート時）は入力信号Ｔ１のＨ／Ｌレベルに応じて、入力回路２−１出力（ＤＨ）／入力回路２−２出力（ＤＬ）を選択し受信信号Ｒ１とする。
【００４９】
ＴＥＳＴ時（ＴＥＳＴ信号をアサートし、ＥＮ１をデアサート時）に、外部端子Ｐ１に印加されるテスト信号がＬ（グランドレベル）からＨ（電源電圧レベル）に遷移する際には、出力ＤＨから出力ＤＬに切り換わり、テスト信号がＨからＬに遷移する際には、出力ＤＬから出力ＤＨに切り換わる。
【００５０】
これにより入力信号やその抽出動作のマージンが増加し、前記実施例と同様の効果が得られる。
【００５１】
【発明の効果】
以上説明した様に、本発明の入出力バッファは、同時双方向入出力バッファの入力回路部に、テスト時に入力回路の出力電圧（受信信号電圧）により参照電圧の選択を制御する回路を設け、テスト時に外部端子Ｐ１に印加された入力信号に対し常に電圧マージンが大きくなるような参照電圧信号が選択されるため、同時双方向入出力バッファを動作テスト時のテスト信号入出力回路として使用する際に、テスト入力信号に対する電圧マージンが大きくなり通常の入出力バッファと同様なテストが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例としての同時双方向入出力バッファの全体構成を示すブロック図。
【図２】本発明の実施例の同時双方向入出力バッファの通常モードで入力信号Ｔ１がＨｉｇｈの場合の動作を説明するタイムチャート。
【図３】本発明の実施例の同時双方向入出力バッファの通常モードで入力信号Ｔ１がｌｏｗの場合の動作を説明するタイムチャート。
【図４】本発明の実施例の同時双方向入出力バッファのテストモード時の動作を説明するタイムチャート。
【図５】本発明の他の実施例の全体構成を示したブロック図。
【符号の説明】
１ 出力回路
２、２−１、２−２ 入力回路
３ 参照電圧選択回路
４ 参照電圧生成回路
５ 制御用選択回路
６ インバータ
７ 受信信号選択回路
ＥＮ１ イネーブル信号
Ｐ１ 外部端子
Ｒ１ 受信信号
Ｔ１ 入力信号[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an input / output buffer circuit capable of simultaneous bidirectional communication and an integrated circuit including the input / output buffer circuit. And an integrated circuit including:
[0002]
[Prior art]
The input / output buffer according to the present invention relates to a simultaneous bidirectional communication technology of a semiconductor integrated circuit, and further relates to a semiconductor circuit for performing such communication and a test technology of a simultaneous bidirectional input / output buffer built therein.
[0003]
In general, the simultaneous bidirectional communication technology needs to determine a ternary value as an input voltage level. Therefore, two reference voltage levels of an input buffer are required, and a voltage margin for an input signal level is reduced to half of that of a normal input buffer. is decreasing.
[0004]
When testing the operation of such a simultaneous bidirectional buffer and the internal circuit connected thereto, the output buffer was connected to the output buffer unit in a high impedance state in the same manner as a normal input / output buffer. It is necessary to supply an input signal from an input / output terminal.
[0005]
[Problems to be solved by the invention]
Therefore, in the test of the integrated circuit including the simultaneous bidirectional input / output buffer, the noise on the input signal is more than the voltage margin due to the reflection on the transmission line (probe of the tester or the like) connected to the input / output terminal, thereby causing a malfunction. There's a problem.
[0006]
In particular, with the recent increase in the speed of interfaces, a source clock method that simultaneously transmits a data signal and a clock signal and synchronizes data at the receiving unit is required. When the error occurs, there is a problem that the internal state value becomes indefinite and the test becomes impossible.
[0007]
A main object of the present invention is to provide a mechanism that enables an operation test of a semiconductor circuit via a simultaneous bidirectional input / output buffer to be performed in the same manner as a normal input / output buffer (a buffer having no simultaneous bidirectional communication function). Is to do.
[0008]
[Means for Solving the Problems]
A first input / output buffer according to the present invention includes an output circuit for receiving a drive input signal and driving the drive input signal via an external terminal, and a signal received via the external terminal by comparing a voltage level of the external terminal with a reference voltage level. An input circuit that determines the logical level of the input signal and sets the received signal level, and a reference buffer supplied to the input circuit according to the current drive input signal level of the output circuit, thereby forming a partner buffer connected to an external terminal. A test mode signal for testing the operation of the input / output buffer by a signal given from an external terminal and a first reference voltage level to the input circuit. Means for controlling whether the level is the second level or the non-raised second level. This control means controls the normal state when the test mode signal is deasserted. State, the reference voltage level is determined according to the current drive input signal level of the output circuit. In a test state in which a test mode signal is asserted, the received signal of the input circuit is referred to and the first level / One of the two levels which is at a level opposite to the current reception signal level is set as the reference voltage.
[0009]
The second input / output buffer of the present invention is the first input / output buffer, wherein the control means selects a current drive input signal of the output circuit in the normal state, and selects the current drive input signal in the test state. A control selecting circuit for selecting and outputting an inverted output signal of the signal; and a reference for selecting the first level reference voltage output / second level reference voltage output and supplying the input voltage to the input circuit in accordance with high / low of the output. And a reference voltage selection circuit for setting a voltage.
[0010]
The third input / output buffer of the present invention compares the voltage level of the external terminal with the raised first reference voltage level by comparing the voltage level of the external terminal with the output circuit for receiving the drive input signal and driving the same via an external terminal. A first input circuit that sets a result signal as a first candidate of a received signal; and a voltage level of the external terminal that is compared with a second reference voltage level that is not raised. A second input circuit to be a candidate, and an opposing buffer circuit connected to an external terminal by selecting one of the two candidates and receiving it according to the current drive input signal level of the output circuit. A test mode signal for testing the operation of the input / output buffer with a signal given from an external terminal, and a current drive input signal level of the output circuit. Therefore, a control means for selecting either the output of the first input circuit or the output of the second input circuit and using the selected signal as a reception signal is provided. If this control means is in a normal state in which the test mode signal is deasserted, The selection is performed according to the current drive input signal level of the output circuit. In the test state where the test mode signal is asserted, the received signal is referred to, and the current received signal level of the first level / second level is determined. An output of the input circuit, which is compared with a reference voltage at an opposite level, is selected and used as a reception signal.
[0011]
The fourth input / output buffer of the present invention is the third input / output buffer, wherein the control means selects a current drive input signal of the output circuit in the normal state, and selects the current drive input signal in the test state. A control selection circuit for selecting and outputting an inverted signal of a signal, and a reception signal selection for selecting the output of the first input circuit / the output of the second input circuit to be the reception signal in accordance with the high / low of the output. And a circuit.
[0012]
The fifth input / output buffer of the present invention is any of the first to fourth input / output buffers, wherein the first level of the reference voltage is set to 3/4 times the power supply voltage, and the second level is set to the second level. Is set to １ ／ of the power supply voltage.
[0013]
An integrated circuit according to the present invention includes any one of the first to fifth input / output buffers, and the external terminal is connected to an external terminal of the integrated circuit.
[0014]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 shows a simultaneous bidirectional input / output buffer as one embodiment of the present invention. This simultaneous bidirectional input / output buffer switches the reference voltage level according to the current output logic, thereby enabling simultaneous bidirectional input / output buffers with another opposing simultaneous bidirectional input / output buffer having the same output impedance on the interface. It is a semiconductor integrated circuit that enables communication.
[0015]
Referring to FIG. 1, an output circuit 1 is a circuit that connects an external terminal P1 connected to an interface to a power supply or a ground with the same impedance as the interface according to the logic of an input signal T1 by asserting an enable signal EN1. When the enable signal EN1 is deasserted, a high impedance state is set regardless of the input signal T1. Here, the external terminal P1 is an external terminal of the integrated circuit.
[0016]
The input circuit 2 is a differential input circuit that determines the logic of the external terminal P1 using the voltage level of the reference voltage VREF as a threshold and outputs the received signal R1.
[0017]
The reference voltage selection circuit 3 is a selector circuit for selecting one of two reference voltages VRH and VRL based on a reference voltage selection signal VRSEL.
[0018]
The reference voltage generation circuit 4 outputs 3/4 * power supply voltage to VRH and 1/4 * power supply voltage to VRL. Here, * indicates multiplication. VRH is a level that is raised, and VRL is a level that is not raised.
[0019]
The control selection circuit 5 selects and refers to one of the signal # R1 obtained by inverting the logic of the input signal T1 of the output circuit 1 and the reception signal R1 of the input circuit 2 by the inverter 6 by the test mode selection signal TEST. This is a selector circuit that outputs a voltage selection signal VRSEL.
[0020]
During normal operation, the test mode selection signal TEST is deasserted, the input signal T1 of the output circuit 1 is output as the reference voltage selection signal VRSEL, and when the input signal T1 is at a High (hereinafter abbreviated as H) level, VREF is When VRH is output and the input signal T1 is at a low (hereinafter abbreviated as L) level, VRL is output to VREF.
[0021]
Another simultaneous bidirectional input / output buffer having the same output impedance as the output circuit 1 is connected to the interface. When the input signal T1 of the output circuit 1 is at the H level, the output of the opposite simultaneous bidirectional input / output buffer is output. The power supply voltage and the level of 1/2 * power supply voltage are output to the external terminal P1 according to the logic.
[0022]
At this time, VRH (3/4 * power supply voltage) is selected as the reference voltage of the input circuit 2, and the output logic of the facing simultaneous bidirectional input / output buffer is determined by using this voltage level as a threshold value. It becomes possible to output the signal R1.
[0023]
When the input signal T1 of the output circuit 1 is at the L level, a 1/2 power supply voltage and a ground level are output to the external terminal P1 according to the output logic of the facing simultaneous bidirectional input / output buffer.
[0024]
At this time, the reference voltage VRL (1/4 * power supply voltage) is selected as the reference voltage of the input circuit 2, and the output logic of the facing simultaneous bidirectional input / output buffer is determined using this voltage level as a threshold value. Of the received signal R1.
[0025]
At the time of the test, the test mode selection signal TEST is asserted, and the inverted signal # R1 of the reception signal R1 of the input circuit 2 is output as the reference voltage selection signal VRSEL.
[0026]
The output circuit 1 is set to a high impedance state by deasserting the enable signal EN1, and the test signal is directly applied to the external terminal P1, so that the power supply voltage level is output to the external terminal P1 as the H level of the test signal and the L level is set to the L level. The ground level is output.
[0027]
In the present invention, the reference voltage selection signal VRSEL changes in response to the test signal applied to the external terminal P1, and the reference voltage VRH (3/4) is applied to the transition of the voltage of P1 from the L level to the H level. * Power supply voltage) is selected, and VRL (1/4 * power supply voltage) is selected as a reference voltage for transition from H level to L level.
[0028]
As described above, when the simultaneous bidirectional input / output buffer is used as a test signal input / output circuit during an operation test, the voltage margin for the test input signal is increased by switching the reference voltage level according to the current received signal. The effect is obtained.
[0029]
The output circuit 1, the input circuit 2, the reference voltage selection circuit 3, the control selection circuit 5, the reference voltage generation circuit 4, and the inverter 6 shown in FIG. 1 are well known to those skilled in the art, and their detailed configurations are omitted. .
[0030]
Next, the operation of the embodiment of the present invention will be described with reference to the drawings. First, the operation of the simultaneous bidirectional buffer during normal operation will be described with reference to FIG. 1 and the time charts of FIG. 2 and FIG.
[0031]
Referring to FIG. 1, during normal operation, the test mode selection signal TEST is deasserted, and the input signal T1 of the output circuit 1 is output as the reference voltage selection signal VRSEL.
[0032]
The enable signal EN1 is asserted, and the logic of the input signal T1 of the output circuit 1 is output to the external terminal P1. When the input signal T1 of the output circuit 1 is at the H level, the external terminal P1 is connected to the power supply voltage line at the output impedance of the output circuit 1, and when the input signal T1 of the output circuit 1 is at the L level, the external terminal P1 is connected to the output circuit. It is connected to the ground line with an output impedance of 1.
[0033]
On the interface connected to the external terminal P1, another simultaneous bidirectional input / output buffer having the same output impedance as the output circuit 1 is connected.
[0034]
The operation when the input signal T1 of the output circuit 1 is at the H level will be described with reference to FIG. Since the external terminal P1 is connected to the power supply voltage line with the output impedance of the output circuit 1, the voltage level of the external terminal P1 is set to 1 when the output logic of the other simultaneous bidirectional buffer oppositely connected on the interface is 1. In this case, the power supply voltage level is used, and when the value is 0, the power supply voltage level is 1/2 * power supply voltage level.
[0035]
Since the reference voltage selection signal VRSEL is at the H level by the input signal T1 of the output circuit 1, VRH (3/4 * power supply voltage level) generated by the reference voltage generation circuit is selected. Reference voltage signal VREF is at 3/4 * power supply voltage level.
[0036]
Therefore, the voltage level of the external terminal P1 is output to the reception signal R1 of the input circuit 2 by the input circuit 2 using the VREF level as a threshold.
[0037]
Next, a case where the input signal T1 of the output circuit 1 is at the L level will be described with reference to FIG. Since the external terminal P1 is connected to the ground line at the output impedance of the output circuit 1, the voltage level of the external terminal P1 is set when the output logic of the other simultaneous bidirectional buffer connected to the interface is 1. Is at 1/2 * power supply voltage level, and at 0 is at ground level.
[0038]
Since the reference voltage selection signal VRSEL is at the L level by the input signal T1 of the output circuit 1, VRL (1/4 * power supply voltage level) generated by the reference voltage generation circuit is selected, and Reference voltage signal VREF is at 1/4 * power supply voltage level.
[0039]
Therefore, the voltage level of the external terminal P1 is output to the reception signal R1 of the input circuit 2 by the input circuit 2 using the VREF level as a threshold.
[0040]
Next, the operation at the time of the test will be described with reference to FIG. At the time of the test, the test mode selection signal TEST is asserted, and the inverted signal # R1 of the reception signal R1 of the input circuit 2 is output as the reference voltage selection signal VRSEL.
[0041]
When the operation of the internal circuit is tested, the output signal 1 is set to a high impedance state by deasserting the enable signal EN1. Since the test signal is directly applied to the external terminal P1, the H level of the test signal is applied to the external terminal P1. The power supply voltage level is output, and the ground level is output as the L level.
[0042]
When the test signal applied to the external terminal P1 is at the L level, the reception signal R1 of the input circuit 2 is output at the L level, and the reference voltage selection signal VRSEL is at the H level by the signal # R1 obtained by inverting R1. , The reference voltage VREF is selected as VRH (3/4 * power supply voltage).
[0043]
Therefore, the voltage margin for the L level of the input circuit 2 (L side voltage margin) is 3/4 * power supply voltage.
[0044]
When the test signal applied to the external terminal P1 is at the H level, the reception signal R1 of the input circuit 2 is at the H level, and the reference voltage selection signal VRSEL is at the L level by the signal # R1 obtained by inverting R1. And VRL (1/4 * power supply voltage) is selected as the reference voltage VREF.
Therefore, the voltage margin for the H level of the input circuit 2 (H-side voltage margin) is 3/4 * power supply voltage.
[0045]
Next, another embodiment of the present invention will be described with reference to the drawings. FIG. 5 is a block diagram showing the configuration of another embodiment of the input / output buffer circuit.
[0046]
The input / output buffer circuit determines the logic of the signal of the external terminal P1 using the output circuit 1, the reference voltage generation circuit 4, and the reference voltage VRH (3/4 * power supply voltage level) generated thereby as a threshold. An input circuit 2-1 for determining the logic of the signal of the external terminal P1 using the reference voltage VRL (1/4 * power supply voltage level) generated by the reference voltage generation circuit 4 as a threshold value; And a reception signal selection circuit 7 for switching the output signals DH and HL of the input circuits 2-1 and 2-2 according to the output DSEL to make the reception signal R1, and an inverter 6.
[0047]
The control selection circuit 5 selects T1 during normal operation and # R1 during TEST and outputs the same, and supplies a switching signal for the reception signal selection circuit 7.
[0048]
The operation of this input / output buffer circuit will be described. In normal times (when the TEST signal is deasserted and EN1 is asserted), the input circuit 2-1 output (DH) / input circuit 2 according to the H / L level of the input signal T1. -2 output (DL) is selected as the received signal R1.
[0049]
At the time of TEST (when the TEST signal is asserted and EN1 is deasserted), when the test signal applied to the external terminal P1 transitions from L (ground level) to H (power supply voltage level), the output DH changes to the output DL. , And when the test signal transits from H to L, it switches from the output DL to the output DH.
[0050]
As a result, the margin of the input signal and the operation of extracting the input signal is increased, and the same effect as that of the above embodiment can be obtained.
[0051]
【The invention's effect】
As described above, the input / output buffer of the present invention is provided with a circuit for controlling selection of a reference voltage based on the output voltage (received signal voltage) of the input circuit at the time of testing in the input circuit section of the simultaneous bidirectional input / output buffer. Since a reference voltage signal is selected such that the voltage margin is always large with respect to the input signal applied to the external terminal P1 during the test, the simultaneous bidirectional input / output buffer is used as a test signal input / output circuit during an operation test. In addition, the voltage margin for the test input signal is increased, and a test similar to a normal input / output buffer can be performed.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a simultaneous bidirectional input / output buffer as one embodiment of the present invention.
FIG. 2 is a time chart illustrating an operation of the simultaneous bidirectional input / output buffer according to the embodiment of the present invention when the input signal T1 is High in the normal mode.
FIG. 3 is a time chart for explaining the operation of the simultaneous bidirectional input / output buffer according to the embodiment of the present invention when the input signal T1 is low in the normal mode.
FIG. 4 is a time chart for explaining an operation in a test mode of the simultaneous bidirectional input / output buffer according to the embodiment of the present invention;
FIG. 5 is a block diagram showing the overall configuration of another embodiment of the present invention.
[Explanation of symbols]
1 output circuit 2, 2-1, 2-2 input circuit 3 reference voltage selection circuit 4 reference voltage generation circuit 5 control selection circuit 6 inverter 7 reception signal selection circuit EN1 enable signal P1 external terminal R1 reception signal T1 input signal
Claims (6)
入出力バッファの動作を外部端子より与える信号によりテストする為のテストモード信号と、前記入力回路への参照電圧レベルを、かさ上げした第１レベル、かさ上げしない第２レベルの何れとするかを制御する手段を設け、この制御手段が、テストモード信号がデアサートされた通常状態であれば、前記出力回路の現在の駆動入力信号レベルにより前記参照電圧レベルを決め、テストモード信号がアサートされたテスト状態では、前記入力回路の受信信号を参照し、前記第１レベル／第２レベルの内の現在の受信信号レベルと反対のレベルにある方を前記参照電圧とすることを特徴とする入出力バッファ。An output circuit that receives a drive input signal and drives the signal through an external terminal; and compares the voltage level of the external terminal with a reference voltage level to determine a logical level of a signal received through the external terminal and set it as a reception signal level. An input / output that enables simultaneous bidirectional communication with an input circuit and a counterpart buffer connected to an external terminal by switching a reference voltage supplied to the input circuit according to a current drive input signal level of the output circuit. In the buffer,
A test mode signal for testing the operation of the input / output buffer with a signal supplied from an external terminal, and whether the reference voltage level to the input circuit is a raised first level or a non-raised second level Means for controlling, if the control means is in a normal state in which the test mode signal is deasserted, the reference voltage level is determined by the current drive input signal level of the output circuit, and the test mode in which the test mode signal is asserted is determined. In the state, the input / output buffer refers to a received signal of the input circuit, and sets a reference voltage which is at a level opposite to a current received signal level of the first level / second level as the reference voltage. .
入出力バッファの動作を外部端子より与える信号によりテストする為のテストモード信号と、前記出力回路の現在の駆動入力信号レベルに従って前記第１の入力回路の出力或いは第２の入力回路の出力の何れかを選択し受信信号とする制御手段を設け、この制御手段が、テストモード信号がデアサートされた通常状態であれば、前記出力回路の現在の駆動入力信号レベルにより前記選択を行い、テストモード信号がアサートされたテスト状態では前記受信信号を参照し、前記第１レベル／第２レベルの内、現在の受信信号レベルと反対のレベルにある参照電圧と比較した入力回路の出力を選択し受信信号とすることを特徴とする入出力バッファ。An output circuit for receiving a drive input signal and driving the drive input signal via an external terminal; comparing the voltage level of the external terminal with the raised first reference voltage level; A first input circuit that compares the voltage level of the external terminal with a second reference voltage level that is not raised, and uses the result signal as a second candidate of a received signal; According to the current drive input signal level of the output circuit, one of the two candidates is selected and used as a reception signal, thereby enabling simultaneous bidirectional communication with an opposite buffer circuit connected to an external terminal. In the buffer,
A test mode signal for testing the operation of the input / output buffer with a signal supplied from an external terminal; and either the output of the first input circuit or the output of the second input circuit according to the current drive input signal level of the output circuit. Control means for selecting a signal and receiving the selected signal. If the control means is in a normal state in which the test mode signal is deasserted, the control means performs the selection according to the current drive input signal level of the output circuit, and In the test state where is asserted, the received signal is referred to, the output of the input circuit is selected from the first level / second level and compared with a reference voltage at a level opposite to the current received signal level, and the received signal is selected. An input / output buffer characterized by the following.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002249464A JP3714316B2 (en) | 2002-08-28 | 2002-08-28 | I / O buffer and integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002249464A JP3714316B2 (en) | 2002-08-28 | 2002-08-28 | I / O buffer and integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004088641A true JP2004088641A (en) | 2004-03-18 |
| JP3714316B2 JP3714316B2 (en) | 2005-11-09 |
Family
ID=32056569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002249464A Expired - Fee Related JP3714316B2 (en) | 2002-08-28 | 2002-08-28 | I / O buffer and integrated circuit |
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| JP (1) | JP3714316B2 (en) |
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|---|---|---|---|---|
| KR100788224B1 (en) | 2005-08-23 | 2007-12-26 | 엔이씨 일렉트로닉스 가부시키가이샤 | Output buffer circuit |
| JP2009162633A (en) * | 2008-01-08 | 2009-07-23 | Fujitsu Microelectronics Ltd | Semiconductor device and control method of the same |
| US7629810B2 (en) | 2006-08-16 | 2009-12-08 | Elpida Memory, Inc. | Input and output circuit |
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| US7629810B2 (en) | 2006-08-16 | 2009-12-08 | Elpida Memory, Inc. | Input and output circuit |
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| US7710145B2 (en) | 2008-01-08 | 2010-05-04 | Fujitsu Microelectronics Limited | Semiconductor device and method for controlling thereof |
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| JP3714316B2 (en) | 2005-11-09 |
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