JP3783699B2

JP3783699B2 - Output buffer circuit

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Publication number: JP3783699B2
Application number: JP2003129854A
Authority: JP
Inventors: 靖晃福間
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2003-05-08
Filing date: 2003-05-08
Publication date: 2006-06-07
Anticipated expiration: 2023-05-08
Also published as: JP2004336407A

Description

【０００１】
【発明の属する技術分野】
本発明は、出力バッファ回路に関する。
【０００２】
【従来の技術】
例えば、半導体集積回路では、内部で処理された論理情報を適切に外部に送出するため、インピーダンス整合を行う出力バッファ回路が備えられている。
【０００３】
また、出力バッファ回路には、出力する信号に対し、この信号を伝送する伝送路の減衰特性に応じた波形整形を行うプリエンファシス機能を備えたものがある（例えば、特許文献１参照）。このようなプリエンファシス機能を備えた出力バッファ回路は、特に、近年の高速の信号伝送を行うコンピュータシステムにおいて、有用である。
【０００４】
この出力バッファ回路は、出力するデータとこのデータを１ビット遅延させて反転させたデータとを加算する。このような処理を行うことにより、供給されるビット信号が“０”から“１”になる場合は、エンファシス処理がオンし、同じ信号レベルが連続する場合は、エンファシス処理がオフする。この出力バッファ回路は、このような処理を行うことにより、信号波形の劣化を抑制している。
【０００５】
【特許文献１】
特開２００２−９４３６５号公報（第６−８頁、図１）
【０００６】
【発明が解決しようとする課題】
しかし、このような出力バッファ回路では、製造時で発生する駆動能力のバラツキ等により、エンファシス処理を行ったときの駆動能力とエンファシス処理を行わなかったときの駆動能力とが整合しない場合がある。
【０００７】
エンファシス処理を行わなかったときに比較して、エンファシス処理を行ったときの駆動能力が低くなると、伝送路を介して伝送されたビット信号は、図７に示すような波形を有することになる。即ち、入力閾値Ｖthを“０”か“１”かを判別するための閾値とすると、伝送路を介して伝送されたビット信号と入力閾値Ｖthとのレベル差Ｖa，Ｖa'（マージン）が小さくなり、伝送されたビット信号のビット値を誤判定するおそれがある。
【０００８】
一方、エンファシス処理を行ったときの駆動能力が高くなると、伝送路を介して伝送されたビット信号は、図８に示すような波形を有することになる。即ち、伝送前のデータのビット信号が“０”から“１”又は“１”から“０”に変化すると、伝送されたビット信号の信号レベルは、図８に示すように大きく変化する。
【０００９】
この場合、伝送前のデータのビット信号として、“１”が連続した後、１ビットだけ“０”になって、再び“１”に変化すると、この“１”の区間で、伝送されたビット信号の信号レベルは、ＧＮＤ側にシフトされてしまう。このため、伝送されたビット信号のビット値は、“１”と判定されるべきところを“０”であると誤判定されるおそれがある。
【００１０】
このように２つの駆動能力が整合していないと、波形整形が過度になったり、不足したりして伝送されたビット信号の信号波形が劣化し、ビット値が誤判定されるおそれがある。特に、信号伝送が高速化するに従って、データサイクルが短くなるため、このような不都合は大きくなる。
【００１１】
本発明は、このような従来の問題点に鑑みてなされたもので、エンファシス処理をオンしたときとオフしたときとにおける駆動能力の整合性を良好にすることが可能な出力バッファ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この目的を達成するため、本発明の第１の観点に係る出力バッファ回路は、
信号のエンファシス処理を行い、当該処理を行った出力信号を伝送路に出力する出力バッファ回路において、
所定の駆動能力で、前記エンファシス処理をオンして前記出力信号の波形強調処理を行い、前記エンファシス処理をオフして前記波形強調処理を停止させるエンファシス処理部と、
前記エンファシス処理部から前記伝送路を介して伝送された伝送信号の信号レベルを参照し、前記エンファシス処理部が前記エンファシス処理をオンしたときの信号レベルとオフしたときの信号レベルとを比較するレベル比較部と、
前記レベル比較部の比較結果に基づいて、前記エンファシス処理部がエンファシス処理をオンしたときの前記伝送信号の信号レベルとオフしたときの前記伝送信号の信号レベルとのレベル差を判別し、判別したレベル差が小さくなるように前記エンファシス処理部の駆動能力を制御する駆動能力制御部と、を備えたものである。
【００１３】
このような構成によれば、エンファシス処理をオンしたときとオフしたときとにおける駆動能力は整合するようになる。
【００１４】
前記レベル比較部は、前記エンファシス処理がオフした状態で前記伝送信号の安定した信号レベルと、前記エンファシス処理がオンした状態で前記エンファシス処理部の出力信号が続けて変化したときの前記伝送信号のピークレベルとを、それぞれ、前記エンファシス処理がオフしたとき、オンしたときの前記伝送信号の信号レベルとして比較し、
前記駆動能力制御部は、前記レベル比較部の比較結果に基づいて判別した前記伝送信号のレベル差が小さくなるように前記エンファシス処理部の駆動能力を制御するように構成されたものであってもよい。
【００１５】
前記レベル比較部は、前記伝送信号の信号レベルに予め参照レベルを設定し、前記エンファシス処理部がエンファシス処理をオンしたとき、オフしたときの前記伝送信号の信号レベルを、それぞれ、前記設定した参照レベルと比較し、
前記駆動能力制御部は、前記エンファシス処理部がエンファシス処理をオンしたときの前記レベル比較部の比較結果とオフしたときの前記レベル比較部の比較結果とが一致すれば、前記伝送信号のレベル差は小さいと判別して前記エンファシス処理部の駆動能力を固定し、前記比較結果が不一致であれば前記伝送信号のレベル差は大きいと判別して、前記伝送信号のレベル差が小さくなるように前記エンファシス処理部の駆動能力を制御するように構成されたものであってもよい。
【００１６】
前記エンファシス処理部は、
伝送対象のデータ列が供給され、供給されたデータ列の各ビットを反転する第１のインバータと、
前記第１のインバータから出力されたデータ列をビット毎に増幅する第１の出力バッファと、
前記第１のインバータに供給された同じデータ列を１ビット遅延させる遅延回路と、
前記遅延回路から出力されたデータ列の各ビットを反転する第２のインバータと、
前記第２のインバータから出力されたデータ列の各ビットを反転する第３のインバータと、
前記第３のインバータから出力されたデータ列をビット毎に増幅する第２の出力バッファと、を備え、
前記第１、第２の出力バッファの出力端がともに伝送路に接続されて、前記第１、第２の出力バッファの出力信号が加算されることにより、前記エンファシス処理のオン、オフを行うように構成され、
前記第１の出力バッファは、
それぞれ、電流路の一端に第１の電圧が供給され、制御端が前記第１のインバータの出力端に接続された複数の第１のトランジスタと、
それぞれ、電流路の一端が前記複数の第１のトランジスタの各他端に接続され、電流路の他端に前記第１の電圧とは異なる第２の電圧が供給され、制御端が前記第１のインバータの出力端に接続された複数の第２のトランジスタと、を備え、
前記複数の第１のトランジスタと前記複数の第２のトランジスタとの各接続点を出力端とするものであって、
前記第２の出力バッファは、
それぞれ、電流路の一端に前記第１の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第３のトランジスタと、
それぞれ、電流路の一端が前記複数の第３のトランジスタの各他端に接続され、電流路の他端に前記第２の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第４のトランジスタと、
それぞれ、電流路の一端に前記第１の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第５のトランジスタと、
それぞれ、電流路の一端が前記複数の第５のトランジスタの各他端に接続された複数の第６のトランジスタと、
それぞれ、電流路の一端が前記複数の第６のトランジスタの各他端に接続された複数の第７のトランジスタと、
それぞれ、電流路の一端が前記複数の第７のトランジスタの各他端に接続され、電流路の他端に前記第２の電圧が供給され、制御端が前記第３のインバータの出力端に接続された複数の第８のトランジスタと、を備え、
前記複数の第３のトランジスタと前記複数の第４のトランジスタとの各接続点及び前記複数の第６のトランジスタと前記複数の第７のトランジスタとの各接続点を出力端とするものであって、
前記駆動能力制御部は、前記レベル比較部の比較結果に基づいて判別した前記伝送信号のレベル差が小さくなるように、前記第２の出力バッファの複数の第６，第７のトランジスタの制御端に制御信号を供給し、前記エンファシス処理部の駆動能力を制御するように構成されたものであってもよい。
【００１７】
前記エンファシス処理部は複数備えられ、
前記駆動能力制御部は、前記レベル比較部の比較結果に基づいて、前記エンファシス処理部がエンファシス処理をオンしたとき、オフしたときの前記伝送信号のレベル差を判別し、判別したレベル差が小さくなるように前記複数のエンファシス処理部の駆動能力を制御するように構成されたものであってもよい
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態に係る出力バッファ回路を図面を参照して説明する。
本実施の形態に係る出力バッファ回路の構成を図１に示す。
本実施の形態に係る出力バッファ回路は、プリエンファシス出力回路１１と、レベル比較回路１２，１３と、判定部１４と、を備えて構成される。
【００１９】
尚、伝送路１５の出力端には、終端抵抗Ｒ１の一端が接続される。また、終端抵抗Ｒ１の他端には、電圧ＶＴが供給される。
【００２０】
レベル比較回路１２は、伝送路１５を介して伝送されたデータｄ１の各ビット信号Ｓ２の信号レベルを参照電圧Ｖ１と比較するための回路である。レベル比較回路１３は、ビット信号Ｓ２の信号レベルを参照電圧Ｖ２（＋Ｖ１＞Ｖ２）と比較するための回路である。レベル比較回路１２、１３は、例えば、コンパレータを備えて構成される。
【００２１】
出力バッファ回路の初期化時等において、初期化用データとして、図３（ａ）に示すようなデータｄ１の“０”、“１”が順次、プリエンファシス出力回路１１に供給される。また、プリエンファシス出力回路１１は、最初、エンファシス処理をオンし、データｄ１が“０”から“１”に変化してから、エンファシス処理をオフする。伝送路１５から出力されたビット信号Ｓ２は、エンファシス処理がオンした状態で“０”から“１”に変化し、その後、エンファシス処理がオフした状態で、“１”に安定する。尚、このビットパターンは、ソフトウェアによって指定される。
【００２２】
レベル比較回路１２，１３は、伝送路１５から出力されたビット信号Ｓ２の信号レベルＶxを、“１”が安定した状態で、それぞれ、参照電圧Ｖ１，Ｖ２と比較する。
【００２３】
レベル比較回路１２は、Ｖx＜Ｖ１であれば、比較結果として、判定部１４に“０”を出力し、Ｖx≧Ｖ１であれば、判定部１４に“１”を出力する。
【００２４】
また、レベル比較回路１３は、Ｖx＜Ｖ２であれば、比較結果として、判定部１４に“０”を出力し、Ｖx≧Ｖ２であれば、判定部１４に“１”を出力する。
【００２５】
次に、初期化用データとして、図３（ｂ）に示すようなデータｄ１“０”、“１”、“０”がプリエンファシス出力回路１１に供給される。このビットパターンもソフトウェアによって指定される。また、プリエンファシス出力回路１１は、エンファシス処理をオンする。伝送路１５から出力されたビット信号Ｓ２は、エンファシス処理がオンした状態で、順次、“０”、“１”、“０”に変化する。レベル比較回路１２，１３は、このビット信号Ｓ２のピークレベルＶyを、それぞれ、参照電圧Ｖ１，Ｖ２と比較する。
【００２６】
レベル比較回路１２は、Ｖy＜Ｖ１であれば、比較結果として、判定部１４に“０”を出力し、Ｖy≧Ｖ１であれば、判定部１４に“１”を出力する。
【００２７】
レベル比較回路１３は、Ｖy＜Ｖ２であれば、比較結果として、判定部１４に“０”を出力し、Ｖy≧Ｖ２であれば、判定部１４に“１”を出力する。
【００２８】
尚、参照電圧Ｖ１，Ｖ２は、エンファシス処理をオンしたときとオフしたときとにおける駆動能力を整合させるための電圧であり、エンファシス処理をオン、オフしたときの電圧Ｖx，Ｖyを判別できるような値に設定される。
【００２９】
判定部１４は、ビット信号Ｓ２の信号レベルＶxと参照電圧Ｖ１，Ｖ２との関係、信号レベルＶyと参照電圧Ｖ１，Ｖ２との関係が一致しているか否かを判定するものであり、判定結果に基づいて駆動能力調整用の制御信号Ｓ４，Ｓ５の信号レベルを設定し、この制御信号Ｓ４，Ｓ５をプリエンファシス出力回路１１に出力する。尚、判定部１４は、この判定結果を記憶するための記憶部（図示せず）を備える。
【００３０】
プリエンファシス出力回路１１は、ビットデータｄ１が供給されて、供給されたビットデータｄ１に対するエンファシス処理を行う回路である。プリエンファシス出力回路１１は、図２に示すように、インバータ２１と、出力バッファ２２と、遅延回路２３と、インバータ２４，２５と、出力バッファ２６と、を備えて構成される。
【００３１】
第１のインバータとしてのインバータ２１には、順次、データｄ１の各ビット信号が供給される。インバータ２１は、供給されたデータｄ１のビット信号を反転して出力バッファ２２に出力する。
【００３２】
出力バッファ２２は、トランジスタＱ１１〜Ｑ２６を備え、インバータ２１から出力されたビット信号に基づいてトランジスタＱ１１〜Ｑ２６をオン、オフするものである。出力バッファ２２は、データｄ１と同じ論理値（“１”又は“０”）のデータを出力する。
【００３３】
トランジスタＱ１１〜Ｑ１８は、第１のトランジスタとしてのＰチャネルＭＯＳ（Metal-Oxide Semiconductor）トランジスタであり、トランジスタＱ１９〜Ｑ２６は、第２のトランジスタとしてのＮチャネルＭＯＳトランジスタである。
【００３４】
トランジスタＱ１１〜Ｑ１８のソースには、第１の電圧としての電圧Ｖccが印加される。トランジスタＱ１９〜Ｑ２６のドレインは、それぞれ、トランジスタＱ１１〜Ｑ１８のドレインに接続される。トランジスタＱ１９〜Ｑ２６のソースは、それぞれ、接地される。この接地電圧が第２の電圧に相当する。トランジスタＱ１１〜Ｑ２６のドレインは、共通に接続されて、出力バッファ２２の出力端として接続点Ｐ１に接続される。
【００３５】
トランジスタＱ１１〜２６のゲートには、インバータ２１から出力されたビット信号が順次、供給される。
【００３６】
遅延回路２３は、データｄ１を１ビット分だけ遅延させる回路である。
第２のインバータとしてのインバータ２４は、遅延回路２３が１ビット分だけ遅延させたデータを反転させる回路であり、第３のインバータとしてのインバータ２５は、インバータ２４の出力データを反転させる回路である。インバータ２５は、反転した各ビット信号を出力バッファ２６に出力する。
【００３７】
出力バッファ２６は、トランジスタＱ３１〜Ｑ４４を備え、インバータ２５から出力されたビット信号に基づいてトランジスタＱ３１〜Ｑ４０をオン、オフする。
【００３８】
トランジスタＱ３１〜Ｑ３５は、ＰチャネルＭＯＳトランジスタであり、トランジスタＱ３６〜Ｑ４４は、ＮチャネルＭＯＳトランジスタである。トランジスタＱ３１〜Ｑ３３が第３のトランジスタに、トランジスタＱ３６〜Ｑ３８が第４のトランジスタに相当する。また、トランジスタＱ３４、Ｑ３５が第５のトランジスタに、トランジスタＱ４１，Ｑ４３が第６のトランジスタに、トランジスタＱ４２，Ｑ４４が第７のトランジスタに、トランジスタＱ３９，Ｑ４０が第８のトランジスタに、それぞれ、相当する。
【００３９】
トランジスタＱ３１〜Ｑ３５のソースには、電圧Ｖccが印加される。トランジスタＱ３６〜Ｑ３８のドレインは、それぞれ、トランジスタＱ３１〜Ｑ３３のドレインに接続される。トランジスタＱ４１のドレインは、トランジスタＱ３４のドレインに接続され、トランジスタＱ４２のドレインは、トランジスタＱ４１のソースに接続される。トランジスタＱ３９のドレインは、トランジスタＱ４２のソースに接続される。
【００４０】
トランジスタＱ４３のドレインは、トランジスタＱ３５のドレインに接続され、トランジスタＱ４４のドレインは、トランジスタＱ４３のソースに接続される。トランジスタＱ４０のドレインは、トランジスタＱ４４のソースに接続される。トランジスタＱ３６〜Ｑ４０のソースは接地される。
【００４１】
トランジスタＱ３１〜Ｑ３３，Ｑ３６〜Ｑ３８，Ｑ４２，Ｑ４４のドレインと、トランジスタＱ４１，Ｑ４３のソースは、共通接続され、出力バッファ２６の出力端として、ともに接続点Ｐ１に接続される。
【００４２】
トランジスタＱ３１〜Ｑ４０のゲートには、インバータ２５から出力されたビット信号が順次、供給される。トランジスタＱ４１〜Ｑ４４は、駆動能力調整用のトランジスタであり、判定部１４は、トランジスタＱ４１，Ｑ４２のゲートに制御信号Ｓ４を供給する。また、判定部１４は、トランジスタＱ４３，Ｑ４４のゲートに制御信号Ｓ５を供給する。
【００４３】
プリエンファシス出力回路１１の駆動能力は、出力バッファ２２の駆動能力は、トランジスタＱ１１〜Ｑ２６のオン抵抗によって決定される。また、出力バッファ２６の駆動能力は、判定部１４から供給された制御信号Ｓ４，Ｓ５に従って制御され、トランジスタＱ３１〜Ｑ４０のうち、オンしたトランジスタのオン抵抗によって決定される。この駆動能力は、伝送路１５を負荷として、この負荷を駆動する能力を示すものである。
【００４４】
尚、終端抵抗Ｒ１の他端に供給される電圧ＶＴは、０＜ＶＴ＜Ｖccとなるように設定される。
【００４５】
出力バッファ２２，２６から出力されたビット信号は、接続点Ｐ１で加算され、プリエンファシス出力回路１１は、接続点Ｐ１で加算されたビット信号Ｓ１を出力する。
【００４６】
次に本実施の形態に係る出力バッファ回路の動作を説明する。
プリエンファシス出力回路１１は、データｄ１が供給されると、このデータｄ１に対して、エンファシス処理を行う。
【００４７】
プリエンファシス出力回路１１のインバータ２１には、データｄ１が供給される。インバータ２１は、このデータｄ１の各ビット信号を反転させて出力バッファ２２に供給する。また、遅延回路２３は、データｄ１を１ビット遅延させる。インバータ２４は、遅延回路２３から出力された各ビット信号を反転させてデータｄ２を生成する。さらに、インバータ２５は、インバータ２４から出力されたデータｄ２の各ビット信号を反転させる。そして、インバータ２５は、反転させた各ビット信号を、順次、出力バッファ２６に出力する。
【００４８】
インバータ２１には、図４（ａ）に示すようなデータｄ１の各ビット信号“１”、“１”、“０”、“１”、“１”、“１”、・・・が、順次、供給されるものとする。インバータ２５には、図４（ｂ）に示すようなデータｄ２の各ビット信号“１”、“０”、“０”、“１”、“０”、“０”、・・・が、順次、供給される。
【００４９】
判定部１４からの制御信号Ｓ４，Ｓ５の信号レベルを“１”とすると、出力バッファ２６のトランジスタＱ４１〜Ｑ４４はオンし、プリエンファシス出力回路１１の駆動能力は最も大きくなる。
【００５０】
データｄ１のビット信号が“１”、データｄ２のビット信号が“１”になると、出力バッファ２２のトランジスタＱ１１〜Ｑ１８はオン、トランジスタＱ１９〜Ｑ２６はオフする。出力バッファ２６のトランジスタＱ３１〜Ｑ３５はオン、トランジスタＱ３６〜Ｑ４０はオフする。
【００５１】
この場合、トランジスタＱ１１〜Ｑ１８，Ｑ３１〜Ｑ３５のオン抵抗が並列接続され、接続点Ｐ１に流れる電流は、電圧Ｖcc、ＶＴと、オンしたトランジスタＱ１１〜Ｑ１８，Ｑ３１〜Ｑ３５のオン抵抗とによって決定される。このため、プリエンファシス出力回路１１から出力される信号Ｓ１の信号レベルは、図４（ｃ）に示すように、最も高い電圧ＶＨ２となる。
【００５２】
データｄ１のビット信号が“１”、データｄ２のビット信号が“０”になると、トランジスタＱ１１〜Ｑ１８はオン、トランジスタＱ１９〜Ｑ２６はオフ、トランジスタＱ３１〜Ｑ３５はオフ、トランジスタＱ３６〜Ｑ４０はオンする。この場合、接続点Ｐ１を流れる電流は、オンしたトランジスタＱ１１〜Ｑ１８，Ｑ３６〜Ｑ４０のオン抵抗によって制御され、信号Ｓ１の信号レベルは、電圧ＶＨ２よりも低い電圧ＶＨ１となる。
【００５３】
データｄ１のビット信号が“０”、データｄ２のビット信号が“１”になると、トランジスタＱ１１〜Ｑ１８はオフ、トランジスタＱ１９〜Ｑ２６はオン、トランジスタＱ３１〜Ｑ３５はオン、トランジスタＱ３６〜Ｑ４０はオフする。このため、接続点Ｐ１を流れる電流は、オンしたトランジスタＱ１９〜Ｑ２６，Ｑ３１〜Ｑ３５のオン抵抗によって制御され、ビット信号Ｓ１の信号レベルは、電圧ＶＨ１よりも低い電圧ＶＬ１となる。
【００５４】
また、データｄ１のビット信号が“０”、データｄ２のビット信号が“０”になると、トランジスタＱ１１〜Ｑ１６はオフ、トランジスタＱ１９〜Ｑ２６はオン、トランジスタＱ３１〜Ｑ３５はオフ、トランジスタＱ３６〜Ｑ４０はオンする。このため、接続点Ｐ１を流れる電流は、オンしたトランジスタＱ１９〜Ｑ２６，Ｑ３６〜Ｑ４０のオン抵抗によって制御され、ビット信号Ｓ１の信号レベルは、最も低い電圧ＶＬ２となる。
【００５５】
従って、ビット信号Ｓ１は、図４（ｃ）に示すような信号レベルを有し、プリエンファシス出力回路１１は、このビット信号Ｓ１を順次出力する。
【００５６】
この図４（ｃ）に示すように、データｄ１のビット信号が“０”から“１”（又は“１”から“０”）に変化する場合、エンファシス処理がオンして、ビット信号Ｓ１の信号レベルは、最も高い電圧ＶＨ２になる。
【００５７】
また、データ“１”（又は“０”）が連続する場合、エンファシス処理がオフして、信号レベル“１”のビット信号Ｓ１に後続するビット信号Ｓ１の信号レベルは、電圧ＶＨ２よりも低くなって電圧ＶＨ１になる。
【００５８】
このデータｄ１のビット信号Ｓ１は、伝送路１５を介して伝送され、ビット信号Ｓ２として伝送路１５から出力される。入力回路１６は、このビット信号Ｓ２を出力する。
【００５９】
入力回路１６は、このビット信号Ｓ２を受信すると、各ビット信号Ｓ２の信号レベルＶxをスレッショルド電圧Ｖthと比較する。そして、ビット信号Ｓ２の信号レベルＶxがスレッショルド電圧Ｖth以下であれば、入力回路１６は、ビット信号Ｓ２の信号レベルＶxは“０”と判定する。また、ビット信号Ｓ２の信号レベルＶxがスレッショルド電圧Ｖthを越えていれば、入力回路１６は、ビット信号Ｓ２の信号レベルＶxは“１”と判定する。
【００６０】
しかし、エンファシス処理がオンのときの駆動能力とオフのときの駆動能力とが整合しなければ、伝送路１５を介して伝送されたビット信号Ｓ２は、図４（ｄ）に示すような信号波形を有することになる。
【００６１】
本実施の形態に係る出力バッファ回路では、エンファシス処理がオンしたときの駆動能力とオフのときの駆動能力との整合性を良好にするため、駆動能力が制御される。
【００６２】
まず、出力バッファ回路の初期化時等において、図３（ａ）に示すようなデータｄ１が、プリエンファシス出力回路１１に供給される。図３（ａ）に示すデータｄ１は、ビット値“０”が連続した後、“１”に変化し、そのまま、“１”が連続するビットパターンを有する。このビットパターンは、ソフトウェアによって指定される。
【００６３】
プリエンファシス出力回路１１にデータｄ１が供給されると、まず、プリエンファシス出力回路１１から出力されるビット信号Ｓ１が“０”から“１”に変化してエンファシス処理がオンした状態となる。この状態で、伝送路１５から出力されたビット信号Ｓ２は立ち上がり、その後、ビット信号Ｓ１が“１”に安定してエンファシス処理がオフする。この状態で、信号Ｓ２も安定する。
【００６４】
レベル比較回路１２，１３は、“１”が安定した時刻ｔ１において、ビット信号Ｓ２の信号レベルＶxを、それぞれ、参照電圧Ｖ１，Ｖ２と比較する。
【００６５】
図３（ａ）に示すように、時刻ｔ１において、Ｖx＜Ｖ１であれば、レベル比較回路１２は、判定部１４に“０”を出力する。
【００６６】
また、Ｖx＞Ｖ２であれば、レベル比較回路１３は、判定部１４に“１”を出力する。判定部１４は、レベル比較回路１２，１３から出力された出力値を記憶部に記憶する。
【００６７】
次に、図３（ｂ）に示すデータｄ１がプリエンファシス出力回路１１に供給される。このデータｄ１は、ビット値“０”が連続した後、１ビットだけ“１”に変化し、再び、“０”に戻るビットパターンを有する。このビットパターンもソフトウェアによって指定される。
【００６８】
図３（ｂ）に示すデータｄ１が、プリエンファシス出力回路１１に供給されると、エンファシス処理がオンしたまま、伝送路１５から出力されたビット信号Ｓ２は、図３（ｂ）に示すように変化する。レベル比較回路１２，１３は、時刻ｔ２において、ビット信号Ｓ２のピークレベルＶyを、それぞれ、参照電圧Ｖ１，Ｖ２と比較する。
【００６９】
ビット信号Ｓ２が図３（ｂ）に示すように変化すると、ビット信号Ｓ２のピークレベルＶyは、時刻ｔ２において、Ｖy≧Ｖ１になるので、レベル比較回路１２は、判定部１４に“１”を出力する。
【００７０】
また、時刻ｔ２において、Ｖy≧Ｖ２であるので、レベル比較回路１３は、判定部１４に“１”を出力する。判定部１４は、レベル比較回路１２，１３から出力された出力値を記憶部に記憶する。
【００７１】
判定部１４は、記憶部に記憶したレベル比較回路１２，１３からの出力値を比較する。図３（ａ）に示す状態と図３（ｂ）に示す状態とでは、レベル比較回路１３から出力された２つの出力値は一致する。しかし、レベル比較回路１２から出力された２つの出力値は一致しない。
【００７２】
このため、判定部１４は、電圧Ｖxは参照電圧Ｖ１よりも低く、電圧Ｖyは参照電圧Ｖ１よりも高く、電圧ＶxとＶyとは一致しないと判定する。このため、判定部１４は、電圧ＶxとＶyとが一致するように、制御信号Ｓ４，Ｓ５の信号レベルを設定する。
【００７３】
即ち、判定部１４は、図３（ｂ）に示すように、データｄ１のビット信号が、“０”から“１”に変化するときは、駆動能力が大きすぎると判定し、制御信号Ｓ４，Ｓ５の信号レベルを、それぞれ、“０”，“１”に設定する。
【００７４】
制御信号Ｓ４の信号レベルが“０”になると、出力バッファ２６のトランジスタＱ４１，Ｑ４２がトランジスタＱ３４又はトランジスタＱ３９の電流路に流れる電流を遮断する。
このため、出力バッファ２６のインピーダンスは高くなり、これにより、出力バッファ２６の駆動能力は低下する。
【００７５】
このように、駆動能力が調整された後、レベル比較回路１２，１３と、判定部１４とは、再度、プリエンファシス出力回路１１から伝送路１５を介して伝送されたビット信号Ｓ２の信号レベルの比較判定を行う。
【００７６】
ビット信号Ｓ２の信号レベルの比較判定の結果、図３（ａ）に示す状態と図３（ｂ）に示す状態とにおいて、電圧Ｖxが参照電圧Ｖ１よりもまだ低く、電圧Ｖyが参照電圧Ｖ１よりもまだ高くなったとする。判定部１４は、データｄ１のビット信号が“０”から“１”に変化するときの駆動能力がまだ大きすぎると判定し、制御信号Ｓ５の信号レベルも“０”に設定する。
【００７７】
制御信号Ｓ５の信号レベルも“０”になると、出力バッファ２６のトランジスタＱ４３，Ｑ４４がトランジスタＱ３５又はトランジスタＱ４０の電流路に流れる電流を遮断する。
【００７８】
このため、出力バッファ２６のインピーダンスは高くなり、これにより、出力バッファ２６の駆動能力は、さらに低下する。
【００７９】
このようにして、レベル比較回路１２，１３と、判定部１４とは、このような処理を、エンファシス処理をオンしたときの信号Ｓ２の電圧とオフしたときの電圧とがほぼ一致するまで行う。
【００８０】
エンファシス処理をオンしたときの信号Ｓ２の電圧とオフしたときの信号Ｓ２の電圧とがほぼ一致すると、判定部１４は、駆動能力の制御を固定する。プリエンファシス出力回路１１は、この駆動能力でエンファシス処理のオン、オフを行う。
【００８１】
レベル比較回路１２，１３と、判定部１４がこのような処理を繰り返し行うことにより、ビット信号Ｓ２は、図５（ｃ）に示すような波形を有することになり、エンファシス処理がオンのときの駆動能力とオフのときの駆動能力との整合性は、良好となる。
【００８２】
以上説明したように、本実施の形態によれば、伝送路１５を介して出力されたビット信号Ｓ２の電圧レベルを参照電圧Ｖ１，Ｖ２と比較し、その比較結果に基づいて判定部１４がプリエンファシス出力回路１１の駆動能力を制御するようにした。
【００８３】
従って、エンファシス処理がオンしたときの駆動能力とオフのときの駆動能力との整合性を良好にすることができ、駆動能力を自動的に最適化することができる。このため、製造過程で発生する駆動能力のバラツキ等による信号劣化を最小限に抑えることができる。そして、信号伝送の高速化によってデータサイクルが短くなっても入力閾値Ｖthと“１”又は入力閾値Ｖthと“０”とのマージンを広くとることができ、特に近年のコンピュータシステムにおける信号の高速伝送を安定して行うことができる。
【００８４】
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施の形態に限られるものではない。
【００８５】
プリエンファシス出力回路１１は１つに限られるものではなく、図６に示すようにプリエンファシス出力回路１１−１〜１１−ｎ（ｎは自然数）を備えることもできる。プリエンファシス出力回路１１−１〜１１−ｎは、それぞれ伝送路１５−１〜１５−ｎを介してデータｄ１−１〜ｄ１−ｎのビット信号を、入力回路１６−１〜１６−ｎに伝送する。
【００８６】
レベル比較回路１２，１３は、それぞれ、プリエンファシス出力回路１１−１から伝送路１５−１を介して伝送されたビット信号の信号レベルを、参照電圧Ｖ１，Ｖ２と比較し、判定部１４は、この比較結果に基づいて制御信号Ｓ４，Ｓ５の信号レベルを設定する。そして、判定部１４は、この制御信号Ｓ４，Ｓ５を、プリエンファシス出力回路１１−１〜１１−ｎに、それぞれ、出力する。プリエンファシス出力回路１１−１〜１１−ｎの駆動能力は、この制御信号Ｓ４，Ｓ５に基づいて制御される。
【００８７】
本実施の形態では、レベル比較回路１２，１３と、判定部１４とは、エンファシス処理をオンしたときの信号Ｓ２の電圧とオフしたときの電圧とがほぼ一致するまで行うようにした。しかし、エンファシス処理をオンしたときの信号Ｓ２の電圧とオフしたときの電圧とのレベル差に予め範囲を設定しておき、レベル差がこの範囲内であれば、駆動能力が整合していると判定するように構成されることもできる。このようにすれば、駆動能力の調整時間を短縮することができる。
【００８８】
本実施の形態では、信号Ｓ２の信号レベルを比較判定するのに、参照電圧をＶ１，Ｖ２の２つとした。しかし、レベル比較回路は、２つに限られるものではなく、３つ以上であってもよい。このようにレベル比較回路を３つ以上にして、参照する電圧の数を増やすことによって、整合性の精度を高めることができ、大きなバラツキにも対応することができる。
【００８９】
本実施の形態では、出力バッファ２２には、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを、８つずつ備え、出力バッファ２６には、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを、５つずつ備えるようにした。しかし、出力バッファ２２，２６に備えるトランジスタの数は、このものに限られるものではなく、トランジスタの数をさらに増やせば、駆動能力を大きくすることができる。
【００９０】
本実施の形態では、出力バッファ２６に、駆動能力制御用のトランジスタを４つ備えるようにした。しかし、駆動能力制御用のトランジスタの数を５つ以上にすることもできる。このようにすれば、駆動能力を微調整することもでき、駆動能力の分解能を高めることができる。
【００９１】
【発明の効果】
以上説明したように、本発明によれば、エンファシス処理をオンしたときとオフしたときとにおける駆動能力の整合性を良好にすることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る出力バッファ回路の構成を示すブロック図である。
【図２】図１に示すプリエンファシス出力回路の構成を示す回路図である。
【図３】図１の出力バッファ回路が高い駆動能力で動作したときの動作を示すタイミングチャートである。
【図４】図１のレベル比較回路と判定部との動作を説明するための信号波形図である。
【図５】図１の出力バッファ回路の駆動能力を制御したときの動作を示すタイミングチャートである。
【図６】図１の出力バッファ回路の応用例を示す回路図である。
【図７】従来の出力バッファ回路の駆動能力が低い場合の動作を示す説明図である。
【図８】従来の出力バッファ回路の駆動能力が高い場合の動作を示す説明図である。
【符号の説明】
１１プリエンファシス出力回路
１２，１３レベル比較回路
１４判定部
１５伝送路
２２，２６出力バッファ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an output buffer circuit.
[0002]
[Prior art]
For example, in a semiconductor integrated circuit, an output buffer circuit that performs impedance matching is provided in order to appropriately send internally processed logic information to the outside.
[0003]
Some output buffer circuits have a pre-emphasis function that performs waveform shaping on an output signal in accordance with the attenuation characteristics of a transmission path that transmits the signal (see, for example, Patent Document 1). An output buffer circuit having such a pre-emphasis function is particularly useful in computer systems that perform high-speed signal transmission in recent years.
[0004]
The output buffer circuit adds the data to be output and the data obtained by inverting the data after being delayed by 1 bit. By performing such processing, the emphasis processing is turned on when the supplied bit signal changes from “0” to “1”, and the emphasis processing is turned off when the same signal level continues. This output buffer circuit suppresses the deterioration of the signal waveform by performing such processing.
[0005]
[Patent Document 1]
JP 2002-94365 A (page 6-8, FIG. 1)
[0006]
[Problems to be solved by the invention]
However, in such an output buffer circuit, the driving capability when the emphasis processing is performed may not match the driving capability when the emphasis processing is not performed due to variations in driving capability generated at the time of manufacture.
[0007]
When the driving capability when the emphasis processing is performed becomes lower than when the emphasis processing is not performed, the bit signal transmitted through the transmission path has a waveform as shown in FIG. That is, if the input threshold value Vth is a threshold value for determining whether it is “0” or “1”, the level difference Va, Va ′ (margin) between the bit signal transmitted through the transmission line and the input threshold value Vth is small. Therefore, there is a risk of erroneously determining the bit value of the transmitted bit signal.
[0008]
On the other hand, when the driving capability when performing the emphasis processing is increased, the bit signal transmitted through the transmission path has a waveform as shown in FIG. That is, when the bit signal of the data before transmission changes from “0” to “1” or “1” to “0”, the signal level of the transmitted bit signal changes greatly as shown in FIG.
[0009]
In this case, when “1” continues as a bit signal of data before transmission, only one bit becomes “0”, and when it changes to “1” again, the bit transmitted in this “1” section. The signal level of the signal is shifted to the GND side. For this reason, the bit value of the transmitted bit signal may be erroneously determined as “0” where it should be determined as “1”.
[0010]
If the two driving capabilities do not match in this way, the waveform shaping becomes excessive or insufficient, and the signal waveform of the transmitted bit signal may deteriorate, and the bit value may be erroneously determined. In particular, as the signal transmission speeds up, the data cycle becomes shorter, and thus such inconvenience increases.
[0011]
The present invention has been made in view of such a conventional problem, and provides an output buffer circuit capable of improving the matching of driving ability when emphasis processing is turned on and when it is turned off. For the purpose.
[0012]
[Means for Solving the Problems]
In order to achieve this object, an output buffer circuit according to the first aspect of the present invention provides:
In an output buffer circuit that performs signal emphasis processing and outputs the processed output signal to a transmission line,
An emphasis processing unit that turns on the emphasis processing and performs waveform emphasis processing of the output signal with a predetermined driving capability, and turns off the emphasis processing and stops the waveform emphasis processing;
A level for comparing the signal level when the emphasis processing unit is turned on and the signal level when the emphasis processing unit is turned off with reference to the signal level of the transmission signal transmitted from the emphasis processing unit via the transmission path A comparison unit;
Based on the comparison result of the level comparison unit, the level difference between the signal level of the transmission signal when the emphasis processing unit turns on the emphasis processing and the signal level of the transmission signal when the emphasis processing is turned off is determined. And a drive capability control unit that controls the drive capability of the emphasis processing unit so as to reduce the level difference.
[0013]
According to such a configuration, the driving capabilities when the emphasis processing is turned on and when the emphasis processing is turned off are matched.
[0014]
The level comparison unit has a stable signal level of the transmission signal with the emphasis processing turned off, and the transmission signal when the output signal of the emphasis processing unit continuously changes with the emphasis processing turned on. When the emphasis processing is turned off, the peak level is compared as the signal level of the transmission signal when turned on,
The drive capability control unit may be configured to control the drive capability of the emphasis processing unit so that a level difference of the transmission signal determined based on a comparison result of the level comparison unit is reduced. Good.
[0015]
The level comparison unit sets a reference level in advance to the signal level of the transmission signal, and when the emphasis processing unit turns on the emphasis processing, the signal level of the transmission signal when the emphasis processing is turned off, respectively, the set reference Compared to the level,
If the comparison result of the level comparison unit when the emphasis processing unit turns on the emphasis processing matches the comparison result of the level comparison unit when the emphasis processing unit turns off, the drive capability control unit may detect a difference in level of the transmission signal. Is determined to be small, the driving capability of the emphasis processing unit is fixed, and if the comparison result does not match, it is determined that the level difference of the transmission signal is large, and the level difference of the transmission signal is reduced. It may be configured to control the driving capability of the emphasis processing unit.
[0016]
The emphasis processing unit is
A first inverter which is supplied with a data string to be transmitted and inverts each bit of the supplied data string;
A first output buffer for amplifying the data string output from the first inverter bit by bit;
A delay circuit for delaying the same data string supplied to the first inverter by 1 bit;
A second inverter for inverting each bit of the data string output from the delay circuit;
A third inverter that inverts each bit of the data string output from the second inverter;
A second output buffer for amplifying the data string output from the third inverter bit by bit,
The output terminals of the first and second output buffers are both connected to a transmission line, and the output signals of the first and second output buffers are added to turn on and off the emphasis processing. Composed of
The first output buffer comprises:
A plurality of first transistors each having a first voltage supplied to one end of a current path and having a control terminal connected to an output terminal of the first inverter;
Each end of the current path is connected to each other end of the plurality of first transistors, a second voltage different from the first voltage is supplied to the other end of the current path, and a control end is the first end. A plurality of second transistors connected to the output terminal of the inverter,
Each connection point between the plurality of first transistors and the plurality of second transistors is an output end,
The second output buffer comprises:
A plurality of third transistors each having one end of a current path supplied with the first voltage and a control end connected to an output end of the third inverter;
One end of a current path is connected to each other end of the plurality of third transistors, the second voltage is supplied to the other end of the current path, and a control end is connected to an output end of the third inverter. A plurality of fourth transistors,
A plurality of fifth transistors each having one end of a current path supplied with the first voltage and a control end connected to an output end of the third inverter;
A plurality of sixth transistors each having one end of a current path connected to each other end of the plurality of fifth transistors;
A plurality of seventh transistors each having one end of a current path connected to each other end of the plurality of sixth transistors;
One end of the current path is connected to each other end of the plurality of seventh transistors, the second voltage is supplied to the other end of the current path, and the control end is connected to the output end of the third inverter. A plurality of eighth transistors,
Each connection point between the plurality of third transistors and the plurality of fourth transistors and each connection point between the plurality of sixth transistors and the plurality of seventh transistors are output ends. ,
The drive capability control unit is configured to control the control terminals of the plurality of sixth and seventh transistors of the second output buffer so that a difference in level of the transmission signal determined based on the comparison result of the level comparison unit is reduced. It may be configured to supply a control signal to control the driving capability of the emphasis processing unit.
[0017]
A plurality of the emphasis processing units are provided,
The drive capability control unit determines a level difference of the transmission signal when the emphasis processing unit is turned on and off based on a comparison result of the level comparison unit, and the determined level difference is small. It may be configured to control the driving ability of the plurality of emphasis processing units.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, an output buffer circuit according to an embodiment of the present invention will be described with reference to the drawings.
The configuration of the output buffer circuit according to the present embodiment is shown in FIG.
The output buffer circuit according to the present embodiment includes a pre-emphasis output circuit 11, level comparison circuits 12 and 13, and a determination unit 14.
[0019]
Note that one end of a termination resistor R1 is connected to the output end of the transmission line 15. The voltage VT is supplied to the other end of the termination resistor R1.
[0020]
The level comparison circuit 12 is a circuit for comparing the signal level of each bit signal S2 of the data d1 transmitted through the transmission line 15 with the reference voltage V1. The level comparison circuit 13 is a circuit for comparing the signal level of the bit signal S2 with the reference voltage V2 (+ V1> V2). For example, the level comparison circuits 12 and 13 include a comparator.
[0021]
When initializing the output buffer circuit, etc., “0” and “1” of data d1 as shown in FIG. 3A are sequentially supplied to the pre-emphasis output circuit 11 as initialization data. The pre-emphasis output circuit 11 first turns on the emphasis processing, and turns off the emphasis processing after the data d1 changes from “0” to “1”. The bit signal S2 output from the transmission line 15 changes from “0” to “1” in a state where the emphasis processing is turned on, and then stabilizes to “1” in a state where the emphasis processing is turned off. This bit pattern is specified by software.
[0022]
The level comparison circuits 12 and 13 compare the signal level Vx of the bit signal S2 output from the transmission line 15 with the reference voltages V1 and V2, respectively, in a state where “1” is stable.
[0023]
The level comparison circuit 12 outputs “0” to the determination unit 14 as a comparison result if Vx <V1, and outputs “1” to the determination unit 14 if Vx ≧ V1.
[0024]
Further, the level comparison circuit 13 outputs “0” to the determination unit 14 as a comparison result if Vx <V2, and outputs “1” to the determination unit 14 if Vx ≧ V2.
[0025]
Next, data d1 “0”, “1”, “0” as shown in FIG. 3B is supplied to the pre-emphasis output circuit 11 as initialization data. This bit pattern is also specified by software. The pre-emphasis output circuit 11 turns on the emphasis process. The bit signal S2 output from the transmission line 15 sequentially changes to “0”, “1”, and “0” with the emphasis processing turned on. The level comparison circuits 12 and 13 compare the peak level Vy of the bit signal S2 with the reference voltages V1 and V2, respectively.
[0026]
The level comparison circuit 12 outputs “0” as a comparison result to the determination unit 14 if Vy <V1, and outputs “1” to the determination unit 14 if Vy ≧ V1.
[0027]
The level comparison circuit 13 outputs “0” to the determination unit 14 as a comparison result if Vy <V2, and outputs “1” to the determination unit 14 if Vy ≧ V2.
[0028]
The reference voltages V1 and V2 are voltages for matching the driving ability when the emphasis processing is turned on and off, and the voltages Vx and Vy when the emphasis processing is turned on and off can be discriminated. Set to a value.
[0029]
The determination unit 14 determines whether or not the relationship between the signal level Vx of the bit signal S2 and the reference voltages V1 and V2 and the relationship between the signal level Vy and the reference voltages V1 and V2 are the same. The control signal S4 and the control signal S5 for adjusting the driving ability are set based on the control signal S4, and the control signals S4 and S5 are output to the pre-emphasis output circuit 11. The determination unit 14 includes a storage unit (not shown) for storing the determination result.
[0030]
The pre-emphasis output circuit 11 is a circuit that receives the bit data d1 and performs an emphasis process on the supplied bit data d1. As shown in FIG. 2, the pre-emphasis output circuit 11 includes an inverter 21, an output buffer 22, a delay circuit 23, inverters 24 and 25, and an output buffer 26.
[0031]
Each bit signal of the data d1 is sequentially supplied to the inverter 21 as the first inverter. The inverter 21 inverts the bit signal of the supplied data d1 and outputs the inverted signal to the output buffer 22.
[0032]
The output buffer 22 includes transistors Q11 to Q26, and turns on / off the transistors Q11 to Q26 based on the bit signal output from the inverter 21. The output buffer 22 outputs data having the same logical value (“1” or “0”) as the data d1.
[0033]
The transistors Q11 to Q18 are P-channel MOS (Metal-Oxide Semiconductor) transistors as first transistors, and the transistors Q19 to Q26 are N-channel MOS transistors as second transistors.
[0034]
A voltage Vcc as a first voltage is applied to the sources of the transistors Q11 to Q18. The drains of the transistors Q19 to Q26 are connected to the drains of the transistors Q11 to Q18, respectively. The sources of the transistors Q19 to Q26 are each grounded. This ground voltage corresponds to the second voltage. The drains of the transistors Q11 to Q26 are connected in common and connected to the connection point P1 as the output terminal of the output buffer 22.
[0035]
The bit signals output from the inverter 21 are sequentially supplied to the gates of the transistors Q11 to Q26.
[0036]
The delay circuit 23 is a circuit that delays the data d1 by one bit.
The inverter 24 as the second inverter is a circuit that inverts the data delayed by one bit by the delay circuit 23, and the inverter 25 as the third inverter is a circuit that inverts the output data of the inverter 24. . The inverter 25 outputs each inverted bit signal to the output buffer 26.
[0037]
The output buffer 26 includes transistors Q31 to Q44, and turns on and off the transistors Q31 to Q40 based on the bit signal output from the inverter 25.
[0038]
Transistors Q31 to Q35 are P channel MOS transistors, and transistors Q36 to Q44 are N channel MOS transistors. Transistors Q31 to Q33 correspond to a third transistor, and transistors Q36 to Q38 correspond to a fourth transistor. The transistors Q34 and Q35 correspond to the fifth transistor, the transistors Q41 and Q43 correspond to the sixth transistor, the transistors Q42 and Q44 correspond to the seventh transistor, and the transistors Q39 and Q40 correspond to the eighth transistor, respectively. .
[0039]
A voltage Vcc is applied to the sources of the transistors Q31 to Q35. The drains of transistors Q36-Q38 are connected to the drains of transistors Q31-Q33, respectively. The drain of transistor Q41 is connected to the drain of transistor Q34, and the drain of transistor Q42 is connected to the source of transistor Q41. The drain of transistor Q39 is connected to the source of transistor Q42.
[0040]
The drain of transistor Q43 is connected to the drain of transistor Q35, and the drain of transistor Q44 is connected to the source of transistor Q43. The drain of transistor Q40 is connected to the source of transistor Q44. The sources of the transistors Q36 to Q40 are grounded.
[0041]
The drains of the transistors Q31 to Q33, Q36 to Q38, Q42, and Q44 and the sources of the transistors Q41 and Q43 are connected in common, and are connected as an output terminal of the output buffer 26 to the connection point P1.
[0042]
The bit signals output from the inverter 25 are sequentially supplied to the gates of the transistors Q31 to Q40. The transistors Q41 to Q44 are transistors for adjusting driving capability, and the determination unit 14 supplies a control signal S4 to the gates of the transistors Q41 and Q42. The determination unit 14 supplies a control signal S5 to the gates of the transistors Q43 and Q44.
[0043]
The driving capability of the pre-emphasis output circuit 11 is determined by the ON resistance of the transistors Q11 to Q26. Further, the drive capability of the output buffer 26 is controlled according to the control signals S4 and S5 supplied from the determination unit 14, and is determined by the on-resistance of the turned-on transistor among the transistors Q31 to Q40. This driving capability indicates the capability of driving this load with the transmission line 15 as a load.
[0044]
The voltage VT supplied to the other end of the termination resistor R1 is set so that 0 <VT <Vcc.
[0045]
The bit signals output from the output buffers 22 and 26 are added at the connection point P1, and the pre-emphasis output circuit 11 outputs the bit signal S1 added at the connection point P1.
[0046]
Next, the operation of the output buffer circuit according to the present embodiment will be described.
When the data d1 is supplied, the pre-emphasis output circuit 11 performs an emphasis process on the data d1.
[0047]
Data d <b> 1 is supplied to the inverter 21 of the pre-emphasis output circuit 11. The inverter 21 inverts each bit signal of the data d1 and supplies it to the output buffer 22. The delay circuit 23 delays the data d1 by 1 bit. The inverter 24 inverts each bit signal output from the delay circuit 23 to generate data d2. Further, the inverter 25 inverts each bit signal of the data d2 output from the inverter 24. Then, the inverter 25 sequentially outputs the inverted bit signals to the output buffer 26.
[0048]
Each bit signal “1”, “1”, “0”, “1”, “1”, “1”,... Of the data d1 as shown in FIG. , Shall be supplied. Each bit signal “1”, “0”, “0”, “1”, “0”, “0”,... Of the data d2 as shown in FIG. Supplied.
[0049]
When the signal levels of the control signals S4 and S5 from the determination unit 14 are “1”, the transistors Q41 to Q44 of the output buffer 26 are turned on, and the driving capability of the pre-emphasis output circuit 11 is maximized.
[0050]
When the bit signal of the data d1 becomes “1” and the bit signal of the data d2 becomes “1”, the transistors Q11 to Q18 of the output buffer 22 are turned on and the transistors Q19 to Q26 are turned off. Transistors Q31 to Q35 of the output buffer 26 are turned on, and transistors Q36 to Q40 are turned off.
[0051]
In this case, the on-resistances of the transistors Q11 to Q18 and Q31 to Q35 are connected in parallel, and the current flowing through the connection point P1 is determined by the voltages Vcc and VT and the on-resistances of the transistors Q11 to Q18 and Q31 to Q35 that are turned on. The Therefore, the signal level of the signal S1 output from the pre-emphasis output circuit 11 is the highest voltage VH2, as shown in FIG.
[0052]
When the bit signal of the data d1 is “1” and the bit signal of the data d2 is “0”, the transistors Q11 to Q18 are turned on, the transistors Q19 to Q26 are turned off, the transistors Q31 to Q35 are turned off, and the transistors Q36 to Q40 are turned on. . In this case, the current flowing through the connection point P1 is controlled by the on resistances of the transistors Q11 to Q18 and Q36 to Q40 that are turned on, and the signal level of the signal S1 becomes the voltage VH1 lower than the voltage VH2.
[0053]
When the bit signal of the data d1 becomes “0” and the bit signal of the data d2 becomes “1”, the transistors Q11 to Q18 are turned off, the transistors Q19 to Q26 are turned on, the transistors Q31 to Q35 are turned on, and the transistors Q36 to Q40 are turned off. . Therefore, the current flowing through the connection point P1 is controlled by the ON resistances of the transistors Q19 to Q26 and Q31 to Q35 that are turned on, and the signal level of the bit signal S1 becomes the voltage VL1 that is lower than the voltage VH1.
[0054]
When the bit signal of data d1 is “0” and the bit signal of data d2 is “0”, transistors Q11 to Q16 are turned off, transistors Q19 to Q26 are turned on, transistors Q31 to Q35 are turned off, and transistors Q36 to Q40 are turned on. Turn on. Therefore, the current flowing through the connection point P1 is controlled by the on resistances of the transistors Q19 to Q26 and Q36 to Q40 that are turned on, and the signal level of the bit signal S1 becomes the lowest voltage VL2.
[0055]
Accordingly, the bit signal S1 has a signal level as shown in FIG. 4C, and the pre-emphasis output circuit 11 sequentially outputs the bit signal S1.
[0056]
As shown in FIG. 4C, when the bit signal of the data d1 changes from “0” to “1” (or “1” to “0”), the emphasis processing is turned on, and the bit signal S1 The signal level is the highest voltage VH2.
[0057]
When data “1” (or “0”) continues, the emphasis processing is turned off, and the signal level of the bit signal S1 subsequent to the bit signal S1 of the signal level “1” becomes lower than the voltage VH2. Voltage VH1.
[0058]
The bit signal S1 of the data d1 is transmitted through the transmission path 15, and is output from the transmission path 15 as the bit signal S2. The input circuit 16 outputs this bit signal S2.
[0059]
When receiving the bit signal S2, the input circuit 16 compares the signal level Vx of each bit signal S2 with the threshold voltage Vth. If the signal level Vx of the bit signal S2 is equal to or lower than the threshold voltage Vth, the input circuit 16 determines that the signal level Vx of the bit signal S2 is “0”. If the signal level Vx of the bit signal S2 exceeds the threshold voltage Vth, the input circuit 16 determines that the signal level Vx of the bit signal S2 is “1”.
[0060]
However, if the driving capability when the emphasis processing is on does not match the driving capability when the emphasis processing is off, the bit signal S2 transmitted via the transmission path 15 has a signal waveform as shown in FIG. Will have.
[0061]
In the output buffer circuit according to the present embodiment, the driving capability is controlled in order to improve the consistency between the driving capability when the emphasis processing is on and the driving capability when the emphasis processing is off.
[0062]
First, data d1 as shown in FIG. 3A is supplied to the pre-emphasis output circuit 11 when the output buffer circuit is initialized. The data d1 shown in FIG. 3A has a bit pattern in which the bit value “0” continues and then changes to “1” and “1” continues. This bit pattern is specified by software.
[0063]
When the data d1 is supplied to the pre-emphasis output circuit 11, first, the bit signal S1 output from the pre-emphasis output circuit 11 changes from “0” to “1”, and the emphasis processing is turned on. In this state, the bit signal S2 output from the transmission line 15 rises, and thereafter, the bit signal S1 is stably “1” and the emphasis processing is turned off. In this state, the signal S2 is also stabilized.
[0064]
The level comparison circuits 12 and 13 compare the signal level Vx of the bit signal S2 with the reference voltages V1 and V2, respectively, at time t1 when “1” is stabilized.
[0065]
As shown in FIG. 3A, if Vx <V1 at time t1, the level comparison circuit 12 outputs “0” to the determination unit.
[0066]
If Vx> V2, the level comparison circuit 13 outputs “1” to the determination unit 14. The determination unit 14 stores the output values output from the level comparison circuits 12 and 13 in the storage unit.
[0067]
Next, the data d1 shown in FIG. 3B is supplied to the pre-emphasis output circuit 11. This data d1 has a bit pattern in which the bit value “0” is changed to “1” by 1 bit after the bit value “0” continues, and returns to “0” again. This bit pattern is also specified by software.
[0068]
When the data d1 shown in FIG. 3 (b) is supplied to the pre-emphasis output circuit 11, the bit signal S2 output from the transmission line 15 with the emphasis processing turned on is as shown in FIG. 3 (b). Change. The level comparison circuits 12 and 13 compare the peak level Vy of the bit signal S2 with the reference voltages V1 and V2, respectively, at time t2.
[0069]
When the bit signal S2 changes as shown in FIG. 3B, the peak level Vy of the bit signal S2 becomes Vy ≧ V1 at time t2, so the level comparison circuit 12 sets “1” to the determination unit 14. Output.
[0070]
Further, since Vy ≧ V2 at time t2, the level comparison circuit 13 outputs “1” to the determination unit 14. The determination unit 14 stores the output values output from the level comparison circuits 12 and 13 in the storage unit.
[0071]
The determination unit 14 compares the output values from the level comparison circuits 12 and 13 stored in the storage unit. In the state shown in FIG. 3A and the state shown in FIG. 3B, the two output values output from the level comparison circuit 13 match. However, the two output values output from the level comparison circuit 12 do not match.
[0072]
For this reason, the determination unit 14 determines that the voltage Vx is lower than the reference voltage V1, the voltage Vy is higher than the reference voltage V1, and the voltages Vx and Vy do not match. Therefore, the determination unit 14 sets the signal levels of the control signals S4 and S5 so that the voltages Vx and Vy match.
[0073]
That is, as shown in FIG. 3B, when the bit signal of the data d1 changes from “0” to “1”, the determination unit 14 determines that the driving capability is too large, and the control signal S4 The signal levels of S5 are set to “0” and “1”, respectively.
[0074]
When the signal level of the control signal S4 becomes “0”, the transistors Q41 and Q42 of the output buffer 26 cut off the current flowing through the current path of the transistor Q34 or transistor Q39.
For this reason, the impedance of the output buffer 26 becomes high, and thereby the driving capability of the output buffer 26 decreases.
[0075]
Thus, after the drive capability is adjusted, the level comparison circuits 12 and 13 and the determination unit 14 again determine the signal level of the bit signal S2 transmitted from the pre-emphasis output circuit 11 via the transmission path 15. Make a comparison decision.
[0076]
As a result of the comparison determination of the signal level of the bit signal S2, in the state shown in FIG. 3A and the state shown in FIG. 3B, the voltage Vx is still lower than the reference voltage V1, and the voltage Vy is lower than the reference voltage V1. Is still high. The determination unit 14 determines that the driving capability when the bit signal of the data d1 changes from “0” to “1” is still too large, and sets the signal level of the control signal S5 to “0”.
[0077]
When the signal level of the control signal S5 also becomes “0”, the transistors Q43 and Q44 of the output buffer 26 cut off the current flowing through the current path of the transistor Q35 or the transistor Q40.
[0078]
For this reason, the impedance of the output buffer 26 is increased, thereby further reducing the drive capability of the output buffer 26.
[0079]
In this way, the level comparison circuits 12 and 13 and the determination unit 14 perform such processing until the voltage of the signal S2 when the emphasis processing is turned on and the voltage when it is turned off substantially coincide.
[0080]
When the voltage of the signal S2 when the emphasis processing is turned on and the voltage of the signal S2 when the emphasis processing is turned off substantially coincide with each other, the determination unit 14 fixes the drive capability control. The pre-emphasis output circuit 11 turns on / off the emphasis processing with this driving capability.
[0081]
When the level comparison circuits 12 and 13 and the determination unit 14 repeatedly perform such processing, the bit signal S2 has a waveform as shown in FIG. 5C, and when the emphasis processing is on. The consistency between the driving capability and the driving capability when OFF is good.
[0082]
As described above, according to the present embodiment, the voltage level of the bit signal S2 output via the transmission line 15 is compared with the reference voltages V1 and V2, and the determination unit 14 pre-compiles based on the comparison result. The driving capability of the emphasis output circuit 11 is controlled.
[0083]
Therefore, the consistency between the driving capability when the emphasis processing is turned on and the driving capability when the emphasis processing is turned off can be improved, and the driving capability can be automatically optimized. For this reason, it is possible to minimize signal deterioration due to variations in driving capability that occur in the manufacturing process. Even if the data cycle is shortened by speeding up the signal transmission, the margin between the input threshold Vth and “1” or the input threshold Vth and “0” can be widened. Can be performed stably.
[0084]
In carrying out the present invention, various forms are conceivable and the present invention is not limited to the above embodiment.
[0085]
The pre-emphasis output circuit 11 is not limited to one, but can also include pre-emphasis output circuits 11-1 to 11-n (n is a natural number) as shown in FIG. The pre-emphasis output circuits 11-1 to 11-n transmit the bit signals of the data d1-1 to d1-n to the input circuits 16-1 to 16-n through the transmission lines 15-1 to 15-n, respectively. To do.
[0086]
The level comparison circuits 12 and 13 compare the signal levels of the bit signals transmitted from the pre-emphasis output circuit 11-1 via the transmission line 15-1 with the reference voltages V1 and V2, respectively. Based on the comparison result, the signal levels of the control signals S4 and S5 are set. Then, the determination unit 14 outputs the control signals S4 and S5 to the pre-emphasis output circuits 11-1 to 11-n, respectively. The driving capabilities of the pre-emphasis output circuits 11-1 to 11-n are controlled based on the control signals S4 and S5.
[0087]
In the present embodiment, the level comparison circuits 12 and 13 and the determination unit 14 are made to perform until the voltage of the signal S2 when the emphasis processing is turned on and the voltage when the emphasis processing is turned off substantially coincide. However, a range is set in advance for the level difference between the voltage of the signal S2 when the emphasis processing is turned on and the voltage when the emphasis processing is turned off, and if the level difference is within this range, the driving capability is matched. It can also be configured to determine. In this way, it is possible to shorten the drive time adjustment time.
[0088]
In the present embodiment, two reference voltages V1 and V2 are used to compare and determine the signal level of the signal S2. However, the number of level comparison circuits is not limited to two, and may be three or more. As described above, by increasing the number of level comparison circuits to three or more and increasing the number of voltages to be referred to, it is possible to improve the accuracy of consistency and cope with large variations.
[0089]
In the present embodiment, the output buffer 22 includes eight p-channel MOS transistors and eight n-channel MOS transistors, and the output buffer 26 includes five p-channel MOS transistors and five n-channel MOS transistors. I prepared. However, the number of transistors provided in the output buffers 22 and 26 is not limited to this, and the driving capability can be increased by further increasing the number of transistors.
[0090]
In the present embodiment, the output buffer 26 is provided with four transistors for controlling the driving ability. However, the number of transistors for controlling driving ability can be increased to five or more. In this way, the driving capability can be finely adjusted, and the resolution of the driving capability can be increased.
[0091]
【The invention's effect】
As described above, according to the present invention, it is possible to improve the consistency of the driving ability when the emphasis processing is turned on and when it is turned off.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an output buffer circuit according to an embodiment of the present invention.
2 is a circuit diagram showing a configuration of a pre-emphasis output circuit shown in FIG. 1. FIG.
FIG. 3 is a timing chart showing an operation when the output buffer circuit of FIG. 1 operates with a high driving capability;
4 is a signal waveform diagram for explaining operations of the level comparison circuit and the determination unit in FIG. 1; FIG.
FIG. 5 is a timing chart showing an operation when the drive capability of the output buffer circuit of FIG. 1 is controlled;
6 is a circuit diagram showing an application example of the output buffer circuit of FIG. 1; FIG.
FIG. 7 is an explanatory diagram showing an operation when the drive capability of a conventional output buffer circuit is low.
FIG. 8 is an explanatory diagram showing an operation when the drive capability of a conventional output buffer circuit is high.
[Explanation of symbols]
11 Pre-emphasis output circuit
12, 13 level comparison circuit
14 Judgment part
15 Transmission line
22, 26 Output buffer

Claims

In an output buffer circuit that performs signal emphasis processing and outputs the processed output signal to a transmission line,
An emphasis processing unit that turns on the emphasis processing and performs waveform emphasis processing of the output signal with a predetermined driving capability, and turns off the emphasis processing and stops the waveform emphasis processing;
A level for comparing the signal level when the emphasis processing unit is turned on and the signal level when the emphasis processing unit is turned off with reference to the signal level of the transmission signal transmitted from the emphasis processing unit via the transmission path A comparison unit;
Based on the comparison result of the level comparison unit, the level difference between the signal level of the transmission signal when the emphasis processing unit turns on the emphasis processing and the signal level of the transmission signal when the emphasis processing is turned off is determined. A drive capability control unit that controls the drive capability of the emphasis processing unit so as to reduce the level difference,
An output buffer circuit.

The level comparison unit has a stable signal level of the transmission signal with the emphasis processing turned off, and the transmission signal when the output signal of the emphasis processing unit continuously changes with the emphasis processing turned on. When the emphasis processing is turned off, the peak level is compared as the signal level of the transmission signal when turned on,
The drive capability control unit is configured to control the drive capability of the emphasis processing unit such that a level difference of the transmission signal determined based on a comparison result of the level comparison unit is reduced.
The output buffer circuit according to claim 1.

The level comparison unit sets a reference level in advance to the signal level of the transmission signal, and when the emphasis processing unit turns on the emphasis processing, the signal level of the transmission signal when the emphasis processing is turned off, respectively, the set reference Compared to the level,
If the comparison result of the level comparison unit when the emphasis processing unit turns on the emphasis processing matches the comparison result of the level comparison unit when the emphasis processing unit turns off, the drive capability control unit may detect a difference in level of the transmission signal. Is determined to be small, the driving capability of the emphasis processing unit is fixed, and if the comparison result does not match, it is determined that the level difference of the transmission signal is large, and the level difference of the transmission signal is reduced. It is configured to control the driving capability of the emphasis processing unit.
The output buffer circuit according to claim 1 or 2,

The emphasis processing unit is
A first inverter which is supplied with a data string to be transmitted and inverts each bit of the supplied data string;
A first output buffer for amplifying the data string output from the first inverter bit by bit;
A delay circuit for delaying the same data string supplied to the first inverter by 1 bit;
A second inverter for inverting each bit of the data string output from the delay circuit;
A third inverter that inverts each bit of the data string output from the second inverter;
A second output buffer for amplifying the data string output from the third inverter bit by bit,
The output terminals of the first and second output buffers are both connected to a transmission line, and the output signals of the first and second output buffers are added to turn on and off the emphasis processing. Composed of
The first output buffer comprises:
A plurality of first transistors each having a first voltage supplied to one end of a current path and having a control terminal connected to an output terminal of the first inverter;
Each end of the current path is connected to each other end of the plurality of first transistors, a second voltage different from the first voltage is supplied to the other end of the current path, and a control end is the first end. A plurality of second transistors connected to the output terminal of the inverter,
Each connection point between the plurality of first transistors and the plurality of second transistors is an output end,
The second output buffer comprises:
A plurality of third transistors each having one end of a current path supplied with the first voltage and a control end connected to an output end of the third inverter;
One end of a current path is connected to each other end of the plurality of third transistors, the second voltage is supplied to the other end of the current path, and a control end is connected to an output end of the third inverter. A plurality of fourth transistors,
A plurality of fifth transistors each having one end of a current path supplied with the first voltage and a control end connected to an output end of the third inverter;
A plurality of sixth transistors each having one end of a current path connected to each other end of the plurality of fifth transistors;
A plurality of seventh transistors each having one end of a current path connected to each other end of the plurality of sixth transistors;
One end of the current path is connected to each other end of the plurality of seventh transistors, the second voltage is supplied to the other end of the current path, and the control end is connected to the output end of the third inverter. A plurality of eighth transistors,
Each connection point between the plurality of third transistors and the plurality of fourth transistors and each connection point between the plurality of sixth transistors and the plurality of seventh transistors are output ends. ,
The drive capability control unit is configured to control the control terminals of the plurality of sixth and seventh transistors of the second output buffer so that a difference in level of the transmission signal determined based on the comparison result of the level comparison unit is reduced. Is configured to supply a control signal to the emphasis processing unit and to control the driving capability of the emphasis processing unit.
The output buffer circuit according to any one of claims 1 to 3, wherein the output buffer circuit is configured as described above.

A plurality of the emphasis processing units are provided,
The drive capability control unit determines a level difference of the transmission signal when the emphasis processing unit is turned on and off based on a comparison result of the level comparison unit, and the determined level difference is small. Configured to control the driving ability of the plurality of emphasis processing units,
The output buffer circuit according to any one of claims 1 to 4, wherein the output buffer circuit is configured as described above.