JP2004079041A - 半導体記憶装置 - Google Patents

Abstract

【課題】動作モードに応じて、取扱うことの可能なビット単位を可変に設定可能な半導体記憶装置において、データ記憶の信頼性向上を図る。
【解決手段】Ｌ個（Ｌ：２以上の自然数）ずつの複数のグループに分割された複数のメモリセルを備え、複数のグループは、第１のアドレスに応じて１つが選択され、複数のグループの各々において、Ｌ個のメモリセルは、第２のアドレスに応じて選択可能であり、この選択されたＬ個のメモリセルのうち複数のメモリセルに、動作モードに応じて、同一のデータを書き込み、かつ、複数のメモリセルから同一のデータを並列に読み出す。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、動作モードに応じて、取扱うことの可能なビット単位を可変に設定可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
現在、通信機器のようにデータの信頼性が極めて重要となる分野では、データを８ビット単位で扱う場合、１ビットのパリティビットが付加され９ビット単位でデータを扱う。一方、従来のメモリ（例えば、ＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ−ａｃｃｅｓｓ　ｍｅｍｏｒｙ））は、データを４の整数倍の単位で使用するのが一般的であった。
【０００３】
従来のＤＲＡＭでは、例えば、１２８Ｍ（６４Ｍ×２）ビットのメモリで、９ビット単位のデータをそれぞれ共通のアドレス空間で記憶するためには、１２８Ｍ（６４Ｍ×２）ビットのメモリごとにパリティビット専用のメモリとして６４Ｍビットのメモリが１つ必要であった。すなわち、同じアドレス空間で、４ビット単位で記憶できる６４Ｍビットのメモリを２つ使用することで、８ビットのデータが記憶でき、１ビットのパリティビットを付加するのに最小で４ビット単位のデータを記憶できる６４Ｍビットのメモリがさらに１つ必要であった。しかし、パリティビットとして使用される６４Ｍビットのメモリは、４ビットのうち３ビットは使用されずに無駄になっていた。また、従来のＤＲＡＭにおいて、９ビットのデータを記憶する際、メモリ容量を２５６Ｍ（６４Ｍ×４）ビットおよび５１２Ｍ（６４Ｍ×８）ビットと増やすと、パリティビット専用のメモリとして、２および４つの６４Ｍビットのメモリがそれぞれ必要であった。つまり、メモリ容量が増大すれば、メモリセルの未使用領域が多いパリティビット専用のメモリが、複数個必要となっていた。
【０００４】
これに対して、パーシャルメモリと呼ばれる、取扱うことの可能なビット単位を可変に設定可能な半導体記憶装置が開発されている。パーシャルメモリでは、複数のメモリセルを複数個（一般的には４の倍数）ずつのグループに分割し、当該グループの各々において、一部のメモリセルのみがデータ記憶を実行する動作モードが備えられている。
【０００５】
例えば、パーシャルメモリでは、複数のメモリセルを４個ずつのグループに分割し、かつ、各グループにおいて、動作モードの設定に応じて１，２または４ビットのデータを記憶できる。
【０００６】
したがって、このようなパーシャルメモリを用いれば、９ビット単位のデータを扱う場合、１２８、２５６および５１２Ｍビットのメモリを使用する場合、扱うビット単位を１、２または４ビットと切替えることで、従来のパリティビットとして使用されるＤＲＡＭのように未使用領域を、無駄にすることなく、有効に活用でき、パリティビット専用のメモリとして１つで対応可能である。
【０００７】
図６は、パーシャルメモリである半導体記憶装置の構成図である。図６に示すように半導体記憶装置２０２は、デコーダ回路１と、ブロック制御回路３と、ＡＮＤ回路４と、ＡＮＤ回路５と、データ読み出し回路１６と、データ書き込み回路１７と、データ出力バッファ６と、データ入力バッファ７と、イコライザ１２と、スイッチ１３と、イコライザ１４と、メモリセルアレイ１５とを備える。
【０００８】
半導体記憶装置２０２でのアドレス選択は、一例として、ロウアドレスＲＡ＜０＞〜ＲＡ＜９＞およびコラムアドレスＣＡ＜０＞〜ＣＡ＜９＞によって実行されるものとする。後程、詳細に説明するように、メモリセルアレイ１５に行列配置された複数のメモリセルは、たとえば４個ずつの複数のグループに分割される。
【０００９】
ロウアドレスＲＡ＜０＞〜ＲＡ＜９＞とコラムアドレスの一部ＣＡ＜０＞〜ＣＡ＜７＞との組み合わせによって、複数のグループのうちの１つが選択される。ＣＡ＜８＞、ＣＡ＜９＞は、各グループにおいて、４個のメモリセルのうちの１つの選択を行なうために用いられる。
【００１０】
なお、以下においては、当該コラムアドレスＣＡ＜８＞、ＣＡ＜９＞をアドレス信号ＣＡ８，ＣＡ９とも称する。
【００１１】
以下においては、各グループにおいて、４つのメモリセルのうちの１つを用いて、１ビットのデータ記憶を行なう動作モードを「モード＃１」、４つのメモリセルのうちの２つを用いて、２ビットのデータ記憶を行なう動作モードを「モード＃２」、４つのメモリセル全てを用いて、４ビットのデータ記憶を行なう動作モードを「モード＃３」とそれぞれ称することとする。すなわち、モード＃１および＃２では、各グループにおいて、Ｌビット未満のデータが記憶される。
【００１２】
デコーダ回路１は、アドレス信号ＣＡ８およびＣＡ９のＨ，Ｌレベル（以下、本明細書においては、信号、信号線等の２値的な高電圧検出および低電圧検出をそれぞれ「Ｈレベル」および「Ｌレベル」と表記する。）の組み合わせに応じて、出力信号ＡＹＥＭ＜０：３＞のうちの１つをＨレベルに設定する。
【００１３】
ここで、ＡＹＥＭ＜０：３＞は、ＡＹＥＭ＜０＞〜ＡＹＥＭ＜３＞を総括的に表記したものである。なお、以下、本明細書においては、複数ビットの信号を総括的に示す場合には、同様の表記を用いるものとする。
【００１４】
また、デコーダ回路１は、半導体記憶装置２０２をアドレス信号ＣＡ８およびＣＡ９のＨ，Ｌレベルの組み合わせにより、モード＃１、＃２および＃３のいずれかに切替える機能を有する。
【００１５】
ブロック制御回路３は、バンク選択信号ＹＢＡに応答して活性化され、信号ＡＹＥＭ＜０：３＞にそれぞれ対応する信号ＢＳ＜０：３＞の１つをＨレベルに設定する。
【００１６】
ＡＮＤ回路４は、信号ＢＳ＜０：３＞にそれぞれ対応して設けられる４個のＡＮＤ回路を総括的に表記したものである。すなわち、ＡＮＤ回路４の出力する信号ＰＡＥ＜０：３＞は、信号ＢＳ＜０：３＞とデータ読み出し時に入力される信号ＰＡとの論理積によって決まる。
【００１７】
ＡＮＤ回路５は、信号ＢＳ＜０：３＞にそれぞれ対応して設けられる４個のＡＮＤ回路を総括的に表記したものである。すなわち、ＡＮＤ回路５の出力する信号ＺＷＤＥ＜０：３＞は、信号ＢＳ＜０：３＞とデータ書き込み時に入力される信号ＷＤＥＭとの論理積によって決まる。
【００１８】
データ読み出し回路１６は、アンプ９とバッファ８とを含む。アンプ９は、信号ＰＡＥ＜０：３＞にそれぞれ対応して設けられる４個のアンプを総括的に表記したものである。アンプ９は、Ｈレベルの信号ＰＡＥ＜０：３＞に応答してそれぞれ活性化され、イコライザ１２からの出力信号ＭＩＯ＜０：３＞を増幅し、信号ＰＤ＜０：３＞としてそれぞれ出力する。バッファ８は、信号ＰＤ＜０：３＞を、１つの信号ＤＢ＜０＞として出力する。
【００１９】
データ書き込み回路１７は、アンプ１０とドライバ１１とを含む。アンプ１０は、信号ＺＷＤＥ＜０：３＞にそれぞれ対応して設けられる４個のアンプを総括的に表記したものである。アンプ１０は、Ｈレベルの信号ＺＷＤＥ＜０：３＞に応答してそれぞれ活性化され、データ出力バッファからの信号ＤＢ＜０＞を各々増幅して、ドライバ１１に出力する。ドライバ１１は、４つのアンプ１０にそれぞれ対応して設けられる４個のドライバを総括的に表記したものである。ドライバ１１は、アンプ１０からの出力信号を所定の電圧レベルまで下げる機能を有し、信号ＭＩＯ＜０：３＞として出力する。
【００２０】
データ出力バッファ６は、データ読み出し時、信号ＲＤＥＴＧに応答して、活性化され、信号ＤＢ＜０＞をＤＱ０に出力する。データ入力バッファ７は、データ書き込み時、信号ＷＤＲＶＧに応答して活性化され、ＤＱ０から入力された書き込みデータを信号ＤＢ＜０＞として出力する。
【００２１】
イコライザ１２は、信号ＭＩＯ＜０：３＞にそれぞれ対応して設けられる４個のイコライザを総括的に表記したものである。イコライザ１２は、データ読み出し時またはデータ書き込み時以外のときに、信号ＭＩＯ＜０：３＞を伝達するデータ線対をそれぞれショートさせ、データ線対の電位を同電位にする機能を有する。また、イコライザ１２は、データ読み出し時またはデータ書き込み時は、信号ＥＱＣに応答して、信号ＭＩＯ＜０：３＞を伝達するデータ線対を互いに相補のデータを伝達するよう動作する。
【００２２】
イコライザ１４は、信号ＬＩＯ＜０：３＞にそれぞれ対応して設けられる４個のイコライザを総括的に表記したものである。イコライザ１４は、信号ＬＩＯ＜０：３＞を伝達するデータ線対に対して、イコライザ１２と同様な動作をするので詳細な説明は繰り返さない。
【００２３】
スイッチ１３は、４つのイコライザ１２および１４の間にそれぞれ４つ、並列に設けられる。スイッチ１３は、データ読み出し時またはデータ書き込み時に、スイッチ制御信号ＳＷＣに応答して、イコライザ１２とイコライザ１４とをそれぞれ電気的に結合する。
【００２４】
図７は、メモリセルアレイ１５において、行列配置された複数のメモリセルのうち、一例として４つのメモリセルを含む複数のメモリセルグループのうち、ロウアドレスＲＡ＜０＞〜＜９＞およびコラムアドレスＣＡ＜０＞〜＜７＞により選択される１つのメモリセルグループ１５０を示した図である。メモリセルアレイ１５内には、メモリセルグループ１５０と同様な構成のメモリセルグループが上下左右に複数個存在し、複数個の当該メモリセルグループは、信号ＬＩＯ＜０：４＞をそれぞれ伝達する複数のデータ線対を共有するように配置されている。メモリセルグループ１５０は、メモリセル１３０，１３１，１３２および１３３を含む。メモリセル１３０，１３１，１３２および１３３は、ＮチャネルＭＯＳトランジスタ１１１，１１５，１１９および１２３と、センスアンプ回路１１２，１１６，１２０および１２４と、ＮチャネルＭＯＳトランジスタ１１３，１１７，１２１および１２５と、コンデンサ１１４，１１８，１２２および１２６とをそれぞれ有する。
【００２５】
コンデンサ１１４と、ＮチャネルＭＯＳトランジスタ１１３と、センスアンプ回路１１２と、ＮチャネルＭＯＳトランジスタ１１１とは、セルプレート電圧ＶＣＰと信号ＬＩＯ＜０＞を伝達するデータ線対との間に直列に接続される。ＮチャネルＭＯＳトランジスタ１１３および１１１のゲートは、ワード線ＷＬおよびビット線ＣＳＬにそれぞれ接続される。
【００２６】
コンデンサ１１８と、ＮチャネルＭＯＳトランジスタ１１７と、センスアンプ回路１１６と、ＮチャネルＭＯＳトランジスタ１１５とは、セルプレート電圧ＶＣＰと信号ＬＩＯ＜１＞を伝達するデータ線対との間に直列に接続される。ＮチャネルＭＯＳトランジスタ１１７および１１５のゲートは、ワード線ＷＬおよびビット線ＣＳＬにそれぞれ接続される。
【００２７】
コンデンサ１２２と、ＮチャネルＭＯＳトランジスタ１２１と、センスアンプ回路１２０と、ＮチャネルＭＯＳトランジスタ１１９とは、セルプレート電圧ＶＣＰと信号ＬＩＯ＜２＞を伝達するデータ線対との間に直列に接続される。ＮチャネルＭＯＳトランジスタ１２１および１１９のゲートは、ワード線ＷＬおよびビット線ＣＳＬにそれぞれ接続される。
【００２８】
コンデンサ１２６と、ＮチャネルＭＯＳトランジスタ１２５と、センスアンプ１２４と、ＮチャネルＭＯＳトランジスタ１２３とは、セルプレート電圧ＶＣＰと信号ＬＩＯ＜３＞を伝達するデータ線対との間に直列に接続される。ＮチャネルＭＯＳトランジスタ１２５および１２３のゲートは、ワード線ＷＬおよびビット線ＣＳＬにそれぞれ接続される。
【００２９】
図８は、図６の半導体記憶装置２０２において、アンプ９と、アンプ１０と、ドライバ１１と、イコライザ１２と、スイッチ１３と、イコライザ１４との接続関係を詳細に示した図である。
【００３０】
信号ＰＤ＜０：３＞を伝達するデータ線対と信号ＬＩＯ＜０：３＞を伝達するデータ線対との間には、アンプ９ａ，９ｂ，９ｃおよび９ｄと、イコライザ１２ａ，１２ｂ，１２ｃおよび１２ｄと、スイッチ１３ａ，１３ｂ，１３ｃおよび１３ｄと、イコライザ１４ａ，１４ｂ，１４ｃおよび１４ｄとがそれぞれ直列に接続される。
【００３１】
信号ＤＢ＜０＞を伝達するデータ線対には、アンプ１０ａ，１０ｂ，１０ｃおよび１０ｄが各々接続される。アンプ１０ａ，１０ｂ，１０ｃおよび１０ｄとイコライザ１２ａ，１２ｂ，１２ｃおよび１２ｄとの間には、ドライバ１１ａ，１１ｂ，１１ｃおよび１１ｄがそれぞれ設けられる。
【００３２】
アンプ９ａ，９ｂ，９ｃおよび９ｄと、アンプ１０ａ，１０ｂ，１０ｃおよび１０ｄと、ドライバ１１ａ，１１ｂ，１１ｃおよび１１ｄと、イコライザ１２ａ，１２ｂ，１２ｃおよび１２ｄと、スイッチ１３ａ，１３ｂ，１３ｃおよび１３ｄと、イコライザ１４ａ，１４ｂ，１４ｃおよび１４ｄとはそれぞれ、アンプ９と、アンプ１０と、ドライバ１１と、イコライザ１２と、スイッチ１３と、イコライザ１４と同様な機能を有するので詳細な説明は繰り返さない。
【００３３】
図９は、バッファ８の内部構成を示した図である。
バッファ８は、ＰチャネルＭＯＳトランジスタ５９と、ＮチャネルＭＯＳトランジスタ５５，５６，５７，５８および６０と、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタ５０およびＮチャネルＭＯＳトランジスタ５１と、ＰチャネルＭＯＳトランジスタ７９と、ＮチャネルＭＯＳトランジスタ７５，７６，７７，７８および８０と、電源電圧Ｖｃｃと接地電圧ＧＮＤとの間に直列に接続されたＰチャネルＭＯＳトランジスタ７０およびＮチャネルＭＯＳトランジスタ７１と、ノードＮ２の電圧レベルを反転してＮチャネルＭＯＳトランジスタ５１のゲートに出力する反転回路５２と、ノードＮ１の電圧レベルを反転してＮチャネルＭＯＳトランジスタ７１のゲートに出力する反転回路７２とを含む。
【００３４】
ＰチャネルＭＯＳトランジスタ５９は、電源電圧ＶｃｃとノードＮ１との間に設けられる。ＮチャネルＭＯＳトランジスタ５５，５６，５７および５８は、ノードＮ１とノードＮ３との間にそれぞれ並列に接続される。ＮチャネルＭＯＳトランジスタ６０は、ノードＮ３と接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタ６０のゲートには、電源電圧Ｖｃｃが供給される。ＰチャネルＭＯＳトランジスタ５０のゲートには、ノードＮ１が接続される。ＮチャネルＭＯＳトランジスタ５８，５７，５６および５５のゲートには、信号ＰＤ＜０：３＞がそれぞれ入力される。
【００３５】
ＰチャネルＭＯＳトランジスタ７９は、電源電圧ＶｃｃとノードＮ２との間に設けられる。ＮチャネルＭＯＳトランジスタ７５，７６，７７および７８は、ノードＮ２とノードＮ４との間にそれぞれ並列に接続される。ＮチャネルＭＯＳトランジスタ８０は、ノードＮ４と接地電圧ＧＮＤとの間に設けられる。ＮチャネルＭＯＳトランジスタ８０のゲートには、電源電圧Ｖｃｃが供給される。ＰチャネルＭＯＳトランジスタ７０のゲートには、ノードＮ２が接続される。ＮチャネルＭＯＳトランジスタ７８，７７，７６および７５のゲートには、信号ＰＤ＜０：３＞の相補な信号である信号ＺＰＤ＜０：３＞がそれぞれ入力される。
【００３６】
次に、図６，７，８および９を用いて、データ読み出し時およびデータ書き込み時の半導体記憶装置２０２の動作の一例を説明する。
【００３７】
まず、モード＃１における、データ読み出し時の半導体記憶装置２０２の動作を説明する。一例として、メモリセル１３０内のコンデンサ１１４に記憶されているＨレベルのデータを読み出すとする。
【００３８】
デコーダ回路１は、信号ＣＡ８およびＣＡ９に関わらず、信号ＡＹＥＭ＜１：３＞をＬレベルに設定し、信号ＡＹＥＭ＜０＞のみをＨレベルに設定する。ブロック制御回路３は、バンク選択信号ＹＢＡが入力されると活性化され、信号ＢＳ＜１：３＞をＬレベルに設定し、信号ＡＹＥＭ＜０＞に対応する信号ＢＳ＜０＞のみをＨレベルに設定する。ＡＮＤ回路４は、データ読み出し時に入力される信号ＰＡに応答して、信号ＰＡＥ＜１：３＞をＬレベルに設定し、信号ＢＳ＜０＞に対応する信号ＰＡＥ＜０＞のみをＨレベルに設定する。
【００３９】
次に、ワード線ＷＬおよびビット線ＣＳＬが選択され、メモリセル１３０，１３１，１３２および１３３内のコンデンサ１１４，１１８，１２２および１２６の保持データが信号ＬＩＯ＜０：３＞として、それぞれ出力される。
【００４０】
信号ＬＩＯ＜０：３＞は、イコライザ１４ａ，１４ｂ，１４ｃおよび１４ｄと、イコライザ１２ａ，１２ｂ，１２ｃおよび１２ｄを経由して、アンプ９ａ，９ｂ，９ｃおよび９ｄに入力される。
【００４１】
アンプ９ａ，９ｂ，９ｃおよび９ｄのうち、Ｈレベルの信号ＰＡＥ＜０＞に応答して、アンプ９ａのみが活性化される。すなわち、アンプ９ａ，９ｂ，９ｃおよび９ｄのうちの１つを活性化制御することにより、４つのメモリセルのうちの１つのデータを読み出すことができる。そのため、イコライザ１２ａからの出力信号ＭＩＯ＜０＞は、アンプ９ａにより増幅され、信号ＰＤ＜０＞がＨレベルに設定される。そして、バッファ８内のＮチャネルＭＯＳトランジスタ５８はオンし、ノードＮ１はＬレベルとなる。その結果、出力ＤＢ＜０＞はＨレベルとなる。
【００４２】
一方、信号ＺＰＤ＜０＞は、信号ＰＤ＜０＞の相補な信号なのでＬレベルに設定される。したがって、ＰチャネルＭＯＳトランジスタ７０はオフのままである。また、データ読み出し時、ＰチャネルＭＯＳトランジスタ７９はオンするので、ノードＮ２はＨレベルに設定される。また、ノードＮ１はＬレベルであるので、反転回路７２によりＮチャネルＭＯＳトランジスタ７１がオンされ、信号ＺＤＢ＜０＞はＬレベルに設定される。そして、バッファ８の出力信号ＤＢ＜０＞は、データ出力バッファ６を経由してＤＱ０に出力される。
【００４３】
次に、モード＃２およびモード＃３における、データ読み出し時の半導体記憶装置２０２の動作を説明する。モード＃２の場合は、メモリセル１３０および１３２内のコンデンサの保持データを読み出す。デコード回路１は、信号ＣＡ９に関わらず、信号ＣＡ８のＨ、Ｌレベルにより、信号ＡＹＥＭ＜１：３＞をＬレベルに設定し、信号ＡＹＥＭ＜０＞のみをＨレベルに設定する。そのため、モード＃１と同様な動作を行ない、アンプ９ａのみが活性化され、２つのメモリセル内の１つのデータが選択され、メモリセルのデータが読み出される。モード＃３の場合は、メモリセル１３０，１３１，１３２および１３３内のコンデンサの保持データを読み出す。デコード回路１は、信号ＣＡ８およびＣＡ９のＨ、Ｌレベルの組み合わせにより、信号ＡＹＥＭ＜０：３＞の１つのみをＨレベルに設定する。その結果、モード＃１と同様な動作によって、４つのうちの１つのメモリセルが選択されデータが読み出される。
【００４４】
次に、モード＃１における、データ書き込み時の半導体記憶装置２０２の動作を説明する。一例として、Ｈレベルのデータをメモリセル１３０内のコンデンサ１１４に記憶させるとする。
【００４５】
デコーダ回路１は、信号ＣＡ８およびＣＡ９に関わらず、信号ＡＹＥＭ＜１：３＞をＬレベルに設定し、信号ＡＹＥＭ＜０＞のみをＨレベルに設定する。ブロック制御回路３は、バンク選択信号ＹＢＡが入力されると活性化され、信号ＢＳ＜１：３＞をＬレベルに設定し、信号ＡＹＥＭ＜０＞に対応する信号ＢＳ＜０＞のみをＨレベルに設定する。ＡＮＤ回路５は、データ書き込み時に入力される信号ＷＤＥＭに応答して、信号ＺＷＤＥ＜１：３＞をＬレベルに設定し、信号ＢＳ＜０＞に対応する信号ＰＡＥ＜０＞のみをＨレベルに設定する。
【００４６】
ＤＱ０から入力されたＨレベルのデータは、データ入力バッファ６を経由して、信号ＤＢ＜０＞としてアンプ１０ａ，１０ｂ，１０ｃおよび１０ｄのすべてに入力される。
【００４７】
Ｈレベルの信号ＺＷＤＥ＜０＞に応答して、アンプ１０ａ，１０ｂ，１０ｃおよび１０ｄのうち、アンプ１０ａのみが活性化される。すなわち、１０ａ，１０ｂ，１０ｃおよび１０ｄのうちの１つを活性化制御することにより、４つのメモリセルのうちの１つにデータを書き込むことができる。したがって、信号ＤＢ＜０＞は、アンプ１０ａで増幅され、ドライバ１１ａ，イコライザ１２ａ，イコライザ１４ａを経由して、信号ＬＩＯ＜０＞はＨレベルに設定される。
【００４８】
次に、ワード線ＷＬおよびビット線ＣＳＬが選択され、信号ＬＩＯ＜０＞に接続されている、メモリセル１３０内のコンデンサ１１４が充電され、Ｈレベルのデータが記憶されたことになる。
【００４９】
次に、モード＃２およびモード＃３における、データ書き込みの半導体記憶装置２０２の動作を説明する。モード＃２の場合は、メモリセル１３０および１３２内のコンデンサにデータを書き込む。デコード回路１は、信号ＣＡ９に関わらず、信号ＣＡ８のＨ、Ｌレベルにより、信号ＡＹＥＭ＜１：３＞をＬレベルに設定し、信号ＡＹＥＭ＜０＞のみをＨレベルに設定する。そのため、モード＃１と同様な動作を行ない、アンプ１０ａのみが活性化され、２つのメモリセル内の１つのメモリセルが選択され、メモリセルにデータが書き込まれる。モード＃３の場合は、メモリセル１３０，１３１，１３２および１３３内のコンデンサにデータを書きこむ。デコード回路１は、信号ＣＡ８およびＣＡ９のＨ、Ｌレベルの組み合わせにより、信号ＡＹＥＭ＜０：３＞の１つのみをＨレベルに設定する。その結果、モード＃１と同様な動作によって、４つのうちの１つのメモリセルが選択されデータが書き込まれる。
【００５０】
【発明が解決しようとする課題】
パーシャルメモリである従来の半導体記憶装置２０２においては、モード＃３の時は、各グループにおいて、４つのメモリセル、すなわち、全メモリセルを使用して、データ記憶を実行しているが、モード＃１またはＢの時は、一部のメモリセルしかデータ記憶に用いられておらず、残りのメモリセルが使用されていなかった。
【００５１】
この発明は、この様な問題点を解決するためになされたものであって、この発明の目的は、いわゆる、パーシャルメモリで構成された半導体記憶装置において、当該動作モードにおけるデータ記憶の信頼性向上を図ることである。
【００５２】
【課題を解決するための手段】
請求項１に記載の半導体記憶装置は、第１および第２のアドレスを含むアドレス信号によってアドレス選択を実行する半導体記憶装置であって、Ｌ個（Ｌ：２以上の自然数）ずつの複数のグループに分割された複数のメモリセルを備え、複数のグループは、第１のアドレスに応じて１つが選択され、複数のグループの各々において、Ｌ個のメモリセルは、第２のアドレスに応じて１つが選択可能であり、第１のアドレスによって選択されたグループに属するＬ個のメモリセルに対し、データ読み出しを制御するデータ読み出し回路と、第１のアドレスによって選択されたグループに属するＬ個のメモリセルに対し、データ書き込みを制御するデータ書き込み回路と、複数のグループの各々がＬビット未満のデータを記憶する動作モードにおいて、選択されたグループに属する前記Ｌ個のメモリセルのうちの複数のメモリセルが同一の書き込みデータを同時に書き込まれ、かつ、並列にデータ読み出しの対象とされるようにデータ読み出し回路およびデータ書き込み回路の動作を制御するモード切替回路とをさらに備える。
【００５３】
請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、選択されたグループに属するＬ個のメモリセルとの間でデータを授受するＬ本のデータ線をさらに備え、データ読み出し回路およびデータ書き込み回路は、複数のグループにそれぞれ対応して複数個設けられ、データ読み出し回路は、Ｌ本のデータ線に読み出されたデータをそれぞれ増幅するＬ個の読み出しユニットと、Ｌ個の読み出しユニットから入力された１つ以上のデータを１つのデータとして出力するデータ出力回路とを含み、データ書き込み回路は、Ｌ本のデータ線にそれぞれ書き込みデータを伝達するＬ個の書き込みユニットを含み、モード切替回路は、動作モードを示す情報と第２のアドレスとに応じて、データ読み出し時およびデータ書き込み時のそれぞれにおいて、Ｌ個の読み出しユニットおよびＬ個の書き込みユニットの活性化をそれぞれ制御する。
【００５４】
請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、複数のグループの各々は、動作モードに対応して可変に設定可能なＭ（Ｍ：Ｌの約数である自然数）ビットのデータを記憶する。
【００５５】
請求項４に記載の半導体記憶装置は、請求項３に記載の半導体記憶装置において、モード切替回路は、各動作モードにおいて、データ読み出し時およびデータ書き込み時のそれぞれにおいて、（Ｌ／Ｍ）個の読み出しユニットおよび（Ｌ／Ｍ）個の書き込みユニットを並列に活性化させる。
【００５６】
請求項５に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、データ読み出し時に、選択されたグループからの読み出しデータを伝達する第１および第２の読み出しデータ線をさらに備え、データ出力回路は、Ｌ個の読み出しユニットからの出力データに応じて、第１の読み出しデータ線の電圧を駆動する第１の駆動ユニットと、反転された出力データに応じて、第２の読み出しデータ線の電圧を駆動する第２の駆動ユニットと、第１および第２の読み出しデータ線の電圧に基づいて、第１および第２の読み出しデータ線を互いに相補な電圧レベルへ設定するデータ線電圧制御部とを含む。
【００５７】
請求項６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、データ読み出し時に、選択されたグループからの読み出しデータを伝達する互いに相補な第１および第２の読み出しデータ線をさらに備え、データ出力回路は、Ｌ個の読み出しユニットからの出力データの多数決処理に応じて、第１の読み出しデータ線の電圧を駆動する第１の駆動ユニットと、反転された出力データの多数決処理に応じて、第２の読み出しデータ線の電圧を駆動する第２の駆動ユニットとを含む。
【００５８】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照しながら説明する。なお、図中同一符号は同一または相当部分を示す。
【００５９】
［実施の形態１］
図１は、本発明の実施の形態１に従う半導体記憶装置２０１の構成図である。
【００６０】
図１を参照して、実施の形態１に従う半導体記憶装置２０１は、図６に示した従来の半導体記憶装置２０２と比較して、デコーダ回路１とブロック制御回路３との間にモード切替回路２をさらに備える点と、ブロック制御回路３に、モード切替回路２からの出力信号であるＡＹＥＭ’＜０：３＞が入力されている点とが異なる。半導体記憶装置２０１は、半導体記憶装置２０２で使用されているメモリセルアレイ１５（図７参照）を同様に使用している。メモリセルアレイ１５は、Ｌ（Ｌ：２以上の自然数）個ずつの複数のグループに分割された複数のメモリセルを備える。また、半導体記憶装置２０２内のＡＮＤ回路４およびＡＮＤ回路５は、読み出しユニットとして動作するアンプ９ａ，９ｂ，９ｃおよび９ｄのうちの（Ｌ／Ｍ）個と、書き込みユニットとして動作するアンプ１０ａ，１０ｂ，１０ｃ，および１０ｄのうちの（Ｌ／Ｍ）個とをそれぞれ活性化させる機能を有する。それ以外の構成は、図６に示した半導体記憶装置２０２と同じであるので詳細な説明は繰り返さない。
【００６１】
図２は、モード切替回路２の内部の詳細な構成図である。
モード切替回路２は、ＮＯＲ回路２１と、ＡＮＤ回路２２および２３と、ＮＡＮＤ回路３０，３１，３２および３３と、ＯＲ回路２７，２８および２９と、反転回路２４，２５，３４，３５，３６および３７と、スイッチ２６，３８，３９および４０とを含む。反転回路３４，３５，３６および３７は、データの読み出しまたは書き込み時のタイミングを合わせるバッファとしての機能を有する。
【００６２】
モード＃１のとき、モード切替回路２は、信号ｍｓ０およびｍｓ１のＨ，Ｌレベルの組み合わせにより、従来使用されていなかった３つのメモリセルも使用し、４つのメモリセル１３０，１３１，１３２および１３３すべてに対し、同一のデータを読み出しまたは書き込みするように入力信号ＡＹＥＭ＜０：３＞をＡＹＥＭ’＜０：３＞として出力する。
【００６３】
モード＃２のとき、モード切替回路２は、信号ｍｓ０およびｍｓ１のＨ，Ｌレベルの組み合わせにより、従来使用されていなかった２つのメモリセルも使用し、４つのメモリセル１３０，１３１，１３２および１３３のうちの２つのメモリセルの組み合わせに対し、同一のデータをそれぞれ読み出しまたは書き込みするように入力信号ＡＹＥＭ＜０：３＞をＡＹＥＭ’＜０：３＞として出力する。
【００６４】
モード＃３のとき、モード切替回路２は、信号ｍｓ０およびｍｓ１のＨ，Ｌレベルの組み合わせにより、４つのメモリセル１３０，１３１，１３２および１３３すべてに対し、それぞれ別々のデータを従来のモードと同様それぞれ読み出しまたは書き込みするように入力信号ＡＹＥＭ＜０：３＞をＡＹＥＭ’＜０：３＞として出力する。
【００６５】
すなわち、信号ｍｓ０およびｍｓ１は、モード＃１，モード＃２またはモード＃３において、読み出しまたは書き込みするメモリセルの数を切替える信号である。以上により、半導体記憶装置２０１は、動作モードに対応して、可変に設定可能なＭビットのデータを記憶することができる。
【００６６】
ＮＯＲ回路２１は、モード＃１の時、Ｌレベルの信号ｍｓ０およびｍｓ１が入力され、出力をＨレベルに設定する。信号ＡＹＥＭ＜０：３＞が入力されるＯＲ回路２７は４つある。ＯＲ回路２７は、信号ＡＹＥＭ＜０：３＞のうちの少なくとも１つがＨレベルであれば出力をＨレベルに設定する。ＮＡＮＤ回路３０と反転回路３４は、４つあるＯＲ回路２７にそれぞれ対応して設けられる４つのＮＡＮＤ回路および反転回路を総括的に表記したものである。ＮＡＮＤ回路３０は、ＮＯＲ回路２１およびＯＲ回路２７の出力がＨレベルであれば、出力をＬレベルに設定する。
【００６７】
反転回路３４は、ＮＡＮＤ回路３０の出力レベルを反転させて出力する。スイッチ３８は、ＮＯＲ回路２１の出力がＨレベルになると、４つある反転回路３４からの入力信号を信号ＡＹＥＭ’＜０：３＞として出力する。したがって、ＮＯＲ回路２１の出力がＨレベルになり、信号ＣＡ８およびＣＡ９に関わらず、信号ＡＹＥＭ＜０：３＞のうち１つがＨレベルになると、信号ＡＹＥＭ’＜０：３＞が全てＨレベルとなる。
【００６８】
ＡＮＤ回路２２は、モード＃２の時、Ｈレベルの信号ｍｓ０とＬレベルの信号ｍｓ１を反転させる反転回路２４を介して入力される信号とが入力され、出力をＨレベルに設定する。スイッチ２６は、通常ＡＮＤ回路２２の出力をＮＡＮＤ回路３１および３２に出力するようになっているが、データの誤読み出しが生じるような場合には、ＡＮＤ回路２２の出力をＮＡＮＤ回路２３に出力するように切替えることができる。
【００６９】
信号ＡＹＥＭ＜０：１＞および信号ＡＹＥＭ＜２：３＞がそれぞれ入力されるＯＲ回路２８および２９は、信号ＡＹＥＭ＜０：１＞および信号ＡＹＥＭ＜２：３＞にそれぞれ対応する２つのＯＲ回路を総括的に表記したものである。ＮＡＮＤ回路３１および３２と、反転回路３５および３６とは、それぞれ２つあるＯＲ回路２８および２９にそれぞれ対応する２つのＮＡＮＤ回路および反転回路を総括的に表記したものである。ＯＲ回路２８は、信号ＡＹＥＭ＜０：１＞のうちの１つがＨレベルであれば出力をＨレベルに設定する。ＯＲ回路２９は、信号ＡＹＥＭ＜２：３＞のうちの１つがＨレベルであれば出力をＨレベルに設定する。ＮＡＮＤ回路３１は、スイッチ２６およびＯＲ回路２８の出力がＨレベルであれば、出力をＬレベルに設定する。ＮＡＮＤ回路３２は、スイッチ２６およびＯＲ回路２９の出力がＨレベルであれば、出力をＬレベルに設定する。反転回路３５および３６は、ＮＡＮＤ回路３１および３２の出力レベルを反転させて出力する。
【００７０】
スイッチ３９は、ＡＮＤ回路２２の出力がＨレベルになると、２つある反転回路３５および２つある反転回路３６からの入力信号をそれぞれ信号ＡＹＥＭ’＜０：１＞および信号ＡＹＥＭ’＜２：３＞として出力する。したがって、ＡＮＤ回路２２の出力がＨレベルになり、信号ＣＡ９に関わらず、信号ＣＡ８のＨ，Ｌレベルにより、信号ＡＹＥＭ＜０：１＞のうち１つでもＨレベルになると、信号ＡＹＥＭ’＜０：１＞が全てＨレベルとなる。一方、信号ＡＹＥＭ’＜２：３＞は全てＬレベルである。
【００７１】
同様に、信号ＡＹＥＭ＜２：３＞のうち１つでもＨレベルになると、信号ＡＹＥＭ’＜２：３＞が全てＨレベルとなる。一方、信号ＡＹＥＭ’＜０：１＞は全てＬレベルである。
【００７２】
ＡＮＤ回路２３は、モード＃３の時、Ｌレベルの信号ｍｓ０を反転させる反転回路２５を介して入力される信号とＨレベルの信号ｍｓ１とが入力され、出力をＨレベルに設定する。ＮＡＮＤ回路３３と反転回路３７は、信号ＡＹＥＭ＜０：３＞にそれぞれ対応する２つのＮＡＮＤ回路および反転回路を総括的に表記したものである。ＮＡＮＤ回路３３は、ＡＮＤ回路２３またはスイッチ２６の出力がＨレベルであり、かつ信号ＡＹＥＭ＜０：３＞のうちの１つがＨレベルの時、Ｈレベルの信号ＡＹＥＭ＜０：３＞に対応するＮＡＮＤ回路３３は、出力をＬレベルに設定する。
【００７３】
反転回路３７は、ＮＡＮＤ回路３３の出力レベルを反転させて出力する。スイッチ３８は、ＡＮＤ回路２３またはスイッチ２６の出力がＨレベルになると、４つある反転回路３７からの入力信号を信号ＡＹＥＭ’＜０：３＞として出力する。したがって、この場合、モード切替回路２に入力された信号ＡＹＥＭ＜０：３＞は、そのまま信号ＡＹＥＭ’＜０：３＞として出力することになる。すなわち、従来と同様に、信号ＣＡ８およびＣＡ９により信号ＡＹＥＭ’＜０：３＞の１つがＨレベルとなる。
【００７４】
次に、図１、２、７および８を用いて、データ読み出し時およびデータ書き込み時の半導体記憶装置２０１の動作の一例を説明する。
【００７５】
まず、モード＃１におけるデータ読み出し時の半導体記憶装置２０１の動作を説明する。デコーダ回路１からの信号ＡＹＥＭ＜０：３＞の１つがＨレベルに設定されると、モード切替回路２により信号ＡＹＥＭ’＜０：３＞は全てＨレベルに設定される。ブロック制御回路１は、バンク選択信号ＹＢＡが入力されると活性化され、信号ＡＹＥＭ’＜０：３＞に対応する信号ＢＳ＜０：３＞をすべてＨレベルに設定する。ＡＮＤ回路４は、データ読み出し時に入力される信号ＰＡに応答して、信号ＢＳ＜０：３＞に対応する信号ＰＡＥ＜０：３＞をすべてＨレベルに設定する。
【００７６】
次に、ワード線ＷＬおよびビット線ＣＳＬが選択され、メモリセル１３０，１３１，１３２および１３３内のコンデンサ１１４，１１９，１２２および１２６の保持データが信号ＬＩＯ＜０：３＞として、それぞれ出力される。
【００７７】
信号ＬＩＯ＜０：３＞は、イコライザ１４ａ，１４ｂ，１４ｃおよび１４ｄと、イコライザ１２ａ，１２ｂ，１２ｃおよび１２ｄを経由して、アンプ９ａ，９ｂ，９ｃおよび９ｄに入力される。
【００７８】
Ｈレベルの信号ＰＡＥ＜０：３＞により、アンプ９ａ，９ｂ，９ｃおよび９ｄすべてが活性化される。すなわち、アンプ９ａ，９ｂ，９ｃおよび９ｄのうちの４つを同時に活性化制御することにより、４つのメモリセルのうちの４つのデータを読み出すことができる。そのため、イコライザ１２ａ，１２ｂ，１２ｃおよび１２ｄからの出力信号ＭＩＯ＜０：３＞は、アンプ９ａ，９ｂ，９ｃおよび９ｄにより増幅され、信号ＰＤ＜０：３＞がすべてＨレベルに設定される。そして、バッファ８内のＮチャネルＭＯＳトランジスタ５５，５６，５７および５８はオンし、ノードＮ１はＬレベルとなる。その結果、出力ＤＢ＜０＞はＨレベルとなる。
【００７９】
一方、信号ＺＰＤ＜０：３＞は、信号ＰＤ＜０：３＞の相補な信号なのですべてＬレベルに設定される。したがって、ＰチャネルＭＯＳトランジスタ７５，７６，７７および７８はすべてオフのままである。また、データ読み出し時、ＰチャネルＭＯＳトランジスタ７９はオンするので、ノードＮ２はＨレベルに設定される。また、ノードＮ１はＬレベルであるので、反転回路７２によりＮチャネルＭＯＳトランジスタ７１がオンされ、信号ＺＤＢ＜０＞はＬレベルに設定される。そして、信号ＤＢ＜０＞は、データ出力バッファ６を経由してＤＱ０に出力される。
【００８０】
以上により、半導体記憶装置２０２のモード＃１の読み出し動作においては、４つのメモリセル１３０，１３１，１３２および１３３のデータは、１度に読み出され、バッファ８ａを介して１つのデータとして出力される。
【００８１】
次に、モード＃１におけるデータ書き込み時の半導体記憶装置２０１の動作を説明する。デコーダ回路１からの信号ＡＹＥＭ＜０：３＞の１つがＨレベルに設定されると、モード切替回路２により信号ＡＹＥＭ’＜０：３＞は全てＨレベルに設定される。ブロック制御回路１は、信号ＡＹＥＭ’＜０：３＞に対応する信号ＢＳ＜０：３＞をすべてＨレベルに設定する。ＡＮＤ回路５は、データ書き込み時に入力される信号ＷＤＥＭに応答して、信号ＢＳ＜０：３＞に対応する信号ＺＷＤＥ＜０：３＞をすべてＨレベルに設定する。
【００８２】
ＤＱ０から入力されたＨレベルのデータは、データ入力バッファを７を経由して、信号ＤＢ＜０＞としてアンプ１０ａ，１０ｂ，１０ｃおよび１０ｄのすべてに入力される。
【００８３】
Ｈレベルの信号ＺＷＤＥ＜０：３＞により、アンプ１０ａ，１０ｂ，１０ｃおよび１０ｄの全てが活性化される。すなわち、アンプ１０ａ，１０ｂ，１０ｃおよび１０ｄのうちの４つを同時に活性化制御することにより、４つのメモリセルのうちの４つにデータを書き込むことができる。したがって、信号ＤＢ＜０＞は、アンプ１０ａ，１０ｂ，１０ｃおよび１０ｄで増幅され、ドライバ１１ａ，１１ｂ，１１ｃおよび１１ｄ、イコライザ１２ａ，１２ｂ，１２ｃおよび１２ｄ、イコライザ１４ａ，１４ｂ，１４ｃおよび１４ｄを経由して、信号ＬＩＯ＜０：３＞をすべてＨレベルに設定する。
【００８４】
次に、ワード線ＷＬおよびビット線ＣＳＬが選択され、Ｌ本のデータ線のうち、一例として４本のデータ線で伝達される信号ＬＩＯ＜０：３＞に対応する、メモリセル１３０，１３１，１３２および１３３内のコンデンサ１１４，１１８，１２２および１２６が充電される。その結果、４つのメモリセルすべてにＨレベルのデータが書き込まれたことになる。
【００８５】
以上により、半導体記憶装置２０２のモード＃１の書き込み動作においては、メモリセル１３０および１３１，１３２および１３３に同じデータが１度に書き込まれる。
【００８６】
次に、モード＃２におけるデータ読み出し時の半導体記憶装置２０１の動作を説明する。まず、モード切替回路２内のＡＮＤ回路２２の出力がＨレベルに設定される。信号ＡＹＥＭ＜０：１＞のいずれかがＨレベルであるとき、信号ＡＹＥＭ’＜０：１＞はＨレベルとなる。ブロック制御回路１は、信号ＡＹＥＭ’＜０：１＞に対応する信号ＢＳ＜０：１＞をＨレベルに設定する。ＡＮＤ回路４は、信号ＰＡに応答して、信号ＢＳ＜０：１＞に対応する信号ＰＡＥ＜０：１＞をＨレベルに設定する。
【００８７】
そして、アンプ９ａ，９ｂ，９ｃおよび９ｄのうち、Ｈレベルの信号ＰＡＥ＜０：１＞により、アンプ９ａおよび９ｂが活性化される。そのため、信号ＰＤ＜０：１＞がＨレベルに設定される。その結果、信号ＤＢ＜０＞はＨレベルとなる。信号ＺＤＢ＜０＞に関しては、モード＃１の時と同様な動作でＬレベルに設定されるので詳細な説明は繰り返さない。
【００８８】
そして、信号ＤＢ＜０＞は、データ出力バッファ６を経由してＤＱ０に出力される。
【００８９】
次に、モード切替回路２により、信号ＡＹＥＭ＜２：３＞のいずれかがＨレベルであるとき、信号ＡＹＥＭ’＜２：３＞はＨレベルとなる。ブロック制御回路１は、信号ＡＹＥＭ’＜２：３＞に対応する信号ＢＳ＜２：３＞をＨレベルに設定する。ＡＮＤ回路４は、信号ＰＡに応答して、信号ＢＳ＜２：３＞に対応する信号ＰＡＥ＜２：３＞をＨレベルに設定する。
【００９０】
そして、アンプ９ａ，９ｂ，９ｃおよび９ｄのうち、Ｈレベルの信号ＰＡＥ＜２：３＞により、アンプ９ａおよび９ｂが活性化される。そのため、信号ＰＤ＜２：３＞がＨレベルに設定される。その結果、信号ＤＢ＜０＞はＨレベルとなる。信号ＺＤＢ＜０＞に関しては、モード＃１の時と同様な動作でＬレベルに設定されるので詳細な説明は繰り返さない。そして、信号ＤＢ＜０＞は、データ出力バッファ６を経由してＤＱ０に出力される。
【００９１】
以上により、半導体記憶装置２０２のモード＃２の読み出し動作においては、４つのメモリセル１３０，１３１，１３２および１３３のデータは、２度に分けて２つのデータが別個に読み出され、バッファ８ａを介して１つのデータとして出力される。
【００９２】
次に、モード＃２におけるデータ書き込み時の半導体記憶装置２０１の動作を説明する。モード切替回路２により、信号ＡＹＥＭ＜０：１＞のうち１つがＨレベルに設定されると、信号ＡＹＥＭ’＜０：１＞はＨレベルに設定される。ブロック制御回路１は、信号ＡＹＥＭ’＜０：１＞に対応する信号ＢＳ＜０：１＞をＨレベルに設定する。ＡＮＤ回路５は、データ書き込み時に入力される信号ＷＤＥＭに応答して、信号ＢＳ＜０：１＞に対応する信号ＺＷＤＥ＜０：１＞をＨレベルに設定する。
【００９３】
ＤＱ０から入力されたＨレベルのデータは、データ入力バッファ７を経由して、信号ＤＢ＜０＞としてアンプ１０ａ，１０ｂ，１０ｃおよび１０ｄのすべてに入力される。
【００９４】
Ｈレベルの信号ＺＷＤＥ＜０：１＞により、アンプ１０ａおよび１０ｂが活性化される。したがって、信号ＤＢ＜０＞は、アンプ１０ａおよび１０ｂで増幅され、ドライバ１１ａおよび１１ｂ、イコライザ１２ａおよび１２ｂ、イコライザ１４ａおよび１４ｂを経由して、信号ＬＩＯ＜０：１＞をＨレベルに設定する。
【００９５】
次に、信号ＬＩＯ＜０：１＞に対応するメモリセル１３０および１３１内のコンデンサ１１４および１１８が充電される。その結果、４つのうち２つのメモリセルにＨレベルのデータが書き込まれたことになる。
【００９６】
次に、半導体記憶装置２０１において、４つのメモリセルのうちデータが書き込まれていないメモリセルにデータを書き込む動作を説明する。モード切替回路２により、信号ＡＹＥＭ＜２：３＞のうち１つがＨレベルに設定されると、信号ＡＹＥＭ’＜２：３＞はＨレベルに設定される。以後の動作は、メモリセル１３０および１３１にデータを書き込むのと同様なので詳細な説明は繰り返さない。
【００９７】
以上により、半導体記憶装置２０１のモード＃２の書き込み動作においては、４つのメモリセルのうち、メモリセル１３０および１３１とメモリセル１３２および１３３に対して、２度に分けて２つのデータが別個に書き込まれる。
【００９８】
モード＃３におけるデータ読み出し時および書き込み時の半導体記憶装置２０１の動作は、従来の半導体記憶装置２０２と同様なので詳細な説明は繰り返さない。
【００９９】
図３は、実施の形態１に従う半導体記憶装置２０１において、一度メモリセルにデータを書きこんだ後、リフレッシュ動作をせずにメモリセルのデータを連続して読み出したときのモード＃１，＃２および＃３の経過時間に対するデータの誤読み出しの個数（縦軸は対数）を示すグラフである。モード＃１は、４つのメモリセルに同じデータを記憶させ、１つのデータに対して、コンデンサのセル容量を実質４倍にしたモードである。モード＃２は、２つのメモリセル２組にそれぞれ同じデータを記憶させ、１つのデータに対して、コンデンサのセル容量を実質２倍にしたモードである。モード＃３は１つのメモリセルに対して、１つのデータを記憶させるモードである。
【０１００】
メモリセルにデータを書き込んでから１（ｓ）経過時のモード＃１と＃３とを比較すると、モード＃１がモード＃３よりも誤読み出しの個数が大幅に少ないことが分かる。
【０１０１】
また、モード＃２とモード＃３とを比較すると、モード＃３に対し、モード＃２のデータの誤読み出しの数が１０〜２０％程度しか改善されていないのが分かる。これは、バッファ８の構成が４つのデータを１つにしてデータを読み出す構成であるためである。すなわち、モード＃２では、バッファ８で２つのメモリセルのデータを同時に読み出すとき、１つのメモリセル内のコンデンサにおいて、当該コンデンサの電荷量が本来保持されるべき電荷量よりも少なくなっている現象（以下、本明細書において、データ破壊とも称する）が発生した場合、２つのデータが相補なデータとなってしまう。そのため、ノードＮ１とＮ２が共にＬレベルとなる。したがって、バッファ８の出力信号ＤＢ＜０＞はＬレベルとなり誤読み出しとなってしまうからである。
【０１０２】
以上説明したように、実施の形態１に従う半導体記憶装置２０１においては、４つのメモリセルに同じデータを書き込み、１つのデータに対するコンデンサのセル容量が実質４倍となるモード＃１では、データ誤読み出しの低減化を図れ、１つのデータに対する信頼性を向上させるという目的を十分に果たせたといえる。
【０１０３】
［実施の形態２］
図６の従来の半導体記憶装置２０２は、モード＃１，＃２および＃３のいずれのモードにおいても、１度に１つのメモリセルに対してしか、データの読み出しまたは書き込みができなかった。そのため、データ読み出し時、バッファ８において、ＮチャネルＭＯＳトランジスタ５５，５６，５７および５８のうちの１つと、ＮチャネルＭＯＳトランジスタ７５，７６，７７および７８のうちの１つしか、オンしないため、出力信号ＤＢ＜０＞およびＺＤＢ＜０＞は互いに相補のデータとなっていた。
【０１０４】
しかし、実施の形態１に従う半導体記憶装置２０１のように、１度に複数のメモリセルのデータを読み出しまたは書き込みできるような構成にすると、複数のメモリセルのデータ読み出し時に、１つでもメモリセルにデータ破壊が発生した場合、バッファ８において、データの誤読み出しを行なう可能性が生じる。
【０１０５】
具体的には、半導体記憶装置２０１において、モード＃１のデータ読み出し時、４つのメモリセルのうち１３１，１３２および１３３がＨレベルのデータを記憶しており、メモリセル１３０のみにデータ破壊が発生し、Ｌレベルのデータを記憶していたとする。そのため、バッファ８に入力される信号ＰＤ＜０：３＞のうち、信号ＰＤ＜０＞のみがＬレベルとなり、信号ＰＤ＜１：３＞はＨレベルとなる。このとき、ＮチャネルＭＯＳトランジスタ５８はオフのままで、ＮチャネルＭＯＳトランジスタ５５，５６および５７はオンとなる。
【０１０６】
一方、信号ＰＤ＜０：３＞の相補のデータである信号ＺＰＤ＜０：３＞は、ＮチャネルＭＯＳトランジスタ７８のみがオンし、ＮチャネルＭＯＳトランジスタ７５，７６および７７はオフのままである。
【０１０７】
したがって、読み出した４つのメモリセルすべてにおいてデータ破壊が発生しなければ、ノードＮ１はＬレベル、ノードＮ２はＨレベルになるはずが、十分に時間が経過すると、ノードＮ２もＬレベルになる可能性が生じる。ノードＮ２がＬレベルになると、バッファ８の出力信号ＤＢ＜０＞は、Ｌレベルとなり、データ誤読み出しとなる。
【０１０８】
このような問題を解決するために、半導体記憶装置２０１において、バッファ８に代えて、ノードＮ１とＮ２のレベルが常に相補になるような構成のバッファ８ａを使用する。
【０１０９】
図４を参照して、バッファ８ａは、バッファ８と比較して、電圧制御回路８４をさらに含む点が異なる。それ以外の構成は、図９のバッファ８と同じなので詳細な説明は繰り返さない。
【０１１０】
電圧制御回路８４は、モード＃１の時、信号ＰＤ＜０：３＞の１つが、メモリセルのデータ破壊により、レベルが違っても、ノードＮ１およびＮ２を常に相補のレベルに維持するような機能を有する。
【０１１１】
そのため、電圧制御回路８４は一例として以下のような構成とする。
電圧制御回路８４は、ノードＮ１に接続されたラッチ回路８２と、ノードＮ２に接続されたラッチ回路８３と、ラッチ回路８２と８３との間に設けられたＰチャネルＭＯＳトランジスタ８１とを有する。
【０１１２】
ラッチ回路８２は、ノードＮ１の電圧レベルを反転させた信号をＰチャネルＭＯＳトランジスタ８１に出力する反転回路５３と、ＰチャネルＭＯＳトランジスタ８１からの入力レベルを反転させた出力をノードＮ１に出力する反転回路５４とを有する。ラッチ回路８３は、ノードＮ２の電圧レベルを反転させた信号を出力する反転回路７３と、反転回路７３から出力される信号のレベルを反転させた信号をノードＮ２に出力する反転回路７４とを有する。
【０１１３】
ＰチャネルＭＯＳトランジスタ８１は、データ読み出し時、信号ＲＤＶによりラッチ回路８２とノードＮ２とを電気的に結合する。
【０１１４】
次に、バッファ８ａの動作を説明する。半導体記憶装置２０１において、モード＃１のデータ読み出し時、４つのメモリセルのうち１３１，１３２および１３３がＨレベルのデータを記憶しており、メモリセル１３０のみデータ破壊が発生し、Ｌレベルのデータを記憶していたとする。そのため、バッファ８ａに入力される信号ＰＤ＜０：３＞のうち、信号ＰＤ＜０＞のみがＬレベルとなり、信号ＰＤ＜１：３＞はＨレベルとなる。このとき、ＮチャネルＭＯＳトランジスタ５８はオフのままで、ＮチャネルＭＯＳトランジスタ５５，５６および５７はオンとなる。
【０１１５】
一方、信号ＰＤ＜０：３＞の相補のデータである信号ＺＰＤ＜０：３＞は、ＮチャネルＭＯＳトランジスタ７８のみがオンし、ＮチャネルＭＯＳトランジスタ７５，７６および７７はオフのままである。
【０１１６】
このとき、ノードＮ１およびＮ２は、時間が十分に経過すると、両方ともＬレベルになるが、ノードＮ１の方が、オンするＮチャネルＭＯＳトランジスタの数が多いので、ノードＮ２より速くＬレベルになる。
【０１１７】
ノードＮ１がＬレベルになると、反転回路５３の機能により、ノードＮ２はＨレベルを維持する。したがって、４つのメモリセルのうち１つのメモリセルにデータ破壊が発生したとしても、バッファ８ａは、正しいデータを出力できる。
【０１１８】
モード＃２のデータ読込み時においては、読み出しの対象となる複数のメモリセルのうちの１つのメモリセルにデータ破壊が発生したとする。この場合、２つのデータを同時に読み込むので２つのデータは相補となり、バッファ８ａは誤読み出しをしてしまう。
【０１１９】
モード＃３のデータ読込み時においては、読み出しの対象となる複数のメモリセルのうちの１つのメモリセルにデータ破壊が発生したとする。この場合も、バッファ８ａは誤読み出しをしてしまう。
【０１２０】
以上説明したように、実施の形態２に従うバッファ８ａの構成においては、半導体記憶装置２０１のモード＃１のみにおいて、４つのメモリセルを同時に読み出した際、１つのメモリセルにデータ破壊が発生したとしても、正常にデータを読み出すことができる。
【０１２１】
［実施の形態３］
図５は、バッファ８ａと同様な機能を有する本発明の実施の形態３に従うバッファ８ｂの構成図である。
【０１２２】
図５を参照して、実施の形態３に従うバッファ８ａは、ＮＡＮＤ回路９３，９４，９５，９６，９７，９８，９９，１００，１０１および１０２と、ＰチャネルＭＯＳトランジスタ９１および９２とを含む。
【０１２３】
ＮＡＮＤ回路９５，９６，９７および９８は、半導体記憶装置２０１のモード＃１において、４つのメモリセルの読み出し信号ＰＤ＜０：３＞のうちの互いに異なる３つの組み合わせの否定的論理積をそれぞれとる。ＮＡＮＤ回路９９，１００，１０１および１０２は、半導体記憶装置２０１のモード＃１において、４つのメモリセルの読み出し信号ＰＤ＜０：３＞の相補の信号ＺＰＤ＜０：３＞のうちの互いに異なる３つの組み合わせの否定的論理積をそれぞれとる。
【０１２４】
ＮＡＮＤ回路９３は、ＮＡＮＤ回路９５，９６，９７および９８の出力の否定的論理積をとる。ＮＡＮＤ回路９４は、ＮＡＮＤ回路９９，１００，１０１および１０２の出力の否定的論理積をとる。
【０１２５】
ＰチャネルＭＯＳトランジスタ９１および９２は、データ読み出し時に入力される信号ＲＤＶによりオンされ、ＮＡＮＤ回路９３および９４の出力を信号ＤＢ＜０＞およびＺＤＢ＜０＞としてそれぞれ出力する。
【０１２６】
次に、バッファ８ｂの動作を説明する。半導体記憶装置２０１において、モード＃１のデータ読み出し時、実施の形態２と同様に、４つのメモリセルのうち１つのメモリセルにデータ破壊が発生したとする。その結果、信号ＰＤ＜０＞がＬレベル、信号ＰＤ＜１：３＞がＨレベルであるとすると、信号ＺＰＤ＜０＞はＨレベル、信号ＺＰＤ＜１：３＞がＬレベルとなる。したがって、ＮＡＮＤ回路９５，９６，９７および９８の出力は、それぞれＨ、Ｈ、ＨおよびＬレベルとなる。ＮＡＮＤ回路９９，１００，１０１および１０２の出力は、それぞれＨ、Ｈ、ＨおよびＨレベルとなる。その結果、ＮＡＮＤ回路９３の出力であるバッファ８ｂの出力信号ＤＢ＜０＞はＨレベルとなる。また、ＮＡＮＤ回路９４の出力である、バッファ８ｂの出力信号ＺＤＢ＜０＞はＬレベルとなる。したがって、４つのメモリセルのうち１つのメモリセルにデータ破壊が発生したとしても、バッファ８ｂは、正しいデータを出力できる。
【０１２７】
一方、モード＃２のデータ読み出し時においては、信号ＰＤ＜０：３＞のうち、２つの信号が入力されない。信号が入力されない端子は、フローティング状態となる。また、モード＃３　のデータ読み出し時においては、信号ＰＤ＜０：３＞のうち、３つの信号が入力されない。信号が入力されない端子は、フローティング状態となる。そのため、バッファ８ｂは、モード＃２および＃３では使用できない。そのため、モード＃２および＃３ではバッファ８ｂの代りに、図４のバッファ８ａを用いる必要がある。
【０１２８】
したがって、半導体装置２０１において、バッファ８ｂは、モード＃１のときのみ使用可能であるので、モード＃２またはモード＃３のときは、信号ＰＤ＜０：３＞がバッファ８ａに入力されるよう、切替え可能な構成とすれば、すべてのモードに対応できる。
【０１２９】
以上説明したように、実施の形態３に従うバッファ８ｂの構成においては、半導体記憶装置２０１のモード＃１のみにおいて、４つのメモリセルを同時に読み出した際、１つのメモリセルにデータ破壊が発生したとしても、正常にデータを読み出すことができる。
【０１３０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１３１】
【発明の効果】
請求項１〜４に記載の半導体記憶装置は、Ｌ個のメモリセルのうちの複数のメモリセルに同一のデータを同時に書き込み、データが書き込まれたメモリセルから並列にデータを読み出すことにより、１つのメモリセルのデータに対するセル容量を増やすことができ、データ記憶の信頼性を向上させることができる。
【０１３２】
請求項５および６に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置の奏する効果に加えて、さらに、データ記憶の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置の構成図である。
【図２】本発明の半導体記憶装置内のモード切替回路の構成図である。
【図３】本発明の実施の形態１の半導体記憶装置のモードごとの経過時間に対するデータの誤読み出しの数を示す図である。
【図４】データ読み出し時に使用する、本発明の実施の形態２の半導体記憶装置内のバッファの構成図である。
【図５】データ読み出し時に使用する、本発明の実施の形態３の半導体記憶装置内のバッファの構成図である。
【図６】従来の半導体記憶装置の構成図である。
【図７】メモリセルアレイ内部の構成図である。
【図８】選択されたブロックに対する、読み出しまたは書き込みを行なうための回路図の構成図である。
【図９】データ読み出し時に使用する、バッファの構成図である。
【符号の説明】
１　デコーダ回路、２　モード切替回路、３　ブロック制御回路、４，５，２２，２３　ＡＮＤ回路、３０，３１，３２，３３，９３，９４，９５，９６，９７，９８，９９，１００，１０１，１０２　ＮＡＮＤ回路、２１　ＮＯＲ回路、２７，２８，２９　ＯＲ回路、６　データ出力バッファ、７　データ入力バッファ、８，８ａ，８ｂ　バッファ、９，９ａ，９ｂ，９ｃ，９ｄ，１０ａ，１０ｂ，１０ｃ，１０ｄ　アンプ、１１ａ，１１ｂ，１１ｃ，１１ｄ　ドライバ、１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１４，１４ａ，１４ｂ，１４ｃ，１４ｄ　イコライザ、１３，１３ａ，１３ｂ，１３ｃ，１３ｄ，２６，３８，３９，４０スイッチ、１５　メモリセルアレイ、１６　データ読み出し回路、１７　データ書き込み回路、５０，５９，７９，７０，８１，９１，９２　ＰチャネルＭＯＳトランジスタ、５１，５５〜５８，６０，７５〜７８，８０，１１１，１１３，１１５，１１７，１１９，１２１，１２３，１２５　ＮチャネルＭＯＳトランジスタ、２４，２５，３４，３５，３６，３７，５２，５３，５４，７２，７３，７４　反転回路、８２，８３　ラッチ回路、８４　電圧制御回路、１１２，１１６，１２０，１２４　センスアンプ回路、１１４，１１８，１２２，１２６　コンデンサ、１３０，１３１，１３２，１３３　メモリセル、１５０　メモリセルグループ、２０１，２０２　半導体記憶装置。

Claims (6)

1. 第１および第２のアドレスを含むアドレス信号によってアドレス選択を実行する半導体記憶装置であって、
   Ｌ個（Ｌ：２以上の自然数）ずつの複数のグループに分割された複数のメモリセルを備え、
   前記複数のグループは、前記第１のアドレスに応じて１つが選択され、
   前記複数のグループの各々において、Ｌ個のメモリセルは、前記第２のアドレスに応じて１つが選択可能であり、
   前記第１のアドレスによって選択されたグループに属する前記Ｌ個のメモリセルに対し、データ読み出しを制御するデータ読み出し回路と、
   前記第１のアドレスによって前記選択されたグループに属する前記Ｌ個のメモリセルに対し、データ書き込みを制御するデータ書き込み回路と、
   前記複数のグループの各々がＬビット未満のデータを記憶する動作モードにおいて、前記選択されたグループに属する前記Ｌ個のメモリセルのうちの複数のメモリセルに同一の書き込みデータが並列して書き込まれ、かつ、並列にデータ読み出しの対象とされるように前記データ読み出し回路および前記データ書き込み回路の動作を制御するモード切替回路とをさらに備える、半導体記憶装置。
2. 前記選択されたグループに属するＬ個のメモリセルとの間でデータを授受するＬ本のデータ線をさらに備え、
   前記データ読み出し回路および前記データ書き込み回路は、前記複数のグループにそれぞれ対応して複数個設けられ、
   前記データ読み出し回路は、
   前記Ｌ本のデータ線に読み出されたデータをそれぞれ増幅するＬ個の読み出しユニットと、
   前記Ｌ個の読み出しユニットから入力された１つ以上のデータを１つのデータとして出力するデータ出力回路とを含み、
   前記データ書き込み回路は、
   前記Ｌ本のデータ線にそれぞれ書き込みデータを伝達するＬ個の書き込みユニットを含み、
   前記モード切替回路は、前記動作モードを示す情報と前記第２のアドレスとに応じて、データ読み出し時およびデータ書き込み時のそれぞれにおいて、前記Ｌ個の読み出しユニットおよび前記Ｌ個の書き込みユニットの活性化をそれぞれ制御する、請求項１に記載の半導体記憶装置。
3. 前記複数のグループの各々は、前記動作モードに対応して可変に設定可能なＭ（Ｍ：Ｌの約数である自然数）ビットのデータを記憶する、請求項１に記載の半導体記憶装置。
4. 前記モード切替回路は、各前記動作モードにおいて、前記データ読み出し時およびデータ書き込み時のそれぞれにおいて、（Ｌ／Ｍ）個の前記読み出しユニットおよび（Ｌ／Ｍ）個の前記書き込みユニットを並列に活性化させる、請求項３に記載の半導体記憶装置。
5. 前記データ読み出し時に、前記選択されたグループからの読み出しデータを伝達する第１および第２の読み出しデータ線をさらに備え、
   前記データ出力回路は、
   前記Ｌ個の読み出しユニットからの出力データに応じて、前記第１の読み出しデータ線の電圧を駆動する第１の駆動ユニットと、
   反転された前記出力データに応じて、前記第２の読み出しデータ線の電圧を駆動する第２の駆動ユニットと、
   前記第１および第２の読み出しデータ線の電圧に基づいて、前記第１および第２の読み出しデータ線を互いに相補な電圧レベルへ設定するデータ線電圧制御部とを含む、請求項１に記載の半導体記憶装置。
6. 前記データ読み出し時に、前記選択されたグループからの読み出しデータを伝達する互いに相補な第１および第２の読み出しデータ線をさらに備え、
   前記データ出力回路は、
   前記Ｌ個の読み出しユニットからの出力データの多数決処理に応じて、前記第１の読み出しデータ線の電圧を駆動する第１の駆動ユニットと、
   反転された前記出力データの多数決処理に応じて、前記第２の読み出しデータ線の電圧を駆動する第２の駆動ユニットとを含む、請求項１に記載の半導体記憶装置。

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