JP2004078929A - プロセッサ・レベルにて性能を最適化するシステム、方法、装置 - Google Patents
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Abstract
【課題】 マルチプロセッサシステムにおいて、より最適なプロセッサ周波数管理システムを提供する。
【解決手段】 マルチプロセッサシステム内のプロセッサの周波数管理の一実施形態では、第1の性能レベルを要求する第1のプロセッサは、特定の周波数で動作して、このシャーシの熱・電力バジェットの一部を消費する。第2の性能レベルを要求する第2のプロセッサは、第2の特定の周波数で動作して、この熱・電力バジェットの一部を消費する。マルチプロセッサのコンピュータ・システム内の電力・熱総合バジェットは、異なる動作周波数のもとで維持される。
【選択図】図1
【解決手段】 マルチプロセッサシステム内のプロセッサの周波数管理の一実施形態では、第1の性能レベルを要求する第1のプロセッサは、特定の周波数で動作して、このシャーシの熱・電力バジェットの一部を消費する。第2の性能レベルを要求する第2のプロセッサは、第2の特定の周波数で動作して、この熱・電力バジェットの一部を消費する。マルチプロセッサのコンピュータ・システム内の電力・熱総合バジェットは、異なる動作周波数のもとで維持される。
【選択図】図1
Description
本発明は、マルチプロセッサシステムのプロセッサ管理に関する。
(関連出願)
本願は、Andrew H.BARR氏らによってなされた「性能要件に基づく、ブレード型アーキテクチャにおけるブレードの周波数管理のためのシステム、方法、装置」と称する米国特許出願第10/216,437号、Andrew H.BARR氏らによってなされた「キャパシティ・オン・デマンドを可能にするコンピュータシステムの周波数管理のためのシステムおよび方法」と称する米国特許出願第10/216,438号、Ricardo ESPINOZA−IBARRA氏らによってなされた「ブレード型システムにおいて、ロードにより周波数および性能を調整するシステムおよび方法」と称する米国特許出願第10/216,234号、Andrew H.BARR氏らによってなされた「性能要件に基づく、ブレード型アーキテクチャにおけるブレードの電圧管理」と称する米国特許出願第10/216,284号、Andrew H.BARR氏らによってなされた「プロセッサ・レベルでの性能最適化と共同する電圧調整」と称する米国特許出願第10/216,286号、Ricardo ESPINOZA−IBARRA氏らによってなされた「プロセッサまたはブレードの動作周波数を管理するシステムおよび方法」と称する米国特許出願第10/216,285号、Ricardo ESPINOZA−IBARRA氏らによってなされた「ブレード型システム内のブレードの動作周波数を管理するシステムおよび方法」と称する米国特許出願第10/216,229号、Andrew H.BARR氏らによってなされた「ローディングに基づく、ブレード型システム内のプロセッサの電圧管理」と称する米国特許出願第10/216,233号、Andrew H.BARR氏らによってなされた「性能と電力消費を最適化するプロセッサの電圧管理のためのシステムおよび方法」と称する米国特許出願第10/216,232号、および、Andrew H.BARR氏らによってなされた「メモリ・サブシステムの管理」と称する米国特許出願第10/216,435号に関係がある。以上の米国特許出願はすべて、2002年8月12に出願されたものである。
本願は、Andrew H.BARR氏らによってなされた「性能要件に基づく、ブレード型アーキテクチャにおけるブレードの周波数管理のためのシステム、方法、装置」と称する米国特許出願第10/216,437号、Andrew H.BARR氏らによってなされた「キャパシティ・オン・デマンドを可能にするコンピュータシステムの周波数管理のためのシステムおよび方法」と称する米国特許出願第10/216,438号、Ricardo ESPINOZA−IBARRA氏らによってなされた「ブレード型システムにおいて、ロードにより周波数および性能を調整するシステムおよび方法」と称する米国特許出願第10/216,234号、Andrew H.BARR氏らによってなされた「性能要件に基づく、ブレード型アーキテクチャにおけるブレードの電圧管理」と称する米国特許出願第10/216,284号、Andrew H.BARR氏らによってなされた「プロセッサ・レベルでの性能最適化と共同する電圧調整」と称する米国特許出願第10/216,286号、Ricardo ESPINOZA−IBARRA氏らによってなされた「プロセッサまたはブレードの動作周波数を管理するシステムおよび方法」と称する米国特許出願第10/216,285号、Ricardo ESPINOZA−IBARRA氏らによってなされた「ブレード型システム内のブレードの動作周波数を管理するシステムおよび方法」と称する米国特許出願第10/216,229号、Andrew H.BARR氏らによってなされた「ローディングに基づく、ブレード型システム内のプロセッサの電圧管理」と称する米国特許出願第10/216,233号、Andrew H.BARR氏らによってなされた「性能と電力消費を最適化するプロセッサの電圧管理のためのシステムおよび方法」と称する米国特許出願第10/216,232号、および、Andrew H.BARR氏らによってなされた「メモリ・サブシステムの管理」と称する米国特許出願第10/216,435号に関係がある。以上の米国特許出願はすべて、2002年8月12に出願されたものである。
マルチプロセッサ(MP)アーキテクチャでは、同一システム内に複数のプロセッサがある。特定の組の電力と熱の要件が、このシステムに対応付けられる。公知の電力制限戦略には、CPU機能ユニット、例えば、浮動小数点ユニットまたはオンダイ(on-die)・キャッシュを停止するか、あるいは、ハードディスク・ドライブにおいて、速度と引き換えに、電力消費を削減する方法がある。厳しい電力バジェットおよび熱の制限は、マルチプロセッサ・システム内のプロセッサが動作する最高周波数も制限する場合がある。したがって、これらのプロセッサの最適な性能およびキャパシティが制限される。具体的に言えば、これらの要件は、これらのプロセッサが消費できる電力量に制限を加える。
MPシステムは、多くの利点を提供するとはいえ、MPシステムを利用しているときに、いくつかの技術課題が発生する。これらの課題の中には、このシステムにおいて充分に熱を放散させるように、このシステムを設計し、動作させるという課題がある。放熱の課題に取り組むために、MPシステムは、基本的な電力・熱包絡線の範囲内に設計される。例えば、MPシステムをホストするシャーシに、プロセッサの冷却に利用できるエアフローが限られた量しかないとき(すなわち、このシステムが、限られた量の熱だけしか放散させることができないとき)には、このシャーシは、限られた量の電力消費、および、それに伴うプロセッサの制限された性能向けに設計される。
以前のソリューションには、シャーシの電力・熱冷却総合バジェットを満たすために、最適よりも低い性能レベルで、これらのプロセッサを動作させること、ファンおよび特別の制御回路を追加すること、このシステム内のI/Oカードまたは他の有用な機構の数を制限すること、および、このシステム内の他の機構に使える電力バジェットを削減することがあった。
本発明の目的は、マルチプロセッサシステムにおいて、より最適なプロセッサ周波数管理システムを提供することである。
マルチプロセッサ(MP)システム内のプロセッサの周波数管理の一実施形態では、第1の性能レベルを要求する第1のプロセッサは、特定の周波数で動作して、このシャーシの熱・電力バジェットの一部を消費する。第2の性能レベルを要求する第2のプロセッサは、第2の特定の周波数で動作して、この熱・電力バジェットの一部を消費する。マルチプロセッサのコンピュータ・システム内の電力・熱総合バジェットは、異なる動作周波数のもとで維持される。
マルチプロセッサ・システム内のプロセッサの周波数管理の別の実施形態では、第1の性能レベルを要求するマスタ・プロセッサは、特定の周波数で動作して、この熱・電力バジェットの一部を消費する。第2の性能レベルを要求するスレーブ・プロセッサは、第2の特定の周波数で動作して、この熱・電力バジェットの一部を消費する。さらに、管理手段を用いて、マスタ・プロセッサおよび/またはスレーブ・プロセッサの周波数レベルを維持する。
次に、同じ要素に同じ番号を付した以下の図を参照して、マルチプロセッサ(MP)システム内のプロセッサの周波数管理の好ましい実施形態を詳しく説明する。添付図面のうちの図1を参照すると、ブレード型アーキテクチャ・システムの基本モジュラー構成要素の一実施形態を描いたブロック図(全体が参照数字100で示される)が図1に示されている。ブレード型アーキテクチャは、この開示が有益となりうる多くの異なるタイプのコンピュータ・アーキテクチャの一例である。本明細書に述べられる新技術は、様々なMPサーバーまたはMPコンピュータに適用できることが理解されよう。
管理ブレード110は、このシャーシの機能を監視して、インストールされたあらゆるサーバーのコンソールとの単一インターフェースを提供する。図1に示されるように、サーバー・ブレード120は、管理ブレード110と通信している。次に、サーバー・ブレード120が、特定の機能を果たす他のブレードと通信している。例えば、図1に見られるように、サーバー・ブレード120は、ファイバ・チャネル・ブレード130およびネットワーク・ブレード140と通信している。ブレード型アーキテクチャ・システム内の様々なブレードは、プロセッサ・ブレード、サーバー・ブレード、ネットワーク・ブレード、ストレージ・ブレード、またはストレージ相互接続ブレードなどである場合もあると理解されよう。
プロセッサ・レベルでの性能最適化は、マルチプロセッサ(MP)装置内の個々のプロセッサを、それらの特定の性能レベルおよびニーズにより設定できるようにすることで、リソースのインテリジェント利用を可能にする。性能を上げたり、または下げたりするためのプロセッサの要件を利用して、それぞれのプロセッサに、高くした周波数または低くした周波数で動作させ、したがって、それぞれのプロセッサは、シャーシの熱・電力バジェットのうち、消費する量が多くなるか、または少なくなる。
さらに低い性能レベルを要求するバックグラウント・プロセスを実行するプロセッサ、例えば、スレーブ・プロセッサは、さらに低い周波数で動作し、したがって、シャーシの熱・電力バジェットのうち、消費する量が少なくなる。さらに高い性能レベルを要求するプロセスを実行するプロセッサは、さらに高い周波数で動作し、したがって、シャーシの熱・電力バジェットのうち、消費する量が多くなる。いずれのシナリオにおいても、システムの熱・電力総合要件は、やはり、さらに最適な総合プロセッサ性能を用いて満たされる。PAアーキテクチャでは、そのプロセッサ・コア周波数は、バス動作周波数と非同期である。したがって、プロセッサ・コア周波数に変更を加えることができ、しかも、その影響はほとんどない。当業者であれば、このような原理は、DEC Alpha、MIPS、PowerPC、SPARC、IA−32、IA−64のアーキテクチャ、および他のMPアーキテクチャからの他のプロセッサにも応用できることがすぐ理解されよう。
図2〜図7は、MPシステム内のプロセッサの周波数管理のための様々な方法を示している。いくつかのアーキテクチャでは、CPUのプロセッサ・コア周波数は、バス動作周波数と非同期であり、それゆえ、システムバス周波数とは無関係に、プロセッサ・コア周波数に変更を加えることができる。現在、ヒューレット・パッカード社は、PA−RISCシステムのプロセッサ・クロックを発生させる周波数シンセサイザとして、SPHYR−T ASICを使用している。しかしながら、当業者であれば、他の周波数シンセサイザも利用できることがすぐ理解されよう。プロセッサ・アーキテクチャの他の実施形態、例えばIA−32やIA−64では、CPUのプロセッサ・コア周波数は、必ずしも、バス動作周波数と非同期であるとは限らない。IAのプロセッサでは、プロセッサ・コア周波数は、バス動作周波数の設定可能な倍数で動作する。このクロック・チップの出力を変更し、したがって、それに応じてプロセッサ周波数をセットすれば、個々のプロセッサの動作周波数の管理を、双方のアーキテクチャに適用することができる。
一般に、プロセッサのクロックを発生させるのに用いられる周波数シンセサイザ・チップは、パラレル又はシリアルの構成ビットを持ち、それらの構成ビットにより、出力クロック(合成周波数)に対する入力クロックの比率を選択することができる。これにより、リブートのときに、プロセッサを異なる周波数で動作させることができる。この周波数シンセサイザは、通常、コア・クリスタルからの入力周波数を備えている。シリアル・ピンまたはパラレル・ピンの制御を通じて、この周波数シンセサイザは、プロセッサに送られる出力周波数比率を提供する。
当業者であれば、複数、すなわち2個(2方向システム用)、またはN個(N方向システム用)の周波数シンセサイザを利用して、プロセッサのクロックを発生させる場合に、それらのプロセッサは、プロセッサでサポートされている周波数の範囲内の異なる周波数で動作できることも理解されよう。図2〜図7は、異なる周波数シンセサイザの比率ピン(ratio pin)をどのように制御できるのか、異なる手法を示している。
次に、添付図面のうちの図2を参照すると、手動設定装置210を用いてMPシステム内の個々のプロセッサの動作周波数を管理する一手法を描いたブロック図(全体が参照数字200で示される)が示されている。図2に見られるように、このシステムの容易に手が届く部分に、手動設定装置210が付け加えられている。したがって、所定の性能要件に基づいて、このユニットのリブートのときに、プロセッサの周波数を操作者にセットさせる。通常の当業者であれば、所望の機能を果たすことのできる多くの共通手動設定装置、例えばディップ・スイッチ、ピン・ヘッダの上に設けられるジャンパ、回転設定スイッチ、はんだブリッジなどがあることが理解されよう。入力周波数230と、手動設定装置210からの信号220を使用して、クロック・ジェネレータまたは周波数シンセサイザ240で出力周波数250を発生させ、その出力周波数250を、プロセッサ260で使用する。手動設定装置を用いてプロセッサの周波数を変更する前述の方法、および、本明細書中の下記の他の方法は、様々なタイプのMPアーキテクチャに適用できるものと理解されよう。
次に、添付図面のうちの図3を参照すると、MPシステム内の個々のプロセッサの動作周波数を管理する他の方法を描いたブロック図(全体が参照数字300で示される)が示されている。方法300は、抵抗器310を用いて、個々のプロセッサの動作周波数を管理している。当技術分野で知られているように、抵抗器310は、設定用抵抗器であることもある。図3に見られるように、このシステムの容易に手が届く部分に、抵抗器310が付け加えられている。したがって、所定の性能要件に基づいて、このユニットのリブートのときに、プロセッサの周波数を操作者にセットさせる。入力周波数330と、抵抗器310からの信号320を使用して、クロック・ジェネレータ340で出力周波数350を発生させ、その出力周波数350を、プロセッサ360で使用する。
次に、添付図面のうちの図4を参照すると、マイクロコントローラまたはマイクロプロセッサ420を用いてMPシステム内のプロセッサの動作周波数を管理する方法を描いたブロック図(全体が参照数字400で示される)が示されている。マイクロコントローラまたはマイクロプロセッサ420は、このシステムのユーザと対話して、それぞれのプロセッサが動作すべき特定の周波数を求めるために用いられる。図4に見られるように、マイクロコントローラまたはマイクロプロセッサ420は、GSP(ガーディアン・サービス・プロセッサ)または他のコントローラからのI2C(Inter−IC)バス410で信号を受け取る。当技術分野で知られているように、I2Cバスは、集積回路間に通信リンクを提供する双方向の2線式シリアル・バスである。さらに、通常の当業者であれば、他の制御バスであっても、同一機能を果たして、本明細書に述べられるI2Cバスに置き換えられることも、すぐ理解されよう。マイクロコントローラまたはマイクロプロセッサ420は、ユーザにより指定された特定の周波数に基づいて、パラレルまたはシリアルの制御信号430を出力する。クロック・ジェネレータ450は、入力周波数440と、パラレルまたはシリアルの制御信号430を利用して、指定したプロセッサ470で用いられる出力周波数460を発生させる。マイクロコントローラまたはマイクロプロセッサ420を使えば、ユーザは、上述のレジスタと手動設定装置の方法よりも透過的なやり方で、周波数シンセサイザを制御することができる。すなわち、ユーザは、コンフィグレーション・ビットのセッティングが、どのように、その出力に影響を及ぼすのか、必ずしも知る必要はない。
次に、添付図面のうちの図5を参照すると、FPGA(field-programmable gate array, 書替可能ゲートアレイ)またはPLD(programmable logic device, プログラム可能論理素子)520を用いてMPシステム内のプロセッサの動作周波数を管理する方法を描いたブロック図(全体が参照数字500で示される)が示されている。当業者で知られているように、FPGAは、製造後に、現場でプログラムできるチップである。FPGAまたはPLD520は、I2Cバス510を通じて、さらに高いレベルの装置(例えば、GSP)からコマンドを受け取って、その周波数シンセサイザ(または、それぞれのシンセサイザ)に対するコンフィグレーション・ビットを制御するために用いられる。図5に見られるように、クロック・ジェネレータ550は、入力周波数540と、FPGA/PLD530からの制御信号を利用して、プロセッサ570で用いられる出力周波数560を発生させる。図4で説明されるマイクロコントローラ/マイクロプロセッサ420の利用と同様に、FPGA/PLD520を用いれば、ユーザは、さらに透過的なやり方で、周波数シンセサイザを制御することができる。すなわち、ユーザは、コンフィグレーション・ビットのセッティングが、どのように、その出力に影響を及ぼすのか、必ずしも知る必要はない。
次に、添付図面のうちの図6を参照すると、I/Oエキスパンダ・チップ(I/OX)620を用いてプロセッサの動作周波数を管理する方法を描いたブロック図(全体が参照数字600で示される)が示されている。当技術分野で知られているように、I2CベースのI/OX620は、それぞれの周波数シンセサイザを透過的に制御するのに使用できる安価で、かつ単純なソリューションである。I/OXチップ620は、I2Cコマンドを通じてI/OXに書き込めば、特定の状態に強制できるI/Oポートを持っている。I/OXチップは、通常、複数のI/Oポートを持っているから、1つのI/OXを使用すれば、複数の周波数シンセサイザを個々に制御できるものと理解されよう。
I/OXチップはI2Cベースのものであるから、I/OXチップは、I2Cインターフェースをサポートする装置であれば、どんなものによっても制御できる。ヒューレット・パッカード社のPA−RISCブレードでは、このような論理装置は、このPAブレードのサービス・プロセッサすなわちGSPであろう。GSPのユーザ・フレンドリなインターフェースを使用すれば、どんな低レベルの情報(例えば、ビット・セッティング)も必要とせずに、プロセッサの周波数を顧客に、透過的に制御させることができる。GSPからの入力は、図6に、参照数字610で示されている。ユーザは、GSPにて、コマンドを入力して、プロセッサの周波数を高める。次に、GSPは、プロセッサが所望のレベルで動作するように、所要のビットを受け渡して周波数発生器の比率を変更する。ビット・ストリーム610が、I/OX620で受け取られる。次に、クロック・ジェネレータ650は、入力周波数640と制御信号630を使用して、プロセッサ670で用いられる出力周波数660を発生させる。
次に、添付図面のうちの図7を参照すると、IAベースのアーキテクチャ・システム内の個々のプロセッサの動作周波数を管理する方法を描いたブロック図(全体が参照数字700で示される)が示されている。上に示されるように、PAベースのアーキテクチャは、プロセッサに取り入れられる2つの周波数入力、すなわちプロセッサ・コア入力とバス入力を持っている。IAベースのアーキテクチャでは、シリアルまたはパラレルの制御信号は調整されない。IAベースのアーキテクチャは、バス周波数の倍数を発生させるように、プロセッサ・コア周波数をプログラムする。このようにプロセッサ・コア周波数をプログラムする作業は、多目的バス・ライン730を用いて、当初のバス初期設定の間に行われる。これは、通常、プロセッサ・バス(CEC)720上にある主コア・チップセットによって制御される。一般に、ユーザ・インターフェース、例えばGSP710を使用して、当初のシステムおよびバスの初期設定の間に、適切な制御信号730を発生させるようにCEC720をプログラムする。特定のプロセッサ760におけるアプリケーションに応じて、さらに大きい比率をバス周波数に掛けて、さらに高い周波数、性能、電力を発生させるか、あるいは、さらに小さい比率をバス周波数に掛けて、さらに低い周波数、性能、電力を発生させる。
次に、添付図面のうちの図8を参照すると、同一周波数で動作するMPシステム内の一連のプロセッサを描いたブロック図(全体が参照数字800で示される)が示されている。個々のプロセッサの陰影は、個々のプロセッサが、それぞれ同じ周波数レベルで動作していることを示している。同一周波数でプロセッサを動作させることが、現行のMPアーキテクチャ・システムでは代表的なものである。さらに、この陰影は、このシステム全体に割り当てられた最大電力未満にとどまるように、それぞれのプロセッサが、最高レベルよりも低いレベルで動作していることを示している。論じられたように、MPサーバー・システムは、基本的な電力・熱包絡線によって制限される。これは、生じた熱や、このシステムにおける限られた寸法によるものである。このシステムが、所与の電力量を消費するときには、このシステムは、通常、プロセッサを冷却するのに利用できるエアフローの量が制限される。その結果、このような電力制限は、プロセッサが動作できる周波数を制限し、したがって、その性能を制限する。それゆえ、プロセッサは、最適な性能およびキャパシティで動作できる能力が制限される。なぜなら、これらのプロセッサは、同一周波数、すなわち、それらの最高レベルよりも低い周波数で動作するように設定されているからである。
次に、添付図面のうちの図9を参照すると、異なる周波数で動作するMPシステム内のプロセッサを描いたブロック図(全体が参照数字900で示される)が示されている。図9に示されるプロセッサ周波数の新たな設定の根拠は、MP装置内の個々のプロセッサを、それらの特定の性能レベルおよびニーズにより設定できるようにすることで、リソースのインテリジェント利用に置かれている。この図の陰影は、プロセッサが動作している周波数のレベルを示している。例えば、陰影がさらに多いプロセッサは、さらに高い周波数で動作している。
性能を上げたり、または下げたりするためのプロセス要件を利用して、それぞれのプロセッサを、高くした周波数または低くした周波数で動作させ、したがって、それぞれのプロセッサは、シャーシの熱・電力バジェットのうち、消費する量が多くなるか、または少なくなる。バックグラウント・プロセスを実行するスレーブ・プロセッサは、さらに低い性能レベルを要求して、さらに低い周波数で動作する。したがって、これらのスレーブ・プロセッサは、シャーシの熱・電力バジェットのうち、消費する部分が少なくなる。さらに高い性能レベルを要求するプロセスを実行するマスタ・プロセッサすなわちモナーク・プロセッサ(monarch processor)は、さらに高い周波数で動作する。したがって、マスタ・プロセッサは、シャーシの熱・電力バジェットのうち、消費する部分が多くなる。さらに、これらのプロセッサに対する相対性能要件が変わると、周波数を変更でき、したがって、性能、および熱・電力バジェットの割当てが変えられる。やはり、個々のプロセッサを異なる周波数で動作させることにより、このシステムの熱・電力総合要件が満たされて、さらに最適な総合プロセッサ性能が得られる。
本明細書に開示される原理は、共通シャーシを共有するプロセッサから成るシステムに、あるいは、複数のシャーシにまたがるアーキテクチャ・システムに応用できるものと理解されよう。すなわち、このような原理は、物理パーティションまたは論理パーティションで分割されたシステムに応用できる。例えば、物理的に、システムは、それぞれ8基のプロセッサを有する3つのシャーシを含むことがある。論理的に、同一システムが、5人の異なるカスタマに対して、5つの異なるwebサーバーに区分されることもある。シャーシ内の電力制約は、通常、このシステムの物理パーティションに関係する。複数のシャーシ内に位置づけられるカスタマまたはアプリケーションに課せられる電力制約は、通常、論理パーティションに関係する。通常の当業者であれば、上述の技術革新は、物理的にも論理的にも区分されたアーキテクチャに適用できることがすぐ理解されよう。
MPシステム内のプロセッサの周波数管理が、模範的な実施形態に関連して述べられてきたが、当業者であれば、以上の教示に照らして多くの変更が可能であり、また、本願が、そのどんな変形例もカバーするようにもくろまれていることが理解されよう。
例えば、この開示されたシステムおよび方法は、上記の実施形態の一部において、概ね、ブレード型アーキテクチャ・システムに適用されてきた。他のコンピュータ・アーキテクチャも、同じように用いられることがある。したがって、この開示全体を通じて、図示され、参照されるMPアーキテクチャは、特記しない限り、所望の機能を果たすのに適した一切のアーキテクチャを表わすことになっている。同様に、様々な動作を行ういくつかのI2C装置もいくつか開示されている。この特定のI2C装置は、この開示を制限するつもりはない。したがって、この開示を、任意の特定の形態のI2C装置、または特定のアーキテクチャに限定することは、出願者の意図ではない。
この開示全体を通じて、さらに他の例証があり、本明細書にはっきりと特定されてはいないが、それでも、クレーム記載の機能を果たすことのできる構造、材料、または動作の利用を、この開示の範囲から除外することは、出願者の意図ではない。
100 マルチプロセッサ・コンピュータシステム
110 マスタ・プロセッサ
120 第1のプロセッサ、スレーブ・プロセッサ
130 第2のプロセッサ
110 マスタ・プロセッサ
120 第1のプロセッサ、スレーブ・プロセッサ
130 第2のプロセッサ
Claims (10)
- マルチプロセッサ・コンピュータシステム内のプロセッサの動作周波数を管理する方法であって、
第1のプロセッサを第1の周波数で動作させるステップであって、該第1のプロセッサは第1の性能レベルを要求し、該第1の性能レベルに基づいて前記マルチプロセッサ・コンピュータシステム内で、熱・電力バジェットの第1の部分を消費する、ステップと、
第2のプロセッサを第2の周波数で動作させるステップであって、該第2のプロセッサは第2の性能レベルを要求し、該第2の性能レベルに基づいて前記マルチプロセッサ・コンピュータシステム内で、前記熱・電力バジェットの第2の部分を消費する、ステップと、
前記マルチプロセッサ・コンピュータシステム内の前記第1の周波数と前記第2の周波数の少なくとも1つを調整することで、該マルチプロセッサ・コンピュータシステム内の前記熱・電力バジェットを維持し、該マルチプロセッサ・コンピュータシステムにおける性能を最適化するステップと、
を有する方法。 - 前記第1のプロセッサは、前記第2のプロセッサよりも高い性能レベルを要求するプロセスを実行し、また、前記第1のプロセッサは、前記第2のプロセッサよりも高い周波数で動作する請求項1記載の方法。
- 前記第2のプロセッサは、前記第1のプロセッサよりも低い性能レベルを要求するプロセスを実行し、また、前記第2のプロセッサは、前記第1のプロセッサよりも低い周波数で動作する請求項1記載の方法。
- 前記マルチプロセッサ・コンピュータシステムは、PA−RISC、DEC Alpha、MIPS、PowerPC、SPARC、IA−32、IA−64から成るグループから選択されたアーキテクチャに基づいている請求項1記載の方法。
- 前記熱・電力バジェットの割当ては、前記マルチプロセッサ・コンピュータシステム内の前記第1のプロセッサと前記第2のプロセッサの少なくとも1つの性能要件の変更により、変更される請求項1記載の方法。
- マルチプロセッサ・コンピュータシステムであって、
第1の電力割当てを要求するアプリケーションをホストし、第1の周波数で動作し、該第1の電力割当てに基づいて、前記マルチプロセッサ・コンピュータシステム内で、熱・電力バジェットの第1の部分を消費する第1のプロセッサと、
第2の電力割当てを要求するアプリケーションをホストし、第2の周波数で動作し、該第2の電力割当てに基づいて、前記マルチプロセッサ・コンピュータシステム内で、前記熱・電力バジェットの第2の部分を消費する第2のプロセッサと、
を有し、
前記マルチプロセッサ・コンピュータシステム内の前記熱・電力総合バジェットを維持し、また、前記第1の周波数と前記第2の周波数の少なくとも1つを調整することで該マルチプロセッサ・コンピュータシステムにおける性能を最適化する、マルチプロセッサ・コンピュータシステム。 - 前記マルチプロセッサ・コンピュータシステムは、PA−RISC、DEC Alpha、MIPS、PowerPC、SPARC、IA−32、IA−64から成るグループから選択されたアーキテクチャに基づいている請求項6記載のマルチプロセッサ・コンピュータシステム。
- マルチプロセッサ・コンピュータ内のプロセッサの周波数管理のためのシステムであって、
第1の電力割当てを要求するアプリケーションをホストし、第1の周波数で動作し、該第1の電力割当てに基づいて、前記マルチプロセッサ・コンピュータ内で、熱・電力バジェットの第1の部分を消費するマスタ・プロセッサと、
第2の電力割当てを要求するアプリケーションをホストし、第2の周波数で動作し、該第2の電力割当てに基づいて、前記マルチプロセッサ・コンピュータ内で、前記熱・電力バジェットの第2の部分を消費するスレーブ・プロセッサと、
前記マスタ・プロセッサと前記スレーブ・プロセッサの少なくとも1つの周波数レベルを維持する管理手段と、
を有するシステム。 - 前記マルチプロセッサ・コンピュータは、PA−RISC、DEC Alpha、MIPS、PowerPC、SPARC、IA−32、IA−64から成るグループから選択されたアーキテクチャに基づいている請求項8記載のシステム。
- 熱・電力バジェットの割当ては、前記マルチプロセッサ・コンピュータ内の前記マスタ・プロセッサおよび前記スレーブ・プロセッサに対する性能要件の変更により、変更される請求項8記載のシステム。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005124550A1 (ja) * | 2004-06-22 | 2005-12-29 | Sony Computer Entertainment Inc. | プロセッサ、情報処理装置およびプロセッサの制御方法 |
RU207176U1 (ru) * | 2021-06-25 | 2021-10-15 | федеральное государственное бюджетное образовательное учреждение высшего образования "Российский государственный университет им. А.Н. Косыгина (Технологии. Дизайн. Искусство)" | Устройство для управления конфигурацией вычислительной системы |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060294401A1 (en) * | 2005-06-24 | 2006-12-28 | Dell Products L.P. | Power management of multiple processors |
JP5282349B2 (ja) * | 2006-02-15 | 2013-09-04 | 富士通株式会社 | マルチプロセッシングシステム |
US7669071B2 (en) * | 2006-05-05 | 2010-02-23 | Dell Products L.P. | Power allocation management in an information handling system |
TWI342498B (en) * | 2007-01-12 | 2011-05-21 | Asustek Comp Inc | Multi-processor system and performance enhancement method thereof |
US9477286B2 (en) | 2010-11-05 | 2016-10-25 | International Business Machines Corporation | Energy allocation to groups of virtual machines |
US8984305B2 (en) | 2010-12-21 | 2015-03-17 | Intel Corporation | Method and apparatus to configure thermal design power in a microprocessor |
US8769316B2 (en) | 2011-09-06 | 2014-07-01 | Intel Corporation | Dynamically allocating a power budget over multiple domains of a processor |
US8954770B2 (en) * | 2011-09-28 | 2015-02-10 | Intel Corporation | Controlling temperature of multiple domains of a multi-domain processor using a cross domain margin |
US9074947B2 (en) | 2011-09-28 | 2015-07-07 | Intel Corporation | Estimating temperature of a processor core in a low power state without thermal sensor information |
US8832478B2 (en) | 2011-10-27 | 2014-09-09 | Intel Corporation | Enabling a non-core domain to control memory bandwidth in a processor |
US9026815B2 (en) | 2011-10-27 | 2015-05-05 | Intel Corporation | Controlling operating frequency of a core domain via a non-core domain of a multi-domain processor |
US8943340B2 (en) | 2011-10-31 | 2015-01-27 | Intel Corporation | Controlling a turbo mode frequency of a processor |
US9158693B2 (en) | 2011-10-31 | 2015-10-13 | Intel Corporation | Dynamically controlling cache size to maximize energy efficiency |
KR102189115B1 (ko) | 2013-11-11 | 2020-12-09 | 삼성전자주식회사 | 대칭형 다중 프로세서를 구비한 시스템 온-칩 및 이를 위한 최대 동작 클럭 주파수 결정 방법 |
US9342136B2 (en) * | 2013-12-28 | 2016-05-17 | Samsung Electronics Co., Ltd. | Dynamic thermal budget allocation for multi-processor systems |
US9454200B2 (en) | 2014-05-05 | 2016-09-27 | International Business Machines Corporation | Budgeting for power consumption in a chassis environment that includes a plurality of integrated technology elements |
US11073888B2 (en) * | 2019-05-31 | 2021-07-27 | Advanced Micro Devices, Inc. | Platform power manager for rack level power and thermal constraints |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5396635A (en) * | 1990-06-01 | 1995-03-07 | Vadem Corporation | Power conservation apparatus having multiple power reduction levels dependent upon the activity of the computer system |
US5491787A (en) * | 1994-08-25 | 1996-02-13 | Unisys Corporation | Fault tolerant digital computer system having two processors which periodically alternate as master and slave |
JP2770760B2 (ja) | 1995-01-04 | 1998-07-02 | 日本電気株式会社 | 電力分散マルチプロセッサ |
US5758132A (en) | 1995-03-29 | 1998-05-26 | Telefonaktiebolaget Lm Ericsson | Clock control system and method using circuitry operating at lower clock frequency for selecting and synchronizing the switching of higher frequency clock signals |
DE60143707D1 (de) | 2000-10-31 | 2011-02-03 | Millennial Net Inc | Vernetztes verarbeitungssystem mit optimiertem leistungswirkungsgrad |
US6836849B2 (en) * | 2001-04-05 | 2004-12-28 | International Business Machines Corporation | Method and apparatus for controlling power and performance in a multiprocessing system according to customer level operational requirements |
JP2003030861A (ja) * | 2001-07-16 | 2003-01-31 | Matsushita Electric Ind Co Ltd | ディスクドライブ装置 |
US7111178B2 (en) | 2001-09-28 | 2006-09-19 | Intel Corporation | Method and apparatus for adjusting the voltage and frequency to minimize power dissipation in a multiprocessor system |
US6978389B2 (en) * | 2001-12-20 | 2005-12-20 | Texas Instruments Incorporated | Variable clocking in an embedded symmetric multiprocessor system |
US6795928B2 (en) * | 2002-03-18 | 2004-09-21 | International Business Machines Corporation | Method for managing power consumption of multiple computer servers |
-
2002
- 2002-08-12 US US10/216,283 patent/US7076671B2/en not_active Expired - Lifetime
-
2003
- 2003-06-27 GB GB0315093A patent/GB2394328A/en not_active Withdrawn
- 2003-07-17 JP JP2003276005A patent/JP2004078929A/ja not_active Withdrawn
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005124550A1 (ja) * | 2004-06-22 | 2005-12-29 | Sony Computer Entertainment Inc. | プロセッサ、情報処理装置およびプロセッサの制御方法 |
KR100878660B1 (ko) * | 2004-06-22 | 2009-01-15 | 소니 컴퓨터 엔터테인먼트 인코포레이티드 | 프로세서, 정보처리장치, 정보처리시스템, 프로세서의 제어방법, 및 프로세서의 제어 프로그램을 격납한 기록매체 |
US7831842B2 (en) | 2004-06-22 | 2010-11-09 | Sony Computer Entertainment Inc. | Processor for controlling performance in accordance with a chip temperature, information processing apparatus, and method of controlling processor |
RU207176U1 (ru) * | 2021-06-25 | 2021-10-15 | федеральное государственное бюджетное образовательное учреждение высшего образования "Российский государственный университет им. А.Н. Косыгина (Технологии. Дизайн. Искусство)" | Устройство для управления конфигурацией вычислительной системы |
Also Published As
Publication number | Publication date |
---|---|
US20040030940A1 (en) | 2004-02-12 |
US7076671B2 (en) | 2006-07-11 |
GB2394328A8 (en) | 2004-08-02 |
GB2394328A (en) | 2004-04-21 |
GB0315093D0 (en) | 2003-07-30 |
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