JP2004078685A - 携帯可能電子装置 - Google Patents
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Abstract
【課題】当該携帯可能電子装置の発行時などにブロックエラー処理を選択することが可能で、柔軟に各システムに適合することが可能となる携帯可能電子装置を提供する。
【解決手段】書込み、書換えが可能な不揮発性メモリおよびＣＰＵなどの制御素子を有し、外部からのデータ入出力を行なう手段を備えたＩＣチップを内蔵したＩＣカードにおいて、初期応答データ（ＡＴＲ）の送信後に最初に受信した第１の受信ブロックにてエラーが検出された場合、あらかじめデータメモリに格納された識別情報を参照することで後続のエラー処理を決定する。
【選択図】 図９
【解決手段】書込み、書換えが可能な不揮発性メモリおよびＣＰＵなどの制御素子を有し、外部からのデータ入出力を行なう手段を備えたＩＣチップを内蔵したＩＣカードにおいて、初期応答データ（ＡＴＲ）の送信後に最初に受信した第１の受信ブロックにてエラーが検出された場合、あらかじめデータメモリに格納された識別情報を参照することで後続のエラー処理を決定する。
【選択図】 図９
Description
【０００１】
【発明の属する技術分野】
本発明は、たとえば、書込み、書換えが可能な不揮発性メモリおよびＣＰＵなどの制御素子を有し、外部からのデータ入出力を行なう手段を備えたＩＣチップを内蔵した、いわゆるＩＣカードと称される携帯可能電子装置に関する。
【０００２】
【従来の技術】
最近、電子決済（ＥＣ）などの分野で注目されているＩＣカードは、そのほとんどがＩＳＯ／ＩＥＣ７８１６−３にて規定される通信プロトコルに準拠しており、この通信プロトコルにより外部装置とデータの入出力を行なう。規定されている通信プロトコルには、特に欧州等で普及しているＴ＝０（キャラクタ伝送方式）と、日本国内で普及しているＴ＝１（ブロック伝送方式）がある。
【０００３】
Ｔ＝１では、起動時および再活性化時に初期応答データであるＡＴＲ（Ａｎｓｗｅｒ Ｔｏ Ｒｅｓｅｔ）を出力後、外部装置から送信される第１ブロックの第１キャラクタであるノードキャラクタにより、ＩＣカード自信の識別情報である受信側ノードアドレス（Ｄｅｓｔｉｎａｔｉｏｎ Ａｄｄｒｅｓｓ）を決定し、以後の通信を行なうように規定されている。
【０００４】
【発明が解決しようとする課題】
しかし、ノードキャラクタを含む第１ブロックが不正（エラー）だった場合の後続エラー処理について規定がなされておらず、そのような場合のエラー処理は各システムに委ねられることとなる。すなわち、あるシステムにおいては第１ブロックが不正だった場合は全てを無効とし、当該ブロックに対するレスポンスを出力しない場合があったり、違うシステムでは不正電文を受信した旨を通知するレスポンスを出力する場合があるので、あるシステムのエラー処理に適合して作成したＩＣカードは他のシステムにて不適合となる可能性がある。
【０００５】
そこで、本発明は、当該携帯可能電子装置の発行時などにブロックエラー処理を選択することが可能で、柔軟に各システムに適合することが可能となる携帯可能電子装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の携帯可能電子装置は、外部装置との間でデータの授受を行なうものであって、外部装置からの制御信号により起動され、起動後には起動開始を意味する初期応答データを外部装置に送信し、それ以降は複数のキャラクタを１つの単位としたブロック伝送方式にて外部装置との間で送受信を行なう携帯可能電子装置において、第１の受信ブロックにてエラーが検出された場合の後続エラー処理を指定する識別情報をあらかじめ記憶している識別情報記憶手段と、初期応答データを外部装置に送信した後に最初に受信した第１の受信ブロックにエラーが検出されたか否かをチェックするエラーチェック手段と、このエラーチェック手段によるチェックの結果、最初に受信した第１の受信ブロックにエラーが検出された場合、前記識別情報記憶手段に記憶されている識別情報を参照することにより後続のエラー処理を決定するエラー処理決定手段とを具備している。
【０００７】
また、本発明の携帯可能電子装置は、外部装置との間でデータの授受を行なうものであって、外部装置からの制御信号により起動され、起動後には起動開始を意味する初期応答データを外部装置に送信し、それ以降は複数のキャラクタを１つの単位としたブロック伝送方式にて外部装置との間で送受信を行なう携帯可能電子装置において、第１の受信ブロックにてエラーが検出された場合の後続エラー処理を指定する識別情報をあらかじめ記憶している識別情報記憶手段と、初期応答データを外部装置に送信した後に最初に受信した第１の受信ブロックにエラーが検出されたか否かをチェックするエラーチェック手段と、このエラーチェック手段によるチェックの結果、最初に受信した第１の受信ブロックにエラーが検出された場合、当該エラーの種類により、前記識別情報記憶手段に記憶されている識別情報を参照することにより後続のエラー処理を決定する第１のエラー処理決定手段と、前記エラーチェック手段によるチェックの結果、最初に受信した第１の受信ブロックにエラーが検出された場合、当該エラーの種類により、あらかじめ定められた固定的なエラー処理に決定する第２のエラー処理決定手段とを具備している。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明に係る携帯可能電子装置としてのＩＣカードを取扱うＩＣカードシステムの構成例を示すものである。このＩＣカードシステムは、ＩＣカード１１をカードリーダ・ライタ１２を介して外部装置としての端末装置１３と接続可能にするとともに、端末装置１３にキーボード１４、ＣＲＴディスプレイ装置１５、および、プリンタ１６を接続して構成される。
【０００９】
なお、図１のシステムを、たとえば、クレジットカードなどの決済システムに適用した場合はＰＯＳ端末装置や現金自動取引装置（ＡＴＭ）となり、また、ポイントシステムに適用した場合はポイントの加算・減算を行なうポイント端末装置となる。
【００１０】
図２は、ＩＣカード１１の構成例を示すものであり、制御部としての制御素子（たとえば、ＣＰＵ）１０１、記憶内容が消去可能な不揮発性のデータメモリ１０２、ワーキングメモリ１０３、プログラムメモリ１０４、および、カードリーダ・ライタ１２との通信を行なうための通信部１０５によって構成されている。これらのうち、破線内の部分（制御素子１０１、データメモリ１０２、ワーキングメモリ１０３、プログラムメモリ１０４）は、１つのＩＣチップ（あるいは、複数のＩＣチップ）１００で構成されており、さらに、ＩＣチップ１００と通信部１０５とが一体的にＩＣモジュール化されて、ＩＣカード本体内に埋設されている。
【００１１】
データメモリ１０２は、各種データの記憶に使用され、たとえば、ＥＥＰＲＯＭなどの不揮発性メモリで構成されている。また、データメモリ１０２には、ブロックエラー処理を指定する識別情報（後で詳細を説明する）が記憶される識別情報記憶手段としてのエリア１０２ａが設けられている。
【００１２】
なお、上記識別情報は、たとえば、書換コマンドなどを用いてカード外部から書換えが可能となっている。その場合、任意に可能とせず、たとえば、周知の暗証番号の照合など、セキュリティ技術を用いることにより、書換え実行者を限定するようにしてもよい。
【００１３】
ワーキングメモリ１０３は、制御素子１０１が処理を行なう際の処理データなどを一時的に保持するための作業用メモリであり、たとえば、ＲＡＭなどで構成される。プログラムメモリ１０４は、たとえば、マスクＲＯＭで構成されており、制御素子１０１の処理プログラムなどを記憶するものである。
【００１４】
さて、本発明に適用されるＩＣカード１１は、ＩＳＯ／ＩＥＣ７８１６−３にて規定されている「調歩式半二重ブロック伝送プロトコル」を採用することを想定しており、以下、当該プロトコルの説明を行なう。
【００１５】
図３は、当該プロトコルで送受信される伝送キャラクタの構成を示している。当該伝送キャラクタは、１１個の連続したビットで構成され、先頭を開始ビット（ＳＴＡＲＴ）として、後続する８ビット（ｂａ〜ｂｈ）で送受信されるべきデータを表現し、第１０番目のビットｂｉはパリティ検査ビットとして使用され、最後尾を終了ビット（ＳＴ０Ｐ）としている。なお、一般的にパリティ検査ビットｂｉは、データビットｂａ〜ｂｈの偶数パリティ（たとえば、データビットｂａ〜ｂｈの設定値が“１００１０００１”の場合、“１”とする）として用いられる。
【００１６】
図４は、当該プロトコルで送受信される伝送ブロックを示している。当該伝送ブロックは、図３のキャラクタにて構成されており、図示するように、プロローグ部（ＮＡＤ、ＰＣＢ、ＬＥＮ）、インフォメーション部（ＩＮＦ）、および、エピローグ部（ＥＤＣ）によって構成されている。以下に各部の簡単な説明を記す。
【００１７】
［プロローグ部］
プロローグ部は必須とし、図示のように３バイトにて構成される。
１）ＮＡＤ：ノードアドレス（後続の図５にて詳細説明）
ブロックの送信側および受信側のアドレスを表わす。
２）ＰＣＢ：プロトコル制御バイト（後続の図６〜図８にて詳細説明）
データ伝送のために必要な情報を示す。当バイトにてＩブロック、ＳブロックおよびＲブロックの識別を行なう。
３）ＬＥＮ：長さ
後続するインフォメーション部のバイト数を示す。
【００１８】
［インフォメーション部］
インフォメーション部の存在は任意とする。存在する場合は、アプリケーションにて利用を行なう（たとえば、ＩＣカードのデータメモリへ書込みを行なう）Ｉブロックにての伝送データか、あるいは、Ｓブロックにての制御情報、状態情報のいずれかを伝送する。なお、Ｉブロックにおけるインフォメーション部のデフォルト値は３２バイトである。
【００１９】
［エピローグ部］
エピローグ部は必須とし、伝送ブロックの誤り検出に使用される。一般的には水平冗長符号（ＬＲＣ）が適用され、プロローグ部からインフォメーション部の最終バイトまでの排他的論理和１バイトが付加される。
【００２０】
ここに、Ｉブロック（Ｉｎｆｏｒｍａｔｉｏｎ ＢＬＯＣＫ）とは、データ伝送を行なう情報ブ ロックであり、Ｒブロック（Ｒｅｃｅｉｖｅ ｒｅａｄｙ ＢＬＯＣＫ）とは、受信した電文が異常であった場合、その旨を送信側に通知する、また、前回受信した電文の再送などを要求する受信準備完了ブロックであり、Ｓブロック（Ｓｕｐｅｒ ｖｉｓｏｒ ＢＬＯＣＫ）とは 、処理時間の延長や相手側送信データ長の拡張などを要求する管理ブロックである。
【００２１】
図５は、ノードアドレス（ＮＡＤ）の詳細を示している。ノードアドレスは、伝送ブロックの送信側および受信側のアドレスを示し、複数の論理接続が同時に存在（たとえば、入退出管理システム）する場合に、それらを区別するために使用される。
【００２２】
ビットｂ３〜ｂ１は送信側のアドレス（ＳＡＤ）を示し、ビットｂ７〜ｂ５は受信側のアドレス（ＤＡＤ）を示す。なお、ビットｂ８およびｂ４は、Ｖｐｐ端子（外部からＩＣカード内のデータメモリの書込み制御を行なうために使用）の状態制御に使用されるが、一般的に普及しているＩＣカードにては使用されていない。
【００２３】
接続装置（たとえば、端末装置１３）がＩＣカード１１へ送信する最初のブロックのＳＡＤおよびＤＡＤが、通信を行なう接続装置とＩＣカード１１それぞれのノードアドレスの組合わせを指定する。この論理接続以外のブロックにての通信は異なるＳＡＤとＤＡＤの組合わせにて実現される。なお、このアドレス方法を使用しない場合は、ＳＡＤおよびＤＡＤの値はともに「０」を設定する。「０」以外でＳＡＤとＤＡＤが同一の値を有するノードアドレスの組合わせは、ＩＳＯ／ＩＥＣ７８１６−３では将来使用のために留保されている。
【００２４】
図６は、ＩブロックのＰＣＢフォーマットを示している。Ｉブロックは、ＰＣＢのビットｂ８が「０」であることにて識別される。シーケンスビットｂ７は、Ｉブロックを送出する度に「１」を加算し、モジュロ２で計数される。すなわち、「０」と「１」を交互に送出することとなる。なお、シーケンスビットｂ７は、接続装置とＩＣカード１１にてそれぞれ独立して計数される。
【００２５】
また、１回のブロックにて伝送データの全てを送出できない場合、プロトコルのブロック連鎖機能があり、継続ブロック有無ビットｂ６に「１」を設定することで実現される。下記にＩブロックが取り得る４種類の値を示す。
１）００ｈ：シーケンスビット＝０、継続ブロック無し
２）４０ｈ：シーケンスビット＝１、継続ブロック無し
３）２０ｈ：シーケンスビット＝０、継続ブロック有り
４）６０ｈ：シーケンスビット＝１、継続ブロック有り
図７は、ＳブロックのＰＣＢフォーマットを示している。Ｓブロックは、ＰＣＢのビットｂ８，ｂ７がともに「１」であることにて識別される。レスポンスビットｂ６は、送信側がＳブロックの通知にて、その機能（たとえば、再同期要求）を要求する場合には「０」を設定したＳブロックを送信し、受信側がその機能を許容する場合には、レスポンスビットｂ６に「１」を設定したＳブロックの返信を行なう。Ｓブロックでは、受信側および送信側双方のシーケンスビットを初期化（０に戻す）する機能である再同期要求、送信側からのブロックのインフォメーション部を拡張する機能であるＩＦＳ（Ｉｎｆｏｒｍａｔｉｏｎ ｆｉｅｌｄ ｓｉｚｅ）変更、ブロック連鎖機能の中断を行なう機能であるアボート要求、ＩＣカードがＩブロックを受信後に、その処理がプロトコルで規定される処理時間を超過する場合に時間延長を行なう機能である監視時間延長要求が存在する。
【００２６】
下記にＳブロックが取り得る８種類の値を示す。なお、１）は接続装置からのみ出力され、ＩＣカード１１から出力（要求）されることはない。
１）Ｃ０ｈ：再同期リクエスト
２）Ｅ０ｈ：再同期レスポンス
３）Ｃ１ｈ：ＩＦＳ変更リクエスト
４）Ｅ１ｈ：ＩＦＳ変更レスポンス
５）Ｃ２ｈ：アボートリクエスト
６）Ｅ２ｈ：アボートレスポンス
７）Ｃ３ｈ：監視時間延長リクエスト
８）Ｅ３ｈ：監視時間延長レスポンス
図８は、ＲブロックのＰＣＢフォーマットを示している。Ｒブロックは、ＰＣＢのビットｂ８，ｂ７のそれぞれの値が「１，０」であることにて識別される。シーケンスビットｂ５は、次に受信を期待する送信側のＩブロックのシーケンスビットｂ７と同一の値を設定する。たとえば、受信したＩブロックのシーケンスビットｂ７が「１」と設定されていて、当該ブロックが無効ブロック（たとえば、パリティエラー）と判断した場合には、シーケンスビットｂ５を「１」に設定したＲブロックを送信してＩブロックの再送を要求する。この際、ＥＤＣまたはパリティエラーの場合は、エラー情報表示ビットｂ６，ｂ４〜ｂ１を「０」、「０００１」に、その他（たとえば、許容されていないフォーマットのＰＣＢを受信した場合など）のエラーの場合は、エラー情報表示ビットｂ６，ｂ４〜ｂ１を「０」、「００１０」に設定する。
【００２７】
また、Ｒブロックにては受信電文がブロック連鎖機能を使用している場合の肯定応答にも使用される。たとえば、受信したＩブロックのシーケンスビットｂ７が「１」と設定され、かつ、継続ブロック有無ビットｂ６が「１」と設定されている場合、送信側に次のブロックの送信を促す意味のシーケンスビットｂ５を「０」に設定したＲブロックを送信する。この際、正常ブロック通知のため、エラー表示ビットｂ６，ｂ４〜ｂ１を全て「０」に設定する。
【００２８】
下記にＲブロックが取り得る６種類の値を示す。
１）８０ｈ：シーケンスビット＝０を要求、正常（誤り無し）
２）９０ｈ：シーケンスビット＝１を要求、正常（誤り無し）
３）８１ｈ：シーケンスビット＝０を要求、ＥＤＣまたはパリティエラー
４）９１ｈ：シーケンスビット＝１を要求、ＥＤＣまたはパリティエラー
５）８２ｈ：シーケンスビット＝０を要求、その他エラー
６）９２ｈ：シーケンスビット＝１を要求、その他エラー
次に、図９に示すフローチャートを参照して本発明に係る処理動作について説明する。まず、ステップＳ１にて、端末装置１３からのリセット信号（制御信号）の解除が行なわれることにより、当該ＩＣカード１１は起動され、ステップＳ２に進む。ステップＳ２では、初期応答データであるアンサー・ツー・リセット（ＡＴＲ）を端末装置１３へ送信し、ステップＳ３に進む。ステップＳ２では、端末装置１３からの伝送ブロック受信待機状態となる。
【００２９】
ここで、伝送ブロック受信の開始を検出すると、ステップＳ４に進み、端末装置１３からの伝送ブロックの受信を開始し、ステップＳ５に進む。ステップＳ５では、各キャラクタのパリティチェックを行ない、正当であればステップＳ６に進む。ステップＳ６では、受信ブロックのＥＤＣチェックを行ない、正当であればステップＳ７に進む。ステップＳ７では、ＰＣＢの正当性チェック（図６、図７、図８のコーディングに適合しているか否か）を行ない、正当であればステップＳ８に進み、次の処理へ移行する。
【００３０】
ここに、上記ステップＳ５からＳ７の処理は、本発明における、初期応答データを外部装置に送信した後に最初に受信した第１の受信ブロックにエラーが検出されたか否かをチェックするエラーチェック手段に対応している。
【００３１】
ステップＳ５、Ｓ６、Ｓ７の各チェックにおいて、不正であると判断された場合（つまり、エラーが検出された場合）、ステップＳ９に進む。ステップＳ９では、データメモリ１０２のエリア１０２ａに格納された識別情報を参照し、ステップＳ１０にて当該識別情報よりＲブロックを出力するか否かを決定する。
【００３２】
すなわち、エリア１０２ａに格納された識別情報は、たとえば、図１０に示すように、３つのフラグＦ１，Ｆ２，Ｆ３から構成されている。フラグＦ１は、ステップＳ５のパリティチェックに対応していて、エラー検出時にＲブロックを出力する処理の場合は“１”にセットされ、Ｒブロックを出力しない処理の場合は“０”にセットされる。
【００３３】
そして、当該パリティチェックでエラーが検出された場合、当該フラグＦ１を参照し、“１”であればステップＳ１１に進み、図８のコーティングにしたがってＲブロックを生成して端末装置１３へ送信し、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。一方、フラグＦ１が“０”であれば、受信した伝送ブロックに対応するレスポンスを送信することはせず、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。
【００３４】
フラグＦ２は、ステップＳ６のＥＤＣチェックに対応していて、エラー検出時にＲブロックを出力する処理の場合は“１”にセットされ、Ｒブロックを出力しない処理の場合は“０”にセットされる。
【００３５】
そして、当該ＥＤＣチェックでエラーが検出された場合、当該フラグＦ２を参照し、“１”であればステップＳ１１に進み、図８のコーティングにしたがってＲブロックを生成して端末装置１３へ送信し、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。一方、フラグＦ２が“０”であれば、受信した伝送ブロックに対応するレスポンスを送信することはせず、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。
【００３６】
フラグＦ３は、ステップＳ７のＰＣＢチェックに対応していて、エラー検出時にＲブロックを出力する処理の場合は“１”にセットされ、Ｒブロックを出力しない処理の場合は“０”にセットされる。
【００３７】
そして、当該ＰＣＢチェックでエラーが検出された場合、当該フラグＦ３を参照し、“１”であればステップＳ１１に進み、図８のコーティングにしたがってＲブロックを生成して端末装置１３へ送信し、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。一方、フラグＦ３が“０”であれば、受信した伝送ブロックに対応するレスポンスを送信することはせず、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。
【００３８】
ここに、上記ステップＳ９，Ｓ１０の処理は、本発明における、最初に受信した第１の受信ブロックにエラーが検出された場合、識別情報記憶手段に記憶されている識別情報を参照することにより後続のエラー処理を決定するエラー処理決定手段に対応している。
【００３９】
このように、初期応答データ（ＡＴＲ）の送信後に最初に受信した第１の受信ブロックにてエラーが検出された場合、あらかじめデータメモリ１０２に格納された識別情報を参照することで後続のエラー処理を決定することにより、データメモリ１０２などにファイル構築や個別情報の書込みを行なうカード発行時などにブロックエラー処理を選択することが可能で、柔軟に各システムに適合することが可能となる。
【００４０】
なお、前記実施の形態では、ステップＳ５、Ｓ６、Ｓ７の各チェックにおいてエラーが検出された場合に、ステップＳ９，Ｓ１０にて識別情報を参照してＲブロックを出力するか否かを決定する場合について説明したが、必ずしもそのようにする必要はなく、たとえば、検出したエラーの種類により後続のエラー処理を決定するようにしてもよい。以下、その具体例について説明する。
【００４１】
たとえば、図１１に示すように、ステップＳ７のＰＣＢチェックにおいてエラーが検出された場合、ステップＳ１１に進み、Ｒブロックを生成して端末装置１３へ送信し、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。すなわち、ＰＣＢチェックの結果、エラーが検出された場合、識別情報を参照することなく、常に、あらかじめ定められた固定的なエラー処理（Ｒブロックの出力）を行なうものである。なお、ステップＳ５、Ｓ６の各チェックにおいてエラーが検出された場合は、前記実施の形態と同様な処理を行なう。
【００４２】
また、たとえば、図１２に示すように、ステップＳ５のパリティチェックにおいてエラーが検出された場合、受信した伝送ブロックに対応するレスポンスを送信することはせず、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。すなわち、パリティチェックの結果、エラーが検出された場合、識別情報を参照することなく、常に、あらかじめ定められた固定的なエラー処理（何も出力しない）を行なうものである。なお、ステップＳ６、Ｓ７の各チェックにおいてエラーが検出された場合は、前記実施の形態と同様な処理を行なう。
【００４３】
【発明の効果】
以上詳述したように本発明によれば、当該携帯可能電子装置の発行時などにブロックエラー処理を選択することが可能で、柔軟に各システムに適合することが可能となる携帯可能電子装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＩＣカードを取扱うＩＣカードシステムの構成例を示すブロック図。
【図２】ＩＣカードの構成例を示すブロック図。
【図３】伝送プロトコルで送受信される伝送キャラクタの構成を示す図。
【図４】伝送プロトコルで送受信される伝送ブロックの構成を示す図。
【図５】ノードアドレス（ＮＡＤ）の詳細を示す図。
【図６】ＩブロックのＰＣＢフォーマットを示す図。
【図７】ＳブロックのＰＣＢフォーマットを示す図。
【図８】ＲブロックのＰＣＢフォーマットを示す図。
【図９】本発明に係る処理動作について説明するフローチャート。
【図１０】識別情報の構成を概略的に示す図。
【図１１】本発明に係る他の処理動作について説明するフローチャート。
【図１２】本発明に係るさらに他の処理動作について説明するフローチャート。
【符号の説明】
１１…ＩＣカード（携帯可能電子装置）、１２…カードリーダ・ライタ、１３…端末装置（外部装置）、１４…キーボード、１５…ＣＲＴディスプレイ装置、１６…プリンタ、１００…ＩＣチップ、１０１…制御素子（ＣＰＵ）、１０２…データメモリ（記憶手段）、１０２ａ…エリア（識別情報記憶手段）、１０３…ワーキングメモリ、１０４…プログラムメモリ、１０５…通信部。
【発明の属する技術分野】
本発明は、たとえば、書込み、書換えが可能な不揮発性メモリおよびＣＰＵなどの制御素子を有し、外部からのデータ入出力を行なう手段を備えたＩＣチップを内蔵した、いわゆるＩＣカードと称される携帯可能電子装置に関する。
【０００２】
【従来の技術】
最近、電子決済（ＥＣ）などの分野で注目されているＩＣカードは、そのほとんどがＩＳＯ／ＩＥＣ７８１６−３にて規定される通信プロトコルに準拠しており、この通信プロトコルにより外部装置とデータの入出力を行なう。規定されている通信プロトコルには、特に欧州等で普及しているＴ＝０（キャラクタ伝送方式）と、日本国内で普及しているＴ＝１（ブロック伝送方式）がある。
【０００３】
Ｔ＝１では、起動時および再活性化時に初期応答データであるＡＴＲ（Ａｎｓｗｅｒ Ｔｏ Ｒｅｓｅｔ）を出力後、外部装置から送信される第１ブロックの第１キャラクタであるノードキャラクタにより、ＩＣカード自信の識別情報である受信側ノードアドレス（Ｄｅｓｔｉｎａｔｉｏｎ Ａｄｄｒｅｓｓ）を決定し、以後の通信を行なうように規定されている。
【０００４】
【発明が解決しようとする課題】
しかし、ノードキャラクタを含む第１ブロックが不正（エラー）だった場合の後続エラー処理について規定がなされておらず、そのような場合のエラー処理は各システムに委ねられることとなる。すなわち、あるシステムにおいては第１ブロックが不正だった場合は全てを無効とし、当該ブロックに対するレスポンスを出力しない場合があったり、違うシステムでは不正電文を受信した旨を通知するレスポンスを出力する場合があるので、あるシステムのエラー処理に適合して作成したＩＣカードは他のシステムにて不適合となる可能性がある。
【０００５】
そこで、本発明は、当該携帯可能電子装置の発行時などにブロックエラー処理を選択することが可能で、柔軟に各システムに適合することが可能となる携帯可能電子装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明の携帯可能電子装置は、外部装置との間でデータの授受を行なうものであって、外部装置からの制御信号により起動され、起動後には起動開始を意味する初期応答データを外部装置に送信し、それ以降は複数のキャラクタを１つの単位としたブロック伝送方式にて外部装置との間で送受信を行なう携帯可能電子装置において、第１の受信ブロックにてエラーが検出された場合の後続エラー処理を指定する識別情報をあらかじめ記憶している識別情報記憶手段と、初期応答データを外部装置に送信した後に最初に受信した第１の受信ブロックにエラーが検出されたか否かをチェックするエラーチェック手段と、このエラーチェック手段によるチェックの結果、最初に受信した第１の受信ブロックにエラーが検出された場合、前記識別情報記憶手段に記憶されている識別情報を参照することにより後続のエラー処理を決定するエラー処理決定手段とを具備している。
【０００７】
また、本発明の携帯可能電子装置は、外部装置との間でデータの授受を行なうものであって、外部装置からの制御信号により起動され、起動後には起動開始を意味する初期応答データを外部装置に送信し、それ以降は複数のキャラクタを１つの単位としたブロック伝送方式にて外部装置との間で送受信を行なう携帯可能電子装置において、第１の受信ブロックにてエラーが検出された場合の後続エラー処理を指定する識別情報をあらかじめ記憶している識別情報記憶手段と、初期応答データを外部装置に送信した後に最初に受信した第１の受信ブロックにエラーが検出されたか否かをチェックするエラーチェック手段と、このエラーチェック手段によるチェックの結果、最初に受信した第１の受信ブロックにエラーが検出された場合、当該エラーの種類により、前記識別情報記憶手段に記憶されている識別情報を参照することにより後続のエラー処理を決定する第１のエラー処理決定手段と、前記エラーチェック手段によるチェックの結果、最初に受信した第１の受信ブロックにエラーが検出された場合、当該エラーの種類により、あらかじめ定められた固定的なエラー処理に決定する第２のエラー処理決定手段とを具備している。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は、本発明に係る携帯可能電子装置としてのＩＣカードを取扱うＩＣカードシステムの構成例を示すものである。このＩＣカードシステムは、ＩＣカード１１をカードリーダ・ライタ１２を介して外部装置としての端末装置１３と接続可能にするとともに、端末装置１３にキーボード１４、ＣＲＴディスプレイ装置１５、および、プリンタ１６を接続して構成される。
【０００９】
なお、図１のシステムを、たとえば、クレジットカードなどの決済システムに適用した場合はＰＯＳ端末装置や現金自動取引装置（ＡＴＭ）となり、また、ポイントシステムに適用した場合はポイントの加算・減算を行なうポイント端末装置となる。
【００１０】
図２は、ＩＣカード１１の構成例を示すものであり、制御部としての制御素子（たとえば、ＣＰＵ）１０１、記憶内容が消去可能な不揮発性のデータメモリ１０２、ワーキングメモリ１０３、プログラムメモリ１０４、および、カードリーダ・ライタ１２との通信を行なうための通信部１０５によって構成されている。これらのうち、破線内の部分（制御素子１０１、データメモリ１０２、ワーキングメモリ１０３、プログラムメモリ１０４）は、１つのＩＣチップ（あるいは、複数のＩＣチップ）１００で構成されており、さらに、ＩＣチップ１００と通信部１０５とが一体的にＩＣモジュール化されて、ＩＣカード本体内に埋設されている。
【００１１】
データメモリ１０２は、各種データの記憶に使用され、たとえば、ＥＥＰＲＯＭなどの不揮発性メモリで構成されている。また、データメモリ１０２には、ブロックエラー処理を指定する識別情報（後で詳細を説明する）が記憶される識別情報記憶手段としてのエリア１０２ａが設けられている。
【００１２】
なお、上記識別情報は、たとえば、書換コマンドなどを用いてカード外部から書換えが可能となっている。その場合、任意に可能とせず、たとえば、周知の暗証番号の照合など、セキュリティ技術を用いることにより、書換え実行者を限定するようにしてもよい。
【００１３】
ワーキングメモリ１０３は、制御素子１０１が処理を行なう際の処理データなどを一時的に保持するための作業用メモリであり、たとえば、ＲＡＭなどで構成される。プログラムメモリ１０４は、たとえば、マスクＲＯＭで構成されており、制御素子１０１の処理プログラムなどを記憶するものである。
【００１４】
さて、本発明に適用されるＩＣカード１１は、ＩＳＯ／ＩＥＣ７８１６−３にて規定されている「調歩式半二重ブロック伝送プロトコル」を採用することを想定しており、以下、当該プロトコルの説明を行なう。
【００１５】
図３は、当該プロトコルで送受信される伝送キャラクタの構成を示している。当該伝送キャラクタは、１１個の連続したビットで構成され、先頭を開始ビット（ＳＴＡＲＴ）として、後続する８ビット（ｂａ〜ｂｈ）で送受信されるべきデータを表現し、第１０番目のビットｂｉはパリティ検査ビットとして使用され、最後尾を終了ビット（ＳＴ０Ｐ）としている。なお、一般的にパリティ検査ビットｂｉは、データビットｂａ〜ｂｈの偶数パリティ（たとえば、データビットｂａ〜ｂｈの設定値が“１００１０００１”の場合、“１”とする）として用いられる。
【００１６】
図４は、当該プロトコルで送受信される伝送ブロックを示している。当該伝送ブロックは、図３のキャラクタにて構成されており、図示するように、プロローグ部（ＮＡＤ、ＰＣＢ、ＬＥＮ）、インフォメーション部（ＩＮＦ）、および、エピローグ部（ＥＤＣ）によって構成されている。以下に各部の簡単な説明を記す。
【００１７】
［プロローグ部］
プロローグ部は必須とし、図示のように３バイトにて構成される。
１）ＮＡＤ：ノードアドレス（後続の図５にて詳細説明）
ブロックの送信側および受信側のアドレスを表わす。
２）ＰＣＢ：プロトコル制御バイト（後続の図６〜図８にて詳細説明）
データ伝送のために必要な情報を示す。当バイトにてＩブロック、ＳブロックおよびＲブロックの識別を行なう。
３）ＬＥＮ：長さ
後続するインフォメーション部のバイト数を示す。
【００１８】
［インフォメーション部］
インフォメーション部の存在は任意とする。存在する場合は、アプリケーションにて利用を行なう（たとえば、ＩＣカードのデータメモリへ書込みを行なう）Ｉブロックにての伝送データか、あるいは、Ｓブロックにての制御情報、状態情報のいずれかを伝送する。なお、Ｉブロックにおけるインフォメーション部のデフォルト値は３２バイトである。
【００１９】
［エピローグ部］
エピローグ部は必須とし、伝送ブロックの誤り検出に使用される。一般的には水平冗長符号（ＬＲＣ）が適用され、プロローグ部からインフォメーション部の最終バイトまでの排他的論理和１バイトが付加される。
【００２０】
ここに、Ｉブロック（Ｉｎｆｏｒｍａｔｉｏｎ ＢＬＯＣＫ）とは、データ伝送を行なう情報ブ ロックであり、Ｒブロック（Ｒｅｃｅｉｖｅ ｒｅａｄｙ ＢＬＯＣＫ）とは、受信した電文が異常であった場合、その旨を送信側に通知する、また、前回受信した電文の再送などを要求する受信準備完了ブロックであり、Ｓブロック（Ｓｕｐｅｒ ｖｉｓｏｒ ＢＬＯＣＫ）とは 、処理時間の延長や相手側送信データ長の拡張などを要求する管理ブロックである。
【００２１】
図５は、ノードアドレス（ＮＡＤ）の詳細を示している。ノードアドレスは、伝送ブロックの送信側および受信側のアドレスを示し、複数の論理接続が同時に存在（たとえば、入退出管理システム）する場合に、それらを区別するために使用される。
【００２２】
ビットｂ３〜ｂ１は送信側のアドレス（ＳＡＤ）を示し、ビットｂ７〜ｂ５は受信側のアドレス（ＤＡＤ）を示す。なお、ビットｂ８およびｂ４は、Ｖｐｐ端子（外部からＩＣカード内のデータメモリの書込み制御を行なうために使用）の状態制御に使用されるが、一般的に普及しているＩＣカードにては使用されていない。
【００２３】
接続装置（たとえば、端末装置１３）がＩＣカード１１へ送信する最初のブロックのＳＡＤおよびＤＡＤが、通信を行なう接続装置とＩＣカード１１それぞれのノードアドレスの組合わせを指定する。この論理接続以外のブロックにての通信は異なるＳＡＤとＤＡＤの組合わせにて実現される。なお、このアドレス方法を使用しない場合は、ＳＡＤおよびＤＡＤの値はともに「０」を設定する。「０」以外でＳＡＤとＤＡＤが同一の値を有するノードアドレスの組合わせは、ＩＳＯ／ＩＥＣ７８１６−３では将来使用のために留保されている。
【００２４】
図６は、ＩブロックのＰＣＢフォーマットを示している。Ｉブロックは、ＰＣＢのビットｂ８が「０」であることにて識別される。シーケンスビットｂ７は、Ｉブロックを送出する度に「１」を加算し、モジュロ２で計数される。すなわち、「０」と「１」を交互に送出することとなる。なお、シーケンスビットｂ７は、接続装置とＩＣカード１１にてそれぞれ独立して計数される。
【００２５】
また、１回のブロックにて伝送データの全てを送出できない場合、プロトコルのブロック連鎖機能があり、継続ブロック有無ビットｂ６に「１」を設定することで実現される。下記にＩブロックが取り得る４種類の値を示す。
１）００ｈ：シーケンスビット＝０、継続ブロック無し
２）４０ｈ：シーケンスビット＝１、継続ブロック無し
３）２０ｈ：シーケンスビット＝０、継続ブロック有り
４）６０ｈ：シーケンスビット＝１、継続ブロック有り
図７は、ＳブロックのＰＣＢフォーマットを示している。Ｓブロックは、ＰＣＢのビットｂ８，ｂ７がともに「１」であることにて識別される。レスポンスビットｂ６は、送信側がＳブロックの通知にて、その機能（たとえば、再同期要求）を要求する場合には「０」を設定したＳブロックを送信し、受信側がその機能を許容する場合には、レスポンスビットｂ６に「１」を設定したＳブロックの返信を行なう。Ｓブロックでは、受信側および送信側双方のシーケンスビットを初期化（０に戻す）する機能である再同期要求、送信側からのブロックのインフォメーション部を拡張する機能であるＩＦＳ（Ｉｎｆｏｒｍａｔｉｏｎ ｆｉｅｌｄ ｓｉｚｅ）変更、ブロック連鎖機能の中断を行なう機能であるアボート要求、ＩＣカードがＩブロックを受信後に、その処理がプロトコルで規定される処理時間を超過する場合に時間延長を行なう機能である監視時間延長要求が存在する。
【００２６】
下記にＳブロックが取り得る８種類の値を示す。なお、１）は接続装置からのみ出力され、ＩＣカード１１から出力（要求）されることはない。
１）Ｃ０ｈ：再同期リクエスト
２）Ｅ０ｈ：再同期レスポンス
３）Ｃ１ｈ：ＩＦＳ変更リクエスト
４）Ｅ１ｈ：ＩＦＳ変更レスポンス
５）Ｃ２ｈ：アボートリクエスト
６）Ｅ２ｈ：アボートレスポンス
７）Ｃ３ｈ：監視時間延長リクエスト
８）Ｅ３ｈ：監視時間延長レスポンス
図８は、ＲブロックのＰＣＢフォーマットを示している。Ｒブロックは、ＰＣＢのビットｂ８，ｂ７のそれぞれの値が「１，０」であることにて識別される。シーケンスビットｂ５は、次に受信を期待する送信側のＩブロックのシーケンスビットｂ７と同一の値を設定する。たとえば、受信したＩブロックのシーケンスビットｂ７が「１」と設定されていて、当該ブロックが無効ブロック（たとえば、パリティエラー）と判断した場合には、シーケンスビットｂ５を「１」に設定したＲブロックを送信してＩブロックの再送を要求する。この際、ＥＤＣまたはパリティエラーの場合は、エラー情報表示ビットｂ６，ｂ４〜ｂ１を「０」、「０００１」に、その他（たとえば、許容されていないフォーマットのＰＣＢを受信した場合など）のエラーの場合は、エラー情報表示ビットｂ６，ｂ４〜ｂ１を「０」、「００１０」に設定する。
【００２７】
また、Ｒブロックにては受信電文がブロック連鎖機能を使用している場合の肯定応答にも使用される。たとえば、受信したＩブロックのシーケンスビットｂ７が「１」と設定され、かつ、継続ブロック有無ビットｂ６が「１」と設定されている場合、送信側に次のブロックの送信を促す意味のシーケンスビットｂ５を「０」に設定したＲブロックを送信する。この際、正常ブロック通知のため、エラー表示ビットｂ６，ｂ４〜ｂ１を全て「０」に設定する。
【００２８】
下記にＲブロックが取り得る６種類の値を示す。
１）８０ｈ：シーケンスビット＝０を要求、正常（誤り無し）
２）９０ｈ：シーケンスビット＝１を要求、正常（誤り無し）
３）８１ｈ：シーケンスビット＝０を要求、ＥＤＣまたはパリティエラー
４）９１ｈ：シーケンスビット＝１を要求、ＥＤＣまたはパリティエラー
５）８２ｈ：シーケンスビット＝０を要求、その他エラー
６）９２ｈ：シーケンスビット＝１を要求、その他エラー
次に、図９に示すフローチャートを参照して本発明に係る処理動作について説明する。まず、ステップＳ１にて、端末装置１３からのリセット信号（制御信号）の解除が行なわれることにより、当該ＩＣカード１１は起動され、ステップＳ２に進む。ステップＳ２では、初期応答データであるアンサー・ツー・リセット（ＡＴＲ）を端末装置１３へ送信し、ステップＳ３に進む。ステップＳ２では、端末装置１３からの伝送ブロック受信待機状態となる。
【００２９】
ここで、伝送ブロック受信の開始を検出すると、ステップＳ４に進み、端末装置１３からの伝送ブロックの受信を開始し、ステップＳ５に進む。ステップＳ５では、各キャラクタのパリティチェックを行ない、正当であればステップＳ６に進む。ステップＳ６では、受信ブロックのＥＤＣチェックを行ない、正当であればステップＳ７に進む。ステップＳ７では、ＰＣＢの正当性チェック（図６、図７、図８のコーディングに適合しているか否か）を行ない、正当であればステップＳ８に進み、次の処理へ移行する。
【００３０】
ここに、上記ステップＳ５からＳ７の処理は、本発明における、初期応答データを外部装置に送信した後に最初に受信した第１の受信ブロックにエラーが検出されたか否かをチェックするエラーチェック手段に対応している。
【００３１】
ステップＳ５、Ｓ６、Ｓ７の各チェックにおいて、不正であると判断された場合（つまり、エラーが検出された場合）、ステップＳ９に進む。ステップＳ９では、データメモリ１０２のエリア１０２ａに格納された識別情報を参照し、ステップＳ１０にて当該識別情報よりＲブロックを出力するか否かを決定する。
【００３２】
すなわち、エリア１０２ａに格納された識別情報は、たとえば、図１０に示すように、３つのフラグＦ１，Ｆ２，Ｆ３から構成されている。フラグＦ１は、ステップＳ５のパリティチェックに対応していて、エラー検出時にＲブロックを出力する処理の場合は“１”にセットされ、Ｒブロックを出力しない処理の場合は“０”にセットされる。
【００３３】
そして、当該パリティチェックでエラーが検出された場合、当該フラグＦ１を参照し、“１”であればステップＳ１１に進み、図８のコーティングにしたがってＲブロックを生成して端末装置１３へ送信し、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。一方、フラグＦ１が“０”であれば、受信した伝送ブロックに対応するレスポンスを送信することはせず、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。
【００３４】
フラグＦ２は、ステップＳ６のＥＤＣチェックに対応していて、エラー検出時にＲブロックを出力する処理の場合は“１”にセットされ、Ｒブロックを出力しない処理の場合は“０”にセットされる。
【００３５】
そして、当該ＥＤＣチェックでエラーが検出された場合、当該フラグＦ２を参照し、“１”であればステップＳ１１に進み、図８のコーティングにしたがってＲブロックを生成して端末装置１３へ送信し、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。一方、フラグＦ２が“０”であれば、受信した伝送ブロックに対応するレスポンスを送信することはせず、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。
【００３６】
フラグＦ３は、ステップＳ７のＰＣＢチェックに対応していて、エラー検出時にＲブロックを出力する処理の場合は“１”にセットされ、Ｒブロックを出力しない処理の場合は“０”にセットされる。
【００３７】
そして、当該ＰＣＢチェックでエラーが検出された場合、当該フラグＦ３を参照し、“１”であればステップＳ１１に進み、図８のコーティングにしたがってＲブロックを生成して端末装置１３へ送信し、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。一方、フラグＦ３が“０”であれば、受信した伝送ブロックに対応するレスポンスを送信することはせず、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。
【００３８】
ここに、上記ステップＳ９，Ｓ１０の処理は、本発明における、最初に受信した第１の受信ブロックにエラーが検出された場合、識別情報記憶手段に記憶されている識別情報を参照することにより後続のエラー処理を決定するエラー処理決定手段に対応している。
【００３９】
このように、初期応答データ（ＡＴＲ）の送信後に最初に受信した第１の受信ブロックにてエラーが検出された場合、あらかじめデータメモリ１０２に格納された識別情報を参照することで後続のエラー処理を決定することにより、データメモリ１０２などにファイル構築や個別情報の書込みを行なうカード発行時などにブロックエラー処理を選択することが可能で、柔軟に各システムに適合することが可能となる。
【００４０】
なお、前記実施の形態では、ステップＳ５、Ｓ６、Ｓ７の各チェックにおいてエラーが検出された場合に、ステップＳ９，Ｓ１０にて識別情報を参照してＲブロックを出力するか否かを決定する場合について説明したが、必ずしもそのようにする必要はなく、たとえば、検出したエラーの種類により後続のエラー処理を決定するようにしてもよい。以下、その具体例について説明する。
【００４１】
たとえば、図１１に示すように、ステップＳ７のＰＣＢチェックにおいてエラーが検出された場合、ステップＳ１１に進み、Ｒブロックを生成して端末装置１３へ送信し、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。すなわち、ＰＣＢチェックの結果、エラーが検出された場合、識別情報を参照することなく、常に、あらかじめ定められた固定的なエラー処理（Ｒブロックの出力）を行なうものである。なお、ステップＳ５、Ｓ６の各チェックにおいてエラーが検出された場合は、前記実施の形態と同様な処理を行なう。
【００４２】
また、たとえば、図１２に示すように、ステップＳ５のパリティチェックにおいてエラーが検出された場合、受信した伝送ブロックに対応するレスポンスを送信することはせず、再度、ステップＳ３の伝送ブロック受信待機状態に移行する。すなわち、パリティチェックの結果、エラーが検出された場合、識別情報を参照することなく、常に、あらかじめ定められた固定的なエラー処理（何も出力しない）を行なうものである。なお、ステップＳ６、Ｓ７の各チェックにおいてエラーが検出された場合は、前記実施の形態と同様な処理を行なう。
【００４３】
【発明の効果】
以上詳述したように本発明によれば、当該携帯可能電子装置の発行時などにブロックエラー処理を選択することが可能で、柔軟に各システムに適合することが可能となる携帯可能電子装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＩＣカードを取扱うＩＣカードシステムの構成例を示すブロック図。
【図２】ＩＣカードの構成例を示すブロック図。
【図３】伝送プロトコルで送受信される伝送キャラクタの構成を示す図。
【図４】伝送プロトコルで送受信される伝送ブロックの構成を示す図。
【図５】ノードアドレス（ＮＡＤ）の詳細を示す図。
【図６】ＩブロックのＰＣＢフォーマットを示す図。
【図７】ＳブロックのＰＣＢフォーマットを示す図。
【図８】ＲブロックのＰＣＢフォーマットを示す図。
【図９】本発明に係る処理動作について説明するフローチャート。
【図１０】識別情報の構成を概略的に示す図。
【図１１】本発明に係る他の処理動作について説明するフローチャート。
【図１２】本発明に係るさらに他の処理動作について説明するフローチャート。
【符号の説明】
１１…ＩＣカード（携帯可能電子装置）、１２…カードリーダ・ライタ、１３…端末装置（外部装置）、１４…キーボード、１５…ＣＲＴディスプレイ装置、１６…プリンタ、１００…ＩＣチップ、１０１…制御素子（ＣＰＵ）、１０２…データメモリ（記憶手段）、１０２ａ…エリア（識別情報記憶手段）、１０３…ワーキングメモリ、１０４…プログラムメモリ、１０５…通信部。
Claims (4)
- 外部装置との間でデータの授受を行なうものであって、外部装置からの制御信号により起動され、起動後には起動開始を意味する初期応答データを外部装置に送信し、それ以降は複数のキャラクタを１つの単位としたブロック伝送方式にて外部装置との間で送受信を行なう携帯可能電子装置において、
第１の受信ブロックにてエラーが検出された場合の後続エラー処理を指定する識別情報をあらかじめ記憶している識別情報記憶手段と、
初期応答データを外部装置に送信した後に最初に受信した第１の受信ブロックにエラーが検出されたか否かをチェックするエラーチェック手段と、
このエラーチェック手段によるチェックの結果、最初に受信した第１の受信ブロックにエラーが検出された場合、前記識別情報記憶手段に記憶されている識別情報を参照することにより後続のエラー処理を決定するエラー処理決定手段と、
を具備したことを特徴とする携帯可能電子装置。 - 外部装置との間でデータの授受を行なうものであって、外部装置からの制御信号により起動され、起動後には起動開始を意味する初期応答データを外部装置に送信し、それ以降は複数のキャラクタを１つの単位としたブロック伝送方式にて外部装置との間で送受信を行なう携帯可能電子装置において、
第１の受信ブロックにてエラーが検出された場合の後続エラー処理を指定する識別情報をあらかじめ記憶している識別情報記憶手段と、
初期応答データを外部装置に送信した後に最初に受信した第１の受信ブロックにエラーが検出されたか否かをチェックするエラーチェック手段と、
このエラーチェック手段によるチェックの結果、最初に受信した第１の受信ブロックにエラーが検出された場合、当該エラーの種類により、前記識別情報記憶手段に記憶されている識別情報を参照することにより後続のエラー処理を決定する第１のエラー処理決定手段と、
前記エラーチェック手段によるチェックの結果、最初に受信した第１の受信ブロックにエラーが検出された場合、当該エラーの種類により、あらかじめ定められた固定的なエラー処理に決定する第２のエラー処理決定手段と、
を具備したことを特徴とする携帯可能電子装置。 - 前記前記識別情報記憶手段に記憶された識別情報は外部から書換え可能であることを特徴とする請求項１または請求項２記載の携帯可能電子装置。
- 前記初期応答データは、ＩＳＯ／ＩＥＣ７８１６−３にて規定されるアンサー・ツー・リセット（ＡＴＲ）であることを特徴とする請求項１または請求項２記載の携帯可能電子装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002239575A JP2004078685A (ja) | 2002-08-20 | 2002-08-20 | 携帯可能電子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002239575A JP2004078685A (ja) | 2002-08-20 | 2002-08-20 | 携帯可能電子装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004078685A true JP2004078685A (ja) | 2004-03-11 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2002239575A Pending JP2004078685A (ja) | 2002-08-20 | 2002-08-20 | 携帯可能電子装置 |
Country Status (1)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015184692A (ja) * | 2014-03-20 | 2015-10-22 | 大日本印刷株式会社 | 情報処理装置、情報処理方法、及び情報処理プログラム |
-
2002
- 2002-08-20 JP JP2002239575A patent/JP2004078685A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2015184692A (ja) * | 2014-03-20 | 2015-10-22 | 大日本印刷株式会社 | 情報処理装置、情報処理方法、及び情報処理プログラム |
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