JP2004072638A

JP2004072638A - Distributed amplifier

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Publication number: JP2004072638A
Application number: JP2002232097A
Authority: JP
Inventors: Masaru Sato; 佐藤　優
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-08-08
Filing date: 2002-08-08
Publication date: 2004-03-04

Abstract

<P>PROBLEM TO BE SOLVED: To obtain high gain in a wide frequency band in a differential distributed amplifier. <P>SOLUTION: A Darlington amplifier is constituted by connecting a gate terminal of a first primary stage source grounding MOSFET (metal oxide semiconductor field effect transistor) 51 with a transmission track 1 on the input side, connecting a drain terminal with a gate terminal of a first rear stage source grounding MOSFET 52 and connecting a drain terminal of the first rear stage source grounding MOSFET 52 with a transmission track 3 on the output side. A Darlington amplifier is constituted by connecting a gate terminal of a second primary stage source grounding MOSFET 53 with a transmission track 2 on the input side, connecting a drain terminal with a gate terminal of a second rear stage source grounding MOSFET 54 and connecting a drain terminal of the second rear stage source grounding MOSFET 54 with a transmission track 4 on the output side. Such Darlington amplifiers are used as the respective amplifier elements 41, 42 to be connected between the transmission tracks 1, 2 on the input sides and the transmission tracks 3, 4 on the output sides of the differential distributed amplifier. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、分布増幅器に関し、特に光通信システムにおけるベースバンド増幅器などに使用される差動型の分布増幅器に関する。
【０００２】
光通信システムを構成するディジタル回路の中には、差動信号を扱う回路がある。このようなディジタル回路への入力信号のレベルを一定以上にするため、ディジタル回路の前段に増幅器が配置されることがある。ところで、光通信システムにおいて用いられるベースバンド増幅器には、数十ｋＨｚ〜数十ＧＨｚと非常に広い周波数帯域において一定の利得を保つという性能が求められる。このため、ベースバンド増幅器は、集中定数型の増幅器ではなく、分布増幅器により構成される。
【０００３】
【従来の技術】
図１９は、従来の差動型分布増幅器の構成を示す回路図である。図１９に示すように、差動信号が入力される一対の入力側伝送線路１，２、一対の出力側伝送線路３，４、および増幅器素子として差動対をなす複数対のソース接地トランジスタ２１，２２，２３，２４が設けられている（図１９には、２対のみ示されている）。
【０００４】
ソース接地トランジスタ２１，２２，２３，２４の各対において、一方のトランジスタ２１，２３のゲート端子およびドレイン端子は、それぞれ一方の入力側伝送線路（以下、入力側（＋）伝送線路とする）１および一方の出力側伝送線路（以下、出力側（＋）伝送線路とする）３に接続されている。また、他方のトランジスタ２２，２４のゲート端子およびドレイン端子は、それぞれ他方の入力側伝送線路（以下、入力側（−）伝送線路とする）２および他方の出力側伝送線路（以下、出力側（−）伝送線路とする）４に接続されている。
【０００５】
図１９において、Ｌ１１は、入力側（＋）伝送線路１の、その入力端子１１と、これに最も近い一段目のソース接地トランジスタ２１との間のインダクタ成分である。Ｌ１２およびＬ１３は、入力側（＋）伝送線路１の、２段目以降の隣り合うソース接地トランジスタ間のインダクタ成分である。Ｌ１４は、入力側（＋）伝送線路１の、それに接続された終端抵抗１２と、これに最も近い最終段のソース接地トランジスタ２３との間のインダクタ成分である。
【０００６】
同様に、Ｌ２１、Ｌ２２、Ｌ２３およびＬ２４は、入力側（−）伝送線路２の、入力端子１３と終端抵抗１４との間のインダクタ成分である。また、Ｌ３１、Ｌ３２、Ｌ３３およびＬ３４は、出力側（＋）伝送線路３の、終端抵抗１５と出力端子１６との間のインダクタ成分である。Ｌ４１、Ｌ４２、Ｌ４３およびＬ４４は、出力側（−）伝送線路４の、終端抵抗１７と出力端子１８との間のインダクタ成分である。
【０００７】
一般に、分布増幅器は、集中定数型の増幅器に比べて利得が小さいので、十分な利得を得るためには、増幅器素子であるトランジスタの段数を増やす必要がある。あるいは、図２０に示すように、分布型増幅器３１の前段や後段に集中定数型増幅器３２，３３を設ける必要がある（たとえば特願平９−５０３４８５号など）。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来の分布増幅器において、増幅器素子の段数を増やしても、いずれ利得が飽和してしまうため、十分な利得が得られないという問題点がある。また、集中定数型増幅器と組み合わせた場合には、集中定数型増幅器の高周波領域における周波数帯域が分布増幅器よりも狭いため、増幅器全体の帯域が制限されてしまうという問題点がある。
【０００９】
本発明は、上記問題点に鑑みてなされたものであって、広い周波数帯域において高利得が得られる差動型の分布増幅器を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明は、差動型の分布増幅器の各増幅器素子として、トランジスタをダーリントン接続した構成のダーリントン増幅器を用いることを特徴とする。この発明によれば、各増幅器素子をダーリントン増幅器で構成したため、単純なソース接地トランジスタや、トランジスタをカスコード接続したものを増幅器素子に用いたものに比べて、増幅器素子一段当たりの利得が増加するので、ＭＡＧ（Ｍａｘｉｍｕｍ　Ａｖａｉｌａｂｌｅ　Ｇａｉｎ）の値が大きくなり、大きな利得を引き出すことが可能となる。ここで、ＭＡＧとは、「入出力ともインピーダンス整合を取った場合にＦＥＴに入力する電力に対する負荷インピーダンスに出力する電力の比」（「新ミリ波技術」、オーム社、Ｐ１７２より）で定義される。
【００１１】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図１６は、本発明の実施の形態にかかる差動型分布増幅器の構成を示す回路図である。図１６に示すように、一対の入力側伝送線路１，２と一対の出力側伝送線路３，４との間に並列に接続される複数（図１６には、２個のみ示されている）の差動型増幅器素子４１，４２として、ダーリントン増幅器が用いられている。
【００１２】
図１６では、入力側（＋）伝送線路１、入力側（−）伝送線路２、出力側（＋）伝送線路３および出力側（−）伝送線路４は、それぞれＬ１１〜Ｌ１４、Ｌ２１〜Ｌ２４、Ｌ３１〜Ｌ３４およびＬ４１〜Ｌ４４のインダクタによって表されているが、それぞれ物理的な線路によって構成されていてもよい。伝送線路の長さもしくは特性インピーダンスを適切に選択することによって、任意のインダクタを得ることができる。また、出力側（＋）伝送線路３および出力側（−）伝送線路４には、それぞれＤＣカット用のコンデンサ１９，２０が接続されているが、これらのコンデンサ１９，２０は必須ではない。その他の構成は、図１９に示す従来構成と同様であるため、図１９と同一の符号を付して説明を省略する。
【００１３】
（差動型増幅器素子４１，４２の第１の構成例）
図１は、差動型増幅器素子４１，４２の構成の第１の例を示す回路図である。この第１の構成は、入力側（＋）伝送線路１に接続される入力端子４３にゲート端子が接続された第１の初段ソース接地ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）５１と、第１の初段ソース接地ＭＯＳＦＥＴ５１のドレイン端子にゲート端子が接続された（すなわち、ダーリントン接続された）第１の後段ソース接地ＭＯＳＦＥＴ５２とからなるダーリントン増幅器を有する。第１の後段ソース接地ＭＯＳＦＥＴ５２のドレイン端子は、出力側（＋）伝送線路３に接続される出力端子４５に接続されている。
【００１４】
また、入力側（−）伝送線路２に接続される入力端子４４にゲート端子が接続された第２の初段ソース接地ＭＯＳＦＥＴ５３と、第２の初段ソース接地ＭＯＳＦＥＴ５３のドレイン端子にゲート端子が接続（ダーリントン接続）された第２の後段ソース接地ＭＯＳＦＥＴ５４とからなるダーリントン増幅器を有する。第２の後段ソース接地ＭＯＳＦＥＴ５４のドレイン端子は、出力側（−）伝送線路４に接続される出力端子４６に接続されている。
【００１５】
第１の初段ソース接地ＭＯＳＦＥＴ５１のソース端子および第２の初段ソース接地ＭＯＳＦＥＴ５３のソース端子は、第１の定電流源５５のプラス側端子に接続されている。第１の定電流源５５のマイナス側端子は、負の電源電位ＶＳＳの印加点に接続されている。第１の初段ソース接地ＭＯＳＦＥＴ５１のドレイン端子および第２の初段ソース接地ＭＯＳＦＥＴ５３のドレイン端子には、それぞれ第１の負荷抵抗５７および第２の負荷抵抗５８を介してバイアス電源５９が接続されており、それぞれドレインバイアスが印加される。
【００１６】
第１の後段ソース接地ＭＯＳＦＥＴ５２のソース端子および第２の後段ソース接地ＭＯＳＦＥＴ５４のソース端子は、第２の定電流源５６のプラス側端子に接続されている。第２の定電流源５６のマイナス側端子は、負の電源電位ＶＳＳの印加点に接続されている。
【００１７】
図２に、上述した第１の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、それぞれ単相の場合のＭＡＧを比較した特性図の一例を示す。図２より明らかなように、ダーリントン増幅器のほうが、広い周波数範囲にわたってＭＡＧの値が大きくなっている。これは、単相の場合に限らず、差動型の場合でも同様である。したがって、差動型増幅器素子４１，４２としてダーリントン増幅器を用いて分布増幅器を構成したほうが、広い帯域を保ったまま大きな利得を得ることができる。
【００１８】
（差動型増幅器素子４１，４２の第２の構成例）
図３は、差動型増幅器素子４１，４２の構成の第２の例を示す回路図である。この第２の構成は、図１に示す第１の構成において、第１の負荷抵抗５７および第２の負荷抵抗５８に、それぞれ第１のインダクタ６０および第２のインダクタ６１を直列に接続した構成となっている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００１９】
図１に示す第１の構成では、第１の後段ソース接地ＭＯＳＦＥＴ５２および第２の後段ソース接地ＭＯＳＦＥＴ５４の各ゲート端子における入力容量の影響によって、高周波領域においてインピーダンスが小さくなり、増幅度が低下してしまう。それに対して、図３に示す第２の構成では、第１および第２のインダクタ６０，６１を追加したことにより、高周波領域における増幅度の低下が抑制されている。
【００２０】
図４に、上述した第２の構成のダーリントン増幅器の単相の構成についてＭＡＧの特性図の一例を示す。比較のため、従来の単純なソース接地ＦＥＴよりなる単相の増幅器のＭＡＧのグラフも示す。図２と比べて、図４のほうが、高周波領域において初段ソース接地ＭＯＳＦＥＴの利得が大きくなっている。差動型の場合でも同様である。したがって、差動型増幅器素子４１，４２として第２の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、高周波領域の利得がより大きくなるので、帯域をより広げることができる。なお、追加した第１および第２のインダクタ６０，６１を、伝送線路を長く引き伸ばすことによって構成することもできる。
【００２１】
（差動型増幅器素子４１，４２の第３の構成例）
図５は、差動型増幅器素子４１，４２の構成の第３の例を示す回路図である。この第３の構成は、図１に示す第１の構成において、第１の初段ソース接地ＭＯＳＦＥＴ５１のドレイン端子と第１の後段ソース接地ＭＯＳＦＥＴ５２のゲート端子との間、および第２の初段ソース接地ＭＯＳＦＥＴ５３のドレイン端子と第２の後段ソース接地ＭＯＳＦＥＴ５４のゲート端子との間に、それぞれ第３のインダクタ６２および第４のインダクタ６３を接続した構成となっている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００２２】
第３のインダクタ６２および第４のインダクタ６３は、高周波領域において、第１の後段ソース接地ＭＯＳＦＥＴ５２および第２の後段ソース接地ＭＯＳＦＥＴ５４の各ゲート端子における入力容量の影響を低減するように働く。したがって、高周波領域において、第１の初段ソース接地ＭＯＳＦＥＴ５１のドレイン端子から見た第１の後段ソース接地ＭＯＳＦＥＴ５２のゲート端子のインピーダンス、および第２の初段ソース接地ＭＯＳＦＥＴ５３のドレイン端子から見た第２の後段ソース接地ＭＯＳＦＥＴ５４のゲート端子のインピーダンスが、大きく見えることになり、高周波における利得低下が抑制される。
【００２３】
図６に、上述した第３の構成のダーリントン増幅器の単相の構成についてＭＡＧの特性図を示す。比較のため、従来の単純なソース接地ＦＥＴよりなる単相の増幅器のＭＡＧのグラフも示す。図２と比べて、図６では、４０ＧＨｚ付近まで利得が大きくなっている。差動型の場合でも同様である。したがって、差動型増幅器素子４１，４２として第３の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、高周波領域の利得がより大きくなる。なお、追加した第３および第４のインダクタ６２，６３を、伝送線路を長く引き伸ばすことによって構成することもできる。
【００２４】
（差動型増幅器素子４１，４２の第４の構成例）
図７は、差動型増幅器素子４１，４２の構成の第４の例を示す回路図である。この第４の構成は、図１に示す第１の構成において、第１の後段ソース接地ＭＯＳＦＥＴ５２のドレイン端子と出力端子４５との間に、第１の後段ソース接地ＭＯＳＦＥＴ５２に対してカスコード接続した第１のゲート接地ＭＯＳＦＥＴ６４を設け、また、第２の後段ソース接地ＭＯＳＦＥＴ５４のドレイン端子と出力端子４６との間に、第２の後段ソース接地ＭＯＳＦＥＴ５４に対してカスコード接続した第２のゲート接地ＭＯＳＦＥＴ６５を設けた構成となっている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００２５】
第１のゲート接地ＭＯＳＦＥＴ６４のゲート端子は、接地コンデンサ６６を介して接地されている。また、第１のゲート接地ＭＯＳＦＥＴ６４のゲート端子には、ゲートバイアスが印加されている。同様に、第２のゲート接地ＭＯＳＦＥＴ６５のゲート端子は、接地コンデンサ６７を介して接地されている。また、第２のゲート接地ＭＯＳＦＥＴ６５のゲート端子には、ゲートバイアスが印加されている。
【００２６】
図８に、上述した第４の構成のダーリントン増幅器の単相の構成についてＭＡＧの特性図を示す。比較のため、従来の単純なソース接地ＦＥＴよりなる単相の増幅器のＭＡＧのグラフも示す。図２と比べて、図８では、十分に大きな利得が得られている。これは、カスコード増幅器が、トランジスタのミラー容量を減らすことができるからである。差動型の場合でも同様である。したがって、差動型増幅器素子４１，４２として第４の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、高周波領域の利得がより大きくなる。
【００２７】
（差動型増幅器素子４１，４２の第５の構成例）
図９は、差動型増幅器素子４１，４２の構成の第５の例を示す回路図である。この第５の構成は、図７に示す第４の構成において、上述した第２の構成（図３参照）と同様に、第１の負荷抵抗５７および第２の負荷抵抗５８に、それぞれ第１のインダクタ６０および第２のインダクタ６１を直列に接続した構成となっている。その他の構成は図７に示す第４の構成と同じであるので、同一の符号を付して説明を省略する。この第５の構成でも、カスコード増幅器によりトランジスタのミラー容量が減るので、差動型増幅器素子４１，４２として第５の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、高周波領域の利得がより大きくなる。
【００２８】
（差動型増幅器素子４１，４２の第６の構成例）
図１０は、差動型増幅器素子４１，４２の構成の第６の例を示す回路図である。この第６の構成は、図７に示す第４の構成において、カスコード接続された第１の後段ソース接地ＭＯＳＦＥＴ５２および第１のゲート接地ＭＯＳＦＥＴ６４の代わりに、第１のデュアルゲートトランジスタ６８を用い、また、カスコード接続された第２の後段ソース接地ＭＯＳＦＥＴ５４および第２のゲート接地ＭＯＳＦＥＴ６５の代わりに、第２のデュアルゲートトランジスタ６９を用いた構成となっている。その他の構成は図７に示す第４の構成と同じであるので、同一の符号を付して説明を省略する。この第６の構成でも、デュアルゲートトランジスタ６８，６９によりミラー容量が小さくなるので、差動型増幅器素子４１，４２として第６の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、高周波領域の利得がより大きくなる。
【００２９】
（差動型増幅器素子４１，４２の第７の構成例）
図１１は、差動型増幅器素子４１，４２の構成の第７の例を示す回路図である。この第７の構成は、図１に示す第１の構成において、帯域を広げるために、第１の初段ソース接地ＭＯＳＦＥＴ５１のゲート端子と入力端子４３との間、および第２の初段ソース接地ＭＯＳＦＥＴ５３のゲート端子と入力端子４４との間に、それぞれコンデンサ７０およびコンデンサ７１を接続した構成となっている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００３０】
図１２に、上述した第７の構成のダーリントン増幅器の単相の構成についてＭＡＧの特性図を示す。比較のため、従来の単純なソース接地ＦＥＴよりなる単相の増幅器のＭＡＧのグラフも示す。コンデンサ７０，７１が接続されていることによって、入力側伝送線路１，２から見た第１の初段ソース接地ＭＯＳＦＥＴ５１および第２の初段ソース接地ＭＯＳＦＥＴ５３の入力容量が小さくなり、広帯域化が可能となる。差動型の場合でも同様である。したがって、差動型増幅器素子４１，４２として第７の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、利得および帯域を向上させることができる。
【００３１】
（差動型増幅器素子４１，４２の第８の構成例）
図１３は、差動型増幅器素子４１，４２の構成の第８の例を示す回路図である。この第８の構成は、図１に示す第１の構成において、入力端子４３と第１の初段ソース接地ＭＯＳＦＥＴ５１のゲート端子との間、および入力端子４４と第２の初段ソース接地ＭＯＳＦＥＴ５３のゲート端子との間に、それぞれソースフォロアとなる第１のドレイン接地ＭＯＳＦＥＴ７２および第２のドレイン接地ＭＯＳＦＥＴ７３が設けられた構成となっている。
【００３２】
第１のドレイン接地ＭＯＳＦＥＴ７２のゲート端子、ドレイン端子およびソース端子は、それぞれ入力端子４３、正電源７４および第３の定電流源７５のプラス側端子に接続されている。第３の定電流源７５のマイナス側端子は、負の電源電位ＶＳＳの印加点に接続されている。同様に、第２のドレイン接地ＭＯＳＦＥＴ７３のゲート端子、ドレイン端子およびソース端子は、それぞれ入力端子４４、正電源７６および第４の定電流源７７のプラス側端子に接続されている。第４の定電流源７７のマイナス側端子は、負の電源電位ＶＳＳの印加点に接続されている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００３３】
第１のドレイン接地ＭＯＳＦＥＴ７２および第２のドレイン接地ＭＯＳＦＥＴ７３の各ゲート幅は、第１の初段ソース接地ＭＯＳＦＥＴ５１および第１の後段ソース接地ＭＯＳＦＥＴ５２の各ゲート幅、並びに第２の初段ソース接地ＭＯＳＦＥＴ５３および第２の後段ソース接地ＭＯＳＦＥＴ５４の各ゲート幅よりも小さくなっている。これによって、入力側伝送線路１，２から見た第１の初段ソース接地ＭＯＳＦＥＴ５１および第２の初段ソース接地ＭＯＳＦＥＴ５３の入力容量が小さくなり、広帯域化が可能となる。したがって、差動型増幅器素子４１，４２として第８の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、利得および帯域を向上させることができる。
【００３４】
（差動型増幅器素子４１，４２の第９の構成例）
図１４は、差動型増幅器素子４１，４２の構成の第９の例を示す回路図である。この第９の構成は、図１に示す第１の構成において、入力端子４３と第１の初段ソース接地ＭＯＳＦＥＴ５１のゲート端子との間、および入力端子４４と第２の初段ソース接地ＭＯＳＦＥＴ５３のゲート端子との間に、第３のゲート接地ＭＯＳＦＥＴ７８および第４のゲート接地ＭＯＳＦＥＴ７９が設けられた構成となっている。
【００３５】
第３のゲート接地ＭＯＳＦＥＴ７８のゲート端子は、接地コンデンサ８０を介して接地されている。また、第３のゲート接地ＭＯＳＦＥＴ７８のゲート端子には、ゲートバイアスが印加されている。第３のゲート接地ＭＯＳＦＥＴ７８のソース端子は入力端子４３に接続されており、ドレイン端子は第１の初段ソース接地ＭＯＳＦＥＴ５１のゲート端子と第５の定電流源８１に接続されている。同様に、第４のゲート接地ＭＯＳＦＥＴ７９のゲート端子は、接地コンデンサ８２を介して接地されている。また、第４のゲート接地ＭＯＳＦＥＴ７９のゲート端子には、ゲートバイアスが印加されている。第４のゲート接地ＭＯＳＦＥＴ７９のソース端子は入力端子４４に接続されており、ドレイン端子は第２の初段ソース接地ＭＯＳＦＥＴ５３のゲート端子と第６の定電流源８３に接続されている。その他の構成は図１に示す第１の構成と同じであるので、同一の符号を付して説明を省略する。
【００３６】
ゲート接地ＭＯＳＦＥＴ７８，７９の動作抵抗は、高周波領域では負性抵抗となるため、高周波での利得が増加する。したがって、差動型増幅器素子４１，４２として第９の構成のダーリントン増幅器を用いて分布増幅器を構成すれば、利得および帯域を向上させることができる。
【００３７】
（差動型増幅器素子４１，４２の第１０の構成例）
上述した第１〜第９の構成では、差動型増幅器素子４１，４２をＦＥＴで構成したが、たとえばバイポーラトランジスタを用いて構成してもよい。バイポーラトランジスタを用いた構成とする場合には、ＦＥＴのドレイン端子、ゲート端子およびソース端子は、それぞれバイポーラトランジスタのコレクタ端子、ベース端子およびエミッタ端子に相当する。図１５に、差動型増幅器素子４１，４２の第１０の構成例として、バイポーラトランジスタを用いた例を示す。
【００３８】
第１の初段バイポーラトランジスタ９１のベース端子、エミッタ端子およびコレクタ端子は、それぞれ入力端子４３、第１の後段バイポーラトランジスタ９２のベース端子および出力端子４５に接続されている。第１の後段バイポーラトランジスタ９２のエミッタ端子およびコレクタ端子は、それぞれ定電流源５５のプラス側端子および出力端子４５に接続されている。定電流源５５のマイナス側端子は、負の電源電位ＶＳＳの印加点に接続されている。
【００３９】
同様に、第２の初段バイポーラトランジスタ９３のベース端子、エミッタ端子およびコレクタ端子は、それぞれ入力端子４４、第２の後段バイポーラトランジスタ９４のベース端子および出力端子４６に接続されている。第２の後段バイポーラトランジスタ９４のエミッタ端子およびコレクタ端子は、それぞれ定電流源５５のプラス側端子および出力端子４６に接続されている。このようなバイポーラトランジスタで構成された差動型増幅器素子４１，４２を用いて分布増幅器を構成した場合にも、広帯域化が可能である。
【００４０】
なお、ＦＥＴやバイポーラトランジスタに限らず、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）やＨＢＴ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などを用いて差動型増幅器素子４１，４２を構成しても同様の効果が得られる。
【００４１】
上述した実施の形態によれば、差動型分布増幅器の差動型増幅器素子４１，４２をダーリントン増幅器で構成したため、単純なソース接地トランジスタや、トランジスタをカスコード接続したものを増幅器素子に用いたものに比べて、増幅器素子一段当たりの利得が増加し、分布増幅器全体の利得が上昇する。したがって、広い周波数帯域において高利得が得られる差動型の分布増幅器が得られる。
【００４２】
また、単相型の分布増幅器においても、増幅器素子として上述した各構成のダーリントン増幅器の単相分を用いることにより、広い周波数帯域において高利得が得られるという効果が得られる。一例として、図７に示す構成のダーリントン増幅器の単相分を増幅器素子として用いた分布増幅器（実施例）と、カスコード増幅器を増幅器素子として用いた分布増幅器（従来例）とで、利得や帯域を比較したシミュレーション結果を図１７および図１８に示す。図１７は、利得を同じにして帯域を比較したものであり、同図より、実施例のほうが従来例よりも帯域が広がっていることがわかる。また、図１８は、帯域を同じにして利得を比較したものであり、同図より、実施例のほうが従来例よりも利得が高いことがわかる。
【００４３】
以上において本発明は、上述した実施の形態に限らず、種々変更可能であり、入力側伝送線路と出力側伝送線路との間に並列に接続された複数の増幅器素子がダーリントン増幅器で構成されていればよい。
【００４４】
（付記１）第１の入力側伝送線路および第２の入力側伝送線路と、
第１の出力側伝送線路および第２の出力側伝送線路と、
前記第１の入力側伝送線路により伝送されてきた信号を入力とする第１の初段トランジスタと、
前記第１の初段トランジスタの出力信号を入力とし、前記第１の出力側伝送線路に増幅信号を出力する第１の後段トランジスタと、
前記第２の入力側伝送線路により伝送されてきた信号を入力とする第２の初段トランジスタと、
前記第２の初段トランジスタの出力信号を入力とし、前記第２の出力側伝送線路に増幅信号を出力する第２の後段トランジスタと、
を具備することを特徴とする分布増幅器。
【００４５】
（付記２）前記第１の初段トランジスタの負荷抵抗に直列に接続された第１のインダクタと、
前記第２の初段トランジスタの負荷抵抗に直列に接続された第２のインダクタと、
をさらに具備することを特徴とする付記１に記載の分布増幅器。
【００４６】
（付記３）前記第１の初段トランジスタの出力端子と、前記第１の後段トランジスタの入力端子との間に接続された第３のインダクタと、
前記第２の初段トランジスタの出力端子と、前記第２の後段トランジスタの入力端子との間に接続された第４のインダクタと、
をさらに具備することを特徴とする付記１または２に記載の分布増幅器。
【００４７】
（付記４）前記第１の後段トランジスタにカスコード接続された第５のトランジスタと、
前記第２の後段トランジスタにカスコード接続された第６のトランジスタと、をさらに具備することを特徴とする付記１〜３のいずれか一つに記載の分布増幅器。
【００４８】
（付記５）前記第１の後段トランジスタおよび前記第２の後段トランジスタは、デュアルゲートトランジスタであることを特徴とする付記１〜３のいずれか一つに記載の分布増幅器。
【００４９】
（付記６）前記第１の初段トランジスタの入力端子と、前記第１の入力側伝送線路との間、および前記第２の初段トランジスタの入力端子と、前記第２の入力側伝送線路との間に、それぞれコンデンサが接続されていることを特徴とする付記１〜５のいずれか一つに記載の分布増幅器。
【００５０】
（付記７）前記第１の初段トランジスタの入力端子と、前記第１の入力側伝送線路との間に、前記第１の入力側伝送線路により伝送されてきた信号がゲート端子に入力され、かつソース端子から出力される信号を前記第１の初段トランジスタの入力端子に供給するドレイン接地の第７のトランジスタと、
前記第２の初段トランジスタの入力端子と、前記第２の入力側伝送線路との間に、前記第２の入力側伝送線路により伝送されてきた信号がゲート端子に入力され、かつソース端子から出力される信号を前記第２の初段トランジスタの入力端子に供給するドレイン接地の第８のトランジスタと、
をさらに具備し、
前記第７のトランジスタおよび前記第８のトランジスタの各ゲート幅は、前記第１の初段トランジスタ、前記第１の後段トランジスタ、前記第２の初段トランジスタおよび前記第２の後段トランジスタの各ゲート幅よりも小さいことを特徴とする付記１〜６のいずれか一つに記載の分布増幅器。
【００５１】
（付記８）前記第１の初段トランジスタの入力端子と、前記第１の入力側伝送線路との間に、前記第１の入力側伝送線路により伝送されてきた信号がソース端子に入力され、かつドレイン端子から出力される信号を前記第１の初段トランジスタの入力端子に供給するゲート接地の第９のトランジスタと、
前記第２の初段トランジスタの入力端子と、前記第２の入力側伝送線路との間に、前記第２の入力側伝送線路により伝送されてきた信号がソース端子に入力され、かつドレイン端子から出力される信号を前記第２の初段トランジスタの入力端子に供給するゲート接地の第１０のトランジスタと、
をさらに具備することを特徴とする付記１〜６のいずれか一つに記載の分布増幅器。
【００５２】
（付記９）前記第１の初段トランジスタ、前記第１の後段トランジスタ、前記第２の初段トランジスタおよび前記第２の後段トランジスタは、バイポーラトランジスタであることを特徴とする付記１に記載の分布増幅器。
【００５３】
（付記１０）入力側伝送線路と、
出力側伝送線路と、
前記入力側伝送線路により伝送されてきた信号を入力とする初段トランジスタと、
前記初段トランジスタの出力信号を入力とし、前記出力側伝送線路に増幅信号を出力する後段トランジスタと、
を具備することを特徴とする分布増幅器。
【００５４】
（付記１１）前記初段トランジスタの負荷抵抗にインダクタが直列に接続されていることを特徴とする付記１０に記載の分布増幅器。
【００５５】
（付記１２）前記初段トランジスタの出力端子と前記後段トランジスタの入力端子との間にインダクタが接続されていることを特徴とする付記１０または１１に記載の分布増幅器。
【００５６】
（付記１３）前記後段トランジスタにトランジスタがカスコード接続されていることを特徴とする付記１０〜１２のいずれか一つに記載の分布増幅器。
【００５７】
（付記１４）前記後段トランジスタはデュアルゲートトランジスタであることを特徴とする付記１０〜１２のいずれか一つに記載の分布増幅器。
【００５８】
（付記１５）前記初段トランジスタの入力端子と前記入力側伝送線路との間にコンデンサが接続されていることを特徴とする付記１０〜１４のいずれか一つに記載の分布増幅器。
【００５９】
（付記１６）前記初段トランジスタの入力端子と前記入力側伝送線路との間に、前記入力側伝送線路により伝送されてきた信号がゲート端子に入力され、かつソース端子から出力される信号を前記初段トランジスタの入力端子に供給するドレイン接地トランジスタが接続されており、該ドレイン接地トランジスタの各ゲート幅は、前記初段トランジスタおよび前記後段トランジスタの各ゲート幅よりも小さいことを特徴とする付記１０〜１５のいずれか一つに記載の分布増幅器。
【００６０】
（付記１７）前記初段トランジスタの入力端子と前記入力側伝送線路との間に、前記入力側伝送線路により伝送されてきた信号がソース端子に入力され、かつドレイン端子から出力される信号を前記初段トランジスタの入力端子に供給するゲート接地トランジスタが接続されていることを特徴とする付記１０〜１５のいずれか一つに記載の分布増幅器。
【００６１】
（付記１８）前記初段トランジスタおよび前記後段トランジスタはバイポーラトランジスタであることを特徴とする付記１０に記載の分布増幅器。
【００６２】
【発明の効果】
本発明によれば、差動型分布増幅器の各増幅器素子をダーリントン増幅器で構成したため、単純なソース接地トランジスタや、トランジスタをカスコード接続したものを増幅器素子に用いたものに比べて、増幅器素子一段当たりの利得が増加し、分布増幅器全体の利得が上昇する。したがって、広い周波数帯域において高利得が得られる差動型の分布増幅器が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第１の例を示す回路図である。
【図２】図１に示す第１の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、周波数に対するＭＡＧの関係を示す特性図である。
【図３】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第２の例を示す回路図である。
【図４】図３に示す第２の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、周波数に対するＭＡＧの関係を示す特性図である。
【図５】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第３の例を示す回路図である。
【図６】図５に示す第３の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、周波数に対するＭＡＧの関係を示す特性図である。
【図７】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第４の例を示す回路図である。
【図８】図７に示す第４の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、周波数に対するＭＡＧの関係を示す特性図である。
【図９】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第５の例を示す回路図である。
【図１０】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第６の例を示す回路図である。
【図１１】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第７の例を示す回路図である。
【図１２】図１１に示す第７の構成のダーリントン増幅器と、従来の単純なソース接地ＦＥＴよりなる増幅器とについて、周波数に対するＭＡＧの関係を示す特性図である。
【図１３】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第８の例を示す回路図である。
【図１４】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第９の例を示す回路図である。
【図１５】本発明の実施の形態にかかる差動型分布増幅器に用いられる差動型増幅器素子の構成の第１０の例を示す回路図である。
【図１６】本発明の実施の形態にかかる差動型分布増幅器の構成を示す回路図である。
【図１７】ダーリントン増幅器を用いた分布増幅器（実施例）と、カスコード増幅器を用いた分布増幅器（従来例）とで、同じ利得での帯域を比較したシミュレーション結果を示す図である。
【図１８】ダーリントン増幅器を用いた分布増幅器（実施例）と、カスコード増幅器を用いた分布増幅器（従来例）とで、同じ帯域での利得を比較したシミュレーション結果を示す図である。
【図１９】従来の差動型分布増幅器の構成を示す回路図である。
【図２０】従来の差動型分布増幅器と集中定数型増幅器とを組み合わせた増幅器を示す図である。
【符号の説明】
１　第１の入力側伝送線路（入力側（＋）伝送線路）
２　第２の入力側伝送線路（入力側（−）伝送線路）
３　第１の出力側伝送線路（出力側（＋）伝送線路）
４　第２の出力側伝送線路（出力側（−）伝送線路）
５１　第１の初段トランジスタ（第１の初段ソース接地ＭＯＳＦＥＴ）
５２　第１の後段トランジスタ（第１の後段ソース接地ＭＯＳＦＥＴ）
５３　第２の初段トランジスタ（第２の初段ソース接地ＭＯＳＦＥＴ）
５４　第２の後段トランジスタ（第２の後段ソース接地ＭＯＳＦＥＴ）
５７，５８　負荷抵抗
６０　第１のインダクタ
６１　第２のインダクタ
６２　第３のインダクタ
６３　第４のインダクタ
６４　第５のトランジスタ（第１のゲート接地ＭＯＳＦＥＴ）
６５　第６のトランジスタ（第２のゲート接地ＭＯＳＦＥＴ）
６８，６９　デュアルゲートトランジスタ
７０，７１　コンデンサ
７２　第７のトランジスタ（第１のドレイン接地ＭＯＳＦＥＴ）
７３　第８のトランジスタ（第２のドレイン接地ＭＯＳＦＥＴ）
７８　第９のトランジスタ（第３のゲート接地ＭＯＳＦＥＴ）
７９　第１０のトランジスタ（第４のゲート接地ＭＯＳＦＥＴ）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a distributed amplifier, and more particularly, to a differential distributed amplifier used for a baseband amplifier or the like in an optical communication system.
[0002]
Among digital circuits constituting an optical communication system, there are circuits that handle differential signals. In order to make the level of an input signal to such a digital circuit equal to or higher than a certain level, an amplifier may be provided in a stage preceding the digital circuit. By the way, a baseband amplifier used in an optical communication system is required to have a performance of maintaining a constant gain in a very wide frequency band of several tens kHz to several tens GHz. For this reason, the baseband amplifier is not a lumped constant type amplifier but a distributed amplifier.
[0003]
[Prior art]
FIG. 19 is a circuit diagram showing a configuration of a conventional differential distributed amplifier. As shown in FIG. 19, a pair of input-side transmission lines 1 and 2 to which a differential signal is input, a pair of output-side transmission lines 3 and 4, and a plurality of pairs of source-grounded transistors 21 forming a differential pair as amplifier elements , 22, 23, and 24 (only two pairs are shown in FIG. 19).
[0004]
In each pair of the common source transistors 21, 22, 23, and 24, the gate terminal and the drain terminal of one of the transistors 21 and 23 are connected to one input-side transmission line (hereinafter, referred to as an input-side (+) transmission line) 1. And one output side transmission line (hereinafter referred to as an output side (+) transmission line) 3. The gate terminals and the drain terminals of the other transistors 22 and 24 are connected to the other input-side transmission line (hereinafter, referred to as an input (-) transmission line) 2 and the other output-side transmission line (hereinafter, referred to as an output side, respectively). −) A transmission line).
[0005]
In FIG. 19, L11 is an inductor component between the input terminal 11 of the input-side (+) transmission line 1 and the first-stage common-source transistor 21 closest thereto. L12 and L13 are inductor components between the input-side (+) transmission line 1 and the second-stage and subsequent adjacent grounded source transistors. L14 is an inductor component between the terminating resistor 12 connected to the input side (+) transmission line 1 and the last-stage common source transistor 23 closest to the terminating resistor 12.
[0006]
Similarly, L21, L22, L23 and L24 are inductor components of the input-side (-) transmission line 2 between the input terminal 13 and the terminating resistor 14. L31, L32, L33 and L34 are inductor components of the output side (+) transmission line 3 between the terminating resistor 15 and the output terminal 16. L41, L42, L43 and L44 are inductor components of the output side (-) transmission line 4 between the terminating resistor 17 and the output terminal 18.
[0007]
In general, a distributed amplifier has a smaller gain than a lumped-constant type amplifier. Therefore, in order to obtain a sufficient gain, it is necessary to increase the number of transistors as amplifier elements. Alternatively, as shown in FIG. 20, it is necessary to provide lumped-constant amplifiers 32 and 33 before and after the distributed amplifier 31 (for example, Japanese Patent Application No. 9-503485).
[0008]
[Problems to be solved by the invention]
However, in the conventional distributed amplifier, even if the number of stages of the amplifier elements is increased, there is a problem that the gain eventually becomes saturated, so that a sufficient gain cannot be obtained. In addition, when combined with a lumped-constant-type amplifier, there is a problem that the frequency band of the lumped-constant-type amplifier in a high-frequency region is narrower than that of the distributed amplifier, so that the band of the entire amplifier is limited.
[0009]
The present invention has been made in view of the above problems, and has as its object to provide a differential distributed amplifier capable of obtaining high gain in a wide frequency band.
[0010]
[Means for Solving the Problems]
In order to achieve the above object, the present invention is characterized in that a Darlington amplifier having a configuration in which transistors are Darlington-connected is used as each amplifier element of a differential distributed amplifier. According to the present invention, since each amplifier element is formed by a Darlington amplifier, the gain per amplifier element stage is increased as compared with a simple source-grounded transistor or an amplifier element using a cascode-connected transistor. , MAG (Maximum Available Gain) becomes large, and a large gain can be obtained. Here, the MAG is defined as "the ratio of the power output to the load impedance to the power input to the FET when both input and output impedances are matched"("New Millimeter Wave Technology", Ohm, P172). You.
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 16 is a circuit diagram showing a configuration of the differential distributed amplifier according to the embodiment of the present invention. As shown in FIG. 16, a plurality of pairs connected in parallel between a pair of input side transmission lines 1 and 2 and a pair of output side transmission lines 3 and 4 (only two are shown in FIG. 16). Darlington amplifiers are used as the differential amplifier elements 41 and 42 of FIG.
[0012]
In FIG. 16, the input side (+) transmission line 1, the input side (-) transmission line 2, the output side (+) transmission line 3, and the output side (-) transmission line 4 are L11 to L14, L21 to L24, respectively. Although represented by inductors L31 to L34 and L41 to L44, each of them may be constituted by a physical line. By appropriately selecting the length of the transmission line or the characteristic impedance, an arbitrary inductor can be obtained. The DC cut capacitors 19 and 20 are connected to the output (+) transmission line 3 and the output (-) transmission line 4, respectively, but these capacitors 19 and 20 are not essential. Other configurations are the same as those of the conventional configuration shown in FIG. 19, and therefore, the same reference numerals as in FIG.
[0013]
(First Configuration Example of Differential Amplifier Elements 41 and 42)
FIG. 1 is a circuit diagram showing a first example of the configuration of the differential amplifier elements 41 and 42. The first configuration includes a first initial stage source grounded MOSFET (insulated gate field effect transistor) 51 having a gate terminal connected to an input terminal 43 connected to the input side (+) transmission line 1, and a first first stage. It has a Darlington amplifier consisting of a first post-source common MOSFET 52 whose gate terminal is connected to the drain terminal of the first-stage common source MOSFET 51 (that is, Darlington-connected). The drain terminal of the first post-stage source grounded MOSFET 52 is connected to the output terminal 45 connected to the output (+) transmission line 3.
[0014]
In addition, a gate terminal is connected to the drain terminal of the second initial-stage source grounded MOSFET 53 whose gate terminal is connected to the input terminal 44 connected to the input side (-) transmission line 2 (Darlington). And a second rear-stage common source MOSFET 54 connected thereto). The drain terminal of the second post-stage source grounded MOSFET 54 is connected to the output terminal 46 connected to the output side (−) transmission line 4.
[0015]
The source terminal of the first initial stage source grounded MOSFET 51 and the source terminal of the second initial stage source grounded MOSFET 53 are connected to the positive terminal of the first constant current source 55. The negative terminal of the first constant current source 55 is connected to the point to which the negative power supply potential VSS is applied. A bias power supply 59 is connected to a drain terminal of the first first-stage common source MOSFET 51 and a drain terminal of the second first-stage common source MOSFET 53 via a first load resistor 57 and a second load resistor 58, respectively. A drain bias is applied to each.
[0016]
The source terminal of the first rear-stage common-source MOSFET 52 and the source terminal of the second rear-stage common-source MOSFET 54 are connected to the positive terminal of the second constant current source 56. The negative terminal of the second constant current source 56 is connected to the point to which the negative power supply potential VSS is applied.
[0017]
FIG. 2 shows an example of a characteristic diagram comparing a single-phase MAG with a Darlington amplifier having the above-described first configuration and a conventional amplifier having a simple common-source FET. As is clear from FIG. 2, the Darlington amplifier has a larger MAG value over a wider frequency range. This is not limited to the case of the single phase, but is the same in the case of the differential type. Therefore, when a distributed amplifier is configured using Darlington amplifiers as the differential amplifier elements 41 and 42, a large gain can be obtained while maintaining a wide band.
[0018]
(Second Configuration Example of Differential Amplifier Elements 41 and 42)
FIG. 3 is a circuit diagram showing a second example of the configuration of the differential amplifier elements 41 and 42. This second configuration is the same as the first configuration shown in FIG. 1 except that a first inductor 60 and a second inductor 61 are connected in series to a first load resistor 57 and a second load resistor 58, respectively. It has become. Other configurations are the same as those of the first configuration shown in FIG. 1, and therefore, the same reference numerals are given and the description is omitted.
[0019]
In the first configuration shown in FIG. 1, the impedance is reduced in the high frequency region due to the influence of the input capacitance at each gate terminal of the first post-stage source grounded MOSFET 52 and the second post-stage source grounded MOSFET 54, and the amplification degree is reduced. I will. On the other hand, in the second configuration shown in FIG. 3, the addition of the first and second inductors 60 and 61 suppresses a decrease in the amplification factor in the high frequency region.
[0020]
FIG. 4 shows an example of a MAG characteristic diagram for the single-phase configuration of the above-described Darlington amplifier of the second configuration. For comparison, a MAG graph of a single-phase amplifier including a conventional simple source-grounded FET is also shown. Compared with FIG. 2, the gain of the first-stage source-grounded MOSFET in FIG. 4 is higher in the high-frequency region. The same applies to the case of the differential type. Therefore, if the distributed amplifier is configured using the Darlington amplifier of the second configuration as the differential amplifier elements 41 and 42, the gain in the high frequency region becomes larger, and the band can be further expanded. Note that the added first and second inductors 60 and 61 may be configured by extending the transmission line long.
[0021]
(Third Configuration Example of Differential Amplifier Elements 41 and 42)
FIG. 5 is a circuit diagram showing a third example of the configuration of the differential amplifier elements 41 and 42. This third configuration is different from the first configuration shown in FIG. 1 in that the drain terminal of the first initial stage source grounded MOSFET 51 and the gate terminal of the first post-stage source grounded MOSFET 52 and the second initial stage source grounded MOSFET 53 A third inductor 62 and a fourth inductor 63 are respectively connected between the drain terminal of the second common source MOSFET 54 and the gate terminal of the second post-stage common source MOSFET 54. Other configurations are the same as those of the first configuration shown in FIG. 1, and therefore, the same reference numerals are given and the description is omitted.
[0022]
The third inductor 62 and the fourth inductor 63 work to reduce the influence of the input capacitance at each gate terminal of the first post-stage common-source MOSFET 52 and the second post-stage common-source MOSFET 54 in the high-frequency region. Therefore, in the high-frequency region, the impedance of the gate terminal of the first post-stage source-grounded MOSFET 52 as viewed from the drain terminal of the first initial-stage source-grounded MOSFET 51 and the second post-stage as viewed from the drain terminal of the second initial-stage source-grounded MOSFET 53 The impedance of the gate terminal of the source-grounded MOSFET 54 looks large, and a decrease in gain at high frequencies is suppressed.
[0023]
FIG. 6 shows a MAG characteristic diagram for a single-phase configuration of the above-described Darlington amplifier having the third configuration. For comparison, a MAG graph of a single-phase amplifier including a conventional simple source-grounded FET is also shown. As compared with FIG. 2, in FIG. 6, the gain is increased up to around 40 GHz. The same applies to the case of the differential type. Therefore, if a distributed amplifier is configured using the Darlington amplifier having the third configuration as the differential amplifier elements 41 and 42, the gain in the high frequency region is further increased. In addition, the added third and fourth inductors 62 and 63 can be configured by extending the transmission line long.
[0024]
(Fourth Configuration Example of Differential Amplifier Elements 41 and 42)
FIG. 7 is a circuit diagram showing a fourth example of the configuration of the differential amplifier elements 41 and 42. This fourth configuration is different from the first configuration shown in FIG. 1 in that the cascode connection between the drain terminal and the output terminal 45 of the first post-stage source grounded MOSFET 52 is performed with respect to the first post-stage source grounded MOSFET 52. One second grounded MOSFET 64 is provided, and a second grounded MOSFET 65 cascode-connected to the second latter grounded MOSFET 54 is provided between the drain terminal and the output terminal 46 of the second latter grounded source MOSFET 54. Configuration. Other configurations are the same as those of the first configuration shown in FIG. 1, and therefore, the same reference numerals are given and the description is omitted.
[0025]
The gate terminal of the first gate grounded MOSFET 64 is grounded via a grounding capacitor 66. A gate bias is applied to the gate terminal of the first grounded MOSFET 64. Similarly, the gate terminal of the second gate-grounded MOSFET 65 is grounded via the grounding capacitor 67. Further, a gate bias is applied to the gate terminal of the second grounded MOSFET 65.
[0026]
FIG. 8 shows a MAG characteristic diagram for the single-phase configuration of the above-described Darlington amplifier having the fourth configuration. For comparison, a MAG graph of a single-phase amplifier including a conventional simple source-grounded FET is also shown. As compared with FIG. 2, a sufficiently large gain is obtained in FIG. This is because the cascode amplifier can reduce the Miller capacitance of the transistor. The same applies to the case of the differential type. Therefore, if the distributed amplifier is configured using the Darlington amplifier having the fourth configuration as the differential amplifier elements 41 and 42, the gain in the high frequency region is further increased.
[0027]
(Fifth Configuration Example of Differential Amplifier Elements 41 and 42)
FIG. 9 is a circuit diagram showing a fifth example of the configuration of the differential amplifier elements 41 and 42. This fifth configuration is similar to the above-described second configuration (see FIG. 3) in the fourth configuration shown in FIG. And the second inductor 61 are connected in series. The other configuration is the same as that of the fourth configuration shown in FIG. 7, and thus the same reference numerals are given and the description is omitted. Also in the fifth configuration, the mirror capacitance of the transistor is reduced by the cascode amplifier. Therefore, if the distributed amplifier is configured using the Darlington amplifier of the fifth configuration as the differential amplifier elements 41 and 42, the gain in the high frequency region is further increased. growing.
[0028]
(Sixth Configuration Example of Differential Amplifier Elements 41 and 42)
FIG. 10 is a circuit diagram showing a sixth example of the configuration of the differential amplifier elements 41 and 42. This sixth configuration uses a first dual-gate transistor 68 instead of the cascode-connected first post-stage source-grounded MOSFET 52 and first gate-grounded MOSFET 64 in the fourth configuration shown in FIG. The second dual-gate transistor 69 is used in place of the cascode-connected second rear-stage source-grounded MOSFET 54 and second gate-grounded MOSFET 65. The other configuration is the same as that of the fourth configuration shown in FIG. 7, and thus the same reference numerals are given and the description is omitted. Also in this sixth configuration, the Miller capacitance is reduced by the dual-gate transistors 68 and 69. Therefore, if a distributed amplifier is configured by using the Darlington amplifier of the sixth configuration as the differential amplifier elements 41 and 42, a high-frequency region can be obtained. Gain is higher.
[0029]
(Seventh Configuration Example of Differential Amplifier Elements 41 and 42)
FIG. 11 is a circuit diagram showing a seventh example of the configuration of the differential amplifier elements 41 and 42. This seventh configuration is different from the first configuration shown in FIG. 1 in that, in order to widen the band, between the gate terminal of the first first-stage source grounded MOSFET 51 and the input terminal 43 and the second first-stage source grounded MOSFET 53 A capacitor 70 and a capacitor 71 are connected between the gate terminal and the input terminal 44, respectively. Other configurations are the same as those of the first configuration shown in FIG. 1, and therefore, the same reference numerals are given and the description is omitted.
[0030]
FIG. 12 shows a MAG characteristic diagram for the single-phase configuration of the above-described Darlington amplifier having the seventh configuration. For comparison, a MAG graph of a single-phase amplifier including a conventional simple source-grounded FET is also shown. Since the capacitors 70 and 71 are connected, the input capacitances of the first first-stage source grounded MOSFET 51 and the second first-stage source grounded MOSFET 53 viewed from the input side transmission lines 1 and 2 are reduced, and a wider band can be realized. . The same applies to the case of the differential type. Therefore, if the distributed amplifier is configured using the Darlington amplifier having the seventh configuration as the differential amplifier elements 41 and 42, the gain and the band can be improved.
[0031]
(Eighth Configuration Example of Differential Amplifier Elements 41 and 42)
FIG. 13 is a circuit diagram showing an eighth example of the configuration of the differential amplifier elements 41 and 42. The eighth configuration is different from the first configuration shown in FIG. 1 in that the input terminal 43 is connected between the input terminal 43 and the gate terminal of the first initial source ground MOSFET 51, and the input terminal 44 is connected to the gate terminal of the second initial source ground MOSFET 53. , A first common-drain MOSFET 72 and a second common-drain MOSFET 73 serving as source followers are provided.
[0032]
The gate terminal, the drain terminal, and the source terminal of the first grounded drain MOSFET 72 are connected to the input terminal 43, the positive power supply 74, and the positive terminal of the third constant current source 75, respectively. The negative terminal of the third constant current source 75 is connected to the point to which the negative power supply potential VSS is applied. Similarly, the gate terminal, the drain terminal, and the source terminal of the second drain grounded MOSFET 73 are connected to the input terminal 44, the positive power supply 76, and the positive terminal of the fourth constant current source 77, respectively. The negative terminal of the fourth constant current source 77 is connected to the point to which the negative power supply potential VSS is applied. Other configurations are the same as those of the first configuration shown in FIG. 1, and therefore, the same reference numerals are given and the description is omitted.
[0033]
The gate width of each of the first drain-grounded MOSFET 72 and the second drain-grounded MOSFET 73 is the same as the gate width of the first initial-stage source-grounded MOSFET 51 and the first post-stage source-grounded MOSFET 52, and the second initial-stage source-grounded MOSFET 53 and the second. Is smaller than the gate width of each of the subsequent source-grounded MOSFETs 54. As a result, the input capacitances of the first initial-stage source grounded MOSFET 51 and the second initial-stage source grounded MOSFET 53 viewed from the input side transmission lines 1 and 2 are reduced, and a wider band can be achieved. Therefore, if the distributed amplifier is configured using the Darlington amplifier having the eighth configuration as the differential amplifier elements 41 and 42, the gain and the band can be improved.
[0034]
(Ninth Configuration Example of Differential Amplifier Elements 41 and 42)
FIG. 14 is a circuit diagram showing a ninth example of the configuration of the differential amplifier elements 41 and 42. This ninth configuration is different from the first configuration shown in FIG. 1 in that the input terminal 43 is connected to the gate terminal of the first initial-stage source grounded MOSFET 51 and the input terminal 44 is connected to the gate terminal of the second initial-stage source grounded MOSFET 53. , A third common-grounded MOSFET 78 and a fourth common-gate MOSFET 79 are provided.
[0035]
The gate terminal of the third gate grounded MOSFET 78 is grounded via a grounding capacitor 80. Further, a gate bias is applied to the gate terminal of the third grounded MOSFET 78. The source terminal of the third grounded-gate MOSFET 78 is connected to the input terminal 43, and the drain terminal is connected to the gate terminal of the first first-stage source-grounded MOSFET 51 and the fifth constant current source 81. Similarly, the gate terminal of the fourth gate-grounded MOSFET 79 is grounded via the grounding capacitor 82. Further, a gate bias is applied to the gate terminal of the fourth grounded MOSFET 79. The source terminal of the fourth common-gate MOSFET 79 is connected to the input terminal 44, and the drain terminal is connected to the gate terminal of the second initial-stage common-source MOSFET 53 and the sixth constant current source 83. Other configurations are the same as those of the first configuration shown in FIG. 1, and therefore, the same reference numerals are given and the description is omitted.
[0036]
The operating resistance of the common-gate MOSFETs 78 and 79 becomes negative resistance in a high-frequency region, so that the gain at high frequencies increases. Therefore, if a distributed amplifier is configured using the ninth configuration of the Darlington amplifier as the differential amplifier elements 41 and 42, the gain and the band can be improved.
[0037]
(Tenth Configuration Example of Differential Amplifier Elements 41 and 42)
In the above-described first to ninth configurations, the differential amplifier elements 41 and 42 are configured by FETs, but may be configured by using bipolar transistors, for example. In the case of using a bipolar transistor, the drain terminal, the gate terminal, and the source terminal of the FET correspond to the collector terminal, the base terminal, and the emitter terminal of the bipolar transistor, respectively. FIG. 15 shows a tenth configuration example of the differential amplifier elements 41 and 42 using a bipolar transistor.
[0038]
A base terminal, an emitter terminal, and a collector terminal of the first first-stage bipolar transistor 91 are connected to the input terminal 43 and a base terminal and an output terminal 45 of the first rear-stage bipolar transistor 92, respectively. The emitter terminal and the collector terminal of the first rear-stage bipolar transistor 92 are connected to the positive terminal and the output terminal 45 of the constant current source 55, respectively. The negative terminal of the constant current source 55 is connected to the point to which the negative power supply potential VSS is applied.
[0039]
Similarly, the base terminal, emitter terminal, and collector terminal of the second first-stage bipolar transistor 93 are connected to the input terminal 44 and the base terminal and output terminal 46 of the second rear-stage bipolar transistor 94, respectively. The emitter terminal and the collector terminal of the second rear-stage bipolar transistor 94 are connected to the positive terminal and the output terminal 46 of the constant current source 55, respectively. Even when a distributed amplifier is formed by using the differential amplifier elements 41 and 42 formed of such bipolar transistors, it is possible to widen the band.
[0040]
Note that the same effect can be obtained even when the differential amplifier elements 41 and 42 are configured using not only FETs and bipolar transistors but also HEMTs (High Electron Mobility Transistors) and HBTs (Herojunction Bipolar Transistors).
[0041]
According to the above-described embodiment, since the differential amplifier elements 41 and 42 of the differential distributed amplifier are constituted by Darlington amplifiers, a simple grounded source transistor or a cascode-connected transistor is used as the amplifier element. In comparison with the above, the gain per amplifier element increases, and the gain of the entire distributed amplifier increases. Therefore, a differential distributed amplifier that can obtain high gain in a wide frequency band can be obtained.
[0042]
Also in a single-phase type distributed amplifier, the effect that a high gain can be obtained in a wide frequency band can be obtained by using a single-phase component of the above-described Darlington amplifier as an amplifier element. As an example, a distributed amplifier using a single-phase component of the Darlington amplifier having the configuration shown in FIG. The comparison simulation results are shown in FIGS. FIG. 17 shows a comparison of bands with the same gain. It can be seen from FIG. 17 that the embodiment has a wider band than the conventional example. FIG. 18 is a graph comparing gains with the same band, and it can be seen from FIG. 18 that the gain of the embodiment is higher than that of the conventional example.
[0043]
In the above, the present invention is not limited to the above-described embodiment, but can be variously modified, and a plurality of amplifier elements connected in parallel between the input side transmission line and the output side transmission line are constituted by Darlington amplifiers. Just do it.
[0044]
(Supplementary Note 1) A first input-side transmission line and a second input-side transmission line;
A first output transmission line and a second output transmission line;
A first first-stage transistor that receives a signal transmitted by the first input-side transmission line as an input,
A first post-stage transistor that receives an output signal of the first first-stage transistor as input and outputs an amplified signal to the first output-side transmission line;
A second first-stage transistor that receives a signal transmitted by the second input-side transmission line as an input;
A second post-stage transistor that receives an output signal of the second first-stage transistor as input, and outputs an amplified signal to the second output-side transmission line;
A distributed amplifier, comprising:
[0045]
(Supplementary Note 2) A first inductor connected in series to a load resistance of the first first-stage transistor;
A second inductor connected in series to a load resistance of the second first-stage transistor;
2. The distributed amplifier according to claim 1, further comprising:
[0046]
(Supplementary Note 3) A third inductor connected between an output terminal of the first first-stage transistor and an input terminal of the first post-stage transistor,
A fourth inductor connected between an output terminal of the second first-stage transistor and an input terminal of the second post-stage transistor;
3. The distributed amplifier according to appendix 1 or 2, further comprising:
[0047]
(Supplementary Note 4) a fifth transistor cascode-connected to the first post-stage transistor;
6. The distributed amplifier according to any one of supplementary notes 1 to 3, further comprising: a sixth transistor cascode-connected to the second post-stage transistor.
[0048]
(Supplementary note 5) The distributed amplifier according to any one of Supplementary notes 1 to 3, wherein the first post-stage transistor and the second post-stage transistor are dual-gate transistors.
[0049]
(Supplementary Note 6) Between an input terminal of the first first-stage transistor and the first input-side transmission line, and between an input terminal of the second first-stage transistor and the second input-side transmission line. The distributed amplifier according to any one of supplementary notes 1 to 5, wherein a capacitor is connected to each of the distributed amplifiers.
[0050]
(Supplementary Note 7) A signal transmitted by the first input-side transmission line is input to a gate terminal between an input terminal of the first first-stage transistor and the first input-side transmission line, and A drain-grounded seventh transistor for supplying a signal output from a source terminal to an input terminal of the first initial stage transistor,
A signal transmitted by the second input-side transmission line is input to a gate terminal between an input terminal of the second first-stage transistor and the second input-side transmission line, and output from a source terminal. A drain-grounded eighth transistor for supplying a signal to be input to an input terminal of the second first-stage transistor;
Further comprising
The gate width of each of the seventh transistor and the eighth transistor is larger than the gate width of each of the first initial-stage transistor, the first post-stage transistor, the second initial-stage transistor, and the second post-stage transistor. 7. The distributed amplifier according to any one of supplementary notes 1 to 6, wherein the distributed amplifier is small.
[0051]
(Supplementary Note 8) A signal transmitted by the first input-side transmission line is input to a source terminal between an input terminal of the first first-stage transistor and the first input-side transmission line, and A gate-grounded ninth transistor that supplies a signal output from a drain terminal to an input terminal of the first first-stage transistor;
A signal transmitted by the second input-side transmission line is input to a source terminal between an input terminal of the second first-stage transistor and the second input-side transmission line, and output from a drain terminal. A grounded tenth transistor for supplying a signal to be input to an input terminal of the second first-stage transistor;
The distributed amplifier according to any one of supplementary notes 1 to 6, further comprising:
[0052]
(Supplementary note 9) The distributed amplifier according to supplementary note 1, wherein the first first-stage transistor, the first post-stage transistor, the second first-stage transistor, and the second post-stage transistor are bipolar transistors.
[0053]
(Supplementary Note 10) Input-side transmission line;
An output transmission line,
A first-stage transistor that receives a signal transmitted by the input-side transmission line as an input,
A subsequent transistor that receives an output signal of the first-stage transistor as input and outputs an amplified signal to the output-side transmission line,
A distributed amplifier, comprising:
[0054]
(Supplementary note 11) The distributed amplifier according to supplementary note 10, wherein an inductor is connected in series to a load resistance of the first-stage transistor.
[0055]
(Supplementary note 12) The distributed amplifier according to supplementary note 10 or 11, wherein an inductor is connected between an output terminal of the first-stage transistor and an input terminal of the second-stage transistor.
[0056]
(Supplementary Note 13) The distributed amplifier according to any one of Supplementary Notes 10 to 12, wherein a transistor is cascode-connected to the post-stage transistor.
[0057]
(Supplementary note 14) The distributed amplifier according to any one of Supplementary notes 10 to 12, wherein the post-stage transistor is a dual-gate transistor.
[0058]
(Supplementary note 15) The distributed amplifier according to any one of Supplementary notes 10 to 14, wherein a capacitor is connected between an input terminal of the first-stage transistor and the input-side transmission line.
[0059]
(Supplementary Note 16) Between the input terminal of the first-stage transistor and the input-side transmission line, a signal transmitted by the input-side transmission line is input to a gate terminal, and a signal output from a source terminal is transmitted to the first-stage transistor. A common-drain transistor to be supplied to an input terminal of the transistor is connected, and each gate width of the common-drain transistor is smaller than each gate width of the first-stage transistor and the second-stage transistor. The distributed amplifier according to any one of the above.
[0060]
(Supplementary Note 17) Between the input terminal of the first-stage transistor and the input-side transmission line, a signal transmitted by the input-side transmission line is input to a source terminal, and a signal output from a drain terminal is transmitted to the first-stage transistor. 16. The distributed amplifier according to any one of supplementary notes 10 to 15, wherein a common-gate transistor to be supplied to an input terminal of the transistor is connected.
[0061]
(Supplementary note 18) The distributed amplifier according to supplementary note 10, wherein the first-stage transistor and the second-stage transistor are bipolar transistors.
[0062]
【The invention's effect】
According to the present invention, since each amplifier element of the differential distributed amplifier is constituted by a Darlington amplifier, compared to a simple grounded-source transistor or an amplifier element in which a cascode-connected transistor is used as an amplifier element, one amplifier element per stage is used. And the gain of the distributed amplifier as a whole increases. Therefore, a differential distributed amplifier that can obtain high gain in a wide frequency band can be obtained.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first example of a configuration of a differential amplifier element used in a differential distributed amplifier according to an embodiment of the present invention.
FIG. 2 is a characteristic diagram showing a relationship between frequency and MAG of the Darlington amplifier having the first configuration shown in FIG. 1 and an amplifier composed of a conventional simple grounded source FET.
FIG. 3 is a circuit diagram showing a second example of the configuration of the differential amplifier element used in the differential distributed amplifier according to the embodiment of the present invention.
FIG. 4 is a characteristic diagram showing a relationship between frequency and MAG of the Darlington amplifier having the second configuration shown in FIG. 3 and a conventional amplifier having a simple grounded source FET.
FIG. 5 is a circuit diagram showing a third example of the configuration of the differential amplifier element used in the differential distributed amplifier according to the embodiment of the present invention.
6 is a characteristic diagram showing a relationship between frequency and MAG for the Darlington amplifier having the third configuration shown in FIG. 5 and a conventional amplifier having a simple common-source FET.
FIG. 7 is a circuit diagram showing a fourth example of the configuration of the differential amplifier element used in the differential distributed amplifier according to the embodiment of the present invention.
8 is a characteristic diagram showing the relationship between frequency and MAG of the Darlington amplifier having the fourth configuration shown in FIG. 7 and a conventional amplifier having a simple common-source FET.
FIG. 9 is a circuit diagram showing a fifth example of the configuration of the differential amplifier element used in the differential distributed amplifier according to the embodiment of the present invention.
FIG. 10 is a circuit diagram showing a sixth example of the configuration of the differential amplifier element used in the differential distributed amplifier according to the embodiment of the present invention.
FIG. 11 is a circuit diagram showing a seventh example of the configuration of the differential amplifier element used in the differential distributed amplifier according to the embodiment of the present invention.
FIG. 12 is a characteristic diagram showing a relationship between frequency and MAG for the Darlington amplifier having the seventh configuration shown in FIG. 11 and a conventional amplifier having a simple common-source FET.
FIG. 13 is a circuit diagram showing an eighth example of the configuration of the differential amplifier element used in the differential distributed amplifier according to the embodiment of the present invention.
FIG. 14 is a circuit diagram showing a ninth example of the configuration of the differential amplifier element used in the differential distributed amplifier according to the embodiment of the present invention.
FIG. 15 is a circuit diagram showing a tenth example of the configuration of the differential amplifier element used in the differential distributed amplifier according to the embodiment of the present invention.
FIG. 16 is a circuit diagram showing a configuration of a differential distributed amplifier according to an embodiment of the present invention.
FIG. 17 is a diagram illustrating a simulation result of comparing a band at the same gain between a distributed amplifier using a Darlington amplifier (Example) and a distributed amplifier using a cascode amplifier (conventional example).
FIG. 18 is a diagram showing a simulation result of comparing gains in the same band between a distributed amplifier using a Darlington amplifier (Example) and a distributed amplifier using a cascode amplifier (conventional example).
FIG. 19 is a circuit diagram showing a configuration of a conventional differential distributed amplifier.
FIG. 20 is a diagram showing an amplifier in which a conventional differential distributed amplifier and a lumped constant amplifier are combined.
[Explanation of symbols]
1. 1st input side transmission line (input side (+) transmission line)
2 Second input-side transmission line (input-side (-) transmission line)
3 1st output side transmission line (output side (+) transmission line)
4 Second output-side transmission line (output-side (-) transmission line)
51 First First Stage Transistor (First First Stage Common Source MOSFET)
52 First Post-Stage Transistor (First Post-Stage Common Source MOSFET)
53 Second First Stage Transistor (Second First Stage Common Source MOSFET)
54 Second Post-Stage Transistor (Second Post-Stage Common Source MOSFET)
57,58 Load resistance
60 first inductor
61 Second inductor
62 Third inductor
63 Fourth inductor
64 Fifth transistor (first grounded MOSFET)
65 Sixth Transistor (Second Common Gate MOSFET)
68,69 dual gate transistor
70, 71 capacitors
72 seventh transistor (first drain-grounded MOSFET)
73 Eighth Transistor (Second Common Drain MOSFET)
78 Ninth transistor (third-grounded MOSFET)
79 Tenth Transistor (Fourth Common Gate MOSFET)

Claims

A first input transmission line and a second input transmission line;
A first output transmission line and a second output transmission line;
A first first-stage transistor that receives a signal transmitted by the first input-side transmission line as an input,
A first post-stage transistor that receives an output signal of the first first-stage transistor as input and outputs an amplified signal to the first output-side transmission line;
A second first-stage transistor that receives a signal transmitted by the second input-side transmission line as an input;
A second post-stage transistor that receives an output signal of the second first-stage transistor as input, and outputs an amplified signal to the second output-side transmission line;
A distributed amplifier, comprising:

A first inductor connected in series to a load resistance of the first first-stage transistor;
A second inductor connected in series to a load resistance of the second first-stage transistor;
The distributed amplifier according to claim 1, further comprising:

A third inductor connected between an output terminal of the first first-stage transistor and an input terminal of the first post-stage transistor;
A fourth inductor connected between an output terminal of the second first-stage transistor and an input terminal of the second post-stage transistor;
The distributed amplifier according to claim 1 or 2, further comprising:

A fifth transistor cascode-connected to the first post-stage transistor;
The distributed amplifier according to any one of claims 1 to 3, further comprising: a sixth transistor cascode-connected to the second post-stage transistor.

The distributed amplifier according to claim 1, wherein the first post-stage transistor and the second post-stage transistor are dual gate transistors.

Capacitors are provided between an input terminal of the first first-stage transistor and the first input-side transmission line and between an input terminal of the second first-stage transistor and the second input-side transmission line, respectively. The distributed amplifier according to any one of claims 1 to 5, wherein is connected.

A signal transmitted by the first input-side transmission line is input to a gate terminal between an input terminal of the first first-stage transistor and the first input-side transmission line, and output from a source terminal. A drain-grounded seventh transistor for supplying a signal to be input to an input terminal of the first first-stage transistor;
A signal transmitted by the second input-side transmission line is input to a gate terminal between an input terminal of the second first-stage transistor and the second input-side transmission line, and output from a source terminal. A drain-grounded eighth transistor for supplying a signal to be input to an input terminal of the second first-stage transistor;
Further comprising
The gate width of each of the seventh transistor and the eighth transistor is larger than the gate width of each of the first initial-stage transistor, the first post-stage transistor, the second initial-stage transistor, and the second post-stage transistor. The distributed amplifier according to any one of claims 1 to 6, wherein the distributed amplifier is small.

A signal transmitted by the first input-side transmission line is input to a source terminal between an input terminal of the first first-stage transistor and the first input-side transmission line, and output from a drain terminal. A gate-grounded ninth transistor for supplying a signal to be input to an input terminal of the first first-stage transistor;
A signal transmitted by the second input-side transmission line is input to a source terminal between an input terminal of the second first-stage transistor and the second input-side transmission line, and output from a drain terminal. A grounded tenth transistor for supplying a signal to be input to an input terminal of the second first-stage transistor;
The distributed amplifier according to any one of claims 1 to 6, further comprising:

The distributed amplifier according to claim 1, wherein the first first-stage transistor, the first post-stage transistor, the second first-stage transistor, and the second post-stage transistor are bipolar transistors.

An input-side transmission line,
An output transmission line,
A first-stage transistor that receives a signal transmitted by the input-side transmission line as an input,
A subsequent transistor that receives an output signal of the first-stage transistor as input and outputs an amplified signal to the output-side transmission line,
A distributed amplifier, comprising: