JP2004071944A

JP2004071944A - Electronic device

Info

Publication number: JP2004071944A
Application number: JP2002231293A
Authority: JP
Inventors: Manabu Tomisaka; 富坂　学; Akihiro Niimi; 新美　彰浩; Daisuke Ito; 伊藤　大介
Original assignee: Shinko Electric Industries Co Ltd; Denso Corp
Current assignee: Shinko Electric Industries Co Ltd; Denso Corp
Priority date: 2002-08-08
Filing date: 2002-08-08
Publication date: 2004-03-04
Anticipated expiration: 2022-08-08
Also published as: JP3873846B2

Abstract

<P>PROBLEM TO BE SOLVED: To improve the strength of the root of a solder bump in a form proper to making the solder bump fine in an electronic device wherein the surface of a metallic wire layer formed on one side of a substrate is covered with an insulating protection film and the metallic wire layer and a solder bump are joined through an opening formed to the protection film. <P>SOLUTION: A metallic component configuring the solder bump 40 and a metallic component configuring a wire layer 20 being an underlayer of the solder bump 40 are diffused to each other to form alloy layers 51, 52, the alloy layers 51, 52 are spread from the root of the solder bump 40 along a facial direction of one side of the substrate 10 and a relation of x>y holds, wherein x is a spread diameter of the alloy layers and y is an aperture diameter of the opening 31 of the protection film 30. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、基板の一面上に形成された配線層の表面を絶縁性の保護膜にて覆い、保護膜に形成された開口部を介して配線層とはんだバンプとを接合してなる電子装置に関し、ウェハレベルＣＳＰ（チップサイズパッケージ）やＢＧＡ（ボールグリッドアレイ）などのパッケージ、さらには各種の配線基板などに適用できる。
【０００２】
【従来の技術】
この種の電子装置として、例えば半導体基板と外部回路基板とを接続するため、半導体基板にはんだバンプを設けたものがある。このような電子装置の一般的な構成を図６に示す。
【０００３】
半導体基板１０の一面上に金属を含む材料からなる配線層２０が形成されている。この配線層２０上には、配線層２０の表面を覆う絶縁性の保護膜３０が形成されており、この保護膜３０には下側の配線層２０を露出させるための開口部３１が形成されている。
【０００４】
この開口部３１から露出する配線層２０の上には、はんだバンプ４０が形成されており、はんだバンプ４０と配線層２０とは電気的・機械的に接合されている。そして、この電子装置は、図示しない外部回路基板にはんだバンプ４０を介して搭載され、はんだリフローを行うことで実装されるものである。
【０００５】
【発明が解決しようとする課題】
しかしながら、このようなはんだバンプ４０においては、その根元部分には、半導体基板１０と上記外部回路基板との熱膨張係数の差に基づく応力が集中しやすく、そのため、はんだバンプ４０の根元部分の強度を向上させることが望まれている。
【０００６】
また、はんだバンプ４０はあるピッチをもって複数個配列されるものであるが、ここにおいて、はんだバンプ４０における狭ピッチ化すなわち微細化が要望されている。このようなはんだバンプ４０の微細化が進むと、はんだバンプ４０とその下地の配線層２０との間の接合面積が小さくなり、それに伴うはんだバンプの根元部分の強度不足が懸念される。
【０００７】
従来より、はんだバンプの根元部分の強度を向上させようとするものとしては、特開平８−２６４９２８号公報に記載のものが提案されている。このものは、はんだバンプの根元部分に補助部を付加することで強度向上を図ったものである。
【０００８】
しかし、このものでは、はんだバンプの根元部分に補助部を付加した構成であるため、当該根元部分から外方へ補助部が拡がった形状となる。そのため、上記のような微細化が進む場合には、隣接するはんだバンプ間で補助部同士が近接し、電気的な短絡が生じやすくなる恐れがある。
【０００９】
そこで、本発明は上記問題に鑑み、基板の一面上に形成された配線層の表面を絶縁性の保護膜にて覆い、保護膜に形成された開口部を介して配線層とはんだバンプとを接合してなる電子装置において、はんだバンプの微細化に適した形で、はんだバンプの根元部分の強度を向上させることができるようにすることを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、鋭意検討を行った。その結果、はんだバンプを構成する金属成分とはんだバンプの下地となる配線層を構成する金属成分とが互いに拡散して合金層を形成するようにすれば、この合金層は、基板の一面の面方向に沿ってはんだバンプの根元部から拡がって形成されることを見出した。
【００１１】
このような合金層は、はんだバンプおよび配線層の互いの金属成分が、はんだバンプをリフローさせるときの熱などにより拡散することで形成できる。例えば、この種の電子装置は、各種のパッケージや配線基板などに適用されるが、いずれにせよ、電子装置の実装時など、はんだバンプは少なくとも１回はリフローされる。
【００１２】
本発明は上記検討結果に基づいてなされたもので、請求項１に記載の発明では、基板（１０）と、基板の一面に形成された金属を含む材料からなる配線層（２０）と、配線層の表面を覆う絶縁性の保護膜（３０）と、保護膜に形成され配線層を露出させるための開口部（３１）と、保護膜の開口部から露出する配線層の上に形成され配線層に接合されたはんだバンプ（４０）と、を備える電子装置において、はんだバンプを構成する金属成分とはんだバンプの下地となる配線層を構成する金属成分とが互いに拡散して合金層（５１、５２）を形成しており、合金層は、基板の一面の面方向に沿ってはんだバンプの根元部からその周囲へ拡がっており、合金層の拡がり径をｘ、保護膜の開口部の開口径をｙとしたとき、ｘ＞ｙの関係を満足していることを特徴とする。
【００１３】
本発明では、はんだバンプをリフローさせるときの熱などにより、合金層を形成することができる。そして、この合金層がはんだバンプと配線層との接合部として構成され、この合金層は保護膜の開口部よりも拡がって形成される。そのため、特に保護膜の開口部を大きくすることなく、はんだバンプと配線層との接合面積を大きくとることができる。
【００１４】
よって、本発明によれば、はんだバンプの微細化に適した形で、はんだバンプの接合強度を向上させることができ、結果、はんだバンプの根元部分の強度を向上させることができる。
【００１５】
ここで、配線層が異なる複数の金属層の積層構造からなる場合など、はんだバンプと配線層との間において複数層の合金層が形成されることがあるが、その場合には、少なくとも一つの合金層が上記ｘ＞ｙの関係を満足すればよい。
【００１６】
積層構造の配線層としては、具体的には請求項２に記載の発明のように、最表層がＡｕ層であり、その下地がＮｉ層である２層構造をなすものを採用することができる。
【００１７】
さらに、このようなＡｕ層、Ｎｉ層の２層構造の配線層においては、最表層のＡｕ層（２２）の膜厚は０．１μｍ以上であることが好ましい。
【００１８】
それにより、はんだバンプを構成する金属成分とＡｕ層中のＡｕとの合金層（２２）において上記ｘ＞ｙの関係を満足しやすいものにできる。
【００１９】
また、はんだバンプ（４０）としては、Ｓｎを主成分としてＰｂ、Ａｇ、Ｃｕ、Ｂｉの少なくとも一つを含むものを採用することができる。
【００２０】
また、請求項５に記載の発明では、配線層（２０）のうちはんだバンプ（４０）の周囲に位置する部位には、合金層（５１、５２）の拡がりを規定するための溝部（２３）が形成されていることを特徴とする。
【００２１】
それによれば、はんだバンプの根元部分からその周囲へ拡がって成長する合金層は、配線層に形成された溝部のところで、その成長が止まるため、合金層の拡がりを所望の範囲内に規定することができる。
【００２２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
【００２３】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。本実施形態では、本発明の電子装置をウェハレベルＣＳＰに適用したものとして説明する。まず、ＣＳＰの基本構成について、図１を参照して述べる。
【００２４】
基板１０は、トランジスタなどの半導体素子が形成された半導体基板である。基板１０の一面側には上記半導体素子と導通するアルミなどからなる配線１１や取出電極（パッド）１２が形成されている。
【００２５】
基板１０の一面上には、半導体素子や配線１１を被覆して保護するシリコン窒化膜などからなるパッシベーション膜１３が形成されている。ここで、パッシベーション膜１３は取出電極１２上で開口している。なお、これら半導体素子、配線１１、取出電極１２、パッシベーション膜１３は周知の半導体プロセスにより形成することができる。
【００２６】
このパッシベーション膜１３の上には、絶縁性の膜材料からなる層間膜１４が形成されている。この層間膜１４は上部の配線層２０と基板１０との応力緩和などの役割をなすもので、例えば、ポリイミドなどを塗布して硬化させることで形成できる。また、取出電極１２の上部にて層間膜１４はエッチングなどにより除去されて開口部１５が形成されている。
【００２７】
そして、層間膜１４の上には、シード層１６を介して金属を含む材料からなる配線層２０が所定のパターンにて形成されている。この配線層２０は、ＣＳＰにおいて所定のピッチで整列配置されるはんだバンプ４０と取出電極１２とを電気的に接続するために必要なものである。
【００２８】
なお、シード層１６は、配線層２０の下地となるもので、ＣｕやＣｒなどの膜をスパッタ法などにて成膜できる。このシード層１６は配線層２０と一致したパターンをなしている。
【００２９】
配線層２０は、層間膜１４の開口部１５を介して取出電極１２と電気的に導通しており、層間膜１４の開口部１５からはんだバンプ４０の配置部分まで所定の配線パターンを有して延びている。本実施形態では、配線層２０は、基板１０側からＮｉからなる第１の層２１、Ａｕなどからなる第２の層２２が積層されてなる２層構造をなすものである。
【００３０】
このような配線層２０は、基板１０の上にレジストを用いて配線パターンを区画した状態で電解めっき法などによりめっき膜を形成することにより形成することができる。本例の配線層２０では、下地となる第１の層２１はＮｉ電解めっきされたＮｉ層２１であり、最表層である第２の層２２はＡｕ電解めっきされたＡｕ層２２である。
【００３１】
配線層２０の上には、配線層２０の表面を覆う絶縁性の保護膜３０が形成されており、この保護膜３０には下側の配線層２０を露出させるための開口部３１が形成されている。この保護膜３０は、ポリイミドやシリコン窒化膜などの樹脂やセラミックの絶縁膜をスピンコートやスパッタなどにより成膜することで形成される。
【００３２】
保護膜３０の開口部３１から露出する配線層２０の上には、はんだバンプ４０が形成されており、はんだバンプ４０と配線層２０とは電気的・機械的に接合されている。本例では、はんだバンプ４０はＳｎを主成分としてＰｂ、Ａｇ、Ｃｕ、Ｂｉの少なくとも一つを含むはんだ、すなわちＳｎリッチのはんだからなる。
【００３３】
このような電子装置としてのＣＳＰは、例えばウェハレベルＣＳＰとして次のように製造される。ウェハ状態にて半導体基板１０に半導体プロセスを用いて半導体素子や配線１１、パッシベーション膜１３などを形成する。
【００３４】
次に、パッシベーション膜１３の上にポリイミドなどからなる層間膜１４を形成し、続いて、基板１０上の取出電極１２の上部にて層間膜１４をエッチングなどにより除去して開口部１５を形成する。
【００３５】
次に、この開口部１５から露出する取出電極１２を含む層間膜１４の全面に、ＣｒやＣｕなどのスパッタなどにより成膜されたシード層１６を形成する。次に、シード層１６の表面のうち配線層２０を形成する予定の部位以外の部位に開口部を有するレジストをパターニング形成する。すなわち、配線層２０を形成しない部位にレジストを形成し、当該部位をレジストにて被覆する。
【００３６】
次に、レジストの開口部から露出するシード層１６の表面に、電解めっき法によりＮｉ層２１、Ａｕ層２２を形成する。その後、剥離液などを用いて上記レジストを除去し、レジストが除去された部分におけるシード層１６を酸などのエッチング液を用いてエッチングし除去する。こうして、所望のパターンを有するシード層１６および配線層２０が形成される。
【００３７】
その後、基板１０の上に、ポリイミドなどからなる保護膜３０を形成する。この保護膜３０は、配線層２０におけるはんだバンプ４０との接続部を開口させた状態で形成する。そして、電解めっき、印刷、はんだボールなどの手法を用いてはんだバンプ４０を形成し、保護膜３０の開口部３１を介して配線層２０とはんだバンプ４０とを電気的・機械的に接続する。こうして、上記図１に示すＣＳＰ構造ができあがる。
【００３８】
その後、はんだバンプ４０は安定な状態とするためにリフローされ、その後ダイシングカットが行われる。そして、チップとなったＣＳＰはマザーボード（外部回路基板）などの相手側部材に搭載され、はんだバンプ４０をリフローさせることで相手側部材に実装される。
【００３９】
ここにおいて、本実施形態では配線層２０とはんだバンプ４０との接合部に以下のような特徴を有する。図２は上記図１中のはんだバンプ接合部近傍の拡大図である。なお、図２および後述する図５では基板１０と配線層２０との間に位置する配線１１やパッシベーション膜１３、層間膜１４およびシード層１６は省略してある。
【００４０】
配線層２０を構成する金属成分は、はんだバンプ４０のリフロー時の熱によりはんだバンプ４０を構成する金属成分と互いに拡散して合金層を形成可能なものである。つまり、本例では、互いに熱で拡散する金属成分は、はんだバンプ４０ではＳｎであり、配線層２０ではＡｕとＮｉである。
【００４１】
そして、図２に示すように、はんだリフロー時の熱による拡散によって、配線層２０とはんだバンプ４０とによる合金層５１、５２が形成されている。本例では、はんだバンプ４０のＳｎとＡｕ層２２中のＡｕとが拡散して形成されたＡｕ−Ｓｎ合金からなるＡｕ−Ｓｎ合金層５２と、はんだバンプ４０のＳｎとＮｉ層２１中のＮｉとがに拡散して形成されたＮｉ−Ｓｎ合金からなるＮｉ−Ｓｎ合金層５１とが形成されている。
【００４２】
これら合金層５１、５２は、基板１０の一面の面方向に沿ってはんだバンプ４０の根元部からその周囲へ拡がっている。特に、Ａｕ−Ｓｎ合金層５２の方が互いの金属成分が拡散しやすいため成長しやすく、はんだバンプ４０の根元部からその周囲の保護膜３０の下に大きく侵入した形となっている。
【００４３】
ここで、図２に示すように、より大きく拡がっている方のＡｕ−Ｓｎ合金層５２における基板１０の一面の面方向に沿った拡がり径をｘ、保護膜３０の開口部３１の開口径をｙとしたとき、ｘ＞ｙの関係を満足している。換言すれば、径ｘにより規定される合金層５２の面積Ｓｘと径ｙにより規定される開口部３１の面積Ｓｙとの間において、Ｓｘ＞Ｓｙの関係を満足する。
【００４４】
具体的には、開口径ｙは２００μｍ程度である。また、Ａｕ−Ｓｎ合金層５２が基板１０の一面の面方向に沿って拡がった部分にて囲まれる領域の面積（図２では拡がり径ｘの範囲の面積）が、開口部３１の面積の１．５倍以上となるように、上記ｘ＞ｙの関係が満足されていることが好ましい。
【００４５】
本実施形態では、このＡｕ−Ｓｎ合金層５２がはんだバンプ４０と配線層２０との接合部として構成されている。そして、このＡｕ−Ｓｎ合金層５２は保護膜３０の開口部３１よりも拡がって形成されているため、特に保護膜３０の開口部３１を大きくすることなく、はんだバンプ４０と配線層２０との接合面積を大きくとることができる。
【００４６】
よって、本実施形態によれば、はんだバンプ４０の微細化が進んでも、はんだバンプ４０と配線層２０との接合面積を大きくとることができることから、はんだバンプ４０の接合強度を向上させることができ、結果、はんだバンプ４０の根元部分の強度を向上させることができる。
【００４７】
ここで、本例では配線層２０として、最表層がＡｕ層２２であり、その下地がＮｉ層２１である２層構造をなすものを採用しているが、このようなＡｕ層、Ｎｉ層の２層構造の配線層２０においては、最表層のＡｕ層２２の膜厚は０．１μｍ以上であることが好ましい。
【００４８】
それにより、はんだバンプ４０を構成する金属成分とＡｕ層２２中のＡｕとの合金層５２において上記ｘ＞ｙの関係を満足しやすいものにできる。このことは、次に述べるような本発明者らの行った検討結果に基づくものである。
【００４９】
上記図２において、Ａｕ−Ｓｎ合金層５２が保護膜３０下へ侵入している部分の長さをＡｕ−Ｓｎ合金層の侵入長さｚとし、Ｎｉ−Ｓｎ合金層５１が保護膜３０下へ侵入している部分の長さをＮｉ−Ｓｎ合金層の侵入長さｚ’として、これら合金層の侵入長さｚ、ｚ’とＡｕ層２２の膜厚との関係を調べた。なお、上記の各寸法ｘ、ｙ、ｚ、ｚ’は断面ＳＥＭなどにより確認できる。
【００５０】
その結果を図３に示す。図３はＡｕ層２２の膜厚と上記合金層の侵入長さｚ、ｚ’との関係を示す図である。これらの関係ははんだリフローを１回行った後の結果である。
【００５１】
図３からわかるように、Ａｕ層２２の膜厚が０．１μｍより小さい場合は、各合金層の侵入長さｚ、ｚ’の増加度合が非常に小さいのに対し、０．１μｍ以上となるとＡｕ−Ｓｎ合金層の侵入長さｚが急激に増大していく。つまり、上記ｘ＞ｙの関係を満足するには、Ａｕ層２２の膜厚が０．１μｍ以上が好ましいことが確認された。
【００５２】
また、図４はＡｕ層２２の膜厚とはんだバンプ４０のせん断強度（シェア強度）を調べたものである。図４からわかるように、Ａｕ層２２が厚くなるにしたがって、Ａｕ−Ｓｎ合金層５２の侵入長さｚが大きくなる、すなわちＡｕ−Ｓｎ合金層５２の拡がり径ｘが大きくなり、せん断強度も増加する傾向にあることが確認された。
【００５３】
また、Ａｕ層２２が必要以上に厚すぎると、材料コストが高くなることや、Ａｕ層２２の膜厚の増加に伴ってはんだバンプ４０のせん断強度の増加度合が飽和していくこと（図４参照）、さらには、過剰のＡｕがはんだバンプ４０中へ拡散することによるはんだの強度が低下することなどを考慮すると、Ａｕ層２２の膜厚は０．５μｍ以下が好ましい。
【００５４】
以上のように、本実施形態によれば、はんだバンプ４０を構成する金属成分と配線層２０を構成する金属成分とが互いに拡散して合金層５１、５２を形成するようにした場合、合金層５１、５２は、基板１０の一面の面方向に沿ってはんだバンプ４０の根元部から拡がった形となる。
【００５５】
そして、合金層の拡がり径ｘが保護膜３０の開口部３１の開口径ｙよりも大きいものにすれば、特に保護膜３０の開口部３１を大きくすることなく、はんだバンプ４０と配線層２０との接合面積を大きくとることができる。そして、はんだバンプ４０の微細化に適した形で、はんだバンプ４０の接合強度を向上させることができ、結果、はんだバンプ４０の根元部分の強度を向上させることができる。
【００５６】
ここで、本実施形態の変形例を図５に概略断面図として示す。この変形例では、配線層２０のうちはんだバンプ４０の周囲に位置する部位に、合金層５１、５２の拡がりを規定するための溝部２３を形成したものである。
【００５７】
上述したように、合金層５１、５２は、はんだバンプ４０の根元部分からその周囲へ基板１０の一面の面方向に沿って拡がって成長するため、配線層２０に溝部２３を設けることにより、この溝部２３のところで、合金層５１、５２の成長が止まる。そのため、合金層５１、５２の拡がり径を所望の範囲内に規定することができる。
【００５８】
この構成は、例えば保護膜３０にエッチング用の孔を形成し、この孔を介してヨウ素系のエッチング液などでＡｕ層２２やＮｉ層２１の一部をエッチング除去することにより実現可能である。
【００５９】
（他の実施形態）
なお、配線層２０としては、上記した最表層としてＡｕ層、その下地にＮｉ層を有するＡｕ／Ｎｉ積層構造以外にも、Ａｕ／Ｎｉ／Ｃｕの３層積層構造、Ａｕ／Ｃｕの積層構造などを用いても良い。つまり、配線層２０を構成する金属成分は、はんだバンプ４０を構成する金属成分と加熱により拡散して合金層を形成可能なものであればよい。
【００６０】
また、上記実施形態では、基板１０としてウェハレベルＣＳＰなどの半導体装置に用いる半導体基板を使用したが、その他基板としては、プリント基板などの樹脂製の配線基板、セラミック製の配線基板、あるいは金属基板などを採用することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る電子装置の概略断面図である。
【図２】図１中の電子装置のはんだバンプ接合部の拡大概略断面図である。
【図３】上記実施形態におけるＡｕ層の膜厚と合金層の侵入長さとの関係を示す図である。
【図４】上記実施形態におけるＡｕ層の膜厚とはんだバンプのせん断強度との関係を示す図である。
【図５】上記実施形態の変形例を示す概略断面図である。
【図６】従来の一般的な電子装置の概略断面図である。
【符号の説明】
１０…半導体基板、１３…パッシベーション膜、１４…層間膜、
２０…配線層、２１…Ｎｉ層、２２…Ａｕ層、２３…溝部、３０…保護膜、
３１…保護膜の開口部、４０…はんだバンプ、５１…Ｎｉ−Ｓｎ合金層、
５２…Ａｕ−Ｓｎ合金層。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electronic device in which a surface of a wiring layer formed on one surface of a substrate is covered with an insulating protective film, and the wiring layer and a solder bump are joined through an opening formed in the protective film. The present invention can be applied to packages such as a wafer level CSP (chip size package) and a BGA (ball grid array), and various wiring substrates.
[0002]
[Prior art]
As this type of electronic device, for example, there is an electronic device provided with solder bumps on a semiconductor substrate in order to connect a semiconductor substrate and an external circuit substrate. FIG. 6 shows a general configuration of such an electronic device.
[0003]
A wiring layer 20 made of a material containing a metal is formed on one surface of the semiconductor substrate 10. An insulating protective film 30 covering the surface of the wiring layer 20 is formed on the wiring layer 20, and an opening 31 for exposing the lower wiring layer 20 is formed in the protective film 30. ing.
[0004]
A solder bump 40 is formed on the wiring layer 20 exposed from the opening 31, and the solder bump 40 and the wiring layer 20 are electrically and mechanically joined. The electronic device is mounted on an external circuit board (not shown) via the solder bumps 40, and is mounted by performing a solder reflow.
[0005]
[Problems to be solved by the invention]
However, in such a solder bump 40, stress based on the difference in the thermal expansion coefficient between the semiconductor substrate 10 and the external circuit board tends to concentrate on the base of the solder bump 40. It is hoped that this will be improved.
[0006]
In addition, a plurality of solder bumps 40 are arranged at a certain pitch. Here, it is required that the solder bumps 40 be made narrower, that is, finer. As the miniaturization of the solder bumps 40 progresses, the bonding area between the solder bumps 40 and the underlying wiring layer 20 decreases, and there is a concern that the strength of the root portions of the solder bumps may be insufficient due to the decrease.
[0007]
Conventionally, as a technique for improving the strength of the root portion of a solder bump, a technique described in Japanese Patent Application Laid-Open No. 8-264928 has been proposed. In this device, the strength is improved by adding an auxiliary portion to the root portion of the solder bump.
[0008]
However, in this case, since the auxiliary portion is added to the root portion of the solder bump, the auxiliary portion has a shape that extends outward from the root portion. Therefore, in the case where the miniaturization as described above progresses, the auxiliary portions may be close to each other between the adjacent solder bumps, and an electrical short circuit may easily occur.
[0009]
Therefore, in view of the above problems, the present invention covers the surface of a wiring layer formed on one surface of a substrate with an insulating protective film, and connects the wiring layer and the solder bump through an opening formed in the protective film. It is an object of the present invention to improve the strength of a root portion of a solder bump in a form suitable for miniaturization of the solder bump in a bonded electronic device.
[0010]
[Means for Solving the Problems]
In order to achieve the above objectives, diligent studies were conducted. As a result, if the metal component forming the solder bump and the metal component forming the wiring layer serving as the base of the solder bump are diffused with each other to form an alloy layer, the alloy layer is formed on one surface of the substrate. It has been found that the solder bump is formed so as to extend from the root of the solder bump along the direction.
[0011]
Such an alloy layer can be formed by the mutual metal components of the solder bump and the wiring layer being diffused by heat or the like when reflowing the solder bump. For example, this type of electronic device is applied to various packages and wiring boards, but in any case, the solder bumps are reflowed at least once, for example, when the electronic device is mounted.
[0012]
The present invention has been made based on the above-described examination results. According to the first aspect of the present invention, a substrate (10), a wiring layer (20) made of a material containing a metal formed on one surface of the substrate, and a wiring An insulating protective film (30) covering the surface of the layer; an opening (31) formed in the protective film for exposing the wiring layer; and a wiring formed on the wiring layer exposed from the opening of the protective film. In an electronic device including a solder bump (40) joined to a layer, a metal component forming a solder bump and a metal component forming a wiring layer serving as a base of the solder bump diffuse into each other to form an alloy layer (51, 52), the alloy layer extends from the root of the solder bump to the periphery thereof along the surface direction of one surface of the substrate, and the spreading diameter of the alloy layer is x, and the opening diameter of the opening of the protective film is When y is satisfied, the relationship x> y is satisfied. And wherein the Rukoto.
[0013]
In the present invention, the alloy layer can be formed by heat or the like when reflowing the solder bump. Then, this alloy layer is formed as a joint between the solder bump and the wiring layer, and this alloy layer is formed so as to extend beyond the opening of the protective film. Therefore, it is possible to increase the bonding area between the solder bump and the wiring layer without particularly increasing the opening of the protective film.
[0014]
Therefore, according to the present invention, the bonding strength of the solder bump can be improved in a form suitable for miniaturization of the solder bump, and as a result, the strength of the root portion of the solder bump can be improved.
[0015]
Here, a plurality of alloy layers may be formed between the solder bump and the wiring layer, such as when the wiring layer has a laminated structure of a plurality of different metal layers. It suffices that the alloy layer satisfies the relationship of x> y.
[0016]
Specifically, as the wiring layer having the laminated structure, a layer having a two-layer structure in which the outermost layer is an Au layer and the underlying layer is a Ni layer can be adopted as in the invention described in claim 2. .
[0017]
Further, in such a wiring layer having a two-layer structure of an Au layer and a Ni layer, the thickness of the outermost Au layer (22) is preferably 0.1 μm or more.
[0018]
This makes it easier to satisfy the relationship of x> y in the alloy layer (22) of the metal component constituting the solder bump and Au in the Au layer.
[0019]
Further, as the solder bump (40), a solder containing Sn as a main component and containing at least one of Pb, Ag, Cu, and Bi can be adopted.
[0020]
According to the fifth aspect of the present invention, the groove (23) for defining the spread of the alloy layer (51, 52) is formed in a portion of the wiring layer (20) located around the solder bump (40). Is formed.
[0021]
According to this, since the growth of the alloy layer extending from the root portion of the solder bump to the periphery thereof stops at the groove formed in the wiring layer, the expansion of the alloy layer is defined within a desired range. Can be.
[0022]
It should be noted that reference numerals in parentheses of the above-described units are examples showing the correspondence with specific units described in the embodiments described later.
[0023]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention shown in the drawings will be described. In the present embodiment, description will be made assuming that the electronic device of the present invention is applied to a wafer level CSP. First, the basic configuration of the CSP will be described with reference to FIG.
[0024]
The substrate 10 is a semiconductor substrate on which semiconductor elements such as transistors are formed. On one surface side of the substrate 10, wirings 11 and extraction electrodes (pads) 12 made of aluminum or the like which are electrically connected to the semiconductor element are formed.
[0025]
On one surface of the substrate 10, a passivation film 13 made of a silicon nitride film or the like for covering and protecting the semiconductor element and the wiring 11 is formed. Here, the passivation film 13 is open on the extraction electrode 12. The semiconductor element, the wiring 11, the extraction electrode 12, and the passivation film 13 can be formed by a known semiconductor process.
[0026]
On the passivation film 13, an interlayer film 14 made of an insulating film material is formed. The interlayer film 14 plays a role of relaxing the stress between the upper wiring layer 20 and the substrate 10, and can be formed, for example, by applying and curing polyimide or the like. In addition, the opening 15 is formed by removing the interlayer film 14 by etching or the like above the extraction electrode 12.
[0027]
A wiring layer 20 made of a material containing metal is formed in a predetermined pattern on the interlayer film 14 with a seed layer 16 interposed therebetween. The wiring layer 20 is necessary for electrically connecting the solder bumps 40 arranged at a predetermined pitch in the CSP and the extraction electrodes 12.
[0028]
The seed layer 16 serves as a base of the wiring layer 20, and a film of Cu, Cr, or the like can be formed by a sputtering method or the like. The seed layer 16 has a pattern corresponding to the wiring layer 20.
[0029]
The wiring layer 20 is electrically connected to the extraction electrode 12 through the opening 15 of the interlayer film 14, and has a predetermined wiring pattern from the opening 15 of the interlayer film 14 to the portion where the solder bump 40 is arranged. Extending. In the present embodiment, the wiring layer 20 has a two-layer structure in which a first layer 21 made of Ni and a second layer 22 made of Au or the like are stacked from the substrate 10 side.
[0030]
Such a wiring layer 20 can be formed by forming a plating film by an electrolytic plating method or the like in a state where a wiring pattern is partitioned using a resist on the substrate 10. In the wiring layer 20 of this example, the first layer 21 serving as a base is a Ni layer 21 plated with Ni, and the second layer 22 serving as the outermost layer is an Au layer 22 plated with Au.
[0031]
An insulating protective film 30 covering the surface of the wiring layer 20 is formed on the wiring layer 20, and an opening 31 for exposing the lower wiring layer 20 is formed in the protective film 30. ing. The protective film 30 is formed by forming a resin or ceramic insulating film such as a polyimide or a silicon nitride film by spin coating or sputtering.
[0032]
A solder bump 40 is formed on the wiring layer 20 exposed from the opening 31 of the protective film 30, and the solder bump 40 and the wiring layer 20 are electrically and mechanically joined. In this example, the solder bump 40 is made of a solder containing Sn as a main component and containing at least one of Pb, Ag, Cu, and Bi, that is, a Sn-rich solder.
[0033]
A CSP as such an electronic device is manufactured, for example, as a wafer-level CSP as follows. In a wafer state, a semiconductor element, a wiring 11, a passivation film 13, and the like are formed on a semiconductor substrate 10 using a semiconductor process.
[0034]
Next, an interlayer film 14 made of polyimide or the like is formed on the passivation film 13, and subsequently, the interlayer film 14 is removed by etching or the like on the extraction electrode 12 on the substrate 10 to form an opening 15. .
[0035]
Next, a seed layer 16 formed by sputtering such as Cr or Cu is formed on the entire surface of the interlayer film 14 including the extraction electrode 12 exposed from the opening 15. Next, on the surface of the seed layer 16, a resist having an opening is formed by patterning at a portion other than the portion where the wiring layer 20 is to be formed. That is, a resist is formed at a portion where the wiring layer 20 is not formed, and the portion is covered with the resist.
[0036]
Next, a Ni layer 21 and an Au layer 22 are formed on the surface of the seed layer 16 exposed from the opening of the resist by electrolytic plating. Thereafter, the resist is removed using a stripping solution or the like, and the seed layer 16 in the portion where the resist has been removed is etched and removed using an etching solution such as an acid. Thus, the seed layer 16 and the wiring layer 20 having a desired pattern are formed.
[0037]
Thereafter, a protective film 30 made of polyimide or the like is formed on the substrate 10. The protective film 30 is formed in a state where a connection portion between the wiring layer 20 and the solder bump 40 is opened. Then, the solder bumps 40 are formed by using a technique such as electrolytic plating, printing, or a solder ball, and the wiring layer 20 and the solder bumps 40 are electrically and mechanically connected via the openings 31 of the protective film 30. Thus, the CSP structure shown in FIG. 1 is completed.
[0038]
Thereafter, the solder bumps 40 are reflowed in order to make them stable, and thereafter, dicing cut is performed. The CSP that has become a chip is mounted on a mating member such as a motherboard (external circuit board), and is mounted on the mating member by reflowing the solder bumps 40.
[0039]
Here, in the present embodiment, the joint between the wiring layer 20 and the solder bump 40 has the following characteristics. FIG. 2 is an enlarged view of the vicinity of the solder bump joint in FIG. In FIG. 2 and FIG. 5 described later, the wiring 11, the passivation film 13, the interlayer film 14, and the seed layer 16 located between the substrate 10 and the wiring layer 20 are omitted.
[0040]
The metal component forming the wiring layer 20 is capable of diffusing with the metal component forming the solder bump 40 due to heat at the time of reflow of the solder bump 40 to form an alloy layer. That is, in the present example, the metal components that diffuse with each other by heat are Sn in the solder bumps 40 and Au and Ni in the wiring layer 20.
[0041]
Then, as shown in FIG. 2, alloy layers 51 and 52 are formed by the wiring layer 20 and the solder bumps 40 by diffusion due to heat during solder reflow. In the present embodiment, an Au—Sn alloy layer 52 made of an Au—Sn alloy formed by diffusing Sn of the solder bump 40 and Au in the Au layer 22, and Sn of the solder bump 40 and Ni in the Ni layer 21. And a Ni—Sn alloy layer 51 made of a Ni—Sn alloy formed by diffusing the two.
[0042]
These alloy layers 51 and 52 extend from the root of the solder bump 40 to the periphery thereof along the surface direction of one surface of the substrate 10. In particular, the Au—Sn alloy layer 52 tends to grow because the respective metal components are more easily diffused, and the Au—Sn alloy layer 52 largely penetrates from the root of the solder bump 40 under the surrounding protective film 30.
[0043]
Here, as shown in FIG. 2, the spreading diameter along the surface direction of one surface of the substrate 10 in the Au—Sn alloy layer 52 that has expanded further is x, and the opening diameter of the opening 31 of the protective film 30 is When y is satisfied, the relationship x> y is satisfied. In other words, the relationship of Sx> Sy is satisfied between the area Sx of the alloy layer 52 defined by the diameter x and the area Sy of the opening 31 defined by the diameter y.
[0044]
Specifically, the opening diameter y is about 200 μm. In addition, the area of the region surrounded by the Au-Sn alloy layer 52 extending along the surface direction of one surface of the substrate 10 (the area in the range of the expansion diameter x in FIG. 2) is one of the area of the opening 31. It is preferable that the relationship of x> y is satisfied so as to be 0.5 times or more.
[0045]
In the present embodiment, the Au—Sn alloy layer 52 is configured as a joint between the solder bump 40 and the wiring layer 20. Since the Au—Sn alloy layer 52 is formed to be wider than the opening 31 of the protective film 30, the Au—Sn alloy layer 52 is formed between the solder bump 40 and the wiring layer 20 without particularly increasing the opening 31 of the protective film 30. The joining area can be increased.
[0046]
Therefore, according to the present embodiment, even if the miniaturization of the solder bumps 40 progresses, the bonding area between the solder bumps 40 and the wiring layers 20 can be increased, so that the bonding strength of the solder bumps 40 can be improved. As a result, the strength of the root portion of the solder bump 40 can be improved.
[0047]
Here, in the present embodiment, a two-layer structure in which the outermost layer is the Au layer 22 and the base is the Ni layer 21 is employed as the wiring layer 20, but the Au layer and the Ni layer In the wiring layer 20 having the two-layer structure, the Au layer 22 as the outermost layer preferably has a thickness of 0.1 μm or more.
[0048]
This makes it easier to satisfy the relationship of x> y in the alloy layer 52 of the metal component constituting the solder bump 40 and Au in the Au layer 22. This is based on the results of the following studies conducted by the present inventors.
[0049]
In FIG. 2, the length of the portion where the Au—Sn alloy layer 52 has penetrated under the protective film 30 is defined as the penetrating length z of the Au—Sn alloy layer, and the Ni—Sn alloy layer 51 is below the protective film 30. The relationship between the penetration lengths z, z 'of these alloy layers and the film thickness of the Au layer 22 was examined with the length of the penetrating portion as the penetration length z' of the Ni-Sn alloy layer. The dimensions x, y, z, and z 'can be confirmed by a cross-sectional SEM or the like.
[0050]
The result is shown in FIG. FIG. 3 is a diagram showing the relationship between the thickness of the Au layer 22 and the penetration depths z and z ′ of the alloy layer. These relationships are the results after performing the solder reflow once.
[0051]
As can be seen from FIG. 3, when the thickness of the Au layer 22 is smaller than 0.1 μm, the penetration depth z and z ′ of each alloy layer increase very little, whereas when the thickness is 0.1 μm or more. The penetration length z of the Au-Sn alloy layer rapidly increases. That is, it was confirmed that the thickness of the Au layer 22 is preferably 0.1 μm or more in order to satisfy the relationship of x> y.
[0052]
FIG. 4 shows the results obtained by examining the thickness of the Au layer 22 and the shear strength (shear strength) of the solder bump 40. As can be seen from FIG. 4, as the Au layer 22 becomes thicker, the penetration length z of the Au—Sn alloy layer 52 increases, that is, the spreading diameter x of the Au—Sn alloy layer 52 increases, and the shear strength also increases. It was confirmed that there was a tendency to.
[0053]
If the Au layer 22 is too thick, the material cost increases, and the increase in the shear strength of the solder bumps 40 becomes saturated as the thickness of the Au layer 22 increases (FIG. 4). Considering that the excess Au diffuses into the solder bumps 40 to reduce the strength of the solder, the thickness of the Au layer 22 is preferably 0.5 μm or less.
[0054]
As described above, according to the present embodiment, when the metal component forming the solder bump 40 and the metal component forming the wiring layer 20 are diffused with each other to form the alloy layers 51 and 52, the alloy layer Each of 51 and 52 has a shape extending from the root of the solder bump 40 along the surface direction of one surface of the substrate 10.
[0055]
When the spreading diameter x of the alloy layer is larger than the opening diameter y of the opening 31 of the protective film 30, the solder bump 40 and the wiring layer 20 can be connected without increasing the opening 31 of the protective film 30. Can have a large bonding area. Then, the bonding strength of the solder bump 40 can be improved in a form suitable for miniaturization of the solder bump 40, and as a result, the strength of the root portion of the solder bump 40 can be improved.
[0056]
Here, a modified example of the present embodiment is shown in FIG. 5 as a schematic sectional view. In this modification, a groove 23 for defining the spread of the alloy layers 51 and 52 is formed in a portion of the wiring layer 20 located around the solder bump 40.
[0057]
As described above, since the alloy layers 51 and 52 expand from the root portion of the solder bump 40 to the periphery thereof and extend along the surface direction of one surface of the substrate 10, the groove portion 23 is provided in the wiring layer 20. At the groove 23, the growth of the alloy layers 51 and 52 stops. Therefore, the expansion diameter of the alloy layers 51 and 52 can be defined within a desired range.
[0058]
This configuration can be realized, for example, by forming an etching hole in the protective film 30 and etching away a part of the Au layer 22 and the Ni layer 21 through the hole with an iodine-based etchant or the like.
[0059]
(Other embodiments)
The wiring layer 20 may be a three-layer Au / Ni / Cu laminated structure, an Au / Cu laminated structure, or the like in addition to the Au / Ni laminated structure having an Au layer as the outermost layer and a Ni layer under the Au layer. May be used. That is, the metal component of the wiring layer 20 may be any metal component that can diffuse with the metal component of the solder bump 40 by heating to form an alloy layer.
[0060]
In the above embodiment, a semiconductor substrate used for a semiconductor device such as a wafer level CSP is used as the substrate 10. However, as the other substrate, a resin wiring substrate such as a printed circuit board, a ceramic wiring substrate, or a metal substrate is used. Etc. can be adopted.
[Brief description of the drawings]
FIG. 1 is a schematic sectional view of an electronic device according to an embodiment of the present invention.
FIG. 2 is an enlarged schematic cross-sectional view of a solder bump joint of the electronic device in FIG. 1;
FIG. 3 is a diagram showing a relationship between the thickness of an Au layer and the penetration length of an alloy layer in the embodiment.
FIG. 4 is a diagram showing the relationship between the thickness of an Au layer and the shear strength of a solder bump in the embodiment.
FIG. 5 is a schematic sectional view showing a modification of the embodiment.
FIG. 6 is a schematic sectional view of a conventional general electronic device.
[Explanation of symbols]
10: semiconductor substrate, 13: passivation film, 14: interlayer film,
Reference numeral 20: wiring layer, 21: Ni layer, 22: Au layer, 23: groove, 30: protective film,
31 ... opening of protective film, 40 ... solder bump, 51 ... Ni-Sn alloy layer,
52 ... Au-Sn alloy layer.

Claims

A substrate (10);
A wiring layer (20) made of a material containing a metal formed on one surface of the substrate;
An insulating protective film (30) covering the surface of the wiring layer;
An opening (31) formed in the protective film for exposing the wiring layer;
An electronic device comprising: a solder bump (40) formed on the wiring layer exposed from the opening of the protective film and joined to the wiring layer.
A metal component forming the solder bump and a metal component forming the wiring layer serving as a base of the solder bump are mutually diffused to form an alloy layer (51, 52);
The alloy layer extends from a root portion of the solder bump to a periphery thereof along a surface direction of one surface of the substrate,
An electronic device that satisfies a relationship of x> y, where x is an expansion diameter of the alloy layer, and y is an opening diameter of the opening of the protective film.

The electronic device according to claim 1, wherein the wiring layer (20) has a two-layer structure in which an outermost layer is an Au layer (22) and an underlayer is a Ni layer (21). .

The electronic device according to claim 2, wherein the thickness of the Au layer (22) is 0.1 m or more.

4. The electronic device according to claim 1, wherein the solder bump includes Sn as a main component and at least one of Pb, Ag, Cu, and Bi. 5.

A groove (23) for defining the spread of the alloy layer (51, 52) is formed in a portion of the wiring layer (20) located around the solder bump (40). The electronic device according to any one of claims 1 to 4, wherein