JP2004070218A - Display device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a display device which is further miniaturized even when it has a plurality of display panels, and suppresses flickers, display unevenness or the like even when a rewrite cycle is made longer by decreasing a scanning frequency. <P>SOLUTION: The display device is equipped with a main panel 2 which is formed on a glass substrate 1 and on which signals are scanned at a first scanning frequency (approximately 60 Hz), and a sub panel 3 which is formed on the same glass substrate in an area other than the area where the main panel 2 is formed and on which signals are scanned at a frequency (approximately 1 Hz) different from the first scanning frequency. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
この発明は、表示装置に関し、特に、複数の表示パネルを含む表示装置に関する。
【０００２】
【従来の技術】
従来、携帯電話などの表示パネルとして用いられる携帯可能な表示装置が知られている。また、従来、メインパネルとサブパネルとの２つの表示パネルを含む折りたたみ式の携帯電話などが知られている。
【０００３】
図１０および図１１は、従来のメインパネルとサブパネルとの２つの液晶表示パネルを含む折りたたみ式の携帯電話を示した斜視図である。図１０および図１１を参照して、従来の折りたたみ式の携帯電話１００は、表示部１００ａと操作部１００ｂとから構成されている。表示部１００ａは、操作部１００ｂ側の面に設けられたメインパネル１０１と、操作部１００ｂとは反対側の面に設けられたサブパネル１０２とを含んでいる。そして、不使用時には、図１０に示すように、表示部１００ａが操作部１００ｂに対して折りたたまれている。この折りたたまれた状態では、サブパネル１０２によって時間情報などが表示される。また、使用時には、図１０に示した状態から図１０の矢印の方向に表示部１００ａが開かれて、図１１に示すような状態となる。この状態では、メインパネル１０１によって電話番号や動画などが表示される。
【０００４】
上記した従来のメインパネル１０１とサブパネル１０２とを含む携帯電話１００では、メインパネル１０１とサブパネル１０２とを別々に搭載していたため、携帯電話１００の筐体が大きくなるという不都合があった。このため、携帯電話１００の小型化を図るのが困難であった。
【０００５】
そこで、従来、メインパネルとサブパネルとを含む携帯電話などの携帯機器において、バックライトの上方および下方にそれぞれメインパネルおよびサブパネルを配置することによって、メインパネルとサブパネルとでバックライトを共用化する技術が提案されている。これにより、バックライトを共用化した分、筐体の小型化を図ることが可能である。
【０００６】
【発明が解決しようとする課題】
ここで、携帯電話１００などの携帯機器に使用される液晶表示装置では、特に、小型化の要求が強いので、さらなる小型化を図る必要がある。しかしながら、上記したバックライトを共用化する技術では、メインパネルおよびサブパネルのパネル自体は別々に搭載されるので、小型化には限界があった。その結果、上記バックライトを共用化する技術では、さらなる小型化を図るのは困難であるという問題点があった。
【０００７】
また、上記バックライトを共用化する技術では、メインパネルおよびサブパネルのパネル自体は別々に搭載されるので、部品点数をより削減するとともに、組み立て工程をより簡略化するのは困難であった。その結果、装置コストをより低減するのが困難であるという問題点もあった。
【０００８】
この発明は上記のような課題を解決するためになされたものであり、
この発明の１つの目的は、複数の表示パネルを含む場合に、より小型化を図ることが可能な表示装置を提供することである。
【０００９】
この発明のもう１つの目的は、上記の表示装置において、部品点数をより削減するとともに、組立工程をより簡略化することである。
【００１０】
この発明のさらにもう１つの目的は、上記の表示装置において、表示パネルの走査周波数を小さくして書き換え周期を長くした場合にも、フリッカ（ちらつき）や表示むらなどを抑制することである。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、この発明の一の局面による表示装置は、基板上に形成され、第１走査周波数で信号が走査される第１表示パネルと、基板と同一基板上で、かつ、第１表示パネルが形成される領域とは異なる領域に形成され、第１走査周波数とは異なる第２走査周波数で信号が走査される第２表示パネルとを備えている。
【００１２】
この一の局面による表示装置では、上記のように、同一の基板上の異なる領域に第１表示パネルおよび第２表示パネルを形成することによって、第１表示パネルおよび第２表示パネルを別々の基板上に形成する場合に比べて、より小型化を図ることができる。また、第１表示パネルと第２表示パネルとで、基板を共用化することによって、部品点数をより削減することができるとともに、組立工程をより簡略化することができる。これにより、装置コストをより削減することができる。さらに、第１表示パネルの第１走査周波数と第２表示パネルの第２走査周波数とを異ならせることによって、たとえば、第１表示パネルが動画像などを表示するために書き換え回数を多く必要とするとともに、第２表示パネルが静止画像などを表示するために書き換え回数を多く必要としない場合に、第１表示パネルの第１走査周波数を第２表示パネルの第２走査周波数よりも大きくすることができる。
【００１３】
上記一の局面による表示装置において、好ましくは、第１表示パネルのゲート線および第２表示パネルのゲート線を駆動するための第１シフトレジスタと、第１表示パネルのドレイン線および第２表示パネルのドレイン線を駆動するための第２シフトレジスタと、第１シフトレジスタの第１表示パネルに対応する部分および第２表示パネルに対応する部分のいずれか一方の出力を停止する出力停止回路とをさらに備える。このように構成すれば、出力停止回路からの出力を複数の走査のうちの１回のみ出力するようにすれば、たとえば、第１表示パネルが動画像などを表示するために書き換え回数を多く必要とするとともに、第２表示パネルが静止画像などを表示するために書き換え回数を多く必要としない場合に、出力停止回路により、第２表示パネルの書き換え周期のみを長くすることができる。これにより、第１表示パネルの第１走査周波数を大きく保ちながら、第２表示パネルの第２走査周波数を小さくすることができる。
【００１４】
上記の場合、第２表示パネルを走査する第２走査周波数は、第１表示パネルの第１走査周波数よりも小さい。このように構成すれば、容易に、動画像などを表示するために書き換え回数を多く必要とする第１表示パネルの第１走査周波数を大きくするとともに、静止画像などを表示するために書き換え回数を多く必要としない第２表示パネルの第２走査周波数を小さくすることができる。
【００１５】
この場合、好ましくは、第１表示パネルの各画素は、第１補助容量を含み、第２表示パネルの各画素は、第２走査周波数で走査される期間、映像信号を十分に保持可能な第１補助容量よりも大きな容量値を有する第２補助容量を含む。このように構成すれば、第２表示パネルの第２走査周波数を小さくして第２表示パネルの書き換え周期を長くした場合にも、次の走査までの期間、第２補助容量により映像信号を十分に保持することができるので、ちらつき（フリッカ）や表示むらなどが発生するのを抑制することができる。
【００１６】
上記一の局面による表示装置において、好ましくは、基板上に互いに交差するように配置されたドレイン線およびゲート線をさらに備え、第２表示パネルは、ゲート線から入力される信号に応じてドレイン線からの信号を保持するためのスタティック型メモリを含む。このように構成すれば、第２表示パネルの第２走査周波数を小さくして第２表示パネルの書き換え周期を長くした場合にも、次の走査までの期間、スタティック型メモリにより信号を確実に保持することができるので、ちらつき（フリッカ）や表示むらなどが発生するのを有効に防止することができる。
【００１７】
上記一の局面による表示装置において、好ましくは、基板上に互いに交差するように配置されたドレイン線およびゲート線をさらに備え、第２表示パネルは、ゲート線から入力される信号に応じてドレイン線からの信号を保持するためのダイナミック型メモリを含む。このように構成すれば、第２表示パネルの第２走査周波数を小さくして第２表示パネルの書き換え周期を長くした場合にも、次の走査までの期間、ダイナミック型メモリにより信号を保持することができるので、ちらつき（フリッカ）や表示むらなどが発生するのを抑制することができる。
【００１８】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００１９】
（第１実施形態）
図１は、本発明の第１実施形態によるサブパネルとメインパネルとの２つの表示パネルを含む携帯電話用の液晶表示装置を示した平面図である。
【００２０】
まず、図１を参照して、この第１実施形態では、同一のガラス基板１上の異なる領域に、メインパネル２とサブパネル３とが形成されている。このメインパネル２とサブパネル３とは、ドレイン線の延びる方向に沿って配置されている。また、ドレイン線は、メインパネル２とサブパネル３とで共通化されている。メインパネル２は、透過型または半透過型によって構成されており、サブパネル３は、反射型によって構成されている。これにより、同一のガラス基板１上に形成されたメインパネル２とサブパネル３とを互いに反対側の面に表示することが可能な両面表示型の液晶表示装置が得られる。また、メインパネル２では、アナログ映像信号が供給されて動画像などが表示される。サブパネル３では、デジタル映像信号が供給されて静止画像などが表示される。
【００２１】
なお、ガラス基板１は、本発明の「基板」の一例である。また、メインパネル２は、本発明の「第１表示パネル」の一例であり、サブパネル３は、本発明の「第２表示パネル」の一例である。
【００２２】
メインパネル２のサブパネル３が配置される側と反対側には、ドレイン線を駆動（走査）するためのＨシフトレジスタ６が配置されている。このＨシフトレジスタ６は、メインパネル２とサブパネル３とで共用化されている。Ｈシフトレジスタ６とメインパネル２との間には、ドレイン線スイッチ７が配置されている。このドレイン線スイッチ７は、サンプリング信号に応じて、順次スイッチをオンさせることにより映像信号を順次各ドレイン線に供給するために設けられている。
【００２３】
また、メインパネル２のゲート線およびサブパネル３のゲート線の延びる方向と直交する方向に、メインパネル２のゲート線およびサブパネル３のゲート線を駆動（走査）するためのＶシフトレジスタ４が配置されている。このＶシフトレジスタ４は、メインパネル２とサブパネル３とで共用化されている。また、Ｖシフトレジスタ４とメインパネル２との間には、メインパネル２のゲート線に与える信号の負電圧のレベルを変換するためのＶレベルシフタ５が配置されている。
【００２４】
なお、Ｖシフトレジスタ４は、本発明の「第１シフトレジスタ」の一例であり、Ｈシフトレジスタ６は、本発明の「第２シフトレジスタ」の一例である。
【００２５】
また、この第１実施形態では、ガラス基板１上に、クロック生成回路８と、昇圧回路９と、黒／白電圧生成回路１０とが設けられている。クロック生成回路８は、リングオシレータにより構成されているとともに、昇圧回路９での昇圧動作を行うためのクロック信号を生成する。昇圧回路９は、後述するＳＲＡＭ（スタティック型メモリ）に昇圧された電圧（約５Ｖ〜約５．５Ｖ）を供給する。黒／白電圧生成回路１０は、サブパネル３を交流駆動するために、Ｌレベル（０Ｖ）とＨレベル（３Ｖ）とを一定周期で切り換えて白（＝ＣＯＭ）電源線１０ａと黒電源線１０ｂとに供給する。
【００２６】
ここで、第１実施形態では、サブパネル３の各画素は、スイッチングトランジスタ３１と、ＳＲＡＭ（スタティック型メモリ）３２と、信号選択回路３３と、液晶３４とを含んでいる。すなわち、この第１実施形態では、サブパネル３の各画素が、ＳＲＡＭ３２を内蔵している。ＳＲＡＭ３２は、２つのインバータ回路３２ａおよび３２ｂによって構成されている。また、信号選択回路３３は、２つのＮチャネルトランジスタ３３ａおよび３３ｂによって構成されている。なお、サブパネル３は反射型であるので、サブパネル３の表示画素領域３０は、サブパネル３の反射電極（図示せず）が形成される領域になる。したがって、サブパネル３の表示画素領域３０は、スイッチングトランジスタ３１とＳＲＡＭ３２と信号選択回路３３とを覆う領域になる。
【００２７】
また、スイッチングトランジスタ３１のドレインには、ドレイン線が接続されており、ゲートには、ゲート線が接続されている。スイッチングトランジスタ３１のソースには、インバータ回路３２ｂが順方向に接続されている。インバータ回路３２ａは、インバータ回路３２ｂの出力側とスイッチングトランジスタ３１のソースとの間に順方向に接続されている。また、２つのインバータ回路３２ａおよび３２ｂには、電源としての昇圧回路９が接続されている。
【００２８】
また、信号選択回路３３は、ＳＲＡＭ３２と、液晶３４の表示電極との間に設けられている。この信号選択回路３３は、ＳＲＡＭ３２から供給される信号に応じて液晶３４の表示電極に出力すべき信号を選択する回路である。この信号選択回路３３のＮチャネルトランジスタ３３ａのドレインには、黒電源線１０ｂを介して、黒／白電圧生成回路１０が接続されている。また、Ｎチャネルトランジスタ３３ｂのドレインには、白電源線１０ａを介して、黒／白電圧生成回路１０が接続されている。また、Ｎチャネルトランジスタ３３ａのゲートには、インバータ回路３２ａの出力が接続されており、Ｎチャネルトランジスタ３３ｂのゲートには、インバータ回路３２ｂの出力が接続されている。
【００２９】
また、メインパネル２の各画素は、スイッチングトランジスタ２１と、液晶２２と、補助容量２３とを含んでいる。スイッチングトランジスタ２１のドレインは、ドレイン線に接続されている。また、スイッチングトランジスタ２１のソースには、液晶２２の表示電極が接続されている。また、スイッチングトランジスタ２１のソースには、補助容量２３の一方の電極が接続されている。なお、メインパネル２が透過型である場合には、メインパネル２の表示画素領域２０は、図１に示すように、スイッチングトランジスタ２１と補助容量２３とが形成される領域以外の光が透過する領域になる。
【００３０】
なお、第１実施形態では、メインパネル２およびサブパネル３は、対極ＡＣ駆動によって駆動される。ここで、対極ＡＣ駆動とは、映像信号を印加する表示画素の一方電極（表示電極）とは異なる他方電極（対極：ＣＯＭ）を交流駆動させることによって、映像信号の振幅を半分程度にする駆動方式をいう。図２は、アナログ映像信号が表示されるメインパネルを対極ＡＣ駆動する場合の波形図であり、図３は、デジタル映像信号が表示されるサブパネルを対極ＡＣ駆動した場合の波形図である。図２に示すように、アナログ映像信号が表示されるメインパネル２を対極ＡＣ駆動する場合には、対極（ＣＯＭ）の電位と映像信号の電位によっては、画素電極の電位が負の電位になる場合がある。この場合、メインパネル２のスイッチングトランジスタ２１のゲート電位が正電位または０であるとスイッチングトランジスタ２１がオンするため、メインパネル２のゲート線には、負電圧を印加する必要がある。
【００３１】
その一方、デジタル映像信号が表示されるサブパネル３では、対極ＡＣ駆動した場合にも、図３に示すように、ＳＲＡＭ３２に保持される信号の電位が負の電位になることはない。このため、サブパネル３のゲート線には、負電圧を供給する必要がない。このため、第１実施形態では、Ｖレベルシフタ５は、メインパネル２に対応する部分のみに配置されており、サブパネル３に対応する部分には配置されていない。
【００３２】
また、液晶表示パネルを構成するガラス基板１とは別個に、外部ＩＣ１１と３Ｖ電源１５とが設けられている。外部ＩＣ１１は、電源回路１２と、ＥＮＢ信号制御回路１３と、電力・信号供給停止回路１４とを含んでいる。電源回路１２は、正電圧ＶＤＤを発生するための回路と、負電圧ＶＢＢを発生させるための回路とを含んでいる。これにより、外部ＩＣ１１からＶシフトレジスタ４およびＨシフトレジスタ６に正電圧ＶＤＤが供給されるとともに、Ｖレベルシフタ５に、負電圧ＶＢＢが供給される。また、Ｖシフトレジスタ４には、外部ＩＣ１１から、垂直クロック信号ＶＣＬＫ、スタート信号ＶＳＴおよびＥＮＢ信号が供給される。また、Ｈシフトレジスタ６には、外部ＩＣ１１から水平クロック信号ＨＣＬＫおよびスタート信号ＨＳＴが供給される。
【００３３】
また、ＥＮＢ信号制御回路１３は、Ｖシフトレジスタ４による走査時に供給するＥＮＢ信号のＨレベルまたはＬレベルを制御するために設けられている。電力・信号供給停止回路１４は、サブパネル３のみ使用する場合で、かつ、ＳＲＡＭ３２により信号を保持している期間に、Ｖシフトレジスタ４およびＨシフトレジスタ６への電力および信号の供給を停止するために設けられている。
【００３４】
図４は、図１に示した第１実施形態による液晶表示装置のＶシフトレジスタ周辺の内部構成を示した回路図である。次に、図４を参照して、第１実施形態による液晶表示装置のＶシフトレジスタ４の内部構成について説明する。Ｖシフトレジスタ４は、シフトレジスタ４ａ、４ｂ、４ｃ、４ｄおよび４ｅを含んでいる。また、Ｖシフトレジスタ４は、３つの入力端子と１つの出力端子とを有するＡＮＤ回路からなるＡＮＤ１、ＡＮＤ２、ＡＮＤ３およびＡＮＤ４を含んでいる。ＡＮＤ１の入力端子には、シフトレジスタ４ａおよび４ｂ（ＳＲ１およびＳＲ２）の出力と、ＥＮＢ信号とが入力される。また、ＡＮＤ２の入力端子には、シフトレジスタ４ｂおよび４ｃ（ＳＲ２およびＳＲ３）の出力と、ＥＮＢ信号とが入力される。また、ＡＮＤ３の入力端子には、シフトレジスタ４ｃおよび４ｄ（ＳＲ３およびＳＲ４）の出力と、ＥＮＢ信号とが入力される。また、ＡＮＤ４の入力端子には、シフトレジスタ４ｄおよび４ｅ（ＳＲ４およびＳＲ５）の出力と、ＥＮＢ信号とが入力される。
【００３５】
ＡＮＤ１、ＡＮＤ２、ＡＮＤ３およびＡＮＤ４では、３つの入力の全てがＨレベルになったときのみ、Ｈレベルが出力され、３つの入力うち１つでもＬレベルがあると、Ｌレベルが出力される。このため、ＥＮＢ信号がＬレベルになると、Ｌレベルが出力される。
【００３６】
また、ＡＮＤ１およびＡＮＤ２の出力端子は、それぞれ、ゲート線Ｇ１およびＧ２に接続されている。また、ＡＮＤ３およびＡＮＤ４の出力端子は、それぞれ、Ｖレベルシフタ５の各レベルシフタ５ａおよび５ｂを介して、ゲート線Ｇ３およびＧ４に接続されている。
【００３７】
ここで、ＡＮＤ１およびＡＮＤ２は、走査時にサブパネル３への出力を停止する出力停止回路４１を構成する。また、ＡＮＤ３およびＡＮＤ４は、走査時にメインパネル２への出力を停止する出力停止回路４２を構成する。
【００３８】
図５は、図４に示した第１実施形態による液晶表示装置のＶシフトレジスタの駆動方法を説明するためのタイミングチャート図である。次に、図４および図５を参照して、第１実施形態による液晶表示装置のＶシフトレジスタ４の駆動方法について説明する。
【００３９】
まず、メインパネル２およびサブパネル３の両方を使用する場合について説明する。この場合、メインパネル２は、動画像などを表示するため高い走査周波数で走査する必要があるのに対して、サブパネル３は、静止画像などを表示するため、データの書き換えをほとんど必要としない。したがって、この第１実施形態では、走査周波数はメインパネル２とサブパネル３とで同じにしながら、サブパネル３の画素データのリフレッシュ周波数（フレーム周波数）を低くする。
【００４０】
具体的には、Ｖシフトレジスタ４は、スタート信号ＶＳＴ（図４参照）によって駆動が開始される。そして、Ｖシフトレジスタ４のシフトレジスタ４ａ〜４ｅ（ＳＲ１〜ＳＲ５）は、垂直クロック信号ＶＣＬＫに同期して、図５に示すように、順次一定期間Ｈレベルになる。この場合、第１回目の走査時には、サブパネル３に対応するＡＮＤ１およびＡＮＤ２にＨレベルのＥＮＢ信号（ＥＮＢ１およびＥＮＢ２）を供給するとともに、メインパネル２に対応するＡＮＤ３およびＡＮＤ４にもＨレベルのＥＮＢ信号（ＥＮＢ３およびＥＮＢ４）を供給する。このＥＮＢ信号の制御は、図１に示した外部ＩＣ１１に内蔵されるＥＮＢ信号制御回路１３によって行われる。これにより、図５に示すように、１回目の走査時には、ＡＮＤ１、ＡＮＤ２、ＡＮＤ３およびＡＮＤ４の出力がそれぞれ一定期間Ｈレベルになる。これにより、１回目の走査では、ゲート線Ｇ１、Ｇ２、Ｇ３およびＧ４の全てがそれぞれ一定期間Ｈレベルになる。
【００４１】
なお、ＥＮＢ信号は、従来、プリチャージ期間中に画素トランジスタ（スイッチングトランジスタ）がオンしないようにするために用いられている。ドレイン線のプリチャージは、予めドレイン線をある程度の電圧に立ち上げておいて、映像信号を少し上乗せするだけでよい状態にするために行われる。この第１実施形態では、そのＥＮＢ信号を、メインパネル２とサブパネル３との走査周波数を変更するための制御信号や、後述するように、サブパネル３またはメインパネル２の表示を停止するための制御信号として用いる。
【００４２】
上記のように、サブパネル３およびメインパネル２の１回目の走査時に、サブパネル３に対応するゲート線Ｇ１およびＧ２をＨレベルにすることによって、サブパネル３のスイッチングトランジスタ３１がオンする。これにより、ドレイン線Ｄ１に供給されたＨレベルまたはＬレベルの信号がスイッチングトランジスタ３１を介してＳＲＡＭ３２に供給される。そして、この信号がＳＲＡＭ３２によって保持される。このＳＲＡＭ３２によって保持された信号がＨレベルである場合には、Ｎチャネルトランジスタ３３ａがオンするとともに、Ｎチャネルトランジスタ３３ｂがオフ状態になる。これにより、黒電源線１０ｂからＮチャネルトランジスタ３３ａを介して液晶３４の表示電極に黒電圧が供給されるので、液晶３４は黒表示を行う。
【００４３】
また、ＳＲＡＭ３２に保持された信号がＬレベルの場合には、Ｎチャネルトランジスタ３３ｂがオン状態になるとともに、Ｎチャネルトランジスタ３３ａはオフ状態になる。これにより、白電源線１０ａからＮチャネルトランジスタ３３ｂを介して白電圧が液晶３４の表示電極に供給されるので、液晶３４は、白表示を行う。
【００４４】
また、メインパネル２では、ＡＮＤ３およびＡＮＤ４の出力が、Ｖレベルシフタ５のレベルシフタ５ａおよび５ｂを介して、ゲート線Ｇ３およびＧ４に供給される。メインパネル２の１回目の走査時に、ＡＮＤ３およびＡＮＤ４の出力をＨレベルにすることによって、ゲート線Ｇ３およびＧ４には、Ｖレベルシフタ５のレベルシフタ５ａおよび５ｂを介して、同じＨレベルの電圧が供給される。これにより、スイッチングトランジスタ２１がオン状態になる。この状態で、ドレイン線Ｄ１にメインパネル２用のアナログ映像信号が供給されるので、そのアナログ映像信号は液晶２２の表示電極に供給される。これにより、メインパネル２の対応する画素でアナログ信号表示が行われる。
【００４５】
なお、メインパネル２の画素にアナログ映像信号を供給しない期間は、ＡＮＤ３およびＡＮＤ４の出力がＬレベルになるとともに、ゲート線Ｇ３およびＧ４には、レベルシフタ５ａおよび５ｂによってレベル変換された負電圧が供給される。これにより、アナログ映像信号が表示されるメインパネル２を対極ＡＣ駆動した場合に、メインパネル２のスイッチングトランジスタ２１を確実にオフ状態に保持することができる。
【００４６】
ここで、第１実施形態では、Ｖシフトレジスタ４によるゲート線の２回目以降の走査時には、サブパネル３に対応するＡＮＤ１およびＡＮＤ２の出力を強制的にＬレベルにする。すなわち、サブパネル３の２回目以降のゲート線の走査時に、ＥＮＢ信号を図５に示すように、Ｌレベル（ＥＮＢ１、ＥＮＢ２）にすることによって、サブパネル３に対応するＡＮＤ１およびＡＮＤ２の出力を強制的にＬレベルにする。これにより、Ｖシフトレジスタ４によるゲート線の２回目以降の走査時に、ゲート線Ｇ１およびＧ２への出力を停止する。この場合、スイッチングトランジスタ３１はオフ状態になるので、ＳＲＡＭ３２への信号の書き込みは行われない。つまり、この場合には、ＡＮＤ１およびＡＮＤ２が、出力停止回路４１を構成する。
【００４７】
そして、サブパネル３では、約１秒に１回程度の割合でＥＮＢ信号（ＥＮＢ１、ＥＮＢ２）を一定期間Ｈレベルにする。これにより、約１秒に１回のみスイッチングトランジスタ３１はオン状態になるので、約１秒に１回のみＳＲＡＭ３２に信号が供給される。つまり、サブパネル３は、Ｖシフトレジスタ４の走査周波数（約６０Ｈｚ）とは無関係に約１秒間に１回の周波数（約１Ｈｚ）で走査される。
【００４８】
その一方、メインパネル２では、２回目以降の走査時も１回目の走査時と同様、ＥＮＢ信号（ＥＮＢ３、ＥＮＢ４）を一定期間Ｈレベルにすることによって、ゲート線Ｇ３およびＧ４に、Ｈレベルを一定期間出力する。これにより、メインパネル２のスイッチングトランジスタ２１がオン状態になるので、メインパネル２の液晶２２にアナログ映像信号が書き込まれる。つまり、メインパネル２は、Ｖシフトレジスタ４の走査周波数（約６０Ｈｚ）で走査される。
【００４９】
上記のように、第１実施形態では、メインパネル２とサブパネル３とを両方使用する際には、動画像なども表示されるメインパネル２を常に高い走査周波数（約６０Ｈｚ）で駆動するとともに、サブパネル３を約１秒に１回程度の低い周波数（約１Ｈｚ）で駆動する。この場合、サブパネル３には、データ保持回路としてのＳＲＡＭ３２が内蔵されているので、サブパネル３の走査周波数を低くして書き換え周期が長くなったとしても、次の走査までの期間、ＳＲＡＭ３２により信号が確実に保持される。
【００５０】
次に、サブパネル３を使用せずにメインパネル２のみ使用する場合の動作について説明する。この場合には、サブパネル３に対応するＥＮＢ信号（ＥＮＢ１、ＥＮＢ２）を常にＬレベルの状態にする。これにより、ＡＮＤ１およびＡＮＤ２からの出力が常にＬレベルになるので、ゲート線Ｇ１およびＧ２が常にＬレベルに保持される。これにより、スイッチングトランジスタ３１が常にオフ状態になるので、サブパネル３のＳＲＡＭ３２には、信号が供給されない。さらに、ＳＲＡＭ３２の電源および黒・白信号をオフにすると、サブパネル３の表示は行われなくなる。なお、この場合のＡＮＤ１およびＡＮＤ２は、サブパネル３の出力停止回路４１を構成する。そして、メインパネル２では、ＥＮＢ信号（ＥＮＢ３、ＥＮＢ４）を全ての走査時に一定期間Ｈレベルにする。これにより、メインパネル２のみ表示が行われる。
【００５１】
次に、メインパネル２を使用せずにサブパネル３のみ使用する場合の動作について説明する。この場合には、メインパネル２に対応するＥＮＢ信号（ＥＮＢ３、ＥＮＢ４）を常にＬレベルの状態にする。これにより、ＡＮＤ３およびＡＮＤ４からの出力が常にＬレベルになるので、ゲート線Ｇ３およびＧ４が常にＬレベルに保持される。この場合、メインパネル２のスイッチングトランジスタ２１が常にオフ状態になるので、メインパネル２の液晶２２には、アナログ映像信号が書き込まれない。この場合のＡＮＤ３およびＡＮＤ４は、メインパネル２の出力停止回路４２を構成する。そして、サブパネル３では、約１秒に１回程度の割合でＥＮＢ信号（ＥＮＢ１、ＥＮＢ２）を一定期間Ｈレベルにする。これにより、約１秒に１回のみスイッチングトランジスタ３１はオン状態になるので、約１秒に１回のみＳＲＡＭ３２に信号が供給される。これにより、サブパネル３のみ、黒または白の表示が行われる。
【００５２】
なお、サブパネル３のみ使用する場合で、かつ、ＳＲＡＭ３２がデータ保持動作を行っている期間は、外部ＩＣ回路１１の電力・信号停止回路１４（図１参照）を用いて、外部ＩＣ１１からＶシフトレジスタ４、Ｖレベルシフタ５およびＨシフトレジスタ６への電力（ＶＤＤ、ＶＢＢ）および信号（ＶＣＬＫ、ＶＳＴ、ＥＮＢ、ＨＣＬＫ、ＨＳＴ）の供給を停止する。そして、３Ｖ電源１５から図１に示した点線の経路のみ電力供給を行う。
【００５３】
ここで、メインパネル２およびサブパネル３が使用状態であるか否かの検出は、図１に示した携帯電話９０の開閉検知スイッチ９０ａに基づいて行われる。具体的には、携帯電話９０が折りたたまれてメインパネル２が使用されない状態では、開閉検出スイッチ９０ａからの出力がＬレベルになるので、サブパネル３のみ使用する状態であることが外部ＩＣ回路１１により検出される。また、携帯電話９０が開かれてメインパネルを使用する際には、開閉検出スイッチ９０ａからの出力がＨレベルになるので、メインパネル２およびサブパネル３が使用状態であることが外部ＩＣ回路１１により検出される。
【００５４】
第１実施形態では、上記のように、同一のガラス基板１上の異なる領域にメインパネル２およびサブパネル３を設けることによって、メインパネル２およびサブパネル３を別々のガラス基板上に形成する場合に比べて、より小型化を図ることができる。また、メインパネル２とサブパネル３とで、ガラス基板１とＶシフトレジスタ４およびＨシフトレジスタ６とを共用化することによって、部品点数をより削減することができるとともに、組立工程をより簡略化することができる。これにより、装置コストをより削減することができる。
【００５５】
また、第１実施形態では、上記のように、サブパネル３の各画素にＳＲＡＭ３２を内蔵することによって、サブパネル３の走査周波数を小さくしてサブパネル３の書き換え周期を長くした場合にも、次の走査までの期間、ＳＲＡＭ３２により信号を信号電圧の低下なく確実に保持することができるので、信号電圧の低下に起因するちらつき（フリッカ）や表示むらなどを有効に防止することができる。これにより、容易に、サブパネル３の走査周波数をメインパネル３の走査周波数よりも小さくすることができる。
【００５６】
また、第１実施形態では、サブパネル３にデジタル映像信号を保持するためのＳＲＡＭ３２を内蔵することによって、ＳＲＡＭ３２によりデジタル映像信号が保持されるので、サブパネル３を書き換える必要がほとんどない。これにより、サブパネル３のみ使用する場合で、かつ、サブパネル３のＳＲＡＭ３２が信号を保持している間は、電力・信号供給停止回路１４によりＶシフトレジスタ４、Ｖレベルシフタ５およびＨシフトレジスタ６への電力および駆動信号の供給を停止することができるので、その分、消費電力を低減することができる。
【００５７】
また、第１実施形態では、サブパネル３のみ使用している場合で、かつ、サブパネル３のＳＲＡＭ３２が信号を保持している間は、電源回路１２からの電力の供給を停止するとともに、３Ｖ電源１５からのみ電力を供給することによって、サブパネル３のみ使用する場合に、小さい３Ｖ電源１５を用いることができる。これによっても、消費電力を低減することができる。
【００５８】
また、第１実施形態では、ＳＲＡＭ３２からの信号に応じて液晶３４の表示電極に供給するデジタル映像信号を選択する信号選択回路３３を設けることによって、ＳＲＡＭ３２に保持されたデータに対応するデジタル映像信号を、容易に、サブパネル３の液晶３４の表示電極に供給することができる。
【００５９】
また、第１実施形態では、ドレイン線をメインパネル２とサブパネル３とで共通化することによって、ドレイン線の本数を削減することができる。これにより、消費電力を低減することができるとともに、狭額縁化を図ることができる。
【００６０】
（第２実施形態）
図６は、本発明の第２実施形態によるメインパネルとサブパネルとの２つの表示パネルを含む携帯電話用の液晶表示装置を示した平面図である。図７は、図６に示した第２実施形態による液晶表示装置の負電圧供給停止回路の構成を説明するための回路図である。図６および図７を参照して、この第２実施形態では、上記第１実施形態と異なり、Ｖレベルシフタに負電圧ＶＢＢを供給するための降圧回路と、降圧回路からＶレベルシフタへの負電圧の供給を停止するための負電圧供給停止回路とがガラス基板上に形成された例について説明する。この第２実施形態のその他の構成は、上記した第１実施形態と同様である。
【００６１】
この第２実施形態では、図６に示すように、ガラス基板５１上に、上記した第１実施形態と同様、メインパネル２、サブパネル３、Ｖシフトレジスタ４、Ｖレベルシフタ５、Ｈシフトレジスタ６、ドレイン線スイッチ７、クロック生成回路８、昇圧回路９および黒／白電圧生成回路１０が形成されている。なお、Ｖシフトレジスタ４の駆動方法は、上記した第１実施形態と同様である。
【００６２】
この第２実施形態では、ガラス基板５１上に、さらに、降圧回路５２と、負電圧供給停止回路５３とが設けられている。
【００６３】
負電圧供給停止回路５３は、図７に示すように、クロック生成回路８と降圧回路５２との間に接続されているとともに、ＮチャネルトランジスタＮＴ１によって構成されている。ＮチャネルトランジスタＮＴ１のゲートには、携帯電話９の開閉検知スイッチ９０ａの出力が接続されている。
【００６４】
また、第２実施形態では、ガラス基板５１の外部に、外部ＩＣ１１ａが設けられている。外部ＩＣ１１ａには、正電圧ＶＤＤを発生させるための電源回路１２ａと、ＥＮＢ信号制御回路１３と、電力・信号供給停止回路１４とが設けられている。
【００６５】
図７を参照して、負電圧供給停止回路５３の動作としては、携帯電話９０が開かれてメインパネル２が使用される状態になると、開閉検知スイッチ９０ａがＶＤＤに接続される。これにより、ＨレベルがＮチャネルトランジスタＮＴ１のゲートに供給されるので、ＮチャネルトランジスタＮＴ１がオン状態になる。この状態では、クロック生成回路８からのクロック信号が降圧回路５２に供給される。そして、降圧回路５２によって降圧動作が行われることにより、負電圧ＶＢＢが発生される。この発生された負電圧ＶＢＢは、Ｖレベルシフタ５に供給される。
【００６６】
その一方、携帯電話９０が閉じた状態でメインパネル２が不使用状態（サブパネル３のみ使用状態）になると、開閉検知スイッチ９０ａが接地端子に接続されて、ＬレベルがＮチャネルトランジスタＮＴ１のゲートに供給される。この場合には、ＮチャネルトランジスタＮＴ１がオフ状態になるので、クロック生成回路８からのクロック信号が降圧回路５２に供給されない。このため、降圧回路５２によって負電圧ＶＢＢが発生されないので、負電圧ＶＢＢは、Ｖレベルシフタ５に供給されない。
【００６７】
上記のように、第２実施形態では、ガラス基板５１上に、降圧回路５２と、負電圧供給停止回路５３とを設けることによって、サブパネル３のみ使用している場合に、負電圧供給停止回路５３によりＶレベルシフタ５への負電圧ＶＢＢの供給を停止することができるので、より消費電力を低減することができる。
【００６８】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００６９】
（第３実施形態）
図８は、本発明の第３実施形態によるサブパネルとメインパネルとの２つの表示パネルを含む携帯電話用の液晶表示装置を示した平面図である。図８を参照して、この第３実施形態では、上記第１および第２実施形態と異なり、サブパネルの画素にＤＲＡＭ（ダイナミックランダムアクセスメモリ：ダイナミック型メモリ）を内蔵した例について説明する。
【００７０】
具体的には、この第３実施形態では、同一のガラス基板６１上の異なる領域に、メインパネル６２とサブパネル６３とが形成されている。このメインパネル６２とサブパネル６３とは、ドレイン線の延びる方向に沿って配置されている。また、ドレイン線は、メインパネル６２とサブパネル６３とで共通化されている。メインパネル６２は、透過型または半透過型によって構成されており、サブパネル６３は、反射型によって構成されている。これにより、メインパネル６２とサブパネル６３とを互いに反対側の面に表示することが可能な両面表示型の液晶表示装置が得られる。なお、ガラス基板６１は、本発明の「基板」の一例である。また、メインパネル６２は、本発明の「第１表示パネル」の一例であり、サブパネル６３は、本発明の「第２の表示パネル」の一例である。
【００７１】
メインパネル６２のサブパネル６３が配置される側と反対側には、ドレイン線を駆動（走査）するためのＨシフトレジスタ６６が配置されている。このＨシフトレジスタ６６は、メインパネル６２とサブパネル６３とで共用化されている。Ｈシフトレジスタ６６とメインパネル６２との間には、ドレイン線スイッチ６７が配置されている。また、メインパネル６２のゲート線およびサブパネル６３のゲート線の延びる方向と直交する方向に、メインパネル６２のゲート線およびサブパネル６３のゲート線を駆動（走査）するためのＶシフトレジスタ６４が配置されている。このＶシフトレジスタ６４は、メインパネル６２とサブパネル６３とで共用化されている。また、Ｖシフトレジスタ６４とメインパネル６２との間には、メインパネル６２のゲート線に与える信号の電圧のレベルを変換するためのＶレベルシフタ６５が配置されている。
【００７２】
なお、Ｖシフトレジスタ６４は、本発明の「第１シフトレジスタ」の一例であり、Ｈシフトレジスタ６６は、本発明の「第２シフトレジスタ」の一例である。
【００７３】
また、この第３実施形態においても、第１実施形態と同様、メインパネル６２は、動画像などのアナログ映像信号を表示するとともに、サブパネル６３は、静止画像などのデジタル映像信号を表示する。そして、メインパネル６２およびサブパネル６３を対極ＡＣ駆動によって駆動する。このため、レベル変換された負電圧をゲート線に供給するためのＶレベルシフタ６５は、第１実施形態と同様、アナログ映像信号を表示するメインパネル６２に対応する部分にのみ配置されている。
【００７４】
また、ガラス基板６１上には、黒／白電圧生成回路７０が設けられている。
【００７５】
ここで、第３実施形態では、サブパネル６３の各画素が、ＤＲＡＭ６３３と、信号選択回路６３４と、液晶６３５とを含んでいる。ＤＲＡＭ６３３は、スイッチングトランジスタ６３１と、容量６３２とを含んでいる。また、信号選択回路６３４は、Ｎチャネルトランジスタ６３４ａと、Ｐチャネルトランジスタ６３４ｂとを含んでいる。
【００７６】
ＤＲＡＭ６３３のスイッチングトランジスタ６３１のドレインは、ドレイン線に接続されており、ゲートはゲート線に接続されている。また、スイッチングトランジスタ６３１のソースには、容量６３２の一方の電極が接続されている。また、スイッチングトランジスタ６３１のソースは、Ｎチャネルトランジスタ６３４ａのゲートとＰチャネルトランジスタ６３４ｂのゲートとに接続されている。また、Ｎチャネルトランジスタ６３４ａのドレインは、黒電源線７０ｂを介して、黒／白電圧生成回路７０に接続されている。Ｐチャネルトランジスタ６３４ｂのドレインは、白電源線７０ａを介して、黒／白電圧生成回路７０に接続されている。また、Ｎチャネルトランジスタ６３４ａおよびＰチャネルトランジスタ６３４ｂのソースは、共に、液晶６３５の表示電極に接続されている。なお、サブパネル６３は、反射型であるので、表示画素領域６３０は、ＤＲＡＭ６３３および信号選択回路６３４を含む領域となる。
【００７７】
また、メインパネル６２の各画素は、スイッチングトランジスタ６２１と、液晶６２２と補助容量６２３とを含んでいる。メインパネル６２が、透過型である場合には、スイッチングトランジスタ６２１および補助容量６２３が形成される領域以外の光が透過する領域が表示画素領域６２０となる。
【００７８】
また、第３実施形態では、液晶表示パネルを構成するガラス基板６１とは別個に、第１実施形態と同様、外部ＩＣ１１と、３Ｖ電源１５とが設けられている。外部ＩＣ１１は、電源回路１２とＥＮＢ信号制御回路１３と電力・信号供給停止回路１４とを含んでいる。
【００７９】
上記した第３実施形態による液晶表示装置のＶシフトレジスタ６４の内部構成および駆動方法は、図４および図５を用いて説明した第１実施形態によるＶシフトレジスタ４の内部構成および駆動方法と同様である。
【００８０】
すなわち、この第３実施形態において、メインパネル６２およびサブパネル６３の両方を使用する場合には、動画像なども表示されるメインパネル６２は常に高い走査周波数（約６０Ｈｚ）で駆動するとともに、静止画像などを表示するサブパネル６３は、約１秒に１回程度の走査周波数（約１Ｈｚ）で駆動する。具体的には、外部ＩＣ１１に設けられたＥＮＢ信号制御回路１３を用いてサブパネル６３の２回目以降の走査時に、ＥＮＢ信号を図５に示すようにＬレベル（ＥＮＢ１、ＥＮＢ２）にすることによって、サブパネル６３に対応するＡＮＤ１およびＡＮＤ２の出力を強制的にＬレベルにする。これにより、Ｖシフトレジスタ６４によるゲート線の２回目以降の走査時に、ゲート線Ｇ１およびＧ２への出力を停止する。
【００８１】
そして、サブパネル６３では、約１秒に１回程度の割合でＥＮＢ信号（ＥＮＢ１、ＥＮＢ２）を一定期間Ｈレベルにする。これにより、約１秒に１回のみスイッチングトランジスタ６３１はオン状態になるので、約１秒に１回のみＤＲＡＭ６３３にＨレベルまたはＬレベルの信号が供給される。つまり、サブパネル６３は、Ｖシフトレジスタ６４の走査周波数（約６０Ｈｚ）とは無関係に約１秒間に１回の周波数（約１Ｈｚ）で走査される。そして、ＤＲＡＭ６３３に保持されている信号がＨレベルである場合には、信号選択回路６３４のＮチャネルトランジスタ６３４ａがオン状態になるとともに、Ｐチャネルトランジスタ６３４ｂはオフ状態になる。これにより、黒／白電圧生成回路７０からの黒電圧が、黒電源線７０ｂおよびＮチャネルトランジスタ６３４ａを介して、液晶６３５の表示電極に供給される。これにより、黒表示が行われる。
【００８２】
また、ＤＲＡＭ６３３にＬレベルが保持されている場合には、Ｎチャネルトランジスタ６３４ａがオフ状態になるとともに、Ｐチャネルトランジスタ６３４ｂがオン状態になる。この場合には、黒／白電圧生成回路７０からの白電圧が、白電源線７０ａおよびＰチャネルトランジスタ６３４ｂを介して、液晶６３５の表示電極に供給される。これにより、白表示が行われる。
【００８３】
なお、ＤＲＡＭ６３３は、第１および第２実施形態のＳＲＡＭ３２と異なり、データを長時間保持することは困難であるので、一定期間毎にリフレッシュ動作を行う必要がある。
【００８４】
一方、メインパネル６２のゲート線Ｇ３およびＧ４には、２回目以降の走査時も１回目の走査時と同様、ＥＮＢ信号（ＥＮＢ３、ＥＮＢ４）を一定期間Ｈレベルにすることによって、ゲート線Ｇ３およびＧ４に、Ｈレベルを一定期間出力する。これにより、メインパネル６２のスイッチングトランジスタ６２１がオン状態になるので、メインパネル６２の液晶６２２にアナログ映像信号が書き込まれる。つまり、メインパネル６２は、Ｖシフトレジスタ６４の走査周波数（約６０Ｈｚ）で走査される。
【００８５】
なお、第３実施形態において、メインパネル６２のみ使用する場合には、上述した第１実施形態と同様、サブパネル６３に対応するＥＮＢ信号（ＥＮＢ１、ＥＮＢ２）を常にＬレベルの状態にする。これにより、ＡＮＤ１およびＡＮＤ２からの出力が常にＬレベルになるので、ゲート線Ｇ１およびＧ２が常にＬレベルに保持される。これにより、スイッチングトランジスタ６３１が常にオフ状態になるので、サブパネル６３のＤＲＡＭ６３３には、信号が供給されない。そして、黒／白電圧生成回路７０もオフ状態にすることによって、サブパネル６３の表示が行われなくなる。そして、メインパネル６２に対応するＥＮＢ信号（ＥＮＢ３、ＥＮＢ４）を全ての走査時に一定期間Ｈレベルにする。これにより、メインパネル６２のみ表示が行われる。
【００８６】
また、メインパネル６２は使用せずにサブパネル６３のみ使用する場合には、第１実施形態と同様、メインパネル６２に対応するＥＮＢ信号（ＥＮＢ３、ＥＮＢ４）を常にＬレベルの状態にする。これにより、ＡＮＤ３およびＡＮＤ４からの出力が常にＬレベルになるので、ゲート線Ｇ３およびＧ４が常にＬレベル（負電圧）に保持される。これにより、スイッチングトランジスタ６２１が常にオフ状態になるので、メインパネル６２の液晶６２２には、アナログ映像信号が書き込まれない。このため、メインパネル６２の表示は行われない。そして、サブパネル６３では、約１秒に１回程度の割合でＥＮＢ信号（ＥＮＢ１、ＥＮＢ２）を一定期間Ｈレベルにする。これにより、約１秒に１回のみスイッチングトランジスタ６３１はオン状態になるので、約１秒に１回のみＤＲＡＭ６３３に信号が供給される。これにより、サブパネル６３のみ、黒または白の表示が行われる。
【００８７】
なお、サブパネル３のみ使用する場合で、かつ、ＤＲＡＭ６３３がデータ保持動作を行っている期間は、外部ＩＣ回路１１の電力・信号停止回路１４を用いて、外部ＩＣ１１からＶシフトレジスタ６４、Ｖレベルシフタ６５およびＨシフトレジスタ６６への電力および信号の供給を停止する。そして、３Ｖ電源１５から図８に示した点線の経路のみ電力供給を行う。
【００８８】
第３実施形態では、上記のように、サブパネル６３の各画素に、信号保持回路としてのＤＲＡＭ６３３を内蔵することによって、サブパネル６３の走査周波数を小さくしてサブパネル６３の書き換え周期を長くした場合にも、次の走査までの期間、ＤＲＡＭ６３３により信号を保持することができるので、ちらつき（フリッカ）や表示むらなどが発生するのを抑制することができる。これにより、容易に、サブパネル６３の走査周波数をメインパネル６２の走査周波数よりも小さくすることができる。
【００８９】
また、第３実施形態では、信号選択回路６３４を、Ｎチャネルトランジスタ６３４ａとＰチャネルトランジスタ６３４ｂとから構成することによって、データ保持回路としてＤＲＡＭ６３３を用いた場合に、容易に、ＤＲＡＭ６３３に保持されている信号に対応したデジタル映像信号を選択して液晶６３５の表示電極に供給することができる。
【００９０】
なお、第３実施形態のその他の効果は、上記した第１実施形態と同様である。
【００９１】
すなわち、第３実施形態では、同一のガラス基板６１の異なる領域にメインパネル６２とサブパネル６３とを形成することによって、メインパネル６２およびサブパネル６３を別々のガラス基板上に形成する場合に比べて、より小型化を図ることができる。また、メインパネル６２とサブパネル６３とで、ガラス基板６１とＶシフトレジスタ６４およびＨシフトレジスタ６６とを共用化することによって、部品点数をより削減することができるとともに、組立工程をより簡略化することができる。これにより、装置コストをより削減することができる。
【００９２】
また、サブパネル６３のみ使用している場合で、かつ、サブパネル６３のＤＲＡＭ６３３が信号を保持している間はＶシフトレジスタ６４およびＨシフトレジスタ６６への電力および駆動信号の供給を停止するための電力・信号供給停止回路１４を設けることによって、容易に、消費電力の低減を図ることができる。
【００９３】
また、サブパネル６３のみ使用している場合で、かつ、サブパネル６３のＤＲＡＭ６３３が信号を保持している間は、電力・信号供給停止回路１４により電源回路１２からの電力の供給を停止するとともに、３Ｖ電源１５のみから電力を供給することによって、容易に、サブパネル６３のみを使用する場合に、小さい３Ｖ電源１５を用いることができる。これによっても、消費電力を低減することができる。
【００９４】
また、第３実施形態では、ドレイン線をメインパネル６２とサブパネル６３とで共通化することによって、ドレイン線の本数を削減することができる。これにより、消費電力を低減することができるとともに、狭額縁化を図ることができる。
【００９５】
（第４実施形態）
図９は、本発明の第４実施形態によるメインパネルとサブパネルとの２つの表示パネルを含む携帯電話用の液晶表示装置を示した平面図である。図９を参照して、この第４実施形態では、上記第１〜第３実施形態と異なり、サブパネルの画素に、サブパネルの走査周波数を小さくして走査周期を長くした場合にも、十分に信号を保持することが可能な大きな容量値を有する補助容量を設けた例について説明する。
【００９６】
まず、図９を参照して、この第４実施形態では、同一のガラス基板７１上の異なる領域に、メインパネル７２とサブパネル７３とが形成されている。このメインパネル７２とサブパネル７３とは、ドレイン線の延びる方向に沿って配置されている。また、ドレイン線は、メインパネル７２とサブパネル７３とで共通化されている。メインパネル７２は、透過型または半透過型によって構成されており、サブパネル７３は、反射型によって構成されている。これにより、メインパネル７２とサブパネル７３とを互いに反対側の面に表示することが可能な両面表示型の液晶表示装置が得られる。また、第４実施形態においては、メインパネル７２およびサブパネル７３に、アナログ映像信号が供給される。なお、ガラス基板７１は、本発明の「基板」の一例である。また、メインパネル７２は、本発明の「第１表示パネル」の一例であり、サブパネル７３は、本発明の「第２の表示パネル」の一例である。
【００９７】
メインパネル７２のサブパネル７３が配置される側と反対側には、ドレイン線を駆動（走査）するためのＨシフトレジスタ７６が配置されている。このＨシフトレジスタ７６は、メインパネル７２とサブパネル７３とで共用化されている。Ｈシフトレジスタ７６とメインパネル７２との間には、ドレイン線スイッチ７７が配置されている。また、メインパネル７２およびサブパネル７３のドレイン線と平行な方向にＶシフトレジスタ７４が配置されている。このＶシフトレジスタ７４は、メインパネル７２とサブパネル７３とで共用化されている。Ｖシフトレジスタ７４とメインパネル７２との間には、メインパネル７２に対応する部分のみに、Ｖレベルシフタ７５が配置されている。
【００９８】
なお、Ｖシフトレジスタ７４は、本発明の「第１シフトレジスタ」の一例であり、Ｈシフトレジスタ７６は、本発明の「第２シフトレジスタ」の一例である。
【００９９】
また、液晶表示パネルを構成するガラス基板７１とは別個に、外部ＩＣ８１が設けられている。外部ＩＣ８１は、電源回路８２と、ＥＮＢ信号制御回路８３とを含んでいる。電源回路８２は、正電圧ＶＤＤを発生させるための回路と、負電圧ＶＢＢを発生させるための回路とを含んでいる。これにより、外部ＩＣ８１からＶシフトレジスタ７４およびＨシフトレジスタ７６に正電圧ＶＤＤが供給されるとともに、Ｖレベルシフタ７５に負電圧ＶＢＢが供給される。また、Ｖシフトレジスタ７４には、外部ＩＣ８１から垂直クロック信号ＶＣＬＫ、スタート信号ＶＳＴおよびＥＮＢ信号が供給される。また、Ｈシフトレジスタ７６には、外部ＩＣ８１から、水平クロック信号ＨＣＬＫおよびスタート信号ＨＳＴが供給される。
【０１００】
また、メインパネル７２の各画素は、スイッチングトランジスタ７２１と液晶７２２と補助容量７２３とを含んでいる。なお、補助容量７２３は、本発明の「第１補助容量」の一例である。メインパネル７２が、透過型である場合には、スイッチングトランジスタ７２１および補助容量７２３が形成される領域以外の光が透過する領域が表示画素領域７２０となる。
【０１０１】
ここで、第４実施形態では、サブパネル７３の各画素が、スイッチングトランジスタ７３１と、液晶７３２と、補助容量７３３とを含んでいる。なお、補助容量７３３は、本発明の「第２補助容量」の一例である。この補助容量７３３は、サブパネル７３の走査周波数を小さくして走査周期を長くした場合にも、十分に信号を保持することが可能なように、メインパネル７２の補助容量７２３よりも大きな容量値を有する。なお、この第４実施形態では、サブパネル７３は反射型であるので、表示画素領域７３０を構成する反射電極（図示せず）は、スイッチングトランジスタ７３１および補助容量７３３を覆うように形成される。したがって、補助容量７３３を大きく形成したとしても、表示画素領域７３０が小さくなることはないので、問題はない。
【０１０２】
なお、この第４実施形態では、メインパネル７２は、対極ＡＣ駆動によって駆動され、サブパネル７３も、対極ＡＣ駆動によって駆動される。アナログ映像信号を表示するメインパネル７２に対極ＡＣ駆動を用いる場合には、対極（ＣＯＭ）の電位と映像信号の電位によっては、図２に示したように、画素電極の電位が負になる場合がある。この場合、メインパネル７２のスイッチングトランジスタ７２１のゲート電位が正電位または０であるとスイッチングトランジスタ７２１がオンするため、メインパネル７２のゲート線には、負電圧を印加する必要がある。
【０１０３】
また、この第４実施形態では、サブパネル７３も対極ＡＣ駆動されるとともに、アナログ映像信号を表示するので、メインパネル７２と同様、サブパネル７３のゲート線には負電圧を印加する必要がある。
【０１０４】
この第４実施形態による液晶表示装置のＶシフトレジスタ７４の内部構成および駆動方法は、サブパネル７３を走査する周波数以外は、図４および図５を用いて説明した第１実施形態によるＶシフトレジスタ４の内部構成および駆動方法と基本的に同様である。
【０１０５】
すなわち、メインパネル７２およびサブパネル７３の両方を使用する場合には、動画像などのアナログ映像信号が表示されるメインパネル７２を常に高い周波数（約６０Ｈｚ）で駆動するとともに、サブパネル７３を約１秒に１０回〜５０回程度の走査周波数（約１０Ｈｚ〜約５０Ｈｚ）で駆動する。具体的には、外部ＩＣ８１に設けられたＥＮＢ信号制御回路８３を用いて、サブパネル７３の２回目以降の走査時に、ＥＮＢ信号を図３に示すようにＬレベル（ＥＮＢ１、ＥＮＢ２）にすることによって、サブパネル７３に対応するＡＮＤ１およびＡＮＤ２の出力を強制的にＬレベルにする。これにより、Ｖシフトレジスタ７４によるゲート線の２回目以降の走査時に、ゲート線Ｇ１およびＧ２への出力を停止する。
【０１０６】
そして、サブパネル７３では、約１秒に１０回〜５０回程度の割合でＥＮＢ信号（ＥＮＢ１、ＥＮＢ２）を一定期間Ｈレベルにする。これにより、約１秒間に１０回〜５０回程度スイッチングトランジスタ７３１はオン状態になるので、約１秒間に１０回〜５０回程度、液晶７３２および補助容量７３３にアナログ映像信号が供給される。つまり、サブパネル７３は、Ｖシフトレジスタ７４の走査周波数（約６０Ｈｚ）とは無関係に約１秒間に１０回〜５０回程度の周波数（約１０Ｈｚ〜約５０Ｈｚ）で走査される。
【０１０７】
一方、メインパネル７２のゲート線Ｇ３およびＧ４には、全ての走査時に、ＥＮＢ信号（ＥＮＢ３、ＥＮＢ４）を一定期間Ｈレベルにすることによって、ゲート線Ｇ３およびＧ４に、Ｈレベルを一定期間出力する。これにより、メインパネル７２のスイッチングトランジスタ７２１がオン状態になるので、メインパネル７２の液晶７２２にアナログ映像信号が書き込まれる。つまり、メインパネル７２は、Ｖシフトレジスタ７４の走査周波数（約６０Ｈｚ）で走査される。
【０１０８】
また、メインパネル７２のみ使用する場合には、ＥＮＢ信号制御回路８３により、サブパネル７３に対応するＥＮＢ信号（ＥＮＢ１、ＥＮＢ２）を常にＬレベルの状態にすることによって、ＡＮＤ１およびＡＮＤ２からなる出力停止回路４１からの出力を常にＬレベルにする。これにより、スイッチングトランジスタ７３１が常にオフ状態になるので、サブパネル７３の液晶７３２には、信号が供給されない。これにより、サブパネル７３の表示は行われない。そして、メインパネル７２に対応するＥＮＢ信号（ＥＮＢ３、ＥＮＢ４）を全ての走査時に一定期間Ｈレベルにする。これにより、メインパネル７２のみ表示が行われる。
【０１０９】
また、サブパネル７３のみ使用する場合には、ＥＮＢ信号制御回路８３により、メインパネル７２に対応するＥＮＢ信号（ＥＮＢ３、ＥＮＢ４）を常にＬレベルの状態にすることによって、ＡＮＤ３およびＡＮＤ４からなる出力停止回路４２の出力を常にＬレベルにする。これにより、メインパネル７３の表示は行われない。そして、サブパネル７３では、ＥＮＢ信号制御回路８３により、約１秒に１０回〜５０回程度の割合でＥＮＢ信号（ＥＮＢ１、ＥＮＢ２）を一定期間Ｈレベルにする。これにより、約１秒に１０回〜５０回程度、スイッチングトランジスタ７３１はオン状態になるので、約１秒に１０回〜５０回程度、補助容量７３３および液晶７３２の表示電極にアナログ映像信号が供給される。これにより、サブパネル７３のみ、液晶７３２にアナログ信号表示が行われる。
【０１１０】
第４実施形態では、上記のように、サブパネル７３の走査周波数を小さくしてサブパネル７３の書き換え周期を長くした場合にも、次の走査までの期間、映像信号を十分に保持可能な大きな容量値を有する補助容量７３３を設けることによって、ちらつき（フリッカ）や表示むらなどが発生するのを抑制することができる。これにより、容易に、サブパネル７３の走査周波数をメインパネル７２の走査周波数よりも小さくすることができる。この場合、このサブパネル７３の補助容量７３３は、メインパネル７２の補助容量７２３の３倍以上の容量値を有するのが好ましい。なお、メインパネル７２の補助容量７２３の３倍〜４倍程度の容量値を有するサブパネル７３の補助容量７３３であれば、サブパネル７３のレイアウト上、容易に形成可能である。この場合、サブパネル７３は１秒間に１５回〜２０回程度の周波数（約１５Ｈｚ〜約２０Ｈｚ）で書き換えるのが好ましい。
【０１１１】
また、この第４実施形態では、上記第１〜第３実施形態と同様、同一のガラス基板７１上の異なる領域に、メインパネル７２およびサブパネル７３を設けることによって、メインパネル７２およびサブパネル７３を別々のガラス基板上に形成する場合に比べて、より小型化を図ることができる。また、メインパネル７２とサブパネル７３とで、ガラス基板７１とＶシフトレジスタ７４およびＨシフトレジスタ７６とを共用化することによって、部品点数をより削減することができるとともに、組立工程をより簡略化することができる。これにより、装置コストをより削減することができる。
【０１１２】
また、第４実施形態では、ドレイン線をメインパネル７２とサブパネル７３とで共通化することによって、ドレイン線の本数を削減することができる。これにより、消費電力を低減することができるとともに、狭額縁化を図ることができる。
【０１１３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【０１１４】
たとえば、上記実施形態では、メインパネルとサブパネルの２つの液晶表示パネルを含む携帯電話用の液晶表示装置を例にとって説明したが、本発明はこれに限らず、複数の表示パネルを含む携帯電話以外の携帯機器用の表示装置や携帯機器以外の機器用の表示装置にも同様に適用可能である。
【０１１５】
また、上記実施形態では、メインパネルとサブパネルの２つの液晶表示パネルを含む場合について説明したが、本発明はこれに限らず、３つ以上の表示パネルを含む場合にも同様に適用可能である。
【０１１６】
また、上記実施形態では、液晶表示パネルを含む表示装置に本発明を適用する場合について説明したが、本発明はこれに限らず、ＥＬ表示パネルなどの自発光素子を含む表示装置にも適用可能である。ＥＬ表示パネルに適用する場合、たとえば、メインパネルをトップエミッション（Ｔｏｐ　Ｅｍｉｓｓｉｏｎ）型とし、サブパネルをボトムエミッション（Ｂｏｔｔｏｍ　Ｅｍｉｓｓｉｏｎ）型とすればよい。
【０１１７】
また、第１〜第３実施形態では、ガラス基板上に、クロック生成回路、黒／白電圧生成回路および昇圧回路を設けたが、本発明はこれに限らず、これらの回路をパネルの外部に設けるようにしてもよい。
【０１１８】
また、上記実施形態では、メインパネルとサブパネルとでドレイン線を共通化する例を示したが、本発明はこれに限らず、メインパネルとサブパネルとでゲート線を共通化するようにしてもよい。この場合には、ゲート線の延びる方向に沿ってメインパネルとサブパネルとを配置すればよい。
【０１１９】
また、上記実施形態では、メインパネルとサブパネルとで、ＶシフトレジスタおよびＨシフトレジスタを共用化する例を示したが、本発明はこれに限らず、メインパネルとサブパネルとで、ＶシフトレジスタおよびＨシフトレジスタをそれぞれ別々に設けるようにしてもよい。この場合には、メインパネル用のＶシフトレジスタおよびＨシフトレジスタと、サブパネル用のＶシフトレジスタおよびＨシフトレジスタとに、それぞれ、別々の専用のクロック信号を入力することができるので、たとえば、サブパネル用のＶシフトレジスタおよびＨシフトレジスタに入力するクロック信号を、メインパネル用のＶシフトレジスタおよびＨシフトレジスタに入力するクロック信号よりも遅くすることができる。このようにすれば、走査時にＥＮＢ信号によりサブパネルの出力を停止するという制御を行うことなく、メインパネルの走査周波数と、サブパネルの走査周波数とを異ならせることができる。
【０１２０】
また、上記実施形態では、サブパネルの走査周波数をメインパネルの走査周波数よりも小さくした場合について説明したが、本発明はこれに限らず、サブパネルの走査周波数をメインパネルの走査周波数よりも大きくするようにしてもよい。
【０１２１】
また、上記実施形態では、サブパネルのみの使用時に、ＥＮＢ信号を用いてメインパネルに対応するゲート線への出力を停止するとともに、サブパネルに対応するゲート線への走査を複数回に１回（約１秒に１回）のみ出力するようにしたが、本発明はこれに限らず、サブパネルのみ使用する際に、メインパネルに対応するゲート線への出力をＥＮＢ信号を用いて停止するとともに、サブパネルに供給する垂直クロック信号ＶＣＬＫおよび水平クロック信号ＨＣＬＫの周波数を低くすることによって、サブパネルの走査周波数を小さくするようにしてもよい。
【０１２２】
【発明の効果】
以上のように、本発明によれば、複数の表示パネルを含む場合に、より小型化を図ることができる。また、表示パネルの走査周波数を小さくして書き換え周期を長くした場合にも、フリッカ（ちらつき）や表示むらなどを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態によるメインパネルとサブパネルとの２つの表示パネルを含む携帯電話用の液晶表示装置を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置のメインパネルを対極ＡＣ駆動した場合の波形図である。
【図３】図１に示した第１実施形態による液晶表示装置のサブパネルを対極ＡＣ駆動した場合の波形図である。
【図４】図１に示した第１実施形態による液晶表示装置のＶシフトレジスタ周辺の内部構成を示した回路図である。
【図５】図４に示した第１実施形態による液晶表示装置のＶシフトレジスタの駆動方法を説明するためのタイミングチャート図である。
【図６】本発明の第２実施形態によるメインパネルとサブパネルとを含む携帯電話用の液晶表示装置を示した平面図である。
【図７】図６に示した第２実施形態による液晶表示装置の負電圧供給停止回路の詳細を示した回路図である。
【図８】本発明の第３実施形態によるメインパネルとサブパネルとを含む携帯電話用の液晶表示装置を示した平面図である。
【図９】本発明の第４実施形態によるメインパネルとサブパネルとを含む携帯電話用の液晶表示装置を示した平面図である。
【図１０】従来のメインパネルとサブパネルとを含む折りたたみ式の携帯電話を示した斜視図である。
【図１１】従来のメインパネルとサブパネルとを含む折りたたみ式の携帯電話を示した斜視図である。
【符号の説明】
１、５１、６１、７１　ガラス基板（基板）
２、６２、７２　メインパネル（第１表示パネル）
３、６３、７３　サブパネル（第２表示パネル）
４、６４、７４　Ｖシフトレジスタ（第１シフトレジスタ）
５、６５、７５　Ｖレベルシフタ（レベルシフタ）
６、６６、７６　Ｈシフトレジスタ（第２シフトレジスタ）
１３　ＥＮＢ信号制御回路
３２　ＳＲＡＭ（スタティック型メモリ）
４１、４２　出力停止回路
６３３　ＤＲＡＭ（ダイナミック型メモリ）
７２３　補助容量（第１補助容量）
７３３　補助容量（第２補助容量）[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a display device, and more particularly, to a display device including a plurality of display panels.
[0002]
[Prior art]
Conventionally, a portable display device used as a display panel of a mobile phone or the like has been known. In addition, a foldable mobile phone including two display panels, a main panel and a sub panel, is conventionally known.
[0003]
10 and 11 are perspective views showing a conventional foldable mobile phone including two liquid crystal display panels, a main panel and a sub panel. Referring to FIGS. 10 and 11, a conventional foldable mobile phone 100 includes a display unit 100a and an operation unit 100b. The display unit 100a includes a main panel 101 provided on a surface on the operation unit 100b side, and a sub panel 102 provided on a surface opposite to the operation unit 100b. When not in use, as shown in FIG. 10, the display unit 100a is folded with respect to the operation unit 100b. In this folded state, sub-panel 102 displays time information and the like. In use, the display unit 100a is opened in the direction of the arrow in FIG. 10 from the state shown in FIG. 10 to a state as shown in FIG. In this state, the main panel 101 displays a telephone number, a moving image, and the like.
[0004]
In the above-described conventional mobile phone 100 including the main panel 101 and the sub panel 102, since the main panel 101 and the sub panel 102 are separately mounted, there is a disadvantage that the housing of the mobile phone 100 becomes large. For this reason, it has been difficult to reduce the size of the mobile phone 100.
[0005]
Therefore, conventionally, in a portable device such as a mobile phone including a main panel and a sub panel, a main panel and a sub panel are arranged above and below the backlight, respectively, so that the main panel and the sub panel share the backlight. Has been proposed. Thus, the size of the housing can be reduced by the share of the backlight.
[0006]
[Problems to be solved by the invention]
Here, in a liquid crystal display device used for a mobile device such as the mobile phone 100, particularly, there is a strong demand for miniaturization, so that further miniaturization is required. However, in the above-described technology for sharing the backlight, the main panel and the sub panel are mounted separately, and thus there is a limit to downsizing. As a result, there is a problem that it is difficult to further reduce the size of the backlight by using the technology for sharing the backlight.
[0007]
Further, in the technique of sharing the backlight, since the panels of the main panel and the sub panel are separately mounted, it has been difficult to further reduce the number of parts and to simplify the assembling process. As a result, there is a problem that it is difficult to further reduce the apparatus cost.
[0008]
The present invention has been made to solve the above problems,
One object of the present invention is to provide a display device that can be further reduced in size when including a plurality of display panels.
[0009]
Another object of the present invention is to further reduce the number of components and simplify the assembling process in the above display device.
[0010]
Still another object of the present invention is to suppress flicker (flicker) and display unevenness in the above display device even when the scanning frequency of the display panel is reduced and the rewriting cycle is lengthened.
[0011]
[Means for Solving the Problems]
In order to achieve the above object, a display device according to one aspect of the present invention includes a first display panel formed on a substrate, on which a signal is scanned at a first scanning frequency, on a same substrate as the substrate, and A second display panel formed in a region different from the region where the first display panel is formed, and scanning a signal at a second scanning frequency different from the first scanning frequency.
[0012]
In the display device according to this aspect, as described above, the first display panel and the second display panel are formed in different regions on the same substrate, so that the first display panel and the second display panel are separated from each other. The size can be further reduced as compared with the case of forming on the upper side. Further, by sharing the substrate between the first display panel and the second display panel, the number of components can be further reduced, and the assembling process can be further simplified. Thereby, the apparatus cost can be further reduced. Further, by making the first scanning frequency of the first display panel different from the second scanning frequency of the second display panel, for example, the first display panel needs a large number of rewrites to display a moving image or the like. In addition, when the second display panel does not need a large number of rewrites to display a still image or the like, the first scanning frequency of the first display panel may be higher than the second scanning frequency of the second display panel. it can.
[0013]
In the display device according to the one aspect, preferably, a first shift register for driving a gate line of the first display panel and a gate line of the second display panel, and a drain line and a second display panel of the first display panel. A second shift register for driving the drain line of the first shift register, and an output stop circuit for stopping output of one of a portion corresponding to the first display panel and a portion corresponding to the second display panel of the first shift register. Further prepare. With this configuration, if the output from the output stop circuit is output only once in a plurality of scans, for example, the first display panel needs a large number of rewrites to display a moving image or the like. When the second display panel does not need a large number of rewrites to display a still image or the like, the output stop circuit can extend only the rewrite cycle of the second display panel. This makes it possible to reduce the second scanning frequency of the second display panel while keeping the first scanning frequency of the first display panel high.
[0014]
In the above case, the second scanning frequency for scanning the second display panel is lower than the first scanning frequency for the first display panel. According to this structure, the first scanning frequency of the first display panel, which requires a large number of rewrites to display a moving image, is easily increased, and the number of rewrites is increased to display a still image or the like. The second scanning frequency of the second display panel, which does not require much, can be reduced.
[0015]
In this case, preferably, each pixel of the first display panel includes a first auxiliary capacitance, and each pixel of the second display panel is capable of sufficiently holding a video signal during a period of being scanned at the second scanning frequency. A second auxiliary capacitance having a capacitance value larger than one auxiliary capacitance is included. With this configuration, even when the second scanning frequency of the second display panel is reduced and the rewriting cycle of the second display panel is lengthened, the video signal can be sufficiently supplied by the second storage capacitor until the next scan. , It is possible to suppress the occurrence of flickering and display unevenness.
[0016]
In the display device according to the one aspect, preferably, the display device further includes a drain line and a gate line arranged on the substrate so as to intersect with each other, and the second display panel has a drain line in accordance with a signal input from the gate line. And a static memory for holding a signal from the memory. With this configuration, even when the second scan frequency of the second display panel is reduced and the rewrite cycle of the second display panel is lengthened, the signal is reliably held by the static memory until the next scan. Therefore, it is possible to effectively prevent the occurrence of flickering and display unevenness.
[0017]
In the display device according to the one aspect, preferably, the display device further includes a drain line and a gate line arranged on the substrate so as to intersect with each other, and the second display panel has a drain line in accordance with a signal input from the gate line. And a dynamic memory for holding signals from the memory. With this configuration, even if the second scanning frequency of the second display panel is reduced and the rewriting cycle of the second display panel is lengthened, the signal is held by the dynamic memory until the next scan. Therefore, it is possible to suppress occurrence of flicker (flicker), display unevenness, and the like.
[0018]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0019]
(1st Embodiment)
FIG. 1 is a plan view showing a liquid crystal display device for a mobile phone including two display panels, a sub panel and a main panel, according to a first embodiment of the present invention.
[0020]
First, referring to FIG. 1, in the first embodiment, a main panel 2 and a sub panel 3 are formed in different regions on the same glass substrate 1. The main panel 2 and the sub-panel 3 are arranged along the direction in which the drain lines extend. The drain line is shared between the main panel 2 and the sub panel 3. The main panel 2 is of a transmissive type or a transflective type, and the sub panel 3 is of a reflective type. As a result, a double-sided liquid crystal display device capable of displaying the main panel 2 and the sub-panel 3 formed on the same glass substrate 1 on surfaces opposite to each other is obtained. On the main panel 2, an analog video signal is supplied, and a moving image or the like is displayed. The sub panel 3 is supplied with a digital video signal and displays a still image or the like.
[0021]
The glass substrate 1 is an example of the “substrate” of the present invention. The main panel 2 is an example of the “first display panel” of the present invention, and the sub panel 3 is an example of the “second display panel” of the present invention.
[0022]
On the side of the main panel 2 opposite to the side on which the sub panel 3 is disposed, an H shift register 6 for driving (scanning) the drain lines is disposed. The H shift register 6 is shared by the main panel 2 and the sub panel 3. A drain line switch 7 is arranged between the H shift register 6 and the main panel 2. The drain line switch 7 is provided for sequentially supplying the video signal to each drain line by sequentially turning on the switches in accordance with the sampling signal.
[0023]
Further, a V shift register 4 for driving (scanning) the gate lines of the main panel 2 and the sub panel 3 is arranged in a direction orthogonal to the direction in which the gate lines of the main panel 2 and the sub panel 3 extend. ing. The V shift register 4 is shared by the main panel 2 and the sub panel 3. Further, between the V shift register 4 and the main panel 2, a V level shifter 5 for converting a level of a negative voltage of a signal applied to a gate line of the main panel 2 is arranged.
[0024]
The V shift register 4 is an example of the “first shift register” of the present invention, and the H shift register 6 is an example of the “second shift register” of the present invention.
[0025]
In the first embodiment, a clock generation circuit 8, a booster circuit 9, and a black / white voltage generation circuit 10 are provided on the glass substrate 1. The clock generation circuit 8 includes a ring oscillator, and generates a clock signal for performing a boosting operation in the boosting circuit 9. The booster circuit 9 supplies a boosted voltage (about 5 V to about 5.5 V) to an SRAM (static type memory) described later. The black / white voltage generation circuit 10 switches between the L level (0 V) and the H level (3 V) at a constant cycle to drive the sub-panel 3 with alternating current, so that the white (= COM) power line 10 a and the black power line 10 b are switched. To supply.
[0026]
Here, in the first embodiment, each pixel of the sub panel 3 includes a switching transistor 31, an SRAM (static type memory) 32, a signal selection circuit 33, and a liquid crystal 34. That is, in the first embodiment, each pixel of the sub panel 3 includes the SRAM 32. The SRAM 32 includes two inverter circuits 32a and 32b. The signal selection circuit 33 includes two N-channel transistors 33a and 33b. Since the sub-panel 3 is of a reflective type, the display pixel area 30 of the sub-panel 3 is an area where the reflective electrode (not shown) of the sub-panel 3 is formed. Therefore, the display pixel region 30 of the sub panel 3 is a region that covers the switching transistor 31, the SRAM 32, and the signal selection circuit 33.
[0027]
The drain of the switching transistor 31 is connected to a drain line, and the gate is connected to a gate line. The inverter circuit 32b is connected to the source of the switching transistor 31 in the forward direction. The inverter circuit 32a is connected in the forward direction between the output side of the inverter circuit 32b and the source of the switching transistor 31. Further, a booster circuit 9 as a power supply is connected to the two inverter circuits 32a and 32b.
[0028]
The signal selection circuit 33 is provided between the SRAM 32 and the display electrode of the liquid crystal 34. The signal selection circuit 33 is a circuit for selecting a signal to be output to the display electrode of the liquid crystal 34 according to a signal supplied from the SRAM 32. The black / white voltage generation circuit 10 is connected to the drain of the N-channel transistor 33a of the signal selection circuit 33 via the black power supply line 10b. The black / white voltage generation circuit 10 is connected to the drain of the N-channel transistor 33b via the white power supply line 10a. The output of the inverter circuit 32a is connected to the gate of the N-channel transistor 33a, and the output of the inverter circuit 32b is connected to the gate of the N-channel transistor 33b.
[0029]
Each pixel of the main panel 2 includes a switching transistor 21, a liquid crystal 22, and an auxiliary capacitor 23. The drain of the switching transistor 21 is connected to a drain line. The display electrode of the liquid crystal 22 is connected to the source of the switching transistor 21. Further, one electrode of the auxiliary capacitance 23 is connected to the source of the switching transistor 21. When the main panel 2 is of a transmissive type, the display pixel area 20 of the main panel 2 transmits light other than the area where the switching transistor 21 and the auxiliary capacitance 23 are formed as shown in FIG. Area.
[0030]
In the first embodiment, the main panel 2 and the sub panel 3 are driven by the counter electrode AC drive. Here, the counter-electrode AC drive is a drive for reducing the amplitude of the video signal to about half by AC-driving the other electrode (counter electrode: COM) different from one electrode (display electrode) of the display pixel to which the video signal is applied. Refers to the method. FIG. 2 is a waveform diagram when the main panel on which the analog video signal is displayed is driven by the counter electrode AC, and FIG. 3 is a waveform diagram when the sub panel on which the digital video signal is displayed is driven by the counter electrode AC. As shown in FIG. 2, when the main panel 2 on which the analog video signal is displayed is driven by the counter electrode AC, the potential of the pixel electrode becomes a negative potential depending on the potential of the counter electrode (COM) and the potential of the video signal. There are cases. In this case, when the gate potential of the switching transistor 21 of the main panel 2 is a positive potential or 0, the switching transistor 21 is turned on. Therefore, it is necessary to apply a negative voltage to the gate line of the main panel 2.
[0031]
On the other hand, in the sub-panel 3 on which the digital video signal is displayed, even when the counter electrode AC drive is performed, the potential of the signal held in the SRAM 32 does not become a negative potential as shown in FIG. Therefore, it is not necessary to supply a negative voltage to the gate line of the sub panel 3. For this reason, in the first embodiment, the V level shifter 5 is arranged only in the portion corresponding to the main panel 2 and is not arranged in the portion corresponding to the sub panel 3.
[0032]
Further, an external IC 11 and a 3V power supply 15 are provided separately from the glass substrate 1 constituting the liquid crystal display panel. The external IC 11 includes a power supply circuit 12, an ENB signal control circuit 13, and a power / signal supply stop circuit 14. The power supply circuit 12 has a positive voltage V DD And a negative voltage V BB And a circuit for generating Thereby, the positive voltage V is applied from the external IC 11 to the V shift register 4 and the H shift register 6. DD Is supplied to the V level shifter 5 and the negative voltage V BB Is supplied. The V shift register 4 is supplied with a vertical clock signal VCLK, a start signal VST, and an ENB signal from the external IC 11. The H shift register 6 is supplied with a horizontal clock signal HCLK and a start signal HST from the external IC 11.
[0033]
Further, the ENB signal control circuit 13 is provided for controlling the H level or the L level of the ENB signal supplied at the time of scanning by the V shift register 4. The power / signal supply stop circuit 14 stops supply of power and signals to the V shift register 4 and the H shift register 6 when only the sub panel 3 is used and while the SRAM 32 holds signals. It is provided in.
[0034]
FIG. 4 is a circuit diagram showing an internal configuration around the V shift register of the liquid crystal display device according to the first embodiment shown in FIG. Next, an internal configuration of the V shift register 4 of the liquid crystal display device according to the first embodiment will be described with reference to FIG. V shift register 4 includes shift registers 4a, 4b, 4c, 4d and 4e. Further, the V shift register 4 includes AND1, AND2, AND3, and AND4, which are formed by AND circuits having three input terminals and one output terminal. The outputs of the shift registers 4a and 4b (SR1 and SR2) and the ENB signal are input to the input terminal of AND1. The outputs of the shift registers 4b and 4c (SR2 and SR3) and the ENB signal are input to the input terminal of AND2. The outputs of the shift registers 4c and 4d (SR3 and SR4) and the ENB signal are input to the input terminal of AND3. The outputs of the shift registers 4d and 4e (SR4 and SR5) and the ENB signal are input to the input terminal of AND4.
[0035]
In AND1, AND2, AND3, and AND4, the H level is output only when all three inputs are at the H level, and the L level is output when at least one of the three inputs has the L level. Therefore, when the ENB signal goes low, the low level is output.
[0036]
The output terminals of AND1 and AND2 are connected to gate lines G1 and G2, respectively. The output terminals of AND3 and AND4 are connected to gate lines G3 and G4 via level shifters 5a and 5b of V level shifter 5, respectively.
[0037]
Here, AND1 and AND2 constitute an output stop circuit 41 that stops output to the sub-panel 3 during scanning. AND3 and AND4 constitute an output stop circuit 42 for stopping output to the main panel 2 during scanning.
[0038]
FIG. 5 is a timing chart for explaining a method of driving the V shift register of the liquid crystal display according to the first embodiment shown in FIG. Next, a method of driving the V shift register 4 of the liquid crystal display device according to the first embodiment will be described with reference to FIGS.
[0039]
First, a case where both the main panel 2 and the sub panel 3 are used will be described. In this case, the main panel 2 needs to scan at a high scanning frequency to display a moving image or the like, whereas the sub panel 3 displays a still image or the like, so that data rewriting is hardly required. Therefore, in the first embodiment, the refresh frequency (frame frequency) of the pixel data of the sub-panel 3 is reduced while the scanning frequency is the same for the main panel 2 and the sub-panel 3.
[0040]
Specifically, driving of the V shift register 4 is started by a start signal VST (see FIG. 4). Then, the shift registers 4a to 4e (SR1 to SR5) of the V shift register 4 sequentially go to the H level for a certain period in synchronization with the vertical clock signal VCLK as shown in FIG. In this case, during the first scan, H-level ENB signals (ENB1 and ENB2) are supplied to AND1 and AND2 corresponding to sub-panel 3, and H-level ENB signals are also supplied to AND3 and AND4 corresponding to main panel 2. (ENB3 and ENB4). The control of the ENB signal is performed by the ENB signal control circuit 13 built in the external IC 11 shown in FIG. As a result, as shown in FIG. 5, at the time of the first scan, the outputs of AND1, AND2, AND3, and AND4 are each at the H level for a certain period. Thus, in the first scan, all of the gate lines G1, G2, G3, and G4 are each at the H level for a certain period.
[0041]
Note that the ENB signal is conventionally used to prevent a pixel transistor (switching transistor) from turning on during a precharge period. The pre-charging of the drain line is performed in order to raise the drain line to a certain voltage in advance, and to make a state in which the video signal needs only to be added a little. In the first embodiment, the ENB signal is used as a control signal for changing the scanning frequency of the main panel 2 and the sub-panel 3, and a control for stopping the display of the sub-panel 3 or the main panel 2 as described later. Used as a signal.
[0042]
As described above, at the time of the first scanning of the sub-panel 3 and the main panel 2, the switching transistors 31 of the sub-panel 3 are turned on by setting the gate lines G1 and G2 corresponding to the sub-panel 3 to the H level. As a result, the H level or L level signal supplied to the drain line D1 is supplied to the SRAM 32 via the switching transistor 31. Then, this signal is held by the SRAM 32. When the signal held by the SRAM 32 is at the H level, the N-channel transistor 33a is turned on and the N-channel transistor 33b is turned off. Thus, a black voltage is supplied from the black power supply line 10b to the display electrode of the liquid crystal 34 via the N-channel transistor 33a, so that the liquid crystal 34 performs black display.
[0043]
When the signal held in the SRAM 32 is at the L level, the N-channel transistor 33b is turned on and the N-channel transistor 33a is turned off. As a result, a white voltage is supplied from the white power supply line 10a to the display electrode of the liquid crystal 34 via the N-channel transistor 33b, so that the liquid crystal 34 performs white display.
[0044]
In the main panel 2, outputs of AND3 and AND4 are supplied to gate lines G3 and G4 via level shifters 5a and 5b of V level shifter 5. At the time of the first scan of the main panel 2, the outputs of AND3 and AND4 are set to the H level, so that the same H level voltage is supplied to the gate lines G3 and G4 via the level shifters 5a and 5b of the V level shifter 5. Is done. Thereby, the switching transistor 21 is turned on. In this state, an analog video signal for the main panel 2 is supplied to the drain line D1, and the analog video signal is supplied to the display electrode of the liquid crystal 22. As a result, analog signals are displayed on the corresponding pixels of the main panel 2.
[0045]
During a period in which the analog video signal is not supplied to the pixels of the main panel 2, the outputs of the AND3 and AND4 are at the L level, and the gate lines G3 and G4 are supplied with the negative voltage converted by the level shifters 5a and 5b. Is done. Thus, when the main panel 2 on which the analog video signal is displayed is driven by the counter electrode AC, the switching transistor 21 of the main panel 2 can be reliably kept in the off state.
[0046]
Here, in the first embodiment, during the second and subsequent scans of the gate line by the V shift register 4, the outputs of AND1 and AND2 corresponding to the sub-panel 3 are forced to L level. That is, at the time of scanning the second and subsequent gate lines of the sub-panel 3, the ENB signal is set to the L level (ENB1, ENB2) as shown in FIG. 5, thereby forcing the outputs of the AND1 and AND2 corresponding to the sub-panel 3 to be forced. To the L level. Thus, the output to the gate lines G1 and G2 is stopped at the time of the second and subsequent scans of the gate line by the V shift register 4. In this case, since the switching transistor 31 is turned off, no signal is written to the SRAM 32. That is, in this case, AND1 and AND2 constitute the output stop circuit 41.
[0047]
Then, in the sub-panel 3, the ENB signals (ENB1, ENB2) are set to the H level for a certain period at a rate of about once per second. As a result, the switching transistor 31 is turned on only about once every one second, so that a signal is supplied to the SRAM 32 only once every about one second. That is, the sub-panel 3 is scanned at a frequency of about once per second (about 1 Hz) regardless of the scanning frequency of the V shift register 4 (about 60 Hz).
[0048]
On the other hand, in the main panel 2, the H level is applied to the gate lines G3 and G4 by setting the ENB signals (ENB3, ENB4) to the H level for a certain period in the second and subsequent scans as in the first scan. Output for a certain period. As a result, the switching transistor 21 of the main panel 2 is turned on, so that an analog video signal is written to the liquid crystal 22 of the main panel 2. That is, the main panel 2 is scanned at the scanning frequency of the V shift register 4 (about 60 Hz).
[0049]
As described above, in the first embodiment, when both the main panel 2 and the sub panel 3 are used, the main panel 2 on which a moving image and the like are also displayed is always driven at a high scanning frequency (about 60 Hz). The sub-panel 3 is driven at a low frequency (about 1 Hz) about once every second. In this case, since the sub-panel 3 incorporates the SRAM 32 as a data holding circuit, even if the scanning frequency of the sub-panel 3 is lowered and the rewriting cycle is lengthened, signals are output by the SRAM 32 until the next scan. It is securely held.
[0050]
Next, an operation when only the main panel 2 is used without using the sub panel 3 will be described. In this case, the ENB signals (ENB1, ENB2) corresponding to the sub-panel 3 are always kept at the L level. As a result, the outputs from AND1 and AND2 are always at L level, so that gate lines G1 and G2 are always kept at L level. As a result, the switching transistor 31 is always turned off, so that no signal is supplied to the SRAM 32 of the sub panel 3. Further, when the power of the SRAM 32 and the black / white signal are turned off, the display on the sub panel 3 is not performed. Note that AND1 and AND2 in this case constitute an output stop circuit 41 of the sub-panel 3. Then, in the main panel 2, the ENB signals (ENB3, ENB4) are set to the H level for a certain period during all scanning. Thus, only the main panel 2 is displayed.
[0051]
Next, an operation when only the sub panel 3 is used without using the main panel 2 will be described. In this case, the ENB signals (ENB3, ENB4) corresponding to the main panel 2 are always kept at the L level. As a result, the outputs from AND3 and AND4 are always at L level, so that gate lines G3 and G4 are always kept at L level. In this case, since the switching transistor 21 of the main panel 2 is always turned off, an analog video signal is not written in the liquid crystal 22 of the main panel 2. AND3 and AND4 in this case constitute an output stop circuit 42 of the main panel 2. Then, in the sub-panel 3, the ENB signals (ENB1, ENB2) are set to the H level for a certain period at a rate of about once per second. As a result, the switching transistor 31 is turned on only about once every one second, so that a signal is supplied to the SRAM 32 only once every about one second. As a result, black or white display is performed only on the sub panel 3.
[0052]
When only the sub-panel 3 is used and the SRAM 32 is performing the data holding operation, the power / signal stop circuit 14 (see FIG. 1) of the external IC circuit 11 is used to transfer the V shift register from the external IC 11 to the V shift register. 4, power to the V level shifter 5 and the H shift register 6 (V DD , V BB ) And signals (VCLK, VST, ENB, HCLK, HST) are stopped. Then, power is supplied from the 3V power supply 15 only to the path indicated by the dotted line in FIG.
[0053]
Here, whether or not the main panel 2 and the sub panel 3 are in use is detected based on the open / close detection switch 90a of the mobile phone 90 shown in FIG. Specifically, when the mobile phone 90 is folded and the main panel 2 is not used, the output from the open / close detection switch 90a is at L level, so that the external IC circuit 11 determines that only the sub panel 3 is used. Is detected. Further, when the mobile phone 90 is opened and the main panel is used, the output from the open / close detection switch 90a becomes H level, so that the external IC circuit 11 determines that the main panel 2 and the sub panel 3 are in use. Is detected.
[0054]
In the first embodiment, by providing the main panel 2 and the sub-panel 3 in different regions on the same glass substrate 1 as described above, compared to the case where the main panel 2 and the sub-panel 3 are formed on separate glass substrates. Thus, the size can be further reduced. Further, by sharing the glass substrate 1 with the V shift register 4 and the H shift register 6 between the main panel 2 and the sub panel 3, the number of parts can be further reduced and the assembling process can be further simplified. be able to. Thereby, the apparatus cost can be further reduced.
[0055]
Further, in the first embodiment, as described above, by incorporating the SRAM 32 in each pixel of the sub-panel 3, even when the scanning frequency of the sub-panel 3 is reduced and the rewriting cycle of the sub-panel 3 is extended, the next scanning is performed. During this period, the signal can be reliably held by the SRAM 32 without lowering the signal voltage, so that flickering and display unevenness due to the lowering of the signal voltage can be effectively prevented. Thereby, the scanning frequency of the sub panel 3 can be easily made lower than the scanning frequency of the main panel 3.
[0056]
In the first embodiment, since the sub-panel 3 incorporates the SRAM 32 for holding the digital video signal, the digital video signal is held by the SRAM 32, so that there is almost no need to rewrite the sub-panel 3. Thereby, when only the sub-panel 3 is used and while the SRAM 32 of the sub-panel 3 holds a signal, the power / signal supply stop circuit 14 causes the V shift register 4, the V level shifter 5, and the H shift register 6 Since the supply of power and the drive signal can be stopped, power consumption can be reduced accordingly.
[0057]
In the first embodiment, when only the sub-panel 3 is used and while the SRAM 32 of the sub-panel 3 holds a signal, the supply of power from the power supply circuit 12 is stopped, and the 3V power supply 15 When only the sub-panel 3 is used, a small 3V power supply 15 can be used. This can also reduce power consumption.
[0058]
In the first embodiment, the digital video signal corresponding to the data held in the SRAM 32 is provided by providing the signal selection circuit 33 for selecting the digital video signal supplied to the display electrode of the liquid crystal 34 in accordance with the signal from the SRAM 32. Can be easily supplied to the display electrodes of the liquid crystal 34 of the sub panel 3.
[0059]
In the first embodiment, the number of drain lines can be reduced by sharing the drain lines between the main panel 2 and the sub panel 3. As a result, power consumption can be reduced, and the frame can be narrowed.
[0060]
(2nd Embodiment)
FIG. 6 is a plan view illustrating a liquid crystal display device for a mobile phone including two display panels, a main panel and a sub panel, according to a second embodiment of the present invention. FIG. 7 is a circuit diagram for explaining the configuration of the negative voltage supply stop circuit of the liquid crystal display according to the second embodiment shown in FIG. Referring to FIGS. 6 and 7, in the second embodiment, unlike the first embodiment, the negative voltage V is applied to the V level shifter. BB An example in which a step-down circuit for supplying the negative voltage and a negative voltage supply stop circuit for stopping the supply of the negative voltage from the step-down circuit to the V level shifter are formed on a glass substrate will be described. Other configurations of the second embodiment are the same as those of the first embodiment.
[0061]
In the second embodiment, as shown in FIG. 6, a main panel 2, a sub panel 3, a V shift register 4, a V level shifter 5, a H shift register 6, A drain line switch 7, a clock generation circuit 8, a booster circuit 9, and a black / white voltage generation circuit 10 are formed. The driving method of the V shift register 4 is the same as that of the first embodiment.
[0062]
In the second embodiment, on a glass substrate 51, a step-down circuit 52 and a negative voltage supply stop circuit 53 are further provided.
[0063]
As shown in FIG. 7, the negative voltage supply stop circuit 53 is connected between the clock generation circuit 8 and the step-down circuit 52 and includes an N-channel transistor NT1. The output of the open / close detection switch 90a of the mobile phone 9 is connected to the gate of the N-channel transistor NT1.
[0064]
In the second embodiment, the external IC 11a is provided outside the glass substrate 51. The external IC 11a has a positive voltage V DD A power supply circuit 12a for generating the signal, an ENB signal control circuit 13, and a power / signal supply stop circuit 14 are provided.
[0065]
Referring to FIG. 7, the operation of negative voltage supply stop circuit 53 is such that when mobile phone 90 is opened and main panel 2 is used, open / close detection switch 90 a DD Connected to. Thus, the H level is supplied to the gate of the N-channel transistor NT1, so that the N-channel transistor NT1 is turned on. In this state, the clock signal from the clock generation circuit 8 is supplied to the step-down circuit 52. Then, the step-down operation is performed by the step-down circuit 52, so that the negative voltage V BB Is generated. This generated negative voltage V BB Is supplied to the V level shifter 5.
[0066]
On the other hand, when the main panel 2 is in the non-use state (only the sub-panel 3 is in use state) with the mobile phone 90 closed, the open / close detection switch 90a is connected to the ground terminal, and the L level is connected to the gate of the N-channel transistor NT1. Supplied. In this case, since the N-channel transistor NT1 is turned off, the clock signal from the clock generation circuit 8 is not supplied to the step-down circuit 52. For this reason, the negative voltage V BB Is not generated, the negative voltage V BB Are not supplied to the V level shifter 5.
[0067]
As described above, in the second embodiment, by providing the step-down circuit 52 and the negative voltage supply stop circuit 53 on the glass substrate 51, when only the sub-panel 3 is used, the negative voltage supply stop circuit 53 , The negative voltage V applied to the V level shifter 5 BB Can be stopped, so that power consumption can be further reduced.
[0068]
The other effects of the second embodiment are the same as those of the first embodiment.
[0069]
(Third embodiment)
FIG. 8 is a plan view illustrating a liquid crystal display device for a mobile phone including two display panels, a sub panel and a main panel, according to a third embodiment of the present invention. Referring to FIG. 8, in the third embodiment, unlike the first and second embodiments, an example will be described in which a DRAM (dynamic random access memory: dynamic memory) is incorporated in the pixel of the sub-panel.
[0070]
Specifically, in the third embodiment, the main panel 62 and the sub panel 63 are formed in different regions on the same glass substrate 61. The main panel 62 and the sub-panel 63 are arranged along the direction in which the drain lines extend. The drain line is shared by the main panel 62 and the sub panel 63. The main panel 62 is of a transmissive type or a transflective type, and the sub panel 63 is of a reflective type. Thus, a double-sided display type liquid crystal display device capable of displaying the main panel 62 and the sub-panel 63 on surfaces opposite to each other is obtained. The glass substrate 61 is an example of the “substrate” of the present invention. The main panel 62 is an example of the “first display panel” of the present invention, and the sub panel 63 is an example of the “second display panel” of the present invention.
[0071]
An H shift register 66 for driving (scanning) the drain lines is disposed on the side of the main panel 62 opposite to the side on which the sub panel 63 is disposed. The H shift register 66 is shared by the main panel 62 and the sub panel 63. A drain line switch 67 is disposed between the H shift register 66 and the main panel 62. A V shift register 64 for driving (scanning) the gate lines of the main panel 62 and the sub panel 63 is arranged in a direction orthogonal to the direction in which the gate lines of the main panel 62 and the sub panel 63 extend. ing. The V shift register 64 is shared by the main panel 62 and the sub panel 63. Further, between the V shift register 64 and the main panel 62, a V level shifter 65 for converting a voltage level of a signal applied to a gate line of the main panel 62 is arranged.
[0072]
The V shift register 64 is an example of the “first shift register” of the present invention, and the H shift register 66 is an example of the “second shift register” of the present invention.
[0073]
Also in the third embodiment, as in the first embodiment, the main panel 62 displays an analog video signal such as a moving image, and the sub panel 63 displays a digital video signal such as a still image. Then, the main panel 62 and the sub panel 63 are driven by the counter electrode AC drive. For this reason, the V level shifter 65 for supplying the level-converted negative voltage to the gate line is disposed only in a portion corresponding to the main panel 62 that displays an analog video signal, as in the first embodiment.
[0074]
Further, on the glass substrate 61, a black / white voltage generation circuit 70 is provided.
[0075]
Here, in the third embodiment, each pixel of the sub panel 63 includes a DRAM 633, a signal selection circuit 634, and a liquid crystal 635. The DRAM 633 includes a switching transistor 631 and a capacitor 632. The signal selection circuit 634 includes an N-channel transistor 634a and a P-channel transistor 634b.
[0076]
The drain of the switching transistor 631 of the DRAM 633 is connected to the drain line, and the gate is connected to the gate line. Further, one electrode of a capacitor 632 is connected to the source of the switching transistor 631. The source of the switching transistor 631 is connected to the gate of the N-channel transistor 634a and the gate of the P-channel transistor 634b. The drain of the N-channel transistor 634a is connected to the black / white voltage generation circuit 70 via the black power supply line 70b. The drain of the P-channel transistor 634b is connected to the black / white voltage generation circuit 70 via the white power line 70a. The sources of the N-channel transistor 634a and the P-channel transistor 634b are both connected to the display electrode of the liquid crystal 635. Since the sub-panel 63 is of a reflective type, the display pixel area 630 is an area including the DRAM 633 and the signal selection circuit 634.
[0077]
Each pixel of the main panel 62 includes a switching transistor 621, a liquid crystal 622, and an auxiliary capacitor 623. When the main panel 62 is of a transmissive type, a region where light is transmitted other than a region where the switching transistor 621 and the auxiliary capacitor 623 are formed is a display pixel region 620.
[0078]
In the third embodiment, an external IC 11 and a 3V power supply 15 are provided separately from a glass substrate 61 constituting a liquid crystal display panel, as in the first embodiment. The external IC 11 includes a power supply circuit 12, an ENB signal control circuit 13, and a power / signal supply stop circuit 14.
[0079]
The internal configuration and the driving method of the V shift register 64 of the liquid crystal display device according to the third embodiment are the same as the internal configuration and the driving method of the V shift register 4 according to the first embodiment described with reference to FIGS. It is.
[0080]
That is, in the third embodiment, when both the main panel 62 and the sub-panel 63 are used, the main panel 62 on which a moving image or the like is displayed is always driven at a high scanning frequency (about 60 Hz) and the still image is displayed. Is driven at a scanning frequency (about 1 Hz) about once per second. Specifically, the ENB signal is set to the L level (ENB1, ENB2) as shown in FIG. 5 at the time of the second or subsequent scanning of the sub-panel 63 using the ENB signal control circuit 13 provided in the external IC 11. The outputs of AND1 and AND2 corresponding to sub-panel 63 are forced to L level. As a result, the output to the gate lines G1 and G2 is stopped during the second and subsequent scans of the gate line by the V shift register 64.
[0081]
Then, in the sub-panel 63, the ENB signals (ENB1, ENB2) are set to the H level at a rate of about once per second for a certain period. As a result, the switching transistor 631 is turned on only about once every second, so that an H level or L level signal is supplied to the DRAM 633 only about once every second. That is, the sub-panel 63 is scanned at a frequency of about once per second (about 1 Hz) regardless of the scanning frequency of the V shift register 64 (about 60 Hz). When the signal held in the DRAM 633 is at the H level, the N-channel transistor 634a of the signal selection circuit 634 is turned on and the P-channel transistor 634b is turned off. As a result, the black voltage from the black / white voltage generation circuit 70 is supplied to the display electrode of the liquid crystal 635 via the black power supply line 70b and the N-channel transistor 634a. Thus, black display is performed.
[0082]
When the L level is held in the DRAM 633, the N-channel transistor 634a is turned off and the P-channel transistor 634b is turned on. In this case, the white voltage from the black / white voltage generation circuit 70 is supplied to the display electrode of the liquid crystal 635 via the white power supply line 70a and the P-channel transistor 634b. Thus, white display is performed.
[0083]
Note that the DRAM 633 is different from the SRAMs 32 of the first and second embodiments in that it is difficult to hold data for a long time, and therefore, it is necessary to perform a refresh operation at regular intervals.
[0084]
On the other hand, in the gate lines G3 and G4 of the main panel 62, the ENB signals (ENB3 and ENB4) are set to the H level for a certain period in the second and subsequent scans as in the first scan, so that the gate lines G3 and G4 are The H level is output to G4 for a certain period. Accordingly, the switching transistor 621 of the main panel 62 is turned on, so that an analog video signal is written to the liquid crystal 622 of the main panel 62. That is, the main panel 62 is scanned at the scanning frequency of the V shift register 64 (about 60 Hz).
[0085]
In the third embodiment, when only the main panel 62 is used, the ENB signals (ENB1, ENB2) corresponding to the sub-panel 63 are always kept at the L level, as in the first embodiment. As a result, the outputs from AND1 and AND2 are always at L level, so that gate lines G1 and G2 are always kept at L level. As a result, the switching transistor 631 is always turned off, so that no signal is supplied to the DRAM 633 of the sub panel 63. By turning off the black / white voltage generation circuit 70, the display on the sub-panel 63 is not performed. Then, the ENB signals (ENB3, ENB4) corresponding to the main panel 62 are set to the H level for a certain period during all scanning. Thus, only the main panel 62 is displayed.
[0086]
When only the sub panel 63 is used without using the main panel 62, the ENB signals (ENB3, ENB4) corresponding to the main panel 62 are always set to the L level, as in the first embodiment. As a result, the outputs from AND3 and AND4 are always at L level, so that gate lines G3 and G4 are always kept at L level (negative voltage). As a result, the switching transistor 621 is always turned off, so that an analog video signal is not written in the liquid crystal 622 of the main panel 62. Therefore, the main panel 62 is not displayed. Then, in the sub-panel 63, the ENB signals (ENB1, ENB2) are set to the H level at a rate of about once per second for a certain period. As a result, the switching transistor 631 is turned on only about once every one second, so that a signal is supplied to the DRAM 633 only about once every second. As a result, only the sub panel 63 displays black or white.
[0087]
When only the sub-panel 3 is used and the DRAM 633 is performing the data holding operation, the power / signal stop circuit 14 of the external IC circuit 11 is used to transfer the V shift register 64 and the V level shifter 65 from the external IC 11. And the supply of power and signals to the H shift register 66 is stopped. Then, power is supplied from the 3V power supply 15 only to the path indicated by the dotted line in FIG.
[0088]
In the third embodiment, as described above, by incorporating a DRAM 633 as a signal holding circuit in each pixel of the sub-panel 63, the scanning frequency of the sub-panel 63 is reduced and the rewriting cycle of the sub-panel 63 is extended. Since the signal can be held by the DRAM 633 until the next scanning, the occurrence of flicker (flicker) and display unevenness can be suppressed. Thus, the scanning frequency of the sub panel 63 can be easily made lower than the scanning frequency of the main panel 62.
[0089]
In the third embodiment, the signal selection circuit 634 includes the N-channel transistor 634a and the P-channel transistor 634b, so that when the DRAM 633 is used as the data holding circuit, the signal is easily held in the DRAM 633. A digital video signal corresponding to the signal can be selected and supplied to the display electrode of the liquid crystal 635.
[0090]
The other effects of the third embodiment are similar to those of the first embodiment.
[0091]
That is, in the third embodiment, by forming the main panel 62 and the sub-panel 63 in different regions of the same glass substrate 61, compared with the case where the main panel 62 and the sub-panel 63 are formed on separate glass substrates, Further miniaturization can be achieved. Further, by sharing the glass substrate 61 with the V shift register 64 and the H shift register 66 in the main panel 62 and the sub panel 63, the number of parts can be further reduced and the assembly process can be further simplified. be able to. Thereby, the apparatus cost can be further reduced.
[0092]
In addition, when only the sub-panel 63 is used, and while the DRAM 633 of the sub-panel 63 holds a signal, the power for stopping the supply of the driving signal and the power to the V shift register 64 and the H shift register 66 is stored. By providing the signal supply stop circuit 14, power consumption can be easily reduced.
[0093]
When only the sub-panel 63 is used and while the DRAM 633 of the sub-panel 63 holds a signal, the power supply from the power supply circuit 12 is stopped by the power / signal By supplying power only from the power supply 15, the small 3V power supply 15 can be easily used when only the sub panel 63 is used. This can also reduce power consumption.
[0094]
In the third embodiment, the number of drain lines can be reduced by sharing the drain lines between the main panel 62 and the sub panel 63. As a result, power consumption can be reduced, and the frame can be narrowed.
[0095]
(Fourth embodiment)
FIG. 9 is a plan view illustrating a liquid crystal display device for a mobile phone including two display panels, a main panel and a sub panel, according to a fourth embodiment of the present invention. Referring to FIG. 9, in the fourth embodiment, unlike the above-described first to third embodiments, even if the scanning frequency of the sub-panel is reduced and the scanning cycle is lengthened, the signal of the sub-panel is sufficiently output. The following describes an example in which an auxiliary capacitor having a large capacitance value capable of holding the voltage is provided.
[0096]
First, referring to FIG. 9, in the fourth embodiment, a main panel 72 and a sub panel 73 are formed in different regions on the same glass substrate 71. The main panel 72 and the sub-panel 73 are arranged along the direction in which the drain lines extend. The drain line is shared between the main panel 72 and the sub panel 73. The main panel 72 is of a transmissive type or a transflective type, and the sub panel 73 is of a reflective type. As a result, a double-sided display type liquid crystal display device capable of displaying the main panel 72 and the sub-panel 73 on surfaces opposite to each other is obtained. In the fourth embodiment, an analog video signal is supplied to the main panel 72 and the sub panel 73. The glass substrate 71 is an example of the “substrate” of the present invention. The main panel 72 is an example of the “first display panel” of the present invention, and the sub panel 73 is an example of the “second display panel” of the present invention.
[0097]
On the side of the main panel 72 opposite to the side on which the sub panel 73 is disposed, an H shift register 76 for driving (scanning) the drain lines is disposed. The H shift register 76 is shared by the main panel 72 and the sub panel 73. A drain line switch 77 is arranged between the H shift register 76 and the main panel 72. A V shift register 74 is arranged in a direction parallel to the drain lines of the main panel 72 and the sub panel 73. The V shift register 74 is shared by the main panel 72 and the sub panel 73. Between the V shift register 74 and the main panel 72, a V level shifter 75 is arranged only in a portion corresponding to the main panel 72.
[0098]
The V shift register 74 is an example of the “first shift register” of the present invention, and the H shift register 76 is an example of the “second shift register” of the present invention.
[0099]
An external IC 81 is provided separately from the glass substrate 71 constituting the liquid crystal display panel. The external IC 81 includes a power supply circuit 82 and an ENB signal control circuit 83. The power supply circuit 82 has a positive voltage V DD And a negative voltage V BB And a circuit for generating Thereby, the positive voltage V is applied from the external IC 81 to the V shift register 74 and the H shift register 76. DD Is supplied to the V level shifter 75 and the negative voltage V BB Is supplied. The V shift register 74 is supplied with a vertical clock signal VCLK, a start signal VST, and an ENB signal from the external IC 81. The H shift register 76 is supplied with the horizontal clock signal HCLK and the start signal HST from the external IC 81.
[0100]
Each pixel of the main panel 72 includes a switching transistor 721, a liquid crystal 722, and an auxiliary capacitor 723. Note that the auxiliary capacitance 723 is an example of the “first auxiliary capacitance” of the present invention. When the main panel 72 is of a transmissive type, a region where light is transmitted other than a region where the switching transistor 721 and the auxiliary capacitor 723 are formed is a display pixel region 720.
[0101]
Here, in the fourth embodiment, each pixel of the sub panel 73 includes a switching transistor 731, a liquid crystal 732, and an auxiliary capacitor 733. The auxiliary capacitance 733 is an example of the “second auxiliary capacitance” in the present invention. The auxiliary capacitance 733 has a capacitance value larger than that of the auxiliary capacitance 723 of the main panel 72 so that signals can be sufficiently retained even when the scanning frequency of the sub-panel 73 is reduced and the scanning cycle is lengthened. Have. In the fourth embodiment, since the sub panel 73 is of a reflective type, a reflective electrode (not shown) forming the display pixel region 730 is formed so as to cover the switching transistor 731 and the auxiliary capacitance 733. Therefore, even if the auxiliary capacitance 733 is formed large, there is no problem because the display pixel region 730 does not become small.
[0102]
In the fourth embodiment, the main panel 72 is driven by the counter electrode AC drive, and the sub panel 73 is also driven by the counter electrode AC drive. When the counter electrode AC drive is used for the main panel 72 for displaying an analog video signal, the potential of the pixel electrode becomes negative as shown in FIG. 2 depending on the potential of the counter electrode (COM) and the potential of the video signal. There is. In this case, when the gate potential of the switching transistor 721 of the main panel 72 is a positive potential or 0, the switching transistor 721 is turned on. Therefore, it is necessary to apply a negative voltage to the gate line of the main panel 72.
[0103]
In the fourth embodiment, since the sub-panel 73 is also driven by the counter electrode AC and displays an analog video signal, it is necessary to apply a negative voltage to the gate line of the sub-panel 73 as in the main panel 72.
[0104]
The internal configuration and the driving method of the V shift register 74 of the liquid crystal display device according to the fourth embodiment are the same as those of the V shift register 4 according to the first embodiment described with reference to FIGS. Is basically the same as the internal configuration and the driving method.
[0105]
That is, when both the main panel 72 and the sub panel 73 are used, the main panel 72 on which an analog video signal such as a moving image is displayed is always driven at a high frequency (about 60 Hz), and the sub panel 73 is driven for about one second. Is driven at a scanning frequency of about 10 to 50 times (about 10 Hz to about 50 Hz). Specifically, the ENB signal is set to L level (ENB1, ENB2) as shown in FIG. 3 by using the ENB signal control circuit 83 provided in the external IC 81 during the second and subsequent scans of the sub panel 73. , The outputs of AND1 and AND2 corresponding to sub-panel 73 are forced to L level. Thus, the output to the gate lines G1 and G2 is stopped at the time of the second and subsequent scanning of the gate lines by the V shift register 74.
[0106]
Then, in the sub-panel 73, the ENB signals (ENB1, ENB2) are set to the H level for a certain period at a rate of about 10 to 50 times per second. Thus, the switching transistor 731 is turned on about 10 times to 50 times per second, so that the analog video signal is supplied to the liquid crystal 732 and the auxiliary capacitor 733 about 10 times to 50 times per second. That is, the sub-panel 73 is scanned at a frequency of about 10 to 50 times per second (about 10 Hz to about 50 Hz) regardless of the scanning frequency of the V shift register 74 (about 60 Hz).
[0107]
On the other hand, the H level is output to the gate lines G3 and G4 for a certain period of time by setting the ENB signals (ENB3 and ENB4) to the H level for a certain period on all the gate lines G3 and G4 of the main panel 72 during scanning. . Accordingly, the switching transistor 721 of the main panel 72 is turned on, so that an analog video signal is written to the liquid crystal 722 of the main panel 72. That is, the main panel 72 is scanned at the scanning frequency of the V shift register 74 (about 60 Hz).
[0108]
When only the main panel 72 is used, the ENB signal control circuit 83 always sets the ENB signals (ENB1, ENB2) corresponding to the sub panel 73 to the L level, thereby providing an output stop circuit composed of AND1 and AND2. The output from 41 is always at L level. As a result, the switching transistor 731 is always turned off, so that no signal is supplied to the liquid crystal 732 of the sub panel 73. Thus, the display of the sub panel 73 is not performed. Then, the ENB signals (ENB3, ENB4) corresponding to the main panel 72 are set to the H level for a certain period during all scans. Thus, only the main panel 72 is displayed.
[0109]
When only the sub-panel 73 is used, the ENB signal control circuit 83 always sets the ENB signals (ENB3, ENB4) corresponding to the main panel 72 to the L level, so that the output stop circuit composed of AND3 and AND4 is provided. The output of L42 is always at L level. Thus, the display of the main panel 73 is not performed. Then, in the sub-panel 73, the ENB signal (ENB1, ENB2) is set to the H level for a certain period by the ENB signal control circuit 83 at a rate of about 10 to 50 times per second. As a result, the switching transistor 731 is turned on about 10 to 50 times per second, and the analog video signal is supplied to the auxiliary capacitor 733 and the display electrode of the liquid crystal 732 about 10 to 50 times per second. Is done. Thus, only the sub panel 73 displays an analog signal on the liquid crystal 732.
[0110]
In the fourth embodiment, as described above, even when the scan frequency of the sub-panel 73 is reduced and the rewrite cycle of the sub-panel 73 is lengthened, a large capacitance value capable of sufficiently holding the video signal until the next scan is obtained. By providing the auxiliary capacitor 733 having the above, generation of flicker (flicker), display unevenness, and the like can be suppressed. Thus, the scanning frequency of the sub panel 73 can be easily made lower than the scanning frequency of the main panel 72. In this case, the auxiliary capacitance 733 of the sub panel 73 preferably has a capacitance value that is three times or more the auxiliary capacitance 723 of the main panel 72. The auxiliary capacitance 733 of the sub-panel 73 having a capacitance value about three to four times the auxiliary capacitance 723 of the main panel 72 can be easily formed on the layout of the sub-panel 73. In this case, it is preferable to rewrite the sub panel 73 at a frequency of about 15 to 20 times per second (about 15 Hz to about 20 Hz).
[0111]
In the fourth embodiment, the main panel 72 and the sub panel 73 are separately provided by providing the main panel 72 and the sub panel 73 in different regions on the same glass substrate 71 as in the first to third embodiments. The size can be further reduced as compared with the case of forming on a glass substrate. Further, by sharing the glass substrate 71 with the V shift register 74 and the H shift register 76 in the main panel 72 and the sub panel 73, the number of parts can be further reduced and the assembly process can be further simplified. be able to. Thereby, the apparatus cost can be further reduced.
[0112]
In the fourth embodiment, the number of drain lines can be reduced by sharing the drain lines between the main panel 72 and the sub panel 73. As a result, power consumption can be reduced, and the frame can be narrowed.
[0113]
It should be noted that the embodiments disclosed this time are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description of the embodiments, and includes all modifications within the scope and meaning equivalent to the terms of the claims.
[0114]
For example, in the above-described embodiment, a liquid crystal display device for a mobile phone including two liquid crystal display panels of a main panel and a sub panel has been described as an example. However, the present invention is not limited to this, and other than a mobile phone including a plurality of display panels. The present invention can be similarly applied to a display device for portable devices and a display device for devices other than portable devices.
[0115]
Further, in the above-described embodiment, a case where two liquid crystal display panels including a main panel and a sub panel are included has been described. However, the present invention is not limited to this, and is similarly applicable to a case where three or more display panels are included. .
[0116]
In the above embodiment, the case where the present invention is applied to a display device including a liquid crystal display panel has been described. However, the present invention is not limited to this, and can be applied to a display device including a self-light emitting element such as an EL display panel. It is. When applied to an EL display panel, for example, the main panel may be of a top emission (Top Emission) type and the sub-panel may be of a bottom emission (Bottom Emission) type.
[0117]
In the first to third embodiments, the clock generation circuit, the black / white voltage generation circuit, and the booster circuit are provided on the glass substrate. However, the present invention is not limited to this, and these circuits are provided outside the panel. It may be provided.
[0118]
In the above embodiment, the example in which the drain line is shared between the main panel and the sub panel is described. However, the present invention is not limited to this, and the gate line may be shared between the main panel and the sub panel. . In this case, the main panel and the sub-panel may be arranged along the direction in which the gate lines extend.
[0119]
Further, in the above embodiment, the example in which the V shift register and the H shift register are shared by the main panel and the sub panel has been described. However, the present invention is not limited to this, and the V shift register and the H shift register may be shared by the main panel and the sub panel. The H shift registers may be separately provided. In this case, separate dedicated clock signals can be input to the V shift register and the H shift register for the main panel and the V shift register and the H shift register for the sub panel, respectively. Clock signals input to the V shift register and the H shift register for the main panel can be made slower than clock signals input to the V shift register and the H shift register for the main panel. With this configuration, the scanning frequency of the main panel can be made different from the scanning frequency of the sub panel without performing control to stop the output of the sub panel by the ENB signal during scanning.
[0120]
Further, in the above embodiment, the case where the scanning frequency of the sub-panel is set lower than the scanning frequency of the main panel is described. However, the present invention is not limited to this, and the scanning frequency of the sub-panel is set higher than the scanning frequency of the main panel. It may be.
[0121]
In the above embodiment, when only the sub-panel is used, the output to the gate line corresponding to the main panel is stopped using the ENB signal, and the scanning to the gate line corresponding to the sub-panel is performed once every several times (approximately). However, the present invention is not limited to this. When only the sub panel is used, the output to the gate line corresponding to the main panel is stopped using the ENB signal, and the sub panel is output. By lowering the frequencies of the vertical clock signal VCLK and the horizontal clock signal HCLK supplied to the sub-panel, the scanning frequency of the sub-panel may be reduced.
[0122]
【The invention's effect】
As described above, according to the present invention, when a plurality of display panels are included, further miniaturization can be achieved. Further, even when the scanning frequency of the display panel is reduced and the rewriting cycle is extended, flicker (flicker) and display unevenness can be suppressed.
[Brief description of the drawings]
FIG. 1 is a plan view illustrating a liquid crystal display device for a mobile phone including two display panels, a main panel and a sub panel, according to a first embodiment of the present invention.
FIG. 2 is a waveform diagram when a main panel of the liquid crystal display device according to the first embodiment shown in FIG. 1 is driven by a counter electrode AC.
FIG. 3 is a waveform diagram when the sub-panel of the liquid crystal display device according to the first embodiment shown in FIG. 1 is driven by the counter electrode AC.
FIG. 4 is a circuit diagram showing an internal configuration around a V shift register of the liquid crystal display device according to the first embodiment shown in FIG.
FIG. 5 is a timing chart for explaining a method of driving the V shift register of the liquid crystal display device according to the first embodiment shown in FIG.
FIG. 6 is a plan view showing a liquid crystal display device for a mobile phone including a main panel and a sub panel according to a second embodiment of the present invention.
FIG. 7 is a circuit diagram showing details of a negative voltage supply stop circuit of the liquid crystal display device according to the second embodiment shown in FIG.
FIG. 8 is a plan view illustrating a liquid crystal display device for a mobile phone including a main panel and a sub panel according to a third embodiment of the present invention.
FIG. 9 is a plan view showing a liquid crystal display device for a mobile phone including a main panel and a sub panel according to a fourth embodiment of the present invention.
FIG. 10 is a perspective view showing a conventional foldable mobile phone including a main panel and a sub panel.
FIG. 11 is a perspective view showing a conventional foldable mobile phone including a main panel and a sub panel.
[Explanation of symbols]
1, 51, 61, 71 glass substrate (substrate)
2, 62, 72 Main panel (first display panel)
3, 63, 73 Sub-panel (second display panel)
4, 64, 74 V shift register (first shift register)
5, 65, 75 V level shifter (level shifter)
6, 66, 76 H shift register (second shift register)
13 ENB signal control circuit
32 SRAM (static type memory)
41, 42 output stop circuit
633 DRAM (Dynamic Memory)
723 auxiliary capacity (first auxiliary capacity)
733 auxiliary capacity (second auxiliary capacity)

Claims (6)

基板上に形成され、第１走査周波数で信号が走査される第１表示パネルと、
前記基板と同一基板上で、かつ、前記第１表示パネルが形成される領域とは異なる領域に形成され、前記第１走査周波数とは異なる第２走査周波数で信号が走査される第２表示パネルとを備えた、表示装置。A first display panel formed on a substrate and scanning signals at a first scanning frequency;
A second display panel formed on the same substrate as the substrate and in a region different from the region where the first display panel is formed, and scanning a signal at a second scanning frequency different from the first scanning frequency; A display device comprising: 前記第１表示パネルのゲート線および前記第２表示パネルのゲート線を駆動するための第１シフトレジスタと、
前記第１表示パネルのドレイン線および前記第２表示パネルのドレイン線を駆動するための第２シフトレジスタと、
前記第１シフトレジスタの前記第１表示パネルに対応する部分および前記第２表示パネルに対応する部分のいずれか一方の出力を停止する出力停止回路とをさらに備える、請求項１に記載の表示装置。A first shift register for driving a gate line of the first display panel and a gate line of the second display panel;
A second shift register for driving a drain line of the first display panel and a drain line of the second display panel;
2. The display device according to claim 1, further comprising: an output stop circuit that stops output of one of a portion corresponding to the first display panel and a portion corresponding to the second display panel of the first shift register. 3. . 前記第２表示パネルを走査する第２走査周波数は、前記第１表示パネルの第１走査周波数よりも小さい、請求項１または２に記載の表示装置。The display device according to claim 1, wherein a second scanning frequency for scanning the second display panel is lower than a first scanning frequency of the first display panel. 前記第１表示パネルの各画素は、第１補助容量を含み、
前記第２表示パネルの各画素は、前記第２走査周波数で走査される期間、映像信号を十分に保持可能な前記第１補助容量よりも大きな容量値を有する第２補助容量を含む、請求項３に記載の表示装置。Each pixel of the first display panel includes a first storage capacitor,
The pixel of the second display panel includes a second storage capacitor having a larger capacitance value than the first storage capacitor capable of sufficiently holding a video signal during a period in which scanning is performed at the second scanning frequency. 4. The display device according to 3. 前記基板上に互いに交差するように配置されたドレイン線およびゲート線をさらに備え、
前記第２表示パネルは、
前記ゲート線から入力される信号に応じて前記ドレイン線からの信号を保持するためのスタティック型メモリを含む、請求項１〜３のいずれか１項に記載の表示装置。Further comprising a drain line and a gate line arranged on the substrate to intersect each other,
The second display panel includes:
4. The display device according to claim 1, further comprising: a static memory for holding a signal from the drain line in accordance with a signal input from the gate line. 5. 前記基板上に互いに交差するように配置されたドレイン線およびゲート線をさらに備え、
前記第２表示パネルは、
前記ゲート線から入力される信号に応じて前記ドレイン線からの信号を保持するためのダイナミック型メモリを含む、請求項１〜３のいずれか１項に記載の表示装置。Further comprising a drain line and a gate line arranged on the substrate to intersect each other,
The second display panel includes:
The display device according to claim 1, further comprising a dynamic memory for holding a signal from the drain line according to a signal input from the gate line.
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