JP2004055869A

JP2004055869A - Semiconductor device

Info

Publication number: JP2004055869A
Application number: JP2002212060A
Authority: JP
Inventors: Norihiko Samoto; 佐本　典彦
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-07-22
Filing date: 2002-07-22
Publication date: 2004-02-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with a via hole structure wherein cracking or breaking is suppressed. <P>SOLUTION: A semiconductor board 111 is provided with a plurality of source electrodes 112, gate fingers 113, and drain electrodes 114, on one main surface thereof that are parallel to each other. Via holes 116 to the source electrode from the rear surface of the board are formed beneath the respective source electrodes. Two via holes adjoining with each other are formed so that they are not overlapped when viewed from a direction vertical to the gate finger 113. Therefore, even if stress is applied to the surface of the gate finger in the vertical direction, cracking or breaking between the adjoining via holes can be prevented. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は接地電極バイアホールを有する半導体装置に関するものである。
【０００２】
【従来の技術】
ＧａＡｓ　ＦＥＴ（ガリウム砒素電界効果トランジスタ）やそれらのＦＥＴを構成要素として持つＭＭＩＣ（モノリシックマイクロ波集積回路）では、基板表面にＦＥＴやＭＭＩＣを形成した後に、基板厚を薄くし、ＦＥＴの各ソース電極部において基板のＦＥＴが形成されている面と反対側の面（裏面）からソース電極に達するバイアホールを形成する。次に、バイアホールの内面および基板裏面全体にメッキ法等で金等の金属層を形成して接地電極とする。
【０００３】
その際、インダクタンスをできるだけ低減するためには、バイアホールを、ソース電極面内で可能な限り大きな横断面積を有するように形成する方がよいが、あまり大きくすると、半導体装置の強度低下を生じる。そこで、そのような強度低下を回避するためのバイアホール構成の半導体装置が、特開平１１−１５０１２７号公報に開示されている。図４は、同公報に開示されている半導体装置のバイアホール構成を説明するための平面図〔（ａ）〕とＸ−Ｘ線に沿った断面図〔（ｂ）〕である。図４（ａ）に示すように、半導体基板５１１の一主面上に、それぞれ複数個のソース電極５１２、ゲートフィンガー（ゲート電極）５１３、ドレイン電極５１４が平行に配列されており、また、図４（ｂ）に示すように、基板５１１の裏面からソース電極５１２に達するバイアホール５１６が形成され、バイアホール５１６の内面および基板５１１の裏面全体に金メッキ層５１５が形成されている。ここで、互いに隣接する２つのバイアホールの、ＦＥＴのゲートフィンガー（ゲート電極）のゲート幅方向に垂直な方向〔以下、「ゲートフィンガーに垂直な方向」という〕に沿う端面（例えばａとａ’、ｂとｂ’）が同一面上にあると、半導体装置の反りなどによって、端面に応力が加わったとき、２つのバイアホールの間でクラックや割れを生じやすくなる。特開平１１−１５０１２７号公報に開示の技術においては、図４（ａ）に示すように、互いに隣接するバイアホールの横断面の面積または／および断面形状を異なった構成とし、互いに隣接する２つのバイアホールの、ゲートフィンガーに垂直な方向に沿う端面（例えばａとａ’、ｂとｂ’）が同一面上に揃わなくなるようにバイアホールマージン５１８を備えた構成としている。これによって、半導体装置のゲートフィンガーに垂直な方向の強度の低減を抑制し、したがって、クラックやチップ割れの発生による歩留りの低減を抑制することができる。
【０００４】
【発明が解決しようとする課題】
特開平１１−１５０１２７号公報に開示の構成では、互いに隣接するバイアホールの横断面の面積または／および断面形状を異なった構成とすることにより、ゲートフィンガーに垂直な方向に沿う端面が同一面上に揃わないようにしているが、ゲートフィンガー５１３に垂直な方向から見て少なくとも互いに隣接するバイアホールは部分的に重なっている。したがって、上述の構成は、依然として、ゲートフィンガー５１３のゲート幅方向に短いバイアホールの横断面のエッジから、ゲートフィンガー５１３のゲート幅方向に長い隣接するバイアホールにクラックや割れがはいりやすいという問題を有する。また、バイアホールの横断面の面積や形状が各ソース電極領域において異なるということは、バイアホール形成用の露光マスク設計作業を複雑あるいは煩雑にするという欠点を有する。
【０００５】
本発明はこのような課題に鑑みてなされたものであって、その目的は、半導体装置の反りなどに対して機械的強度が強く、クラックや割れなどの生じにくいバイアホールを備えた半導体装置を提供することにある。
【０００６】
【課題を解決するための手段】
上記の目的を達成するため、本発明によれば、半導体基板の一主面〔以下、「表面」という〕上の少なくとも一部の領域に複数個の電極が互いに平行に形成され、前記各電極領域において、前記表面と反対側の主面〔以下、「裏面」という〕から前記各電極に達する一つまたは複数のバイアホールが形成された半導体装置であって、隣接し合う２つの電極領域内の前記バイアホールが、前記電極が並ぶ方向からみて、互いに重なり合う部分を持たないことを特徴とする半導体装置、が提供される。
【０００７】
また、上記の目的を達成するため、本発明によれば、半導体基板の一表面上の少なくとも一部の領域に複数個の電極が互いに平行に形成された半導体装置であって、前記各電極領域において、前記表面から基板途中まで表面バイアホールが形成され、該第１のバイアホールの内面に金属層が形成され、前記半導体基板の裏面から前記金属層に達する一つまたは複数のバイアホールが形成され、隣接し合う２つの電極領域内の前記半導体基板の裏面側から形成されたバイアホールが、前記電極が並ぶ方向からみて、互いに重なり合う部分を持たないことを特徴とする半導体装置、が提供される。
そして，好ましくは、半導体装置は、ＧａＡｓ電界効果トランジスタまたはＧａＡｓ電界効果トランジスタを構成要素として有するモノリシックマイクロ波集積回路であり、電極はソース電極である。
【０００８】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係る半導体装置の平面図〔（ａ）〕とＡ−Ａ線に沿った断面図〔（ｂ）〕である。図１（ａ）に示すように、本実施の形態に係る半導体装置は、半導体基板１１１の１主面上に、それぞれ複数個のソース電極１１２、ゲートフィンガー１１３、ドレイン電極１１４が、平行に配列されている。ソース電極１１２、ゲートフィンガー１１３、ドレイン電極１１４は、ＦＥＴを形成している。半導体基板１１１は、例えばＧａＡｓ基板である。図１（ｂ）に示すように、各ソース電極１１２の下には、基板１１１の裏面からソース電極１１２に到達するようにバイアホール１１６が形成されている。バイアホール１１６は、周知のリソグラフィー技術とエッチング技術によって、ソース電極１１２、ゲートフィンガー１１３、ドレイン電極１１４が配列されている基板１１１の裏面よりソース電極に達するように形成される。バイアホール１１６の内面および基板１１１の裏面全体には金メッキ層１１５が形成されている。
【０００９】
図１（ａ）に示すように、互いに隣接する２つのバイアホールは、ゲートフィンガー１１３に垂直な方向から見て重なり合う部分がないように形成されている。したがって、任意のバイアホールのどの部分からも、特にゲートフィンガーに垂直な端面から、ゲートフィンガーに垂直な方向には、隣接するバイアホールのどの部分も存在しないから、ゲートフィンガーに垂直な面に応力が働いても、従来に比して、隣接するバイアホールにクラックや割れがはいることは非常に少なくなる。また、従来のようにバイアホールの横断面の面積や形状を各ソース電極領域で異ならせるという必要がないので、バイアホール形成用の露光マスク設計作業が複雑あるいは煩雑になるということがない。しかしながら、本実施の形態に係る半導体装置のバイアホールの横断面は、全て同じ面積や形状に限られるものではない。その形状は、図１（ａ）に示すような矩形に限られる必要はなく、楕円形や円形など、どのような形状であってもよい。また、横断面は、滑らかな外周を持つ形状であるほど、クラックや割れを防止する効果が大きくなる。
【００１０】
〔第２の実施の形態〕
図２は、本発明の第２の実施の形態に係る半導体装置の平面図である。図２に示すように、本実施の形態に係る半導体装置は、図１（ａ）に示す第１の実施の形態の半導体装置と同様に、半導体基板２１１の一主面上に、それぞれ複数個のソース電極２１２、ゲートフィンガー２１３、ドレイン電極２１４が、平行に配列されている。ただし、本実施の形態の半導体装置においては、単一のソース電極領域に複数のバイアホール２１６が形成されている。複数のバイアホール２１６はいずれも、半導体基板２１１の裏面からソース電極２１２まで達しており、バイアホール２１６の内面および基板２１１の裏面全体には金メッキ層２１５が形成されている。また、隣接し合う２つのソース電極領域にそれぞれ形成された複数のバイアホール２１６は、ゲートフィンガー２１３に垂直な方向から見て重なり合う部分がないように形成されている。
【００１１】
本実施の形態に係る半導体装置においては、隣接し合う２つのソース電極領域にそれぞれ形成された複数のバイアホールが、ゲートフィンガー２１３に垂直な方向から見て重なり合う部分を持たないから、第１の実施の形態の半導体装置と同様に、ゲートフィンガーに垂直な面に応力が働いても、クラックや割れの発生が有効に防止される。さらに、本実施の形態に係る半導体装置においては、個々のバイアホールの面積を小さくすることができるので、クラックや割れの発生が、図１に示す第１の実施の形態の半導体装置に比して、さらに低減される。また、バイアホールが、１つのソース電極内で複数個に分散されているので、放熱効果等においても、半導体装置内での均一性が向上される。
【００１２】
なお、本実施の形態に係る半導体装置においても、バイアホールの横断面は、全て同じ面積や形状に限られるものではない。また、全てのソース電極部に同数のバイアホールが形成される必要はなく、さらに、１つのバイアホールしか形成されないソース電極部が存在してもよい。
【００１３】
〔第３の実施の形態〕
図３は、本発明の第３の実施の形態に係る半導体装置の平面図〔（ａ）〕とＢ−Ｂ線に沿った断面図〔（ｂ）〕である。図３（ａ）に示すように、本実施の形態に係る半導体装置は、図１（ａ）、図２に示す第１、第２の実施の形態の半導体装置と同様に、半導体基板３１１の一主面上に、それぞれ複数個のソース電極３１２、ゲートフィンガー３１３、ドレイン電極３１４が、平行に配列されている。ただし、本実施の形態の半導体装置においては、図３（ｂ）に示すように、基板３１１の裏面側からだけではなく、ソース電極３１２、ゲートフィンガー３１３、ドレイン電極３１４の形成されている表面側からもバイアホールが形成されている。この表面バイアホールは、ソース電極３１２の内部領域に、基板３１１の表面から、基板内部途中まで形成されている。表面バイアホールには金属が埋め込まれており、金属層３２０が形成されている。裏面側のバイアホール３１６は金属層３２０まで達しており、その内面および基板３１１の裏面全体には金メッキ層３１５が形成されている。
【００１４】
図３（ａ）に示すように、裏面側のバイアホール３１６は、表面バイアホールの一部の領域にだけ形成されている。そして、隣接し合う２つの裏面側のバイアホール３１６は、ゲートフィンガー３１３に垂直な方向から見て重なり合う部分がないように形成されている。したがって、基板３１１の表面から裏面まで表面バイアホールと裏面側のバイアホール３１６とがつながっている領域が、隣接し合う２つのソース電極領域の間で、ゲートフィンガーに垂直な方向から見て、重なり合う部分を持たないから、第１、第２の実施の形態の半導体装置と同様に、ゲートフィンガーに垂直な面に応力が働いても、クラックや割れの発生が有効に防止される。さらに、本実施の形態に係る半導体装置においては、基板の表面側にソース電極の大きな領域を占めるように表面バイアホールを形成し、金属を埋めこんでいるので熱的な抵抗を小さくでき、図２に示す第２の実施の形態に係る半導体装置に比して、さらに熱の放散等の半導体装置内での不均一性を改善することができるという効果が得られる。
【００１５】
なお、以上の説明においては、裏面側のバイアホールは、各ソース電極内において１個ずつ形成されているが、第２の実施の形態の場合のように、複数個が分散して形成されていてもよい。また、その形状も矩形に限定されることはない。また、表面バイアホールには、金属を埋め込むかわりに、金等によるメッキ層を形成してもよい。さらに、裏面側のバイアホール３１６は、その横断面が表面バイアホールの横断面の外側にはみ出して形成されてもよいし、完全に内部に形成されてもよい。
【００１６】
以上、本発明をその好適な実施の形態に基づいて説明したが、本発明の半導体装置は、上述した実施の形態のみに制限されるものではなく、本願発明の要旨を変更しない範囲で種々の変化を施した半導体装置も、本発明の範囲に含まれる。例えば、本発明の半導体装置のバイアホールは、ＦＥＴのソース電極領域に形成されるものに限定されることなく、半導体基板上に連続的に平行に並んでいる電極領域一般に形成可能である。また、本発明の半導体装置は、ＧａＡｓ　ＦＥＴあるいはＧａＡｓ　ＦＥＴを構成要素として持つＭＭＩＣに限定されることなく、基板上に電極が連続的に平行に並んでいる半導体装置であればよい。
【００１７】
【発明の効果】
以上説明したように、本発明による半導体装置は、基板の表面から裏面までバイアホールがつながっている領域が、隣接し合うソース電極部の間で、ゲートフィンガーに垂直な方向から見て、重なり合う部分を持たないものであるから、ゲートフィンガーに垂直な方向の応力に対して、クラックや割れの発生を防止することが可能である。
【００１８】
また、本発明による半導体装置は、バイアホールの横断面の面積や形状を異なるものとする必要がないものであるから、バイアホール形成用の露光マスク設計作業を複雑あるいは煩雑にするということがない。
【００１９】
また、本発明による半導体装置は、１つのソース電極内に複数のバイアホールを分散して形成したり、金属で埋めた表面バイアホールを形成したりするものであるから、熱の放散等の半導体装置内での不均一性を改善することが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の平面図〔（ａ）〕とＡ−Ａ線に沿った断面図〔（ｂ）〕。
【図２】本発明の第２の実施の形態に係る半導体装置の平面図。
【図３】本発明の第３の実施の形態に係る半導体装置の平面図〔（ａ）〕とＢ−Ｂ線に沿った断面図〔（ｂ）〕。
【図４】従来例の半導体装置の平面図〔（ａ）〕とＸ−Ｘ線に沿った断面図〔（ｂ）〕。
【符号の説明】
１１１、２１１、３１１、５１１　半導体基板
１１２、２１２、３１２、５１２　ソース電極
１１３、２１３、３１３、５１３　ゲート電極
１１４、２１４、３１４、５１４　ドレイン電極
１１５、２１５、３１５、５１５　金メッキ層
１１６、２１６、３１６、５１６　バイアホール
３２０　金属層
５１８　バイアホールマージン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a semiconductor device having a ground electrode via hole.
[0002]
[Prior art]
In the case of GaAs FETs (gallium arsenide field effect transistors) and MMICs (monolithic microwave integrated circuits) having these FETs as constituent elements, after the FETs and the MMICs are formed on the substrate surface, the substrate thickness is reduced, and the source electrodes of the FETs are reduced. A via hole reaching the source electrode from a surface (back surface) of the substrate opposite to the surface on which the FET is formed is formed. Next, a metal layer such as gold is formed on the inner surface of the via hole and the entire back surface of the substrate by plating or the like to form a ground electrode.
[0003]
At this time, in order to reduce the inductance as much as possible, it is better to form the via hole so as to have a cross-sectional area as large as possible in the source electrode surface. However, if it is too large, the strength of the semiconductor device is reduced. Therefore, a semiconductor device having a via hole configuration for avoiding such a decrease in strength is disclosed in JP-A-11-150127. FIG. 4 is a plan view [(a)] and a cross-sectional view [(b)] taken along line XX for explaining the via hole configuration of the semiconductor device disclosed in the publication. As shown in FIG. 4A, a plurality of source electrodes 512, gate fingers (gate electrodes) 513, and drain electrodes 514 are arranged in parallel on one main surface of a semiconductor substrate 511. As shown in FIG. 4B, a via hole 516 reaching the source electrode 512 from the back surface of the substrate 511 is formed, and a gold plating layer 515 is formed on the inner surface of the via hole 516 and the entire back surface of the substrate 511. Here, end surfaces (for example, a and a ′) of two via holes adjacent to each other along a direction perpendicular to the gate width direction of the gate finger (gate electrode) of the FET (hereinafter, referred to as “direction perpendicular to the gate finger”). , B and b ′) are on the same plane, and when stress is applied to the end face due to warpage of the semiconductor device or the like, cracks and cracks tend to occur between the two via holes. In the technique disclosed in Japanese Patent Application Laid-Open No. H11-150127, as shown in FIG. 4A, via holes adjacent to each other have different cross-sectional areas or / and cross-sectional shapes, and two adjacent via holes have different configurations. The via hole has a via hole margin 518 so that end faces (for example, a and a 'and b and b') of the via hole along a direction perpendicular to the gate finger are not aligned on the same plane. As a result, a reduction in strength in a direction perpendicular to the gate finger of the semiconductor device can be suppressed, and therefore, a reduction in yield due to cracks and chip cracks can be suppressed.
[0004]
[Problems to be solved by the invention]
In the configuration disclosed in Japanese Patent Application Laid-Open No. H11-150127, the cross-sectional areas and / or cross-sectional shapes of via holes adjacent to each other are different from each other, so that end faces along the direction perpendicular to the gate finger are on the same plane. However, at least the via holes adjacent to each other when viewed from the direction perpendicular to the gate finger 513 partially overlap with each other. Therefore, the above-described configuration still has a problem that cracks and cracks are apt to enter from the edge of the cross section of the via hole that is short in the gate width direction of the gate finger 513 to the adjacent via hole that is long in the gate width direction of the gate finger 513. Have. Further, the fact that the area and shape of the cross section of the via hole are different in each source electrode region has a drawback that the work of designing an exposure mask for forming the via hole becomes complicated or complicated.
[0005]
The present invention has been made in view of such problems, and an object of the present invention is to provide a semiconductor device having a via hole that has high mechanical strength against warpage of the semiconductor device and is less likely to cause cracks and cracks. To provide.
[0006]
[Means for Solving the Problems]
In order to achieve the above object, according to the present invention, a plurality of electrodes are formed in parallel with each other in at least a part of a main surface of a semiconductor substrate (hereinafter, referred to as a “front surface”). A semiconductor device in which, in a region, one or a plurality of via holes reaching the respective electrodes from a main surface opposite to the front surface (hereinafter, referred to as a “back surface”) are formed. Wherein the via holes do not have portions overlapping each other when viewed from the direction in which the electrodes are arranged.
[0007]
According to another aspect of the present invention, there is provided a semiconductor device in which a plurality of electrodes are formed in at least a part of a region on one surface of a semiconductor substrate in parallel with each other. A surface via hole is formed from the front surface to the middle of the substrate, a metal layer is formed on an inner surface of the first via hole, and one or more via holes reaching the metal layer from the back surface of the semiconductor substrate are formed. And a via hole formed from the back surface side of the semiconductor substrate in two adjacent electrode regions does not have a portion overlapping each other when viewed from the direction in which the electrodes are arranged. You.
Preferably, the semiconductor device is a GaAs field effect transistor or a monolithic microwave integrated circuit having a GaAs field effect transistor as a component, and the electrode is a source electrode.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Next, embodiments of the present invention will be described in detail with reference to the drawings.
[First Embodiment]
FIG. 1 is a plan view [(a)] of a semiconductor device according to a first embodiment of the present invention and a cross-sectional view [(b)] along line AA. As shown in FIG. 1A, in the semiconductor device according to the present embodiment, a plurality of source electrodes 112, gate fingers 113, and drain electrodes 114 are arranged in parallel on one main surface of a semiconductor substrate 111. Have been. The source electrode 112, the gate finger 113, and the drain electrode 114 form an FET. The semiconductor substrate 111 is, for example, a GaAs substrate. As shown in FIG. 1B, a via hole 116 is formed below each source electrode 112 so as to reach the source electrode 112 from the back surface of the substrate 111. The via hole 116 is formed by a known lithography technique and etching technique so as to reach the source electrode from the back surface of the substrate 111 on which the source electrode 112, the gate finger 113, and the drain electrode 114 are arranged. A gold plating layer 115 is formed on the inner surface of the via hole 116 and the entire back surface of the substrate 111.
[0009]
As shown in FIG. 1A, two via holes adjacent to each other are formed such that there is no overlapping portion when viewed from a direction perpendicular to the gate finger 113. Therefore, there is no part of any via hole adjacent to any part of the via hole, especially from the end face perpendicular to the gate finger, and in the direction perpendicular to the gate finger. , Cracks and cracks in the adjacent via holes are extremely reduced as compared with the conventional case. Further, since it is not necessary to make the area and shape of the cross section of the via hole different in each source electrode region as in the related art, the design work of the exposure mask for forming the via hole does not become complicated or complicated. However, the cross sections of the via holes of the semiconductor device according to the present embodiment are not limited to the same area or shape. The shape need not be limited to a rectangle as shown in FIG. 1A, but may be any shape such as an ellipse or a circle. In addition, the effect of preventing cracks and cracks increases as the cross section has a shape with a smooth outer periphery.
[0010]
[Second embodiment]
FIG. 2 is a plan view of a semiconductor device according to the second embodiment of the present invention. As shown in FIG. 2, the semiconductor device according to the present embodiment includes a plurality of semiconductor devices on one main surface of the semiconductor substrate 211, similarly to the semiconductor device according to the first embodiment shown in FIG. , A source electrode 212, a gate finger 213, and a drain electrode 214 are arranged in parallel. However, in the semiconductor device of the present embodiment, a plurality of via holes 216 are formed in a single source electrode region. Each of the plurality of via holes 216 extends from the back surface of the semiconductor substrate 211 to the source electrode 212, and a gold plating layer 215 is formed on the inner surface of the via hole 216 and the entire back surface of the substrate 211. The plurality of via holes 216 formed in two adjacent source electrode regions are formed so that there is no overlapping portion when viewed from a direction perpendicular to the gate finger 213.
[0011]
In the semiconductor device according to the present embodiment, the plurality of via holes respectively formed in two adjacent source electrode regions do not have a portion that overlaps when viewed from a direction perpendicular to gate finger 213, and thus the first As in the semiconductor device of the embodiment, even if stress acts on a surface perpendicular to the gate finger, cracks and cracks can be effectively prevented. Further, in the semiconductor device according to the present embodiment, since the area of each via hole can be reduced, the occurrence of cracks and cracks is smaller than that of the semiconductor device of the first embodiment shown in FIG. Therefore, it is further reduced. Further, since the via holes are dispersed in a plurality in one source electrode, the uniformity in the semiconductor device is improved in the heat radiation effect and the like.
[0012]
Note that, also in the semiconductor device according to the present embodiment, the cross sections of the via holes are not limited to the same area or shape. Further, it is not necessary to form the same number of via holes in all the source electrode portions, and there may be a source electrode portion in which only one via hole is formed.
[0013]
[Third Embodiment]
FIG. 3 is a plan view [(a)] of a semiconductor device according to a third embodiment of the present invention and a cross-sectional view [(b)] along line BB. As shown in FIG. 3A, the semiconductor device according to the present embodiment includes a semiconductor substrate 311 similar to the semiconductor devices of the first and second embodiments shown in FIGS. A plurality of source electrodes 312, gate fingers 313, and drain electrodes 314 are arranged in parallel on one main surface. However, in the semiconductor device of this embodiment, as shown in FIG. 3B, not only from the back side of the substrate 311 but also the front side where the source electrode 312, the gate finger 313, and the drain electrode 314 are formed. Also, via holes are formed. The surface via hole is formed in the internal region of the source electrode 312 from the surface of the substrate 311 to a part of the inside of the substrate. A metal is buried in the surface via hole, and a metal layer 320 is formed. The via hole 316 on the back surface reaches the metal layer 320, and a gold plating layer 315 is formed on the inner surface and the entire back surface of the substrate 311.
[0014]
As shown in FIG. 3A, the via hole 316 on the rear surface side is formed only in a part of the surface via hole. The two adjacent via holes 316 on the back surface are formed such that there is no overlapping portion when viewed from a direction perpendicular to the gate finger 313. Therefore, the region where the front via hole and the rear via hole 316 are connected from the front surface to the rear surface of the substrate 311 overlaps between two adjacent source electrode regions when viewed from the direction perpendicular to the gate finger. Since there is no portion, as in the semiconductor devices of the first and second embodiments, even if stress acts on a surface perpendicular to the gate finger, cracks and cracks are effectively prevented. Further, in the semiconductor device according to the present embodiment, the surface via hole is formed on the surface side of the substrate so as to occupy a large area of the source electrode, and the metal is embedded, so that the thermal resistance can be reduced. As compared with the semiconductor device according to the second embodiment shown in FIG. 2, there is obtained an effect that non-uniformity in the semiconductor device such as heat dissipation can be further improved.
[0015]
In the above description, one via hole on the back surface is formed in each source electrode, but a plurality of via holes are formed in a dispersed manner as in the second embodiment. May be. Also, the shape is not limited to a rectangle. Further, instead of embedding a metal, a plating layer of gold or the like may be formed in the surface via hole. Further, the via hole 316 on the back side may be formed such that its cross section protrudes outside the cross section of the front via hole or may be formed completely inside.
[0016]
As described above, the present invention has been described based on the preferred embodiments. However, the semiconductor device of the present invention is not limited to only the above-described embodiments, and various modifications may be made without departing from the spirit of the present invention. The changed semiconductor device is also included in the scope of the present invention. For example, the via hole of the semiconductor device of the present invention is not limited to the one formed in the source electrode region of the FET, but can be generally formed in an electrode region which is continuously arranged in parallel on a semiconductor substrate. Further, the semiconductor device of the present invention is not limited to a GaAs FET or an MMIC having a GaAs FET as a component, but may be any semiconductor device in which electrodes are continuously arranged in parallel on a substrate.
[0017]
【The invention's effect】
As described above, in the semiconductor device according to the present invention, the region where the via hole is connected from the front surface to the back surface of the substrate is a portion where the source electrode portion overlaps between adjacent source electrode portions when viewed from the direction perpendicular to the gate finger. Therefore, it is possible to prevent cracks and cracks from occurring in the direction perpendicular to the gate finger.
[0018]
Further, since the semiconductor device according to the present invention does not need to have different cross-sectional areas and shapes of the via holes, the design work of the exposure mask for forming the via holes does not become complicated or complicated. .
[0019]
Further, the semiconductor device according to the present invention forms a plurality of via holes dispersedly in one source electrode or forms a surface via hole filled with metal, so that the semiconductor device such as heat dissipation can be used. It is possible to improve the non-uniformity in the device.
[Brief description of the drawings]
FIG. 1 is a plan view [(a)] of a semiconductor device according to a first embodiment of the present invention and a cross-sectional view [(b)] along line AA.
FIG. 2 is a plan view of a semiconductor device according to a second embodiment of the present invention.
FIGS. 3A and 3B are a plan view of a semiconductor device according to a third embodiment of the present invention and a cross-sectional view taken along line BB of FIG.
FIG. 4 is a plan view [(a)] of a conventional semiconductor device and a cross-sectional view [(b)] along line XX.
[Explanation of symbols]
111, 211, 311, 511 Semiconductor substrate 112, 212, 312, 512 Source electrode 113, 213, 313, 513 Gate electrode 114, 214, 314, 514 Drain electrode 115, 215, 315, 515 Gold plated layers 116, 216, 316 , 516 via hole 320 metal layer 518 via hole margin

Claims

A plurality of electrodes are formed on one main surface of a semiconductor substrate (hereinafter, referred to as “front surface”) in parallel with each other, and in a region where each of the electrodes is formed, a main surface opposite to the front surface (hereinafter, “back surface”) ], Wherein one or a plurality of via holes reaching each of the electrodes are formed, and the via holes in two adjacent electrode regions overlap each other when viewed from the direction in which the electrodes are arranged. A semiconductor device having no portion.

A semiconductor device having a plurality of electrodes formed on one surface of a semiconductor substrate in parallel with each other, wherein a surface via hole is formed from the surface to the middle of the substrate in a region where each of the electrodes is formed; The inside of the hole was filled with a metal layer, one or more via holes reaching the metal layer from the back surface of the semiconductor substrate were formed, and formed from the back surface side of the semiconductor substrate in two adjacent electrode regions. A semiconductor device, wherein a via hole does not have a portion overlapping each other when viewed from a direction in which the electrodes are arranged.

3. The semiconductor device according to claim 1, wherein a metal layer is formed on an inner surface of the via hole formed from a back surface side of the semiconductor substrate and on a back surface of the semiconductor substrate.

4. The semiconductor device according to claim 1, wherein at least one via hole in each electrode region formed from the back surface side of the semiconductor substrate has a different area in two adjacent electrode regions. 13. A semiconductor device according to claim 1.

5. The semiconductor device according to claim 1, wherein at least one via hole in each electrode region formed from the back surface of the semiconductor substrate has a different shape in two adjacent electrode regions. 13. A semiconductor device according to claim 1.

6. The semiconductor device according to claim 1, wherein a cross section of the via hole formed from the back surface side of the semiconductor substrate has a smooth outer periphery.

7. The semiconductor device according to claim 1, wherein the electrode is a source electrode of a field effect transistor, and a direction in which the electrodes are arranged is a direction perpendicular to a direction along a gate width of a gate electrode. .

8. The semiconductor device according to claim 1, wherein the semiconductor device is a GaAs field effect transistor or a monolithic microwave integrated circuit having a GaAs field effect transistor as a component.