JP2004055664A

JP2004055664A - 半導体装置の製造方法

Info

Publication number: JP2004055664A
Application number: JP2002208412A
Authority: JP
Inventors: Takashi Harada; 原田　剛史; Masashi Hamanaka; 濱中　雅司; Toru Hinomura; 樋野村　徹; Hideki Doshita; 堂下　秀樹; Tsuneo Ikura; 伊倉　恒生
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-07-17
Filing date: 2002-07-17
Publication date: 2004-02-19

Abstract

【課題】配線プラグに発生したシームが原因となる配線間ショートの発生を防ぎ、高い歩留まりを持つ半導体装置の製造方法を提供する。
【解決手段】半導体基板上に層間絶縁膜１００、下層配線１０１、第１の絶縁膜１０２を堆積する。次に、絶縁膜１０２内に形成したホール内に導電膜を堆積し、ホールからはみ出した導電膜１０３を除去する。その後、導電膜１０３に対して同一チャンバー内で熱処理を行うと共に、第１の絶縁膜１０２、導電膜１０３の表面に第２の絶縁膜１０５を堆積する。
その結果、導電膜１０３中に混入した不純物を除去することが出来るため、ホールの上部における第２の絶縁膜１０５の局所的な薄膜化を防止することが出来る。よって、第２の絶縁膜１０５の内部に配線層を形成した場合においても、配線間ショートは発生せず、半導体装置を高い歩留まりで製造することが出来る。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高集積化に伴い、隣接する配線層の間隔は狭められている。隣接する配線層の間隔が狭められると、配線層間において、意図せぬ導通部分が発生する頻度が増大するために、半導体装置の歩留まりは低下する。特に、配線材料として銅を使用する場合には、配線材料の除去にドライエッチングではなくＣＭＰ工程を用いる必要があるため、この問題が顕著となる。
【０００３】
この問題を解決するために、特開２００１−３５８２１１号公報に示すような方法がある。以下、図面を参照しながら、従来の技術における半導体装置の製造方法について説明する。
【０００４】
まず、図１５（ａ）に示すように、トランジスタ等の形成された半導体基板（不図示）上に、プラズマＣＶＤ法等によりシリコン酸化膜１、シリコン酸窒化膜２、シリコン酸化膜３を形成した後、シリコン酸化膜３中に銅膜５を埋設し、銅配線を形成する。次いでその上にプラズマＣＶＤ法等によりシリコン窒化膜６、シリコン酸化膜７を形成する。
【０００５】
次に、図１５（ｂ）に示すように、シリコン酸化膜７上に所定の開口部を有するレジスト膜８を設け、これをマスクとしてシリコン酸化膜７をドライエッチングし、シリコン窒化膜６に達するビアホールを形成する。
【０００６】
その後、図１５（ｃ）に示すように、レジスト膜８を除去するため、酸素プラズマアッシングを行った後、レジスト剥離液によりシリコン酸化膜７表面やホール内壁に付着するレジスト残渣を除去する。
【０００７】
続いて、図１５（ｄ）に示すように、シリコン窒化膜６をドライエッチングして銅膜５表面を露出させた後、レジスト剥離液によりレジスト残渣を除去する。
【０００８】
次に、図１６（ａ）に示すように、密着膜の上にタングステン膜９をＣＶＤ法等により成膜する。
【０００９】
その後、図１６（ｂ）に示すように、タングステン膜９を成膜した後、酸化剤および研磨材を含むスラリーを用いてＣＭＰを行い、つづいて純水等によりリンス洗浄を行う。これによりホール外に形成された余分なタングステン膜９が除去され、ビアホール内にタングステン膜９からなるビアプラグが形成される。このとき、タングステン膜９中に発生するシームにＣＭＰ研磨液やリンス液等からなるＣＭＰ処理液１１が侵入する。
【００１０】
続いて、図１７（ａ）に示すように、この上にシリコン酸化膜１２を形成する。
【００１１】
次に、図１７（ｂ）に示すように、シリコン酸化膜１２成膜後、所定の開口部を有するレジスト膜１４を設け、これをマスクとして、図１７（ｃ）に示すように、シリコン酸化膜１２中に配線溝を形成する。その後、酸素プラズマアッシングおよびアミン系剥離液による処理を行い、レジスト膜１４およびエッチング残渣を除去する。
【００１２】
続いて、レジスト剥離後、図１８（ａ）に示すように、タングステン膜のシームにアミン系剥離液１５が侵入する。
【００１３】
次に、図１８（ｂ）に示すように、このアミン系剥離液１５を蒸発させるために熱処理を行う。
【００１４】
その後、図１８（ｃ）に示すように、配線溝に銅膜１６を埋設し、ダマシン銅配線を形成する。
【００１５】
【発明が解決しようとする課題】
しかし、熱処理は別の装置で行われるため、装置間を移動している間に、再びシーム内に不純物が混入し、結局十分に不純物除去が行われない場合がある。
【００１６】
具体的には、次のようにして配線中に、シームに基づく欠陥が発生する。
【００１７】
まず、図１４（ａ）に示すように、半導体基板２０上に下層配線２１、絶縁膜２２が順に形成され、絶縁膜２２内に配線プラグ２３が存在する半導体装置において、配線プラグ２３内に空孔（シーム）２４が発生している。また、このシーム２４内には、その前工程で使用した洗浄液等の不純物が混入している。
【００１８】
次に、図１４（ｂ）に示すように、ＣＶＤ法により絶縁膜２５を堆積する工程において、シーム２４内の不純物が気化し、水蒸気を発生させる。発生した水蒸気は、ＣＶＤ法の原料ガスとして用いられるＳｉＨ_４と反応するため、絶縁膜２５の成長を阻害する。
【００１９】
この結果、図１４（ｃ）に示すように、配線プラグ２３の上部で絶縁膜２５の膜厚が局所的に薄膜化した部分２６が発生し、その部分ではＣＭＰ工程の効果が不十分となるため、配線用金属膜が残留する。よって、上部配線層２７の間に意図せぬ導通部分、つまり配線間ショート２８が発生し、半導体装置の歩留まりが著しく低下する。
【００２０】
よって本発明は、配線プラグ上の絶縁膜の薄膜化を防ぐことによって、配線間ショート２８の発生を防ぎ、半導体装置を高い歩留まりで製造する方法を提供することを目的とする。
【００２１】
【課題を解決するための手段】
以上の課題を解決するために本発明は、半導体基板上に下層配線を形成する工程と、下層配線上に第１の絶縁膜を堆積する工程と、絶縁膜内にホールを形成する工程と、ホール内に導電膜を堆積する工程と、ホールからはみ出した前記導電膜を除去する工程と、導電膜の表面に第２の絶縁膜を堆積する工程とを備え、導電膜の熱処理と、第２の絶縁膜の堆積とを同一チャンバー内で行うことを特徴とする、半導体装置の製造方法を提供する。
【００２２】
その結果、配線プラグのシーム内に混入した不純物を除去することが出来るため、本発明ではホールの上部、つまり配線プラグ上における第２の絶縁膜の局所的な薄膜化を防止することが出来る。よって、第２の絶縁膜の内部に配線層を形成した場合においても、図１４（ｃ）に示すような配線間ショート２８は発生せず、半導体装置を高い歩留まりで製造することが出来る。
【００２３】
また本発明では、半導体基板上に下層配線を形成する工程と、下層配線上に第１の絶縁膜を堆積する工程と、絶縁膜内にホールを形成する工程と、ホール内に導電膜を堆積する工程と、ホールからはみ出した導電膜を除去して配線プラグを形成する工程と、第１の絶縁膜、導電膜の表面に第２の絶縁膜を堆積する工程と、第２の絶縁膜中に上層配線を形成する工程とを備え、ホールからはみ出した導電膜を除去して配線プラグを形成する工程において、配線プラグの最上面が、第１の絶縁膜の最上面より高いことを特徴とする、半導体装置の製造方法を提供する。
【００２４】
その結果、配線プラグのシーム内に不純物が混入するのを防ぐことが出来るため、本発明ではホールの上部、つまり配線プラグ上における第２の絶縁膜の局所的な薄膜化を防止することが出来る。よって、第２の絶縁膜の内部に配線層を形成した場合においても、図１４（ｃ）に示すような配線間ショート２８は発生せず、半導体装置を高い歩留まりで製造することが出来る。
【００２５】
また本発明では、半導体基板上に下層配線を形成する工程と、下層配線上に第１の絶縁膜を堆積する工程と、絶縁膜内にホールを形成する工程と、ホール内に導電膜を堆積する工程と、ホールからはみ出した導電膜を除去して配線プラグを形成する工程と、第１の絶縁膜、導電膜の表面に第２の絶縁膜を堆積する工程と、第２の絶縁膜中に上層配線を形成する工程とを備え、ホールからはみ出した導電膜を除去して配線プラグを形成する工程において、ホール内に形成されたシームの開口部を直径２０ｎｍ以下にすることを特徴とする、半導体装置の製造方法を提供する。
【００２６】
その結果、配線プラグのシーム内に不純物が混入するのを防ぐことが出来るため、本発明ではホールの上部、つまり配線プラグ上における第２の絶縁膜の局所的な薄膜化を防止することが出来る。よって、第２の絶縁膜の内部に配線層を形成した場合においても、図１４（ｃ）に示すような配線間ショート２８は発生せず、半導体装置を高い歩留まりで製造することが出来る。
【００２７】
また本発明では、半導体基板上に下層配線を形成する工程と、下層配線上に第１の絶縁膜を堆積する工程と、絶縁膜内にホールを形成する工程と、ホール内に導電膜を堆積する工程と、ホールからはみ出した前記導電膜を除去する工程と、第１の絶縁膜、金属膜の表面に、第２の絶縁膜を堆積する工程と、第２の絶縁膜中に上層配線を形成する工程とを備え、第２の絶縁膜はＰＶＤ法により行うことを特徴とする、半導体装置の製造方法を提供する。
【００２８】
その結果、絶縁膜堆積時に、配線プラグのシーム内に混入した不純物が反応を起こさないために、本発明ではホールの上部、つまり配線プラグ上における第２の絶縁膜の局所的な薄膜化を防止することが出来る。よって、第２の絶縁膜の内部に配線層を形成した場合においても、図１４（ｃ）に示すような配線間ショート２８は発生せず、半導体装置を高い歩留まりで製造することが出来る。
【００２９】
また本発明では、半導体基板上に下層配線を形成する工程と、下層配線上に第１の絶縁膜を堆積する工程と、第１の絶縁膜内にホールを形成する工程と、ホール内に導電膜を堆積する工程と、ホールからはみ出した導電膜を除去する工程と、第１の絶縁膜、導電膜の表面に第２の絶縁膜を堆積する工程と、第２の絶縁膜中に上層配線を形成する工程とを備え、導電膜は選択ＣＶＤ法により行うことを特徴とする、半導体装置の製造方法を提供する。
【００３０】
その結果、配線プラグ中にシームが形成されずシーム内不純物が混入しないために、本発明ではホールの上部、つまり配線プラグ上における第２の絶縁膜の局所的な薄膜化を防止することが出来る。よって、第２の絶縁膜の内部に配線層を形成した場合においても、図１４（ｃ）に示すような配線間ショート２８は発生せず、半導体装置を高い歩留まりで製造することが出来る。
【００３１】
【発明の実施の形態】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００３２】
（実施形態１）
まず、図１（ａ）に示すように、半導体基板（図示せず）上に層間絶縁膜１００を形成し、その上に下層配線１０１をパターニングした後、プラズマＣＶＤ法により第１の絶縁膜（シリコン酸化膜）１０２を７００ｎｍの膜厚で堆積する。
【００３３】
次に、図１（ｂ）に示すように、第１の絶縁膜１０２中にビアホールを形成した後、密着層として、ＴｉＮ／Ｔｉ＝５０／２０ｎｍの積層膜（図示せず）をリアクティブスパッタ法およびスパッタ法により成膜する。続いて、密着層の上に導電膜、例えばタングステン膜を膜厚４００ｎｍでＣＶＤ法により成膜する。その後、ＣＭＰ工程においてビアホールからはみ出したタングステン膜を除去し、配線プラグ（タングステンプラグ）１０３を形成する。この時タングステンプラグ１０３内には、シームと呼ばれる空孔１０４が形成されている。
【００３４】
その後、図１（ｃ）に示すように、基板を高密度プラズマＣＶＤチャンバー中に導入し、例えばＡｒを１００ｓｃｃｍ、Ｏ_２を１００ｓｃｃｍ供給し、チャンバー圧力を４〜１０ｍＴｏｒｒに保つ。また、プラズマのＲＦパワーを４０００Ｗに設定して高密度プラズマを生成し、この主にＡｒ及びＯ_２から構成されるプラズマを用いて、基板温度が３５０℃〜５００℃の範囲になるように加熱し、基板を１００〜２００秒の間プラズマ中で暴露することにより、プラグからの脱ガス処理を行う。
【００３５】
その結果、シーム１０４内に混入した不純物を除去することが出来る。この不純物は、Ｗ−ＣＭＰ時のスラリーに含まれる水分や有機物、ＣＭＰ後洗浄に使用する有機酸、例えばＨ_２Ｏ_２含有物や、界面活性剤に含まれる水分やアミン化合物、例えばＮＨ_４ＯＨ，ＨＦ，Ｈ_２Ｏ等からなる。これらの不純物の内、Ｈ_２Ｏ等の水分は加熱することによりガス化され、容易に除去することが出来る。一方、不純物中に含まれる、例えば有機物やＮＨ_４ＯＨ，ＨＦのようなアミン化合物は、Ｏ_２プラズマを用いることにより、完全に除去することが出来る。
【００３６】
その後図２（ａ）に示すように、脱ガス処理をした後、基板を大気中に露出させること無く同一チャンバー内で、全面に膜厚４００ｎｍの第２の絶縁膜（シリコン酸化膜）１０５を、高密度プラズマＣＶＤ法により堆積する。この工程が本実施形態の特徴であり、これにより空気中の水分等、予期せぬ汚染原因を排除出来るため、シーム１０４内に不純物が再び吸着するのを防ぐことが出来る。
【００３７】
続いて、図２（ｂ）に示すように、第２の絶縁膜１０５に配線溝１０６パターンを形成した後、バリア層のＴａＮ／Ｔａ＝６０／２０ｎｍ積層膜（図示せず）をスパッタ法により全面に成膜する。
【００３８】
次に、シードのＣｕ（図示せず）をスパッタ法により２００ｎｍの膜厚で全面に成膜した後、メッキ法によりＣｕ（図示せず）を全面に４００ｎｍの膜厚で成膜する。
【００３９】
最後に、配線溝１０６からはみ出したＣｕ膜をＣＭＰ工程において除去し、配線を形成する。
【００４０】
以上本実施形態によると、同一チャンバー内で処理することによりシーム１０４内に混入した不純物を完全に除去出来るとともに、後の工程においてシーム１０４に不純物が再び混入することを防ぐことが出来るため、第２の絶縁膜１０５の薄膜化を防止することが出来る。その結果、配線間において意図せぬ導通部分が発生せず、配線間ショートの発生率を低減させることが出来るため、半導体装置を高い歩留まりで製造することが出来る。
【００４１】
（実施形態２）
本発明の実施形態２について、図面を参照しながら説明する。
【００４２】
まず、実施形態１と同様の方法に従い、図３（ａ）に示すように、半導体基板（図示せず）上に層間絶縁膜１００を形成し、その上に下層配線１０１、若しくはゲート酸化膜１０７を形成した後、プラズマＣＶＤ法により第１の絶縁膜（シリコン酸化膜）１０２を７００ｎｍの膜厚で堆積する。
【００４３】
次に、図３（ｂ）に示すように、第１の絶縁膜１０２中にビアホールを形成した後、密着層として、ＴｉＮ／Ｔｉ＝５０／２０ｎｍの積層膜（図示せず）をリアクティブスパッタ法およびスパッタ法により成膜する。続いて、密着層の上に導電膜、例えばタングステン膜を膜厚４００ｎｍでＣＶＤ法により成膜する。その後、ＣＭＰ工程においてビアホールからはみ出したＷ膜を除去し、配線プラグ（タングステンプラグ）１０３を形成する。この際、配線プラグ１０３の表面にはシームと呼ばれる空孔１０４が形成され、このシーム１０４の内部に研磨液や洗浄液などの不純物が侵入する。
【００４４】
続いて、図３（ｃ）に示すように、Ｈ_２ガスをチャンバー内に導入した後、プラズマにより半導体基板を加熱し基板温度を上昇させる。この工程が、本実施形態の特徴である。本工程によりシーム１０４の内部に侵入した液体を気化させることにより、後の工程においてシーム１０４内から水蒸気等が発生するのを防ぐことが出来る。更に、以下に説明する効果を得ることが出来る。
【００４５】
まず、Ｈ_２ガスを導入することにより、Ｈ_２ガスを導入しない場合において発生する、ゲート酸化膜１０７の劣化問題を軽減することが出来る。具体的には、プラズマ加熱前に一度Ｈ_２ガスをチャンバー内に導入することにより、ゲート酸化膜１０７の特性を回復させ、それまでに蓄積されたプラズマによるダメージを軽減することが出来る。
【００４６】
また、Ｈ_２ガスを用いることにより、シーム１０４内の不純物の除去効率を高めることも出来る。これは、Ｈ原子がＷ膜表面に衝突してＨ原子が膜表面にあるＷに一部配位することにより、Ｗ表面がＨで終端され、Ｗ表面に吸着した物質の離脱が容易となるためである。
【００４７】
ここで基板の熱処理温度は、３５０〜５００℃の温度範囲で実施するのが望ましい。温度が３５０℃よりも低いとシーム１０４中の不純物の除去が不十分となり、温度が５００℃より高いと半導体の特性に悪い影響を及ぼすためである。
【００４８】
次に、図４（ａ）に示すように、第１の絶縁膜１０２、Ｗプラグ１０３の表面にＳｉＨ_４を用いたプラズマＣＶＤ法により、第２の絶縁膜であるＳｉＯ_２膜１０５を堆積する。
【００４９】
この際、ＳｉＯ_２膜１０５の局所的な薄膜化は起こらない。これは先の工程において、シーム１０４内に侵入した液体をあらかじめ除去しているためである。つまり、シーム１０４内の不純物から水蒸気やアミン系のガス等が発生しないため、これらのガスとＳｉＨ_４の反応は起こらず第２の絶縁膜（ＳｉＯ_２膜）１０５の成長を阻害する現象を防ぐことが出来る。
【００５０】
その後、図４（ｂ）に示すように、リソグラフィー法及びドライエッチング法を適用して、配線溝１０６を形成し、この配線溝１０６を完全に埋め込まないようにバリア膜（図示せず）を堆積し、導電膜（Ｃｕ膜）を順に堆積する。ここで、必ずしも全ての上層配線が下層の配線プラグ１０３と導通している必要はない。
【００５１】
最後に、ＣＭＰ工程において膜の平坦化を行い、上部配線層を形成し、半導体装置が完成する。
【００５２】
以上より本実施形態では、Ｈ_２ガスを導入した後基板に対して熱処理することにより、シーム１０４内に侵入した不純物を予め除去しているため、第２の絶縁膜（ＳｉＯ_２膜）１０５の局所的な薄膜化を防止出来、その結果、上部配線層間に意図しない導通部分が発生せず、配線間ショートの発生率を低減させることが出来るため、信頼性の高い半導体装置を製造することが出来る。
【００５３】
（実施形態３）
本発明の実施形態３について、図面を参照しながら説明する。
【００５４】
まず、図５（ａ）に示すように、半導体基板（図示せず）上に層間絶縁膜（ＳｉＯ_２膜）２００を全面に堆積し、層間絶縁膜（ＳｉＯ_２膜）２００の表面に、主にＷ膜からなる下部配線２０１を形成する。次に、下部配線２０１の表面全体にＣＶＤ法により第１の絶縁膜であるＳｉＯ_２膜２０２を堆積する。
【００５５】
その後、図５（ｂ）に示すように、リソグラフィー法およびドライエッチング法を順に適用することにより、ＳｉＯ_２膜２０２の内部に、下部配線２０１と導通するように、配線プラグ２０３を形成する。
【００５６】
続いて、図５（ｃ）に示すように、第１の絶縁膜２０２の表面および配線プラグ２０３の内部壁面全体に、ホールを完全に埋め込まないようにして、ＰＶＤ法またはＣＶＤ法により、密着層２０４を堆積する。密着層２０４として、例えばＴｉ膜とＴｉＮ膜の積層膜を用いる。
【００５７】
次に、図５（ｄ）に示すように、密着層２０４の表面全体に対して、ＷＦ_６を用いたＣＶＤ法により配線プラグ用導電膜２０５であるＷ膜を堆積し、配線プラグ２０３を埋め込む。このとき、配線プラグ２０３内部の導電膜２０５には、シーム２０６が発生する。
【００５８】
その後、図６（ａ）に示すように、配線プラグ２０３からはみ出した導電膜（Ｗ膜）２０５を、ＣＭＰ工程により除去する。この導電膜２０５のＣＭＰ工程において行う導電膜２０５の除去が、第１の絶縁膜であるＳｉＯ_２膜２０２の表面上に堆積されている密着層２０４の表面で停止するように、ＣＭＰ工程の条件を調整する。このＣＭＰ工程が、本実施形態において顕著な効果を示す工程である。
【００５９】
本工程においては、密着層２０４の研磨速度よりも導電膜２０５の研磨速度の方が小さくなるようにＣＭＰ工程の条件を調整する。その結果、導電膜（Ｗ膜）２０５の研磨量が減少するために、開口部２０７の直径を小さく抑えることが出来る。ここで、開口部２０７の直径は、例えば２０ｎｍより小さいことが望ましい。開口部２０７の径が２０ｎｍより小さいと、研磨液中に含まれる砥粒が開口部２０７に詰まり、研磨液や洗浄液の侵入を防止する効果が向上するためである。
【００６０】
続いて、図６（ｂ）に示すように、配線プラグ２０３からはみ出した密着層２０４をＣＭＰ工程により除去する。
【００６１】
次に、図６（ｃ）に示すように、第１の絶縁膜（ＳｉＯ_２膜）２０２、密着層２０４、導電膜（Ｗ膜）２０５の表面にＳｉＨ_４を用いたプラズマＣＶＤ法により、第２の絶縁膜であるＳｉＯ_２膜２０８を堆積する。この際、第２の絶縁膜２０８の局所的な薄膜化は起こらない。
【００６２】
それは、前工程において開口部２０７のサイズを大変小さくすることにより、シーム２０６の内部へ研磨液や洗浄液が殆ど混入していないためである。つまり、シーム２０６内には研磨スラリー由来の有機成分や、洗浄工程由来の水分、アミン系物質が混入しておらず、若しくは混入していてもシームの開口部が狭いため、シーム２０６内にある不純物を放出出来ず、ＳｉＨ_４ガスとこの不純物が反応して、第２の絶縁膜２０８の成長を阻害する現象が発生しないからである。
【００６３】
その後、図６（ｄ）に示すように、リソグラフィー法およびドライエッチング法を順に適用することにより、第２の絶縁膜２０８の内部に配線溝２０９を形成する。なお、この配線溝２０９は、必ずしも全てが下層の配線プラグ２０３と導通している必要はない。
【００６４】
続いて、図７（ａ）に示すように、第２の絶縁膜（ＳｉＯ_２膜）２０８の表面全体に、配線溝２０９を完全に埋め込まないように、バリア膜２１０を堆積し、配線溝２０９を完全に埋め込むように導電膜（Ｃｕ膜）２１１を順に堆積する。ここでバリア膜２１０は、Ｔａ膜とＴａＮ膜の積層膜を用いている。
【００６５】
最後に、図７（ｂ）に示すように、配線溝２０９からはみ出したバリア膜２１０および導電膜（Ｃｕ膜）２１１をＣＭＰ工程により除去し、上部配線層を形成し半導体装置が完成する。
【００６６】
以上より、本実施形態ではシーム２０６の開口経を縮小させることにより、シーム２０６の内部に研磨液や洗浄液が侵入する現象を抑制し、第２の絶縁膜（ＳｉＯ_２膜）２０８の局所的な薄膜化を防止することが出来る。その結果、図１４に示すような配線間の意図せぬ導通部分は発生せず、配線間ショート２８の発生率を低減でき、高い歩留まりを保持した半導体装置を製造することが出来る。
【００６７】
（実施形態４）
本発明の実施形態４について、図面を参照しながら説明する。
【００６８】
まず、実施形態１と同様の方法に従って、第１の絶縁膜２０２中に下部配線層２０１との配線プラグ２０３ａを形成する。
【００６９】
具体的には、図８（ａ）、（ｂ）に示すように、基板上に層間絶縁膜（ＳｉＯ_２膜）２００を堆積し、下部配線２０１の形成、第１の絶縁膜（ＳｉＯ_２膜）２０２の堆積、および配線プラグ２０３の形成を行う。
【００７０】
次に、図８（ｃ）、（ｄ）に示すように、密着層２０４および導電膜（Ｗ膜）２０５の堆積を行う。この際、配線プラグ２０３の内部にはシーム２０６が発生する。
【００７１】
その後、図９（ａ）に示すように、配線プラグ２０３からはみ出した導電膜２０５を、ＣＭＰ工程により除去する。この際、導電膜２０５の表面には開口部２０７が形成され、開口部２０７よりシーム２０６の内部に研磨液や洗浄液などの不純物が侵入する。
【００７２】
次に、図９（ｂ）に示すように、ＣＭＰ工程において密着層２０４の除去を行い、続いて第１の絶縁膜（ＳｉＯ_２膜）２０２の上表面をＣＭＰ工程により除去する。この工程が、本実施形態の特徴である。
【００７３】
この際、第１の絶縁膜２０２に対する研磨速度が密着層２０４および導電膜（Ｗ膜）２０５の研磨速度より大きくなるように、ＣＭＰ工程の条件を調整する。その結果、第１の絶縁膜の最上面と配線プラグの最上面の間に段差が発生し、溝中の密着層２０４および導電膜（Ｗ膜）２０５上部が、第１の絶縁膜（ＳｉＯ_２膜）２０２の上に突き出した構造を得ることが出来る。この構造が、後の工程で大きな効果を示すことになる。なお、ここで研磨工程を経たことにより、開口部２０７よりシーム２０６の内部には、研磨液や洗浄液などの不純物が侵入している。
【００７４】
続いて、図９（ｃ）に示すように、第１の絶縁膜２０２、密着層２０４、導電膜２０５の表面にＳｉＨ_４を用いたプラズマＣＶＤ法により、第２の絶縁膜（ＳｉＯ_２膜）２０８を堆積する。
【００７５】
この際、シーム２０６内部にある不純物に含有される有機物や水分、アミン化合物が気化してＳｉＨ_４と反応するために、第２の絶縁膜（ＳｉＯ_２膜）２０８の成長は阻害される。しかし前工程で、密着層２０４および導電膜（Ｗ膜）２０５の上部が第１の絶縁膜２０２から突き出すように配線プラグ２０３を形成しているため、結果として配線プラグ２０３の上部近傍では、第２の絶縁膜２０８が膨らんだ凸部２１２が発生する。よって、第２の絶縁膜２０８の凹みが発生せず、第２の絶縁膜（ＳｉＯ_２膜）２０８の局所的な薄膜化を防止することが出来る。
【００７６】
次に、図９（ｄ）に示すように、リソグラフィ−法及びドライエッチング法を適用して、配線溝２０９を形成する。なお、ここで形成する配線溝２０９は、必ずしも全ての下層の配線プラグ２０３と導通している必要はない。
【００７７】
その後、図１０（ａ）に示すように、配線溝２０９の表面全体に、配線溝２０９を完全に埋め込まないようにバリア膜２１０を形成し、続いて、配線溝２０９を完全に埋め込むように導電膜（Ｃｕ膜）２１１を堆積する。ここで、先に形成した凸部２１２に基づいて、新たな凸部２１３が形成される。
【００７８】
最後に、図１０（ｂ）に示すように、ＣＭＰ工程により配線溝２０９からはみ出しているバリア膜２１０及び導電膜（Ｃｕ膜）２１１を除去し、凸部２１３も平坦化され、半導体装置が完成する。
【００７９】
以上より、本実施形態では配線プラグ２０３の高さを周辺の絶縁膜２０２より高く形成することにより、第２の絶縁膜（ＳｉＯ_２膜）２０８の局所的な薄膜化を防止することが出来る。その結果、図１４に示すような配線間の意図せぬ導通部分は発生せず、配線間ショート２８の発生率を低減でき、高い歩留まりを保持した半導体装置を製造することが出来る。
【００８０】
（実施形態５）
本発明の実施形態５について、図面を参照しながら説明する。
【００８１】
まず、実施形態１と同様の方法に従い、絶縁膜２０２中に下部配線２０１との配線プラグ２０３を形成する。
【００８２】
具体的には、図１１（ａ）、（ｂ）に示すように、基板上への層間絶縁膜（ＳｉＯ_２膜）２００の堆積、下部配線２０１の形成、第１の絶縁膜（ＳｉＯ_２膜）２０２の堆積、および配線プラグ２０３の形成を行う。
【００８３】
次に、図１１（ｃ）、（ｄ）に示すように、密着層２０４および導電膜（Ｗ膜）２０５の堆積を行う。この際、配線プラグ２０３の内部にはシーム２０６が発生する。
【００８４】
その後、図１２（ａ）に示すように、配線プラグ２０３からはみ出した、導電膜（Ｗ膜）２０５および密着層２０４をＣＭＰ工程により一括して除去する。この際、導電膜２０５の表面には開口部２０７が形成され、開口部２０７より、シーム２０６の内部に研磨液や洗浄液などの不純物が侵入する。
【００８５】
続いて、図１２（ｂ）に示すように、第１の絶縁膜２０２、密着層２０４、導電膜（Ｗ膜）２０５の表面にＰＶＤ法により第２の絶縁膜（ＳｉＯ_２膜）２０８を堆積する。この工程が、本実施形態の特徴となる部分である。
【００８６】
この際、第２の絶縁膜２０８の局所的な薄膜化は起こらない。それは、ＰＶＤ法によるＳｉＯ_２膜の堆積では、ＳｉＨ_４などの反応性ガスが関与しないためである。
【００８７】
通常シーム２０６内には、ＣＭＰ工程時のスラリーや洗浄工程での界面活性剤が混入して、水分やアミン化合物からなる不純物が含有されているため、ＳｉＨ_４等のガスを用いると反応が起こり、膜成長が阻害される。しかし本実施形態における膜の形成方法では、ＳｉＨ_４などの反応性ガスが関与しないため、シーム２０６内にある不純物が混入していたとしても、ＳｉＨ_４と不純物間で反応が起こり得ず、ＳｉＯ_２膜の成長を阻害する現象が発生しないためである。
【００８８】
次に、図１２（ｃ）に示すように、リソグラフィー法及びドライエッチング法を適用して、配線溝２０９を形成する。この配線溝２０９は、必ずしも全てが下層の配線プラグ２０３と導通している必要はない。続いて、バリア膜２１０は配線溝２０９を完全に埋め込まないように、導電膜（Ｃｕ膜）２１１は配線溝２０９を完全に埋め込むように順に堆積する。
【００８９】
最後に、図１２（ｄ）に示すように、ＣＭＰ工程において膜の平坦化を行い、上部配線層を形成し半導体装置が完成する。
【００９０】
以上より、本実施形態では、ＰＶＤ法による第２の絶縁膜（ＳｉＯ_２膜）２０８の堆積では、反応性ガスが関与することはないため、シーム２０６内に混入した不純物との反応が起こらず、第２の絶縁膜（ＳｉＯ_２膜）２０８の局所的な薄膜化を防止出来る。その結果、図１４に示すような配線間の意図せぬ導通部分は発生せず、配線間ショート２８の発生率を低減でき、高い歩留まりを保持した半導体装置を製造することが出来る。
【００９１】
（実施形態６）
本発明の実施形態６について、図面を参照しながら説明する。
【００９２】
まず、実施形態１と同様の方法に従い、図１３（ａ）に示すように、基板上への層間絶縁膜２００の堆積、下部配線２０１の形成、第１の絶縁膜（ＳｉＯ_２膜）２０２の堆積、および配線プラグ２０３の形成を行う。
【００９３】
次に、配線プラグ２０３の内部に選択ＣＶＤ法により導電膜（Ｗ膜）２０５を堆積する。この工程が、本実施形態の特徴である。
【００９４】
選択ＣＶＤ法を用いた場合、導電膜（Ｗ膜）２０５の成長は配線プラグ２０３の底部から上部に向かって起こり、配線プラグ２０３の壁面である第１の絶縁膜２０２の表面からは膜成長しないため、配線プラグ２０３の底部から順に緻密な膜を形成でき、従来の技術で見られるようなシームが発生しない。導電膜（Ｗ膜）２０５の堆積は、その高さが配線プラグ２０３の高さと一致した時点で停止させる。
【００９５】
その後、図１３（ｂ）に示すように、第１の絶縁膜（ＳｉＯ_２膜）２０３、導電膜（Ｗ膜）２０５の表面にＳｉＨ_４を用いたプラズマＣＶＤ法により第２の絶縁膜（ＳｉＯ_２膜）２０８を堆積する。この際、ＳｉＯ_２膜２０８の局所的な薄膜化は起こらない。これは、導電膜（Ｗ膜）２０５の内部にはシームは発生せず、シームに不純物が混入する可能性が殆どないためである。具体的には、Ｗ膜中にシームと呼ばれる空孔が発生すると、ＣＭＰ工程で用いるスラリーや洗浄工程で用いる界面活性剤等がシーム内に混入し、不純物として残留する。これらの不純物は、具体的にはＨ_２ＯやＨ_２Ｏ_２等の水分やＮＨ_４ＯＨ等のアミン化合物からなり、ＳｉＨ_４ガスを用いてＳｉＯ_２膜を形成するとＳｉＨ_４と反応して、膜成長を阻害する。
【００９６】
本実施形態では、シームが発生していないため不純物の残留もなく、このような現象は発生しない。
【００９７】
次に、図１３（ｃ）に示すように、リソグラフィー法及びドライエッチング法を適用して、第２の絶縁膜２０８中に配線溝２０９を形成する。この配線溝２０９は、必ずしも全てが下層の配線プラグ２０３と導通している必要はない。
【００９８】
続いて、図１３（ｄ）に示すように、バリア膜２１０および導電膜（Ｃｕ膜）２１１を順に堆積し、その後、ＣＭＰ工程において膜の平坦化を行い、上部配線層を形成し半導体装置が完成する。
【００９９】
以上より、本実施形態では、導電膜（Ｗ膜）２０５堆積時にシームが発生しないので、ＣＭＰ工程においてシーム内に洗浄液等の不純物が混入せず、第２の絶縁膜２０８の局所的な薄膜化を防止出来る。その結果、図１４に示すような配線間の意図せぬ導通部分は発生せず、配線間ショート２８の発生率を低減でき、高い歩留まりを保持した半導体装置を製造することが出来る。
【０１００】
【発明の効果】
以上のように、本発明によると、配線プラグ用の導電膜（Ｗ膜）中にシームが形成された場合においても、シーム中に混入する不純物を除去することが出来るため、配線プラグ上の膜の薄膜化を防ぐことが出来る。よって、膜の平坦度の低下により配線間の絶縁膜の厚みがばらつくのを防ぐことが出来るため、予期せぬ架橋が配線間に発生することなく、配線間ショートの発生を防ぐことが出来る。
【０１０１】
また、シームの発生自体を抑制することにより、シーム上の膜の薄膜化を防ぎ、配線間ショートが発生しない所望の配線構造を形成することが出来る。
【０１０２】
その結果、高い歩留まりを有する半導体装置の製造方法を提供することが出来る。
【図面の簡単な説明】
【図１】本発明の実施形態１の工程断面図
【図２】本発明の実施形態１の工程断面図
【図３】本発明の実施形態２の工程断面図
【図４】本発明の実施形態２の工程断面図
【図５】本発明の実施形態３の工程断面図
【図６】本発明の実施形態３の工程断面図
【図７】本発明の実施形態３の工程断面図
【図８】本発明の実施形態４の工程断面図
【図９】本発明の実施形態４の工程断面図
【図１０】本発明の実施形態４の工程断面図
【図１１】本発明の実施形態５の工程断面図
【図１２】本発明の実施形態５の工程断面図
【図１３】本発明の実施形態６の工程断面図
【図１４】従来方法の問題点を示す工程断面図
【図１５】従来方法の工程断面図
【図１６】従来方法の工程断面図
【図１７】従来方法の工程断面図
【図１８】従来方法の工程断面図
【符号の説明】
１００　層間絶縁膜
１０１　下層配線
１０２　第１の絶縁膜
１０３　配線プラグ
１０４　空孔（シーム）
１０５　第２の絶縁膜
１０６　配線溝
１０７　ゲート酸化膜
２００　層間絶縁膜
２０１　下層配線
２０２　第１の絶縁膜
２０３　配線プラグ
２０４　密着層
２０５　導電膜
２０６　シーム
２０７　開口部
２０８　第２の絶縁膜
２０９　配線溝
２１０　バリア膜
２１１　導電膜
２１２　凸部
２１３　凸部
２２　第１の絶縁膜
２３　ホール
２４　シーム
２５　第２の絶縁膜
２６　薄膜化部分
２７　配線
２８　配線間ショート

Claims

半導体基板上に下層配線を形成する工程と、
前記下層配線上に第１の絶縁膜を堆積する工程と、
前記絶縁膜内にホールを形成する工程と、
前記ホール内に導電膜を堆積する工程と、
前記ホールからはみ出した前記導電膜を除去する工程と、
前記導電膜の表面に第２の絶縁膜を堆積する工程と、を備え、
前記導電膜の熱処理と、前記第２の絶縁膜の堆積とを同一チャンバー内で行うことを特徴とする、半導体装置の製造方法。
前記熱処理において、主にＡｒ，Ｏ_２を含むガス雰囲気下で行うことを特徴とする、請求項１記載の半導体装置の製造方法。
前記熱処理を、Ｈ_２雰囲気下で行うことを特徴とする、請求項１記載の半導体装置の製造方法。
前記熱処理は、基板バイアスを用いて加熱することを特徴とする、請求項１記載の半導体装置の製造方法。
前記熱処理時の基板温度を、成膜時の基板温度より高く設定することを特徴とする、請求項１記載の半導体装置の製造方法。
前記熱処理時の基板温度を、３５０℃〜５００℃に設定することを特徴とする、請求項５記載の半導体装置の製造方法。
半導体基板上に下層配線を形成する工程と、
前記下層配線上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜内にホールを形成する工程と、
前記ホール内に導電膜を堆積する工程と、
前記ホールからはみ出した前記導電膜を除去する工程と、
前記導電膜に対して、Ｈ_２雰囲気下で熱処理を行う工程と、
前記第１の絶縁膜、前記導電膜の表面に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜中に上層配線を形成する工程と、を備えたことを特徴とする半導体装置の製造方法。
半導体基板上に下層配線を形成する工程と、
前記下層配線上に第１の絶縁膜を堆積する工程と、
前記絶縁膜内にホールを形成する工程と、
前記ホール内に導電膜を堆積する工程と、
前記ホールからはみ出した前記導電膜を除去して配線プラグを形成する工程と、
前記第１の絶縁膜、前記導電膜の表面に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜中に上層配線を形成する工程とを備え、
前記ホールからはみ出した前記導電膜を除去して配線プラグを形成する工程において、前記配線プラグの最上面が、前記第１の絶縁膜の最上面より高いことを特徴とする、半導体装置の製造方法。
半導体基板上に下層配線を形成する工程と、
前記下層配線上に第１の絶縁膜を堆積する工程と、
前記絶縁膜内にホールを形成する工程と、
前記ホール内に導電膜を堆積する工程と、
前記ホールからはみ出した前記導電膜を除去して配線プラグを形成する工程と、
前記第１の絶縁膜、前記導電膜の表面に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜中に上層配線を形成する工程とを備え、
前記ホールからはみ出した前記導電膜を除去して配線プラグを形成する工程において、前記ホール内に形成されたシームの開口部を直径２０ｎｍ以下にすることを特徴とする、半導体装置の製造方法。
半導体基板上に下層配線を形成する工程と、
前記下層配線上に第１の絶縁膜を堆積する工程と、
前記絶縁膜内にホールを形成する工程と、
前記ホール内に導電膜を堆積する工程と、
前記ホールからはみ出した前記導電膜を除去する工程と、
前記第１の絶縁膜、前記金属膜の表面に、第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜中に上層配線を形成する工程とを備え、前記第２の絶縁膜はＰＶＤ法により行うことを特徴とする、半導体装置の製造方法。
半導体基板上に下層配線を形成する工程と、
前記下層配線上に第１の絶縁膜を堆積する工程と、
前記第１の絶縁膜内にホールを形成する工程と、
前記ホール内に導電膜を堆積する工程と、
前記ホールからはみ出した前記導電膜を除去する工程と、
前記第１の絶縁膜、前記導電膜の表面に第２の絶縁膜を堆積する工程と、
前記第２の絶縁膜中に上層配線を形成する工程とを備え、
前記導電膜は選択ＣＶＤ法により行うことを特徴とする、半導体装置の製造方法。