JP2004047629A

JP2004047629A - Solid-state imaging element and manufacturing method thereof

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Publication number: JP2004047629A
Application number: JP2002201500A
Authority: JP
Inventors: Sadaji Yasuumi; 安海　貞二; Takanori Sato; 佐藤　孝紀
Original assignee: Fujifilm Microdevices Co Ltd; Fuji Photo Film Co Ltd
Current assignee: Fujifilm Holdings Corp; Fujifilm Microdevices Co Ltd
Priority date: 2002-07-10
Filing date: 2002-07-10
Publication date: 2004-02-12

Abstract

<P>PROBLEM TO BE SOLVED: To provide a solid-state imaging element for high-speed drive at low-power consumption of which the electrical breakdown strength is high between charge transfer electrodes of single-layer structures, and to provide a method for facilitating the manufacturing of the solid-state imaging element of high reliability. <P>SOLUTION: The solid-state imaging element has a plurality of charge transfer electrodes formed on a gate oxide film on the surface of a semiconductor substrate. The inter-electrode insulating film comprises a first region which is narrow and formed on the gate oxide film between adjoining charge transfer electrodes, and a second region formed on the first region so as to spread wider than the first region. The charge transfer electrode comprises a conductive film which is so formed as to cover sidewalls of the inter-electrode insulating film and the gate oxide film. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子およびその製造方法に関し、特にその電極構造に関する。
【０００２】
【従来の技術】
エリアセンサ等に用いられるＣＣＤ固体撮像素子は、光電変換部からの信号電荷を転送するための電荷転送電極を有する。電荷転送電極は、半導体基板に形成された電荷転送路上に複数個隣接して配置され、順次駆動される。
【０００３】
固体撮像素子においては、撮像画素数の増加が進んでいるが、画素数の増加に伴い信号電荷の高速転送、すなわち電荷転送電極の高速パルスによる駆動が必要となるため、電荷転送電極の低抵抗化が求められている。低抵抗化の方法として、電荷転送電極を多結晶シリコンなどのシリコン系導電性材料と金属シリサイドとの２層構造とすることが提案されている。
【０００４】
一方、撮影画素数の増加により光電変換部領域が狭くなる傾向にあるが、狭い領域で多くの光を集めるためには、光電変換部表面に対して電荷転送電極形成部などの光電変換部周辺の高さをより低くすることが重要である。そのため、電荷転送電極を互いに重なることなく配置したいわゆる単層構造の電荷転送電極が提案されている。電荷転送電極を単層構造とすると、段差が低減され、転送電極部上の遮光膜の被覆性が向上し、より効果的である。
【０００５】
しかし、単層構造の電荷転送電極を高速パルスで駆動する場合、隣接する電荷転送電極の電極間距離（ギャップ）を狭く形成する（０．１μｍ以下）必要がある。この程度のパターンサイズを得るためには平坦な表面でＥＢ直描法を用いるなど、高価なステッパを使用する必要があり、また、電極パターンを得ることができたとしても、微細な電極間領域に絶縁膜を充填するのは極めて困難であり、耐圧劣化の原因ともなり、実用上は充分でなかった。
【０００６】
さらに、電荷転送電極をシリコン系導電性材料と金属シリサイドとの２層構造とした場合、タングステンやタングステンシリサイドなどの高融点金属あるいは高融点金属化合物は酸化するのが困難であり、仮に酸化できたとしても、得られた絶縁膜の（電気的）耐圧は充分でないため、電極間に酸化によって実用可能な絶縁膜を形成することは無理である。
【０００７】
単層構造の電荷転送電極をシリコン系導電性材料と金属シリサイドとの２層構造薄膜で形成したものも提案されている（特開２０００−１９６０６０参照）。しかし、シリコン系導電性材料の表面にのみ金属シリサイドが配置されているだけであり、低抵抗化が不充分である。また、電荷転送電極の電極間距離は、０．２５〜０．５０μｍ程度である。
【０００８】
【発明が解決しようとする課題】
しかしながら、高速駆動をはかるために、隣接する電荷転送電極間の電極間距離は、０．１μｍ以下とする必要があり、かつ高い電気的耐圧が要求される。一般的な低抵抗配線材料を酸化することは難しく、仮に酸化が可能であったとしても得られた絶縁膜の電気的耐圧は良好ではない。
本発明は、前記実情に鑑みてなされたもので、単層構造の電荷転送電極間の電気的耐圧が高く、低消費電力で高速駆動可能な固体撮像素子を提供することを目的とする。
また、製造が容易で信頼性の高い固体撮像素子の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の固体撮像素子は、半導体基板表面のゲート酸化膜上に、複数の電荷転送電極が形成された固体撮像素子であって、隣接する前記電荷転送電極の間の前記ゲート酸化膜上に形成され、幅の狭い第１の領域と、前記第１の領域上に形成され、前記第１の領域よりも広がるように形成された第２の領域とからなる電極間絶縁膜とを有し、前記電荷転送電極は、前記電極間絶縁膜の側壁および前記ゲート酸化膜を覆うように形成された導電性膜を含むことを特徴とする。
【００１０】
かかる構成によれば、電極間絶縁膜が、幅の狭い第１の領域と、前記第１の領域上に形成され、前記第１の領域よりも広がるように形成された第２の領域とからなるため、ゲート酸化膜上で、安定して極めて微細幅の電極間絶縁膜を形成することができ、電荷転送電極の高密度配置が可能となる。
また、この電極間絶縁膜の狭い第１の領域を含めて側壁を覆うように形成された導電性膜によって電極間絶縁膜は隙間なく良好に覆われる。電荷転送電極は第１の領域では電極間絶縁膜の下方に入り込むように形成される。
従って電荷転送電極と電極間絶縁膜との接触面積が増大し、密着性が高められるため、寿命の増大を図ることができる。
また、この電極間絶縁膜はサイドエッチなどの方法で局所的に幅を狭くすることによって形成されるため、解像限界を越えて狭い領域となるように形成することが可能となる。
さらにまた、この電極間絶縁膜は局所的に幅を狭くすることによって形成されるため、絶縁性を確保するとともに膜強度を維持しつつ、電極間距離の微細化をはかることが可能となる。
加えて、この上層に低抵抗の金属を含む導電性膜が形成されているため、電極の低抵抗化を図ることが可能となる。また、表面の平坦化を図ることができ、この上層に配線構造を形成するような場合にも効率よくパターン形成を行うことが可能となる。
【００１１】
この電極間絶縁膜によって形成される電荷転送電極間の間隔は、ゲート酸化膜上で０．１μｍ以下とするのが望ましい。電荷転送電極間の間隔が０．１μｍ以下の場合、電荷転送電極自体のパターニングが極めて困難である上、電極間に絶縁膜を充填するのは極めて困難であるが、電極間絶縁膜をパターニングしこれをサイドエッチングなどの方法でゲート酸化膜上近傍でのみ細くなるように加工すればよい。そして、この電極間絶縁膜を覆うように導電性膜を形成するので、電荷転送電極間の間隔を０．１μｍ以下とすることができ、低抵抗で信頼性の高い固体撮像素子を提供することができる。したがって、電荷転送電極を高速パルスで駆動することができる。
【００１２】
望ましくは、前記導電性膜は、前記電極間絶縁膜の側壁及び前記ゲート酸化膜を覆うように形成されたシリコン系導電性膜と、前記シリコン系導電性膜で囲まれた領域に形成された金属を含む導電性膜とを含むことを特徴とする。
かかる構成により、電極間絶縁膜との密着性を高めるとともに、低抵抗化をはかることが可能となる。
望ましくは、このシリコン系導電性膜として、多結晶シリコン膜又は非晶質シリコン膜が利用できる。シリコン系導電性膜は、例えば減圧ＣＶＤ法などにより、段差被覆性の良好な膜を形成するのが容易であり、かつタングステンなどの金属層との密着性も良好である。また、多結晶シリコン膜を利用する場合、ドーピングにより、さらに低抵抗化を図ることができる。
【００１３】
本発明の固体撮像素子における金属を含む導電性膜は、金属シリサイド膜とするのが望ましい。かかる構成によれば、より低抵抗化を図ることが可能となる。
【００１４】
本発明の固体撮像素子における金属を含む導電性膜は、タングステンを含むものとするのが望ましい。かかる構成によれば、低抵抗化を図ることができるとともに、タングステンによって遮光機能を得ることができる。従って、従来上層に形成する必要があった遮光膜を省略することができ、段差の低減をはかることができ、低コストで信頼性の高い固体撮像素子を得ることが可能となる。
【００１５】
本発明の固体撮像素子における前記電極間絶縁膜は、少なくともゲート酸化膜上の第１の領域では、シリコン系材料の熱酸化によって形成された膜であるのが望ましい。また、前記シリコン系材料として、ノンドープシリコンを用いることができる。
【００１６】
かかる構成によれば、多結晶シリコンあるいは非晶質シリコンなどのシリコン系材料を熱酸化することにより、緻密な絶縁膜を得ることが可能となる。また、ノンドープシリコンを用いると、リンなどの不純物が導電に寄与したりすることなく、電極間の絶縁を確実にすることが可能となり、高品質の電極間絶縁膜が形成されているため、耐圧を高めることが可能となる。
【００１７】
また望ましくは、本発明の固体撮像素子における前記電極間絶縁膜は、第２の領域の内部に導電性領域を具備し、前記導電性領域は、電荷転送を容易にするように、前記電荷転送電極と独立して、電位をスイッチング可能に構成される。
かかる構成によれば、この導電性領域に、隣接する配線間のポテンシャルギャップを打ち消すようなバイアスを印加することで電荷転送不良を改善することが可能となる。
【００１８】
本発明の固体撮像素子の製造方法は、半導体基板表面のゲート酸化膜上に、複数の電荷転送電極が形成された固体撮像素子の製造方法であって、前記ゲート酸化膜上に、電極間絶縁膜としての幅の狭い第１の領域と、前記第１の領域上に形成され、前記第１の領域よりも広がるように形成された第２の領域とからなる電極間絶縁膜を形成する電極間絶縁膜形成工程と、前記電極間絶縁膜の側壁および前記ゲート酸化膜上を覆うように、シリコン系導電性膜を形成するシリコン系導電性膜形成工程と、前記シリコン系導電性膜の上層に、表面が平坦となるように金属を含む導電性膜を形成する導電性膜形成工程と、前記電極間絶縁膜の頂面が露出するまで、前記導電性膜および前記シリコン系導電性膜をエッチバックするエッチバック工程とを含むものである。
【００１９】
この方法によれば、１回のフォトリソグラフィ工程を経るのみで、電極間絶縁膜となる絶縁膜のパターンを形成することができる。また、微細な電極間絶縁膜を再現性よくかつ、信頼性よく形成することが可能となる。
【００２０】
望ましくは、本発明の製造方法における前記電極間絶縁膜形成工程は、前記ゲート酸化膜上に、シリコン系導電性膜と、絶縁膜とを順次積層する工程と、前記絶縁膜を所定幅を残して選択的に除去し、絶縁膜パターンを形成するパターニング工程と、前記絶縁膜パターンをマスクとして、前記シリコン系導電性膜を等方的に処理して前記シリコン系導電性膜のパターン幅を前記絶縁膜パターンよりも縮小化する縮小化工程と、前記シリコン系導電性膜のパターンを酸化し、前記第１の領域としてのパターン幅の狭い絶縁膜パターンを形成し、この幅の狭い第１の領域と、前記第１の領域上に形成され、前記第１の領域よりも広がるように形成された第２の領域とからなる電極間絶縁膜を形成する工程とを含むことを特徴とする。
【００２１】
この方法によれば、エッチングマスクとしてのレジストパターンを解像限界で形成し、これをさらに等方性エッチングを行うことにより、幅を微細化することができ、容易に微細幅の電極間絶縁膜を形成することができるので、微細な電極間絶縁膜を信頼性よく形成することが可能となる。
【００２２】
また、微細幅に形成したシリコン系導電性膜をパタ−ニングした後、酸化することにより、容易に高品質の酸化シリコン膜の微細パターンを得ることが可能となる。
【００２３】
望ましくは、本発明の製造方法における前記エッチバック工程は、化学的研磨法（ＣＭＰ）法によるものである。この方法によれば、ＣＭＰ法により表面平坦性の良好な固体撮像素子を形成知ることができる。
【００２４】
望ましくは、本発明の製造方法における前記導電性膜形成工程は、減圧ＣＶＤ法によるタングステン膜の形成工程を含むものである。この方法によれば、減圧ＣＶＤ法により段差被覆性の良好なタングステン膜を形成することができ、また同時に遮光効果をもたせるようにすることも可能である。
【００２５】
このように本発明によれば、低抵抗配線材料を電荷転送電極として使用しているためデバイスの高さを低減することができ、フォトリソ工程やエッチング工程での加工マージンが広がり、高価なステッパなどの半導体製造装置を用いることなく高歩留まりの固体撮像素子を得ることが可能となる。また高品質の絶縁膜を電極間絶縁膜として用いているため、電気的耐圧の改善を図ることができ、歩留まりが向上する。さらにまた微細な幅の電極間領域に絶縁材料を埋め込む必要がなく、電気的耐圧の低下を防止することができ、歩留まりの向上を図ることが可能となる。
【００２６】
【発明の実施の形態】
以下本発明の実施の形態について図面を参照しつつ説明する。
【００２７】
（第１の実施の形態）
図１に本発明の第１の実施の形態の固体撮像素子の概略構成を示す。図２（ａ）乃至（ｄ）および図３（ａ）乃至（ｄ）はその製造工程図を示す要部拡大図である。図１（ａ）は、その電荷転送電極までを示す概略平面図であり、図１（ｂ）は、Ａ−Ａ断面図である。この固体撮像素子は、隣接する前記電荷転送電極４０間に形成される電極間絶縁膜３が、ゲート酸化膜２上に形成され、幅の狭い第１の領域３ｑと、この第１の領域３ｑ上に形成され、この第１の領域３ｑよりも広がるように形成された第２の領域３ｐとからなる電極間絶縁膜３を有し、この電荷転送電極４０は、電極間絶縁膜の側壁および前記ゲート酸化膜を覆うように形成されたシリコン系導電性膜４ａとこの上層に形成された金属を含む導電性膜４ｂとで構成されたことを特徴とする。
【００２８】
すなわち、この固体撮像素子においては、図１に示すように、シリコン基板１には、複数のフォトダイオード３０が形成され、フォトダイオードで検出した信号電荷を転送するための電荷転送電極４０（図１（ａ）では、４０ａ〜４０ｄと表記してある。）が、フォトダイオード３０の間に蛇行形状を呈するように形成される。電荷転送電極４０によって転送される信号電荷が移動する電荷転送チャネル３１は、図１（ａ）では図示していないが、電荷転送電極４０が延在する方向と交差する方向に、やはり蛇行形状を呈するように形成される。なお、図１（ａ）においては、電極間絶縁膜３の内、フォトダイオード領域と電荷転送電極４０との境界近傍に形成されるものの記載を省略してある。
【００２９】
図１（ｂ）に示すように、シリコン基板１内には、フォトダイオード３０、電荷転送チャネル３１、チャネルストップ領域３２、電荷読み出し領域３３が形成され、シリコン基板１表面には、ゲート酸化膜２が形成される。ゲート酸化膜２表面には、酸化シリコン膜からなる電極間絶縁膜３と電荷転送電極４０が形成される。
【００３０】
電荷転送電極４０は、電極間絶縁膜３の側壁およびゲート酸化膜２を覆うように形成されたシリコン系導電性膜４ａと、このシリコン系導電性膜４ａで囲まれた領域に形成された金属を含む導電性膜４ｂとを含む。シリコン系導電性４ａは、例えば高濃度ドープの多結晶シリコンによって形成され、金属を含む導電性膜４ｂは、例えばタングステンシリサイド層よって形成される。電荷転送電極４０の上面には、酸化シリコン膜５が形成される。
【００３１】
固体撮像素子の上方には、フォトダイオード３０部分を除いて遮光膜５０が設けられ、さらにカラーフィルタ６０、マイクロレンズ７０が設けられる。また、電荷転送電極４０と遮光膜５０との間、および遮光膜５０とカラーフィルタ６０との間は、絶縁性の透明樹脂等が充填される。電荷転送電極４０および電極間絶縁膜３を除いて従来のものと同様であるので説明を省略する。また、図１では、いわゆるハニカム構造の固体撮像素子を示しているが、インターライン型の固体撮像素子にも適用可能であることはいうまでもない。
【００３２】
次に、この固体撮像素子の製造工程について説明する。電荷転送電極に関連する部分以外の製造工程は、通常のものと同様であるので説明を省略する。また、図２（ａ）乃至（ｄ）および図３（ａ）乃至（ｄ）において、シリコン基板内部の素子形成領域の構成については記載を省略している。
【００３３】
まず、ｎ型のシリコン基板１表面に、膜厚２５〜３５ｎｍの酸化シリコン膜と、膜厚５０ｎｍの窒化シリコン膜と、膜厚１０ｎｍの酸化シリコン膜を形成し、３層構造のゲート酸化膜２を形成する。続いてこのゲート酸化膜２上に、減圧ＣＶＤ法により、膜厚５０ｎｍのノンドープの非晶質シリコン膜３ｓを形成する。そして続いてチャンバー内に酸素を導入し、膜厚０．４μｍの酸化シリコン膜３ｐを形成する。このときの基板温度は５００〜７００℃とする。そしてこの上層にＦＤＵＲと称する東京応化製のレジストを厚さ０．６〜１．０μｍとなるように塗布する。なおこのノンドープの非晶質シリコン膜３ｓおよび酸化シリコン膜３ｐの成膜は減圧ＣＶＤ法の他、スパッタリング法などを用いてもよい。
【００３４】
そして図２（ａ）に示すように、フォトリソグラフィにより、所望のマスクを用いて露光し、現像、水洗を行い、パターン幅０．３５μｍのレジストパターンＲを形成する。このとき解像限界が０．３５μｍであった。ここでより微細なパターンを形成する場合にはＯ_２またはＣＦ_４をわずかに添加したＯ_２との混合ガスを用いた等方性アッシングにより寸法を縮小してもよい。
【００３５】
続いて図２（ｂ）に示すように、Ｃ_４Ｆ_８とＯ_２とＡｒとの混合ガスを用いた反応性イオンエッチングによりレジストパターンＲをマスクとして酸化シリコン膜３ｐを選択的にエッチング除去したのち、レジストパターンＲを剥離除去する。ここではＥＣＲあるいはＩＣＰなどのエッチング装置を用いるのが望ましい。
【００３６】
続いて、図２（ｃ）に示すように、この酸化シリコン膜３ｐをマスクとして、ＣＦ_４とＯ_２との混合ガスを用いた等方性エッチングにより、非晶質晶シリコン膜をパターニングし、酸化シリコン膜３ｐよりも幅の小さい非晶質シリコン膜３ｓのパターンを形成する。
【００３７】
そして図２（ｄ）に示すように、この非晶質シリコン膜３ｓに対しＨＣｌ＋Ｏ_２雰囲気中でパイロジェニック酸化を行い、酸化シリコン膜３ｑを形成する。
【００３８】
この後、図３（ａ）に示すように、ＳｉＨ_４（Ｈｅ希釈）を用いた減圧ＣＶＤ法により膜厚５０〜１５０ｎｍの多結晶シリコン膜４ａを形成する。
そしてさらに図３（ｂ）に示すように、ＷＦ_６とＨ_２とを用いた減圧ＣＶＤ法により、膜厚５００〜６００ｎｍのタングステン膜４ｂを形成する。このときの基板温度は４５０℃であった。このとき、基板表面の凹凸はなく平坦な表面となっている。
【００３９】
これを、図３（ｃ）に示すように、基板表面をＣＭＰにより研磨し、さらに化学的エッチングにより、電極間絶縁膜３となる酸化シリコン膜３ｐの上面が露呈するまでエッチングして、多結晶シリコン膜４ａとタングステン膜４ｂとの２層膜からなる電荷転送電極を個々に分離する。
【００４０】
そして、図３（ｄ）に示すように、この上層にプラズマＣＶＤ法により酸化シリコン膜５を形成し、図１に示したような固体撮像素子を形成する。
【００４１】
この方法によれば、電極間絶縁膜がゲート酸化膜２上でより幅が狭くなるように形成されており、上方でより広がるように形成されているため、ゲート酸化膜上で、安定して極めて微細幅の電極間絶縁膜を形成することができ、電荷転送電極の高密度配置が可能となる。
【００４２】
また、この電極間絶縁膜３の狭い幅の第１の領域３ｓを含めて側壁を覆うように形成された多結晶シリコン膜によって電極間絶縁膜は隙間なく良好に覆われる。ここで電荷転送電極４０はゲート酸化膜上では電極間絶縁膜３（第２の領域３ｑ）の下方に入り込むように形成される。従って電荷転送電極と電極間絶縁膜との接触面積が増大し、密着性が高められるため、寿命の増大を図ることができる。
【００４３】
また、この電極間絶縁膜はゲート酸化膜２上で局所的に幅を狭くすることによって形成されるため、解像限界を越えて狭い領域となるように形成することが可能となる。
【００４４】
さらにまた、この電極間絶縁膜は局所的に幅を狭くすることによって形成されており、かつゲート酸化膜上では、熱酸化による膜質の良好な酸化シリコン膜となっているため、絶縁性を確保するとともに膜強度を維持しつつ、電極間距離の微細化をはかることが可能となる。
【００４５】
加えて、この上層に低抵抗の金属を含む導電性膜が形成されているため、電極の低抵抗化を図ることが可能となる。また、表面の平坦化を図ることができ、この上層に配線構造を形成するような場合にも効率よくパターン形成を行うことが可能となる。
【００４６】
ここで、電荷転送電極間の間隔は、ゲート酸化膜上で０．１μｍ以下とするのが望ましい。
【００４７】
また、電荷転送電極は、前記電極間絶縁膜の側壁及び前記ゲート酸化膜を覆うように形成された多結晶シリコン膜と、この多結晶シリコン膜で囲まれた領域に形成されたタングステン膜で構成されているため、電極間絶縁膜との密着性を高めるとともに、低抵抗化をはかることが可能となる。
【００４８】
なお、前記実施の形態では、電荷転送電極を構成する金属を含む導電性膜としては、タングステンに限定されることなく、タンタル、モリブデン、チタンあるいはこれらの窒化物と、タングステン、タンタルモリブデン、アルミなどの積層膜でもよい。また、タングステンシリサイド、モリブデンシリサイド、ニッケルシリサイド、チタンシリサイド、コバルトシリサイドなどでもよい。
【００４９】
また、１回のフォトリソグラフィ工程を経るのみで、電極間絶縁膜となる絶縁膜のパターンを形成することができる。また、解像限界に近いレジストパターンを形成しておき、酸化シリコン膜をパターニングした後、この酸化シリコン膜をマスクとして多結晶シリコンを等方的に処理してパターン幅を縮小化するようにしているため、解像限界よりも小さな、微細な電極間絶縁膜を信頼性よく形成することが可能となる。
【００５０】
また、多結晶シリコン膜４ａが電極間絶縁膜３（第１の領域３ｑ、第２の領域３ｐ）の周りに密着性よく形成されており、これにタングステン膜４ｂが形成されているため、極めて低抵抗の電極を得ることができ、高速動作の可能な固体撮像素子を得ることが可能となる。
【００５１】
なお、この例では、電極間絶縁膜３のうち第１の領域３ｑを形成するに際し、ノンドープの非晶質シリコン膜３ｓを熱酸化することにより酸化シリコン膜３ｑとしたが、ドープされた非晶質シリコンまたは多結晶シリコンを用いてもよい。ノンドープの非晶質シリコン膜３ｓを用いると、不純物を含有しない酸化シリコン膜を得ることができるため、耐圧の向上を図ることが可能となる。ノンドープの非晶質シリコンまたは多結晶シリコンはドープされた非晶質シリコンまたは多結晶シリコンに比べて酸化速度が低く、酸化に時間がかかるが、膜厚が薄いため、酸化時間はあまり長くなくて十分である。
【００５２】
また、表面の平坦化を図ることができ、この上層に配線構造を形成するような場合にも効率よくパターン形成を行うことが可能となる。
【００５３】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。図４（ａ）乃至（ｃ）および図５（ａ）乃至（ｄ）は、その製造工程図である。第１の実施の形態では、電極間絶縁膜を形成するに際し、非晶質シリコン膜と、酸化シリコン膜との２層構造で形成し、酸化シリコン膜をマスクとして選択エッチングにより、下層側の非晶質シリコン膜をパターニングし、最後に下層側の非晶質シリコン膜を、熱酸化により酸化シリコン膜としたが、第２の実施の形態では、全体を非晶質シリコン膜３ｓで形成しておき、下層側で幅が小さく、上層側で大きくなるようにパターニングした後、熱酸化を行うことにより、酸化シリコン膜３Ｒとしたものである。
【００５４】
ここでは、図５（ｄ）に示すように、幅の大きい領域では中心部が酸化されることなく非晶質シリコン膜３ｓが残留している。なお、図１（ａ）および（ｂ）における電荷転送電極４０および電極間絶縁膜３を除いては、前記第１の実施の形態と同様に形成されており、同一部位には同一符号を付した。製造工程についても電荷転送電極４０および電極間絶縁膜３の形成工程を除いては、前記第１の実施の形態と同様である。
【００５５】
まず、図４（ａ）に示すように、ｎ型のシリコン基板１表面に、膜厚２５〜３５ｎｍの酸化シリコン膜と、膜厚５０ｎｍの窒化シリコン膜と、膜厚１０ｎｍの酸化シリコン膜を形成し、３層構造のゲート酸化膜２を形成する。続いてこのゲート酸化膜２上に、減圧ＣＶＤ法により、膜厚０．５μｍの非晶質シリコン膜３ｓを形成する。このときの基板温度は５５０℃とする。そしてこの上層にＦＤＵＲと称する東京応化製のレジストパターンを厚さ０．４〜０．６μｍとなるように塗布する。
【００５６】
そしてフォトリソグラフィにより、所望のマスクを用いて露光し、現像、水洗を行い、パターン幅０．２μｍのレジストパターンＲを形成する。
【００５７】
この後、図４（ｂ）に示すように、Ｃｌ_２とＯ_２との混合ガスを用いた反応性イオンエッチングによりこのレジストパターンＲをマスクとして非晶質シリコン膜３ｓをエッチングする。ここでは、この反応性イオンエッチングにより幅０．２μｍのパターンが形成され、後にオーバーエッチングを行うことにより、パターンのボトムがサイドエッチングにより狭小化され、０．０８μｍのパターンとなる。このときの各エッチング条件は以下に示すとおりである。
【００５８】
【表１】

【００５９】
そしてこの後、図４（ｃ）に示すように、この非晶質シリコン膜３ｓを熱酸化して酸化シリコン膜３Ｒからなる電極間絶縁膜３とする。このとき、幅の広い領域の内部には非晶質シリコン膜が酸化されずに残留している。
【００６０】
そして図５（ａ）乃至（ｄ）に示すように、このようにして形成された電極間絶縁膜３の側壁に密着するように多結晶シリコン膜４ａとタングステン膜などの金属膜４ｂとからなる電荷転送電極４０が形成される。
この方法によっても、信頼性の高い固体撮像素子を形成することが可能となる。
【００６１】
（第３の実施の形態）
次に本発明の第３の実施の形態について説明する。前記第２の実施の形態では、電極間絶縁膜の幅広部の内部に非晶質シリコン膜３ｓが残留した状態で電極間絶縁膜３として用いたが、この例では、内部の非晶質シリコン膜３ｓをエッチング除去するようにした点で第２の実施の形態と異なる。他部については前記第２の実施の形態と同様に形成されている。
【００６２】
すなわち、前記第２の実施の形態における図５（ｂ）に示した工程において、タングステン膜４ｂおよび多結晶シリコン膜４ａをエッチバックする際、電極間絶縁膜３となる酸化シリコン膜３Ｒの上面をもエッチングし、図６（ａ）に示すように、内部の多結晶シリコン膜を露呈せしめる。この後、図６（ｂ）に示すように、前記第２の実施の形態と同様に酸化シリコン膜５を形成する。
かかる構成によれば、前記第１および第２の実施の形態と同様の効果に加え、電極間の絶縁性がより確実となるという効果を奏功する。
【００６３】
（第４の実施の形態）
次に本発明の第４の実施の形態について説明する。この工程では、電極間絶縁膜の内部に電極とは電位の異なる導電性領域４ｃを形成し、電荷転送電極と独立して、電位をスイッチングすることができ、電荷転送を容易にするようにしたものである。
【００６４】
前記第３の実施の形態では、電極間絶縁膜の幅広部の内部の非晶質シリコン膜３ｓを除去し、そのまま内部に酸化シリコン膜５を充填するようにしたが、この例では、図６（ａ）に示すように、非晶質シリコン膜３ｓを除去した後、表面に導電性膜を形成した後、層間絶縁膜となる酸化シリコン膜を形成するようにしたことを特徴とする。他部については前記第３の実施の形態と同様に形成されている。
【００６５】
すなわち、前記第３の実施の形態における図６（ａ）に示した工程において、電極間絶縁膜３の幅広部３Ｒ内部の非晶質シリコン膜を除去した後、図７（ａ）に示すように、ＣＶＤ法により基板表面全体にモリブデン膜４ｃを形成する
【００６６】
そして、このモリブデン膜４ｃをＣＭＰによりエッチバックし、表面を平坦化する。
【００６７】
この後図７（ｂ）に示すように、プラズマＣＶＤ法により、酸化シリコン膜５を形成する。
【００６８】
かかる構成によれば、電極間絶縁膜の内部に電極とは電位の異なる導電性領域を形成することができるため、前記電荷転送電極と独立して、電位をスイッチングすることができ、電荷転送を容易にすることが可能となる。すなわち、かかる構成によれば、この導電性領域に、隣接する配線間のポテンシャルギャップを打ち消すようなバイアスを印加することで電荷転送不良を改善することが可能となる。
【００６９】
また、電極領域表面全体を金属膜で被覆するため、配線抵抗も低減される上、この導電性膜の材料を遮光性膜とすることにより、遮光性を高めることが可能となり、誤動作を防ぐことが可能となる。
【００７０】
製造工程についても新たにフォトリソグラフィ工程を経ることなく形成することが可能となる。
【００７１】
なお、前記実施の形態では、電極間絶縁膜として、ノンドープの非晶質シリコンを酸化することによって形成した酸化シリコン膜を用いたが、これに限定されることなく、高濃度にドープされた多結晶シリコンあるいは高濃度にドープされた非晶質シリコンを酸化してもよい。多結晶シリコンの場合、粒界と多結晶部の酸化速度の違いから仕上がり幅のばらつきが生じることがあるが、非晶質シリコンを用いることにより、より微細で高精度のパターンを得ることが可能となる。
【００７２】
また、導電性膜４ｂ、４ｃとしては、相互に異なる材料を用いても良いし、同一材料を用いても良い。またタングステン、モリブデンのほか、タンタル、チタン、コバルト、あるいはこれらのシリサイド、あるいはアルミニウムなどでもよい。
【００７３】
【発明の効果】
以上説明してきたように、本発明によれば、単層構造の電荷転送電極間の電気的耐圧が高く、低消費電力で高速駆動可能な固体撮像素子を提供することができる。
また、電荷転送電極の低抵抗化により電極の高さを低くすることができ、かつ表面の平坦化を図ることができるため、色むらなどの段差に起因する光学特性不良を低減することが可能となる。
さらに、高速転送が可能となるためスミアなどの光学特性を改善することができ、高品質で信頼性の高いＣＣＤを得ることが可能となる。
【００７４】
また、単層電極構造で微細な電極間距離を有する固体撮像素子を、再現性よく簡単に製造することができる。
【００７５】
また、高額な設備を導入することなく、安価に製造できることから製造コストの低減を図ることが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の固体撮像素子の概略構成を示す図
【図２】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図
【図３】本発明の第１の実施の形態の固体撮像素子の製造工程を示す図
【図４】本発明の第２の実施の形態の固体撮像素子の概略構成を示す図
【図５】本発明の第２の実施の形態の固体撮像素子の製造工程を示す図
【図６】本発明の第３の実施の形態の固体撮像素子の概略構成を示す図
【図７】本発明の第４の実施の形態の固体撮像素子の製造工程を示す図
【符号の説明】
１・・・シリコン基板
２・・・ゲート酸化膜
３ｓ・・・非晶質シリコン膜
３ｐ・・・酸化シリコン膜
３ｑ・・・酸化シリコン膜
３・・・電極間絶縁膜
４ａ・・・多結晶シリコン膜（シリコン系導電性膜）
４ｂ・・・金属膜
４ｃ・・・金属膜
５・・・酸化シリコン膜
３０・・・フォトダイオード
３１・・・電荷転送チャネル
３２・・・チャネルストップ領域
３３・・・電荷読み出し領域
４０、４０ａ〜４０ｄ・・・電荷転送電極
５０・・・遮光膜
６０・・・カラーフィルタ
７０・・・マイクロレンズ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a solid-state imaging device and a manufacturing method thereof, and more particularly to an electrode structure thereof.
[0002]
[Prior art]
A CCD solid-state imaging device used for an area sensor or the like has a charge transfer electrode for transferring a signal charge from a photoelectric conversion unit. A plurality of charge transfer electrodes are arranged adjacent to each other on a charge transfer path formed on the semiconductor substrate, and are sequentially driven.
[0003]
In the solid-state imaging device, the number of imaging pixels is increasing, but with the increase in the number of pixels, high-speed transfer of signal charges, that is, driving with a high-speed pulse of the charge transfer electrode is required. Is required. As a method for reducing the resistance, it has been proposed that the charge transfer electrode has a two-layer structure of a silicon-based conductive material such as polycrystalline silicon and a metal silicide.
[0004]
On the other hand, the photoelectric conversion area tends to become narrower due to the increase in the number of shooting pixels, but in order to collect a large amount of light in the narrow area, the area around the photoelectric conversion area such as the charge transfer electrode formation area on the surface of the photoelectric conversion area It is important to make the height of the lower. Therefore, a charge transfer electrode having a so-called single layer structure in which the charge transfer electrodes are arranged without overlapping each other has been proposed. When the charge transfer electrode has a single-layer structure, the level difference is reduced and the coverage of the light shielding film on the transfer electrode portion is improved, which is more effective.
[0005]
However, when driving a charge transfer electrode having a single-layer structure with a high-speed pulse, the distance (gap) between adjacent charge transfer electrodes needs to be narrow (0.1 μm or less). In order to obtain such a pattern size, it is necessary to use an expensive stepper such as the EB direct drawing method on a flat surface, and even if an electrode pattern can be obtained, a fine interelectrode region can be obtained. It is extremely difficult to fill the insulating film, which causes deterioration of the breakdown voltage, and is not sufficient for practical use.
[0006]
Furthermore, when the charge transfer electrode has a two-layer structure of a silicon-based conductive material and a metal silicide, it is difficult to oxidize a refractory metal or a refractory metal compound such as tungsten or tungsten silicide, and it could be oxidized. However, since the (electrical) withstand voltage of the obtained insulating film is not sufficient, it is impossible to form a practical insulating film between the electrodes by oxidation.
[0007]
There has also been proposed a single-layer charge transfer electrode formed of a two-layer thin film of a silicon-based conductive material and a metal silicide (see Japanese Patent Laid-Open No. 2000-196060). However, the metal silicide is only disposed on the surface of the silicon-based conductive material, and the resistance reduction is insufficient. The distance between the charge transfer electrodes is about 0.25 to 0.50 μm.
[0008]
[Problems to be solved by the invention]
However, in order to achieve high-speed driving, the interelectrode distance between adjacent charge transfer electrodes needs to be 0.1 μm or less, and a high electrical breakdown voltage is required. It is difficult to oxidize a general low-resistance wiring material, and even if the oxidation can be performed, the obtained insulating film has a poor electrical withstand voltage.
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a solid-state imaging device that has a high electrical withstand voltage between charge transfer electrodes having a single-layer structure and can be driven at high speed with low power consumption.
It is another object of the present invention to provide a method for manufacturing a solid-state imaging device that is easy to manufacture and highly reliable.
[0009]
[Means for Solving the Problems]
The solid-state imaging device of the present invention is a solid-state imaging device in which a plurality of charge transfer electrodes are formed on a gate oxide film on the surface of a semiconductor substrate, and is formed on the gate oxide film between adjacent charge transfer electrodes. A first region having a narrow width and an interelectrode insulating film formed of a second region formed on the first region so as to be wider than the first region; The charge transfer electrode includes a conductive film formed to cover a sidewall of the interelectrode insulating film and the gate oxide film.
[0010]
According to such a configuration, the interelectrode insulating film includes the first region having a narrow width and the second region formed on the first region so as to be wider than the first region. Therefore, the interelectrode insulating film having a very fine width can be stably formed on the gate oxide film, and the charge transfer electrodes can be arranged at high density.
In addition, the interelectrode insulating film is satisfactorily covered without a gap by the conductive film formed so as to cover the side wall including the narrow first region of the interelectrode insulating film. The charge transfer electrode is formed so as to enter under the interelectrode insulating film in the first region.
Therefore, the contact area between the charge transfer electrode and the interelectrode insulating film is increased and the adhesion is improved, so that the life can be increased.
In addition, since the interelectrode insulating film is formed by locally narrowing the width by a method such as side etching, it can be formed to be a narrow region beyond the resolution limit.
Furthermore, since the interelectrode insulating film is formed by locally narrowing the width, it is possible to reduce the distance between the electrodes while ensuring insulation and maintaining the film strength.
In addition, since a conductive film containing a low-resistance metal is formed on this upper layer, it is possible to reduce the resistance of the electrode. Further, the surface can be flattened, and the pattern can be efficiently formed even when the wiring structure is formed in the upper layer.
[0011]
The distance between the charge transfer electrodes formed by the interelectrode insulating film is preferably 0.1 μm or less on the gate oxide film. When the distance between the charge transfer electrodes is 0.1 μm or less, it is very difficult to pattern the charge transfer electrodes themselves and it is very difficult to fill the insulating film between the electrodes. What is necessary is just to process this so that it may become thin only on the gate oxide film vicinity by methods, such as side etching. Since the conductive film is formed so as to cover the interelectrode insulating film, the distance between the charge transfer electrodes can be made 0.1 μm or less, and a solid-state imaging device with low resistance and high reliability is provided. Can do. Therefore, the charge transfer electrode can be driven with a high-speed pulse.
[0012]
Preferably, the conductive film is formed in a region surrounded by a silicon-based conductive film formed to cover a sidewall of the interelectrode insulating film and the gate oxide film, and the silicon-based conductive film. And a conductive film containing a metal.
With this configuration, it is possible to improve the adhesion with the interelectrode insulating film and reduce the resistance.
Desirably, a polycrystalline silicon film or an amorphous silicon film can be used as the silicon-based conductive film. The silicon-based conductive film can be easily formed into a film with good step coverage by, for example, a low pressure CVD method, and also has good adhesion to a metal layer such as tungsten. Further, when a polycrystalline silicon film is used, the resistance can be further reduced by doping.
[0013]
The conductive film containing metal in the solid-state imaging device of the present invention is preferably a metal silicide film. According to such a configuration, it is possible to further reduce the resistance.
[0014]
It is desirable that the conductive film containing metal in the solid-state imaging device of the present invention contains tungsten. According to such a configuration, it is possible to reduce resistance and obtain a light shielding function with tungsten. Therefore, the light shielding film that has conventionally been required to be formed on the upper layer can be omitted, the step difference can be reduced, and a solid-state imaging device with high reliability at low cost can be obtained.
[0015]
The interelectrode insulating film in the solid-state imaging device according to the present invention is preferably a film formed by thermal oxidation of a silicon-based material at least in the first region on the gate oxide film. Further, non-doped silicon can be used as the silicon-based material.
[0016]
According to such a configuration, a dense insulating film can be obtained by thermally oxidizing a silicon-based material such as polycrystalline silicon or amorphous silicon. In addition, when non-doped silicon is used, impurities such as phosphorus do not contribute to conduction and insulation between electrodes can be ensured, and a high-quality inter-electrode insulating film is formed. Can be increased.
[0017]
Preferably, the inter-electrode insulating film in the solid-state imaging device of the present invention includes a conductive region inside a second region, and the conductive region is configured to transfer the charge so as to facilitate charge transfer. Independent of the electrodes, the potential can be switched.
According to such a configuration, it is possible to improve the charge transfer failure by applying a bias that cancels the potential gap between adjacent wirings to the conductive region.
[0018]
A method for manufacturing a solid-state imaging device according to the present invention is a method for manufacturing a solid-state imaging device in which a plurality of charge transfer electrodes are formed on a gate oxide film on a surface of a semiconductor substrate, wherein inter-electrode insulation is formed on the gate oxide film. An electrode for forming an interelectrode insulating film comprising a first region having a narrow width as a film and a second region formed on the first region so as to be wider than the first region An interlayer insulating film forming step, a silicon-based conductive film forming step of forming a silicon-based conductive film so as to cover the sidewalls of the inter-electrode insulating film and the gate oxide film, and an upper layer of the silicon-based conductive film A conductive film forming step of forming a conductive film containing a metal so that the surface is flat, and the conductive film and the silicon-based conductive film until the top surface of the interelectrode insulating film is exposed. Etch back process to etch back Is Dressings.
[0019]
According to this method, the pattern of the insulating film to be the interelectrode insulating film can be formed only through one photolithography process. In addition, a fine interelectrode insulating film can be formed with good reproducibility and reliability.
[0020]
Preferably, the interelectrode insulating film forming step in the manufacturing method of the present invention includes a step of sequentially laminating a silicon-based conductive film and an insulating film on the gate oxide film, and leaving the insulating film with a predetermined width. A patterning step of selectively removing the insulating film pattern, and using the insulating film pattern as a mask, the silicon conductive film is isotropically processed to reduce the pattern width of the silicon conductive film. A reduction process for reducing the pattern compared to the insulating film pattern, and oxidizing the pattern of the silicon-based conductive film to form an insulating film pattern having a narrow pattern width as the first region. Forming an interelectrode insulating film including a region and a second region formed on the first region and extending so as to be wider than the first region.
[0021]
According to this method, a resist pattern as an etching mask is formed at the resolution limit, and by further performing isotropic etching, the width can be miniaturized, and the inter-electrode insulating film having a fine width can be easily formed. Therefore, it is possible to form a fine interelectrode insulating film with high reliability.
[0022]
In addition, it is possible to easily obtain a fine pattern of a high-quality silicon oxide film by patterning and then oxidizing a silicon-based conductive film formed to have a fine width.
[0023]
Preferably, the etch back step in the manufacturing method of the present invention is based on a chemical polishing method (CMP) method. According to this method, it is possible to know the formation of a solid-state imaging device with good surface flatness by the CMP method.
[0024]
Preferably, the conductive film forming step in the manufacturing method of the present invention includes a tungsten film forming step by a low pressure CVD method. According to this method, it is possible to form a tungsten film with good step coverage by the low pressure CVD method, and at the same time, it is possible to have a light shielding effect.
[0025]
As described above, according to the present invention, since the low-resistance wiring material is used as the charge transfer electrode, the height of the device can be reduced, the processing margin in the photolithography process and the etching process is widened, an expensive stepper, etc. Thus, it is possible to obtain a solid-state imaging device with a high yield without using the semiconductor manufacturing apparatus. In addition, since a high-quality insulating film is used as the interelectrode insulating film, the electrical withstand voltage can be improved, and the yield is improved. Furthermore, it is not necessary to embed an insulating material in the inter-electrode region having a fine width, so that the electric withstand voltage can be prevented from being lowered and the yield can be improved.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
[0027]
(First embodiment)
FIG. 1 shows a schematic configuration of a solid-state imaging device according to a first embodiment of the present invention. 2 (a) to 2 (d) and FIGS. 3 (a) to 3 (d) are enlarged views of the main parts showing the manufacturing process diagrams. FIG. 1A is a schematic plan view showing up to the charge transfer electrode, and FIG. 1B is a cross-sectional view taken along line AA. In this solid-state imaging device, an interelectrode insulating film 3 formed between adjacent charge transfer electrodes 40 is formed on the gate oxide film 2, and a first region 3q having a narrow width and the first region 3q are formed. The inter-electrode insulating film 3 formed on the second region 3p is formed so as to be wider than the first region 3q. The charge transfer electrode 40 includes a side wall of the inter-electrode insulating film and It is characterized by comprising a silicon-based conductive film 4a formed so as to cover the gate oxide film and a conductive film 4b containing metal formed thereon.
[0028]
That is, in this solid-state imaging device, as shown in FIG. 1, a plurality of photodiodes 30 are formed on the silicon substrate 1, and charge transfer electrodes 40 (FIG. 1) for transferring signal charges detected by the photodiodes. (A) is expressed as 40a-40d) between the photodiodes 30 so as to exhibit a meandering shape. Although not shown in FIG. 1A, the charge transfer channel 31 through which the signal charge transferred by the charge transfer electrode 40 moves has a meandering shape in a direction crossing the direction in which the charge transfer electrode 40 extends. It is formed to exhibit. In FIG. 1A, the description of the interelectrode insulating film 3 formed near the boundary between the photodiode region and the charge transfer electrode 40 is omitted.
[0029]
As shown in FIG. 1B, a photodiode 30, a charge transfer channel 31, a channel stop region 32, and a charge readout region 33 are formed in the silicon substrate 1, and a gate oxide film 2 is formed on the surface of the silicon substrate 1. Is formed. An interelectrode insulating film 3 made of a silicon oxide film and a charge transfer electrode 40 are formed on the surface of the gate oxide film 2.
[0030]
The charge transfer electrode 40 includes a silicon-based conductive film 4a formed so as to cover the side wall of the interelectrode insulating film 3 and the gate oxide film 2, and a metal formed in a region surrounded by the silicon-based conductive film 4a. And a conductive film 4b containing. The silicon-based conductivity 4a is formed of, for example, highly doped polycrystalline silicon, and the conductive film 4b containing metal is formed of, for example, a tungsten silicide layer. A silicon oxide film 5 is formed on the upper surface of the charge transfer electrode 40.
[0031]
Above the solid-state imaging device, a light shielding film 50 is provided except for the photodiode 30, and a color filter 60 and a microlens 70 are further provided. Further, an insulating transparent resin or the like is filled between the charge transfer electrode 40 and the light shielding film 50 and between the light shielding film 50 and the color filter 60. Since the charge transfer electrode 40 and the interelectrode insulating film 3 are the same as those of the prior art except for the charge transfer electrode 40 and the interelectrode insulating film 3, description thereof will be omitted. Further, FIG. 1 shows a so-called honeycomb-structured solid-state imaging device, but it goes without saying that the present invention can also be applied to an interline-type solid-state imaging device.
[0032]
Next, the manufacturing process of this solid-state image sensor will be described. Since the manufacturing process other than the portion related to the charge transfer electrode is the same as a normal one, its description is omitted. Further, in FIGS. 2A to 2D and FIGS. 3A to 3D, the description of the configuration of the element formation region inside the silicon substrate is omitted.
[0033]
First, a silicon oxide film having a film thickness of 25 to 35 nm, a silicon nitride film having a film thickness of 50 nm, and a silicon oxide film having a film thickness of 10 nm are formed on the surface of the n-type silicon substrate 1 to form a gate oxide film 2 having a three-layer structure. Form. Subsequently, a non-doped amorphous silicon film 3s having a thickness of 50 nm is formed on the gate oxide film 2 by low pressure CVD. Subsequently, oxygen is introduced into the chamber to form a silicon oxide film 3p having a thickness of 0.4 μm. The substrate temperature at this time shall be 500-700 degreeC. Then, a resist made by Tokyo Ohka called FDUR is applied to the upper layer so as to have a thickness of 0.6 to 1.0 μm. The non-doped amorphous silicon film 3s and the silicon oxide film 3p may be formed by a sputtering method in addition to the low pressure CVD method.
[0034]
Then, as shown in FIG. 2A, the resist pattern R having a pattern width of 0.35 μm is formed by photolithography, using a desired mask, developing, and washing with water. At this time, the resolution limit was 0.35 μm. Here, when a finer pattern is formed, O ₂ Or CF ₄ O slightly added ₂ The size may be reduced by isotropic ashing using a mixed gas.
[0035]
Subsequently, as shown in FIG. ₄ F ₈ And O ₂ After the silicon oxide film 3p is selectively removed by reactive ion etching using a mixed gas of Ar and Ar using the resist pattern R as a mask, the resist pattern R is peeled and removed. Here, it is desirable to use an etching apparatus such as ECR or ICP.
[0036]
Subsequently, as shown in FIG. 2C, the silicon oxide film 3p is used as a mask to form CF. ₄ And O ₂ The amorphous crystal silicon film is patterned by isotropic etching using a mixed gas of and the amorphous silicon film 3s having a width smaller than that of the silicon oxide film 3p.
[0037]
Then, as shown in FIG. 2D, the amorphous silicon film 3s is treated with HCl + O. ₂ Pyrogenic oxidation is performed in an atmosphere to form a silicon oxide film 3q.
[0038]
Thereafter, as shown in FIG. ₄ A polycrystalline silicon film 4a having a film thickness of 50 to 150 nm is formed by a low pressure CVD method using (He dilution).
Further, as shown in FIG. ₆ And H ₂ A tungsten film 4b having a thickness of 500 to 600 nm is formed by a low pressure CVD method using The substrate temperature at this time was 450 ° C. At this time, the substrate surface has no irregularities and is a flat surface.
[0039]
As shown in FIG. 3C, the substrate surface is polished by CMP, and further etched by chemical etching until the upper surface of the silicon oxide film 3p that becomes the interelectrode insulating film 3 is exposed. The charge transfer electrodes composed of the two-layer film of the silicon film 4a and the tungsten film 4b are individually separated.
[0040]
Then, as shown in FIG. 3D, a silicon oxide film 5 is formed on the upper layer by plasma CVD to form a solid-state imaging device as shown in FIG.
[0041]
According to this method, the interelectrode insulating film is formed so as to have a narrower width on the gate oxide film 2, and is formed so as to spread more upward, so that it can be stably formed on the gate oxide film. An interelectrode insulating film having a very fine width can be formed, and charge transfer electrodes can be arranged at high density.
[0042]
Further, the interelectrode insulating film is satisfactorily covered without any gap by the polycrystalline silicon film formed so as to cover the side wall including the first region 3s having a narrow width of the interelectrode insulating film 3. Here, the charge transfer electrode 40 is formed on the gate oxide film so as to enter below the interelectrode insulating film 3 (second region 3q). Therefore, the contact area between the charge transfer electrode and the interelectrode insulating film is increased and the adhesion is improved, so that the life can be increased.
[0043]
Further, since the interelectrode insulating film is formed by locally narrowing the width on the gate oxide film 2, it can be formed to be a narrow region beyond the resolution limit.
[0044]
Furthermore, this interelectrode insulating film is formed by locally narrowing the width, and on the gate oxide film, it is a silicon oxide film with good film quality due to thermal oxidation, ensuring insulation. In addition, the distance between the electrodes can be reduced while maintaining the film strength.
[0045]
In addition, since a conductive film containing a low-resistance metal is formed on this upper layer, it is possible to reduce the resistance of the electrode. Further, the surface can be flattened, and the pattern can be efficiently formed even when the wiring structure is formed in the upper layer.
[0046]
Here, the interval between the charge transfer electrodes is preferably 0.1 μm or less on the gate oxide film.
[0047]
The charge transfer electrode includes a polycrystalline silicon film formed so as to cover a side wall of the interelectrode insulating film and the gate oxide film, and a tungsten film formed in a region surrounded by the polycrystalline silicon film. Therefore, it is possible to improve the adhesion with the interelectrode insulating film and reduce the resistance.
[0048]
In the above embodiment, the conductive film containing the metal constituting the charge transfer electrode is not limited to tungsten, but tantalum, molybdenum, titanium, or a nitride thereof, and tungsten, tantalum molybdenum, aluminum, or the like. The laminated film may be used. Further, tungsten silicide, molybdenum silicide, nickel silicide, titanium silicide, cobalt silicide, or the like may be used.
[0049]
In addition, an insulating film pattern to be an interelectrode insulating film can be formed only through one photolithography process. Further, after forming a resist pattern close to the resolution limit and patterning the silicon oxide film, the pattern width is reduced by isotropically processing the polycrystalline silicon using the silicon oxide film as a mask. Therefore, a fine interelectrode insulating film smaller than the resolution limit can be formed with high reliability.
[0050]
In addition, since the polycrystalline silicon film 4a is formed with good adhesion around the interelectrode insulating film 3 (first region 3q, second region 3p), and the tungsten film 4b is formed on the polycrystalline film 4a, A low-resistance electrode can be obtained, and a solid-state imaging device capable of high-speed operation can be obtained.
[0051]
In this example, when the first region 3q of the interelectrode insulating film 3 is formed, the non-doped amorphous silicon film 3s is thermally oxidized to form the silicon oxide film 3q. Quality silicon or polycrystalline silicon may be used. When the non-doped amorphous silicon film 3s is used, a silicon oxide film containing no impurities can be obtained, so that the breakdown voltage can be improved. Non-doped amorphous silicon or polycrystalline silicon has a lower oxidation rate and takes longer to oxidize than doped amorphous silicon or polycrystalline silicon, but because the film thickness is thin, the oxidation time is not so long. It is enough.
[0052]
Further, the surface can be flattened, and the pattern can be efficiently formed even when the wiring structure is formed in the upper layer.
[0053]
(Second Embodiment)
Next, a second embodiment of the present invention will be described. FIGS. 4A to 4C and FIGS. 5A to 5D are manufacturing process diagrams thereof. In the first embodiment, when the interelectrode insulating film is formed, it is formed with a two-layer structure of an amorphous silicon film and a silicon oxide film, and is selectively etched on the lower layer side by selective etching using the silicon oxide film as a mask. The crystalline silicon film is patterned, and finally the amorphous silicon film on the lower layer side is converted into a silicon oxide film by thermal oxidation. In the second embodiment, the whole is formed of the amorphous silicon film 3s. Then, after patterning so that the width is small on the lower layer side and larger on the upper layer side, thermal oxidation is performed to obtain the silicon oxide film 3R.
[0054]
Here, as shown in FIG. 5D, the amorphous silicon film 3s remains without being oxidized in the central portion in the wide region. Except for the charge transfer electrode 40 and the interelectrode insulating film 3 shown in FIGS. 1A and 1B, the electrodes are formed in the same manner as in the first embodiment, and the same parts are denoted by the same reference numerals. did. The manufacturing process is the same as that of the first embodiment except for the process of forming the charge transfer electrode 40 and the interelectrode insulating film 3.
[0055]
First, as shown in FIG. 4A, a silicon oxide film with a thickness of 25 to 35 nm, a silicon nitride film with a thickness of 50 nm, and a silicon oxide film with a thickness of 10 nm are formed on the surface of the n-type silicon substrate 1. Then, a gate oxide film 2 having a three-layer structure is formed. Subsequently, an amorphous silicon film 3s having a thickness of 0.5 μm is formed on the gate oxide film 2 by low pressure CVD. The substrate temperature at this time shall be 550 degreeC. Then, a resist pattern made by Tokyo Ohka called FDUR is applied to the upper layer so as to have a thickness of 0.4 to 0.6 μm.
[0056]
Then, exposure is performed by photolithography using a desired mask, development, and washing with water to form a resist pattern R having a pattern width of 0.2 μm.
[0057]
Thereafter, as shown in FIG. ₂ And O ₂ The amorphous silicon film 3s is etched using the resist pattern R as a mask by reactive ion etching using a mixed gas. Here, a pattern having a width of 0.2 μm is formed by this reactive ion etching, and by performing over-etching later, the bottom of the pattern is narrowed by side etching, resulting in a pattern of 0.08 μm. Each etching condition at this time is as follows.
[0058]
[Table 1]

[0059]
Thereafter, as shown in FIG. 4C, the amorphous silicon film 3s is thermally oxidized to form an interelectrode insulating film 3 made of the silicon oxide film 3R. At this time, the amorphous silicon film remains in the wide region without being oxidized.
[0060]
5A to 5D, a polycrystalline silicon film 4a and a metal film 4b such as a tungsten film are formed so as to be in close contact with the side wall of the interelectrode insulating film 3 thus formed. A charge transfer electrode 40 is formed.
This method can also form a highly reliable solid-state imaging device.
[0061]
(Third embodiment)
Next, a third embodiment of the present invention will be described. In the second embodiment, the amorphous silicon film 3s remains in the wide portion of the interelectrode insulating film and is used as the interelectrode insulating film 3, but in this example, the internal amorphous silicon film is used. This is different from the second embodiment in that the film 3s is removed by etching. Other portions are formed in the same manner as in the second embodiment.
[0062]
That is, in the step shown in FIG. 5B in the second embodiment, when the tungsten film 4b and the polycrystalline silicon film 4a are etched back, the upper surface of the silicon oxide film 3R that becomes the interelectrode insulating film 3 is formed. Also, as shown in FIG. 6A, the internal polycrystalline silicon film is exposed. Thereafter, as shown in FIG. 6B, a silicon oxide film 5 is formed as in the second embodiment.
According to such a configuration, in addition to the same effects as those of the first and second embodiments, the effect that the insulation between the electrodes is more reliable is achieved.
[0063]
(Fourth embodiment)
Next, a fourth embodiment of the present invention will be described. In this step, a conductive region 4c having a potential different from that of the electrode is formed inside the interelectrode insulating film, and the potential can be switched independently of the charge transfer electrode to facilitate charge transfer. Is.
[0064]
In the third embodiment, the amorphous silicon film 3s inside the wide portion of the interelectrode insulating film is removed and the silicon oxide film 5 is filled as it is. In this example, however, FIG. As shown in (a), after the amorphous silicon film 3s is removed, a conductive film is formed on the surface, and then a silicon oxide film to be an interlayer insulating film is formed. Other portions are formed in the same manner as in the third embodiment.
[0065]
That is, in the step shown in FIG. 6A in the third embodiment, after the amorphous silicon film inside the wide portion 3R of the interelectrode insulating film 3 is removed, as shown in FIG. Next, a molybdenum film 4c is formed on the entire substrate surface by the CVD method.
[0066]
The molybdenum film 4c is etched back by CMP to flatten the surface.
[0067]
Thereafter, as shown in FIG. 7B, a silicon oxide film 5 is formed by plasma CVD.
[0068]
According to such a configuration, since a conductive region having a different potential from the electrode can be formed inside the interelectrode insulating film, the potential can be switched independently of the charge transfer electrode, and charge transfer can be performed. It can be made easy. That is, according to such a configuration, it is possible to improve the charge transfer failure by applying a bias that cancels the potential gap between adjacent wirings to this conductive region.
[0069]
In addition, since the entire surface of the electrode region is covered with a metal film, wiring resistance is reduced, and the light shielding property can be improved by using a material for the conductive film as a light shielding film, thereby preventing malfunction. Is possible.
[0070]
The manufacturing process can also be formed without a new photolithography process.
[0071]
In the above-described embodiment, a silicon oxide film formed by oxidizing non-doped amorphous silicon is used as the interelectrode insulating film. However, the present invention is not limited to this. Crystalline silicon or highly doped amorphous silicon may be oxidized. In the case of polycrystalline silicon, the finish width may vary due to the difference in the oxidation rate between the grain boundary and the polycrystalline part. By using amorphous silicon, it is possible to obtain a finer and more precise pattern. It becomes.
[0072]
Further, different materials may be used for the conductive films 4b and 4c, or the same material may be used. In addition to tungsten and molybdenum, tantalum, titanium, cobalt, a silicide thereof, aluminum, or the like may be used.
[0073]
【The invention's effect】
As described above, according to the present invention, it is possible to provide a solid-state imaging device that has a high electrical breakdown voltage between charge transfer electrodes having a single-layer structure and can be driven at high speed with low power consumption.
In addition, by reducing the resistance of the charge transfer electrode, the height of the electrode can be reduced and the surface can be flattened, so that it is possible to reduce optical characteristic defects caused by steps such as color unevenness. It becomes.
Furthermore, since high-speed transfer is possible, optical characteristics such as smear can be improved, and a high-quality and highly reliable CCD can be obtained.
[0074]
In addition, a solid-state imaging device having a single electrode structure and a fine interelectrode distance can be easily manufactured with good reproducibility.
[0075]
In addition, since it can be manufactured at low cost without introducing expensive equipment, it is possible to reduce the manufacturing cost.
[Brief description of the drawings]
FIG. 1 is a diagram showing a schematic configuration of a solid-state imaging device according to a first embodiment of the present invention.
FIG. 2 is a diagram showing a manufacturing process of the solid-state imaging device according to the first embodiment of the present invention.
FIG. 3 is a diagram showing a manufacturing process of the solid-state imaging device according to the first embodiment of the present invention.
FIG. 4 is a diagram showing a schematic configuration of a solid-state imaging element according to a second embodiment of the present invention.
FIG. 5 is a diagram showing a manufacturing process of the solid-state imaging device according to the second embodiment of the present invention.
FIG. 6 is a diagram showing a schematic configuration of a solid-state imaging device according to a third embodiment of the present invention.
FIG. 7 is a diagram showing a manufacturing process of the solid-state imaging device according to the fourth embodiment of the present invention.
[Explanation of symbols]
1 ... Silicon substrate
2 ... Gate oxide film
3s ... amorphous silicon film
3p ... silicon oxide film
3q ... silicon oxide film
3 ... Interelectrode insulating film
4a: polycrystalline silicon film (silicon-based conductive film)
4b ... Metal film
4c ... Metal film
5 ... Silicon oxide film
30 ... Photodiode
31 ... Charge transfer channel
32 ... Channel stop region
33 ... Charge readout region
40, 40a-40d ... Charge transfer electrode
50 ... Light-shielding film
60 ... Color filter
70 ... Microlens

Claims

A solid-state imaging device in which a plurality of charge transfer electrodes are formed on a gate oxide film on a semiconductor substrate surface,
A first region formed on the gate oxide film between the charge transfer electrodes adjacent to each other and having a narrower width on the gate oxide film; and Having an inter-electrode insulating film composed of a second region formed so as to be wider than the first region;
The solid-state imaging device, wherein the charge transfer electrode includes a conductive film formed to cover a sidewall of the interelectrode insulating film and the gate oxide film.

The solid-state imaging device according to claim 1,
The solid-state imaging device, wherein an interval between the charge transfer electrodes formed by the interelectrode insulating film is 0.1 μm or less on the gate oxide film.

The solid-state imaging device according to claim 1 or 2,
The conductive film includes a silicon-based conductive film formed to cover a sidewall of the interelectrode insulating film and the gate oxide film, and a metal formed in a region surrounded by the silicon-based conductive film. A solid-state imaging device comprising a conductive film.

The solid-state imaging device according to claim 3,
The silicon-based conductive film is a solid-state imaging device that is a polycrystalline silicon film.

The solid-state imaging device according to claim 3,
The silicon-based conductive film is a solid-state imaging device that is an amorphous silicon film.

The solid-state imaging device according to any one of claims 1 to 5,
The conductive film containing metal is a solid-state imaging device, which is a metal silicide film.

The solid-state imaging device according to any one of claims 1 to 5,
The solid-state imaging device, wherein the conductive film includes tungsten.

The solid-state imaging device according to any one of claims 1 to 7,
The first region is a solid-state imaging device that is a film formed by thermal oxidation of a silicon-based material.

A solid-state imaging device according to any one of claims 1 to 8,
The inter-electrode insulating film includes a conductive region inside the second region, and the conductive region can switch a potential independently of the charge transfer electrode so as to facilitate charge transfer. A solid-state image sensor characterized by comprising.

A method for manufacturing a solid-state imaging device in which a plurality of charge transfer electrodes are formed on a gate oxide film on a surface of a semiconductor substrate,
A first region having a narrow width as an interelectrode insulating film on the gate oxide film, and a second region formed on the first region so as to be wider than the first region. An interelectrode insulating film forming step for forming an interelectrode insulating film,
A silicon-based conductive film forming step of forming a silicon-based conductive film so as to cover the sidewalls of the interelectrode insulating film and the gate oxide film;
A conductive film forming step of forming a conductive film containing metal on the upper layer of the silicon-based conductive film so that the surface is flat;
A method of manufacturing a solid-state imaging device, comprising: an etch-back step of etching back the conductive film and the silicon-based conductive film until a top surface of the interelectrode insulating film is exposed.

It is a manufacturing method of Claim 10, Comprising:
The interelectrode insulating film forming step includes:
A step of sequentially laminating a silicon-based conductive film and an insulating film on the gate oxide film;
A patterning step of selectively removing the insulating film leaving a predetermined width and forming an insulating film pattern;
Using the insulating film pattern as a mask, the silicon conductive film isotropically processed to reduce the pattern width of the silicon conductive film to be smaller than the insulating film pattern;
Oxidizing the pattern of the silicon-based conductive film to form an insulating film pattern having a narrow pattern width as the first region, formed on the first region having the narrow width and the first region, And a step of forming an interelectrode insulating film comprising a second region formed so as to be wider than the first region.