JP2004046009A - 液晶表示装置 - Google Patents
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Abstract
【課題】信号線駆動回路が複数のブロックに分割され、各ブロックが順次駆動される液晶表示装置において、色ラスタ表示時に縦スジの発生を防止する
【解決手段】信号線駆動回路107aは複数段シフトレジスタ109aを備え、シフトレジスタ109aの各段出力は、同時に複数本の信号線(R,G,B)に信号電圧を供給し、画素TFT121のソース電極は、信号線駆動回路107aに備えられているシフトレジスタ109aのスキャン方向と同側の信号線(R,G,B)と接続されている。
【選択図】 図1
【解決手段】信号線駆動回路107aは複数段シフトレジスタ109aを備え、シフトレジスタ109aの各段出力は、同時に複数本の信号線(R,G,B)に信号電圧を供給し、画素TFT121のソース電極は、信号線駆動回路107aに備えられているシフトレジスタ109aのスキャン方向と同側の信号線(R,G,B)と接続されている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、アクティブマトリクス型の液晶表示装置に関し、特に複数のシフトレジスタを順次駆動する液晶表示装置に関する。
【0002】
【従来の技術】
ワードプロセッサ、パーソナルコンピュータおよび携帯テレビなどでは、薄型で軽量の表示装置が広く用いられている。特に、液晶表示装置は、薄型、軽量および低消費電力化が容易なことから、盛んに開発が行われており、高解像度で大画面サイズの液晶表示装置が比較的低価格で手に入るようになってきた。
【0003】
液晶表示装置の中でも、信号線と走査線の各交点付近に薄膜トランジスタ(Thin Film Transistor:TFT)を配置したアクティブマトリクス型の液晶表示装置は、発色性に優れ、残像が少ないことから、今後の主流になると考えられている。
【0004】
【発明が解決しようとする課題】
信号線駆動回路の構成がアナログサンプルホールド方式である場合、Vライン反転駆動時に、外部駆動回路内には正極性用と負極性用の2個のデジタル・アナログ・コンバータ(DAC)が必要であった。それに対し、Hコモン反転駆動時には必要なDACは1個のみとなり、コスト低減に大きな役割を果たす。また、液晶パネルの用途が、車載またはデジタルカメラ、PDA(パーソナル・デジタル・アシスタント)等の場合、コモン波形の振幅によってコントラストの調整ができることが要求されてきている。これらの理由から、Hコモン反転駆動が多くなってきているのが現状である。
【0005】
図8に、従来のHコモン反転駆動を想定した液晶表示装置を示す。図8に示すように、従来の液晶表示装置は、画素アレイ部11、走査線駆動回路103a、外部駆動回路105a、信号線駆動回路107aなどから構成される。信号線駆動回路107aはガラス基板上に内蔵されており、信号線駆動回路内107a内に設けられるシフトレジスタは、図示しないバッファ、アナログスイッチを介して、複数の信号線111に接続される。各信号線R,G,Bは、画素TFT13のソース電極に接続される。また、各走査線Hは、画素TFTのゲート電極に接続される。
【0006】
図9は、図8の画素TFT、信号線、走査線、シフトレジスタの一部を拡大した図である。シフトレジスタ1段目SR1の出力は、信号線R(レッド)1,G(グリーン)1,B(ブルー)1〜R6,G6,B6に、シフトレジスタ2段目SR2の出力は、信号線R7,G7,B7〜R12,G12,B12に入力される。ただし、図9にはシフトレジスタ1段目SR1とシフトレジスタ2段目SR2の境界付近の信号線G5〜R7のみを示す。また、外部駆動回路から入力されるビデオ信号は0.2〜4.8V、コモン波形は0〜5Vの1走査期間毎の反転信号が入力されている。
【0007】
ここで、中間調青ラスタ表示を行った場合、正極性ラインでは、コモン波形は0Vとなり、シフトレジスタ1段目SR1の出力ON時に、信号線B1〜B6には2.5Vの電圧が印加され、信号線R1〜R6および信号線G1〜G6には4.8Vの電圧が印加される。その結果、信号線B1〜B6に接続されている画素には2.5Vの中間調電位が保持される。
【0008】
次にシフトレジスタ2段目SR2の出力がONとなると、信号線R7〜R12および信号線G7〜G12には、前行が負極性であったため、0.2V→4.8V(振幅4.6V)の電圧が印加され、信号線B7〜B12には2.5Vの電圧が印加される。
【0009】
その結果、シフトレジスタ1段目SR1の信号線B6に接続されている画素91に2.5Vの電位が保持されているところに、次段のシフトレジスタ2段目SR2の信号線R7に4.6V振幅の電位が印加されることとなる。信号線B6に接続されている画素91の保持電圧は、その画素91に隣接する信号線R7の信号線電位が0.2Vから4.8Vに反転する時、画素―信号線間容量を介して変動する。これに対し、シフトレジスタブロック境界以外のB画素90などは、隣接信号線(例えば、信号線B5と信号線R6)に同時に電位が印加されるため、電位変動を生じない。
【0010】
以上から中間調青ラスタ表示時、シフトレジスタブロック境界部の信号線B6に接続されている画素91についてだけ保持電位が変動し、縦スジとなって視認されることとなる。これは、正極性ラインだけではなく、負極性ラインについても同様である。この現象を回避するためには、カップリング指数(Csig−gaso/(Clc+Cs+Cgs+Csig−gaso))を小さくすることが効果的であるが、開口率の著しい低下という不利益が生じる。なお、Csig−gasoは信号線−画素間容量を、Clcは液晶容量を、Csは補助容量を、Cgsはゲート線−画素間容量をそれぞれ示す。
【0011】
本発明は、このような点に鑑みてなされたものであり、その目的は、信号線駆動回路が複数のブロックに分割され、各ブロックが順次駆動される液晶表示装置において、色ラスタ表示時に縦スジの発生を防止することにある。
【0012】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされたものであり、複数の信号線と複数の走査線とが直交するように配置され、各々の交点近傍に画素TFTが配置され、前記画素TFTのゲート電極は前記走査線に、ソース電極は前記信号線に、ドレイン電極は画素電極にそれぞれ接続されたアレイ部と、前記信号線に信号電圧を供給する信号線駆動回路と、前記走査線に走査電圧を供給する走査線駆動回路とを備えた液晶表示装置において、前記信号線駆動回路は複数段シフトレジスタを備え、前記シフトレジスタの各段出力は、同時に複数本の信号線に信号電圧を供給し、前記画素TFTのソース電極は、前記信号線駆動回路に備えられているシフトレジスタのスキャン方向と同側の信号線と接続されていることを特徴とする。
【0013】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明するが、本発明はこれらの実施の形態に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、形状や寸法は現実のものとは異なる。また、「接続」という用語は、2つの要素が物理的に直接接続されているか否かに関わらず、電気的に接続されている状態を表すものとする。
【0014】
図1は、本発明の実施形態に係る液晶表示装置の概略構成を示す。図1に示すように、液晶表示装置は、走査線駆動回路103aと、複数のシフトレジスタ109aを有する信号線駆動回路107aと、画素アレイ部101aとから構成される。なお、画素アレイ部の画素数は240×320とする。
【0015】
画素アレイ部101は複数の信号線R1,G1,B1…と、複数の走査線H1,H2…が直交するように配線されている。信号線R1,G1,B1…と走査線H1,H2…とのマトリクス状の各交点近傍には、画素TFT121と、一端が画素TFT121のドレイン端子に接続された画素電極が設けられている。画素TFT121のゲート電極には走査線H1,H2…が接続され、ソース電極には、信号線R1,G1,B1…G6n,B6n,R(6n+1)…が接続されている。
【0016】
走査線駆動回路103aは、走査線H1,H2…を駆動し、信号線駆動回路107aは、信号線R1,G1,B1…G6n,B6n,R(6n+1)…を駆動する。
【0017】
外部駆動回路105aは、走査線駆動回路103aにスタートパルスYSTとクロックYCKとを供給し、また信号線駆動回路107aにスタートパルスXSTとクロックXCKを供給することにより、それぞれの動作タイミングの調整を行う。
【0018】
信号線駆動回路107aは、6相ストレート駆動であり、40段のシフトレジスタを備え、シフトレジスタ1段あたり18本の信号線が接続されている。シフトレジスタn段目は信号線R(6n−5)から信号線B6nまでを駆動し、シフトレジスタ(n+1)段目は信号線R(6n+1)から信号線B(6n+6)までを駆動する。シフトレジスタn段目が駆動した後、シフトレジスタ(n+1)段目が駆動する、つまりシフトレジスタのスキャン方向は左から右(→)である。
【0019】
ゲート電極が走査線H1,H2…に接続され、ソース電極が信号線B6nに接続される画素TFT121のドレイン電極は、信号線G6nと信号線B6nとの間に設けられる画素電極に接続される。
【0020】
図2に、各シフトレジスタと各信号線との関係を詳細に示す。シフトレジスタ(SR)は1段目から40段目までの40段構成であり、各シフトレジスタには18本の信号線が接続される。
【0021】
具体的には、シフトレジスタ1段目にはR1,G1,B1〜R6,G6,B6が、
シフトレジスタ2段目にはR7,G7,B7〜R12,G12,B12が、
シフトレジスタ3段目にはR13,G13,B13〜R18,G18,B18が、
シフトレジスタ4段目にはR19,G19,B19〜R24,G24,B24が、
シフトレジスタ5段目にはR25,G25,B25〜R30,G30,B30が、
シフトレジスタ6段目にはR31,G31,B31〜R36,G36,B36が、
シフトレジスタ40段目にはR235,G235,B235〜R240,G240,B240が、それぞれ接続されている。
【0022】
図3に、シフトレジスタ1段目及びそれに接続される信号線並びにシフトレジスタ2段目及びそれに接続される信号線の関係を示す。
【0023】
信号線駆動回路107aのシフトレジスタ1段目が第1番目から第18番目の信号線(つまり、R1からB6まで)に電圧を供給した後、シフトレジスタ2段目が第19番目から第36番目の信号線(つまり、R7からB12まで)に電圧を供給する。シフトレジスタ1段目が電圧を供給した後、シフトレジスタ1段目の右側のシフトレジスタ2段目が電圧を供給する。つまり、シフトレジスタのスキャン方向は、左から右(→)である。
【0024】
ゲート電極が走査線H1,H2…に接続され、ソース電極が第18番目の信号線B6に接続される画素TFT121のドレイン電極は、第17番目の信号線G6と第18番目の信号線B6との間に設けられる画素電極に接続される。つまり、画素TFT121のソース電極は、画素TFT121から見てシフトレジスタスキャン方向に位置する信号線B6に接続される。
【0025】
図5に、シフトレジスタ1段目からシフトレジスタ6段目までのタイミングチャートを示す。外部駆動回路105から入力されるクロックXCKとスタートパルスXSTにより、シフトレジスタ1段目からシフトレジスタ6段目までが順次走査される。シフトレジスタ1段目がONの時、信号線R1,G1,B1〜R6,G6,B6に接続されている画素TFT121に書き込みが行われ、シフトレジスタ2段目がONの時、信号線R7,G7,B7〜R12,G12,B12に接続されている画素TFT121に書き込みが行われる。
【0026】
図4に画素部詳細図を示す。保持電位変動ΔVgasoは、以下の式により表される。
【0027】
ΔVgaso = (Csig−gaso/(Clc+Cs+Cgs+Csig−gaso))ΔVsig
ここで、Csig−gasoは信号線−画素間容量、Clcは液晶容量、Csは補助容量、Cgsはゲート線−画素間容量、ΔVsigは隣接する信号線の電位変動を示す。
【0028】
図3に示すように、画素TFT121(B6)のソース電極を、シフトレジスタのスキャン方向と同じ側の信号線B6と接続することによって、後段のシフトレジスタに接続される信号線R7に電圧が供給される際の信号線B6の電位変動ΔVsigは0Vとなる。このため信号線G6と信号線B6との間に設けられる画素の保持電位変動ΔVgasoは0Vとなる。その結果、中間調青ラスタ表示の際、縦スジが発生することはない。
【0029】
もし仮に、シフトレジスタブロック境界部(シフトレジスタとシフトレジスタとの境界部)に隣接する信号線であって、前段シフトレジスタに接続される信号線が、信号線Bではなく、信号線Rまたは信号線Gだとしても、縦スジ発生を防止できることは言うまでも無い。
【0030】
(第2の実施の形態)
前述の第1実施形態では、信号線駆動回路のスキャン方向を左から右(→)としたが、本発明はかかるスキャン方向に限定されない。
【0031】
図6に本発明の第2実施形態の構成を示す。シフトレジスタn段目が信号線R(6n−5)から信号線B6nまでに電圧を供給した後、シフトレジスタ(n+1)段目が信号線R(6n+1)から信号線B(6n+6)までに電圧を供給する。信号線B6nと信号線R(6n+1)とが、シフトレジスタn段目とシフトレジスタ(n+1)段目との境界に配置される。
【0032】
信号線B6nと信号線G6nとの間に配置される画素TFT121は、
ゲート電極が、走査線H1,H2・・・に接続され、
ソース電極が、信号線B6nに接続され、
ドレイン電極が、信号線B6nと信号線G6nとの間に配置される液晶セル123の画素電極に接続される。
【0033】
かかる構成によれば、信号線B6nに電圧が供給された後、信号線R(6n+1)に電圧が供給される際であっても、信号線B6nは電位変動を生じないため、信号線B6nに接続される画素の保持電位も変動しない。
【0034】
従って、図6に示すように、スキャン方向を右から左(←)としても、第1実施形態と同様の効果が得られる。つまり、スキャン方向が左から右(→)であるか、または右から左であるかにかかわらず、画素TFTのソース電極を、シフトレジスタのスキャン方向と同じ側の信号線と接続することによって、画素の保持電位変動を0Vとし、色ラスタ表示での縦スジの発生を回避することができる。
【0035】
(第3の実施の形態)
前述の第1実施形態及び第2実施形態の駆動方法は、信号線駆動回路が動作する方向が一方向、つまりストレート駆動であるが、本発明はこのような駆動方法に限定されない。
【0036】
図7に本発明の第3実施形態を示す。シフトレジスタa段目が信号線R(6a−5)から信号線B6aまでに電圧を供給した後、シフトレジスタ(a+1)段目が信号線R(6a+1)から信号線B(6a+6)までに電圧を供給する。信号線B6aと信号線R(6a+1)とが、シフトレジスタa段目とシフトレジスタ(a+1)段目との境界に配置される。
【0037】
信号線B6aとその左側の信号線G6a(図示せず)との間に配置される画素TFTは、
ゲート電極が、走査線H1,H2・・・に接続され、
ソース電極が、信号線B6aに接続され、
ドレイン電極が、信号線B6aと信号線G6a(図示せず)との間に配置される液晶セルの画素電極に接続される。
【0038】
一方、シフトレジスタb段目が信号線R(6b−5)から信号線B6bまでに電圧を供給した後、シフトレジスタ(b+1)段目が信号線R(6b+1)から図示しない信号線B(6b+6)までに電圧を供給する。信号線B6bと信号線R(6b+1)とが、シフトレジスタb段目とシフトレジスタ(b+1)段目との境界に配置される。
【0039】
信号線B6bとその右側の信号線G6b(図示せず)との間に配置される画素TFTは、
ゲート電極が、走査線H1,H2・・・に接続され、
ソース電極が、信号線B6bに接続され、
ドレイン電極が、信号線B6bと信号線G6b(図示せず)との間に配置される液晶セルの画素電極に接続される。
【0040】
図7に示すように、画素アレイ部101cの右半分エリアについてはスキャン方向を左から右(→)とし、左半分エリアについてはスキャン方向を右から左(←)としても、各画素TFTのソース電極を各エリアにおけるシフトレジスタのスキャン方向と同じ側の信号線と接続することによって、第1,第2実施形態と同様に、色ラスタ表示での縦スジの発生を回避することができる。
【0041】
第3実施形態では、画素アレイ部の右半分エリアのスキャン方向は左から右(→)、左半分エリアのスキャン方向は右から左(←)としたが、各スキャン方向を反対にしても良い。具体的には、右半分エリアのスキャン方向を右から左(←)とし、左半分エリアのスキャン方向を左から右(→)としても良い。
【0042】
また、画素アレイ部の分割数は2分割に限られない。例えば、画素アレイ部を4分割し、
最も左のエリアのスキャン方向を右から左(←)とし、
左から2番目のエリアのスキャン方向を左から右(→)とし、
左から3番目のエリアのスキャン方向を右から左(←)とし、
最も右のエリアのスキャン方向を左から右(→)としても良い。
【0043】
さらに、各エリアのスキャン方向を逆にしても良い。つまり、
最も左のエリアのスキャン方向を右から左(→)とし、
左から2番目のエリアのスキャン方向を左から右(←)とし、
左から3番目のエリアのスキャン方向を右から左(→)とし、
最も右のエリアのスキャン方向を左から右(←)としても良いことは言うまでもない。
【0044】
また、各シフトレジスタが駆動する信号線は6相(6×RGB=18本)に限定されない。例えば8相(8×RGB=24本)またはそれ以上であっても、画素TFTと信号線とのつなぎを、シフトレジスタのスキャン方向(走査方向)と同じ側とすることによって同様の効果を得ることができる。
【0045】
さらに、水平ライン反転のみではなく、ドット反転等においても同様の効果を得ることができる。
【0046】
【発明の効果】
本発明によれば、シフトレジスタブロック境界付近の信号線が、隣接信号線電位変動の影響を受けないため、色ラスタ表示時の縦スジ発生を回避することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る液晶表示装置の概略構成を示す図である。
【図2】上記液晶表示装置の各シフトレジスタと各信号線との関係を詳細に示す図である。
【図3】上記液晶表示装置のシフトレジスタ1段目とシフトレジスタ2段目との境界部における信号線と画素TFTとの接続関係を詳細に示す図である。
【図4】上記液晶表示装置の画素部の信号線、走査線、補助容量配線、画素TFT、画素電極、信号線−画素間容量、ゲート−画素間容量、補助容量、液晶容量、対向電極などの関係を示す図である。
【図5】信号線駆動回路に供給されるクロック信号、スタート信号、1段目から6段目までのシフトレジスタ、及びデータに関するタイミングチャートである。
【図6】上記液晶表示装置の第2実施形態の構成を示す図である。
【図7】上記液晶表示装置の第3実施形態の構成を示す図である。
【図8】従来の液晶表示装置の概略構成を示す図である。
【図9】従来の液晶表示装置のシフトレジスタ1段目とシフトレジスタ2段目との境界部における信号線と画素TFTとの接続関係を詳細に示す図である。
【符号の説明】
101…画素アレイ部、102…信号線駆動部、103…走査線駆動部、
104…外部駆動回路
【発明の属する技術分野】
本発明は、アクティブマトリクス型の液晶表示装置に関し、特に複数のシフトレジスタを順次駆動する液晶表示装置に関する。
【0002】
【従来の技術】
ワードプロセッサ、パーソナルコンピュータおよび携帯テレビなどでは、薄型で軽量の表示装置が広く用いられている。特に、液晶表示装置は、薄型、軽量および低消費電力化が容易なことから、盛んに開発が行われており、高解像度で大画面サイズの液晶表示装置が比較的低価格で手に入るようになってきた。
【0003】
液晶表示装置の中でも、信号線と走査線の各交点付近に薄膜トランジスタ(Thin Film Transistor:TFT)を配置したアクティブマトリクス型の液晶表示装置は、発色性に優れ、残像が少ないことから、今後の主流になると考えられている。
【0004】
【発明が解決しようとする課題】
信号線駆動回路の構成がアナログサンプルホールド方式である場合、Vライン反転駆動時に、外部駆動回路内には正極性用と負極性用の2個のデジタル・アナログ・コンバータ(DAC)が必要であった。それに対し、Hコモン反転駆動時には必要なDACは1個のみとなり、コスト低減に大きな役割を果たす。また、液晶パネルの用途が、車載またはデジタルカメラ、PDA(パーソナル・デジタル・アシスタント)等の場合、コモン波形の振幅によってコントラストの調整ができることが要求されてきている。これらの理由から、Hコモン反転駆動が多くなってきているのが現状である。
【0005】
図8に、従来のHコモン反転駆動を想定した液晶表示装置を示す。図8に示すように、従来の液晶表示装置は、画素アレイ部11、走査線駆動回路103a、外部駆動回路105a、信号線駆動回路107aなどから構成される。信号線駆動回路107aはガラス基板上に内蔵されており、信号線駆動回路内107a内に設けられるシフトレジスタは、図示しないバッファ、アナログスイッチを介して、複数の信号線111に接続される。各信号線R,G,Bは、画素TFT13のソース電極に接続される。また、各走査線Hは、画素TFTのゲート電極に接続される。
【0006】
図9は、図8の画素TFT、信号線、走査線、シフトレジスタの一部を拡大した図である。シフトレジスタ1段目SR1の出力は、信号線R(レッド)1,G(グリーン)1,B(ブルー)1〜R6,G6,B6に、シフトレジスタ2段目SR2の出力は、信号線R7,G7,B7〜R12,G12,B12に入力される。ただし、図9にはシフトレジスタ1段目SR1とシフトレジスタ2段目SR2の境界付近の信号線G5〜R7のみを示す。また、外部駆動回路から入力されるビデオ信号は0.2〜4.8V、コモン波形は0〜5Vの1走査期間毎の反転信号が入力されている。
【0007】
ここで、中間調青ラスタ表示を行った場合、正極性ラインでは、コモン波形は0Vとなり、シフトレジスタ1段目SR1の出力ON時に、信号線B1〜B6には2.5Vの電圧が印加され、信号線R1〜R6および信号線G1〜G6には4.8Vの電圧が印加される。その結果、信号線B1〜B6に接続されている画素には2.5Vの中間調電位が保持される。
【0008】
次にシフトレジスタ2段目SR2の出力がONとなると、信号線R7〜R12および信号線G7〜G12には、前行が負極性であったため、0.2V→4.8V(振幅4.6V)の電圧が印加され、信号線B7〜B12には2.5Vの電圧が印加される。
【0009】
その結果、シフトレジスタ1段目SR1の信号線B6に接続されている画素91に2.5Vの電位が保持されているところに、次段のシフトレジスタ2段目SR2の信号線R7に4.6V振幅の電位が印加されることとなる。信号線B6に接続されている画素91の保持電圧は、その画素91に隣接する信号線R7の信号線電位が0.2Vから4.8Vに反転する時、画素―信号線間容量を介して変動する。これに対し、シフトレジスタブロック境界以外のB画素90などは、隣接信号線(例えば、信号線B5と信号線R6)に同時に電位が印加されるため、電位変動を生じない。
【0010】
以上から中間調青ラスタ表示時、シフトレジスタブロック境界部の信号線B6に接続されている画素91についてだけ保持電位が変動し、縦スジとなって視認されることとなる。これは、正極性ラインだけではなく、負極性ラインについても同様である。この現象を回避するためには、カップリング指数(Csig−gaso/(Clc+Cs+Cgs+Csig−gaso))を小さくすることが効果的であるが、開口率の著しい低下という不利益が生じる。なお、Csig−gasoは信号線−画素間容量を、Clcは液晶容量を、Csは補助容量を、Cgsはゲート線−画素間容量をそれぞれ示す。
【0011】
本発明は、このような点に鑑みてなされたものであり、その目的は、信号線駆動回路が複数のブロックに分割され、各ブロックが順次駆動される液晶表示装置において、色ラスタ表示時に縦スジの発生を防止することにある。
【0012】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされたものであり、複数の信号線と複数の走査線とが直交するように配置され、各々の交点近傍に画素TFTが配置され、前記画素TFTのゲート電極は前記走査線に、ソース電極は前記信号線に、ドレイン電極は画素電極にそれぞれ接続されたアレイ部と、前記信号線に信号電圧を供給する信号線駆動回路と、前記走査線に走査電圧を供給する走査線駆動回路とを備えた液晶表示装置において、前記信号線駆動回路は複数段シフトレジスタを備え、前記シフトレジスタの各段出力は、同時に複数本の信号線に信号電圧を供給し、前記画素TFTのソース電極は、前記信号線駆動回路に備えられているシフトレジスタのスキャン方向と同側の信号線と接続されていることを特徴とする。
【0013】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照しながら説明するが、本発明はこれらの実施の形態に限定されるものではない。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、形状や寸法は現実のものとは異なる。また、「接続」という用語は、2つの要素が物理的に直接接続されているか否かに関わらず、電気的に接続されている状態を表すものとする。
【0014】
図1は、本発明の実施形態に係る液晶表示装置の概略構成を示す。図1に示すように、液晶表示装置は、走査線駆動回路103aと、複数のシフトレジスタ109aを有する信号線駆動回路107aと、画素アレイ部101aとから構成される。なお、画素アレイ部の画素数は240×320とする。
【0015】
画素アレイ部101は複数の信号線R1,G1,B1…と、複数の走査線H1,H2…が直交するように配線されている。信号線R1,G1,B1…と走査線H1,H2…とのマトリクス状の各交点近傍には、画素TFT121と、一端が画素TFT121のドレイン端子に接続された画素電極が設けられている。画素TFT121のゲート電極には走査線H1,H2…が接続され、ソース電極には、信号線R1,G1,B1…G6n,B6n,R(6n+1)…が接続されている。
【0016】
走査線駆動回路103aは、走査線H1,H2…を駆動し、信号線駆動回路107aは、信号線R1,G1,B1…G6n,B6n,R(6n+1)…を駆動する。
【0017】
外部駆動回路105aは、走査線駆動回路103aにスタートパルスYSTとクロックYCKとを供給し、また信号線駆動回路107aにスタートパルスXSTとクロックXCKを供給することにより、それぞれの動作タイミングの調整を行う。
【0018】
信号線駆動回路107aは、6相ストレート駆動であり、40段のシフトレジスタを備え、シフトレジスタ1段あたり18本の信号線が接続されている。シフトレジスタn段目は信号線R(6n−5)から信号線B6nまでを駆動し、シフトレジスタ(n+1)段目は信号線R(6n+1)から信号線B(6n+6)までを駆動する。シフトレジスタn段目が駆動した後、シフトレジスタ(n+1)段目が駆動する、つまりシフトレジスタのスキャン方向は左から右(→)である。
【0019】
ゲート電極が走査線H1,H2…に接続され、ソース電極が信号線B6nに接続される画素TFT121のドレイン電極は、信号線G6nと信号線B6nとの間に設けられる画素電極に接続される。
【0020】
図2に、各シフトレジスタと各信号線との関係を詳細に示す。シフトレジスタ(SR)は1段目から40段目までの40段構成であり、各シフトレジスタには18本の信号線が接続される。
【0021】
具体的には、シフトレジスタ1段目にはR1,G1,B1〜R6,G6,B6が、
シフトレジスタ2段目にはR7,G7,B7〜R12,G12,B12が、
シフトレジスタ3段目にはR13,G13,B13〜R18,G18,B18が、
シフトレジスタ4段目にはR19,G19,B19〜R24,G24,B24が、
シフトレジスタ5段目にはR25,G25,B25〜R30,G30,B30が、
シフトレジスタ6段目にはR31,G31,B31〜R36,G36,B36が、
シフトレジスタ40段目にはR235,G235,B235〜R240,G240,B240が、それぞれ接続されている。
【0022】
図3に、シフトレジスタ1段目及びそれに接続される信号線並びにシフトレジスタ2段目及びそれに接続される信号線の関係を示す。
【0023】
信号線駆動回路107aのシフトレジスタ1段目が第1番目から第18番目の信号線(つまり、R1からB6まで)に電圧を供給した後、シフトレジスタ2段目が第19番目から第36番目の信号線(つまり、R7からB12まで)に電圧を供給する。シフトレジスタ1段目が電圧を供給した後、シフトレジスタ1段目の右側のシフトレジスタ2段目が電圧を供給する。つまり、シフトレジスタのスキャン方向は、左から右(→)である。
【0024】
ゲート電極が走査線H1,H2…に接続され、ソース電極が第18番目の信号線B6に接続される画素TFT121のドレイン電極は、第17番目の信号線G6と第18番目の信号線B6との間に設けられる画素電極に接続される。つまり、画素TFT121のソース電極は、画素TFT121から見てシフトレジスタスキャン方向に位置する信号線B6に接続される。
【0025】
図5に、シフトレジスタ1段目からシフトレジスタ6段目までのタイミングチャートを示す。外部駆動回路105から入力されるクロックXCKとスタートパルスXSTにより、シフトレジスタ1段目からシフトレジスタ6段目までが順次走査される。シフトレジスタ1段目がONの時、信号線R1,G1,B1〜R6,G6,B6に接続されている画素TFT121に書き込みが行われ、シフトレジスタ2段目がONの時、信号線R7,G7,B7〜R12,G12,B12に接続されている画素TFT121に書き込みが行われる。
【0026】
図4に画素部詳細図を示す。保持電位変動ΔVgasoは、以下の式により表される。
【0027】
ΔVgaso = (Csig−gaso/(Clc+Cs+Cgs+Csig−gaso))ΔVsig
ここで、Csig−gasoは信号線−画素間容量、Clcは液晶容量、Csは補助容量、Cgsはゲート線−画素間容量、ΔVsigは隣接する信号線の電位変動を示す。
【0028】
図3に示すように、画素TFT121(B6)のソース電極を、シフトレジスタのスキャン方向と同じ側の信号線B6と接続することによって、後段のシフトレジスタに接続される信号線R7に電圧が供給される際の信号線B6の電位変動ΔVsigは0Vとなる。このため信号線G6と信号線B6との間に設けられる画素の保持電位変動ΔVgasoは0Vとなる。その結果、中間調青ラスタ表示の際、縦スジが発生することはない。
【0029】
もし仮に、シフトレジスタブロック境界部(シフトレジスタとシフトレジスタとの境界部)に隣接する信号線であって、前段シフトレジスタに接続される信号線が、信号線Bではなく、信号線Rまたは信号線Gだとしても、縦スジ発生を防止できることは言うまでも無い。
【0030】
(第2の実施の形態)
前述の第1実施形態では、信号線駆動回路のスキャン方向を左から右(→)としたが、本発明はかかるスキャン方向に限定されない。
【0031】
図6に本発明の第2実施形態の構成を示す。シフトレジスタn段目が信号線R(6n−5)から信号線B6nまでに電圧を供給した後、シフトレジスタ(n+1)段目が信号線R(6n+1)から信号線B(6n+6)までに電圧を供給する。信号線B6nと信号線R(6n+1)とが、シフトレジスタn段目とシフトレジスタ(n+1)段目との境界に配置される。
【0032】
信号線B6nと信号線G6nとの間に配置される画素TFT121は、
ゲート電極が、走査線H1,H2・・・に接続され、
ソース電極が、信号線B6nに接続され、
ドレイン電極が、信号線B6nと信号線G6nとの間に配置される液晶セル123の画素電極に接続される。
【0033】
かかる構成によれば、信号線B6nに電圧が供給された後、信号線R(6n+1)に電圧が供給される際であっても、信号線B6nは電位変動を生じないため、信号線B6nに接続される画素の保持電位も変動しない。
【0034】
従って、図6に示すように、スキャン方向を右から左(←)としても、第1実施形態と同様の効果が得られる。つまり、スキャン方向が左から右(→)であるか、または右から左であるかにかかわらず、画素TFTのソース電極を、シフトレジスタのスキャン方向と同じ側の信号線と接続することによって、画素の保持電位変動を0Vとし、色ラスタ表示での縦スジの発生を回避することができる。
【0035】
(第3の実施の形態)
前述の第1実施形態及び第2実施形態の駆動方法は、信号線駆動回路が動作する方向が一方向、つまりストレート駆動であるが、本発明はこのような駆動方法に限定されない。
【0036】
図7に本発明の第3実施形態を示す。シフトレジスタa段目が信号線R(6a−5)から信号線B6aまでに電圧を供給した後、シフトレジスタ(a+1)段目が信号線R(6a+1)から信号線B(6a+6)までに電圧を供給する。信号線B6aと信号線R(6a+1)とが、シフトレジスタa段目とシフトレジスタ(a+1)段目との境界に配置される。
【0037】
信号線B6aとその左側の信号線G6a(図示せず)との間に配置される画素TFTは、
ゲート電極が、走査線H1,H2・・・に接続され、
ソース電極が、信号線B6aに接続され、
ドレイン電極が、信号線B6aと信号線G6a(図示せず)との間に配置される液晶セルの画素電極に接続される。
【0038】
一方、シフトレジスタb段目が信号線R(6b−5)から信号線B6bまでに電圧を供給した後、シフトレジスタ(b+1)段目が信号線R(6b+1)から図示しない信号線B(6b+6)までに電圧を供給する。信号線B6bと信号線R(6b+1)とが、シフトレジスタb段目とシフトレジスタ(b+1)段目との境界に配置される。
【0039】
信号線B6bとその右側の信号線G6b(図示せず)との間に配置される画素TFTは、
ゲート電極が、走査線H1,H2・・・に接続され、
ソース電極が、信号線B6bに接続され、
ドレイン電極が、信号線B6bと信号線G6b(図示せず)との間に配置される液晶セルの画素電極に接続される。
【0040】
図7に示すように、画素アレイ部101cの右半分エリアについてはスキャン方向を左から右(→)とし、左半分エリアについてはスキャン方向を右から左(←)としても、各画素TFTのソース電極を各エリアにおけるシフトレジスタのスキャン方向と同じ側の信号線と接続することによって、第1,第2実施形態と同様に、色ラスタ表示での縦スジの発生を回避することができる。
【0041】
第3実施形態では、画素アレイ部の右半分エリアのスキャン方向は左から右(→)、左半分エリアのスキャン方向は右から左(←)としたが、各スキャン方向を反対にしても良い。具体的には、右半分エリアのスキャン方向を右から左(←)とし、左半分エリアのスキャン方向を左から右(→)としても良い。
【0042】
また、画素アレイ部の分割数は2分割に限られない。例えば、画素アレイ部を4分割し、
最も左のエリアのスキャン方向を右から左(←)とし、
左から2番目のエリアのスキャン方向を左から右(→)とし、
左から3番目のエリアのスキャン方向を右から左(←)とし、
最も右のエリアのスキャン方向を左から右(→)としても良い。
【0043】
さらに、各エリアのスキャン方向を逆にしても良い。つまり、
最も左のエリアのスキャン方向を右から左(→)とし、
左から2番目のエリアのスキャン方向を左から右(←)とし、
左から3番目のエリアのスキャン方向を右から左(→)とし、
最も右のエリアのスキャン方向を左から右(←)としても良いことは言うまでもない。
【0044】
また、各シフトレジスタが駆動する信号線は6相(6×RGB=18本)に限定されない。例えば8相(8×RGB=24本)またはそれ以上であっても、画素TFTと信号線とのつなぎを、シフトレジスタのスキャン方向(走査方向)と同じ側とすることによって同様の効果を得ることができる。
【0045】
さらに、水平ライン反転のみではなく、ドット反転等においても同様の効果を得ることができる。
【0046】
【発明の効果】
本発明によれば、シフトレジスタブロック境界付近の信号線が、隣接信号線電位変動の影響を受けないため、色ラスタ表示時の縦スジ発生を回避することが可能となる。
【図面の簡単な説明】
【図1】本発明の実施形態に係る液晶表示装置の概略構成を示す図である。
【図2】上記液晶表示装置の各シフトレジスタと各信号線との関係を詳細に示す図である。
【図3】上記液晶表示装置のシフトレジスタ1段目とシフトレジスタ2段目との境界部における信号線と画素TFTとの接続関係を詳細に示す図である。
【図4】上記液晶表示装置の画素部の信号線、走査線、補助容量配線、画素TFT、画素電極、信号線−画素間容量、ゲート−画素間容量、補助容量、液晶容量、対向電極などの関係を示す図である。
【図5】信号線駆動回路に供給されるクロック信号、スタート信号、1段目から6段目までのシフトレジスタ、及びデータに関するタイミングチャートである。
【図6】上記液晶表示装置の第2実施形態の構成を示す図である。
【図7】上記液晶表示装置の第3実施形態の構成を示す図である。
【図8】従来の液晶表示装置の概略構成を示す図である。
【図9】従来の液晶表示装置のシフトレジスタ1段目とシフトレジスタ2段目との境界部における信号線と画素TFTとの接続関係を詳細に示す図である。
【符号の説明】
101…画素アレイ部、102…信号線駆動部、103…走査線駆動部、
104…外部駆動回路
Claims (1)
- 複数の信号線と複数の走査線とが直交するように配置され、各々の交点近傍に画素TFTが配置され、前記画素TFTのゲート電極は前記走査線に、ソース電極は前記信号線に、ドレイン電極は画素電極にそれぞれ接続されたアレイ部と、前記信号線に信号電圧を供給する信号線駆動回路と、前記走査線に走査電圧を供給する走査線駆動回路とを備えた液晶表示装置において、
前記信号線駆動回路は複数段シフトレジスタを備え、前記シフトレジスタの各段出力は、同時に複数本の信号線に信号電圧を供給し、前記画素TFTのソース電極は、前記信号線駆動回路に備えられているシフトレジスタのスキャン方向と同側の信号線と接続されていることを特徴とする液晶表示装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002206156A JP2004046009A (ja) | 2002-07-15 | 2002-07-15 | 液晶表示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002206156A JP2004046009A (ja) | 2002-07-15 | 2002-07-15 | 液晶表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004046009A true JP2004046009A (ja) | 2004-02-12 |
Family
ID=31711264
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002206156A Withdrawn JP2004046009A (ja) | 2002-07-15 | 2002-07-15 | 液晶表示装置 |
Country Status (1)
Country | Link |
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JP (1) | JP2004046009A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017003982A (ja) * | 2015-06-08 | 2017-01-05 | 株式会社半導体エネルギー研究所 | 半導体装置、表示モジュール、及び電子機器 |
WO2022022095A1 (zh) * | 2020-07-31 | 2022-02-03 | 京东方科技集团股份有限公司 | 显示面板及显示装置 |
-
2002
- 2002-07-15 JP JP2002206156A patent/JP2004046009A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2017003982A (ja) * | 2015-06-08 | 2017-01-05 | 株式会社半導体エネルギー研究所 | 半導体装置、表示モジュール、及び電子機器 |
US10734089B2 (en) | 2015-06-08 | 2020-08-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, display module, and electronic device |
WO2022022095A1 (zh) * | 2020-07-31 | 2022-02-03 | 京东方科技集团股份有限公司 | 显示面板及显示装置 |
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|
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|
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