JP2004040487A - Clock oscillation circuit - Google Patents

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JP2004040487A JP2002194985A JP2002194985A JP2004040487A JP 2004040487 A JP2004040487 A JP 2004040487A JP 2002194985 A JP2002194985 A JP 2002194985A JP 2002194985 A JP2002194985 A JP 2002194985A JP 2004040487 A JP2004040487 A JP 2004040487A
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a clock oscillation circuit by which low-voltage operation is allowed, power consumption is reduced, and oscillation start time is shortened. <P>SOLUTION: An oscillator 1 consisting of crystal or ceramics is connected to a first inverter 5, a second inverter 6, and a feedback resistor 2 in parallel. The first inverter 5 and the second inverter 6 are operated before oscillation start so as to shorten oscillation start time. Operation of the second inverter 6 is suspended after oscillation start so as to reduce current consumption. The second inverter 6 is not connected to transistors 7-10 used in output between power voltage and ground voltage in series like a clocked inverter. Thus, a high driving current is available even if the power voltage is low. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、水晶またはセラミックからなる振動子を用いてクロック信号を発生させるクロック発振回路に関する。
【０００２】
【従来の技術】
従来から、水晶またはセラミックからなる振動子を用いたクロック発振回路が知られている。
【０００３】
図５は、従来のクロック発振回路の構成を示す回路図である。
【０００４】
このクロック発振回路３００は、水晶またはセラミックからなる振動子３１を有している。振動子３１の一方端にはインバータ３５の入力部が接続され、他方端にはそのインバータ３５の出力部が接続されている。また、インバータ３５と並列に帰還抵抗３２が接続されており、この帰還抵抗３２によってインバータ３５にバイアス電圧が印加されるようになっている。振動子３１の両端のそれぞれと接地電圧ＧＮＤとの間には、それぞれ、コンデンサ３３および３４が接続されており、これらのコンデンサ３３および３４は、インバータ３５から直接、または帰還抵抗３２を介して充放電されるようになっている。
【０００５】
このように構成された従来のクロック発振回路３００では、インバータ３５の駆動能力を大きくすることによって、クロック信号の発振が開始されるまでの時間を短くすることができる。しかしながら、インバータ３５の駆動能力を大きくした場合には、クロック発振回路３００の消費電流が増加するという問題がある。
【０００６】
そこで、発振開始時間の短縮化と消費電流の削減を図るために、例えば特開平４−２００００９号公報には、発振動作開始時から所定時間のみ動作するクロックドインバータを用いたクロック発振回路が提案されている。
【０００７】
図７は、クロックドインバータを用いた従来のクロック発振回路の構成を示す回路図である。
【０００８】
このクロック発振回路４００は、水晶またはセラミックからなる振動子３１と並列に、インバータ３５、帰還抵抗３２およびクロックドインバータ３６がそれぞれ接続されている。クロックドインバータ３６は、制御信号ＥＮ１によって制御されており、発振動作開始時には、制御信号ＥＮ１によってクロックドインバータ３６を動作させ、所定時間経過後に制御信号ＥＮ１によってクロックドインバータ３６の動作を終了させる。
【０００９】
このように、発振動作開始時には、インバータ３５とクロックドインバータ３６とを動作させてクロック信号の発振が開始されるまでの時間を短縮することができ、その後、クロックドインバータ３６の動作が停止されるために消費電流を削減することができる。
【００１０】
【発明が解決しようとする課題】
しかしながら、図６に示す従来のクロック発振回路４００では、電源電圧が低い場合にはクロックドインバータ３６の駆動能力が大きく低下するため、低電源電圧動作と発振開始時間の短縮化とを両立させることが容易ではない。
【００１１】
以下に、この問題点について、さらに詳しく説明する。
【００１２】
図７は、一般的なクロックドインバータの構成を示す回路図である。
【００１３】
このクロックドインバータ３６は、ゲートがそれぞれ入力部ＩＮに接続され、ドレインがそれぞれ出力部ＯＵＴに接続されたＰチャネルＭＯＳトランジスタ４７およびＮチャネルＭＯＳトランジスタ４８を有している。また、電源電圧ＶＤＤとＰチャネルＭＯＳトランジスタ４７との間にはＰチャネルＭＯＳトランジスタ４９が接続され、接地電圧ＧＮＤとＮチャネルＭＯＳトランジスタ４８との間にはＮチャネルＭＯＳトランジスタ５０が設けられている。ＮチャネルＭＯＳトランジスタ５０のゲートにはクロック信号ＣＫが入力され、ＰチャネルＭＯＳトランジスタ４９のゲートには反転クロック信号ｎＣＫが入力されている。
【００１４】
このような構成のクロックドインバータ３６では、出力に係るトランジスタ４７〜５０が縦方向に繋がって電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されているため、電源電圧が低い場合には、各トランジスタ４７〜５０の抵抗値が増加し、大きな駆動電流を得ることができない。従って、クロックドインバータ３６によってクロック信号の発振が開始されるまでの時間を大幅に短縮化することができない。
【００１５】
本発明は、上記従来技術の課題に鑑みてなされたものであり、低電圧動作が可能であって、消費電力を大幅に削減することができると共に、発振開始時間を大幅に短縮化することができるクロック発振回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明のクロック発振回路は、水晶またはセラミックからなる振動子と、該振動子の一方端に入力部が接続され、他方端に出力部が接続された第１インバータと、該第１インバータと並列に接続された帰還抵抗と、該振動子の両端のそれぞれと接地電圧との間にそれぞれ接続されたコンデンサと、該第１インバータと並列に接続され、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータとを具備し、そのことにより上記目的が達成される。
【００１７】
前記第２インバータは、ソースが電源電圧に接続され、ドレインが前記第１インバータの出力部に接続されたＰチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが該第１インバータの出力部に接続されたＮチャネルトランジスタとを有し、電源投入時または発振動作開始時に該Ｐチャネルトランジスタおよび該Ｎチャネルトランジスタが導通状態となり、電源投入時または発振動作開始時から所定時間経過後に該Ｐチャネルトランジスタおよび該Ｎチャネルトランジスタが非導通状態となるように制御される。
【００１８】
好ましくは、前記第２インバータは、ソースが電源電圧に接続され、ドレインが前記第１インバータの出力部に接続された第１Ｐチャネルトランジスタと、ソースが電源電圧に接続され、ドレインが該第１Ｐチャネルトランジスタのゲートに接続された第２Ｐチャネルトランジスタと、入力端が該第１インバータの入力部に接続され、出力端が該第１Ｐチャネルトランジスタのゲートに接続された第１スイッチと、ソースが接地電圧に接続され、ドレインが該第１インバータの出力部に接続された第１Ｎチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが該第１Ｎチャネルトランジスタのゲートに接続された第２Ｎチャネルトランジスタと、入力端が該第１インバータの入力部に接続され、出力端が該第１Ｎチャネルトランジスタのゲートに接続された第２スイッチとを有し、該第２Ｐチャネルトランジスタのゲート、該第１スイッチおよび該第２スイッチに供給される第１制御信号は、電源投入時または発振動作開始時にハイレベルであって、電源投入時または発振動作開始時から所定時間経過後にローレベルに切り替えられ、該第２Ｎチャネルトランジスタのゲートに供給される第２制御信号は、電源投入時または発振開始時にローレベルであって、電源投入時または発振動作開始時から所定時間経過後にハイレベルに切り替えられる。
【００１９】
好ましくは、前記第１インバータは、電源電圧とＰチャネルトランジスタとの間、および接地電圧とＮチャネルトランジスタとの間の少なくとも一方に電流制限抵抗が接続されている。
【００２０】
好ましくは、前記第１インバータと並列に、複数の第２インバータが接続され、各第２インバータは、それぞれが電源投入時または発振動作開始時に動作を開始し、それぞれが異なる時間に動作を終了するように制御される。
【００２１】
以下に、本発明の作用について説明する。
【００２２】
本発明にあっては、第１インバータと並列に第２インバータを接続し、電源投入時または発振動作開始時には第１インバータと第２インバータとを動作させて発振開始時間を短縮化し、所定時間経過後に第２インバータの動作を停止させて消費電流を削減することができる。
【００２３】
第２インバータは、例えば、ソースが電源電圧に接続され、ドレインが第１インバータの出力部に接続された第１Ｐチャネルトランジスタと、ソースが電源電圧に接続され、ドレインが第１Ｐチャネルトランジスタのゲートに接続された第２Ｐチャネルトランジスタと、入力端が第１インバータの入力部に接続され、出力端が第１Ｐチャネルトランジスタのゲートに接続された第１スイッチと、ソースが接地電圧に接続され、ドレインが第１インバータの出力部に接続された第１Ｎチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが第１Ｎチャネルトランジスタのゲートに接続された第２Ｎチャネルトランジスタと、入力端が第１インバータの入力部に接続され、出力端が第１Ｎチャネルトランジスタのゲートに接続された第２スイッチとを有する構成とすることができる。そして、第２Ｐチャネルトランジスタのゲート、第１スイッチおよび第２スイッチに対して、電源投入時または発振動作開始時にハイレベルであって、電源投入時または発振動作開始時から所定時間経過後にローレベルに切り替えられる第１制御信号を入力し、第２Ｎチャネルトランジスタのゲートに対して、電源投入時または発振開始時にローレベルであって、電源投入時または発振動作開始時から所定時間経過後にハイレベルに切り替えられる第２制御信号を供給することによって、電源投入時または発振動作開始時に第２インバータを動作させ、所定時間経過後に第２インバータの動作を停止させることができる。この構成では、クロックドインバータを用いた従来のクロック発振回路のように、出力に係る第１Ｐチャネルトランジスタと第２Ｐチャネルトランジスタとが直列に接続されておらず、また、第１Ｎチャネルトランジスタと第２Ｎチャネルトランジスタとが直列に接続されていない。このため、トランジスタによる抵抗を小さくすることができ、電源電圧が低い場合でも、大きな駆動電流を得ることができる。従って、第２インバータによってクロック信号の発振が開始されるまでの時間を短縮化する効果が大きい。
【００２４】
また、製造ばらつきによって第１インバータを構成するトランジスタの駆動能力が変動すると、第１インバータの駆動電流を発振に必要とされる以上に大きくする必要が生じるため、消費電流の削減が容易ではなくなる。このような場合には、第１インバータを構成するＰチャネルトランジスタと電源電圧との間、およびＮチャネルトランジスタと接地電圧との間の少なくとも一方に電流制限抵抗を接続することが好ましい。第１インバータを構成するトランジスタの駆動能力を充分に大きくしておくことによって、製造ばらつきによってトランジスタの駆動能力が変動しても、電流制限抵抗によって消費電流を制限することが可能である。
【００２５】
さらに、電源投入時または発振動作開始時から所定時間経過後、発振途中に第２インバータの動作を終了させると、クロック発振回路の駆動電流が急激に減少して発振が停止してしまうおそれがある。このような場合には、第１インバータと並列に接続された第２インバータを複数設けて、各第２インバータを、それぞれが電源投入時または発振動作開始時に動作を開始し、それぞれが異なる時間に動作を終了するように制御することが好ましい。各第２インバータの動作を順次終了させることによって、クロック発振回路の駆動電流が緩やかに減少するため、クロック発振回路の駆動電流が急激に減少することによる発振停止を回避することができる。
【００２６】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面に基づいて説明する。
【００２７】
（実施形態１）
図１は、本発明の一実施形態であるクロック発振回路の構成を示す回路図である。
【００２８】
このクロック発振回路１００は、水晶またはセラミックからなる振動子１を有している。振動子１の一方端には第１インバータ５の入力部が接続され、他方端には第１インバータ５の出力部が接続されている。また、第１インバータ５と並列に、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータ６が接続されている。さらに、第１インバータ５および第２インバータ６と並列に帰還抵抗２が接続されており、この帰還抵抗２によって第１インバータ５および第２インバータ６にバイアス電圧が印加されるようになっている。振動子１の両端のそれぞれと接地電圧ＧＮＤとの間には、それぞれ、コンデンサ３および４が接続されており、これらのコンデンサ３および４は第１インバータ５および第２インバータ６から直接、または帰還抵抗２を介して充放電されるようになっている。
【００２９】
上記第２インバータ６にはＰチャネルＭＯＳトランジスタ７が設けられており、ＰチャネルＭＯＳトランジスタ７は、電源電圧ＶＤＤと第１インバータ５の出力部との間に、ソースが電源電圧ＶＤＤに接続され、ドレインが第１インバータ５の出力部に接続されている。ＰチャネルＭＯＳトランジスタ７のゲートは、入力端が第１インバータ５の入力部に接続されたスイッチ１１の出力端、およびソースが電源電圧ＶＤＤに接続されたＰチャネルＭＯＳトランジスタ９のドレインに接続されている。ＰチャネルＭＯＳトランジスタ９のゲートには制御信号として信号ＥＮ１が供給され、スイッチ１１には制御信号として信号ＥＮ１が供給されるようになっている。
【００３０】
また、上記第２インバータ６には、ＮチャネルＭＯＳトランジスタ８が設けられており、ＮチャネルＭＯＳトランジスタ８は、接地電圧ＧＮＤと第１インバータ５の出力部との間に、ソースが接地電圧ＧＮＤに接続され、ドレインが第１インバータ５の出力部に接続されたＮチャネルＭＯＳトランジスタ８が設けられている。ＮチャネルＭＯＳトランジスタ８のゲートは、入力端が第１インバータ５の入力部に接続されたスイッチ１２の出力端、およびソースが接地電圧ＧＮＤに接続されたＮチャネルＭＯＳトランジスタ１０のドレインに接続されている。ＮチャネルＭＯＳトランジスタ１０のゲートには制御信号として信号ｎＥＮ１が供給され、スイッチ１２には制御信号として信号ＥＮ１が供給されるようになっている。
【００３１】
以下に、このように構成された本実施形態のクロック発振回路１００の動作について説明する。
【００３２】
クロック発振回路１００において、電源投入時または発振動作開始時には、信号ＥＮ１はハイレベル、信号ｎＥＮ１はローレベルとなり、スイッチ１１およびスイッチ１２はそれぞれ導通状態（ＯＮ状態）となる。これによって、ＰチャネルＭＯＳトランジスタ９とＮチャネルＭＯＳトランジスタ１０はそれぞれ非導通状態（ＯＦＦ状態）となり、第２インバータ６は通常のインバータとして動作する。この状態では、第１インバータ５と第２インバータ６とが活性化（動作）しており、クロック発振回路１００が大電流で駆動されるため、第１インバータ５の出力部に接続されたクロック信号の出力部（図示せず）が所定の電圧レベルまで充電されるまでの時間を短くすることができ、クロック信号の発振開始までの時間が短縮化される。
【００３３】
次に、クロック信号の発振が開始され、ある程度、信号発振状態が安定した後、クロック発振回路１００の外部に設けられたＥＮ信号を制御する回路がクロック信号出力を検出して、その制御回路によって、信号ＥＮ１はローレベル、信号ｎＥＮ１はハイレベルに切り替えられ、スイッチ１１およびスイッチ１２はそれぞれ非導通状態となる。これによって、ＰチャネルＭＯＳトランジスタ９とＮチャネルＭＯＳトランジスタ１０はそれぞれ導通状態となり、ＰチャネルＭＯＳトランジスタ７のゲートはハイレベル、ＮチャネルＭＯＳトランジスタ８のゲートはローレベルとなるため、第２インバータ６は、インバータとして動作せず、クロック発振回路１００から分離された状態となる。この状態では、第２インバータ６に貫通電流が流れないため、クロック発振回路１００全体の消費電流が削減される。
【００３４】
一般に、所定時間のみ動作するように制御されるインバータとしては、上述した図７に示すような構成のクロックドインバータ３６が用いられる。しかしながら、図７に示すクロックドインバータ３６では、出力に係るトランジスタ４７〜５０が電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されているため、低電源電圧動作時には各トランジスタ４７〜５０の抵抗値が増大して大きな駆動電流を得ることができず、発振開始時間を大幅に短縮化することができない。
【００３５】
これに対して、本実施形態では、図１に示すように、制御信号ＥＮ１およびｎＥＮ１によって所定時間のみ動作するように制御される第２インバータ６において、ＰチャネルＭＯＳトランジスタ７とＮチャネルトランジスタ８とが電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されており、ＰチャネルＭＯＳトランジスタ９のドレインがＰチャネルＭＯＳトランジスタ７のゲートに接続され、ＮチャネルＭＯＳトランジスタ１０のドレインがＮチャネルＭＯＳトランジスタ８のゲートに接続されている。この構成では、出力に係るトランジスタ７〜１０が電源電圧ＶＤＤと接地電圧ＧＮＤとの間に直列に接続されていないため、低電源電圧動作時においても大きな駆動電流を得ることができ、発振開始時間を短縮化することができる。
【００３６】
本実施形態のクロック発振回路１００において、第１インバータ５としては、電源電圧ＶＤＤと接地電圧ＧＮＤとの間に、ソースが電源電圧ＶＤＤに接続されたＰチャネル型ＭＯＳトランジスタと、ソースが接地電圧ＧＮＤに接続されたＮチャネル型ＭＯＳトランジスタとが設けられ、第１インバータ５の入力部にＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタのゲートが接続され、第１インバータ５の出力部にＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタのドレインが接続された一般的な構成のインバータを用いることができる。
【００３７】
しかしながら、一般的な構成のインバータでは、トランジスタの製造ばらつきによって駆動能力が変動するおそれがあるため、第１インバータ５の駆動電流を発振に必要とされる駆動電流以上に大きくする必要があり、消費電流を削減することが容易ではない。
【００３８】
そこで、図１に示す第１インバータ５において、ＰチャネルＭＯＳトランジスタのソースと電源電圧ＶＤＤとの間、およびＮチャネルＭＯＳトランジスタのソースと接地電圧ＧＮＤとの間の少なくとも一方に、電流を制限するための抵抗を挿入した構成としてもよい。この構成について、以下に説明する。
【００３９】
図２は、本実施形態のクロック発振回路におけるインバータの構成例を示す回路図である。
【００４０】
このインバータ１５は、ＰチャネルＭＯＳトランジスタ１７のソースと電源電圧ＶＤＤとの間に電流制限抵抗１９が設けられ、ＮチャネルＭＯＳトランジスタ１８のソースと接地電圧ＧＮＤとの間に電流制限抵抗２０が設けられている。
【００４１】
このインバータ１５では、トランジスタの製造ばらつきによってトランジスタ１７および１８の駆動能力が変動しても、電流制限抵抗１９によって電源電圧ＶＤＤとＰチャネルＭＯＳトランジスタ１７との間に流れる電流が制限され、電流制限抵抗２０によって接地電圧ＧＮＤとＮチャネルＭＯＳトランジスタ１８との間に流れる電流が制限されるため、トランジスタ１７および１８の駆動能力を充分に大きく設定しておくことができる。また、電流制限抵抗の抵抗値は、トランジスタの駆動能力に比べて、製造ばらつきが小さいため、容易に安定した駆動電流を得ることができる。
【００４２】
本実施形態のクロック発振回路１００において、図１に示す第２インバータ６を活性化（動作）状態から非活性化（停止）状態に切り替えることにより、クロック信号の発振が停止してしまう不具合が生じることがある。このような場合には、複数個の第２インバータ６を第１インバータ５と並列に接続して、各第２インバータ６を、所定時間毎に順次、活性化状態から非活性化状態に切り替えるように制御することもできる。この構成について、以下の実施形態２において説明する。
【００４３】
（実施形態２）
図３は、本実施形態のクロック発振回路の構成を示す回路図である。なお、この図３では、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータを３個並列に接続した例を示しているが、インバータの数はこれに限定されるものではない。
【００４４】
このクロック発振回路２００は、水晶またはセラミックからなる振動子２１を有している。振動子２１の一方端には第１インバータ２５の入力部が接続され、他方端には第１インバータ２５の出力部が接続されている。また、第１インバータ２５と並列に、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータ２６〜２８が接続されている。さらに、各インバータ２５〜２８と並列に帰還抵抗２が接続されており、この帰還抵抗２２によって各インバータ２５〜２８にバイアス電圧が印加されるようになっている。振動子２１の両端のそれぞれと接地電圧ＧＮＤとの間には、それぞれ、コンデンサ２３および２４が接続されており、これらのコンデンサ２３および２４は、各インバータ２５〜２８から直接、または帰還抵抗２２を介して充放電されるようになっている。
【００４５】
上記第２インバータ２６は、信号ＥＮ１がハイレベルのときにインバータとして動作し、信号ＥＮ１がローレベルのときにクロック発振回路２００から分離される。同様に、第２インバータ２７は信号ＥＮ２がハイレベルのときにインバータとして動作し、第２インバータ２８はＥＮ３がハイレベルのときにインバータとして動作する。各第２インバータ２６〜２８の構成は、図１に示す第２インバータ６と同様である。
【００４６】
以下に、このように構成された本実施形態のクロック発振回路２００の動作について説明する。
【００４７】
図４は、本実施形態のクロック発振回路の動作を説明するための信号波形図である。この図４では信号ＥＮ１、ＥＮ２およびＥＮ３を示しており、信号信号ｎＥＮ１、ｎＥＮ２およびｎＥＮ３は、信号ＥＮ１、ＥＮ２およびＥＮ３のローレベルとハイレベルとを反転させた信号とする。
【００４８】
クロック発振回路２００において、電源投入時または発振動作開始時（時刻０）には、信号ＥＮ１、ＥＮ２およびＥＮ３はそれぞれハイレベル、信号ｎＥＮ１、ｎＥＮ２およびｎＥＮ３はそれぞれローレベルとなり、第２インバータ２６〜２８は、それぞれ通常のインバータとして動作する。この状態では、第１インバータ２５と第２インバータ２６〜２８とが活性化（動作）しており、クロック発振回路２００が大電流で駆動されるため、クロック信号の発振開始時間が短縮化される。
【００４９】
次に、クロック信号の発振が開始され、ある程度、信号発振状態が安定した後（時刻Ｔ１）、信号ＥＮ１はローレベル、信号ｎＥＮ１はハイレベルに切り替えられる。この状態では、第２インバータ２６はインバータとして動作せず、クロック発振回路２００から分離された状態となる。
【００５０】
次に、一定時間が経過した後（時刻Ｔ２）、信号ＥＮ２はローレベル、信号ｎＥＮ２はハイレベルに切り替えられる。この状態では、第２インバータ２７はインバータとして動作せず、クロック発振回路２００から分離された状態となる。
【００５１】
さらに一定時間が経過した後（時刻Ｔ３）、信号ＥＮ３はローレベル、信号ｎＥＮ３はハイレベルに切り替えられる。この状態では、第２インバータ２８はインバータとして動作せず、クロック発振回路２００から分離された状態となる。
【００５２】
このように、本実施形態のクロック発振回路２００においては、所定時間のみ動作するように制御される第２インバータ２６〜２８を順次、クロック発振回路２００から分離することにより、駆動電流が緩やかに減少するため、急激な駆動電流の減少によるクロック信号の発振停止を回避することができる。また、時刻Ｔ３において、第２インバータ２６〜２８がクロック発振回路２００から分離された状態となるため、時刻Ｔ３以降はクロック発振回路全体の消費電流が削減される。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、第１インバータと並列に第２インバータを接続し、電源投入時または発振動作開始時には第１インバータと第２インバータとを動作させて発振開始時間を短縮化し、所定時間経過後に第２インバータの動作を停止させて消費電流を削減することができる。また、第２インバータは、クロックドインバータを用いた従来のクロック発振回路のように、出力に係るトランジスタが電源電圧と接地電圧との間に直列に接続されていないため、トランジスタによる抵抗を小さくすることができ、低電源電圧動作時でも、大きな駆動電流によって発振開始時間の短縮化を図ることができる。従って、本発明によれば、消費電流の削減、発振開始時間の短縮化、および低電圧動作の全てを実現することができるクロック発振回路を提供することが可能となる。
【００５４】
また、第１インバータを構成するＰチャネルトランジスタと電源電圧との間、およびＮチャネルトランジスタと接地電圧との間の少なくとも一方に電流制限抵抗を設けることによって、製造ばらつきによってトランジスタの駆動能力が変動しても、電流制限抵抗によって消費電流を制限して、安定した駆動電流を得ることが可能である。
【００５５】
さらに、第１インバータと並列に接続された第２インバータを複数設けて、各第２インバータを、所定の時間毎に順次動作を終了するように制御することによって、クロック発振回路の駆動電流を緩やかに減少させることができ、クロック発振回路の駆動電流が急激に減少することによる発振停止を回避することが可能となる。
【図面の簡単な説明】
【図１】実施形態１のクロック発振回路の構成を示す回路図である。
【図２】実施形態１のクロック発振回路における電流制限抵抗を設けたインバータの構成を示す回路図である。
【図３】実施形態２のクロック発振回路の構成を示す回路図である。
【図４】実施形態２のクロック発振回路の動作について説明するための信号波形図である。
【図５】従来のクロック発振回路の構成例を示す回路図である。
【図６】従来のクロック発振回路の他の構成例を示す回路図である。
【図７】従来のクロック発振回路におけるクロックドインバータの構成を示す回路図である。
【符号の説明】
１、２１、３１　　振動子
２、２２、３２　　帰還抵抗
３、４、２３、２４、３２、３３、３４　　コンデンサ
５、１５、２５、３５　　第１インバータ
６、２６、２７、２８　　所定時間のみ動作するように制御される第２インバータ
７、９、１７、４７、４９　　ＰチャネルＭＯＳトランジスタ
８、１０、１８、４８、５０　　　ＮチャネルＭＯＳトランジスタ
１１、１２　　スイッチ
１９、２０　　電流制限抵抗
３６　　クロックドインバータ
１００、２００、３００、４００　　クロック信号発生回路[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a clock oscillation circuit that generates a clock signal using a vibrator made of crystal or ceramic.
[0002]
[Prior art]
Conventionally, a clock oscillation circuit using a vibrator made of crystal or ceramic has been known.
[0003]
FIG. 5 is a circuit diagram showing a configuration of a conventional clock oscillation circuit.
[0004]
This clock oscillation circuit 300 has a vibrator 31 made of crystal or ceramic. The input part of the inverter 35 is connected to one end of the vibrator 31, and the output part of the inverter 35 is connected to the other end. A feedback resistor 32 is connected in parallel with the inverter 35, and a bias voltage is applied to the inverter 35 by the feedback resistor 32. Capacitors 33 and 34 are connected between both ends of the vibrator 31 and the ground voltage GND, respectively. These capacitors 33 and 34 are charged directly from the inverter 35 or via the feedback resistor 32. It is designed to be discharged.
[0005]
In the conventional clock oscillation circuit 300 configured as described above, by increasing the driving capability of the inverter 35, the time until the oscillation of the clock signal starts can be shortened. However, when the driving capability of the inverter 35 is increased, there is a problem that the current consumption of the clock oscillation circuit 300 increases.
[0006]
In order to shorten the oscillation start time and reduce current consumption, for example, Japanese Patent Laid-Open No. 4-200009 proposes a clock oscillation circuit using a clocked inverter that operates only for a predetermined time from the start of the oscillation operation. Have been.
[0007]
FIG. 7 is a circuit diagram showing a configuration of a conventional clock oscillation circuit using a clocked inverter.
[0008]
In the clock oscillation circuit 400, an inverter 35, a feedback resistor 32, and a clocked inverter 36 are connected in parallel with the vibrator 31 made of crystal or ceramic. The clocked inverter 36 is controlled by the control signal EN1. When the oscillation operation starts, the clocked inverter 36 is operated by the control signal EN1 and the operation of the clocked inverter 36 is ended by the control signal EN1 after a predetermined time has elapsed.
[0009]
As described above, at the start of the oscillation operation, the time until the oscillation of the clock signal is started by operating the inverter 35 and the clocked inverter 36 can be reduced, and thereafter, the operation of the clocked inverter 36 is stopped. Therefore, current consumption can be reduced.
[0010]
[Problems to be solved by the invention]
However, in the conventional clock oscillation circuit 400 shown in FIG. 6, when the power supply voltage is low, the driving capability of the clocked inverter 36 is greatly reduced. Therefore, it is necessary to achieve both low power supply voltage operation and shortened oscillation start time. Is not easy.
[0011]
Hereinafter, this problem will be described in more detail.
[0012]
FIG. 7 is a circuit diagram showing a configuration of a general clocked inverter.
[0013]
The clocked inverter 36 has a P-channel MOS transistor 47 and an N-channel MOS transistor 48 each having a gate connected to the input unit IN and a drain connected to the output unit OUT. Further, a P-channel MOS transistor 49 is connected between the power supply voltage VDD and the P-channel MOS transistor 47, and an N-channel MOS transistor 50 is provided between the ground voltage GND and the N-channel MOS transistor 48. The gate of the N-channel MOS transistor 50 receives the clock signal CK, and the gate of the P-channel MOS transistor 49 receives the inverted clock signal nCK.
[0014]
In the clocked inverter 36 having such a configuration, the output transistors 47 to 50 are connected in the vertical direction and connected in series between the power supply voltage VDD and the ground voltage GND. In addition, the resistance values of the transistors 47 to 50 increase, and a large driving current cannot be obtained. Therefore, the time required for the clocked inverter 36 to start oscillating the clock signal cannot be significantly reduced.
[0015]
The present invention has been made in view of the above-described problems of the related art, and can operate at a low voltage, can significantly reduce power consumption, and can significantly shorten the oscillation start time. It is an object of the present invention to provide a clock oscillation circuit that can be used.
[0016]
[Means for Solving the Problems]
A clock oscillation circuit according to the present invention includes a vibrator made of crystal or ceramic, a first inverter having an input connected to one end of the vibrator, and an output connected to the other end, and a parallel connection with the first inverter. , A capacitor connected between each of both ends of the vibrator and the ground voltage, connected in parallel with the first inverter, and starts operation when power is turned on or when oscillation starts. A second inverter which is controlled so as to end the operation when a predetermined time elapses after power-on or the start of the oscillating operation, whereby the object is achieved.
[0017]
The second inverter has a source connected to the power supply voltage, a drain connected to the output of the first inverter, a P-channel transistor connected to the ground, a source connected to the ground, and a drain connected to the output of the first inverter. An N-channel transistor connected thereto, wherein the P-channel transistor and the N-channel transistor are turned on when power is turned on or when an oscillation operation is started, and the P-channel transistor is turned on when a predetermined time elapses after the power is turned on or when the oscillation operation is started. And the N-channel transistor is controlled to be non-conductive.
[0018]
Preferably, the second inverter has a source connected to the power supply voltage, a drain connected to the output of the first inverter, a first P-channel transistor, a source connected to the power supply voltage, and a drain connected to the first P-channel. A second P-channel transistor connected to the gate of the transistor; a first switch having an input connected to the input of the first inverter and an output connected to the gate of the first P-channel transistor; A first N-channel transistor having a drain connected to the output of the first inverter; a second N-channel transistor having a source connected to the ground voltage and a drain connected to the gate of the first N-channel transistor; An input terminal is connected to an input of the first inverter, and an output terminal is connected to the first N-channel transformer. A second switch connected to the gate of the transistor, the first control signal supplied to the gate of the second P-channel transistor, the first switch, and the first switch supplied to the second switch when power is turned on or when an oscillation operation is started. It is at a high level and is switched to a low level after a lapse of a predetermined time from the power-on or the start of the oscillation operation, and the second control signal supplied to the gate of the second N-channel transistor becomes low at the power-on or the start of the oscillation. Level, and is switched to a high level after a predetermined time has elapsed since power-on or the start of the oscillation operation.
[0019]
Preferably, in the first inverter, a current limiting resistor is connected to at least one of between a power supply voltage and a P-channel transistor and between a ground voltage and an N-channel transistor.
[0020]
Preferably, a plurality of second inverters are connected in parallel with the first inverter, and each of the second inverters starts operating when power is turned on or when an oscillation operation starts, and ends operating at different times. Is controlled as follows.
[0021]
Hereinafter, the operation of the present invention will be described.
[0022]
According to the present invention, the second inverter is connected in parallel with the first inverter, and when the power is turned on or when the oscillation operation is started, the first inverter and the second inverter are operated to reduce the oscillation start time, and the predetermined time elapses. Later, the operation of the second inverter can be stopped to reduce current consumption.
[0023]
The second inverter has, for example, a first P-channel transistor having a source connected to the power supply voltage and a drain connected to the output of the first inverter, and a source connected to the power supply voltage and a drain connected to the gate of the first P-channel transistor. A connected second P-channel transistor, a first switch having an input connected to the input of the first inverter, an output connected to the gate of the first P-channel transistor, a source connected to the ground voltage, and a drain connected to the ground. A first N-channel transistor connected to the output of the first inverter; a second N-channel transistor having a source connected to the ground voltage and a drain connected to the gate of the first N-channel transistor; and an input terminal connected to the input of the first inverter. And the output terminal is connected to the gate of the first N-channel transistor. It can be configured to have a second switch. The gate of the second P-channel transistor, the first switch, and the second switch are at a high level when power is turned on or when an oscillation operation is started, and are turned to a low level after a predetermined time has elapsed since the power is turned on or the oscillation operation is started. A first control signal to be switched is input, and the gate of the second N-channel transistor is switched to a low level when power is turned on or when oscillation is started, and is switched to a high level after a predetermined time has elapsed from power on or when oscillation is started. By supplying the second control signal, the second inverter can be operated when the power is turned on or when the oscillation operation starts, and the operation of the second inverter can be stopped after a predetermined time has elapsed. In this configuration, unlike the conventional clock oscillation circuit using the clocked inverter, the first P-channel transistor and the second P-channel transistor related to the output are not connected in series, and the first N-channel transistor and the second N-channel transistor are not connected. The channel transistor is not connected in series. Therefore, the resistance of the transistor can be reduced, and a large driving current can be obtained even when the power supply voltage is low. Therefore, the effect of shortening the time until the clock signal starts to be oscillated by the second inverter is significant.
[0024]
Further, if the driving capability of the transistor forming the first inverter fluctuates due to manufacturing variations, it is necessary to increase the driving current of the first inverter beyond that required for oscillation, so that it is not easy to reduce the current consumption. In such a case, it is preferable to connect a current limiting resistor to at least one of between the P-channel transistor and the power supply voltage constituting the first inverter and between the N-channel transistor and the ground voltage. By sufficiently increasing the driving capability of the transistor constituting the first inverter, even if the driving capability of the transistor fluctuates due to manufacturing variations, it is possible to limit the current consumption by the current limiting resistor.
[0025]
Further, when the operation of the second inverter is terminated during the oscillation after a predetermined time has elapsed from the time of power-on or the start of the oscillation operation, the drive current of the clock oscillation circuit may be sharply reduced and the oscillation may be stopped. . In such a case, a plurality of second inverters connected in parallel with the first inverter are provided, and each of the second inverters starts operating when the power is turned on or when the oscillation operation starts, and each of the second inverters starts at a different time. It is preferable to control so as to end the operation. By sequentially terminating the operations of the respective second inverters, the drive current of the clock oscillation circuit gradually decreases, so that it is possible to avoid the oscillation stop due to the sharp decrease in the drive current of the clock oscillation circuit.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
[0027]
(Embodiment 1)
FIG. 1 is a circuit diagram showing a configuration of a clock oscillation circuit according to one embodiment of the present invention.
[0028]
This clock oscillation circuit 100 has a vibrator 1 made of quartz or ceramic. The input part of the first inverter 5 is connected to one end of the vibrator 1, and the output part of the first inverter 5 is connected to the other end. In parallel with the first inverter 5, a second inverter 6 controlled to start operation when power is turned on or when an oscillation operation is started, and to end operation when a predetermined time has elapsed after power-on or when the oscillation operation is started is provided. It is connected. Further, a feedback resistor 2 is connected in parallel with the first inverter 5 and the second inverter 6, and a bias voltage is applied to the first inverter 5 and the second inverter 6 by the feedback resistor 2. Capacitors 3 and 4 are connected between both ends of the vibrator 1 and the ground voltage GND, respectively. These capacitors 3 and 4 are either directly from the first inverter 5 and the second inverter 6 or fed back. Charge and discharge are performed via the resistor 2.
[0029]
The second inverter 6 is provided with a P-channel MOS transistor 7. The P-channel MOS transistor 7 has a source connected to the power supply voltage VDD between the power supply voltage VDD and the output of the first inverter 5, The drain is connected to the output of the first inverter 5. The gate of the P-channel MOS transistor 7 is connected to the output terminal of the switch 11 whose input terminal is connected to the input portion of the first inverter 5 and to the drain of the P-channel MOS transistor 9 whose source is connected to the power supply voltage VDD. I have. The gate of the P-channel MOS transistor 9 is supplied with the signal EN1 as a control signal, and the switch 11 is supplied with the signal EN1 as a control signal.
[0030]
The second inverter 6 is provided with an N-channel MOS transistor 8. The N-channel MOS transistor 8 has a source connected to the ground voltage GND between the ground voltage GND and the output of the first inverter 5. There is provided an N-channel MOS transistor 8 which is connected and whose drain is connected to the output of the first inverter 5. The gate of the N-channel MOS transistor 8 is connected to the output terminal of the switch 12 whose input terminal is connected to the input part of the first inverter 5, and to the drain of the N-channel MOS transistor 10 whose source is connected to the ground voltage GND. I have. A signal nEN1 is supplied as a control signal to the gate of the N-channel MOS transistor 10, and a signal EN1 is supplied to the switch 12 as a control signal.
[0031]
Hereinafter, the operation of the clock oscillation circuit 100 according to the present embodiment thus configured will be described.
[0032]
In the clock oscillation circuit 100, when power is turned on or when an oscillation operation is started, the signal EN1 is at a high level, the signal nEN1 is at a low level, and the switches 11 and 12 are each in a conductive state (ON state). Thereby, P-channel MOS transistor 9 and N-channel MOS transistor 10 are each turned off (OFF state), and second inverter 6 operates as a normal inverter. In this state, the first inverter 5 and the second inverter 6 are activated (operating), and the clock oscillation circuit 100 is driven by a large current, so that the clock signal connected to the output of the first inverter 5 Can be shortened until the output unit (not shown) is charged to a predetermined voltage level, and the time until the start of oscillation of the clock signal is shortened.
[0033]
Next, the oscillation of the clock signal is started, and after the signal oscillation state is stabilized to some extent, a circuit for controlling the EN signal provided outside the clock oscillation circuit 100 detects the clock signal output, and the control circuit detects the clock signal output. , The signal EN1 is switched to the low level, the signal nEN1 is switched to the high level, and the switch 11 and the switch 12 are turned off. As a result, the P-channel MOS transistor 9 and the N-channel MOS transistor 10 are turned on, and the gate of the P-channel MOS transistor 7 is at a high level and the gate of the N-channel MOS transistor 8 is at a low level. , Does not operate as an inverter and is separated from the clock oscillation circuit 100. In this state, since no through current flows through the second inverter 6, the current consumption of the entire clock oscillation circuit 100 is reduced.
[0034]
Generally, a clocked inverter 36 having a configuration as shown in FIG. 7 described above is used as an inverter that is controlled to operate only for a predetermined time. However, in the clocked inverter 36 shown in FIG. 7, the transistors 47 to 50 related to the output are connected in series between the power supply voltage VDD and the ground voltage GND. The resistance value increases, so that a large drive current cannot be obtained, and the oscillation start time cannot be significantly reduced.
[0035]
On the other hand, in the present embodiment, as shown in FIG. 1, in the second inverter 6 controlled to operate only for a predetermined time by the control signals EN1 and nEN1, the P-channel MOS transistor 7, the N-channel transistor 8, Are connected in series between power supply voltage VDD and ground voltage GND, the drain of P-channel MOS transistor 9 is connected to the gate of P-channel MOS transistor 7, and the drain of N-channel MOS transistor 10 is an N-channel MOS transistor. 8 gates. In this configuration, since the transistors 7 to 10 related to the output are not connected in series between the power supply voltage VDD and the ground voltage GND, a large drive current can be obtained even at a low power supply voltage operation, and the oscillation start time Can be shortened.
[0036]
In the clock oscillation circuit 100 of the present embodiment, the first inverter 5 includes, between the power supply voltage VDD and the ground voltage GND, a P-channel MOS transistor having a source connected to the power supply voltage VDD, and a source connected to the ground voltage GND. Is connected to the input of the first inverter 5, the gates of the P-channel MOS transistor and the N-channel MOS transistor are connected, and the output of the first inverter 5 is connected to the P-channel MOS transistor. An inverter having a general configuration in which the drains of the MOS transistor and the N-channel MOS transistor are connected can be used.
[0037]
However, in an inverter having a general configuration, the driving capability may fluctuate due to manufacturing variations of transistors. Therefore, the driving current of the first inverter 5 needs to be larger than the driving current required for oscillation. It is not easy to reduce the current.
[0038]
Therefore, in the first inverter 5 shown in FIG. 1, the current is limited to at least one between the source of the P-channel MOS transistor and the power supply voltage VDD and between the source of the N-channel MOS transistor and the ground voltage GND. May be inserted. This configuration will be described below.
[0039]
FIG. 2 is a circuit diagram illustrating a configuration example of an inverter in the clock oscillation circuit according to the present embodiment.
[0040]
In inverter 15, current limiting resistor 19 is provided between the source of P channel MOS transistor 17 and power supply voltage VDD, and current limiting resistor 20 is provided between the source of N channel MOS transistor 18 and ground voltage GND. ing.
[0041]
In inverter 15, even if the driving capabilities of transistors 17 and 18 fluctuate due to manufacturing variations of the transistors, the current flowing between power supply voltage VDD and P-channel MOS transistor 17 is limited by current limiting resistor 19, Since the current flowing between ground voltage GND and N-channel MOS transistor 18 is restricted by 20, the driving capability of transistors 17 and 18 can be set sufficiently large. In addition, since the resistance value of the current limiting resistor has less variation in manufacturing than the driving capability of the transistor, a stable driving current can be easily obtained.
[0042]
In the clock oscillation circuit 100 of the present embodiment, switching the second inverter 6 shown in FIG. 1 from the activated (operating) state to the inactivated (stopped) state causes a problem that the oscillation of the clock signal is stopped. Sometimes. In such a case, a plurality of second inverters 6 are connected in parallel with the first inverters 5, and each of the second inverters 6 is sequentially switched from an activated state to an inactivated state at predetermined time intervals. Can also be controlled. This configuration will be described in a second embodiment below.
[0043]
(Embodiment 2)
FIG. 3 is a circuit diagram showing a configuration of the clock oscillation circuit of the present embodiment. In FIG. 3, three second inverters are controlled in parallel so that the operation starts when the power is turned on or when the oscillation operation is started, and ends after a predetermined time has elapsed from the time when the power is turned on or when the oscillation operation is started. Although an example of connection is shown, the number of inverters is not limited to this.
[0044]
This clock oscillation circuit 200 has a vibrator 21 made of crystal or ceramic. The input part of the first inverter 25 is connected to one end of the vibrator 21, and the output part of the first inverter 25 is connected to the other end. In parallel with the first inverter 25, the second inverters 26 to 26 are controlled to start operation when power is turned on or when an oscillation operation is started, and to end the operation after a predetermined time has elapsed since the power is turned on or when the oscillation operation is started. 28 are connected. Further, a feedback resistor 2 is connected in parallel with each of the inverters 25 to 28, and a bias voltage is applied to each of the inverters 25 to 28 by the feedback resistor 22. Capacitors 23 and 24 are connected between both ends of the vibrator 21 and the ground voltage GND, respectively. These capacitors 23 and 24 are connected directly from the inverters 25 to 28 or through the feedback resistor 22. It is designed to be charged and discharged through the battery.
[0045]
The second inverter 26 operates as an inverter when the signal EN1 is at a high level, and is separated from the clock oscillation circuit 200 when the signal EN1 is at a low level. Similarly, the second inverter 27 operates as an inverter when the signal EN2 is at a high level, and the second inverter 28 operates as an inverter when the signal EN3 is at a high level. The configuration of each of the second inverters 26 to 28 is the same as that of the second inverter 6 shown in FIG.
[0046]
Hereinafter, the operation of the clock oscillation circuit 200 thus configured according to the present embodiment will be described.
[0047]
FIG. 4 is a signal waveform diagram for explaining the operation of the clock oscillation circuit of the present embodiment. FIG. 4 shows signals EN1, EN2, and EN3, and signal signals nEN1, nEN2, and nEN3 are signals obtained by inverting the low and high levels of signals EN1, EN2, and EN3.
[0048]
In the clock oscillation circuit 200, when the power is turned on or when the oscillation operation starts (time 0), the signals EN1, EN2 and EN3 are each at a high level, the signals nEN1, nEN2 and nEN3 are at a low level, and the second inverters 26 to 28 Operate as normal inverters. In this state, the first inverter 25 and the second inverters 26 to 28 are activated (operated), and the clock oscillation circuit 200 is driven by a large current, so that the oscillation start time of the clock signal is shortened. .
[0049]
Next, oscillation of the clock signal is started, and after the signal oscillation state is stabilized to some extent (time T1), the signal EN1 is switched to a low level and the signal nEN1 is switched to a high level. In this state, the second inverter 26 does not operate as an inverter and is separated from the clock oscillation circuit 200.
[0050]
Next, after a certain time has elapsed (time T2), the signal EN2 is switched to a low level and the signal nEN2 is switched to a high level. In this state, the second inverter 27 does not operate as an inverter and is separated from the clock oscillation circuit 200.
[0051]
After a further elapse of a certain time (time T3), the signal EN3 is switched to a low level and the signal nEN3 is switched to a high level. In this state, the second inverter 28 does not operate as an inverter and is separated from the clock oscillation circuit 200.
[0052]
As described above, in the clock oscillation circuit 200 of the present embodiment, the drive current is gradually reduced by sequentially separating the second inverters 26 to 28 controlled to operate only for a predetermined time from the clock oscillation circuit 200. Therefore, it is possible to avoid a stop of the oscillation of the clock signal due to a sharp decrease in the drive current. Further, at time T3, the second inverters 26 to 28 are separated from the clock oscillation circuit 200, so that the current consumption of the entire clock oscillation circuit is reduced after time T3.
[0053]
【The invention's effect】
As described above, according to the present invention, the second inverter is connected in parallel with the first inverter, and the first inverter and the second inverter are operated when the power is turned on or when the oscillation operation is started, so that the oscillation start time is reduced. The operation of the second inverter is stopped after the elapse of a predetermined time, and the current consumption can be reduced. Further, in the second inverter, unlike a conventional clock oscillation circuit using a clocked inverter, since a transistor related to output is not connected in series between a power supply voltage and a ground voltage, the resistance of the transistor is reduced. Therefore, even at the time of low power supply voltage operation, the oscillation start time can be shortened by a large drive current. Therefore, according to the present invention, it is possible to provide a clock oscillation circuit capable of realizing all of reduction of current consumption, shortening of oscillation start time, and low-voltage operation.
[0054]
Further, by providing a current limiting resistor between at least one of the P-channel transistor and the power supply voltage constituting the first inverter and between the N-channel transistor and the ground voltage, the driving capability of the transistor fluctuates due to manufacturing variations. However, the current consumption can be limited by the current limiting resistor, and a stable drive current can be obtained.
[0055]
Further, by providing a plurality of second inverters connected in parallel with the first inverter and controlling each of the second inverters to end the operation sequentially at predetermined time intervals, the drive current of the clock oscillation circuit is moderated. The oscillation can be prevented from being stopped due to a sharp decrease in the driving current of the clock oscillation circuit.
[Brief description of the drawings]
FIG. 1 is a circuit diagram illustrating a configuration of a clock oscillation circuit according to a first embodiment.
FIG. 2 is a circuit diagram showing a configuration of an inverter provided with a current limiting resistor in the clock oscillation circuit according to the first embodiment.
FIG. 3 is a circuit diagram illustrating a configuration of a clock oscillation circuit according to a second embodiment.
FIG. 4 is a signal waveform diagram for describing an operation of the clock oscillation circuit according to the second embodiment.
FIG. 5 is a circuit diagram showing a configuration example of a conventional clock oscillation circuit.
FIG. 6 is a circuit diagram showing another configuration example of a conventional clock oscillation circuit.
FIG. 7 is a circuit diagram showing a configuration of a clocked inverter in a conventional clock oscillation circuit.
[Explanation of symbols]
1, 21, 31 vibrator
2, 22, 32 feedback resistor
3, 4, 23, 24, 32, 33, 34 capacitors
5, 15, 25, 35 First inverter
6, 26, 27, 28 Second inverter controlled to operate only for a predetermined time
7, 9, 17, 47, 49 P-channel MOS transistors
8, 10, 18, 48, 50 N-channel MOS transistors
11, 12 switch
19, 20 Current limiting resistor
36 Clocked inverter
100, 200, 300, 400 clock signal generation circuit

Claims (5)

水晶またはセラミックからなる振動子と、
該振動子の一方端に入力部が接続され、他方端に出力部が接続された第１インバータと、
該第１インバータと並列に接続された帰還抵抗と、
該振動子の両端のそれぞれと接地電圧との間にそれぞれ接続されたコンデンサと、
該第１インバータと並列に接続され、電源投入時または発振動作開始時に動作を開始し、電源投入時または発振動作開始時から所定時間経過後に動作を終了するように制御される第２インバータとを具備するクロック発振回路。A vibrator made of quartz or ceramic;
A first inverter having an input connected to one end of the vibrator and an output connected to the other end;
A feedback resistor connected in parallel with the first inverter;
Capacitors respectively connected between both ends of the vibrator and a ground voltage,
A second inverter that is connected in parallel with the first inverter, starts operation when power is turned on or starts an oscillating operation, and is controlled so as to end operation when a predetermined time has elapsed from power on or when the oscillating operation starts. Clock oscillation circuit provided. 前記第２インバータは、ソースが電源電圧に接続され、ドレインが前記第１インバータの出力部に接続されたＰチャネルトランジスタと、
ソースが接地電圧に接続され、ドレインが該第１インバータの出力部に接続されたＮチャネルトランジスタとを有し、
電源投入時または発振動作開始時に該Ｐチャネルトランジスタおよび該Ｎチャネルトランジスタが導通状態となり、電源投入時または発振動作開始時から所定時間経過後に該Ｐチャネルトランジスタおよび該Ｎチャネルトランジスタが非導通状態となるように制御される請求項１に記載のクロック発振回路。A second P-channel transistor having a source connected to a power supply voltage and a drain connected to an output of the first inverter;
An N-channel transistor having a source connected to the ground voltage and a drain connected to the output of the first inverter;
The P-channel transistor and the N-channel transistor are turned on when the power is turned on or when the oscillation operation is started, and the P-channel transistor and the N-channel transistor are turned off after a lapse of a predetermined time from when the power is turned on or when the oscillation operation is started. 2. The clock oscillation circuit according to claim 1, wherein the clock oscillation circuit is controlled as follows. 前記第２インバータは、ソースが電源電圧に接続され、ドレインが前記第１インバータの出力部に接続された第１Ｐチャネルトランジスタと、ソースが電源電圧に接続され、ドレインが該第１Ｐチャネルトランジスタのゲートに接続された第２Ｐチャネルトランジスタと、入力端が該第１インバータの入力部に接続され、出力端が該第１Ｐチャネルトランジスタのゲートに接続された第１スイッチと、
ソースが接地電圧に接続され、ドレインが該第１インバータの出力部に接続された第１Ｎチャネルトランジスタと、ソースが接地電圧に接続され、ドレインが該第１Ｎチャネルトランジスタのゲートに接続された第２Ｎチャネルトランジスタと、入力端が該第１インバータの入力部に接続され、出力端が該第１Ｎチャネルトランジスタのゲートに接続された第２スイッチとを有し、
該第２Ｐチャネルトランジスタのゲート、該第１スイッチおよび該第２スイッチに供給される第１制御信号は、電源投入時または発振動作開始時にハイレベルであって、電源投入時または発振動作開始時から所定時間経過後にローレベルに切り替えられ、該第２Ｎチャネルトランジスタのゲートに供給される第２制御信号は、電源投入時または発振開始時にローレベルであって、電源投入時または発振動作開始時から所定時間経過後にハイレベルに切り替えられる請求項１に記載のクロック発振回路。The second inverter has a source connected to the power supply voltage, a drain connected to the output of the first inverter, a first P-channel transistor, a source connected to the power supply voltage, and a drain connected to the gate of the first P-channel transistor. A first switch having an input connected to the input of the first inverter, and an output connected to the gate of the first P-channel transistor;
A first N-channel transistor having a source connected to the ground voltage and a drain connected to the output of the first inverter, and a second N-channel transistor having a source connected to the ground voltage and a drain connected to the gate of the first N-channel transistor A channel transistor, a second switch having an input connected to the input of the first inverter, and an output connected to the gate of the first N-channel transistor;
The first control signal supplied to the gate of the second P-channel transistor, the first switch, and the second switch is at a high level when power is turned on or when an oscillation operation is started. The second control signal, which is switched to a low level after a lapse of a predetermined time and is supplied to the gate of the second N-channel transistor, is at a low level at the time of power-on or at the start of oscillation, and is at a predetermined level after power-on or at the start of oscillation. 2. The clock oscillation circuit according to claim 1, wherein the clock oscillation circuit is switched to a high level after a lapse of time. 前記第１インバータは、電源電圧とＰチャネルトランジスタとの間、および接地電圧とＮチャネルトランジスタとの間の少なくとも一方に電流制限抵抗が接続されている請求項１に記載のクロック発振回路。2. The clock oscillation circuit according to claim 1, wherein the first inverter has a current limiting resistor connected to at least one of between a power supply voltage and a P-channel transistor and between a ground voltage and an N-channel transistor. 前記第１インバータと並列に、複数の第２インバータが接続され、各第２インバータは、それぞれが電源投入時または発振動作開始時に動作を開始し、それぞれが異なる時間に動作を終了するように制御される請求項１に記載のクロック発振回路。A plurality of second inverters are connected in parallel with the first inverter, and each of the second inverters is controlled to start operation when power is turned on or to start an oscillation operation, and to end operations at different times. The clock oscillation circuit according to claim 1, wherein
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