JP2004039670A - リード挿入型半導体素子の製造方法 - Google Patents
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Abstract
【解決手段】第1のリードと、この第1のリードに搭載された半導体チップと、前記第1のリードと離間して段違いに配置された第2のリードと、前記第1のリードと前記第2のリードとを接続するボンディングワイヤと、前記半導体チップ及び該半導体チップの搭載部分を少なくとも樹脂封止する外囲器とを具備するリード挿入型半導体素子の製造方法において、前記外囲器17を形成するための樹脂注入用ゲート20を、前記第2のリード15,16の長手方向と平行な外囲器形成予定部側面でかつ前記第1のリード近傍に配置して樹脂注入を行うことを特徴とするリード挿入型半導体素子の製造方法。
【選択図】 図2
Description
【発明の属する技術分野】
本発明はリード挿入型半導体素子の製造方法に関し、特に縦17.3mm以下、横10.5mm以下、高さ5.1mm以下の外囲器で2.54mmピッチの3端子をもつリード挿入型半導体素子の製造方法に関する。
【0002】
【従来の技術】
従来、縦17.3mm以下、横10.5mm以下、高さ5.1mm以下の外囲器で2.54mmピッチの3端子をもつリード挿入型半導体素子としては、図1(A),(B),(C)に示すものが知られている。ここで、図1(A)は半導体素子の正面図、図1(B)は図1(A)の上面図、図1(C)は図1(A)の側面図を示す。
【0003】
図中の付番1は、一部がドレイン用アウターリード2である第1のリードを示す。この第1のリード1上には、半田層(図示せず)を介して半導体チップ3が搭載されている。前記半導体チップ3には、Al,Au,Cu等からなるワイヤボンディング4を介してゲート用アウターリード5、ソース用アウターリード6に夫々接続されている。前記半導体チップ3、ボンディングワイヤ4、及び半導体チップ3を搭載する第1のリード1の一部は樹脂製の外囲器7により封止されている。前記外囲器7の一部には、径3.0mm〜3.5mmのビス穴8が形成されている。なお、図中の符番9は、アウターリード2,5,6と反対側に位置する外囲器7に対応する部分に位置する樹脂入用ゲートを示す。
【0004】
こうした構成の半導体素子において、外囲器7は次のようにして形成される。即ち、まず、図示しないが、外囲器形成予定部に対応する部分に複数の開口部が形成され、さらに前記樹脂注入用ゲートに対応する部分にゲートが夫々形成された金型の所定の位置に、半導体チップ3を搭載した第1のリード1等をセットする。つづいて、金型に形成されたランナー、該ランナーに連通した複数のゲートに樹脂原料を流し込むことにより、半導体チップ3等を樹脂封止して外囲器7を形成する。
【0005】
ところで、図1のタイプの半導体素子においては、放熱性を確保するために外囲器7の裏面側の樹脂の厚みは表面側より薄い構成になっている。従って、図1の半導体素子においては、外囲器7の表裏の樹脂の厚み差及びビス穴8との関係により樹脂が裏面側より表面側に優先的に流れ、裏面側に巣、未充填等の成形不良が発生しやすい。
【0006】
【発明が解決しようとする課題】
本発明はこうした事情を考慮してなされたもので、第2のリードの長手方向と平行な外囲器形成予定部側面でかつ前記第1のリード近傍に配置して樹脂注入を行うことにより、樹脂注入時、外囲器形成予定部の裏面側に樹脂を優先的に流動させ、外囲器の裏面側に巣、未充填等の成形不良が生じるのを抑制し、第1のリードの短絡が生じるのを回避しえるリード挿入型半導体素子の製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
本発明は、第1のリードと、この第1のリードに搭載された半導体チップと、前記第1のリードと離間して段違いに配置された第2のリードと、前記第1のリードと前記第2のリードとを接続するボンディングワイヤと、前記半導体チップ及び該半導体チップの搭載部分を少なくとも樹脂封止する外囲器とを具備するリード挿入型半導体素子の製造方法において、前記外囲器を形成するための樹脂注入用ゲートを、前記第2のリードの長手方向と平行な外囲器形成予定部側面でかつ前記第1のリード近傍に配置して樹脂注入を行うことを特徴とするリード挿入型半導体素子の製造方法である。
【0008】
本発明において、樹脂注入用ゲートは1箇所に限らず、2箇所でもよい。具体的には、樹脂注入用ゲートを、第2のリードの長手方向と平行な外囲器形成予定部両側面でかつ前記第1のリード近傍に配置することができる。この場合、外囲器形成予定部に対応する金型の開口部に樹脂が流れやすく、複数の半導体素子の外囲器を精度良くかつ効率良く形成することができる。
【0009】
【発明の実施の形態】
以下、本発明の各実施例に係るリード挿入型半導体素子の製造方法について図面を参照して説明する。
【0010】
(実施例1)
本実施例1に係るリード挿入型半導体素子としてのMOS型FETは、縦17.3mm以下、横10.5mm以下、高さ5.1mm以下の外囲器で2.54mmピッチの3端子をもつTO−220相当パッケージを有する場合を示す。同MOS型FETの例として、図2(A),(B),(C)を参照する。ここで、図2(A)は半導体素子の正面図、図2(B)は図2(A)の上面図、図2(C)は図2(A)の側面図を示す。
【0011】
図中の付番11は、一部がドレイン(D)用アウターリード12である第1のリードを示す。この第1のリード11上には、半田層(図示せず)を介して半導体チップ13が搭載されている。前記半導体チップ13には、Al,Au,Cu等からなるワイヤボンディング14を介して第2のリードしてのゲート(G)用アウターリード15、ソース(S)用アウターリード16に夫々接続されている。前記半導体チップ13、ボンディングワイヤ14、及び半導体チップ13を搭載する第1のリード11の一部はエポキシ樹脂製の外囲器17により封止されている。前記外囲器17の一部には、径3.0mm〜3.5mmのビス穴18が形成されている。ここで、ビス穴18は、半導体素子を製品として基板等に実装するときに使用される。なお、図中の付番19は、外囲器17を形成するための樹脂注入用ゲートを示す。ここで、樹脂注入用ゲート19は、前記アウターリード15,16の長手方向と平行な外囲器形成予定部側面でかつ裏面側寄りで、しかも前記第1のリード11近傍に配置した。
【0012】
こうした構成の半導体素子において、外囲器17は次のようにして形成した。即ち、まず、図4の概略図に示すような、外囲器形成予定部に対応する部分に複数の開口部21が形成され、さらに前記樹脂注入用ゲート19に対応する部分にゲート22が夫々形成された金型23に、半導体チップを搭載した第1のリード等をセットした。つづいて、金型23に形成されたランナー24、該ランナー24に連通した複数のゲート22にエポキシ樹脂原料を流し込むことにより、半導体チップ13等を樹脂封止して外囲器17を形成した。なお、図4中の矢印は樹脂の流れを示す。
【0013】
実施例1によれば、樹脂注入用ゲート19を、前記第2のリード15,16の長手方向と平行な外囲器形成予定部側面でかつ前記第1のリード11近傍に配置して樹脂注入を行うため、従来と比べ、エポキシ樹脂が外囲器形成予定部の裏面側に優先的に流動させることができ、外囲器17の裏面側に巣、未充填等の成形不良が生じるのを低減することができ、第1のリード11の短絡等を防止できる。
【0014】
(実施例2)
従来、縦17.3mm以下、横10.5mm以下、高さ5.1mm以下の外囲器で2.54mmピッチの3端子をもつリード挿入型半導体素子(MOS型FET)としては、図3(A),(B),(C)に示すものが知られている。ここで、図3(A)は半導体素子の正面図、図3(B)は図3(A)の上面図、図3(C)は図3(A)の側面図を示す。なお、図2と同部材は同付番を付して説明を省略する。
【0015】
図中の付番21a,21bは、夫々アウターリード15,16の長手方向と平行な外囲器形成予定部両側面かつ裏面側寄りで、しかも半導体チップ13が搭載された第1のリード11近傍に配置された樹脂注入用ゲートを示す。
【0016】
こうした構成の半導体素子で外囲器17を形成する場合も、実施例1と同様に行う。但し、実施例2の場合、金型の各開口部には外囲器の2つの樹脂注入用ゲートに対応して夫々ゲートが2つ存在するので、金型内の樹脂の流れが早く、外囲器を精度良くかつ確実に形成することができる。
【0017】
なお、上記実施例1,2では、外囲器がTO−220タイプで2.54mmピッチの3端子を有する場合のMOS型FETの製造方法について述べたが、これに限らず、ピッチが5.45mm以下の3端子を有するMOS型FETの製造方法についても、上記実施例と同様な効果が期待できる。
【0018】
【発明の効果】
以上詳述したように本発明によれば、第2のリードの長手方向と平行な外囲器形成予定部側面でかつ前記第1のリード近傍に配置して樹脂注入を行うことにより、樹脂注入時、外囲器形成予定部の裏面側に樹脂を優先的に流動させ、外囲器の裏面側に巣、未充填等の成形不良が生じるのを抑制し、第1のリードの短絡を回避しえるリード挿入型半導体素子の製造方法を提供できる。
【図面の簡単な説明】
【図1】従来のリード挿入型半導体素子の説明図。
【図2】本発明の実施例1に係るリード挿入型半導体素子の説明図。
【図3】本発明の実施例2に係るリード挿入型半導体素子の説明図。
【図4】図3のリード挿入型半導体素子の製造方法において複数個の外囲器を同時に形成する場合の説明図。
【符号の説明】
11…第1のリード、
12,15,16…アウターリード(第2のリード)、
13…半導体チップ、
14…ボンディングワイヤ、
17…外囲器、
18…ビス穴、
19、20a,20b…樹脂注入用ゲート、
21…開口部、
22…ゲート、
23…金型、
24…ランナー。
Claims (2)
- 第1のリードと、この第1のリードに搭載された半導体チップと、前記第1のリードと離間して段違いに配置された第2のリードと、前記第1のリードと前記第2のリードとを接続するボンディングワイヤと、前記半導体チップ及び該半導体チップの搭載部分を少なくとも樹脂封止する外囲器とを具備するリード挿入型半導体素子の製造方法において、
前記外囲器を形成するための樹脂注入用リードを、前記第2のリードの長手方向と平行な外囲器形成予定部側面でかつ前記第1のゲート近傍に配置して樹脂注入を行うことを特徴とするリード挿入型半導体素子の製造方法。 - 前記樹脂注入用ゲートを、前記第2のリードの長手方向と平行な外囲器形成予定部両側面でかつ前記第1のリード近傍に配置して樹脂注入を行うことを特徴とする請求項1記載のリード挿入型半導体素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2002190529A JP2004039670A (ja) | 2002-06-28 | 2002-06-28 | リード挿入型半導体素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2002190529A JP2004039670A (ja) | 2002-06-28 | 2002-06-28 | リード挿入型半導体素子の製造方法 |
Publications (2)
Publication Number | Publication Date |
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JP2004039670A true JP2004039670A (ja) | 2004-02-05 |
JP2004039670A5 JP2004039670A5 (ja) | 2005-09-29 |
Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2002190529A Pending JP2004039670A (ja) | 2002-06-28 | 2002-06-28 | リード挿入型半導体素子の製造方法 |
Country Status (1)
Country | Link |
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2002
- 2002-06-28 JP JP2002190529A patent/JP2004039670A/ja active Pending
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