JP2004038395A - 集積回路の開発方法及び開発装置 - Google Patents

Abstract

【課題】集積回路の開発方法及び開発装置に係わり、特に、集積回路が複数の回路ブロックにより構成されている場合に、未完成回路ブロックが存在しても、集積回路のすべての開発工程を行え、各回路ブロックは独立して設計・論理検証を行える集積回路の開発方法及びその方法を実現する装置を提供する。
【解決手段】設計・論理検証等において、ハードウエア記述方法に所定の情報を加えた記述方法で未完成回路ブロックを記述し、論理合成において、完成回路ブロックの記述から素子間の結線情報であるネットリストを生成し、前記未完成回路ブロックの記述と前記ネットリストから、回路ブロック間の接続情報を含む回路情報を生成し、それを基にレイアウトを行うことによって、全体回路について早期に開発工程を一通りこなして検証等が行え、各回路ブロックについて独立して設計・論理検証を行える。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路の開発方法及び開発装置に係わり、特に、大規模集積回路中の回路ブロックに、未完成回路ブロックが存在しても、全体回路の仕様検討、設計・論理検証、論理合成及びレイアウトを行え、かつ、レイアウト期間の短縮を図る大規模集積回路の開発方法及びその方法を実現する装置に関する。
【０００２】
近年は、画像処理装置、携帯機器の多機能化、高性能化及び小型化を実現する為、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）と呼ばれる大規模集積回路が適用される。該装置及び機器の多機能化、高性能化及び小型化の要請は強くその結果、集積回路において、機能の観点からは回路機能の追加および関連するＡＳＩＣ集積回路同士の統合が起き、回路構造の観点からは元のＡＳＩＣ集積回路の単位或いは回路機能単位で回路ブロック化が進み、集積回路は階層構造を持つにいたった。
【０００３】
上記の状況を背景に、集積回路の開発方法及び開発装置の分野では、技術者は、集積回路の階層構造を開発装置上で実現し、さらに発展させて、画像処理装置、携帯機器の次世代品開発期間の短納期化に応えるべく、集積回路の大規模化及び構造の複雑化にもかかわらず、集積回路の設計品質の低下を招かないように設計期間の短縮に取り組んでいる。
【０００４】
【従来の技術】
現在、ＡＳＩＣなどの大規模集積回路は、Ｖｅｒｉｌｏｇ言語等によるハードウエア記述と論理合成とを組み合わせて開発されるのが主流であり、従来の開発工程は、図１１に示すようなステップで行われている。
ここで、図１１中、大きな四角でいくつかのステップをまとめているのは、仕様設計工程、設計・論理検証工程、論理合成工程、レイアウト工程という大工程を示す為である。また、矢印付き実線は設計工程の手戻りを示している。以下、ステップ毎に説明する。
【０００５】
ところで、以下の説明文章中、チェックを行うステップで「問題があるか否かを判断する」という言葉を使用するが、その意味は、チェックの対象となる工程中における作業の正誤を判断することに限定されることはなく、全体回路仕様の判断、設計作業がその検証体制で効率的に行えるかの判断、ハードウエア記述の正誤の判断、ＣＡＤ（Ｃｏｍｐｕｔｅｒ　Ａｉｄｅｄ　Ｄｅｓｉｇｎ）装置の規格外使用によるエラー等の判断、その他、工程中の作業を行う上でのすべての問題点について判断をすることを含むものとする。（以下同じ）
ステップ１：全体回路の仕様及び機能を検討する。
ステップ２：全体回路を機能分割する。次に各回路ブロックの機能を上記の機能分割に従い定義し、回路ブロックより構成される全体回路をハードウエア記述言語にて記述する。
ステップ３：ハードウエア記述言語を用いて、回路ブロック単位の回路設計及びその検証項目の策定をする。
ステップ４：回路ブロック単位で論理検証を行う。
ステップ５：論理検証の結果に問題があるか否かを判断し、問題があれば、ステップ３に戻り回路設計を更新し、問題がなくなるまで、ステップ３及びステップ４を繰り返す。
ステップ６：ステップ５で問題がないと判断された場合には、全回路ブロックについて回路設計と論理検証が終了したか否かを判断する。全回路ブロックで終了していないときは、ステップ３に戻り、ステップ３〜５を繰り返す。
ステップ７：全回路ブロックについて、終了と判断された場合には、全体回路について、論理合成を行い、回路ブロック間の結線情報である回路ブロック間ネットリスト及び回路ブロック内部の素子の結線情報である回路ブロックのネットリストにより構成される全体回路のネットリストを作成する。
ステップ８：該全体回路のネットリストに問題があるか否かを判断し、問題がある場合にはステップ２又はステップ１戻り、問題なしとなるまで、ステップ１〜７を繰り返す。
ステップ９：問題がなくなった段階で、チップのフロワープランニングを行う。フロワープランニングでは、チップ上に回路ブロックを配置し、クロックツリーを生成し、ある程度のファンアウトの設定を行い、リセット信号のグループ分け等を行う。
ステップ１０：フロワープランニングの結果に問題があるか否かを判断する。問題があれば、ステップ９又はステップ２若しくはステップ１へ戻り、問題なしとなるまで、設計を更新する。
ステップ１１：フロワープランニングの結果及び全体回路のネットリストに基づいて、回路ブロックの配置、回路ブロック間の配線及び回路ブロック内の配線を行う。
ステップ１２：配置及び配線後に、レイアウトデータベースに基づいて、回路ブロック間の各配線及びブロック内配線の容量を抽出する。
ステップ１３：上記容量を基にＳＤＦ（Ｓｔａｎｄａｒｄ　Ｄｅｌａｙ　Ｆｉｌｅ）を生成する。ＳＤＦとは、各配線の負荷容量及びファンアウトから決定される信号遅延の情報をデータベース化したものである（以下　同じ）。
ステップ１４：ＳＤＦを基に、各フリップフロップで、セットアップ及びホールドを満足するか等のタイミング検証を行う。
ステップ１５：タイミング検証結果に問題がないか否かを判断する。問題があれば、ステップ９、ステップ７、ステップ３、ステップ２若しくはステップ１まで戻り、問題なしとなるまで、設計の更新を行う。ここで、問題なしとなれば、設計は終了する。
【０００６】
上記の大規模集積回路設計の開発を開発時間との関係で図示すると図１２のようになる。ここで、大規模集積回路内には、回路ブロックＡ、回路ブロックＢ、回路ブロックＣが存在し、それぞれの回路ブロックのステップ３〜５工程に対応する回路開発期間を長方形の長さで示している。図１２に示すように、大規模集積回路の開発は、仕様変更、設計ミス、タイミングエラー等との関係で、仕様検討工程、設計・論理検証工程、論理合成工程、レイアウト工程はシリアルに一通りこなせば終了するのではなく、上記の各工程より構成される「１回転に要する期間」を複数回繰り返した後に終了する。
【０００７】
一方、個々の工程内でも繰り返しは行われており、設計・論理検証工程内では、ステップ３〜６をすべての回路ブロックが設計完了するまで、繰り返している。従って、図１２に示すように、回路ブロックを扱う人のスキル、回路ブロックの機能、回路ブロック設計の繰り返し回数等により回路ブロックの開発期間が異なる場合には、設計・論理検証工程の期間は一番開発期間の長い回路ブロックにより、決定されている。
【０００８】
また、レイアウト工程でも、設計変更に対応するＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｈａｎｇｅ　Ｏｒｄｅｒ）による配線変更、若しくは、電源配線及び素子間配線に対するＣＡＤ装置の能力不足を補う為の配線変更があるので、ステップ９〜１５の工程を繰り返し行っている。
ここで、ＥＣＯとは、レイアウト工程に対し、設計・論理検証工程の技術者が、仕様変更等に伴う、設計変更に対応して論理回路を変更することをいう。
【０００９】
ところで、上記で説明した、仕様検討工程、設計・論理検証工程、論理合成工程、レイアウトの工程では、それぞれ特有なＣＡＤ装置が用いられている。すなわち、仕様検討工程及び設計・論理検証工程で用いられている回路のハードウエア記述作成を担当するＣＡＤ装置、論理合成工程でハードウエア記述からネットリストを作成する為に使用される論理合成ＣＡＤ装置、ネットリストにより全体回路の論理を管理する従来の論理ＣＡＤ装置、レイアウト工程でネットリストを基にレイアウトを行う従来のレイアウトＣＡＤ装置である。
【００１０】
ここで、図１３に、従来の論理ＣＡＤ装置を示す。従来の論理ＣＡＤ装置は、Ｅ：素子ライブラリーの入力部と、Ｉ：素子機能情報記憶部と、Ｆ：ネットリスト入力部と、Ｊ：ネットリスト記憶部と、Ｇ：ＳＤＦ入力部と、Ｋ：ＳＤＦ記憶部と、Ｏ：人からの命令入力する部分と、Ｍ：ＣＰＵと、Ｎ：ＣＰＵにおいて回路シミュレーションを行った結果を格納している部分と、Ｐ：論理波形を出力する部分から構成されている。
【００１１】
ここで、素子ライブラリーとは、トランジスタで構成されている各種の論理回路について信号の伝達速度、機能等が記述されいるデータの集合をいう。
また、図１４に、従来のレイアウトＣＡＤ装置を示す。従来のレイアウトＣＡＤ装置は、Ｆ：ネットリスト入力部と、Ｊ：ネットリスト記憶部と、ＡＤ：セルライブラリー入力部と、ＡＦ：セルライブラリー記憶部と、Ｏ：人からの命令を入力する部分と、Ｍ：ＣＰＵと、ＡＨ：セル配置及び配線結果を格納する部分と、ＡＧ：配線容量を計算した結果を格納する部分と、ＡＪ：配線及びセル形状の図形を出力する部分と、ＡＩ：配線容量等より計算された信号遅延をファイルにしたＳＤＦを格納する部分から構成されている。
【００１２】
ここで、セルライブラリーとは、トランジスタで構成されている各種の論理回路についてのレイアウトに関する物理的な形状が記述されているデータの集合をいう。
【００１３】
【発明が解決しようとする課題】
図１１に示すような従来の大規模集積回路の開発方法においては、開発に用いられるＣＡＤ装置が扱える回路の記述方法に制限があるので、次のような問題がある。すなわち、設計・論理検証工程から論理合成工程に移行するには、論理合成工程で使用する論理合成ＣＡＤ装置に受け入れられるように、全体回路及び各回路ブロックが詳細にわたって設計が完了しており、回路ブロックの内部素子を特定できる程度にハードウエア記述がされていることを必要とする。また、論理合成工程からレイアウト工程に移行するには、レイアウト工程で使用する従来のレイアウトＣＡＤ装置に受け入れられるように、論理合成ＣＡＤ装置で生成された全体回路を構成する回路ブロックの結線情報である回路ブロック間ネットリストと回路ブロックを構成する素子の結線情報であるネットリストが従来の論理ＣＡＤ装置等の検証を経て、回路ブロックの内部素子にわたって完成されている必要がある。
【００１４】
従って、図１２に示すように、各大工程の終了時には未完成回路ブロックの存在は許されないので、設計・論理検証工程において、先に設計を終了している回路ブロックの担当者は未完成回路ブロックのハードウエア記述が完成するまで待つこととなり、集積回路の開発は効率的ではなかった。
また、集積回路の全体仕様に変更があり、仕様変更に伴う回路変更が正しいものであるかの検証を行う場合に、一回転に要する期間を構成する、仕様検討工程、設計・論理検証工程、論理合成工程、レイアウト工程を一通り行うことが必須である。その為、それぞれの工程で全体回路を構成する回路ブロックの完成を待たなければ次工程に進めないのでは、早期に変更又は新規回路ブロックの機能が仕様変更に合致するかを検討できない。
【００１５】
これに対し、ＣＡＤ装置の高速化又は搭載ソフトウエアによる処理速度の向上が考えられるが、集積回路の一層の大規模化及び複雑化は急速に進み、一回転に要する期間の長期化防止は困難なものとなっている。
本発明の課題は、かかる問題に鑑み、集積回路に対する開発工程である仕様検討工程、設計・論理検証工程、論理合成工程、レイアウト工程中、未完成ブロックをそのまま取り扱い、各工程で回路ブロックの完成を待つことなく開発を進行させることができる大規模集積回路の開発方法とその方法を実現する装置を提供し、大規模集積回路開発を効率よくするとともに、開発された大規模集積回路の品質を向上させることにある。
【００１６】
【課題を解決するための手段】
上記の課題を解決する為、請求項１に係わる発明は、第１の回路ブロック（完成した回路ブロック）及び第２の回路ブロック（未完成回路ブロック）からなる集積回路の開発を行うにあたって、仕様検討工程及び設計論理検証において、その工程で用いられている回路のハードウエア記述作成を担当するＣＡＤ装置で、完成した回路ブロックはハードウエア言語を使用した第１の記述方法により記述し、未完成回路ブロックはハードウエア記述言語を使用した第２の記述方法により記述し、前記集積回路の論理合成において、完成された回路ブロックについて、論理合成ＣＡＤ装置により回路内部の素子の結線情報である回路ブロックのネットリストを作成し、論理ＣＡＤ装置により完成した回路ブロックの前記ネットリストと未完成回路ブロックの前記記述から、前記の完成した回路ブロックと前記未完成回路ブロック間の接続情報を含む前記集積回路の回路情報を生成し、前記回路情報を使用して、レイアウトＣＡＤ装置がレイアウトを行うことを特徴とする集積回路の開発方法を提供する。
【００１７】
上記の集積回路の開発方法によれば、設計・論理工程で、未完成回路ブロックがあっても、そのまま取り扱うので、すべての回路ブロックの設計が終了するのを待つ必要はない。さらに、全体仕様に変更があった場合に、未完成回路ブロックを集積回路の開発に係わる仕様検討工程、設計・論理検証工程、論理合成工程、レイアウト工程で扱うことができるので、早期にその仕様変更に伴う回路変更が正しいものであるかの検証を行うことができる。
【００１８】
また、請求項２に記載した発明では、ハードウエア言語を用いた前記第２の記述方法が、前記第１の記述方法に、未完成回路ブロックの面積データ及びポートデータ若しくは少なくともどちらか一方を別途付加したことを特徴とする（以下未完成回路ブロックをハードウエア記述言語にて第２の記述方法で記述することを「ブラックボックス記述する」という。ここで、ブラックボックスとは、未完成な回路ブロックをいう。）請求項１に記載した集積回路の開発方法を提供する。ここで、面積データとは、未完成回路ブロックをレイアウトしたと仮定するならば、未完成回路ブロックの機能から予測して、チップ上でその回路ブロックが占めるであろう領域に関するデータをいい、ポートデータとは、未完成回路ブロックと他ブロック間の信号の入出力ポートについて、そのポートの種類、位置、方向、出力回路の駆動能力、入力回路の負荷容量等を含むデータをいう。
【００１９】
その結果、論理ＣＡＤ装置により、未完成回路ブロック間、未完成回路ブロックと完成した回路ブロック間の接続情報を含む集積回路の回路情報を容易に作成でき、その回路情報を基に集積回路のレイアウトが行える。
加えて、第３の請求項に記載する発明は、未完成回路ブロック間及び未完成回路ブロックと完成回路ブロック間の結線情報である回路ブロック間ネットリストを含む回路情報を生成する論理ＣＡＤ装置であって、ブラックボックス記述された第２の回路ブロック（未完成回路ブロック）の記述を記憶する第１の記憶手段と、請求項１に記載した第１の回路ブロック（完成した回路ブロック）のネットリストを記憶する第２の記憶手段と、前記第１の記憶手段で記憶したブラックボックス記述と前記第２の記憶手段で記憶した前記ネットリストから、請求項１に記載の回路情報（以下「レイアウト用回路情報」という）を生成する手段を有する論理ＣＡＤ装置を提供する。
【００２０】
上記の論理ＣＡＤ装置により生成された、レイアウト用回路情報に基づき、レイアウトＣＡＤ装置は集積回路のレイアウトを行うことができる。
従って、上記の請求項１から請求項３までに記載の発明に係わる集積回路の開発方法及び開発装置によれば、本発明に係わる集積回路の開発の進行を開発時間との関係で図示した図２に示すように、設計・検証工程においては、完成した回路ブロックと未完成回路ブロックとでは独立で作業が行え、完成が遅れている回路ブロックの完成を他の担当者は待つ必要はない。また、全体仕様変更にかかわる回路設計変更にも、検証までを素早く行うことができ、設計期間の短縮となる。
【００２１】
ここで、図２では、大規模集積回路内には、回路ブロックＡ、回路ブロックＢ、回路ブロックＣが存在し、それぞれの回路ブロックに対応する回路開発期間を長方形の長さで示している。また、設計・論理検証工程において論理回路はすべてブラックボックス記述されているものを使用可能であり、論理合成工程を設計・論理検証工程の途中から開始する場合を示している。
【００２２】
ところで、上記で説明した課題を解決するための開発方法では、仕様検討工程、設計・論理検証工程、論理合成工程、レイアウトの工程中、それぞれＣＡＤ装置が用いられている。すなわち、仕様検討工程及び設計・論理検証工程で用いられている回路のハードウエア記述作成を担当するＣＡＤ装置、論理合成工程でハードウエア記述からネットリストを作成する為に使用される論理合成ＣＡＤ装置、ネットリストにより表現された回路ブロック及びブラックボックス記述された回路ブロックより構成される全体回路の論理を管理する為、全体回路を表現する回路ブロック間ネットリストを生成し、レイアウト工程で使用するレイアウト用回路情報を作成する本発明に係わる論理ＣＡＤ装置、レイアウト工程において、レイアウト用回路情報を基にレイアウトを行う本発明に係わるレイアウトＣＡＤ装置である。
【００２３】
上記のＣＡＤ装置は請求項１及び２に記載の開発方法を実現する為に必要な装置であるから、本発明に係わる論理ＣＡＤ装置及び本発明に係わるレイアウトＣＡＤ装置について、それらの構成要素を図３及び図４に従って説明をする。
図３は本発明に係わる論理ＣＡＤ装置を示す図である。本発明に係わる論理ＣＡＤ装置はＥ：素子ライブラリー入力部と、Ｉ：素子機能情報記憶部と、Ｆ：ネットリスト入力部と、Ｊ：ネットリスト記憶部と、Ｇ：ＳＤＦ入力部と、Ｋ：ＳＤＦ記憶部と、Ｈ：ハードウエア記述入力部と、Ｌ：ハードウエア記述記憶部と、Ｏ：人からの命令を入力する部分と、Ｍ：ＣＰＵと、Ｎ：ＣＰＵにおいて回路シュミレーションを行った結果を格納している部分と、Ｐ：論理波形を出力する部分と、Ｑ：統合データベース出力部、すなわち、ＣＰＵにおいて完成した回路ブロックのネットリストと未完成回路ブロックのブラックボックスとから作成された本発明に係わるレイアウトＣＡＤ装置向けのレイアウト用回路情報（請求項１に記載の回路情報）を出力する部分とから構成されている。従って、未完成でハードウエア記述のみしかない回路ブロックと完成回路ブロック双方を集積回路の論理合成工程で扱うことができ、レイアウト工程でレイアウトＣＡＤ装置がレイアウト用回路情報に基づいてレイアウトを行うことができる。
【００２４】
図４は本発明に係わるレイアウトＣＡＤ装置を示す。本発明に係わるレイアウトＣＡＤ装置はＡＣ：統合データベース入力部、すなわち、完成した回路ブロックのネットリストと未完成回路ブロックのブラックボックスとから作成された本発明に係わるレイアウトＣＡＤ装置向けのレイアウト用回路情報（請求項１に記載の回路情報）を入力する部分と、ＡＥ：統合データベース記憶部と、ＡＤ：セルライブラリーを入力する部分と、ＡＦ：セルライブラリー記憶部分と、Ｏ：人からの命令を入力する部分と、Ｍ：ＣＰＵと、ＡＨ：セル配置及び配線結果を格納する部分と、ＡＧ：配線容量を計算した結果を格納する部分と、ＡＭ：変更配線から一定の範囲内にある配線の抽出結果を格納する部分と、ＡＬ：変更配線の差分部分の抽出結果を格納する部分と、ＡＪ：配線及びセル形状の図形を出力する部分と、ＡＩ：配線容量及び回路ブロックの入力回路の負荷容量と回路ブロックの出力回路の駆動能力から計算された信号遅延をファイルにしたＳＤＦを格納する部分とから構成されている。従って、本発明に係わるレイアウトＣＡＤ装置はレイアウト用回路情報を基に未完成ブロックに係わるレイアウトを行うことができる。また、配線容量の抽出にあたり、変更配線及びそれに関連する配線のみについて配線間容量を計算し、それ以前の配線容量データに関して、変更配線及びそれに関連する配線の配線容量に係わる部分を前記の計算結果に置き替えることにより、配線容量抽出工程を短時間で行うことができる。
【００２５】
【発明の実施の形態】
図１に、本発明で提供する大規模集積回路開発方法に係わる開発工程をフローチャートで示す。
ここで、フローチャート上、仕様検討の後、回路開発工程は、全体回路を扱う右側の開発フローとブロックを扱う左側のフローに分岐し、以下、全体回路を扱うフローを「ステップ　番号Ｒ」、回路ブロックを扱うフローを「ステップ番号Ｌ」のように表現する。また、矢印の実線は工程の後戻りを示す。
【００２６】
以下、ステップ毎に説明する。
ステップ１Ｒ：顧客要求及び市場動向から集積回路全体の仕様を検討し、機能を分割する。その機能に対応して回路ブロックを定義し、速度、面積、ポートの数及び種類等を決定する。
ステップ２Ｒ：仕様検討の結果により、全体回路のハードウエア記述を作成する。
ステップ３Ｒ：回路ブロック定義に従って、回路ブロック全体のハードウエア記述を作成し、仕様が未完成であるとき、又は、回路ブロック内部の詳細検討が十分でないときは、その回路ブロックをブラックボックス記述する。この時、回路ブロック全体を表現するハードウエア記述に対して、少なくとも、ブラックボックスであること、レイアウト上でのブラックボックスで表現するセルの面積、セルの形状、ポートの数及び種類、ポートの配置位置を表現する一定の規則に従った記述を付加する。
ステップ４Ｒ：回路ブロックの配置及びクロックツリー等を検討し、その結果、ブラックボックス記述した回路ブロックの速度等にフィードバックする。
ステップ５Ｒ：回路全体のハードウエア記述、回路ブロックのブラックボックス記述、クロックツリーの設定について妥当か否かを判断する。
ステップ６Ｒ：妥当と判断したとき、論理合成を行い、ネットリストを作成する。ここで、ブラックボックス記述された回路ブロックが存在する場合には、その回路ブロックをネットリストに変換することはせず、そのまま残し、論理合成工程から以後の工程で使用される本発明に係わる論理ＣＡＤ装置にはブラックボックス記述とネットリストを入力する。一方、回路ブロック全体を取り扱うルートにおいて、ブラックボックス記述がされた回路ブロックに相当するものが設計完了している場合には、ブラックボックス記述された回路ブロックにかえて、その回路ブロックに対応したネットリストを作成して本発明に係わる論理ＣＡＤ装置に入力する。
ステップ７Ｒ：本発明に係わる論理ＣＡＤ装置上にて、ネットリストとブラックボックス記述された回路ブロックについて、仕様を満足しているか否かについて判断し、問題がある場合には、仕様検討、全体回路のハードウエア記述等の工程に戻る。問題がない場合には、本発明に係わる論理ＣＡＤ装置はネットリストと及びブラックボックス記述から各回路ブロック間の接続情報であるブロック間ネットリストを作成し、完成した回路ブロックのネットリストと上記ブロック間ネットを含む回路情報を本発明に係わるレイアウトＣＡＤ装置の為に作成する。
ステップ８Ｒ：ステップ６Ｒで作成したデータベースを基に、本発明に係わるレイアウトＣＡＤ装置にて、配置配線を行う。
ステップ９Ｒ：前レイアウトデ−タベースと変更後のレイアウトデータベースとを比較し、ステップ８Ｒで変更があった配線（以下「対象配線」という）を抽出する。
ステップ１０Ｒ：図５に示すように、ステップ８Ｒの工程で対象配線がｃからｆへ移動した場合、変更前の対象配線の形状ｃから、一定の幅を指定して斑点領域を形成し、その領域に入る対象配線以外の配線を配線間容量に変動がある配線として抽出し、対象配線の変動による、該配線の配線間容量の変動を行う。
【００２７】
ここで、図５中、点線で示した配線ｃは変更前の対象配線の形状を、通常の太さの実線で示した配線ａ、ｂ、ｄ、ｅは変更がない配線を、太い実線で示した配線ｆは変更後の対象配線の形状をそれぞれ示す。また、斑点領域は変更前の対象配線の形状から一定幅を指定して太らせた領域である。
ステップ１１Ｒ：対象配線の配線間容量を抽出する。
ステップ１２Ｒ：図６に示すように、ステップ８Ｒの工程で対象配線がｃからｆへ移動した場合、変更後の対象配線の形状ｆから、一定の幅を指定して斑点領域を形成し、その領域に入る対象配線以外の配線は配線間容量の変動が生じる配線として抽出し、対象配線の変動による、該配線の配線間容量の変動を行う。
【００２８】
ここで、図６中、点線で示した配線ｃは変更前の対象配線の形状を、通常の太さの実線で示した配線ａ、ｂ、ｄ、ｅは変更がない配線を、太い実線で示した配線ｆは変更後の対象配線の形状をそれぞれ示す。また、斑点領域は変更後の対象配線の形状から一定幅を指定して太らせた領域である。
ステップ１３Ｒ：抽出した容量をもとに、ＳＤＦ（Ｓｉｇｎａｌ　Ｄｅｌａｙ　Ｆｉｌｅ）を作成する。
ステップ１４Ｒ：論理回路に上記のＳＤＦを付加し、レイアウト工程で使用するタイミング検証装置にてタイミングの検証を行う。
ステップ１５Ｒ：タイミング検証により所定の動作をしているかを判断する。
【００２９】
問題があれば、仕様検討、ハードウエア記述等の工程へもどる。
問題がなければ、すべてのブラックボックス記述がないことを確認する。ブラックボックス記述が存在すれば、論理合成工程へ戻る。一方、すべてのブラックボックス記述が存在しなければ、すべての開発工程は終了する。
一方、回路ブロックの設計・論理検証工程は以下のようである。
ステップ２Ｌ：仕様検討の結果、与えられた各回路ブロックの機能等に基づき、回路ブロックのハードウエア記述を作成する。
ステップ３Ｌ：回路ブロックのハードウエア記述について論理検証を行う。
ステップ４Ｌ：論理検証結果のチェックを行い、問題ないか否かを判断する。問題があれば、ステップ２Ｌへ戻り、回路ブロックのハードウエア記述の手直しを行うか、ステップ３Ｌへ戻って、論理検証に問題がなかったかを確認する。問題がない場合には、ステップ６Ｒ工程に回路ブロックのハードウエア記述を送り、ブラックボックス記述と置き換える。
【００３０】
上記の本発明に係わる回路設計の様子を開発時間との関係で図示したのが図２である。ここで、大規模集積回路内には、回路ブロックＡ、回路ブロックＢ、回路ブロックＣが存在し、それぞれの回路ブロックのステップ２Ｌ〜４Ｌ工程に対応する回路開発期間を長方形の長さで示している。
ステップ２Ｒ〜５Ｒまでの全体回路の設計・論理検証工程では、回路ブロックをブラックボックス記述することで、ステップ１Ｒ〜ステップ１５Ｒまでの全体回路の設計工程をステップ２Ｌ〜４Ｌまでの回路ブロックの設計・論理検証工程とは独立させることができ、複数ある回路ブロック間に、完成時期のずれがあっても、全体回路の開発の進行の妨げとはならない。一方、各回路ブロックの設計は独立して作業が行える利便性もある。
【００３１】
図７は、図１における開発工程のうち、ステップ１Ｒ〜ステップ６Ｒまでをさらに詳細に示し、具体的にブラックボックス記述の詳細を示す。
尚、図７における各開発段階には、図１において各開発段階に対して付した符号に対応する符号を付してあり、符号の数字が等しい開発段階同士は対応している。また、符号数字の後の小文字アルファベットは図１では単一工程であったものを複数の工程に分割して表現していることを示している。
【００３２】
ステップ１Ｒ：顧客要求及び市場動向から集積回路全体の仕様を検討する。また、回路ブロックを定義し、その機能、速度、面積等を決定する。
ステップ２Ｒ：仕様検討の結果より、回路全体のハードウエア記述を作成する
ステップ３Ｒａ：回路ブロックの定義はできているが、仕様が未完成であるとき、ブロック回路内部の詳細検討が不十分であるときには、Ｖｅｒｉｌｏｇ言語等でハードウエア記述をする際に、本来の機能記述する部分とは異なり、ネットリストの生成には使用されない部分、いわゆる、コメント部分に、ブラックボックスである旨を記述する。上記の記述は、例えば　「ｂｌａｃｋ−ｂｏｘ−ｏｎ」というように、特定の文字列からなり、コメント部分に上記の文字列を発見した場合には、本発明に係わる論理合成装置はそれを認識し、そのコメント文が含まれる回路ブロックのハードウエア記述をネットリストへ変換しない。また、本発明に係わる論理ＣＡＤ装置は、ハードウエア記述をそのまま入力として受け入れてセルとして認識する。
【００３３】
さらに、本発明に係わる論理ＣＡＤ装置は「ｂｌａｃｋ−ｂｏｘ−ｏｎ」以下の特定のコメント部分に応じて、レイアウトＣＡＤ装置向けに、上記セルの形状等としてデータを生成する。
ステップ３Ｒｂ：レイアウトＣＡＤ装置に回路ブロックを発生させる為に、上記の特定の文字列「ｂｌａｃｋ−ｂｏｘ−ｏｎ」に引き続きセルの面積に関する情報を記述する。上記の記述は、例えば「Ａｒｅａ＝数値」のように記述し、特定の文字列に引き続く数値を本発明に係わる論理ＣＡＤ装置は面積と認識し、レイアウトＣＡＤ装置向けにセルの面積情報のデータを生成する。
ステップ３Ｒｃ：レイアウトＣＡＤ装置に回路ブロックを発生させる為に、セルの形状に関する情報を記述する。上記の記述は、例えば「Ａｓｐｅｃｔ＝数値１：数値２」のように記述し、特定の文字列に引き続く２つの数値を、本発明に係わる論理ＣＡＤ装置は回路ブロック形状を直方体とした場合の縦の長さと横の長さとして認識し、レイアウトＣＡＤ装置向けにセルの縦対横に関する比率情報のデータを生成する。
ステップ３Ｒｄ：レイアウトＣＡＤ装置に回路ブロックを発生させる為に、ポートに関する情報を記述する。
【００３４】
上記の記述は、例えば「Ｐｏｒｔ＝ポート名，Ｉｎ／ｏｕｔ／Ｉｎｏｕｔ，［Ｕ／Ｂ／Ｒ／Ｌ］」のように記述し、本発明に係わる論理ＣＡＤ装置は特定文字列に引き続く文字列をポート名、カンマに引き続くＩｎ又はｏｕｔ又はＩｎｏｕｔ　をポートの入出力方向の情報、中カッコで囲まれた　Ｕ、Ｂ、Ｒ又はＬをポートの配置情報として認識し、レイアウトＣＡＤ装置向けにポート配置情報のデータを生成する。
【００３５】
ここで、Ｉｎは入力のみ、ｏｕｔは出力のみ、Ｉｎｏｕｔは入出力を意味し、Ｕはアップ、Ｂはボトム、Ｒはライト、Ｌはレフトを意味する。
また、最終部分にブラックボックスに係わる記述が終了した旨の記述をする。記述が終了した旨の記述は　例えば「ｂｌａｃｋ−ｂｏｘ−ｅｎｄ」のように記述し、その特定の文字列を本発明に係わる論理ＣＡＤ装置はブラックボックスに係わる情報が終了したと認識する。
ステップ４Ｒ：回路ブロックの配置及びクロックツリー等を検討し、その結果をブラックボックス記述された回路ブロックの速度等にフィードバックする。
ステップ５Ｒ：回路全体のハードウエア記述、回路ブロックのブラックボックス記述、クロックツリーの設定について妥当か否かを判断する
ステップ６Ｒ：妥当と判断したとき、論理合成を行い、ネットリストを作成する。ただし、ブラックボックス記述された回路ブロックが存在する場合には、その回路ブロックをネットリストに変換することはせず、そのまま残し、本発明に係わる論理ＣＡＤ装置にはブラックボックス記述とネットリストを入力する。
【００３６】
一方、回路ブロック全体を取り扱うルートにおいて、ブラックボックス記述がされた回路ブロックに相当するブロックが設計完了している場合には、ブラックボックス記述された回路ブロックにかえて、その回路ブロックに対応したネットリストを作成して本発明に係わる論理ＣＡＤ装置に入力する。
図１に示すステップ７Ｒ：本発明に係わる論理ＣＡＤ装置上にて、ネットリストとブラックボックス記述されたブロックについて、仕様を満足しているか否かについて判断し、問題がある場合には、仕様検討、全体回路のハードウエア記述等の工程に戻る。問題がない場合には、本発明に係わる論理ＣＡＤ装置はネットリスト及びブラックボックス記述から各回路ブロック間の接続情報であるブロック間ネットリストを作成し、完成した回路ブロックのネットリストと上記ブロック間ネットリストを含む回路情報を本発明に係わるレイアウトＣＡＤ装置の為に作成する。
【００３７】
図７では、図１においてステップ２Ｌ及びステップ４Ｌと表現されている工程は、まとめて回路ブロック設計工程として表現している。
以上のように、本発明に係わる論理ＣＡＤ装置はブラックボックス記述を認識し、レイアウト用回路情報を生成するので、本発明に係わるレイアウトＣＡＤ装置はブラックボックス記述された回路ブロックを扱うことができる。
【００３８】
その場合に、ブラックボックス記述をされた回路ブロックを表現したセルは上述の工程で定義した面積、アスペクト比率をもつ長方形のセル形状を有し、ポート定義に従って、ポートが配置される為、本発明に係わるレイアウトＣＡＤ装置は、配置配線工程において、ブラックボックス記述された回路ブロックを表現したセルを、通常の回路ブロックに係わるセルと同様に配置を行うことができる。また、内部はブラックボックスであっても、ポートが定義された場合にはブロック間の配線も可能であり、その配線に基づき、負荷容量を見積もることも可能である。従って、回路ブロック間の配線容量及び各ポートの入力回路の負荷容量と各ポートの出力回路の駆動能力から信号のディレイ値を算出することもでき、その結果、チップ全体の論理合成にもフィードバックをかけることができ、回路ブロック間信号の出力及び受取タイミングの検証を行うことも可能となる。
【００３９】
以上より、回路ブロックの完成時期に差異があっても、その未完成なブロックをブラックボックス記述された回路ブロックとして扱うことができ、完成が遅れている回路ブロックの設計が終了するまでの間に、他の回路ブロックのタイミング修正又は、全体チップのレイアウト検証等を行うことができ、大規模集積回路の開発期間を短縮することができる。
【００４０】
すなわち、進捗の遅いブロック回路の完成を待つ間に、進捗の早い回路ブロックと全体回路については開発工程を進めることができ、進捗の遅い回路ブロックの完成を待つといった無駄な時間をなくすことができる。
また、回路ブロックの完成、未完成に係わらず、レイアウト工程までを行うことができる為、設計仕様検討の段階からレイアウト工程を意識でき、後戻りの回数を減少できるとともに、設計に後戻りが生じても、一回転に要する期間は短くなるから、全体の回路開発期間は短縮されている。
【００４１】
次にレイアウト工程の短縮に係わる発明の実施の形態を図８にそって説明する。図８における開発工程には、図１において開発工程に対して付した符号に対応した符号を付してある。また、符号数字の後の小文字アルファベットは図１では単一工程であったものを複数の工程に分割して表現していることを示している。本発明に係わるレイアウトＣＡＤ装置においては、図８に示すようなフローにより、容量抽出を行うことで、容量抽出の対象を変更のあった部分だけとし、容量抽出工程にかかる時間を短縮している。
【００４２】
以下図８にそって、容量抽出工程を説明する。
ステップ９Ｒａ：設計変更によるＥＣＯ（Ｅｎｇｉｎｅｅｒｉｎｇ　Ｃｈａｎｇｅ　Ｏｒｄｅｒ）及び、電源配線や素子間配線で、人手による修正を行った等による配線の変更があった場合、変更前のレイアウトデータと変更後のレイアウトデータを比較する
ステップ９Ｒｂ：配線の変更が全体配線の一定割合以下であるかどうかについて判断する。一定割合以下でない場合には、全体配線の容量抽出を行うこととする。一方、一定割合以下であった場合には、次のステップに進む。
【００４３】
なお、変更配線の割合があまりに多い場合には、変更配線と配線間容量の変更が影響する配線までを考慮するとほとんどすべての配線について、配線間容量の変更を行うことになる為、変更箇所に限る利便性が薄いので、必ずしもこの工程は必須ではない。
ステップ１０Ｒａ：対象配線の変更前の配線形状に対し、図５に示すように、片側１０μｍ範囲内に存在した、対象配線との間に配線間容量をもっていた変更がない配線（以下「変更前隣接配線」という）を抽出する。対象配線が、上記変更前隣接配線から遠ざかる、又は、関連がまったくなくなることによる、上記変更前隣接配線の配線間容量の再配分を行う為である。
【００４４】
ステップ１０Ｒｂ：一般的に配線が無限長隣接している場合に、その同層配線同士の容量を、電磁気学的数値解析手段により、配線間の距離をパラメータとした単位長さの配線に対する容量を、あらかじめ求めておき、対象配線と変更前隣接配線の位置関係の変更による、変更前隣接配線の配線間容量の増減を求める。ステップ１０Ｒｃ：上記で求めた、配線間容量の増減を、図９で説明する方法により、変更前隣接配線と対象配線以外の配線との配線間容量成分に再配分する。
【００４５】
図９は配線の断面図であり、変更される配線（対象配線）、変更されない配線（変更前隣接配線）と上層配線、下層配線、変更される配線（対象配線）との位置関係、配線間容量の様子を示す。
また、図９上段は変更が行われる前の状態を示し、図９下段は変更後の状態を示す。
【００４６】
ここで、変更される配線（対象配線）と変更されない配線（変更前隣接配線）との配線間容量をＣａであったとし、対象配線の位置が変更された結果、Ｃａが消滅する場合を示している。また、上層配線との重なり部分の容量をＣｃ、下層配線との重なり部分の容量をＣｂ、また、上層配線及び下層配線との配線間寄生容量をＣｄ及びＣｅとする。また、配線間容量とは、重なり部分の容量に配線間寄生容量を加算したものとする。
【００４７】
変更されない配線（変更前隣接配線）の電気力線の総量は保存される為、配線間容量成分Ｃａは、変更されない配線（変更前隣接配線）の変更される配線（対象配線）以外の配線との配線間容量成分に再配分されるが、その再配分比率はおおよそ、ＣｃとＣｂの比率であるから、Ｃａはその比率で、配線間寄生容量Ｃｄ及びＣｅに加算される。同様に、一般的にＣａが増加するときは、配線間寄生容量Ｃｄ及びＣｅは減少し、Ｃａが減少する時はＣｄ、Ｃｅは増加する。
【００４８】
ステップ１１Ｒ：対象配線について、変更後に対象配線との間に配線容量を持つ隣接配線（以下「変更後隣接配線」という）、上層配線、下層配線との配線間容量を求める。一般的な方法としては、配線の単位あたりの総容量を、無限長配線と無限平板との電磁気学的数値解析手段により求め、上層配線及び下層配線との重なり部分の面積から、重なり部分の容量を求め、総容量から上層配線及び下層配線との重なり部分の容量を差し引いた部分を上層配線及び下層配線との配線間寄生容量とし、その配線間寄生容量を上層配線及び下層配線との容量の比率で分割して、それぞれの上層配線との配線間寄生容量及び下層配線との配線間寄生容量とする。その後、それぞれの層の重なり部分の容量と配線間寄生容量を加算して配線間容量とする。
【００４９】
ステップ１２Ｒａ：対象配線の変更後の配線形状に対し、図６に示すように、片側１０μｍ範囲内に存在する、変更後隣接配線を抽出する。　対象配線が、変更のなかった配線に近づく、又は、関連ができることとなった、変更後隣接配線の対象配線以外の配線との配線間容量の再配分を行う為である。
ステップ１２Ｒｂ：　ステップ１１Ｒで求めた対象配線と変更後隣接配線との配線間容量を変更後隣接配線と対象配線以外の配線との配線間容量に再配分方法について、図１０に示す。
【００５０】
図１０は配線の断面を示し、変更された配線（対象配線）、変更されない配線（変更後隣接配線）と上層配線、下層配線、変更される配線との位置関係、容量又は寄生容量の様子を示す。
また、上段は変更が行われる前の状態を示し、下段は変更後の状態を示す。変更されない配線（変更後隣接配線）は当初、隣接配線がなく、そこへ変更された配線（対象配線）が発生した場合を示している。
【００５１】
ここで、Ｃｃは上層配線との重なり部分の容量、Ｃｂは下層配線との重なり部分の容量、Ｃｅ及びＣｄはそれぞれの配線間寄生容量とする。また、Ｃａは変更された配線との配線間容量である。
すなわち、変更されない配線（変更後隣接配線）の上層配線及び下層配線との配線間寄生容量Ｃｅ及びＣｄから、配線間の配線間容量Ｃａを上層配線及び下層配線との重なり部分の容量の比率で分割した容量をそれぞれ、差し引くことで容量の再配分を行う。
【００５２】
以上により、すべての配線について、容量の抽出を行うことなく、変更配線とそれに影響される配線の範囲内についてのみ、容量の抽出を行うことにより、容量抽出に係わる時間を短縮し、レイアウト工程を繰り返した場合でも、全体の回路設計に係わる時間を短縮できる。
よって、大規模集積回路の開発に必要な時間を短縮し、かつ、設計結果の品質及び信頼度を高めることができる。
【００５３】
（付記１）少なくとも、第１の回路ブロックと第２の回路ブロックからなる集積回路の設計・論理検証において、前記第１の回路ブロックを第１の記述方法で記述し、前記第２の回路ブロックを第２の記述方法で記述し、前記集積回路の論理合成において、前記第１の回路ブロックの記述からネットリストを生成し、前記ネットリストと前記第２の回路ブロックの記述から、前記第１の回路ブロックと前記第２の回路ブロックの接続情報を含む回路情報を生成し、前記回路情報を使用してレイアウトを行うことを特徴とする集積回路の開発方法。
【００５４】
（付記２）付記１に記載の前記第２の記述方法は前記第１の記述方法に前記第２の回路ブロックの面積データ及びポートデータ若しくは少なくともどちらか一方を別途付加した記述方法であることを特徴とした集積回路の開発方法。
（付記３）付記１に記載の集積回路のレイアウトにおいて、付記１に記載の回路情報を使用し、回路ブロックの配置と回路ブロック間の配線を行い、前記配線の容量を抽出し、回路ブロックの入力回路の入力容量を付記１に記載のネットリスト又は記述から読み取り、回路ブロックの出力回路の駆動能力を付記１に記載のネットリスト又は記述から読み取り、前記配線の容量及び前記入力容量と前記出力回路の駆動能力から回路ブロック間の信号のディレイを計算し、前記計算結果を使用して、前記集積回路に関する信号の出力及び受取タイミングを検証することを特徴とする集積回路の開発方法。
【００５５】
（付記４）前記第２の記述方法による前記第２の回路ブロックの記述を記憶する第１の記憶手段と、前記第１の回路ブロックの前記ネットリストを記憶する第２の記憶手段と、前記第１の記憶手段で記憶された前記記述と前記第２の記憶手段で記憶された前記ネットリストとから、付記１に記載の回路情報を生成する手段を有する集積回路の開発装置。
【００５６】
（付記５）集積回路の回路情報を用いて回路の配置及び回路間の配線のレイアウトを行って得られた第１のレイアウト結果を記憶し、第１のレイアウト結果に基づき各配線毎に隣接配線間の容量を抽出して、第１の配線容量データとして記憶し、集積回路の回路情報の変更に伴い回路の配置及び回路間の配線のレイアウトを行って得られた第２のレイアウト結果を記憶し、前記第１のレイアウト結果と前記第２のレイアウト結果を比較して、前記回路情報の変更によりレイアウトが変更された配線を抽出し、第２のレイアウト結果に基づいて、前記レイアウトが変更された配線のみについて隣接配線間の容量を抽出して、第２の配線容量データとして記憶し、前記第１の配線容量データ中、前記レイアウトが変更された配線の配線容量データ部分については、前記第２の配線容量データに置き替えたことを特徴とする配線容量抽出方法。
【００５７】
（付記６）集積回路の回路情報を用いて回路の配置及び回路間の配線を行うレイアウトＣＡＤ装置において、第１のレイアウト結果を記憶する手段と、前記第１のレイアウト結果に基づき各配線毎に隣接配線間の容量を抽出する手段と、抽出された容量を第１の配線容量データとして記憶する手段と、前記集積回路の回路情報の変更に伴う回路の配置及び回路間の配線のレイアウトを行って得られた第２のレイアウト結果を記憶する手段と、前記第１のレイアウト結果と前記第２のレイアウト結果を比較し、前記回路情報が変更されたことによりレイアウトが変更された配線を抽出する手段と、第２のレイアウト結果に基づいて、前記レイアウトが変更された配線のみについて隣接配線間の容量を抽出する手段と、抽出した容量を第２の配線容量データとして記憶する手段と、前記第１の配線容量データ中、前記レイアウトが変更された配線の配線容量については、前記第２の配線容量データに置き替える手段とを有する集積回路の開発装置。
【００５８】
（付記７）付記５の配線容量抽出方法であって、さらに、レイアウトが変更された配線に対して変更前の配線形状に基づき一定の範囲内にある配線を抽出して、第１の配線グループとして記憶し、付記５に記載した第２のレイアウト結果に基づいて、前記第１の配線グループに属する各配線と隣接配線間の容量を抽出して、前記第１の配線グループに対する第３の配線容量データとして記憶し、レイアウトが変更された配線に対して変更後の配線形状に基づき一定の範囲内にある配線を抽出して、第２の配線グループとして記憶し、付記５に記載した第２のレイアウト結果に基づいて、前記第２の配線グループに属する各配線と隣接配線間の容量を抽出し、前記第２の配線グループに対する第４の配線容量データとして記憶し、付記５に記載の第１の配線容量データ中、第１の配線グループ及び第２の配線グループに関する配線容量データ部分ついてさらに、第３の配線容量データ及び第４の配線容量データに置き替えたことを特徴とする配線容量抽出方法。
【００５９】
（付記８）付記６のレイアウト装置であって、さらに、レイアウトが変更変更された配線に対して変更前の配線形状に基づき一定の範囲内にある配線を抽出する手段と、抽出された配線を第１の配線グループとして記憶する手段と、付記５に記載した第２のレイアウト結果に基づいて、前記第１の配線グループに属する各配線と隣接配線間の容量を抽出する手段と抽出された容量を第１の配線グループに対する第３の配線容量データとして記憶する手段と、レイアウトが変更された配線に対して変更後の配線形状に基づき一定の範囲内にある配線を抽出する手段と、抽出された配線を第２の配線グループとして記憶する手段と、付記５に記載した第２のレイアウト結果に基づいて、前記第２の配線グループに属する各配線と隣接配線間の容量を抽出する手段と、抽出された容量を第２の配線グループに対する第４の配線容量データとして記憶する手段と、付記５に記載の第１の配線容量データ中、第１の配線グループ及び第２の配線グループに関する配線容量データ部分ついてさらに、第３の配線容量データ及び第４の配線容量データに置き替える手段を有する集積回路の開発装置。
【００６０】
【発明の効果】
以上のように、本発明は、大規模集積回路が複数の回路ブロックにより構成されている場合に、その一部又は全部が未完成回路ブロックであっても、全体回路の仕様検討、設計・論理検証、論理合成及びレイアウトを行え、かつ、各回路ブロックは独立して設計・論理検証を行える大規模集積回路の開発方法及びその方法を実現する装置を提供する。
【００６１】
従って、本発明は大規模集積回路の開発に大きく貢献することができる。
【図面の簡単な説明】
【図１】本発明に係わる開発工程の流れ（詳細）
【図２】本発明に係わる開発工程と開発時間
【図３】本発明に係わる論理ＣＡＤ装置
【図４】本発明に係わるレイアウトＣＡＤ装置
【図５】変更前の対象配線との間に配線間容量をもった配線の抽出
【図６】変更後の対象配線との間に配線間容量をもつ配線の抽出
【図７】ブラックボックスの生成に係わるフローチャート
【図８】容量の抽出及び配線間容量の再配分に係わるフローチャート
【図９】配線間容量の再配分（隣接配線が消滅す場合）
【図１０】配線間容量の再配分（隣接配線が発生した場合）
【図１１】従来例に係わる開発工程の流れ
【図１２】従来例に係わる開発工程と開発時間
【図１３】従来の論理ＣＡＤ装置
【図１４】従来のレイアウトＣＡＤ装置
【符号の説明】
Ａ：素子ライブラリー
Ｂ：ネットリスト
Ｃ：ＳＤＦ
Ｄ：ハードウエア記述
Ｅ：素子ライブラリー入力部
Ｆ：ネットリスト入力部
Ｇ：ＳＤＦ入力部
Ｈ：ハードウエア記述入力部
Ｉ：素子機能情報記憶部
Ｊ：ネットリスト記憶部
Ｋ：ＳＤＦ記憶部
Ｌ：ハードウエア記述記憶部
Ｍ：ＣＰＵ
Ｎ：シュミレーション結果格納部
Ｏ：入力部
Ｐ：論理波形出力部
Ｑ：統合データベース出力部
Ｒ：キーボード
Ｓ：マウス
Ｔ：表示装置
Ｕ：統合データベース
ＡＢ：セルライブラリー
ＡＤ：セルライブラリー入力部
ＡＦ：セルライブラリー記憶部
ＡＧ：配線容量計算結果格納部
ＡＨ：セル配置／配線結果格納部
ＡＩ：ＳＤＦ格納部
ＡＪ：図形出力部
ＡＬ：表示装置
ＡＭ：変更配線から一定の範囲内にある配線格納部
ＡＮ：配線差分部分格納部

Claims (3)

1. 少なくとも第１の回路ブロックと第２の回路ブロックからなる集積回路の設計・論理検証において、前記第１の回路ブロックを第１の記述方法で記述し、前記第２の回路ブロックを第２の記述方法で記述し、前記集積回路の論理合成において前記第１の回路ブロックの記述からネットリストを生成し、前記ネットリストと前記第２の回路ブロックの記述から、前記第１の回路ブロックと前記第２の回路ブロックの接続情報を含む回路情報を生成し、前記回路情報を使用してレイアウトを行うことを特徴とする集積回路の開発方法。
2. 請求項１に記載の前記第２の記述方法は前記第１の記述方法に、前記第２の回路ブロックの面積データ及びポートデータ、若しくは少なくともどちらか一方を別途付加した記述方法であることを特徴とした集積回路の開発方法。
3. 請求項１に記載した第２の回路ブロックの記述を記憶する第１の記憶手段と、請求項１に記載したネットリストを記憶する第２の記憶手段と、前記第１の記憶手段で記憶した前記記述と前記第２の記憶手段で記憶した前記ネットリストとから、請求項１に記載の回路情報を生成する手段を有する集積回路の開発装置。

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