【０００１】
【発明の属する技術分野】
本発明はヘテロ接合型電界効果トランジスタに関し、詳しくは、超高速集積回路、ミリ波およびマイクロ波集積回路等の能動素子として利用することができ、高周波数、高利得および低ノイズ等の優れた特性を有するヘテロ接合型電界効果トランジスタに関する。
【０００２】
【従来の技術】
従来、一般に用いられている、ＩｎＰを基板として用いたヘテロ接合型電界効果トランジスタをにおいては、図２に示したように、ＩｎＰからなる基板２０１の上に、アンドープのＩｎＡ１Ａｓからなるバッファー層２０２、アンドープのＩｎＧａＡｓからなるチャネル層２０３およびアンドープのＩｎＡ１Ａｓからなるスペーサ層２０４が、順次積層して形成されている。上記スペーサ層２０４の上部には、ｎ型のキャリアが発生するように、Ｓｉが原子面状に添加されたプレーナドープ（デルタドープともいう）層２０５が形成され、その上には、アンドープのＩｎＡｌＡｓからなるショットキー接合形成層２０６が形成されている。
【０００３】
さらに、上記ショットキー接合形成層２０６の所定部分上には、当該ショットキー接合形成層２０６とショットキー接合されたゲート電極２０８が配置されており、当該ゲート電極２０８とは所定の間隔を介して、バルクドープされたｎ−ＩｎＧａＡｓからなるコンタクト層２０７が形成されている。当該コンタクト層２０７上には、ソース電極２０９およびドレイン電極２１０が形成され、当該ソース電極２０９およびドレイン電極２１０は、上記コンタクト層２０７を介して、上記ショットキー接合形成層２０６にそれぞれオーミック接合されている。
【０００４】
すなわち、上記従来のヘテロ接合型電界効果トランジスタの層構成においては、スペーサ層２０４とショットキー接合形成層２０６から構成されたバリア層が同一のＡｓ系の化合物半導体層（この場合はＩｎＡｌＡｓ層）から形成されており、このようなバリア層に、Ｓｉプレーナドープ層２０５が形成されているという特徴がある。
【０００５】
このようなヘテロ接合型電界効果トランジスタにおいては、プレーナドープ層２０５から供給された電子によって、チャネル層２０３内のスペーサ層２０４の側の界面付近に二次元電子ガスが形成される。この二次元電子ガスの流れを、ゲート電極２０８に印加される電圧によって、ソース電極２０９下の領域とドレイン電極２１０下の領域との間で制御し、これによって装置が動作される。キャリアである電子は二次元電子となり、アンドープ（低不純物濃度）のチャネル層２０３中を移動するので、不純物による散乱が抑制されて、高速で移動することが可能である。
【０００６】
【発明が解決しようとする課題】
ヘテロ接合型電界効果トランジスタ等で用いられる化合物半導体結晶の積層構造の形成（成長）には、一般に、有機金属気相成長法（ＭＯＶＰＥ）や分子線エピタキシャル成長法（ＭＢＥ）が用いられる。
【０００７】
ＭＯＶＰＥによって化合物半導体を成長する際には、化合物半導体を構成する砒素、インジュウム、ガリウムおよびアルミニウムの原料ガスとして、アルシン（ＡｓＨ３）、トリメチルインジウム（ＴＭＩ）、トリエチルガリウム（ＴＥＧ）およびトリメチルアルミニウム（ＴＭＡ）などがそれぞれ用いられ、また、不純物であるＳｉの原料としてはシラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）が用いられることが多い。一方、ＭＢＥによって成長を行う場合は、Ａｓ、Ｉｎ、Ｇａ、Ａ１、Ｓｉの金属原料がそれぞれ用いられている。
【０００８】
ＭＯＶＰＥでは、高温に加熱された基板上で、上記原料ガスを熱分解することによって化合物半導体結晶を成長させる。また、ＭＢＥでは、金属原料をルツボ内で高温に加熱することによって蒸発した金属分子を用いて、化合物半導体結晶の形成を行っているが、この場合も、平坦な表面を得るためには、基板加熱を行って、成長層表面における分子の移動を促進させる必要がある。すなわち、いずれの場合においても、化合物半導体の結晶成長を行う際には、基板温度を５００℃以上の高温に設定する必要がある。
【０００９】
しかし、例えば図２に示した従来技術における層構成において、化合物半導体の成長温度が高温であると、原子面状にドーピングされなければならいプレーナドープのＳｉが、実際には、熱拡散によってプレーナドープ層２０５を挟む上下のＩｎＡｌＡｓスペーサ層２０４とＩｎＡｌＡｓショットキー接合形成層２０６内へ、拡散してしまうという問題が生ずる。
【００１０】
その結果、例えば、Ｓｉ不純物がＩｎＡｌＡｓスペーサ層２４を通過して、ＩｎＧａＡｓチャネル層２０３まで拡散して混入した場合は、チャネル層２０３における不純物散乱が増大することによって、二次元電子ガスの電子移動度が低下してしまう。また、ショットキー接合形成層２０６側にＳｉ不純物が拡散した場合は、実効的なショットキー障壁の厚さが薄くなるため、ゲートリークが増大して、トランジスタの素子特性が劣化してしまう。
【００１１】
このようなプレーナドープ層２０５からの不純物拡散の問題を解決するため、例えば、プレーナドープ層２０５の上下にそれぞれ接するスペーサ層２０４とショットキー接合形成層２０６の膜厚を厚くすることが考えられる。しかし、ヘテロ接合型電界効果トランジスタを高速動作させるためには、ゲート電極２０８からチャネル層２０３までの距離を極力短くすることが必要であり、この方法によってトランジスタの特性を向上させることは困難である。
【００１２】
本発明の目的は、従来のヘテロ接合型電界効果トランジスタの有する上記問題を解決し、すぐれた素子特性を有するヘテロ接合型電界効果トランジスタを提供することである。
【００１３】
本発明の他の目的は、プレーナドープされた上記不純物の拡散を抑制し、ゲート電極からチャネル層までの距離を長くすることなしに、素子特性の低下を効果的に防止することができるヘテロ接合型電界効果トランジスタを提供することである。
【００１４】
【課題を解決するための手段】
上記目的を達成するための本発明のヘテロ接合電界効果型トランジスタは、化合物半導体基板と、当該化合物半導体基板上に順次積層して形成された化合物半導体からなるバッファー層と、チャネル層およびバリア層と、当該バリア層上の所定部分に形成されたゲート電極と、ソース電極およびドレイン電極を具備し、上記バリア層中にはＰを一成分元素として含むアンドープの化合物半導体層を含み、かつ、当該Ｐを一成分元素として含むアンドーブの化合物半導体層中には、炭素を不純物とするブレーナドープ層が形成されていることを特徴とする。
【００１５】
すなわち、ＩｎＡｌＡｓに対するＳｉ以外のｎ型不純物としては、ＳやＳｅ等が考えられるが、ＳやＳｅ等の熱拡散係数はＳｉと同等か、またはＳｉよりも大きいので、Ｓｉの代わりにＳやＳｅを用いても、上記問題の解決は期待できない。熱拡散が非常に小さい不純物として炭素が知られているが（Ｎ．Ｋｏｂａｙａｓｈｉ ｅｔ ａｌ，ＡｐｐＩ．Ｐｈｙｓ．Ｌｅｔｔ．，５０（１９８７）１４３５）、ＩｎＡｌＡｓなどＡｓ系材料中では、炭素はＰ型のキャリアを発生する不純物であり、ｎ型不純物としては使用できない。
【００１６】
一方、金属Ｉｎとプレクラッキングしたターシャリブチルアルシン（ＴＢＰ）を原料として用い、有機金属分子線エピタキシャル成長法（ＭＯＭＢＥ）によって、炭素を添加したバルクドープのＩｎＰ成長を行ったことが報告されている（Ｊｅ−Ｈｗａｎ Ｏｈ ｅｔ ａＩ，ＡｐｐＩ．Ｐｈｙ．Ｌｅｔｔ．，６６（１９９５）２８９１）。この報告によれば、２５０℃という非常に低い成長温度で、最大で４×１０１９ｃｍ−３の炭素を添加した後、ホール効果測定によって、５．８×１０１８ｃｍ−３のｎ型のキャリア濃度を得ており、炭素がＰ系材料中でｎ型のキャリアを発生する不純物として作用することが示されている。
【００１７】
しかし、成長温度が高温である場合は、添加できる炭素の濃度およびキャリア濃度が、いずれも著しく低下してしまうため、トランジスタ構造の形成に必要な高温（５００℃以上）では、この方法を用いても、十分な炭素のドーピングを行うことができず、実用は困難であった。
【００１８】
半導体結晶に不純物を添加してキャリアを発生させる方法としては、半導体結晶の成長を行いながら不純物を添加してドーピングを行うバルクドープと、成長を中断してから、不純物を成長面に二次元的に添加するプレーナドープが知られている。
【００１９】
また、キャリアを発生させるためには、添加した不純物が結晶格子位置のサイトに入る必要があるが、一般に、バルクドープよりプレーナドープの方が、不純物をより高い面密度で上記サイトに入れることが可能である。例えば、ＧａＡｓ中へのＳｉのバルクドープの場合、ドーピング可能な最大密度は約７×１０１８ｃｍ−３であるので、サイトを占める不純物の最大面密度は約２×１０１１ｃｍ−２程度である。しかし、プレーナドープでは１０１３ｃｍ−２以上の面密度でドーピングが可能である。
【００２０】
本発明においては、バリア層の一部にＰを一成分元素として含む化合物半導体層を用い、このＰを一成分元素として含む化合物半導体層に炭素がプレーナドープされる。これにより、従来は使用が困難であった熱拡散が小さな炭素を、ｎ型不純物として使用することが可能になったばかりでなく、高温成長を行っても、十分な量の炭素をドーピングすることが実現された。その結果、従来のヘテロ接合型電界効果トランジスタの製造においては困難であった、プレーナドープされた不純物の拡散を、効果的に防止することが可能になり、急峻な深さ方向分布を有する炭素のプレーナドープ層が実現された。
【００２１】
上記Ｐを一成分元素として含むアンドープの化合物半導体層は、アンドーブのスペーサ層および当該アンドープのスペーサ層上に積層して形成されたアンドーブのショットキー接合形成層を含み、上記プレーナドープ層は、上記アンドープのスペーサ層の上記アンドープのショットキー接合形成層に接する面に形成されている。このような構造は、アンドープのスペーサ層の上面に、炭素のプレーナドープ層を形成した後、その上にアンドーブのショットキー接合形成層を形成することによって容易に形成される。
【００２２】
上記Ｐを一成分元素として含むアンドープの化合物半導体層の上には、当該アンドープの化合物半導体層とは組成の異なるショットキーバリア接合層が形成されており、当該組成の異なるショットキーバリア接合層の所定の位置上には上記ゲート電極およびコンタクト層がそれぞれ形成され、当該コンタクト層の上には、上記ソース電極およびドレイン電極が、互いに所定の間隔を介して形成されている。そのため、上記ゲート電極は上記ショットキーバリア接合層とはショットキー接合し、上記ソース電極およびドレイン電極は、それぞれ上記コンタクト層を介して、上記ショットキーバリア形成層とオーミック接合されている。
【００２３】
上記化合物半導体基板としては、ＩｎＰからなる基板を用いることができる。上記チャネル層としてＧａＡｓとＩｎＡｓの混晶（ＩｎＧａＡｓ）からなる層を用いることができ、また、上記Ｐを一成分元素として含む化合物半導体層としては、ＩｎＰ、ＡｌＰ、ＧａＰおよびこれらの混晶から選ばれた材料からなる層を用いることができる。
【００２４】
上記Ｐを一成分元素として含むアンドープの化合物半導体層以外の上記バリア層としては、Ａ１ＡｓおよびＩｎＡｓの混晶（ＩｎＡｌＡｓ）の層を用いることができ、このような層を、上記Ｐを一成分元素として含むアンドープの化合物半導体層の上に形成すればよい。
【００２５】
上記炭素を不純物とするプレーナドープ層は、トリメチルフォスフィン、トリエチルアルシン、ターシャリブチルアルシン、炭素を成分元素とするハロゲン化物（ＣＢｒ４等）およびカーボンから選択された材料を用いて形成することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００２７】
実施例１
図１は、本発明の電界効果型トランジスタの断面構造の一例を示す図である。図１において、ＩｎＰからなる基板１０１上に、アンドープのＩｎＡｌＡｓからなるバッファー層１０２が形成され、その上にアンドープのＩｎＧａＡｓからなるチャネル層１０３が形成されている。
【００２８】
上記チャネル層１０３の上には、アンドープのＩｎＡｌＡｓからなるスペーサ層１０４、アンドープのＩｎＰからなるスペーサ層１０５、炭素によるプレーナドープ層１０６、アンドープのＩｎＰからなるショットキー接合形成層１０７およびアンドープのＩｎＡｌＡｓからなるショットキー接合形成層１０８が形成されている。
【００２９】
上記ＩｎＡｌＡｓからなるショットキー接合形成層１０８の所定部分上には、当該ショットキー接合形成層１０８とショットキー接合して、ゲート電極１１０が形成されている。また、上記ショットキー接合形成層１０８の他の部分上には、Ｓｉがバルクドープされたｎ−ＩｎＧａＡｓからなるコンタクト層１０９が形成され、当該コンタクト層１０９上には、上記ゲート電極１１０から所定の間隔を介して、ソース電極１１１とドレイン電極１１２が、それぞれ上記コンタクト層１０９とオーミック接合して形成されている。そのため、これらソース電極１１１およびドレイン電極１１２は、上記コンタクト層１０９を介して、上記ショットキー接合形成層１０８とオーミック接合されている。上記ゲート電極１１０としては、たとえばＷＳｉなどの金属膜を用いることができ、ソース電極１１１およびドレイン電極１１２としては、たとえばＴｉ／Ｐｔ／Ａｕなどの積層膜を使用することができる。
【００３０】
本実施例において、上記ＩｎＰ基板１０１上に積層して形成されたバッファ層１０２、チャネル層１０３、スペーサ層１０４、１０５、ショットキー接合形成層１０７、１０８およびコンタクト層１０９は、いずれもＭＯＰＶＥによって成長させて形成した。ＭＯＰＶＥにおけるＶ族元素ＡｓおよびＰの原料には、水素化物ガスであるアルシン（ＡｓＨ３）およびフォスフィン（ＰＨ３）を、ＩＩ１族元素Ｉｎ、ＡｌおよびＧａの原料には、有機金属ガスであるトリメチルインジウム（ＴＭＩ）、トリメチルアルミニウム（ＴＭＡ）およびトリエチルガリウム（ＴＥＧ）をそれぞれ用いた。炭素のプレーナドープは、トリメチルフォスフィン（ＴＭＰ）の水素によるバブリングによって行い、また、コンタクト層１０９の形成の際におけるＳｉのバルクドープは、ジシラン（Ｓｉ２Ｈ６）を用いて行った。
【００３１】
次に、本実施例において、上記炭素プレーナドープ層１０６の形成の際に用いた炭素のプレーナドープ法について説明する。図３は炭素のプレーナドープにおける各原料ガスの供給シーケンスを示している。図３において、（ａ）はＰの供給ガスであるＰＨ３の供給状態、（ｂ）はインジウムを供給するためのＴＭＩの供給状態、（ｃ）は炭素のドーピング源であるＴＭＰの供給状態を、それぞれ示している。
【００３２】
まず、ＰＨ３およびＴＭＩを所定時間供給して、ＩｎＰスペーサ層１０５を形成した後、時間Ｔ１だけＰＨ３およびＴＭＩを成長炉からパージした。次に時間Ｔ２だけＴＭＰを水素によってバブリングして、炭素プレーナドープ層１０６を形成し、さらに時間Ｔ３だけＴＭＰのパージを行った後、再びＰＨ３およびＴＭＩを供給して、ＩｎＰショットキー接合形成層１０７を形成した。
【００３３】
プレーナドープする炭素の濃度は、ＴＭＰを供給する時間（Ｔ２）、またはＴＭＰをバブリングする際における水素流量を変化させることによって調整した。Ｔ１およびＴ３は、成長炉中の残留ガスを除去するためのパージ時間である。本実施例では、パージ時間Ｔ１およびＴ３を３秒、ＴＭＰの供給時間Ｔ２を１０秒で固定し、ＴＭＰのバブリング水素流の流量を変化させた。
【００３４】
シートキャリア濃度のＴＭＰバブリング水素流量依存性を、ホール効果測定によって求め、図４に示す結果が得られた。図４から明らかなように、バブリング水素流量を変化させることによって、シートキャリア濃度を高い精度で制御し、変化させることができた。また、図４に示したシートキャリア濃度では、いずれも極めて良好な素子特性が得られることが確認された。
【００３５】
さらに、図１に示した本発明、および図２に示した従来のヘテロ接合型電界効果トランジスタの熱的安定性を比較した。チャネル層からプレーナドープ層までのスペー層の厚さは同一とした。また、熱的安定性の評価は、作製したサンプルを高温で３０分アニールした後、ホール効果測定を行ってその移動度の変化を調べることで行った。アニールは、サンプル表面からのＡｓ脱離によってサンプル表面が劣化しないように、ＡｓＨ３雰囲気中で行った。
【００３６】
このようにして測定した、アニール温度による移動度の変化を図５にを示した。図５において（ａ）は本発明、（ｂ）は従来技術の結果をそれぞれ示す。まず、アニールを行わないとき（ａｓ−ｇｒｏｗｎ）のサンプルの移動度は、従来技術のものが約８０００ｃｍ２／ｖｓであるのに対して、本発明では約１２０００ｃｍ２／ｖｓであり、著しく大きな値が得られた。また、温度５５０℃以上のアニールを行うと、従来構造の場合は移動度が著しく低下したのに対し、本発明では６５０℃のアニールを行っても移動度の低下は認められなかった。
【００３７】
このようなａｓ−ｇｒｏｗｎの状態における移動度が高いこと、およびアニールによっても移動度が低下しないという本発明の特長は、プレーナドープされた炭素の深さ方向における分布が、従来技術と比較してはるかに急峻であり、かつ、熱的にも安定であることを示している。
【００３８】
なお、本実施例では各層の形成にＭＯＶＰＥを用い、Ｐ系材料としてＩｎＰを用いたが、ＭＢＥやＭＯＭＢＥなど、他の成長法を用いることができる。炭素のプレーナドープが行われるスペーサー層１０５も、ＩｎＰのみではなく、ＧａＰやＡｌＰ、またはこれらの混晶を用いても同様の効果が得られた。また、炭素のプレーナドープ原料には、ＴＭＰの他、トリエチルアルシン（ＴＥＰ）、ターシャリブチルアルシン（ＴＢＰ）、炭素を含むハロゲン化物（ＣＢｒ４等）若しくはカーボンを使用することができる。
【００３９】
【発明の効果】
上記説明から明らかなように、本発明によれば、プレーナドープされた不純物である炭素の拡散は効果的に抑制され、深さ方向における炭素の分布がきわめて急峻で熱的にも安定なプレーナドープ層が形成された。その結果、設計値通りのデバイス特性を得ることが可能となり、ヘテロ接合型電界効果トランジスタのさらなる高速化が実現された。
【図面の簡単な説明】
【図１】本発明のヘテロ接合型電界効果トランジスタの一例を示す断面図。
【図２】従来のヘテロ接合型電界効果トランジスタを説明するための断面図。
【図３】炭素のプレーナドープ時における原料ガスの供給シーケンスの一例を示す図。
【図４】シートキャリア濃度のＴＭＰ水素バブリング流量依存性の一例を示す図。
【図５】本発明および従来構造における熱的安定性を比較した図。
【符号の説明】
１０１…ＩｎＰ基板、１０２…ＩｎＡｌＡｓバツフアー層、１０３…ＩｎＧａＡｓチャネル層、１０４…ＩｎＡｌＡｓスペ−サ層、１０５…ＩｎＰスペーサ層、１０６…炭素プレーナドープ層、１０７…ＩｎＰショットキー接合形成層、１０８…ＩｎＡｌＡｓショットキー接合形成層、１０９…ｎ−ＩｎＧａＡｓコンタクト層、１１０…ゲート電極、１１１…ソース電極、１１２…ドレイン電極、２０１…ＩｎＰ基板、２０２…ＩｎＡｌＡｓバッファー層、２０３…ＩｎＧａＡｓチャネル層、２０４…ＩｎＡｌＡｓスペーサー層、２０５…Ｓｉプレーナドープ層、２０６…ＩｎＡｌＡｓショットキー接合形成層、２０７…ｎ−ＩｎＧａＡｓコンタクト層、２０８…ゲート電極、２０９…ソース電極、２１０…ドレイン電極。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a heterojunction field-effect transistor, and more particularly, it can be used as an active element such as an ultra-high-speed integrated circuit, a millimeter-wave and a microwave integrated circuit, and has excellent characteristics such as high frequency, high gain and low noise. A heterojunction field effect transistor having
[0002]
[Prior art]
Conventionally, in a generally used heterojunction field effect transistor using InP as a substrate, as shown in FIG. 2, a buffer layer 202 made of undoped InA1As is formed on a substrate 201 made of InP. A channel layer 203 made of undoped InGaAs and a spacer layer 204 made of undoped InA1As are sequentially laminated. On top of the spacer layer 204, a planar doped (delta-doped) layer 205 to which Si is added in an atomic plane so as to generate n-type carriers is formed, and an undoped InAlAs layer is formed thereon. A Schottky junction forming layer 206 is formed.
[0003]
Further, on a predetermined portion of the Schottky junction forming layer 206, a gate electrode 208 that is Schottky-joined to the Schottky junction forming layer 206 is disposed, and the gate electrode 208 is spaced apart from the gate electrode 208 by a predetermined interval. A contact layer 207 made of bulk-doped n-InGaAs is formed. A source electrode 209 and a drain electrode 210 are formed on the contact layer 207, and the source electrode 209 and the drain electrode 210 are respectively ohmic-joined to the Schottky junction formation layer 206 via the contact layer 207. I have.
[0004]
That is, in the layer structure of the above-mentioned conventional heterojunction field effect transistor, the barrier layer composed of the spacer layer 204 and the Schottky junction formation layer 206 is formed of the same As-based compound semiconductor layer (in this case, an InAlAs layer). It is characterized in that the Si planar doped layer 205 is formed on such a barrier layer.
[0005]
In such a heterojunction field effect transistor, a two-dimensional electron gas is formed near the interface on the spacer layer 204 side in the channel layer 203 by the electrons supplied from the planar doped layer 205. The flow of the two-dimensional electron gas is controlled between a region below the source electrode 209 and a region below the drain electrode 210 by a voltage applied to the gate electrode 208, whereby the device is operated. The electrons serving as carriers become two-dimensional electrons and move in the undoped (low impurity concentration) channel layer 203. Therefore, scattering by impurities is suppressed, and the electrons can move at high speed.
[0006]
[Problems to be solved by the invention]
Metal-organic vapor phase epitaxy (MOVPE) and molecular beam epitaxy (MBE) are generally used to form (grow) a laminated structure of compound semiconductor crystals used in a heterojunction field effect transistor or the like.
[0007]
When a compound semiconductor is grown by MOVPE, arsine (AsH 3 ), trimethylindium (TMI), triethylgallium (TEG) and trimethylaluminum (TMA) are used as source gases of arsenic, indium, gallium and aluminum constituting the compound semiconductor. ), Etc., and silane (SiH 4 ) or disilane (Si 2 H 6 ) is often used as a raw material of Si as an impurity. On the other hand, when growing by MBE, metal materials of As, In, Ga, A1, and Si are used, respectively.
[0008]
In MOVPE, a compound semiconductor crystal is grown by thermally decomposing the above-mentioned source gas on a substrate heated to a high temperature. Further, in MBE, a compound semiconductor crystal is formed using metal molecules evaporated by heating a metal raw material to a high temperature in a crucible. It is necessary to perform heating to promote the movement of molecules on the surface of the growth layer. That is, in any case, when growing a compound semiconductor crystal, it is necessary to set the substrate temperature to a high temperature of 500 ° C. or higher.
[0009]
However, for example, in the layer structure in the prior art shown in FIG. 2, when the growth temperature of the compound semiconductor is high, planar-doped Si that must be doped in an atomic plane actually becomes planar-doped by thermal diffusion. There is a problem that the InAlAs spacer layer 204 above and below the layer 205 and the InAlAs Schottky junction forming layer 206 are diffused.
[0010]
As a result, for example, when Si impurities pass through the InAlAs spacer layer 24 and diffuse into the InGaAs channel layer 203 and enter, the impurity scattering in the channel layer 203 increases, and the electron mobility of the two-dimensional electron gas increases. Will decrease. In the case where the Si impurity diffuses into the Schottky junction formation layer 206, the effective Schottky barrier becomes thinner, so that the gate leakage increases and the element characteristics of the transistor deteriorate.
[0011]
In order to solve the problem of impurity diffusion from the planar doped layer 205, for example, it is conceivable to increase the film thickness of the spacer layer 204 and the Schottky junction forming layer 206 which are respectively in contact with the upper and lower sides of the planar doped layer 205. However, in order to operate the heterojunction field effect transistor at high speed, it is necessary to minimize the distance from the gate electrode 208 to the channel layer 203, and it is difficult to improve the characteristics of the transistor by this method. .
[0012]
SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems of the conventional heterojunction field effect transistor and to provide a heterojunction field effect transistor having excellent device characteristics.
[0013]
Another object of the present invention is to provide a heterojunction capable of suppressing the diffusion of the above-mentioned planar-doped impurity and effectively preventing deterioration of device characteristics without increasing the distance from the gate electrode to the channel layer. To provide a field effect transistor.
[0014]
[Means for Solving the Problems]
In order to achieve the above object, a heterojunction field-effect transistor according to the present invention has a compound semiconductor substrate, a buffer layer made of a compound semiconductor formed by sequentially laminating the compound semiconductor substrate, a channel layer and a barrier layer. A gate electrode formed at a predetermined portion on the barrier layer, a source electrode and a drain electrode, wherein the barrier layer includes an undoped compound semiconductor layer containing P as a component element; Is characterized in that, in the compound semiconductor layer of Andove containing as one component element, a Braena-doped layer containing carbon as an impurity is formed.
[0015]
That is, as the n-type impurity other than Si with respect to InAlAs, S, Se, or the like can be considered. However, since the thermal diffusion coefficient of S, Se, or the like is equal to or larger than that of Si, S or Se is used instead of Si. However, the above problem cannot be expected to be solved. Carbon is known as an impurity having a very low thermal diffusion (N. Kobayashi et al, AppI. Phys. Lett., 50 (1987) 1435), but carbon is a P-type carrier in As-based materials such as InAlAs. And cannot be used as an n-type impurity.
[0016]
On the other hand, it has been reported that bulk doping InP growth to which carbon was added was performed by metalorganic molecular beam epitaxial growth (MOMBE) using tertiary butyl arsine (TBP) pre-cracked with metal In as a raw material (Je). -Hwan Oh et al, Appl. Phy. Lett., 66 (1995) 2891). According to this report, after adding a maximum of 4 × 10 19 cm −3 of carbon at a very low growth temperature of 250 ° C., 5.8 × 10 18 cm −3 n-type was measured by Hall effect measurement. The carrier concentration is obtained, and it is shown that carbon acts as an impurity that generates n-type carriers in the P-based material.
[0017]
However, when the growth temperature is high, the concentration of carbon that can be added and the carrier concentration both decrease significantly. Therefore, at a high temperature (500 ° C. or higher) necessary for forming a transistor structure, this method is used. However, sufficient doping of carbon could not be performed, and practical use was difficult.
[0018]
There are two methods for generating carriers by adding impurities to the semiconductor crystal: bulk doping, in which impurities are added while growing the semiconductor crystal, and doping, in which the growth is interrupted and then the impurities are two-dimensionally grown on the growth surface. Planar dopes to be added are known.
[0019]
In addition, in order to generate carriers, it is necessary for the added impurity to enter the site of the crystal lattice position. In general, the planar dope allows the impurity to enter the site at a higher areal density than the bulk dope. It is. For example, in the case of bulk doping of Si in GaAs, the maximum density that can be doped is about 7 × 10 18 cm −3 , and thus the maximum areal density of impurities occupying sites is about 2 × 10 11 cm −2. . However, doping is possible with planar doping at an areal density of 10 13 cm −2 or more.
[0020]
In the present invention, a compound semiconductor layer containing P as a component element is used as a part of the barrier layer, and the compound semiconductor layer containing P as a component element is planar-doped with carbon. This not only makes it possible to use carbon with low thermal diffusion, which was conventionally difficult to use, as an n-type impurity, but also makes it possible to dope a sufficient amount of carbon even when performing high-temperature growth. It was realized. As a result, it is possible to effectively prevent the diffusion of the planar-doped impurity, which has been difficult in the manufacture of the conventional heterojunction field-effect transistor, and it is possible to effectively prevent the diffusion of carbon having a steep depth direction distribution. Planar doped layers have been realized.
[0021]
The undoped compound semiconductor layer containing P as a component element includes an undoped spacer layer and an undoped Schottky junction forming layer formed by laminating on the undoped spacer layer. An undoped spacer layer is formed on a surface in contact with the undoped Schottky junction forming layer. Such a structure is easily formed by forming a carbon planar doped layer on the upper surface of the undoped spacer layer, and then forming an Andove Schottky junction forming layer thereon.
[0022]
On the undoped compound semiconductor layer containing P as a component element, a Schottky barrier junction layer having a different composition from the undoped compound semiconductor layer is formed. The gate electrode and the contact layer are formed on predetermined positions, respectively, and the source electrode and the drain electrode are formed on the contact layer at predetermined intervals. Therefore, the gate electrode has a Schottky junction with the Schottky barrier junction layer, and the source electrode and the drain electrode have an ohmic junction with the Schottky barrier formation layer via the contact layer, respectively.
[0023]
As the compound semiconductor substrate, a substrate made of InP can be used. A layer composed of a mixed crystal of GaAs and InAs (InGaAs) can be used as the channel layer, and the compound semiconductor layer containing P as a component element is selected from InP, AlP, GaP, and a mixed crystal thereof. Can be used.
[0024]
As the barrier layer other than the undoped compound semiconductor layer containing P as a component element, a layer of a mixed crystal of InAs and InAs (InAlAs) can be used. It may be formed on an undoped compound semiconductor layer containing as.
[0025]
The planar doped layer containing carbon as an impurity may be formed using a material selected from trimethylphosphine, triethylarsine, tert-butylarsine, a halide containing carbon as a component element (such as CBr 4 ), and carbon. it can.
[0026]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0027]
Example 1
FIG. 1 is a diagram showing an example of a cross-sectional structure of a field-effect transistor of the present invention. In FIG. 1, a buffer layer 102 made of undoped InAlAs is formed on a substrate 101 made of InP, and a channel layer 103 made of undoped InGaAs is formed thereon.
[0028]
On the channel layer 103, a spacer layer 104 made of undoped InAlAs, a spacer layer 105 made of undoped InP, a planar doped layer 106 made of carbon, a Schottky junction forming layer 107 made of undoped InP, and an undoped InAlAs Schottky junction forming layer 108 is formed.
[0029]
A gate electrode 110 is formed on a predetermined portion of the Schottky junction forming layer 108 made of InAlAs so as to form a Schottky junction with the Schottky junction forming layer 108. A contact layer 109 made of n-InGaAs doped with Si bulk is formed on another portion of the Schottky junction forming layer 108, and a predetermined distance from the gate electrode 110 is formed on the contact layer 109. , A source electrode 111 and a drain electrode 112 are formed in ohmic contact with the contact layer 109, respectively. Therefore, the source electrode 111 and the drain electrode 112 are in ohmic contact with the Schottky junction forming layer 108 via the contact layer 109. As the gate electrode 110, for example, a metal film such as WSi can be used. As the source electrode 111 and the drain electrode 112, for example, a stacked film such as Ti / Pt / Au can be used.
[0030]
In this embodiment, the buffer layer 102, the channel layer 103, the spacer layers 104 and 105, the Schottky junction forming layers 107 and 108, and the contact layer 109, which are formed by lamination on the InP substrate 101, are all grown by MOPVE. Formed. The source of group V elements As and P in MOPVE is arsine (AsH 3 ) and phosphine (PH 3 ) as hydride gases, and the source of group II elements In, Al and Ga is trimethyl as organometallic gas. Indium (TMI), trimethylaluminum (TMA) and triethylgallium (TEG) were used, respectively. Planar doping of carbon was performed by bubbling trimethylphosphine (TMP) with hydrogen, and bulk doping of Si at the time of forming the contact layer 109 was performed using disilane (Si 2 H 6 ).
[0031]
Next, in the present embodiment, a planar doping method of carbon used for forming the carbon planar doped layer 106 will be described. FIG. 3 shows a supply sequence of each raw material gas in the planar doping of carbon. In FIG. 3, (a) shows a supply state of PH 3 which is a supply gas of P, (b) shows a supply state of TMI for supplying indium, and (c) shows a supply state of TMP which is a carbon doping source. , Respectively.
[0032]
First, PH 3 and TMI were supplied for a predetermined time to form an InP spacer layer 105, and then PH 3 and TMI were purged from the growth furnace for a time T1. Then by bubbling with hydrogen TMP by time T2, to form a carbon planar doped layer 106, after performing additional time T3 only TMP purge, by supplying PH 3 and TMI again, InP Schottky junction formation layer 107 was formed.
[0033]
The concentration of the carbon to be planar-doped was adjusted by changing the time for supplying TMP (T2) or changing the hydrogen flow rate when bubbling the TMP. T1 and T3 are purge times for removing residual gas in the growth furnace. In this example, the purge times T1 and T3 were fixed at 3 seconds, and the supply time T2 of TMP was fixed at 10 seconds, and the flow rate of the bubbling hydrogen flow of TMP was changed.
[0034]
The dependence of the sheet carrier concentration on the flow rate of TMP bubbling hydrogen was determined by Hall effect measurement, and the results shown in FIG. 4 were obtained. As is clear from FIG. 4, the sheet carrier concentration could be controlled and changed with high accuracy by changing the bubbling hydrogen flow rate. In addition, it was confirmed that with the sheet carrier concentration shown in FIG. 4, extremely good element characteristics were obtained.
[0035]
Further, the thermal stability of the present invention shown in FIG. 1 and the conventional heterojunction field effect transistor shown in FIG. 2 were compared. The thickness of the space layer from the channel layer to the planar doped layer was the same. The thermal stability was evaluated by annealing the produced sample at a high temperature for 30 minutes and then measuring the Hall effect to examine the change in the mobility. The annealing was performed in an AsH 3 atmosphere so that the sample surface was not degraded by As desorption from the sample surface.
[0036]
FIG. 5 shows the change in the mobility depending on the annealing temperature measured in this manner. In FIG. 5, (a) shows the result of the present invention, and (b) shows the result of the prior art. First, the mobility of the sample without annealing (as-grown) is about 12000 cm 2 / vs in the present invention, whereas the mobility of the sample in the prior art is about 8000 cm 2 / vs, which is a remarkably large value. was gotten. Further, when annealing at a temperature of 550 ° C. or higher was performed, the mobility was remarkably reduced in the case of the conventional structure, whereas in the present invention, even when annealing was performed at 650 ° C., no reduction in the mobility was observed.
[0037]
The feature of the present invention that the mobility in such an as-grown state is high and the mobility does not decrease even by annealing is that the distribution of the planar doped carbon in the depth direction is smaller than that of the prior art. It is much steeper and shows that it is thermally stable.
[0038]
In this embodiment, MOVPE is used for forming each layer, and InP is used as the P-based material. However, other growth methods such as MBE and MOMBE can be used. The same effect can be obtained by using not only InP but also GaP, AlP, or a mixed crystal thereof for the spacer layer 105 where the carbon is planar-doped. In addition to the TMP, triethylarsine (TEP), tertiary butylarsine (TBP), a carbon-containing halide (such as CBr 4 ), or carbon can be used as the carbon planar dope material.
[0039]
【The invention's effect】
As is apparent from the above description, according to the present invention, the diffusion of carbon, which is a planar doped impurity, is effectively suppressed, and the distribution of carbon in the depth direction is extremely steep, and the thermally doped planar doped carbon is very stable. A layer was formed. As a result, it became possible to obtain device characteristics as designed, and the speed of the heterojunction field-effect transistor was further increased.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating an example of a heterojunction field effect transistor of the present invention.
FIG. 2 is a cross-sectional view illustrating a conventional heterojunction field-effect transistor.
FIG. 3 is a diagram showing an example of a source gas supply sequence during planar doping of carbon.
FIG. 4 is a diagram showing an example of the dependency of a sheet carrier concentration on a flow rate of TMP hydrogen bubbling.
FIG. 5 is a diagram comparing thermal stability between the present invention and a conventional structure.
[Explanation of symbols]
101 InP substrate, 102 InAlAs buffer layer, 103 InGaAs channel layer, 104 InAlAs spacer layer, 105 InP spacer layer, 106 carbon planar doped layer, 107 InP Schottky junction forming layer, 108 InAlAs Schottky junction forming layer, 109: n-InGaAs contact layer, 110: gate electrode, 111: source electrode, 112: drain electrode, 201: InP substrate, 202: InAlAs buffer layer, 203: InGaAs channel layer, 204: InAlAs spacer Layers: 205: Si planar doped layer; 206: InAlAs Schottky junction forming layer; 207: n-InGaAs contact layer; 208: gate electrode; 209: source electrode; 210: drain electrode.
