JP2004028920A

JP2004028920A - Substrate for evaluating high-frequency characteristic and measurement method

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Publication number: JP2004028920A
Application number: JP2002188690A
Authority: JP
Inventors: Naonori Nagakari; 永仮　尚謙
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2002-06-27
Filing date: 2002-06-27
Publication date: 2004-01-29
Anticipated expiration: 2022-06-27
Also published as: JP3792613B2

Abstract

<P>PROBLEM TO BE SOLVED: To provide a substrate for high-frequency characteristics evaluation for accurately evaluating high-frequency characteristics in electronic components for high-frequency applications and to provide a measurement method. <P>SOLUTION: In the substrate 10 for evaluating high-frequency characteristics, a first conductive layer 4, a first insulating layer 5, a second conductive layer 6, and a second insulating layer 7 are successively laminated on a support substrate 1, and an evaluation pattern A for packaging having a plurality of surface pads and a plurality of probe pads that conduct electricity at the rear side of the support substrate, an evaluation pattern B for opening, and an evaluation pattern C for short-circuiting are formed on the same support substrate. Then, electronic component elements are mounted on the evaluation pattern A for packaging on the substrate 10 for evaluating high-frequency characteristics, and the high-frequency characteristics in the electronic component elements are evaluated based on the capacity component of the evaluation pattern for opening, the resistance component of the evaluation pattern for short-circuiting, and inductance components to the high-frequency characteristics in the electronic component elements being measured between the first evaluation probe pad for packaging and the second evaluation probe pad for packaging. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、面実装型の電子部品素子の高周波特性を評価するための基板並びに測定方法に関するものである。
【０００２】
【従来の技術】
近年、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品も小型化、薄型化、高周波対応などの要求が強くなってきている。
【０００３】
特に、大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は２００ＭＨｚから１ＧＨｚ、チップ間バスのクロック周波数も７５ＭＨｚから１３３ＭＨｚという具合に高速化が顕著である。
【０００４】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００５】
受動部品の高周波特性の要求が高くなると同時に、その高周波特性の評価技術も重要となってくる。
【０００６】
従来、このような受動部品の高周波特性評価方法としては、伝送線路を形成し、受動素子を実装し、評価する手法が一般的であった。これら伝送線路を用いた評価手法では、伝送線路の特性インピーダンスと接点、並びに素子のインピーダンスとの整合をとるのが難しく、反射等の問題が生じ、高精度の評価が困難であった。特開平１０−３００７７８号や、特開平４−２９０９６８号、特開平２−２５３１７１号等にインピーダンス整合の問題を解消する手法が開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、これら伝送線路を用いた評価法では、測定対象の電子部品素子とインピーダンスに合わせた伝送線路を作製する必要がある。測定の精度は伝送線路の設計精度に左右されることとなる。さらには、電子部品素子は、複数の端子を有するものが多く、インピーダンス整合を考慮した伝送線路が必要であり、伝送線路自身の設計が困難となる問題があった。
【０００８】
本発明は、上述の課題を鑑みて案出されたものであり、その目的は面実装電子部品の実使用環境下を模擬でき、さらに高精度な高周波特性が評価できる高周波特性用評価基板及び測定方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、表面あるいは底面に複数の第１及び第２の外部電極が形成された電子部品素子の高周波特性評価に用いる高周波特性評価用基板であって、
支持基板上に、第１導体層、第１絶縁層、第２導体層、第２絶縁層を順次積層するとともに、表面側に複数の第１及び第２の実装用パッドを有し、前記支持基板の裏面に第１及び第２実装用評価プローブパッド、第１及び第２開放用評価プローブパッド、第１及び第２短絡用評価プローブパッドを有し、且つ、
前記第１導体層、前記第１絶縁層、前記第２導体層、前記第２絶縁層、前記複数の第１及び第２の表面パッド及び複数のビアホールとで構成される実装用評価パターン及び開放用評価パターンと、
前記第１導体層、前記第１絶縁層、前記第２導体層、前記第２絶縁層及び複数のビアホールとで構成される短絡用評価パターンとを並設するともに、
前記実装用評価パターンは、前記電子部品素子の前記第１の外部電極に導通する第１表面パッドを、第２絶縁層に形成されたビアホール、第２の導体層に形成された開口部を貫くビアホール、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１実装用評価プローブパッドに接続させるとともに、
前記電子部品素子の第２の外部電極に導通する第２の表面パッドを、前記第２の絶縁層に形成されたビアホール、前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２実装用評価プローブパッドに接続させるとともに、
前記開放用評価パターンは、第１の表面パッドを、第２絶縁層に形成されたビアホール、第２の導体層に形成された開口部を貫くビアホール、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１開放用評価プローブパッドに接続させ、
前記第２の表面パッドを、前記第２の絶縁層に形成されたビアホール、前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２開放用評価プローブパッドに接続させ、
前記短絡用評価パターンは、第２の導体層、第１絶縁層に形成されたビアホール、前記第１導体層、前記支持基板に形成されたビアホールを介して第１短絡用評価プローブパッドに接続させ、
前記第２導通層、第１絶縁層に形成されたビアホール、第１導体層に形成された開口部を貫くビアホール、前記支持基板に形成されたビアホールを介して第２短絡用評価プローブパッドに接続させてなる高周波特性評価用基板である。
【００１０】
そして、このような高周波特性評価用基板上に形成された実装用評価パターンに電子部品素子を搭載し、前記第１実装用評価プローブパッドと前記第２実装用評価プローブパッドとの間で測定された電子部品素子の高周波特性に対して、前記開放用評価パターンの前記第１開放用評価プローブパッドと前記第２開放用評価プローブパッドとの間で測定された容量成分と、前記短絡用評価パターンの前記第１短絡用評価プローブパッドと前記第２短絡用評価プローブパッドとの間で測定された抵抗成分及びインダクタンス成分とに基づいて、前記電子部品素子の純粋な高周波特性を測定する高周波特性測定方法である。
【００１１】
また、高周波特性評価用基板上に形成された実装用評価パターン、開放用評価パターン、短絡用評価パターンの各第１プローブパッド及び第２プローブパッドは、各パターンの中央部に配置されるよう形成されている。
【００１２】
また、高周波特性評価用基板上に形成された実装用評価パターン、開放用パターン、短絡用パターンの各第１プローブパッドと第２プローブパッドとが２０μｍ以内に形成されている。
【００１３】
また、支持基板に形成されるビアホールの径が０．１ｍｍ以内であり、かつ開口部が抵抵抗な導通材料で充填されている。
【００１４】
さらに、支持基板の厚みが０．５ｍｍ以下であって、前記支持基板上に形成される、第１導体層、第２導体層の厚みｔ１が０．５μｍ≦ｔ１≦３μｍであり、かつ第１絶縁層の厚みｔ２が１μｍ≦ｔ２≦１０μｍであり、さらに第１絶縁層の比誘電率ｋがｋ＜５である。
【００１５】
【発明の実施の形態】
以下、本発明の高周波特性評価用基板ならびに測定方法について、図面に基づいて概説する。
【００１６】
図１は本発明の高周波特性評価用基板の測定対象の電子部品素子を搭載した状態の断面図であり、また、図２（ａ）〜図２（ｃ）は各パターンの拡大断面図であり、図３（ａ）、（ｂ）は各パターンの平面図である。
【００１７】
高周波特性評価用基板１０は、支持基板１と、支持基板１上に形成された第１導体層４、第１絶縁層５、第２導体層６、第２絶縁層７が積層されている。そして、これらの接続パターンにより、３つのパターンを並設している。１つは、実装用評価パターンＡであり、例えば、電子部品素子１１を実装させて、高周波特性評価用基板１０に寄生するインダクタンス成分Ｌ、抵抗成分Ｒ、容量成分Ｃを含有させて、電子部品素子１１の高周波特性を測定するものである。
【００１８】
いま１つは、開放用評価パターンＢであり、例えば、電子部品素子１１を実装しない状態での高周波特性評価用基板１０に寄生する容量成分Ｃを測定するものである。
【００１９】
もう１つは、短絡用評価パターンＣであり、例えば、電子部品素子１１を実装しない状態での高周波特性評価用基板１０に寄生するインダクタンス成分Ｌ、抵抗成分Ｒを測定するものである。
【００２０】
このように、高周波特性評価用基板１０の寄生特性を含む電子部品素子１０の高周波特性を測定し、さらに、高周波特性評価用基板１０のインダクタンス成分Ｌ、抵抗成分Ｒ、さらには容量成分Ｒを正確に測定することにより、電子部品素子１１の純粋な高周波特性を容易に算出することができる。
【００２１】
そして、支持基板１の裏面には、各パターンＡ、Ｂ、Ｃ内の接続された６つのプローブパッドが形成されている。即ち、実装用評価パターンＡと接続する１対の第１及び第２実装用評価プローブパッド３ａ、３ｂ、開放用評価パターンＢと接続する１対の第１及び第２開放用評価プローブパッド３ｃ、３ｄ、短絡用評価パターンＣと接続する１対の第１及び第２開放用評価プローブパッド３ｅ、３ｆが形成されている。特に、第１及び第２実装用評価プローブパッド３ａ、３ｂは、１つの電子部品素子に対して２つの第１及び第２実装用評価プローブパッド３ａ、３ｂが形成されるので、Ｎ個の電子部品素子１１を搭載する高周波特性評価用基板１０には、Ｎ対の第１及び第２実装用評価プローブパッド３ａ、３ｂが形成されることになる。
【００２２】
また、支持基板１には、各プローブパッド３ａ〜３ｆに接続するビアホール２ａ〜２ｆが形成されている。
【００２３】
また、支持基板１の表面側に、同一工程で形成され、各パターンＡ、Ｂ、Ｃ毎に独立した所定パターンの第１導体層４Ａ、４Ｂ、４Ｃ、同一工程で形成され、各パターンＡ、Ｂ、Ｃに共通的に形成された所定パターンの第１の絶縁層５（各パターンＡ、Ｂ、Ｃ毎に分けて５Ａ、５Ｂ、５Ｃとも表記する）、同一工程で形成され、各パターンＡ、Ｂ、Ｃ毎に独立した所定パターンの第２導体層６Ａ、６Ｂ、６Ｃ、同一工程で形成され、各パターンＡ、Ｂ、Ｃに共通的に形成された所定パターンの第２の絶縁層７（各パターンＡ、Ｂ、Ｃ毎に分けて７Ａ、７Ｂ、７Ｃとも表記する）が順次積層した構造となっている。尚、複数の表面パッド８ａ、８ｂは、実装用評価パターンＡ、開放用評価パターンＢにおいて形成されるものであり、第２絶縁層７上に形成してもよいし、また、第２絶縁層７の所定パターン、即ち、開口部７１ａ、７１ｂを形成して、この開口部から露出する第２導通層６を表面パッドとしてもよい。この表面パッド８ａ、８ｂは、測定する表面実装可能な電子部品素子１１の外部電極１１ａ、１１ｂに対応するように形成されている。尚、実装に電子部品素子１１が搭載されるのは、実装用評価パターンＡの表面パッド８ａ、８ｂであり、開放用評価パターンＢの表面パッドは、電子部品素子１１が実装されることのないダミー表面パッドとなる。
【００２４】
このような表面パッド８ａ、８ｂは、例えば、電子部品素子１１の外部電極１１ａ、１１ｂに対応して、例えば８行２列に配列された１６個のパッドで構成されている。また、実装用評価パターンＡの表面パッド８ａ、８ｂは、２種のパッドがあり、例えば電子部品素子の電極パッドの極性に対応して交互に配列されている。電子部品素子の一方の極性の外部電極１１ａに接続する第１表面パッド８ａと、電子部品素子の他方の極性の外部電極１１ｂに接続する第２表面パッド８ｂとがある。
【００２５】
ここで、実装用評価パターンＡを図２（ａ）、図３（ａ）を用いて説明する。尚、図３（ａ）は開放用評価パターンＢと同一である。
【００２６】
実装用評価パターンＡの第２絶縁層７Ａには、表面パッド８ａ、８ｂを構成する開口部７１ａ、７１ｂが形成されている。第２導体層６Ａは、第１の表面パッド８ａに対応して第２導体層６と接続することがない、例えは千鳥状の開口部６１Ａが形成され、この開口部６１Ａ内には、ビアホール６２Ａ（例えば、表面パッド８ａとなる導体）が形成されている。
【００２７】
また、第１絶縁層５Ａには、上述のビアホール６２Ａに対応して千鳥状のビアホール５１Ａが形成されている。そして、このビアホール５１Ａは第１導体層４Ａに接続されている。そして、第１の導体層４Ａは、支持基板１に形成したビアホール２ａを介して第１実装用評価プローブパッド３ａに接続している。
【００２８】
即ち、千鳥状に配列された複数の表面パッド８ａは、第２導体層６のビアホール６２Ａ、絶縁層５Ａに形成したビアホール５１Ａを介して第１導体層４で１つに接続し、さらに、支持基板１のビアホール２ａを介して第１実装用評価プローブパッド３ａに接続する。
【００２９】
また、表面パッド８ｂは、第２絶縁層７の開口部７１ｂから第２導体層６Ａの一部が露出している。このため、千鳥状に配列された複数の表面パッド８ｂは、第２導体層６Ａに接続している。そして、第２導体層６Ａは、第１絶縁層５Ａに形成したビアホール５２Ａ、第１導体層４Ａに形成した開口部４１Ａ内のビアホール４２Ａを介して、支持基板１のビアホール２ｂを介して第２実装用評価プローブパッド３ｂに接続する。
【００３０】
尚、開口部及びその内部のビアホールは、導体層４、６を形成するにあたり、導体層を形成した後、環状にエッチングにより形成することができる。尚、ビアホールであっても、実質的に導体層の膜厚と同等の厚みで構成されるものである。
【００３１】
次に、開放用評価パターンＢを図２（ｂ）を用いて説明すると、開放用評価パターンＢは、上述の実装用評価パターンＡと、表面パッド８ａ、８ｂには、測定対象の電子部品素子１１が搭載されないダミー表面パッドである以外は、同一である。このため、各導体層、絶縁層の平面パターンは、図３（ａ）と同一となるため、開放用評価パターンＢを省略している。尚、図３（ａ）には、符号にＢに追加している。しかも、各ビアホールの位置は、開口部位置は、平面移動させただけの同一形状とすることが重要である。そして、開放用評価パターンＢは、支持基板１の裏面に第１開放用評価プローブパッド３ｃ、第２開放用評価プローブパッド３ｄを有している。
【００３２】
次に、短絡用評価パターンＣを図２（ｃ）、図３（ｂ）を用いて説明すると、短絡用評価パターンＣの第２絶縁層７Ｃには開口部が形成されていない。また、第２導体層６Ｃにも千鳥状の開口部などは形成されていない。即ち、上述の実装用評価パターンＡや開放用評価パターンＢのように、支持基板１の裏面側の第１短絡用評価プローブパッド３ｅ、第２短絡用評価プローブパッド３ｆから引き出された経路（ビアホールや第１導体層）は、第２導体層で短絡することになる。
【００３３】
具体的には、第２絶縁層６Ｃの下部の第１絶縁層５には、実装用評価パターンの表面パッド８ａに対応させて千鳥状のビアホール５１Ｃが形成されている。そして、このビアホール５１Ｃは第１導体層４Ｃに接続されている。そして、第１の導体層４Ｃは、支持基板１に形成したビアホール２ｅを介して第１短絡用評価プローブパッド３ｅに接続している。
【００３４】
また、第２導体層６Ｃの一部は、第１絶縁層５Ｃに形成したビアホール５２Ｃ、第１導体層４Ｃに形成した開口部４１Ｃ内のビアホール４２Ｃを介して、支持基板１のビアホール２ｆを介して第２短絡用評価プローブパッド３ｆに接続する。
【００３５】
次に本発明の高周波特性の評価方法を説明する。
【００３６】
まず、実装用評価パターンに高周波特性を測定する対象物である電子部品素子１１を、図２（ａ）のように実装する。ここで、電子部品素子１１の一例としては、例えば、絶縁基板上に、薄膜技法で、下部電極、誘電体層、上部電極を形成し、実装底面に、下部電極と接続する第１外部電極と、上部電極と接続する第２外部電極が交互に配置された薄膜コンデンサが例示できる。
【００３７】
即ち、第１外部電極、第２外部電極は、おのおの８行２列の１６個が、隣接しあう外部端子の極性が変わるように形成されている。すなわち、電子部品素子１１では、図４（ａ）の右側の点線に示すように、等価的には抵抗成分、インダクタンス成分、容量成分を有している。
【００３８】
このように電子部品素子１１を、高周波特性測定装置１２の一対のプローブ１３ａ、１３ｂを用いて、実装用評価パターンＡを介して一対の実装用評価プローブパッド３ａ、３ｂとの間で高周波特性を測定した場合、実際には、図４（ａ）の左側枠内で示す実装用評価パターンＡに寄生する抵抗成分、インダクタンス成分、容量成分を含んで測定してしまうことになる。
次に開放用評価パターンＢを用いて、高周波特性測定装置１２の一対のプローブ１３ａ、１３ｂを、開放用評価プローブパッド３ｃ，３ｄに接触して測定する。開放用評価パターンＢには電子部品素子１１が実装されていないため、表面パッド８ａ、８ｂが開放状態となっている。これにより、開放用評価プローブパッド３ｃ，３ｄから測定される特性は、図４（ｂ）に示すように、図４（ａ）の左側枠内の容量成分Ｃに相当する容量が測定できる。
【００３９】
この容量成分は、例えば、開放用評価基板Ｂの第１導体層４と第２導体層６との間に発生する容量成分、第１絶縁層５と交差するビアホール５２Ｂの周囲で発生する浮遊容量などに起因するものである。
【００４０】
次に、短絡用評価パターンＣを用いて、高周波特性測定装置１２の一対のプローブ１３ａ、１３ｂを、短絡用評価プローブパッド３ｅ、３ｆに接触して測定する。短絡用評価パターンＣは、第１導体層４と第２導体層６とが、ビアホール導体５１Ｃ、５２Ｃによって短絡状態となっている。これにより、短絡用評価プローブパッド３ｅ、３ｆより測定される特性は、実装用評価パターンＡにおいて、電子部品素子１１からビアホール４２Ａ、５１Ａ、５２Ａ、第２及び第１導体層４Ａ、６Ａを経由して、第１及び第２の実装用評価プローブパッド３ａ、３ｂまでに相当する抵抗成分Ｒ、インダクタンス成分、すなわち、図４（ｃ）に示すように、図４（ａ）のようにの左側内の実装用評価パターンＡの抵抗成分、インダクタンス成分が測定できる。
【００４１】
そして、実装用評価パターンＡの実装用評価プローブパッド３ａ，３ｂで測定された結果から、開放用評価パターンＢ、短絡用評価パターンＣで測定された結果を差し引けば、実装用評価パターンＡ中の電子部品素子１１とはまったく関係のない抵抗成分及びインダクタンス成分を除外することができる。
【００４２】
具体的には、測定装置（例えばインピーダンスアナライザー、ネットワークアナライザー）１２と、高周波プローブ１３ａ、１３ｂ、高周波プローブ校正基板を用いて、高周波プローブ先端までの補正を行なう。この状態で、プローブを開放用評価パターンＢ、短絡用評価パターンＣに形成されたプローブパッド８ａ，８ｂに接触させ、開放用評価パターンＢで基板のオープン補正、短絡用評価パターンＣで基板のショート補正を行なう。このとき、素子を実装する基板が有する寄生の容量（Ｃ）成分、抵抗（Ｒ）成分、インダクタンス（Ｌ）成分が補正される。
【００４３】
次に、電子部品素子１１が実装された実装用評価基板１０の実装用評価プローブパッド３ａ，３ｂにプローブを接触させ、高周波特性を評価する。
【００４４】
上述のように、実装用評価パターンＡで測定された結果を、開放用評価パターンＢ、短絡用評価パターンＣで測定された結果で補正が行われているので、実装された電子部品１１の高周波特性のみを測定・評価することができる。特に高い周波数で動作し、実装底面に複数の外部電極が形成された電子部品素子１１においては、多数端子の電子部品素子１１全体の純粋な高周波特性を評価することが困難であるが、本発明の高周波特性評価用基板１０を用いた測定方法では、非常に簡単に実装用評価パターンに寄生する容量成分Ｃ、抵抗成分Ｒ、インダクタンス成分Ｌを測定でき、結果として、電子部品素子１１の高周波特性を簡単に求めることができる。
【００４５】
さらに、本発明の高周波特性評価基板１０では、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣのそれぞれのパターンの裏面側に、プローブパッド３ａ〜３ｆを配置しているため、実装用評価パターンＡに起因する、特にインダクタンス成分を小さくすることができ、プローブの位置ずれ、パターンの位置ズレにほとんど影響さえることなく、開放用評価パターンＢ、短絡用評価パターンＣの補正を行なうことが可能となり、電子部品素子１１のより精度の高い高周波特性の測定・評価が可能となる。
【００４６】
このような測定方法に用いる上述の実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣが形成される支持基板１は一定の強度があり、絶縁されているものであれば、特に限定されない。例えば、アルミナ、サファイア、ガラス、石英等の無機酸化物や、エポキシ樹脂、ガラスエポキシ樹脂等の樹脂系材料から選ばれる。また、支持基板１に形成されるビアホール３ａ〜３ｆは、レーザーや感光剤のパターニングにより貫通孔が形成され、その内壁面または内部に導体材料が供給されて形成される。貫通孔（ビアホール）径は特に限定されないが、φ５０μｍ〜１００μｍ程度が望ましい。φ５０μｍ未満となると、加工が難しくなると同時に、貫通孔に充填される導体材料のインダクタンスが大きくなるため、補正でのばらつきが大きくなるからである。また、支持基板１の厚みは０．５ｍｍ以下が望ましい、０．５ｍｍを越えると、導体経路が長くなり、支持基板１内の寄生のインダクタンス成分が大きくなり、結果として補正のばらつきを生じさせてしまうからである。
【００４７】
さらに、支持基板１の裏面に形成されるビアホール３ａ〜３ｆは、支持基板１表面に形成される実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対して、中央部に配置されていることが望ましい。中央部よりずれてしまうと、プローブパッド３ａ〜３ｆから検出される電流経路の対照性が崩れる為、実装用評価パターンＡに起因するインダクタンス成分が大きくなり、結果として補正のばらつきを生じさせてしまうからである。
【００４８】
第１導通層４及び第２導通層６は抵抗率が低く、加工性の良い材料より選ばれる。電子部品素子１１の実装を行なうので、リフロー温度に耐え得る耐熱性、耐酸化性があれば、特に限定されない。例えば、Ａｕ、Ｃｕ、Ａｌ、Ｎｉ、Ｗ、Ｍｏ、Ｐｔ等の材料である。導体層を形成するにあたり、公知の密着材料であるＴｉ、Ｃｒ等を介在させてもよい。
【００４９】
第１導体層４、第２導体層６の膜厚ｔ１は０．５μｍ以上であれば良く、特には１μｍ以上３μｍ以下であれば特に限定されない。０．５μｍ未満では被覆性にバラツキが生じ、基板間の抵抗のバラツキとなり、高精度の補正が困難となるおそれがあるからである。０．５μｍ以上では高周波領域での導体の表皮効果を考慮すると導体層の抵抗は殆ど変化しないからである。
【００５０】
第１絶縁層５及び第２絶縁層７、特に、第１絶縁層５は比誘電率５以下であれば良く、特に限定されない。例えば、ＳｉＯ_２、ポリイミド、テフロン（Ｒ）樹脂、ＢＣＢ（ベンゾシクロブテン）、ＳｉＮｘ、ソルダーレジスト等があげられる。層の厚みは１μｍ以上あれば良いが、特には１μｍ以上１０μｍ以下であることが望ましい。
【００５１】
また、各実装用評価パターンＡ，開放用評価パターンＢ、短絡用評価パターンＣにおいて、表面パッド８ａ、８ｂやビアホール導体、プローブパッド３ａ〜３ｆの形成位置の精度は、それそれのパターンＡ、Ｂ、Ｃ間で±２０μｍ以内であることが望ましい。２０μｍを越えると、実装用評価パターンＡの容量成分と開放用評価パターンＢ、短絡用評価パターンＣの容量成分、抵抗成分、インダクタンス成分との差が大きくなり、実装用評価パターンＡに寄生する容量成分や抵抗成分、インダクタンス成分との差が大きくなり、実装用評価される電子部品素子の高周波特性を評価することが不可能となるからである。
【００５２】
尚、本発明の高周波特性評価基板１０に形成される実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣにおけるビアホールの配列は電子部品素子１１の外部電極の配列、極性に応じて設定すれば、任意のパターンで形成できるので、多端子（多電極）の電子部品素子の評価も可能となる。
【００５３】
以下に、本発明の実施例を説明する。
【００５４】
【実施例】
まず、基板厚み０．２５ｍｍのアルミナからなる支持基板１上に、ＹＡＧレーザーを用いて、φ１００μｍの貫通孔を各パターンあたり２個形成した。貫通孔のピッチは０．５ｍｍであった。
【００５５】
次に、アルミナ支持基板１の貫通孔にＡｕ導体のペーストを充填し、５００℃で焼き付けを行い、ビアホール３ａ〜３ｆとした。
【００５６】
再度、支持基板１表面、裏面を研磨し、導体で充填されたビアホール３ａ〜３ｆを有する支持基板１とした。
【００５７】
次にアルミナからなる支持基板１上に高周波マグネトロンスパッタ法を用いて、膜厚１０ｎｍのＴｉ層、０．５μｍのＡｕ層、０．２μｍのＴｉ層、１．０μｍＮｉ層、０．１μｍのＡｕ層を積層し、第１導体層４とした。
【００５８】
次に、フォトリソグラフィ技術を用いて、パターンに加工した。即ち、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させて加工を行なう。第１導体層４上に膜厚約３μｍの光感光性のＢＣＢ樹脂を塗布し、露光、現像を行い、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させたパターンに加工し、第１絶縁層５とした。
【００５９】
次に、再度スパッタ法を用いて、第１導体層４と同じ層構成を有する第２導体層６を形成し、フォトリソグラフィ技術を用いて、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させたパターンに加工した。この場合、短絡用評価パターンＣのみが第２導体層６のパターン変更が必要となり、実装状態とほぼ同じ経路を電流が流れるように短絡させた。
【００６０】
最後に、膜厚約３μｍの光感光性ＢＣＢ樹脂（比誘電率２．５）を塗布し、露光、現像を行い、実装用評価パターンＡ、開放用評価パターンＢ、短絡用評価パターンＣに対応させたパターンに加工し、実装用評価パターンＡ、開放用評価パターンＢのみに、例えば１６端子の表面パッド８ａ、８ｂとなる開口部を形成した。尚、必要に応じて、支持基板１の裏面側には、ビアホール３ａ〜３ｆと導通するプローブパッド２ａ〜２ｆを形成して、高周波特性評価基板とした。
【００６１】
支持基板１上に形成されたパターンの位置精度並びに裏面に形成されたプローブパッドと表面パッドとの位置精度は±１０μｍ以内であった。
【００６２】
評価する１６端子の電子部品素子１１（薄膜コンデンサ）は、コンピュータシミュレーションの結果、容量約４０ｎＦ、ＥＳＲ４０ｍΩ、ＥＳＬ８ｐＨの特性を示す極低インダクタンス構造の薄膜コンデンサである。端子間ピッチは横方向に０．２５ｍｍ、縦方向に０．５ｍｍであった。
【００６３】
評価する薄膜コンデンサを基板の実装用評価パターンＡに載せ、リフローを行い、実装用評価パターンＡに実装した。
【００６４】
測定はインピーダンスアナライザー（ヒューレットパッカード社製　ＨＰ４２９１Ａ）と高周波プローブ（ピコプローブ社製　４０Ａ−ＳＧ−６００−Ｐ）を用い、周波数１ＭＨｚから１．８ＧＨｚまでのインピーダンス特性を評価した。
【００６５】
まず始めに、校正基板（ピコプローブ社製ＣＳ−１１）を用いて、プローブ先端までの補正（オープン−ショート−５０Ωロード）を行った。
【００６６】
次に、補正部のオープン補正パターンのプローブパッドに高周波プローブを接触させ、オープン補正を行った。その後、補正部のショートパターンのプローブパッドに高周波プローブを接触させ、ショート補正を行った。
【００６７】
基板の補正終了後、１６端子の薄膜コンデンサが実装された実装部のプローブパッドに高周波プローブを接触させ、１６端子の薄膜コンデンサのインピーダンス特性を評価した。
【００６８】
評価結果を図５に示す。比較のため、コンピューターシミュレーション結果も同図内に標記した。
【００６９】
図５に示した様に、多端子の極低インダクタンス薄膜コンデンサ自身のインピーダンス特性はシミュレーション結果と良く一致しているのがわかる。実測のインピーダンス特性の等価回路解析の結果、測定した薄膜コンデンサの特性は容量３８ｎＦ、ＥＳＲ　３０ｍΩ、ＥＳＬ　９．６ｐＨであった。シミュレーションとのインダクタンス値の違いは実装部の半田ＢＧＡに起因するインダクタンス成分による。
本発明の高周波測定基板並びに測定方法を用いることにより、高精度な評価が可能となる。
【００７０】
【発明の効果】
本発明によれば、支持基板表面に高周波特性を測定・評価する電子部品素子が実装され、測定される実装用評価パターンと、電子部品素子が搭載されていない状態の開放用評価パターンと、実装用評価パターンにおける電流経路を等価的に作成した短絡用評価パターンを具備し、支持基板裏面に実装用評価、開放用評価、短絡用評価パターン形成部の中央部に対応する支持基板裏面側にプローブパッドを具備する高周波特性基板を作製することにより、実装用評価パターンに寄生する容量成分、抵抗成分、インダクタンス成分をより高精度で補正することにより、実装用評価パターンに実装された電子部品素子のみの高周波特性を簡単に測定・評価することが可能となる。
【図面の簡単な説明】
【図１】本発明の高周波特性評価基板の断面図である。
【図２】（ａ）は実装用評価パターン部分の拡大断面図であり、（ｂ）は開放用評価パターン部分の拡大断面図であり、（ｃ）短絡用評価パターン部分の拡大断面図である。
【図３】本発明の高周波特性評価基板の各パターンの平面図であり、（ａ）は電子部品素子を実装した実装用評価パターン及び開放用評価パターンの平面図、（ｂ）は短絡用評価パターンの平面図である。
【図４】本発明の高周波特性評価方法を説明するための等価回路図であり、（ａ）は実装用評価パターンでの等価回路図であり、（ｂ）は開放用評価パターンの等価回路図、（ｃ）は、短絡用評価パターンの等価回路図である。
【図５】本発明の実施例で測定した１６端子の薄膜コンデンサのインピーダンス特性の実測値とシミュレーション結果を比較した図である。
【符号の説明】
１０　　高周波特性評価用基板
１　　　支持基板
４、４Ａ、４Ｂ、４Ｃ　　第１導体層
５、５Ａ、５Ｂ、５Ｃ　　第１絶縁層
６、６Ａ、６Ｂ、６Ｃ　　第２導体層
７、７Ａ、７Ｂ、７Ｃ　　第１絶縁層
８ａ、８ｂ　　　　表面パッド
３ａ、３ｂ　　　第１及び第２実装用評価プローブパッド
３ｃ、３ｄ　　　第１及び第２開放用評価プローブパッド
３ｅ、３ｆ　　　第１及び第２短絡用評価プローブバッド
Ａ　　　実装用評価パターン
Ｂ　　　開放用評価パターン
Ｃ　　　短絡用評価パターン[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a substrate and a measuring method for evaluating high-frequency characteristics of a surface-mounted electronic component element.
[0002]
[Prior art]
2. Description of the Related Art In recent years, as electronic devices have become smaller and more sophisticated, there has been an increasing demand for electronic components installed in electronic devices to be smaller, thinner, and compatible with high frequencies.
[0003]
Particularly, in a high-speed digital circuit of a computer that needs to process a large amount of information at high speed, the clock frequency in the CPU chip is 200 MHz to 1 GHz, and the clock frequency of the bus between chips is also 75 MHz to 133 MHz, even at the personal computer level. Higher speed is remarkable.
[0004]
In addition, as the degree of integration of LSIs increases and the number of elements in a chip increases, the power supply voltage tends to decrease in order to suppress power consumption. As the speed, density, and voltage of these IC circuits have increased, it has become essential for passive components such as capacitors to exhibit excellent characteristics with respect to high-frequency or high-speed pulses, along with increasing the size and capacity. I have.
[0005]
At the same time as the demand for the high frequency characteristics of the passive components increases, the technology for evaluating the high frequency characteristics becomes important.
[0006]
Conventionally, as a method for evaluating the high-frequency characteristics of such a passive component, a method of forming a transmission line, mounting a passive element, and evaluating the same has generally been used. In the evaluation method using these transmission lines, it is difficult to match the characteristic impedance of the transmission line with the impedance of the contact and the element, and problems such as reflection occur, and it is difficult to evaluate with high accuracy. JP-A-10-300778, JP-A-4-290968, JP-A-2-253171 and the like disclose methods for solving the problem of impedance matching.
[0007]
[Problems to be solved by the invention]
However, in the evaluation method using these transmission lines, it is necessary to produce a transmission line that matches the electronic component element to be measured and the impedance. The accuracy of the measurement depends on the design accuracy of the transmission line. Furthermore, many electronic component elements have a plurality of terminals, and require a transmission line in consideration of impedance matching, which makes it difficult to design the transmission line itself.
[0008]
The present invention has been devised in view of the above-described problems, and has as its object to simulate the actual use environment of a surface mount electronic component, and to evaluate a high-frequency characteristic with high accuracy and a measurement board for high-frequency characteristics. The aim is to provide a method.
[0009]
[Means for Solving the Problems]
The present invention is a high-frequency characteristic evaluation substrate used for high-frequency characteristic evaluation of an electronic component element having a plurality of first and second external electrodes formed on a surface or a bottom surface,
A first conductive layer, a first insulating layer, a second conductive layer, and a second insulating layer sequentially stacked on a support substrate, and a plurality of first and second mounting pads on a surface side; A first and a second mounting evaluation probe pad, a first and a second opening evaluation probe pad, a first and a second shorting evaluation probe pad on a back surface of the substrate, and
Mounting evaluation pattern and opening including the first conductor layer, the first insulation layer, the second conductor layer, the second insulation layer, the plurality of first and second surface pads, and the plurality of via holes. Evaluation pattern and
The first conductor layer, the first insulation layer, the second conductor layer, the second insulation layer and a short-circuit evaluation pattern composed of a plurality of via holes are provided side by side,
The mounting evaluation pattern penetrates a first surface pad electrically connected to the first external electrode of the electronic component element through a via hole formed in a second insulating layer and an opening formed in a second conductor layer. Connecting to a first mounting evaluation probe pad via a via hole, a via hole formed in a first insulating layer, the first conductor layer, and a via hole formed in the support substrate;
A second surface pad electrically connected to a second external electrode of the electronic component element is connected to a via hole formed in the second insulating layer, the second conductive layer, a via hole formed in the first insulating layer, A via hole penetrating the opening formed in the conductor layer, and connected to a second mounting evaluation probe pad via a via hole formed in the support substrate;
The opening evaluation pattern includes a first surface pad, a via hole formed in a second insulating layer, a via hole penetrating an opening formed in a second conductive layer, a via hole formed in a first insulating layer, A first conductor layer, connected to a first open evaluation probe pad via a via hole formed in the support substrate,
Forming the second surface pad with a via hole formed in the second insulating layer, the second conductive layer, a via hole formed in the first insulating layer, a via hole penetrating an opening formed in the first conductive layer, Connected to a second opening evaluation probe pad through a via hole formed in the support substrate,
The short-circuit evaluation pattern is connected to a first short-circuit evaluation probe pad via a via hole formed in a second conductor layer, a first insulating layer, the first conductor layer, and the support substrate. ,
Connected to the second short-circuit evaluation probe pad via the second conductive layer, the via hole formed in the first insulating layer, the via hole penetrating the opening formed in the first conductor layer, and the via hole formed in the support substrate. This is a substrate for evaluating high frequency characteristics.
[0010]
Then, an electronic component element is mounted on the mounting evaluation pattern formed on the high-frequency characteristic evaluation board, and measurement is performed between the first mounting evaluation probe pad and the second mounting evaluation probe pad. The capacitance component measured between the first open evaluation probe pad and the second open evaluation probe pad of the open evaluation pattern, Measuring a pure high-frequency characteristic of the electronic component element based on a resistance component and an inductance component measured between the first short-circuit evaluation probe pad and the second short-circuit evaluation probe pad. Is the way.
[0011]
Also, the first probe pad and the second probe pad of the mounting evaluation pattern, the opening evaluation pattern, and the shorting evaluation pattern formed on the high-frequency characteristic evaluation substrate are formed so as to be arranged at the center of each pattern. Have been.
[0012]
Further, the first probe pad and the second probe pad of the mounting evaluation pattern, the opening pattern, and the shorting pattern formed on the high-frequency characteristic evaluation substrate are formed within 20 μm.
[0013]
The diameter of the via hole formed in the supporting substrate is within 0.1 mm, and the opening is filled with a conductive material having low resistance.
[0014]
Further, the thickness of the support substrate is 0.5 mm or less, and the thickness t1 of the first conductor layer and the second conductor layer formed on the support substrate is 0.5 μm ≦ t1 ≦ 3 μm; The thickness t2 of the insulating layer is 1 μm ≦ t2 ≦ 10 μm, and the relative dielectric constant k of the first insulating layer is k <5.
[0015]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the high-frequency characteristic evaluation substrate and the measurement method of the present invention will be outlined with reference to the drawings.
[0016]
FIG. 1 is a cross-sectional view showing a state where an electronic component element to be measured is mounted on a high-frequency characteristic evaluation board of the present invention, and FIGS. 2A to 2C are enlarged cross-sectional views of each pattern. 3 (a) and 3 (b) are plan views of each pattern.
[0017]
The high-frequency characteristic evaluation substrate 10 includes a support substrate 1 and a first conductor layer 4, a first insulating layer 5, a second conductor layer 6, and a second insulating layer 7 formed on the support substrate 1. Then, three patterns are juxtaposed by these connection patterns. One is a mounting evaluation pattern A. For example, an electronic component element 11 is mounted, and an inductance component L, a resistance component R, and a capacitance component C that are parasitic on the high-frequency characteristic evaluation board 10 are included. This is for measuring the high frequency characteristics of the element 11.
[0018]
The other is an opening evaluation pattern B for measuring, for example, a capacitance component C parasitic on the high-frequency characteristic evaluation board 10 in a state where the electronic component element 11 is not mounted.
[0019]
The other is a short-circuit evaluation pattern C for measuring, for example, an inductance component L and a resistance component R that are parasitic on the high-frequency characteristic evaluation board 10 without mounting the electronic component element 11.
[0020]
As described above, the high-frequency characteristics of the electronic component element 10 including the parasitic characteristics of the high-frequency characteristics evaluation substrate 10 are measured, and the inductance component L, the resistance component R, and the capacitance component R of the high-frequency characteristics evaluation substrate 10 are accurately determined. , The pure high-frequency characteristics of the electronic component element 11 can be easily calculated.
[0021]
On the back surface of the support substrate 1, six connected probe pads in each of the patterns A, B, and C are formed. That is, a pair of first and second mounting evaluation probe pads 3a and 3b connected to the mounting evaluation pattern A, a pair of first and second opening evaluation probe pads 3c connected to the opening evaluation pattern B, 3d, a pair of first and second open evaluation probe pads 3e, 3f connected to the short-circuit evaluation pattern C are formed. In particular, in the first and second mounting evaluation probe pads 3a and 3b, two first and second mounting evaluation probe pads 3a and 3b are formed for one electronic component element, so that N number of electrons are measured. On the high-frequency characteristic evaluation substrate 10 on which the component element 11 is mounted, N pairs of first and second mounting evaluation probe pads 3a and 3b are formed.
[0022]
The support substrate 1 has via holes 2a to 2f connected to the probe pads 3a to 3f.
[0023]
Further, the first conductor layers 4A, 4B, and 4C of a predetermined pattern independent of each of the patterns A, B, and C are formed in the same step on the front surface side of the support substrate 1, and each of the patterns A, A first insulating layer 5 having a predetermined pattern commonly formed on B and C (also referred to as 5A, 5B, and 5C separately for each of the patterns A, B, and C), formed in the same process, and , B, C, the second conductor layers 6A, 6B, 6C having a predetermined pattern independent of each other, the second insulating layer 7 having a predetermined pattern formed in the same step and commonly formed for each of the patterns A, B, C. (Also referred to as 7A, 7B, and 7C separately for each of the patterns A, B, and C). The plurality of surface pads 8a and 8b are formed in the mounting evaluation pattern A and the opening evaluation pattern B, and may be formed on the second insulating layer 7, or may be formed on the second insulating layer. 7, a predetermined pattern, that is, openings 71a and 71b may be formed, and the second conductive layer 6 exposed from the openings may be used as a surface pad. The surface pads 8a and 8b are formed so as to correspond to the external electrodes 11a and 11b of the surface-mountable electronic component element 11 to be measured. It is to be noted that the electronic component element 11 is mounted on the surface pads 8a and 8b of the mounting evaluation pattern A, and the electronic component element 11 is not mounted on the surface pad of the opening evaluation pattern B. It becomes a dummy surface pad.
[0024]
Such surface pads 8a and 8b are composed of, for example, 16 pads arranged in 8 rows and 2 columns corresponding to the external electrodes 11a and 11b of the electronic component element 11, for example. The surface pads 8a and 8b of the mounting evaluation pattern A include two types of pads, which are alternately arranged according to, for example, the polarities of the electrode pads of the electronic component element. There is a first surface pad 8a connected to one polarity external electrode 11a of the electronic component element, and a second surface pad 8b connected to the other polarity external electrode 11b of the electronic component element.
[0025]
Here, the mounting evaluation pattern A will be described with reference to FIGS. 2A and 3A. FIG. 3A is the same as the opening evaluation pattern B.
[0026]
In the second insulating layer 7A of the mounting evaluation pattern A, openings 71a and 71b forming the surface pads 8a and 8b are formed. The second conductor layer 6A is not connected to the second conductor layer 6 corresponding to the first surface pad 8a. For example, a staggered opening 61A is formed, and a via hole is formed in the opening 61A. 62A (for example, a conductor that becomes the surface pad 8a) is formed.
[0027]
Further, a staggered via hole 51A is formed in the first insulating layer 5A corresponding to the above-described via hole 62A. The via hole 51A is connected to the first conductor layer 4A. Then, the first conductor layer 4A is connected to the first mounting evaluation probe pad 3a via the via hole 2a formed in the support substrate 1.
[0028]
That is, the plurality of surface pads 8a arranged in a zigzag pattern are connected to one by the first conductor layer 4 via the via hole 62A of the second conductor layer 6 and the via hole 51A formed in the insulating layer 5A. It is connected to the first mounting evaluation probe pad 3a via the via hole 2a of the substrate 1.
[0029]
In the surface pad 8b, a part of the second conductor layer 6A is exposed from the opening 71b of the second insulating layer 7. For this reason, the plurality of surface pads 8b arranged in a staggered manner are connected to the second conductor layer 6A. The second conductive layer 6A is formed via the via hole 52A formed in the first insulating layer 5A, the via hole 42A in the opening 41A formed in the first conductive layer 4A, and the second conductive layer 6A via the via hole 2b of the support substrate 1. It is connected to the mounting evaluation probe pad 3b.
[0030]
In forming the conductor layers 4 and 6, the openings and the via holes in the openings can be formed in a ring shape by etching after forming the conductor layers. It should be noted that even the via hole has a thickness substantially equal to the thickness of the conductor layer.
[0031]
Next, the opening evaluation pattern B will be described with reference to FIG. 2B. The opening evaluation pattern B includes the mounting evaluation pattern A described above, and the electronic component elements to be measured are provided on the surface pads 8a and 8b. 11 is the same except that it is a dummy surface pad not mounted. For this reason, since the plane pattern of each conductor layer and insulating layer becomes the same as that of FIG. 3A, the opening evaluation pattern B is omitted. In FIG. 3A, B is added to the reference numeral. In addition, it is important that the position of each via hole has the same shape as the position of the opening, which is simply moved in a plane. The opening evaluation pattern B has a first opening evaluation probe pad 3c and a second opening evaluation probe pad 3d on the back surface of the support substrate 1.
[0032]
Next, the short-circuit evaluation pattern C will be described with reference to FIGS. 2C and 3B. No opening is formed in the second insulating layer 7C of the short-circuit evaluation pattern C. Also, no staggered openings or the like are formed in the second conductor layer 6C. That is, like the above-described mounting evaluation pattern A and opening evaluation pattern B, a path (via hole) drawn from the first short-circuit evaluation probe pad 3e and the second short-circuit evaluation probe pad 3f on the back surface side of the support substrate 1. Or the first conductor layer) is short-circuited at the second conductor layer.
[0033]
Specifically, a staggered via hole 51C is formed in the first insulating layer 5 below the second insulating layer 6C so as to correspond to the surface pad 8a of the mounting evaluation pattern. The via hole 51C is connected to the first conductor layer 4C. The first conductor layer 4C is connected to the first short-circuit evaluation probe pad 3e via a via hole 2e formed in the support substrate 1.
[0034]
Further, a part of the second conductor layer 6C is via a via hole 52C formed in the first insulating layer 5C, a via hole 42C in the opening 41C formed in the first conductor layer 4C, and via a via hole 2f of the support substrate 1. To the second short-circuit evaluation probe pad 3f.
[0035]
Next, a method for evaluating high-frequency characteristics according to the present invention will be described.
[0036]
First, the electronic component element 11 to be measured for high-frequency characteristics is mounted on the mounting evaluation pattern as shown in FIG. Here, as an example of the electronic component element 11, for example, a lower electrode, a dielectric layer, and an upper electrode are formed by a thin film technique on an insulating substrate, and a first external electrode connected to the lower electrode is formed on a mounting bottom surface. And a thin film capacitor in which second external electrodes connected to an upper electrode are alternately arranged.
[0037]
That is, the first external electrode and the second external electrode are formed such that the 16 external electrodes in 8 rows and 2 columns each change the polarity of the adjacent external terminals. That is, the electronic component element 11 equivalently has a resistance component, an inductance component, and a capacitance component, as shown by the dotted line on the right side of FIG.
[0038]
In this way, the electronic component element 11 is subjected to high-frequency characteristics between the pair of mounting evaluation probe pads 3a and 3b via the mounting evaluation pattern A by using the pair of probes 13a and 13b of the high-frequency characteristic measuring device 12. When the measurement is performed, the measurement actually includes the resistance component, the inductance component, and the capacitance component that are parasitic on the mounting evaluation pattern A illustrated in the left frame of FIG.
Next, using the opening evaluation pattern B, the pair of probes 13a and 13b of the high-frequency characteristic measuring device 12 are brought into contact with the opening evaluation probe pads 3c and 3d for measurement. Since the electronic component element 11 is not mounted on the evaluation pattern B for opening, the surface pads 8a and 8b are in an open state. As a result, as shown in FIG. 4B, the characteristic measured from the opening evaluation probe pads 3c and 3d can be a capacitance corresponding to the capacitance component C in the left frame of FIG. 4A.
[0039]
This capacitance component is, for example, a capacitance component generated between the first conductor layer 4 and the second conductor layer 6 of the evaluation board for opening B, and a stray capacitance generated around the via hole 52B crossing the first insulating layer 5. And so on.
[0040]
Next, using the short-circuit evaluation pattern C, the pair of probes 13a and 13b of the high-frequency characteristic measuring device 12 are brought into contact with the short-circuit evaluation probe pads 3e and 3f for measurement. In the evaluation pattern C for short-circuit, the first conductor layer 4 and the second conductor layer 6 are in a short-circuit state by the via-hole conductors 51C and 52C. As a result, the characteristics measured from the short-circuit evaluation probe pads 3e and 3f in the mounting evaluation pattern A pass from the electronic component element 11 via the via holes 42A, 51A and 52A, the second and first conductor layers 4A and 6A. Therefore, the resistance component R and the inductance component corresponding to the first and second mounting evaluation probe pads 3a and 3b, that is, as shown in FIG. 4C, the inside of the left side as shown in FIG. The resistance component and the inductance component of the mounting evaluation pattern A can be measured.
[0041]
Then, by subtracting the result measured by the evaluation pattern B for opening and the result measured by the evaluation pattern C for short-circuit from the result measured by the evaluation probe pads 3a and 3b for mounting of the evaluation pattern A for mounting, The resistance component and the inductance component which have no relation to the electronic component element 11 can be excluded.
[0042]
Specifically, the correction up to the tip of the high-frequency probe is performed using a measuring device (for example, an impedance analyzer or a network analyzer) 12, high-frequency probes 13a and 13b, and a high-frequency probe calibration board. In this state, the probe is brought into contact with the probe pads 8a and 8b formed on the evaluation pattern for opening B and the evaluation pattern for short circuit C, and the opening of the substrate is corrected with the evaluation pattern for opening B, and the substrate is shorted with the evaluation pattern for short circuit C. Make corrections. At this time, the parasitic capacitance (C) component, resistance (R) component, and inductance (L) component of the substrate on which the element is mounted are corrected.
[0043]
Next, a probe is brought into contact with the mounting evaluation probe pads 3a and 3b of the mounting evaluation board 10 on which the electronic component elements 11 are mounted, and the high-frequency characteristics are evaluated.
[0044]
As described above, since the result measured by the mounting evaluation pattern A is corrected by the result measured by the opening evaluation pattern B and the shorting evaluation pattern C, the high frequency of the mounted electronic component 11 is corrected. Only characteristics can be measured and evaluated. Particularly in the electronic component element 11 operating at a high frequency and having a plurality of external electrodes formed on the mounting bottom surface, it is difficult to evaluate the pure high-frequency characteristics of the entire multi-terminal electronic component element 11. In the measurement method using the high-frequency characteristic evaluation board 10, the capacitance component C, the resistance component R, and the inductance component L parasitic on the mounting evaluation pattern can be measured very easily. As a result, the high-frequency characteristic of the electronic component element 11 can be measured. Can be easily obtained.
[0045]
Furthermore, in the high-frequency characteristic evaluation board 10 of the present invention, since the probe pads 3a to 3f are arranged on the back side of each of the mounting evaluation pattern A, the opening evaluation pattern B, and the short-circuit evaluation pattern C, In particular, the inductance component caused by the mounting evaluation pattern A can be reduced, and the opening evaluation pattern B and the short-circuit evaluation pattern C are corrected with almost no influence on probe displacement and pattern displacement. This makes it possible to measure and evaluate the high-frequency characteristics of the electronic component element 11 with higher accuracy.
[0046]
The support substrate 1 on which the above-described mounting evaluation pattern A, opening evaluation pattern B, and short-circuit evaluation pattern C used for such a measurement method have a certain strength and are insulated as long as they are insulated. Not limited. For example, it is selected from inorganic oxides such as alumina, sapphire, glass and quartz, and resin materials such as epoxy resin and glass epoxy resin. In the via holes 3a to 3f formed in the support substrate 1, through holes are formed by patterning a laser or a photosensitive agent, and a conductive material is supplied to the inner wall surface or inside thereof. The diameter of the through hole (via hole) is not particularly limited, but is preferably about 50 μm to 100 μm. If the diameter is less than φ50 μm, processing becomes difficult, and at the same time, the inductance of the conductive material filled in the through-hole increases, so that the variation in correction increases. Further, the thickness of the support substrate 1 is desirably 0.5 mm or less. If the thickness exceeds 0.5 mm, the conductor path becomes long, and the parasitic inductance component in the support substrate 1 increases, resulting in a variation in correction. It is because.
[0047]
Furthermore, the via holes 3a to 3f formed on the back surface of the support substrate 1 are arranged at the center with respect to the mounting evaluation pattern A, the opening evaluation pattern B, and the short-circuit evaluation pattern C formed on the surface of the supporting substrate 1. It is desirable to have been. If it deviates from the center, the contrast of the current paths detected from the probe pads 3a to 3f is lost, so that the inductance component due to the mounting evaluation pattern A increases, resulting in a variation in correction. Because.
[0048]
The first conductive layer 4 and the second conductive layer 6 are selected from materials having low resistivity and good workability. Since the electronic component element 11 is mounted, there is no particular limitation as long as it has heat resistance and oxidation resistance that can withstand the reflow temperature. For example, materials such as Au, Cu, Al, Ni, W, Mo, and Pt are used. In forming the conductor layer, a known adhesive material such as Ti or Cr may be interposed.
[0049]
The thickness t1 of the first conductor layer 4 and the second conductor layer 6 may be 0.5 μm or more, and is not particularly limited as long as it is 1 μm or more and 3 μm or less. If the thickness is less than 0.5 μm, the coverage varies, the resistance between the substrates varies, and high-precision correction may be difficult. If the thickness is 0.5 μm or more, the resistance of the conductor layer hardly changes in consideration of the skin effect of the conductor in the high frequency region.
[0050]
The first insulating layer 5 and the second insulating layer 7, in particular, the first insulating layer 5 need only have a relative permittivity of 5 or less, and are not particularly limited. For example, SiO ₂ , Polyimide, Teflon (R) resin, BCB (benzocyclobutene), SiNx, solder resist, and the like. The thickness of the layer may be 1 μm or more, and particularly preferably 1 μm or more and 10 μm or less.
[0051]
In each of the mounting evaluation patterns A, the opening evaluation patterns B, and the short-circuit evaluation patterns C, the accuracy of the formation positions of the surface pads 8a and 8b, the via-hole conductors, and the probe pads 3a to 3f depends on the patterns A and B, respectively. , C within ± 20 μm. If it exceeds 20 μm, the difference between the capacitance component of the mounting evaluation pattern A and the capacitance component, the resistance component, and the inductance component of the opening evaluation pattern B and the short-circuit evaluation pattern C becomes large, and the parasitic capacitance of the mounting evaluation pattern A becomes large. This is because the difference between the component, the resistance component, and the inductance component becomes large, and it becomes impossible to evaluate the high frequency characteristics of the electronic component element to be evaluated for mounting.
[0052]
The arrangement of the via holes in the mounting evaluation pattern A, the opening evaluation pattern B, and the shorting evaluation pattern C formed on the high-frequency characteristic evaluation board 10 of the present invention depends on the arrangement and polarity of the external electrodes of the electronic component element 11. If it is set, it can be formed in an arbitrary pattern, so that a multi-terminal (multi-electrode) electronic component element can be evaluated.
[0053]
Hereinafter, examples of the present invention will be described.
[0054]
【Example】
First, two through holes with a diameter of 100 μm were formed for each pattern on a support substrate 1 made of alumina having a substrate thickness of 0.25 mm using a YAG laser. The pitch of the through holes was 0.5 mm.
[0055]
Next, a paste of an Au conductor was filled in the through-holes of the alumina support substrate 1 and baked at 500 ° C. to form via holes 3a to 3f.
[0056]
The front and back surfaces of the support substrate 1 were polished again to obtain a support substrate 1 having via holes 3a to 3f filled with a conductor.
[0057]
Next, a 10 nm-thick Ti layer, a 0.5 μm Au layer, a 0.2 μm Ti layer, a 1.0 μm Ni layer, and a 0.1 μm Au layer were formed on a support substrate 1 made of alumina by using a high-frequency magnetron sputtering method. To form a first conductor layer 4.
[0058]
Next, it was processed into a pattern using a photolithography technique. That is, processing is performed corresponding to the mounting evaluation pattern A, the opening evaluation pattern B, and the shorting evaluation pattern C. A photoconductive BCB resin having a film thickness of about 3 μm is applied on the first conductor layer 4, exposed and developed, and the patterns corresponding to the mounting evaluation pattern A, the opening evaluation pattern B, and the shorting evaluation pattern C are applied. To form a first insulating layer 5.
[0059]
Next, the second conductor layer 6 having the same layer configuration as the first conductor layer 4 is formed again by the sputtering method, and the mounting evaluation pattern A, the opening evaluation pattern B, and the short circuit are formed by using the photolithography technique. It was processed into a pattern corresponding to the evaluation pattern C for use. In this case, only the evaluation pattern C for short-circuit needs to change the pattern of the second conductor layer 6, and short-circuiting is performed so that current flows through almost the same path as in the mounted state.
[0060]
Finally, a photosensitive BCB resin (relative dielectric constant: 2.5) having a thickness of about 3 μm is applied, exposed and developed, and corresponds to the mounting evaluation pattern A, the opening evaluation pattern B, and the short-circuit evaluation pattern C. The resulting pattern was processed, and openings were formed only in the mounting evaluation pattern A and the opening evaluation pattern B, for example, as 16-terminal surface pads 8a and 8b. If necessary, probe pads 2a to 2f that are electrically connected to the via holes 3a to 3f are formed on the back side of the support substrate 1 to obtain a high-frequency characteristic evaluation substrate.
[0061]
The positional accuracy of the pattern formed on the support substrate 1 and the positional accuracy of the probe pad and the surface pad formed on the back surface were within ± 10 μm.
[0062]
The 16-terminal electronic component element 11 (thin film capacitor) to be evaluated is a thin film capacitor having an extremely low inductance structure that exhibits characteristics of a capacitance of about 40 nF, an ESR of 40 mΩ, and an ESL of 8pH as a result of computer simulation. The terminal pitch was 0.25 mm in the horizontal direction and 0.5 mm in the vertical direction.
[0063]
The thin film capacitor to be evaluated was mounted on the mounting evaluation pattern A on the substrate, reflowed, and mounted on the mounting evaluation pattern A.
[0064]
The measurement was performed using an impedance analyzer (HP4291A, manufactured by Hewlett-Packard) and a high-frequency probe (40A-SG-600-P, manufactured by Pico Probe) to evaluate the impedance characteristics from a frequency of 1 MHz to 1.8 GHz.
[0065]
First, correction (open-short-50Ω load) up to the probe tip was performed using a calibration substrate (CS-11 manufactured by Pico Probe).
[0066]
Next, a high-frequency probe was brought into contact with the probe pad of the open correction pattern of the correction section to perform open correction. After that, the high-frequency probe was brought into contact with the probe pad of the short pattern of the correction section to perform short correction.
[0067]
After the correction of the substrate, the high-frequency probe was brought into contact with the probe pad of the mounting portion on which the 16-terminal thin-film capacitor was mounted, and the impedance characteristics of the 16-terminal thin-film capacitor were evaluated.
[0068]
FIG. 5 shows the evaluation results. For comparison, computer simulation results are also shown in the figure.
[0069]
As shown in FIG. 5, it can be seen that the impedance characteristics of the multi-terminal ultra-low-inductance thin-film capacitor itself are in good agreement with the simulation results. As a result of an equivalent circuit analysis of the measured impedance characteristics, the measured characteristics of the thin film capacitor were 38 nF, ESR 30 mΩ, and ESL 9.6 pH. The difference between the simulation and the inductance value is due to the inductance component caused by the solder BGA of the mounting part.
The use of the high-frequency measurement substrate and the measurement method of the present invention enables highly accurate evaluation.
[0070]
【The invention's effect】
According to the present invention, an electronic component element for measuring and evaluating high-frequency characteristics is mounted on the surface of the supporting substrate, and a mounting evaluation pattern to be measured, an opening evaluation pattern in a state where the electronic component element is not mounted, and a mounting The evaluation pattern for short-circuit, in which the current path in the evaluation pattern for use is equivalently created, is provided on the back side of the support board corresponding to the center part of the evaluation section for mounting, the evaluation for opening and the evaluation pattern for short-circuit on the back side of the support board. By manufacturing a high-frequency characteristic board with pads, the capacitance component, resistance component, and inductance component parasitic to the mounting evaluation pattern are corrected with higher accuracy, so that only electronic component elements mounted on the mounting evaluation pattern It is possible to easily measure and evaluate the high-frequency characteristics of the device.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view of a high-frequency characteristic evaluation board according to the present invention.
2A is an enlarged sectional view of an evaluation pattern portion for mounting, FIG. 2B is an enlarged sectional view of an evaluation pattern portion for opening, and FIG. 2C is an enlarged sectional view of an evaluation pattern portion for short circuit. .
FIG. 3 is a plan view of each pattern of the high-frequency characteristic evaluation board of the present invention, wherein (a) is a plan view of a mounting evaluation pattern and an opening evaluation pattern on which electronic component elements are mounted, and (b) is a short-circuit evaluation. It is a top view of a pattern.
4A and 4B are equivalent circuit diagrams for explaining a high-frequency characteristic evaluation method of the present invention, wherein FIG. 4A is an equivalent circuit diagram of an evaluation pattern for mounting, and FIG. 4B is an equivalent circuit diagram of an evaluation pattern for opening. (C) is an equivalent circuit diagram of the evaluation pattern for short circuit.
FIG. 5 is a diagram comparing a measured value and a simulation result of impedance characteristics of a 16-terminal thin film capacitor measured in the example of the present invention.
[Explanation of symbols]
10. Substrate for evaluating high frequency characteristics
1 Support substrate
4, 4A, 4B, 4C First conductor layer
5, 5A, 5B, 5C First insulating layer
6, 6A, 6B, 6C Second conductor layer
7, 7A, 7B, 7C First insulating layer
8a, 8b Surface pad
3a, 3b Evaluation probe pads for first and second mounting
3c, 3d Evaluation probe pads for first and second release
3e, 3f Evaluation probe pads for first and second short circuits
A. Evaluation pattern for mounting
B Opening evaluation pattern
C Short-circuit evaluation pattern

Claims

A high-frequency characteristic evaluation substrate used for high-frequency characteristic evaluation of an electronic component element having a plurality of first and second external electrodes formed on a front surface or a bottom surface,
A first conductor layer, a first insulation layer, a second conductor layer, and a second insulation layer sequentially laminated on a support substrate, and a plurality of first and second mounting pads on a front surface side, A first and a second mounting evaluation probe pads, a first and a second opening evaluation probe pads, a first and a second shorting evaluation probe pads on the back surface of
Mounting evaluation pattern and opening including the first conductor layer, the first insulation layer, the second conductor layer, the second insulation layer, the plurality of first and second surface pads, and the plurality of via holes. Evaluation pattern and
The first conductor layer, the first insulation layer, the second conductor layer, the second insulation layer and a short-circuit evaluation pattern composed of a plurality of via holes are provided side by side,
The mounting evaluation pattern penetrates a first surface pad electrically connected to the first external electrode of the electronic component element through a via hole formed in a second insulating layer and an opening formed in a second conductor layer. Connecting to a first mounting evaluation probe pad via a via hole, a via hole formed in a first insulating layer, the first conductor layer, and a via hole formed in the support substrate;
A second surface pad electrically connected to a second external electrode of the electronic component element is connected to a via hole formed in the second insulating layer, the second conductive layer, a via hole formed in the first insulating layer, A via hole penetrating the opening formed in the conductor layer, and connected to a second mounting evaluation probe pad via a via hole formed in the support substrate;
The opening evaluation pattern includes a first surface pad, a via hole formed in a second insulating layer, a via hole penetrating an opening formed in a second conductive layer, a via hole formed in a first insulating layer, A first conductor layer, connected to a first open evaluation probe pad via a via hole formed in the support substrate,
Forming the second surface pad with a via hole formed in the second insulating layer, the second conductive layer, a via hole formed in the first insulating layer, a via hole penetrating an opening formed in the first conductive layer, Connected to a second opening evaluation probe pad through a via hole formed in the support substrate,
The short-circuit evaluation pattern is connected to a first short-circuit evaluation probe pad via a via hole formed in a second conductor layer, a first insulating layer, the first conductor layer, and the support substrate. ,
Connected to the second short-circuit evaluation probe pad via the second conductive layer, the via hole formed in the first insulating layer, the via hole penetrating the opening formed in the first conductor layer, and the via hole formed in the support substrate. A substrate for evaluating high-frequency characteristics, wherein

An electronic component element is mounted on the mounting evaluation pattern formed on the high-frequency characteristic evaluation board according to claim 1, and is measured between the first mounting evaluation probe pad and the second mounting evaluation probe pad. The capacitance component measured between the first open evaluation probe pad and the second open evaluation probe pad of the open evaluation pattern, Measuring the high-frequency characteristics of the mounted electronic component element based on the resistance component and the inductance component measured between the first short-circuit evaluation probe pad and the second short-circuit evaluation probe pad. Characteristic high-frequency characteristics measurement method.

The first probe pad and the second probe pad of the mounting evaluation pattern, the opening evaluation pattern, and the shorting evaluation pattern formed on the high-frequency characteristic evaluation board are formed so as to be arranged at the center of each pattern. 2. The high-frequency characteristic evaluation board according to claim 1, wherein:

The first probe pad and the second probe pad of the mounting evaluation pattern, the opening pattern, and the shorting pattern formed on the high-frequency characteristic evaluation board are formed within 20 μm. 4. The high-frequency characteristic evaluation substrate according to any one of 1 and 3.

5. The high-frequency device according to claim 1, wherein a diameter of the via hole formed on the supporting substrate is 0.1 mm or less, and the opening is filled with a resistive conductive material. Characteristic evaluation substrate.

The thickness of the support substrate is 0.5 mm or less, the thickness t1 of the first conductor layer and the second conductor layer formed on the support substrate is 0.5 μm ≦ t1 ≦ 3 μm, and the first insulating layer The thickness t2 of the second insulating layer is 1 μm ≦ t2 ≦ 10 μm, and the relative dielectric constant k of the first insulating layer and the second insulating layer is k <5. The substrate for evaluating high-frequency characteristics according to any one of the above.