JP2004022915A - Method for manufacturing semiconductor integrated circuit device - Google Patents

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高橋　理
Kunio Ogasawara
小笠原　邦男
Atsushi Tezuka
手塚　敦
Takahiro Suganuma
菅沼　貴弘
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a technology for manufacturing a semiconductor integrated circuit device for preventing generation of local silicon deletion(pit) in a silicon substrate at the time of oxide film etching by buffered HF liquid added with surface active agent. <P>SOLUTION: This method for manufacturing a semiconductor integrated circuit comprises (1) a first process for preparing a semiconductor main body having a first conductivity silicon substrate 1(100), an insulating separation region (108) partially buried in the substrate for separating the main surface of the substrate into a first island area and a second island area, first and second semiconductor areas (103, 105i) configuring a PN junction formed in the second island area, a first oxide film (109) formed in the first island area main surface and a second oxide film (109) formed in the second island area, and a resist mask (110) for exposing the second oxide film, and for covering the first oxide film, (2) a second process for removing the second oxide film with hydrofluoric acid system etching solution added with the surface active agent in an atmosphere having luminance which is at least 3.5 luxes, and for exposing the main surface of the second semiconductor area (105i), and (3) a process for forming an FTO(tunnel oxide) film in the exposed second semiconductor area (105i). <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関する。特に、本発明は半導体集積回路装置を製造する過程でのウェット処理に適用して有効な技術に関する。
【０００２】
【従来の技術】
最近の半導体集積回路装置（ＬＳＩ）は、ＬＳＩ内部の回路用途に応じて異なるゲート酸化膜を有するＭＯＳ（ＦＥＴ）により構成されている。たとえば、高耐圧用としては比較的厚いゲート酸化膜を有するＭＯＳが、低耐圧用としては比較的薄いゲート酸化膜を有するＭＯＳが用いられる。
【０００３】
異なるゲート酸化膜を形成する場合において、薄いゲート酸化膜形成に先立って、パターン化されたレジスト（マスク）を用いて酸化膜（ＳｉＯ２）をウエットエッチングし、Ｓｉ基板表面を露出する工程が存在する。例えば、特開平１０−３４０８８２号公報にその方法が開示されている。該公報によれば、レジストマスクが形成されていない部分の酸化膜を薬液でウエットエッチングする際には、バッファードフッ酸（ＢＨＦ）が用いられる。ＢＨＦが用いられる理由としては、酸化膜上に形成されたレジストマスクがほとんどエッチングされない。また、レジストマスクと酸化膜との界面にエッチング液が浸透し密着性を悪化させるということがないため、レジストマスクの剥がれが生じないことである。
【０００４】
なお、上記公報には、光作用の問題について言及されていない。
【０００５】
【発明が解決しようとする課題】
エッチングドラフト内でＰＮ接合が形成されたシリコン基板（ウエハ）表面の酸化膜をバッファドＨＦ液ウエットエッチングにより露出する場合、外部からの光（具体的には蛍光灯からの光）の作用によりシリコン基板表面の面荒れが生じた。
例えば、バッファドＨＦ液（フッ酸：ＨＦ／フッ化アンモニウム：ＮＨ４Ｆ／水：Ｈ２Ｏ）を使用するウエットエッチングにおいて、Ｍ１配線（第１層目配線）とＳｉ基板コンタクトをとるＭ１配線前洗浄では、エッチングによるＳｉコンタクト部露出時にＳｉ基板部がＰ型、Ｎ型の２つの拡散層（半導体領域）が隣接もしくは接ししている場合、明るい状態でエッチすると、光作用によりＳｉ表面がエッチングされ、面荒れを起こした。この面荒れのため、導通抵抗大不良を発生させた。また、エッチングが加速され、プロセスマージンに余裕がなく、面荒れもウエハ間に大きくばらつきが生じた。この解決策として、ウエットエッチドラフトは暗くしてエッチングしてきた。すなわち、ウエットエッチドラフトの窓には遮光板を取り付け、外部の光がエッチングドラフト内に入り込まない工夫がされた。
【０００６】
プロセスマージンの拡大という観点より、レジストマスクを用いて酸化膜をウエットエッチングし、基板表面を露出する他の工程において、前記と同様に、外部の光がエッチングドラフト内に入り込まない工夫がされた。しかしながら、そのウエットエッチングが光の遮断に起因してＬＳＩの歩留まり低下をおよぼすことが発明者等によって明らかにされた。以下にその問題点を説明する。
【０００７】
フラッシュメモリ搭載マイコンにおいて、フラッシュメモリ特性が悪化し、低歩留まりのロットが発生した。不良モードはフラッシュメモリの書き込み消去を行うトンネル酸化膜が通常より低い電圧で破壊する異常特性となった。このため、ＬＳＩの信頼性及び製造歩留まりの低下をもたらした。
上記不良部分を断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）で確認したところ、トンネル酸化膜下のシリコン（Ｓｉ）基板に局所的にシリコンの削れ（ピット）が起きていることが分った。そのＳｉ基板（単結晶基板）は、図３に示すように、結晶欠陥の少ない（１００）面から［０１０］軸方向に約４°傾けられた面、すなわち（１００）オフ・アングル面を主面としたウエハ１より成る。ウエハ１にはＬＳＩが組み込こまれるチップエリア１ａが縦横に複数配列されている。チップエリア１ａ内においては、ＬＯＣＯＳ膜（選択酸化膜）によって区画された島領域（素子形成領域）１ｂが形成されている。
ピットは、ウエハ周辺部のチップエリアよりもウエハ中央部のチップエリアに集中していた。そして、ピットの発生したウエハ中央部それぞれのチップエリアにおいては、以下に述べるように、同一箇所に発生していた。
図４に示すように、ピット１ｄは、ＬＯＣＯＳ膜１ｃコーナの一箇所に観察された。すなわち、いずれのチップエリアにおいても、ピット１ｄは、ＬＯＣＯＳ膜１ｃの左下コーナに発生していた。この原因を調査したところ、トンネル酸化膜形成前に基板表面露出するためのウエットエッチング工程では、そのエッチングドラフト装置の透明扉部を、例えばホトリゾグラフィ工程で使用されるドラフト装置と同様に、光が通過しにくい遮光板としていることに起因していることが明らかとなった。すなわち、光のない暗部でウエットエッチングを行うと、Ｓｉ基板を局所的に削り不良を発生することが判明した。問題となったウエットエッチング工程は、一部の酸化膜がレジストマスクに覆われ、レジストマスクで覆われていない他の薄い酸化膜をウエットエッチングにより除去し、シリコン基板表面を露出する工程であり、レジストマスクを使ってのエッチングに適した界面活性剤が添加されたバッファドＨＦ（フッ酸）液が用いられている。
図４に示すように、島領域１ｂの四コーナ部近傍には、残留ストレスが存在する。この残留ストレスおよび（１００）ｏｆｆ　ａｎｇｌｅ結晶面がピット誘発の一つの要因となっていることも考えられる。
本発明者等は、光の影響でトンネル酸化膜（ＦＴＯ膜）の耐圧劣化が生じているかどうか検証してみた。図５および図６を参照し、説明する。
図５は、トンネル酸化膜におけるＩ−Ｖ特性の測定図を示す。フィールド酸化膜２によって区画されたトンネル酸化膜を挟んで、シリコン基板（Ｐ−ＷＥＬＬ）１と多結晶シリコン層（ゲート電極３との間に電圧４を可変にし、電流計５にて、トンネル酸化膜に流れるリーク電流を測定した。
図６に示すように、実験１（Ｅｘｐ．１）は、酸化膜除去を、遮光板付きのドラフト装置内で界面活性剤が添加されたバッファドＨＦ（フッ酸）液を用いてエッチング行い、しかる後トンネル酸化膜を形成したウエハサンプルである。Ｙｇの面内分布を見ると、ウエハ周辺部に比べて、ウエハ中央部の太枠部分が低い電圧でＩｇ＝１０ｍＡとなっている。すなわち、ゲート耐圧の低い部分を示している。
次に、実験２（Ｅｘｐ．２）では、図２に示したように窓（８）が透明板で構成されているドラフト装置が用いられたウエハサンプルである。ドラフト装置が置かれた天井蛍光灯ＯＦＦ（遮光状態）では、太枠で示したように、ウエハほぼ全域にわたってゲート耐圧が低い。一方、天井蛍光灯ＯＮ（採光状態）では、ウエハ全域にわたって約１５Ｖの耐圧を確保できている。実験１と実験２（遮光状態）との差について検証したところ、窓（８）が黒色塩化ビニール板で構成されていても、天井蛍光灯からの光がウエハの搬入口あるいは搬出口から入り込み、その光によってピットの発生は抑制されたと考えられる。
本発明は、上記問題点とその解明に基づき成されたものである。
【０００８】
本発明の目的は、半導体集積回路装置の信頼性向上を図る技術を提供することにある。
【０００９】
本発明の他の目的は、半導体集積回路装置の製造歩留まり向上を図る技術を提供することにある。
【００１０】
本発明のさらに具体的な目的は、信頼性向上を図ったフラッシュメモリ搭載の半導体集積回路装置を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１２】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の半導体装置の製造方法は以下の工程を含む。
（１）第１導電型のシリコン基板と、前記基板の主面を第１島領域と第２島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第２島領域内に形成されたＰＮ接合を構成する第１、第２半導体領域と、前記第１島領域主面に形成された第１酸化膜および前記第２島領域に形成された第２酸化膜と、前記第２酸化膜を露出し、前記第１酸化膜を覆うレジストマスクとを有する半導体本体を準備する工程、
（２）３．５ルクス以上の照度を有する雰囲気内において、前記第２酸化膜を界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、
（３）前記露出した第２島領域表面に絶縁膜を形成する工程。
（実施の形態１）
図１および図２を参照し、本発明の実施の形態を説明する。図１は、後で説明するフラシュメモリ内蔵のＬＳＩの製造方法における、トンネル酸化膜（ＦＴＯ膜）形成前に行われる酸化膜（以下、ＦＧ酸化膜と称する）のウエットエッチングを示した概略断面図である。
界面活性剤（Ｓｕｒｆａｃｅ　ａｃｔｉｖｅ　ａｇｅｎｔ）　が添加されたバッファドＨＦ（フッ酸）液が入っているエッチング槽７Ａに浸されたシリコン基板１（１００）は、Ｎ型分離領域１０３内に、ＬＯＣＯＳ酸化膜１０８で区画されたフラッシュメモリセルを形成する島領域（Ｐ−ＷＥＬＬ　）（１０５ｉ）を有する。そして、基板主面にはレジストマスク１１０が選択的に形成されている。
界面活性剤入りバッファドＨＦにおけるエッチングプロセスでのメリットは以下のとおりである。特に、レジストマスクを用いた酸化膜の選択エッチングに界面活性剤入りバッファドＨＦの適用は必然的なものである。
（ａ）　　シリコンに対する接触角が小さい。接触角は濡れ性の尺度を示し、接触角が小さいほど濡れやすいことを意味している。また、レジスト（マスク）に対しても濡れ状態は良好である。
（ｂ）　パーテイクル（ｐａｒｔｉｃｌｅｓ）が少ない。低泡性である。
（ｃ　）　ウエハ（シリコン基板）表面に付着する異物が少ない。
（ｄ）　シリコン面荒れを防ぐ。
（ｅ）　酸化膜エッチングの面内不均一を防ぐ。
（ｆ）　シリコンに対する酸化膜のエッチング速度比が大きい。（選択比向上）
エッチング時には、エッチング液中の被エッチング面（ＦＧ酸化膜）は光源（蛍光灯）６から照射された光を、そのエッチング液を介して間接的に受ける。例えば、エッチング面は、照度３．５ルクス以上の光を受ける。先の実験１で遮光板取り付けドラフト装置がエッチング槽内部において１．５〜３．５ルクスであった。これ以下であると不良が生じた。このことより、すくなくとも照度３．５ルクス以上であればピットは生じにくくなる。
図２は本実施の形態１で使用される、より具体的なロット単位（２５枚ウエハ）処理用エッチングドラフト装置の斜視図である。エッチングドラフト装置７Ｂは装置内部が目視できるように透明板（塩化ビニル樹脂製）８が取り付けられている。したがって、天井に設けられた蛍光灯６の光は透明板８を通過し、エッチング槽内に入り込み、ウエハ全面はその光を受ける。エッチングドラフト装置内部のエッチング槽での照度は４２０ルクスから４８０ルクスである。透明板であれば、エッチング槽の照度（装置内照度）が装置内エッチングドラフト装置１が設置された作業エリアの照度（装置外照度）に比べ、１桁も落ち込まない（低くならない）からである。作業エリアは、作業者の作業の安全性を配慮に４００ルクス以上が望ましい。そして、照度の上限は電力消費の節減を配慮して１５００ルクスが望ましい。また、結晶系シリコンが電気に変えることができる光の波長はおよそ０．３５μｍ〜１．１μｍであるとされている。したがって、その波長の光をウエハ全面に曝すことも有効である。
このような雰囲気のもとで、ＦＧ酸化膜を除去し、島領域（Ｐ−ＷＥＬＬ　）（１０５ｉ）の表面を露出させる。続いて、露出した島領域１０５ｉ表面にＦＴＯ膜を形成する。
本実施の形態によれば、図６（Ｅｘｐ．２　蛍光灯ＯＮ状態）に示したように、Ｖｇの面内分布およびＩ−Ｖ波形が得られた。すなわち、ゲート耐圧不良がなくなった。
ここで、ピット解消のメカニズムについて説明する。
まず、以下の検証事実に基づき、ピット解消は界面活性剤と光作用とに起因しているものと考えられる。
Ｍ１配線前洗浄（ＢＨＦ）では、比較的明るい雰囲気に曝すとＳｉ面に面荒れが発生する。比較的暗い雰囲気に曝すと面荒れが生じない。
（ｂ）ＦＴＯ膜形成部のＦＧ酸化膜除去（界面活性剤添加ＢＨＦ）では、比較的暗い雰囲気に曝すとＳｉ面にピットが発生する。比較的明るい雰囲気に曝すとピットが生じない。
（ｃ）Ｎ型分離領域のない、Ｐ型基板に形成された島領域（Ｐ−ＷＥＬＬ　）表面のＦＧ酸化膜除去で、界面活性剤が添加されたバッファドＨＦ液を使用した場合は、上記（ｂ）でピットが発生した比較的暗い雰囲気に曝しても問題はなかった。すなわち、明るい雰囲気、暗い雰囲気いずれの環境下でエッチングしてもピットは発生しなかった。この検証事実から以下のことが言える。
ＰＮ接合を有した場合、ＢＨＦ（界面活性剤無添加）使用のエッチングは明るい雰囲気下で影響をおよぼす。
（２）ＰＮ接合を有した場合、界面活性剤添加ＢＨＦ使用のエッチングは暗い雰囲気下で影響をおよぼす。
（３）ＰＮ接合を有しない場合、界面活性剤添加ＢＨＦであっても明暗の雰囲気に無関係である。
【００１４】
このことより、断定はできないが、ピット解消は、以下のとおりと考えられる。
一般に、ＳｉＯ２膜エッチングは、ＨＦ系のエッチング液が用いられる。ＳｉＯ２膜はＨＦによる還元作用で溶解される。この反応は、よく知られているように式１に示すとおりである。
ＳｉＯ２　＋　６ＨＦ　→　Ｈ２　＋　ＳｉＦ６　＋２Ｈ２Ｏ　　　・・・・式１
したがって、酸素と結合していないＳｉ（ウエル）表面はエッチングされることがない。
しかしながら、ＦＧ酸化膜のエッチング時にピットが発生することは、Ｓｉ表面および内部に酸化作用によりＳｉＯが形成され、これがＨＦにより還元され、局所的なＳｉのエッチングが生じたと考えられる。すなわち、そのＳｉＯは、基板（Ｓｉ）表面に何らかの要因で生じた歪などによるＳｉの欠陥に、酸素（Ｏ）が結合したものと考えられる。
本実施の形態によれば、Ｎ型分離領域１０３と島領域（Ｐ−ＷＥＬＬ　）（１０５ｉ）とで構成するＰＮ接合は蛍光灯からの光を受け、これにより光起電力が発生する。この光起電力により界面活性剤と酸素（Ｏ）との結合を促進させ、シリコン基板表面近傍に存在しているＳｉ歪と酸素（Ｏ）との結合が阻止される。この結果、Ｓｉ歪が存在していても酸素との結合がないため、ピットが生じないと考えられる。
次に、　本発明の一実施の形態であるフラシュメモリ内蔵ＬＳＩの製造方法を、図７〜図２６を用いて工程順に説明する。
（１）図７に示すように、型ｐシリコン（Ｓｉ）単結晶からなる半導体基板（Ｐ−ＳＵＢ）１００（以下、Ｓｉ基板またはＳｉウエハと称す）を用意し、そのＳｉ基板主面に酸化膜１０１を介してシリコン窒化膜１０２を形成する。Ｓｉ基板１００は、結晶欠陥の少ない（１００）面から［０１０］軸方向に約４°傾けられた面、すなわち（１００）オフ・アングル面を有する。続いて、フラシュメモリ（メモリマット）が形成されるべき基板主面の酸化膜１０１ａが露出するように、周知のホトリゾグラフィ技術によりシリコン窒化膜１０２をパターン形成する。そして、イオン打ち込みにより、ｎ型不純物のリンが酸化膜１０１　ａを通して導入される。
【００１５】
（２）図８に示すように、引き延ばし拡散のための熱処理（アニール）を酸化雰囲気中で行う。この結果、Ｓｉ基板１００に対するＮ型分離領域１０３が形成される。この時、露出した酸化膜１０１ａはその酸化雰囲気中でのＳｉ基板表面の増殖酸化により厚くなる。
【００１６】
（３）図９に示すように、Ｓｉ基板表面全体の酸化膜（１０１、１０１ａ）はＨＦ液により除去される。
（４）図１０に示すように、基板１００表面に酸化膜１０１ｂを熱酸化により形成した後、基板１００に、周知のイオン打ち込み技術および熱処理（引き伸ばし拡散）により第１Ｐウエル（第１ウエル）１０４、第２Ｐウエル（第２ウエル）１０５およびＮウエル（第３ウエル）１０６を選択的に形成する。第２Ｐウエル１０５はＮ型分離領域１０３によりＳｉ基板１００から電気的分離される。したがって、この第２Ｐウエル１０５にはフラッシュメモリに対する書き込み消去のために、制御可能な独立したウエル電位（基板電圧）が与えられる。
（５）図１１に示すように、基板１００主面上にシリコン窒化膜等からなる絶縁膜１０７を、化学気相成長法（ＣＶＤ法）により堆積させる。そして、素子分離領域となるべきエリア（酸化膜１０１ｂ）を露出するように、周知のホトリゾグラフィ技術とドライエッチングにより絶縁膜１０７をパターン形成する。
（６）図１２に示すように、露出する酸化膜１０１ｂをフッ酸のみでエッチング除去し、この後、異物除去のために過酸化水素水（Ｈ２Ｏ２）、アンモニア（ＮＨ４ＯＨ）および水（Ｈ２Ｏ）からなる混合液で洗浄を行うことにより、基板（ウエル）表面を露出する。このエッチングおよび洗浄は、光を採り入れることができる透明窓を有するエッチングドラフト内で行われる。そして、図示していないが、露出した基板表面に比較的薄い酸化膜を熱酸化により形成し、この薄い酸化膜を通して寄生チャネル防止用の不純物をイオン打ち込みにより導入する。
（７）絶縁膜（シリコン窒化膜）１０７をマスクにし、素子分離領域であるフィールド酸化膜（ＬＯＣＯＳ膜）を熱酸化により選択的に形成する。図１３に示すように、フィールド酸化膜１０８により、互いに分離された第１島領域（Ｐウエル）１０４ｉ、第２島領域（Ｐウエル）１０５ｉおよび第３島領域（Ｎウエル）１０６ｉがそれぞれ得られる。フィールド酸化膜１０８は、基板表面を酸化することによって形成されるため、その一部が埋め込まれた構造となる。続いて、第１島領域（Ｐウエル）１０４ｉ、第２島領域（Ｐウエル）１０５ｉおよび第３島領域（Ｎウエル）１０６ｉ表面上の酸化膜をエッチング除去し、それら表面を露出する（前洗浄：Ｐｒｅ−Ｗａｓｈｉｎｇ）。この前洗浄には過酸化水素水（Ｈ２Ｏ２）、アンモニア（ＮＨ４ＯＨ）および水（Ｈ２Ｏ）からなる混合液が用いられる。この混合液もシリコン基板をエッチングするポテンシャルがあるので、この前洗浄は、光を採り入れることができる透明窓を有するエッチングドラフト装置内で行われる。
【００１７】
（８）図１４に示すように、第１島領域（Ｐウエル）１０４ｉ、第２島領域（Ｐウエル）１０５ｉおよび第３島領域（Ｎウエル）１０６ｉのそれぞれの表面にＦＧ酸化膜１０９が熱酸化により形成される。
【００１８】
（９）図１５に示すように、周知のホトリゾグラフィ技術により、第２島領域（Ｐウエル）１０５ｉを覆わないレジストマスク１１０を形成する。そして、しきい値電圧調整のために、レジストマスク１１０をマスクとして、ＦＧ酸化膜１０９を通して第２島領域（Ｐウエル）１０５ｉ表面にイオン打ち込みを選択的に行う。不純物イオンはＢＦ２が適用される。ＦＧ酸化膜１０９の存在により、第２島領域（Ｐウエル）１０５ｉ表面は直接イオンダメージを受けない。しかし、このイオン打ち込みにより、第２島領域（Ｐウエル）１０５ｉ内にＳｉ歪を引き起こす可能性がある。
（１０）図１６に示すように、そのレジストマスク１１０を用いてＦＧ酸化膜（１０９）　をウエットエッチングにより除去し、第２島領域（Ｐウエル）１０５ｉ表面を露出する。このウエットエッチングは図１、図２で説明したとおりの方法で行われる。（１１）レジストマスクを除去した後、図１７に示すように、露出した第２島領域（Ｐウエル）１０５ｉ表面に、例えば厚さ９．５〜１０ｎｍのトンネル酸化膜（ＦＴＯ膜）１１１を熱酸化により形成する。低電圧駆動（書き込み）のために、より薄い膜厚のＦＴＯ膜が求められる場合は、ＦＴＯ膜は膜厚制御性の良いＣＶＤ法によりその表面に堆積される。堆積されたＦＴＯ膜はＳｉＯ２膜あるいはＯＮ膜（酸窒化膜）より成る。
（１２）図１８示したように、電荷蓄積用ゲート電極形成のための第１多結晶シリコン膜１１２を周知のＣＶＤ法により堆積する。
（１３）図１９に示すように、第２島領域（Ｐウエル）１０５ｉ上は残るように、第１多結晶シリコン膜１１２をドライエッチング法により選択的にエッチングする。続いて、残された第１多結晶シリコン膜１１２ａの表面に、層間絶縁膜１１３を形成する。この層間絶縁膜１１３は、例えばＯＮ膜（酸窒化膜）、Ｓｉ３Ｎ４膜（シリコン窒化膜）およびＯＮ膜（酸窒化膜）が順次積層された積層膜で構成される。第１島領域（Ｐウエル）１０４ｉおよび第３島領域（Ｎウエル）１０６ｉ表面を露出した後、それら露出表面に酸化膜１１４を熱酸化により形成する。続いて、しきい値調整のために、この酸化膜１１４を通して、第１島領域（Ｐウエル）１０４ｉおよび第３島領域（Ｎウエル）１０６ｉ表面それぞれに所定の不純物イオンが打ち込まれる。
（１４）図２０に示したように、酸化膜１１４をウエットエッチングにより除去し、第１島領域（Ｐウエル）１０４ｉおよび第３島領域（Ｎウエル）１０６ｉ表面を露出する。この時のエッチング処理は、前記工程（１０）と同様の方法により行われる。（１５）図２１に示すように、第１島領域（Ｐウエル）１０４ｉおよび第３島領域（Ｎウエル）１０６ｉそれぞれの表面に前記トンネル酸化膜よりも厚い約１４ｎｍのゲート酸化膜を形成する。続いて、ＣＶＤ法により第２多結晶シリコンを堆積し、そして周知のフォトリゾグラフィ技術によりゲート電極１１５，１１６，１１７をパターン形成する。
（１６）図２２に示すように、フォトリゾグラフィ技術によりレジストマスク１１８を選択的に形成し、制御ゲート電極（コントロールゲート）１１６と同一幅の電荷蓄積用ゲート電極（フローテイングゲート）をドライエッチングにより形成する。なお、図示していないが、ゲート電極（コントロールゲート）１１６上には、そのコントロールゲートの加工に用いられたキャップ層が残されている。このキャップ層によりコントロールゲートと同一パターン幅のフローテイングゲートが形成される。しかる後、レジストマスク１１８を残した状態で、第２島領域（Ｐウエル）１０５ｉ内にはソース・ドレイン形成のための不純物イオン、例えば、Ａｓイオンが打ち込まれ、Ｎ型半導体領域１１９を形成する。上記ステップにより信頼性の高いフラッシュメモリセルが形成される。
（１７）続いて、図２３に示すように、第１島領域（Ｐウエル）１０４ｉにはソース・ドレイン形成のための不純物イオン、例えば、Ａｓイオンが打ち込まれ、Ｎ型半導体領域２００が形成される。また、第２島領域（Ｐウエル）１０６ｉ内にはソース・ドレイン形成のための不純物イオン、例えば、Ｂイオンが打ち込まれ、Ｐ型半導体領域２０１が形成される。Ｂイオンは、第１島領域（Ｐウエル）１０４ｉにも選択的に打ち込まれ、ソース領域（ソースコンタクト）としてのＮ型半導体領域２００ｓに接してＰウエルコンタクト領域２０１ｗが形成される。Ｎ型半導体領域２００ｓとＰウエルコンタクト領域２０１ｗとで構成されるＰＮ接合は、第２島領域（Ｐウエル）１０６ｉ表面に終端する。
（１８）図２４に示すように、基板１００主面上に、例えばＢＰＳＧ（Ｂｏｒｏ−ｐｈｏｓｐｈｏ　ｓｉｌｉｃａｔｅ　ｇｌａｓｓ）から成る層間絶縁膜２０２を堆積した後、コンタクトホールＣＯＮＴ１，２，３をフォトリゾグラフィ技術とドライエッチング法により形成する。
ＭＯＳ素子の縮小化に伴ない、コンタクトエリアも必然的に縮小を図らなければならない。このため、ウエルコンタクトとソースコンタクトとは独立別個にコンタクトホールを形成するエリア確保が困難となる。このため、コンタクトホールＣＯＮＴ１は、前記ＰＮ接合を露出ように形成され、コンタクト面積の縮小が図られる。この共通のコンタクトホールＣＯＮＴ１内において、ウエルとソースとの接続が行われる。この共通のコンタクトホールの面積は、前記独立別個に設けたコンタクトホールのトータル面積を必要としない。一つのコンタクトホール面積の大きさ、あるいはＰＮ接合にメタル配線が確実に接するように余裕度を考慮した場合でも、一つのコンタクトホール面積の１．５倍程度で十分である。
コンタクトホールを形成した後、レジストマスク（図示せず）が除去される。そして、異物除去のために、シリコン基板（ウエハ）の前洗浄（ウエット処理）を行う。この時、レジストマスクはすでに除去されており、界面活性剤が添加されていないバッファドＨＦ（ＨＦ／ＮＨ４Ｆ／Ｈ２０）が使用される。
この洗浄は、界面活性剤が添加されたバッファドＨＦ　によるＦＴＯ膜前洗浄（酸化膜）エッチングの時とは全く逆に、ウエハ１が光から遮断された環境のもとで行われる。明るい場所（環境）でウエハを洗浄すると、光作用によりＮ領域（Ｎ型半導体領域２００ｓ）からＰ領域（Ｐウエルコンタクト領域２０１ｗ）に電子が流れ、この電子の流れとともに、ＮＨ４Ｆが作用してシリコン基板表面が異常にエッチングされる。すなわち、シリコン面に面荒れが生じる。この面荒れは、特にＮ領域に観察される。この面荒れによりメタル配線のコンタクト抵抗は増大し、素子特性は低下することになる。このような理由から、蛍光灯の光を通さない遮光（窓）板が設置されたドラフト装置が用いられる。光作用を抑止するためには、ドラフト処理装置内の照度が３．５ルクス以下であることが望ましい。波長が０．３５μｍ〜１．１μｍを有した光は避けるべきである。
（１９）図２５に示すように、コンタクトホールＣＯＮＴ１，２，３を埋め、層間絶縁膜２０２の表面に延びるメタル配線層Ｍ１を形成する。メタル配線層Ｍ１は、バリア層としてのチタン・タングステン（ＴｉＷ）、およびアルミニウム（Ａｌ）の積層配線構造からなり、ＴｉＷおよびＡｌはスパッタリングにより形成される。
（２０）図２６に示すように、層間絶縁膜２０２上に、例えばプラズマＴＥＯＳ
（Ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）のような層間絶縁膜２０３を堆積させる。続いて、層間絶縁膜２０３にドライエッチングによりスルーホールＴＨを形成する。そして、スルーホールＴＨを埋め、層間絶縁膜２０３の表面に延びるメタル配線層Ｍ２を形成する。メタル配線層Ｍ２は、ＴｉＷ−Ａｌ−ＴｉＷの積層配線構造からなる。
【００１９】
以上、本実施例によれば、ＦＴＯ膜形成前の洗浄において、シリコン表面でのピットが発生しない。このため、信頼度の高いフラッシュメモリ搭載の半導体集積回路装置が得られる。
【００２０】
本実施の形態は、説明を省略したが、周知のサイドウオールを用いたＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄｉｆｆｕｓｉｏｎ）構造のＭＯＳ（ＦＥＴ）を含むものである。
また、配線Ｍ２からは微細化と高速化対応のために、Ｃｕダマシン配線技術を適用し、３層もしくはそれ以上の多層配線構造にしてもよい。このような微細化と高速化対応の場合、配線Ｍ１（コンタクト配線）はアルミニウム（Ａｌ）に代えて、ＴｉＮのバリア膜を介してタングステン（Ｗ）プラグが適用される。
（実施の形態２）
図２７は、複数のウエハを一括処理に適したウエットドラフト装置を用いたＦＧ酸化膜のエッチング方法の概略図を示す。
【００２１】
倒立された複数のウエハ１（図面では手前のウエハのみ示す）は、界面活性剤が添加されたバッファドＨＦ液槽７Ｃに浸される。この複数のウエハ１に対し、上下に位置した光源６ａ，６ｂ、そして側方に光源６ｃ，６ｄ、６ｅが配置され、倒立しているウエハ中央部にまで光が照射されるようにしてる。したがって、複数のウエハ１全体はその光に曝され、ピットの発生をより一層抑制できる。
（実施の形態３）
図２８は、枚葉処理に適したスピン処理装置（スピンエッチャー）を用いたトンネル酸化膜形成前の酸化膜エッチング方法を示す。
まず、スピンエッチャー７Ｄの構成を説明する。図２８において、容器１内にはモータ１２により回転駆動されるターンテーブル１３がある。このターンテーブル１３上にウエハ１がセットされる。そのターンテーブル１３上に位置して界面活性剤が添加されたバッファドＨＦ液（以下、この実施の形態３では、単にＢＨＦエッチング液と言う）を噴射させるエッチング液用ノズル１７、およびリンス用ノズル１８が設けられている。ターンテーブル１３周辺にはエッチング液が容器内壁に飛散しないようにカバー部１４が設けられている。これらノズル１７，１８はウエハ１の出し入れの障害にならないよう移動可能になっている。容器１０の上部には開閉可能な蓋１１が設けられている。そして、蓋１１の内壁に光源１９が取り付けられている。光源１９は蛍光灯（あるいは白熱灯）１９ａ、１９ｂおよびカバー部１９ｃから成る。カバー部１９ｃはエッチング液が直接、蛍光灯１９ａ、１９ｂに被着しないため、そしてウエハ面対し均一光（均一照度）となるように設けられている。カバー部１４の底部には廃液口１５および排気口１６を有する。ターンテーブル１３はウエハの搬入、搬出を容易にするために上下動する。
次に、このスピンエッチャー７Ｄを用いたトンネル酸化膜形成前の酸化膜エッチング方法を説明する。
スピンエッチャー７Ｄを用いて実施の形態１の工程（１０）が行われる。エッチング処理時は、蛍光灯１９ａ、１９ｂが点灯され、ウエハ処理面は適度の照度の雰囲気状態を維持する。飛散したＢＨＦエッチング液は廃液口１５を通して回収される。一方、飛散したエッチング液がウエハ裏面への回り込み等を防ぐために、空気の流れが下方に向くように排気口１６を通して容器内の空気を排気させている。ウエハ１（ターンテーブル１３）をモータ１２で回転させた後、ノズル１７から界面活性剤入りＢＨＦを噴射させ、酸化膜１０９（図１６参照）をエッチング除去する。ＢＨＦエッチング液は滴下であっても良い。ウエハ面全体のエッチングの均一性を図るためには、ウエハ面中央より、ウエハ径の約１／２の範囲以上にＢＨＦエッチング液を噴射させるのが好ましい。噴射によりＢＨＦエッチング液がウエハ面に付着した後、ウエハ１の回転数を噴射前に比べて上げることにより、ＢＨＦエッチング液が速やかにウエハ前面にゆきわたるようにする。特に、３００ｍｍφウエハ（直径が３００ｍｍの円形ウエハであり、１２インチ（ｉｎｃｈ）ウエハとも呼ばれる）またはそれ以上の径を有するウエハを用いたＬＳＩ製造プロセスに適用して効果を有する。
噴射とは別な方法として、ＢＨＦエッチング液を流す方法がある。「流す」とは、ＢＨＦエッチング液がウエハ端部にゆきわたるまで連続的にそのエッチング液をノズル１７から出しておくことを言う。図３０にＢＨＦエッチング液（界面活性剤添加）を流している状態の概略図を示す。ウエハ１の回転数は、図３０に示した状態（エッチング液がウエハ途中までゆきわたった状態）から下げるのが望ましい。ウエハ中央と周辺との均一なエッチングを図る目的である。ＢＨＦエッチング液を流す方法は、３００ｍｍφ、またはそれ以上の径を有するウエハに適用して有効である。酸化膜１０９のエッチングが終了した後、ノズル１８から純水（リンス液）が流され、ウエハ１の洗浄が行われる。この洗浄時でのウエハ１の回転制御は、上記エッチング時に比べ、特別の工夫は必要とされず一定な回転数のもとで行われる。
このスピンエッチャーは、実施の形態３での工程（１８）で説明した遮光状態でエッチングする前洗浄（ウエット処理）にも共用できる。すなわち、この前洗浄の時は、光源１９ａ、１９ｂが消灯（ＯＦＦ）状態にし、容器内が暗い状態でエッチング（洗浄）処理することができる。エッチング処理前後の蓋１１の開閉およびエッチング時のモータ１２、エッチング液用ノズル１７、リンス用ノズル１８および光源１９ａ、１９ｂの制御はコントローラ２０によって行われる。エッチング液用ノズル１７からは、界面活性剤が添加されていないバッファドＨＦ液が噴射または流れ出る。エッチング時のウエハ回転制御等は、上述の酸化膜１０９のエッチングと基本的に同じである。したがって、その説明は省略する。
上述のように図２８に示したスピンエッチャーは、実施の形態１の工程（１０）および工程（１８）での共用が可能であり、装置の稼働率を向上できる。しかし、クロスコンタミ（相互汚染）の防止をより求めるならば、同一のスピンエッチャーをそれぞれの工程用として準備し、各工程に対し独立別個に使用するのがよい。
（実施の形態４）
図２９は、枚葉処理に適したスピン処理システムを用いたトンネル酸化膜形成前の酸化膜エッチング方法を示す。基本構成は図２３に示したスピン処理装置と同じである。したがって、同一符号で示された装置構成の機能については省略する。
本実施の形態４のスピン処理システム７Ｅは、ローダ・アンローダ、ウエハ搬送ロボットおよびスピンエッチャ本体およびそれらを制御するコントローラとで構成されている。本実施の形態４によれば、スピンエッチャ本体と、上下駆動機構２１とウエハ載置アーム２２で構成されたウエハ搬送ロボットとの連携が取れやすい構成となっている。すなわち、蓋１１は、図２９に示したように複数の板が円弧に重なったドーム構造で構成され、アーム２２を容器１内に入り易くするため、容器内壁に摺動する。蓋１１の開閉動作はコントローラ２０によって自動制御される。また、ターンテーブル１３は、容器からのウエハのセット、リセットの際に、ターンテーブル１３のウエハ載置面が少なくともカバー部の上部に位置するよう、上下動する機能を備えている。その上下動は、油圧方式あるいはスクリュー方式によってターンテーブル１３を支持している支持軸を駆動し行われる。支持軸が上下動することにより金属異物の発生が考えられる、このため支持軸には駆動金属異物発生防止の工夫がされる。図示していないが、例えば、ベローズで支持軸は覆われる。このターンテーブル１３の上下動はコントローラ２０によって、アーム２２に連動し動作する。なお、ローダ・アンローダでは、詳細を図示していないが、エッチングされるべきウエハが収納されたウエハカセットがセットされ、またエッチング終了後のウエハが収納されるウエハカセットがセットされる。
【００２２】
図２９に示したスピン処理システムを用いたエッチングおよび洗浄については、実施の形態３で説明した方法と全く同様に行われる。したがって、本実施の形態４の中での説明は省略する。図２９に示したスピンエッチャーは前記実施の形態３と同様に前記工程に対し、共通もしくは独立別個に適用される。また、ウエハ搬送ロボットについては、ｎ倍（ｎ＝２、３、４）のスピンエッチャー本体への対応が可能である。
【００２３】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以下、その具体例を列挙する。
（１）前記実施の形態１では、ＬＯＣＯＳ法による絶縁分離領域としたプロセスについて説明したが、浅溝分離（ＳＧＩ：Ｓｈａｌｌｏｗ　Ｇｒｏｏｖｅ　Ｉｓｏｌａｔｉｏｎ）を採用したＬＳＩプロセスに適用することもできる。
浅溝分離の場合、図９に示したＮ型分離領域１０３の形成、および図１０に示した各ウエル（１０４，１０５，１０６）の形成に先立って、溝形成および溝内への酸化膜（ＣＶＤ−ＳｉＯ２）埋め込みにより絶縁分離領域（ＳＧＩ）が形成される。ＳＧＩ形成後、Ｎ型分離領域１０３および各ウエル（１０４，１０５，１０６）が形成され、そして実施の形態１における図１４（工程（８））以降の工程順に従う。一般的にＳＧＩの場合、そのＳＧＩ主面がウエル主面とほぼ同一レベルである。プロセス仕様によっては、ＳＧＩ主面がウエル主面よりも相対的に低い（基板裏面側に相対的に近い）場合がある。特許請求の範囲に記載された“前記基板の主面を第１島領域と第２島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域”は、ＳＧＩ主面がウエル主面と同一レベルもしくは低いＳＧＩ構造も含むものとして解釈する。低いＳＧＩでも、埋め込まれた絶縁分離領域の存在により、図４に示したように絶縁分離領域の四コーナ部でストレスを受けやすいからである。ＳＧＩによる素子分離技術は、０．２５μｍ以降の微細化プロセスで必須技術である。そして、ＦＴＯ酸化膜の厚さも必然的に薄くなる。このため、薄いＦＴＯ酸化膜に対して書き込み、消去時の電界によるストレスの影響も大きい。したがって、ＦＴＯ酸化膜が形成されるシリコン基板（またはウエル）表面のピット対策は重要な課題である。それゆえ、ＦＴＯ酸化膜形成前の酸化膜除去では本発明の適用が有効である。
（２）実施の形態１は、ＤＲＡＭ内蔵ＬＳＩの製造方法にも適用できる。ＤＲＡＭにおけるメモリセルは転送用ＭＯＳとキャパシタで構成される。一般に、キャパシタはスタックドキャパシタと呼ばれるように基板（ウエル）主面上に積層されている。一方、転送ＭＯＳは、ＮチャネルＭＯＳＦＥＴで構成され、Ｎ型分離領域（１０３）で区画された第２島領域（Ｐウエル領域）１０５ｉの主面に形成される。この転送ＭＯＳのゲート酸化膜はフラッシュメモリセルのトンネル酸化膜に比べストレスが与えられない。しかし、ＤＲＡＭ内蔵ＬＳＩの信頼性向上のためには、転送ＭＯＳのゲート絶縁膜形成に先立って、ゲート耐圧劣化の問題となるＰウエル領域表面に欠陥（ピット）があってはならない。それゆえ、ゲート絶縁膜形成前の酸化膜（ＦＧ酸化膜）除去には本発明の適用が有効である。
【００２４】
なお、第１島領域（Ｐウエル領域）１０４ｉおよび第３島領域（Ｎウエル領域）１０６ｉの主面のそれぞれにはゲート絶縁膜を介して周辺ＭＯＳゲートが形成される。すなわち、第１島領域（Ｐウエル領域）１０４ｉ内にはＮチャネルＭＯＳＦＥＴが、第３島領域（Ｎウエル領域）１０６ｉ内にはＰチャネルＭＯＳＦＥＴがそれぞれ形成される。これらＭＯＳＦＥＴによりＤＲＡＭセルの周辺回路、Ｉ／Ｏ回路、バッファ回路あるいはアドレス回路が構成される。
【００２５】
また、転送ＭＯＳのゲート絶縁膜は、周辺ＭＯＳのゲート絶縁膜に先行して、その周辺ＭＯＳのゲート絶縁膜の厚さよりも薄く形成される。
（３）実施の形態１において、図２に示したエッチングドラフト装置１は、工程（１８）の前洗浄にも適用可能な装置構成にしてもよい。具体的には透明板窓にブラインドを設ける。あるいは、透明板を液晶板に置き換え、自動制御により作業エリアの光を装置内部に取り込む、もしくは遮断させるようにしてもよい。液晶板は、電圧印加制御により、光を透過あるいは遮断させることが可能である。なお、実施の形態３で述べたように、装置共用はクロスコンタミを誘発しやすい。したがって、クロスコンタミ防止のためにも、工程（１０）のＦＧ酸化膜除去と工程（１８）の前洗浄は、独立別個のエッチングドラフト装置で行うのがよい。エッチングの自動制御も容易となる。プロセス流れもスムーズであり、工程管理が容易となる。
（４）ＬＳＩの製造ラインはクリーン度を上げるために無人化が進んでいる。そのような製造ラインに対応したエッチングドラフト装置は、図２に示したドラフト装置において、その内部に光源が設置される。そのエッチングドラフト装置を用いたエッチングは、通常は作業エリアの蛍光灯６は消灯（ｏｆｆ）状態にしておき、装置内部の光源を点灯状態にして行われる。この場合、電力消費の節減に有効である。
（５）上記本発明の実施の形態それぞれにおいて、シリコン基板は、絶縁膜もしくは絶縁基板上に形成されたシリコン膜よりなるＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を含む。
以上、本発明の実施の形態を述べたが、これらの実施の形態およびその変更例から導き出され、特許請求の範囲に記載していない本発明の特徴事項を以下に列挙する。
１．　以下の工程を含むことを特徴とする半導体装置の製造方法；
（１）第１導電型のシリコン基板と、前記基板の主面を第１島領域と第２島領域、第３島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第１島領域に形成された第１ウエル、前記第２島領域内に形成されたＰＮ接合を構成するウエル区画領域、第２ウエルと、前記第３島領域に形成された第３ウエルと、前記第１ウエルおよび前記第２ウエルは第１導電型を示し、前記第３ウエルは第２導電型を示してなる半導体本体を準備する工程、
（２）前記第１、第２および第３島領域表面に、第１、第２および第３酸化膜をそれぞれ形成する工程、
（３）前記第１、第３酸化膜を覆い、前記第２酸化膜を露出するように、レジストマスクを前記基板の主面上に形成する工程、
（４）３．５ルクスより高い照度を保った雰囲気内において、前記露出した第２酸化膜を界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、しかる後、
（５）前記第２島領域の主面にゲート酸化膜を介してＤＲＡＭセル用転送ＭＯＳゲートを形成する工程。
【００２６】
（６）前記第１島領域および前記第３島領域の主面それぞれにゲート酸化膜を介して周辺ＭＯＳゲートを形成する工程。
２．前記項１に記載の半導体集積回路装置の製造方法であって、前記工程（４）に先立って、前記レジストマスクが形成されていない前記第２酸化膜を通して、前記第２島領域内に第１導電型を示す不純物をイオン打ち込みにより導入する工程を含むことを特徴とする半導体集積回路装置の製造方法。
３．前記項１に記載の半導体集積回路装置の製造方法であって、前記ＤＲＡＭセル用転送ＭＯＳのゲート酸化膜の厚さは前記周辺ＭＯＳのゲート酸化膜の厚さよりも薄いことを特徴とする半導体集積回路装置の製造方法。
【００２７】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
本発明によれば、シリコン表面のピット発生を防止することができるので、ＬＳＩの信頼性および製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１であるＬＳＩの製造方法を示す概略説明図である。
【図２】本発明の実施の形態１であるＬＳＩの製造方法に適用されるエッチングドラフト装置の斜視図である。
【図３】本発明者等が問題点を発見するきっかけとなったシリコン基板（ウエハ）の平面図である。
【図４】本発明者等によって発見した問題点を示すウエハ内の要部平面図である。
【図５】ＭＯＳのＩ−Ｖ特性を測定するための概略図である。
【図６】本発明者等の実験により得られたＩ−Ｖ波形図およびＶｇのウエハ面内分布図である。
【図７】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図８】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図９】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図１０】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図１１】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図１２】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図１３】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図１４】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図１５】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図１６】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図１７】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図１８】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図１９】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図２０】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図２１】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図２２】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図２３】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図２４】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図２５】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図２６】本発明の実施の形態１であるＬＳＩの製造方法を示すウエハの要部断面図である。
【図２７】本発明の実施の形態２であるＬＳＩの製造方法に適用したウエットエッチング装置の概略図である。
【図２８】本発明の実施の形態３であるＬＳＩの製造方法に適用したウエットエッチング装置の概略図である。
【図２９】本発明の実施の形態４であるＬＳＩの製造方法に適用したウエットエッチング装置の概略図である。
【図３０】図２８に示したウエットエッチング装置の要部拡大図である。
【符号の説明】
１，１００　シリコン基板（ウエハ）
２，１０８　フィールド酸化膜（絶縁分離領域）
６　光源（蛍光灯）
７Ａ　ウエットエッチング槽
７Ｂ　エッチングドラフト装置
７Ｃ　ウエットエッチング槽
７Ｄ　スピン処理装置（スピンエッチャー）
７Ｅ　スピン処理システム
８　透明板（窓）
１０３　Ｎ型分離領域
１０４ｉ　第１島領域（Ｐウエル）
１０５ｉ　第２島領域（Ｐウエル）
１０６ｉ　第３島領域（Ｎウエル）
１０９　ＦＧ酸化膜
レジストマスク
トンネル酸化膜（ＦＴＯ膜）。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a technique for manufacturing a semiconductor integrated circuit device. In particular, the present invention relates to a technique that is effective when applied to wet processing in the process of manufacturing a semiconductor integrated circuit device.
[0002]
[Prior art]
A recent semiconductor integrated circuit device (LSI) is configured by a MOS (FET) having a gate oxide film different depending on a circuit use inside the LSI. For example, a MOS having a relatively thick gate oxide film is used for high breakdown voltage, and a MOS having a relatively thin gate oxide film is used for low breakdown voltage.
[0003]
When a different gate oxide film is formed, an oxide film (SiO 2) is formed using a patterned resist (mask) prior to forming a thin gate oxide film. 2 ) Is wet-etched to expose the Si substrate surface. For example, Japanese Patent Application Laid-Open No. H10-340882 discloses the method. According to the publication, buffered hydrofluoric acid (BHF) is used when wet etching a portion of the oxide film where a resist mask is not formed with a chemical solution. The reason for using BHF is that the resist mask formed on the oxide film is hardly etched. Further, since the etchant does not penetrate into the interface between the resist mask and the oxide film to deteriorate the adhesiveness, peeling of the resist mask does not occur.
[0004]
Note that the above publication does not mention the problem of light action.
[0005]
[Problems to be solved by the invention]
When the oxide film on the surface of the silicon substrate (wafer) on which the PN junction is formed in the etching draft is exposed by the wet etching of the buffered HF liquid, the silicon substrate is exposed to light from the outside (specifically, light from a fluorescent lamp). The surface became rough.
For example, a buffered HF solution (hydrofluoric acid: HF / ammonium fluoride: NH 4 F / Water: H 2 In the wet etching using O), in the pre-M1 wiring cleaning in which the M1 wiring (first layer wiring) and the Si substrate contact are taken, when the Si contact portion is exposed by the etching, the Si substrate portion has two diffusions of P type and N type. When the layers (semiconductor regions) are adjacent or in contact with each other, if the layers are etched in a bright state, the Si surface is etched by light action, causing surface roughness. Due to the surface roughness, large conduction resistance failure occurred. Further, the etching was accelerated, and there was no margin in the process margin, and the surface roughness greatly varied between wafers. As a solution, wet etch drafts have been darkened and etched. That is, a light-shielding plate was attached to the window of the wet-etch draft to prevent external light from entering the etching draft.
[0006]
From the viewpoint of increasing the process margin, in another step of wet-etching the oxide film using a resist mask and exposing the substrate surface, a method was devised to prevent external light from entering the etching draft as described above. However, it has been found by the inventors that the wet etching causes a reduction in the yield of LSIs due to light blocking. The problem will be described below.
[0007]
In a microcomputer equipped with a flash memory, the flash memory characteristics deteriorated, and a lot with a low yield occurred. In the failure mode, the tunnel oxide film for writing and erasing of the flash memory has an abnormal characteristic of being broken at a voltage lower than usual. For this reason, the reliability and the manufacturing yield of the LSI have been reduced.
When the defective portion was confirmed by a cross-sectional TEM (Transmission Electron Microscope), it was found that silicon was locally scraped (pit) on the silicon (Si) substrate under the tunnel oxide film. As shown in FIG. 3, the Si substrate (single crystal substrate) mainly has a plane inclined by about 4 ° in the [010] axis direction from the (100) plane having few crystal defects, that is, a (100) off-angle plane. It consists of a wafer 1 as a surface. On the wafer 1, a plurality of chip areas 1a into which an LSI is incorporated are arranged vertically and horizontally. In the chip area 1a, an island region (element formation region) 1b partitioned by a LOCOS film (selective oxide film) is formed.
The pits were more concentrated in the chip area in the center of the wafer than in the chip area in the periphery of the wafer. Then, in each chip area at the center of the wafer where the pits are generated, the pits are generated at the same location as described below.
As shown in FIG. 4, the pit 1d was observed at one corner of the LOCOS film 1c. That is, in any of the chip areas, the pit 1d was generated at the lower left corner of the LOCOS film 1c. Investigation into the cause revealed that in the wet etching process for exposing the substrate surface before the formation of the tunnel oxide film, the transparent door of the etching draft device was exposed to light similarly to the draft device used in the photolithography process, for example. It was clarified that this was caused by the use of a light shielding plate that was difficult to pass through. That is, it has been found that when wet etching is performed in a dark part where there is no light, the Si substrate is locally shaved and a defect occurs. The problematic wet etching process is a process in which a part of the oxide film is covered with a resist mask, the other thin oxide film not covered with the resist mask is removed by wet etching, and the silicon substrate surface is exposed. A buffered HF (hydrofluoric acid) solution to which a surfactant suitable for etching using a resist mask is added is used.
As shown in FIG. 4, residual stress exists near the four corners of the island region 1b. It is conceivable that this residual stress and the (100) off angle crystal plane are one of the causes of the pit induction.
The present inventors have examined whether or not the breakdown voltage of the tunnel oxide film (FTO film) is deteriorated by the influence of light. This will be described with reference to FIGS.
FIG. 5 shows a measurement diagram of the IV characteristics of the tunnel oxide film. The voltage 4 is varied between the silicon substrate (P-WELL) 1 and the polycrystalline silicon layer (gate electrode 3) with the tunnel oxide film defined by the field oxide film 2 interposed therebetween. The leak current flowing through the film was measured.
As shown in FIG. 6, in Experiment 1 (Exp. 1), the oxide film was removed by etching using a buffered HF (hydrofluoric acid) solution to which a surfactant was added in a draft device provided with a light-shielding plate. This is a wafer sample on which a post-tunnel oxide film is formed. Looking at the in-plane distribution of Yg, the thick frame portion in the central portion of the wafer has a lower voltage of Ig = 10 mA than the peripheral portion of the wafer. That is, it shows a portion where the gate breakdown voltage is low.
Next, in Experiment 2 (Exp. 2), as shown in FIG. 2, a wafer sample using a draft device in which the window (8) is formed of a transparent plate was used. When the draft fluorescent device is placed in the ceiling fluorescent lamp OFF (light-shielded state), the gate breakdown voltage is low over almost the entire area of the wafer, as indicated by the thick frame. On the other hand, when the ceiling fluorescent lamp is ON (in a lighting state), a withstand voltage of about 15 V can be ensured over the entire area of the wafer. When the difference between Experiment 1 and Experiment 2 (in a light-shielded state) was verified, even if the window (8) was made of a black vinyl chloride plate, light from the ceiling fluorescent lamp entered through the wafer entrance or exit. It is considered that the generation of pits was suppressed by the light.
The present invention has been made based on the above problems and their clarification.
[0008]
An object of the present invention is to provide a technique for improving the reliability of a semiconductor integrated circuit device.
[0009]
Another object of the present invention is to provide a technique for improving the manufacturing yield of a semiconductor integrated circuit device.
[0010]
A more specific object of the present invention is to provide a semiconductor integrated circuit device equipped with a flash memory with improved reliability.
[0011]
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
[0012]
[Means for Solving the Problems]
The following is a brief description of an outline of typical inventions disclosed in the present application.
[0013]
The method for manufacturing a semiconductor device according to the present invention includes the following steps.
(1) a silicon substrate of a first conductivity type; an insulating isolation region partially embedded in the substrate for separating a main surface of the substrate into a first island region and a second island region; First and second semiconductor regions forming a PN junction formed in the region; a first oxide film formed on the main surface of the first island region; and a second oxide film formed on the second island region. Preparing a semiconductor body having a resist mask exposing the second oxide film and covering the first oxide film;
(2) removing the second oxide film with a hydrofluoric acid-based etchant to which a surfactant is added in an atmosphere having an illuminance of 3.5 lux or more to expose a main surface of the second island region ,
(3) forming an insulating film on the exposed surface of the second island region;
(Embodiment 1)
An embodiment of the present invention will be described with reference to FIGS. FIG. 1 is a schematic cross-sectional view showing wet etching of an oxide film (hereinafter, referred to as an FG oxide film) performed before forming a tunnel oxide film (FTO film) in a method of manufacturing an LSI with a built-in flash memory described later. It is.
The silicon substrate 1 (100) immersed in the etching tank 7A containing a buffered HF (hydrofluoric acid) solution to which a surfactant (Surface active agent) is added is placed in the N-type isolation region 103 in the LOCOS oxide film 108. And island regions (P-WELL) (105i) forming flash memory cells partitioned by. Then, a resist mask 110 is selectively formed on the main surface of the substrate.
The advantages of the buffered HF containing surfactant in the etching process are as follows. In particular, the use of buffered HF containing a surfactant is inevitable for selective etching of an oxide film using a resist mask.
(A) The contact angle with silicon is small. The contact angle indicates a measure of wettability, and means that the smaller the contact angle, the easier the wettability. Further, the wet state of the resist (mask) is good.
(B) Fewer particles. Low foam.
(C) There is little foreign matter adhering to the wafer (silicon substrate) surface.
(D) Prevent silicon surface roughness.
(E) In-plane non-uniformity of oxide film etching is prevented.
(F) The etching rate ratio of the oxide film to silicon is large. (Improve selectivity)
At the time of etching, the surface to be etched (FG oxide film) in the etching solution receives light emitted from the light source (fluorescent lamp) 6 indirectly via the etching solution. For example, the etched surface receives light having an illuminance of 3.5 lux or more. In the previous experiment 1, the light-shielding plate-attached draft device had 1.5 to 3.5 lux inside the etching tank. Below this, a defect occurred. As a result, pits are unlikely to occur if the illuminance is at least 3.5 lux.
FIG. 2 is a perspective view of a more specific etching draft apparatus for processing a lot unit (25 wafers) used in the first embodiment. A transparent plate (made of vinyl chloride resin) 8 is attached to the etching draft device 7B so that the inside of the device can be visually checked. Therefore, the light of the fluorescent lamp 6 provided on the ceiling passes through the transparent plate 8 and enters the etching tank, and the entire surface of the wafer receives the light. Illuminance in the etching tank inside the etching draft device is 420 lux to 480 lux. This is because, in the case of a transparent plate, the illuminance of the etching tank (illuminance in the apparatus) does not drop (decrease) by one digit compared to the illuminance (illuminance outside the apparatus) of the work area in which the in-apparatus etching draft device 1 is installed. . The work area is preferably 400 lux or more in consideration of the safety of the work of the worker. The upper limit of the illuminance is desirably 1500 lux in consideration of saving of power consumption. The wavelength of light that can be converted into electricity by the crystalline silicon is about 0.35 μm to 1.1 μm. Therefore, it is also effective to expose the light of the wavelength to the entire surface of the wafer.
Under such an atmosphere, the FG oxide film is removed to expose the surface of the island region (P-WELL) (105i). Subsequently, an FTO film is formed on the exposed surface of the island region 105i.
According to the present embodiment, as shown in FIG. 6 (Exp. 2 Fluorescent lamp ON state), the in-plane distribution of Vg and the IV waveform were obtained. That is, the gate withstand voltage defect is eliminated.
Here, the pit eliminating mechanism will be described.
First, based on the following verification facts, it is considered that pit elimination is caused by a surfactant and light action.
In the M1 pre-wiring cleaning (BHF), when exposed to a relatively bright atmosphere, the Si surface becomes rough. Exposure to a relatively dark atmosphere does not cause surface roughness.
(B) In the removal of the FG oxide film (BHF with a surfactant added) from the FTO film forming portion, pits are generated on the Si surface when exposed to a relatively dark atmosphere. No pits occur when exposed to a relatively bright atmosphere.
(C) When the buffered HF solution to which the surfactant is added is used for removing the FG oxide film on the surface of the island region (P-WELL) formed on the P-type substrate without the N-type separation region, There was no problem even when exposed to the relatively dark atmosphere in which pits were generated in b). That is, no pits were generated when etching was performed in either a bright atmosphere or a dark atmosphere. The following can be said from this verification fact.
When having a PN junction, etching using BHF (without adding a surfactant) has an effect under a bright atmosphere.
(2) In the case of having a PN junction, etching using a surfactant-added BHF has an effect in a dark atmosphere.
(3) When there is no PN junction, even if the surfactant-added BHF is used, it is irrelevant to the bright and dark atmosphere.
[0014]
From this, it cannot be concluded, but it is considered that pits are resolved as follows.
Generally, SiO 2 For the film etching, an HF-based etchant is used. SiO 2 The membrane is dissolved by the reducing action of HF. This reaction is as shown in equation 1 as is well known.
SiO 2 + 6HF → H 2 + SiF 6 + 2H 2 O ... Formula 1
Therefore, the Si (well) surface not bonded to oxygen is not etched.
However, the generation of pits during the etching of the FG oxide film is considered to be due to the fact that SiO was formed on the Si surface and inside by the oxidizing action, which was reduced by HF, and local Si etching occurred. That is, it is considered that the SiO (Si) is formed by bonding oxygen (O) to a defect of Si caused by a strain or the like generated on the surface of the substrate (Si) by some factor.
According to the present embodiment, the PN junction formed by the N-type isolation region 103 and the island region (P-WELL) (105i) receives light from a fluorescent lamp, thereby generating photovoltaic power. The photovoltaic power promotes the bond between the surfactant and oxygen (O), and prevents the bond between the Si strain existing near the silicon substrate surface and oxygen (O). As a result, it is considered that no pits are generated because there is no bond with oxygen even if Si strain exists.
Next, a method of manufacturing an LSI with built-in flash memory according to an embodiment of the present invention will be described in the order of steps with reference to FIGS.
(1) As shown in FIG. 7, a semiconductor substrate (P-SUB) 100 (hereinafter, referred to as a Si substrate or a Si wafer) made of a single crystal of p-type silicon (Si) is prepared, and the main surface of the Si substrate is oxidized. A silicon nitride film 102 is formed via the film 101. The Si substrate 100 has a plane inclined by about 4 ° in the [010] axis direction from the (100) plane with few crystal defects, that is, a (100) off-angle plane. Subsequently, a silicon nitride film 102 is patterned by a well-known photolithography technique so that the oxide film 101a on the main surface of the substrate on which a flash memory (memory mat) is to be formed is exposed. Then, phosphorus of an n-type impurity is introduced through the oxide film 101a by ion implantation.
[0015]
(2) As shown in FIG. 8, heat treatment (annealing) for elongation diffusion is performed in an oxidizing atmosphere. As a result, an N-type isolation region 103 for the Si substrate 100 is formed. At this time, the exposed oxide film 101a becomes thick due to the multiplication oxidation of the surface of the Si substrate in the oxidizing atmosphere.
[0016]
(3) As shown in FIG. 9, the oxide film (101, 101a) on the entire surface of the Si substrate is removed by the HF solution.
(4) As shown in FIG. 10, after an oxide film 101b is formed on the surface of the substrate 100 by thermal oxidation, a first P-well (first well) 104 is formed on the substrate 100 by a well-known ion implantation technique and heat treatment (extension diffusion). , A second P-well (second well) 105 and an N-well (third well) 106 are selectively formed. The second P well 105 is electrically separated from the Si substrate 100 by the N-type separation region 103. Therefore, a controllable independent well potential (substrate voltage) is applied to the second P-well 105 for writing and erasing the flash memory.
(5) As shown in FIG. 11, an insulating film 107 made of a silicon nitride film or the like is deposited on the main surface of the substrate 100 by a chemical vapor deposition method (CVD method). Then, the insulating film 107 is pattern-formed by a known photolithography technique and dry etching so as to expose an area (oxide film 101b) to be an element isolation region.
(6) As shown in FIG. 12, the exposed oxide film 101b is removed by etching only with hydrofluoric acid, and thereafter, a hydrogen peroxide solution (H 2 O 2 ), Ammonia (NH 4 OH) and water (H 2 The surface of the substrate (well) is exposed by washing with a mixed solution of O). This etching and cleaning is performed in an etching draft having a transparent window through which light can be introduced. Then, although not shown, a relatively thin oxide film is formed on the exposed substrate surface by thermal oxidation, and an impurity for preventing a parasitic channel is introduced by ion implantation through the thin oxide film.
(7) Using the insulating film (silicon nitride film) 107 as a mask, a field oxide film (LOCOS film) as an element isolation region is selectively formed by thermal oxidation. As shown in FIG. 13, a first island region (P-well) 104i, a second island region (P-well) 105i, and a third island region (N-well) 106i are obtained by the field oxide film 108, which are separated from each other. . The field oxide film 108 is formed by oxidizing the surface of the substrate, and thus has a structure in which a part thereof is embedded. Subsequently, the oxide film on the surfaces of the first island region (P well) 104i, the second island region (P well) 105i, and the third island region (N well) 106i is removed by etching to expose those surfaces (pre-cleaning). : Pre-Washing). In this pre-cleaning, a hydrogen peroxide solution (H 2 O 2 ), Ammonia (NH 4 OH) and water (H 2 O) is used. This pre-cleaning is performed in an etching draft device having a transparent window through which light can be introduced, since this liquid mixture also has the potential to etch the silicon substrate.
[0017]
(8) As shown in FIG. 14, the FG oxide film 109 is formed on the surface of each of the first island region (P well) 104i, the second island region (P well) 105i, and the third island region (N well) 106i. It is formed by oxidation.
[0018]
(9) As shown in FIG. 15, a resist mask 110 that does not cover the second island region (P well) 105i is formed by a known photolithography technique. Then, in order to adjust the threshold voltage, ion implantation is selectively performed on the surface of the second island region (P-well) 105i through the FG oxide film 109 using the resist mask 110 as a mask. BF2 is applied as impurity ions. Due to the presence of the FG oxide film 109, the surface of the second island region (P well) 105i is not directly subjected to ion damage. However, this ion implantation may cause Si strain in the second island region (P well) 105i.
(10) As shown in FIG. 16, the FG oxide film (109) is removed by wet etching using the resist mask 110 to expose the surface of the second island region (P well) 105i. This wet etching is performed by the method described with reference to FIGS. (11) After removing the resist mask, as shown in FIG. 17, a tunnel oxide film (FTO film) 111 having a thickness of, for example, 9.5 to 10 nm is thermally formed on the exposed surface of the second island region (P well) 105i. It is formed by oxidation. When a thinner FTO film is required for low-voltage driving (writing), the FTO film is deposited on the surface by a CVD method having good film thickness controllability. The deposited FTO film is SiO 2 It is composed of a film or an ON film (oxynitride film).
(12) As shown in FIG. 18, a first polycrystalline silicon film 112 for forming a charge storage gate electrode is deposited by a known CVD method.
(13) As shown in FIG. 19, the first polysilicon film 112 is selectively etched by a dry etching method so as to remain on the second island region (P well) 105i. Subsequently, an interlayer insulating film 113 is formed on the surface of the remaining first polycrystalline silicon film 112a. This interlayer insulating film 113 is made of, for example, an ON film (oxynitride film), Si 3 N 4 It is composed of a laminated film in which a film (silicon nitride film) and an ON film (oxynitride film) are sequentially laminated. After exposing the surfaces of the first island region (P well) 104i and the third island region (N well) 106i, an oxide film 114 is formed on the exposed surfaces by thermal oxidation. Subsequently, predetermined impurity ions are implanted through the oxide film 114 into the surfaces of the first island region (P-well) 104i and the third island region (N-well) 106i through the oxide film 114.
(14) As shown in FIG. 20, the oxide film 114 is removed by wet etching, exposing the surfaces of the first island region (P well) 104i and the third island region (N well) 106i. The etching process at this time is performed by the same method as in the step (10). (15) As shown in FIG. 21, a gate oxide film of about 14 nm thicker than the tunnel oxide film is formed on the surface of each of the first island region (P well) 104i and the third island region (N well) 106i. Subsequently, a second polycrystalline silicon is deposited by a CVD method, and gate electrodes 115, 116, and 117 are patterned by a known photolithography technique.
(16) As shown in FIG. 22, a resist mask 118 is selectively formed by a photolithography technique, and a charge storage gate electrode (floating gate) having the same width as the control gate electrode (control gate) 116 is dry-etched. Formed by Although not shown, a cap layer used for processing the control gate is left on the gate electrode (control gate) 116. With this cap layer, a floating gate having the same pattern width as the control gate is formed. Thereafter, with the resist mask 118 left, impurity ions for forming a source / drain, for example, As ions are implanted into the second island region (P well) 105i to form an N-type semiconductor region 119. . Through the above steps, a highly reliable flash memory cell is formed.
(17) Subsequently, as shown in FIG. 23, impurity ions for forming a source / drain, for example, As ions are implanted into the first island region (P well) 104i to form an N-type semiconductor region 200. You. In the second island region (P-well) 106i, impurity ions for forming a source / drain, for example, B ions are implanted to form a P-type semiconductor region 201. B ions are also selectively implanted into the first island region (P well) 104i, and a P well contact region 201w is formed in contact with the N-type semiconductor region 200s as a source region (source contact). The PN junction composed of the N-type semiconductor region 200s and the P-well contact region 201w terminates on the surface of the second island region (P-well) 106i.
(18) As shown in FIG. 24, after depositing an interlayer insulating film 202 made of, for example, BPSG (Boro-phosphosilicate glass) on the main surface of the substrate 100, the contact holes CONT1, CONT2, and CONT3 are formed by photolithography. It is formed by a dry etching method.
As the MOS element is reduced in size, the contact area must necessarily be reduced. For this reason, it is difficult to secure an area for forming a contact hole separately from the well contact and the source contact. For this reason, the contact hole CONT1 is formed so as to expose the PN junction, thereby reducing the contact area. In the common contact hole CONT1, the well and the source are connected. This common contact hole area does not require the total area of the independently provided contact holes. Even when considering the size of one contact hole area or the allowance to ensure that the metal wiring is in contact with the PN junction, about 1.5 times the area of one contact hole is sufficient.
After forming the contact holes, the resist mask (not shown) is removed. Then, pre-cleaning (wet processing) of the silicon substrate (wafer) is performed to remove foreign matter. At this time, the resist mask has already been removed, and buffered HF (HF / NH 4 F / H 2 0) is used.
This cleaning is performed in an environment in which the wafer 1 is shielded from light, which is completely opposite to the case of the FTO film pre-cleaning (oxide film) etching using buffered HF to which a surfactant is added. When the wafer is cleaned in a bright place (environment), electrons flow from the N region (N-type semiconductor region 200s) to the P region (P well contact region 201w) due to optical action. 4 F acts to abnormally etch the silicon substrate surface. That is, the silicon surface is roughened. This surface roughness is observed particularly in the N region. Due to this surface roughness, the contact resistance of the metal wiring increases, and the element characteristics deteriorate. For such a reason, a draft device provided with a light-shielding (window) plate that does not transmit light from a fluorescent lamp is used. In order to suppress the light effect, it is desirable that the illuminance in the draft processing apparatus be 3.5 lux or less. Light having a wavelength between 0.35 μm and 1.1 μm should be avoided.
(19) As shown in FIG. 25, a metal wiring layer M1 extending to the surface of the interlayer insulating film 202 is formed by filling the contact holes CONT1, CONT2, CONT3. The metal wiring layer M1 has a laminated wiring structure of titanium-tungsten (TiW) as a barrier layer and aluminum (Al), and TiW and Al are formed by sputtering.
(20) As shown in FIG. 26, for example, plasma TEOS
An interlayer insulating film 203 such as (Tetra-ethyl-ortho-silicate) is deposited. Subsequently, through holes TH are formed in the interlayer insulating film 203 by dry etching. Then, a metal wiring layer M2 extending to the surface of the interlayer insulating film 203 is formed by filling the through hole TH. The metal wiring layer M2 has a laminated wiring structure of TiW-Al-TiW.
[0019]
As described above, according to the present embodiment, no pits are generated on the silicon surface during cleaning before forming the FTO film. Therefore, a highly reliable semiconductor integrated circuit device equipped with a flash memory can be obtained.
[0020]
Although the description of this embodiment is omitted, a MOS (FET) having an LDD (Lightly Doped Diffusion) structure using a well-known sidewall is included.
Further, from the wiring M2, a Cu damascene wiring technology may be applied for a miniaturization and a high-speed response, and a multilayer wiring structure of three or more layers may be employed. In the case of such miniaturization and high-speed operation, a tungsten (W) plug is applied to the wiring M1 (contact wiring) via a TiN barrier film instead of aluminum (Al).
(Embodiment 2)
FIG. 27 is a schematic view of an FG oxide film etching method using a wet draft device suitable for batch processing of a plurality of wafers.
[0021]
A plurality of inverted wafers 1 (only the front wafer is shown in the drawing) are immersed in a buffered HF liquid tank 7C to which a surfactant is added. Light sources 6a and 6b positioned vertically and light sources 6c, 6d and 6e are arranged on the sides of the plurality of wafers 1 so that light is irradiated to the center of the inverted wafer. Therefore, the entire plurality of wafers 1 are exposed to the light, and the generation of pits can be further suppressed.
(Embodiment 3)
FIG. 28 shows an oxide film etching method before forming a tunnel oxide film using a spin processing apparatus (spin etcher) suitable for single wafer processing.
First, the configuration of the spin etcher 7D will be described. In FIG. 28, a turntable 13 that is driven to rotate by a motor 12 is provided in the container 1. The wafer 1 is set on the turntable 13. An etching solution nozzle 17 for spraying a buffered HF solution to which a surfactant is added (hereinafter, simply referred to as a BHF etching solution in the third embodiment) and a rinsing nozzle 18 positioned on the turntable 13 Is provided. A cover 14 is provided around the turntable 13 so that the etching solution does not scatter on the inner wall of the container. These nozzles 17 and 18 are movable so as not to hinder the loading and unloading of the wafer 1. A lid 11 that can be opened and closed is provided on the upper part of the container 10. The light source 19 is attached to the inner wall of the lid 11. The light source 19 includes fluorescent lamps (or incandescent lamps) 19a and 19b and a cover 19c. The cover portion 19c is provided so that the etching solution does not directly adhere to the fluorescent lamps 19a and 19b, and so that the wafer surface has uniform light (uniform illuminance). The bottom of the cover 14 has a waste liquid port 15 and an exhaust port 16. The turntable 13 moves up and down to facilitate loading and unloading of wafers.
Next, an oxide film etching method using the spin etcher 7D before forming a tunnel oxide film will be described.
The step (10) of the first embodiment is performed using the spin etcher 7D. During the etching process, the fluorescent lamps 19a and 19b are turned on, and the wafer processing surface maintains an appropriate illuminance atmosphere. The scattered BHF etching liquid is collected through the waste liquid port 15. On the other hand, in order to prevent the scattered etchant from flowing to the back surface of the wafer, the air in the container is exhausted through the exhaust port 16 so that the air flow is directed downward. After the wafer 1 (turntable 13) is rotated by the motor 12, BHF containing a surfactant is jetted from the nozzle 17 to remove the oxide film 109 (see FIG. 16) by etching. The BHF etching liquid may be dropped. In order to achieve uniform etching of the entire wafer surface, it is preferable to spray the BHF etching solution from the center of the wafer surface to a range of about 1/2 or more of the wafer diameter. After the BHF etching solution adheres to the wafer surface by the spraying, the rotation speed of the wafer 1 is increased as compared with that before the spraying, so that the BHF etching solution quickly spreads to the front surface of the wafer. In particular, the present invention is effective when applied to an LSI manufacturing process using a wafer having a diameter of 300 mmφ (a circular wafer having a diameter of 300 mm and also referred to as a 12-inch (inch) wafer) or more.
As a method other than the injection, there is a method of flowing a BHF etching solution. “Flow” means that the BHF etchant is continuously discharged from the nozzle 17 until the BHF etchant reaches the edge of the wafer. FIG. 30 is a schematic diagram showing a state in which a BHF etching solution (with a surfactant added) is flowing. It is desirable that the number of rotations of the wafer 1 be lowered from the state shown in FIG. 30 (the state in which the etching liquid spreads halfway through the wafer). The purpose is to achieve uniform etching at the center and the periphery of the wafer. The method of flowing the BHF etchant is effective when applied to a wafer having a diameter of 300 mmφ or more. After the etching of the oxide film 109 is completed, pure water (rinse liquid) is flowed from the nozzle 18 to clean the wafer 1. The rotation control of the wafer 1 at the time of this cleaning is performed at a constant rotation speed without requiring any special device as compared with the etching.
This spin etcher can also be used for the pre-cleaning (wet process) for etching in the light-shielded state described in the step (18) in the third embodiment. That is, during the pre-cleaning, the light sources 19a and 19b are turned off (OFF), and the etching (cleaning) process can be performed in a dark state in the container. The controller 20 controls the motor 12, the etching liquid nozzle 17, the rinsing nozzle 18, and the light sources 19a and 19b during opening and closing of the lid 11 before and after the etching process and at the time of etching. From the etching solution nozzle 17, a buffered HF solution to which no surfactant is added is jetted or flows out. The wafer rotation control at the time of etching is basically the same as the etching of the oxide film 109 described above. Therefore, the description is omitted.
As described above, the spin etcher shown in FIG. 28 can be shared in the steps (10) and (18) of the first embodiment, and can improve the operation rate of the apparatus. However, if the prevention of cross contamination (mutual contamination) is more demanded, it is better to prepare the same spin etcher for each step and use it independently for each step.
(Embodiment 4)
FIG. 29 shows an oxide film etching method before forming a tunnel oxide film using a spin processing system suitable for single wafer processing. The basic configuration is the same as that of the spin processing device shown in FIG. Therefore, the function of the device configuration indicated by the same reference numeral is omitted.
The spin processing system 7E according to the fourth embodiment includes a loader / unloader, a wafer transfer robot, a spin etcher main body, and a controller that controls them. According to the fourth embodiment, the configuration is such that the spin etcher main body and the wafer transfer robot including the vertical drive mechanism 21 and the wafer mounting arm 22 can easily cooperate. That is, as shown in FIG. 29, the lid 11 has a dome structure in which a plurality of plates are overlapped in an arc, and slides on the inner wall of the container to make it easier for the arm 22 to enter the container 1. The opening and closing operation of the lid 11 is automatically controlled by the controller 20. Further, the turntable 13 has a function of moving up and down so that the wafer mounting surface of the turntable 13 is positioned at least above the cover when setting or resetting the wafer from the container. The vertical movement is performed by driving a support shaft that supports the turntable 13 by a hydraulic method or a screw method. It is conceivable that metal foreign matter is generated by the vertical movement of the support shaft. For this reason, the support shaft is devised to prevent the generation of driving metal foreign matter. Although not shown, for example, the support shaft is covered with a bellows. The vertical movement of the turntable 13 is operated by the controller 20 in conjunction with the arm 22. In the loader / unloader, although not shown in detail, a wafer cassette containing a wafer to be etched is set, and a wafer cassette containing a wafer after etching is set.
[0022]
The etching and cleaning using the spin processing system shown in FIG. 29 are performed in exactly the same manner as the method described in the third embodiment. Therefore, the description in the fourth embodiment will be omitted. The spin etcher shown in FIG. 29 is commonly or independently applied to the above steps similarly to the third embodiment. Further, the wafer transfer robot can handle n times (n = 2, 3, 4) spin etcher bodies.
[0023]
As described above, the invention made by the inventor has been specifically described based on the embodiment of the invention. However, the invention is not limited to the embodiment, and can be variously modified without departing from the gist of the invention. Needless to say, there is. Hereinafter, specific examples will be listed.
(1) In the first embodiment, the process in which the insulating isolation region is formed by the LOCOS method has been described. However, the present invention can also be applied to an LSI process employing shallow groove isolation (SGI).
In the case of shallow trench isolation, prior to the formation of the N-type isolation region 103 shown in FIG. 9 and the formation of each well (104, 105, 106) shown in FIG. CVD-SiO 2 ) The insulating isolation region (SGI) is formed by filling. After the formation of the SGI, the N-type isolation region 103 and the wells (104, 105, 106) are formed, and the process is performed in accordance with the order of the steps in FIG. Generally, in the case of SGI, the SGI main surface is substantially at the same level as the well main surface. Depending on the process specifications, the SGI main surface may be relatively lower than the well main surface (relatively closer to the back surface of the substrate). The "insulating isolation region in which a part of the main surface of the substrate is separated into the first island region and the second island region and which is partially embedded in the substrate" described in the claims is an SGI main surface mainly composed of a well. Interpreted as including the same or lower SGI structure as the surface. This is because even at a low SGI, stress is likely to be applied to the four corners of the insulating isolation region as shown in FIG. 4 due to the presence of the embedded insulating isolation region. The element isolation technology by SGI is an essential technology in a miniaturization process of 0.25 μm or less. Then, the thickness of the FTO oxide film is inevitably reduced. Therefore, the influence of the stress caused by the electric field at the time of writing and erasing on the thin FTO oxide film is great. Therefore, countermeasures against pits on the surface of the silicon substrate (or well) on which the FTO oxide film is formed are important issues. Therefore, the application of the present invention is effective in removing the oxide film before forming the FTO oxide film.
(2) Embodiment 1 can also be applied to a method of manufacturing an LSI with a built-in DRAM. A memory cell in a DRAM includes a transfer MOS and a capacitor. Generally, capacitors are stacked on a main surface of a substrate (well) so as to be called a stacked capacitor. On the other hand, the transfer MOS is formed of an N-channel MOSFET and is formed on the main surface of the second island region (P-well region) 105i partitioned by the N-type isolation region (103). The gate oxide film of the transfer MOS receives less stress than the tunnel oxide film of the flash memory cell. However, in order to improve the reliability of the DRAM built-in LSI, there should be no defects (pits) on the surface of the P-well region, which is a problem of gate breakdown voltage deterioration, before forming the gate insulating film of the transfer MOS. Therefore, the application of the present invention is effective for removing the oxide film (FG oxide film) before forming the gate insulating film.
[0024]
A peripheral MOS gate is formed on each of the main surfaces of the first island region (P-well region) 104i and the third island region (N-well region) 106i via a gate insulating film. That is, an N-channel MOSFET is formed in the first island region (P-well region) 104i, and a P-channel MOSFET is formed in the third island region (N-well region) 106i. These MOSFETs constitute a peripheral circuit of the DRAM cell, an I / O circuit, a buffer circuit or an address circuit.
[0025]
The gate insulating film of the transfer MOS is formed to be thinner than the gate insulating film of the peripheral MOS prior to the gate insulating film of the peripheral MOS.
(3) In the first embodiment, the etching draft device 1 shown in FIG. 2 may have a device configuration applicable to pre-cleaning in the step (18). Specifically, a blind is provided in the transparent plate window. Alternatively, the transparent plate may be replaced with a liquid crystal plate, and the light in the work area may be taken into the device or cut off by automatic control. The liquid crystal plate can transmit or block light by controlling voltage application. Note that, as described in the third embodiment, cross-contamination is likely to be caused by sharing a device. Therefore, in order to prevent cross-contamination, the removal of the FG oxide film in the step (10) and the pre-cleaning in the step (18) are preferably performed by independent etching draft devices. Automatic control of etching is also facilitated. The process flow is smooth, and process management becomes easy.
(4) The production line of LSIs is becoming unmanned in order to increase the cleanliness. An etching draft device corresponding to such a production line is a draft device shown in FIG. 2, in which a light source is installed. Etching using the etching draft device is usually performed with the fluorescent lamp 6 in the work area turned off and the light source inside the device turned on. In this case, it is effective for saving power consumption.
(5) In each of the above embodiments of the present invention, the silicon substrate includes an SOI (Silicon-on-Insulator) substrate made of an insulating film or a silicon film formed on the insulating substrate.
While the embodiments of the present invention have been described above, the features of the present invention, which are derived from the embodiments and their modifications and are not described in the claims, are listed below.
1. A method for manufacturing a semiconductor device, comprising:
(1) a silicon substrate of a first conductivity type, and an insulating isolation region partially embedded in the substrate for separating a main surface of the substrate into a first island region, a second island region, and a third island region. A first well formed in the first island region, a well partition region forming a PN junction formed in the second island region, a second well, and a third well formed in the third island region Preparing a semiconductor body having the first well and the second well exhibiting a first conductivity type, and the third well exhibiting a second conductivity type;
(2) forming first, second and third oxide films on the surfaces of the first, second and third island regions, respectively;
(3) forming a resist mask on the main surface of the substrate so as to cover the first and third oxide films and expose the second oxide film;
(4) The exposed second oxide film is removed by a hydrofluoric acid-based etchant to which a surfactant has been added in an atmosphere maintaining an illuminance higher than 3.5 lux, and the main surface of the second island region is removed. Exposure process, after that,
(5) A step of forming a transfer MOS gate for a DRAM cell on the main surface of the second island region via a gate oxide film.
[0026]
(6) forming a peripheral MOS gate on each of the main surfaces of the first island region and the third island region via a gate oxide film;
2. 2. The method for manufacturing a semiconductor integrated circuit device according to the item 1, wherein prior to the step (4), the first oxide film is formed in the second island region through the second oxide film on which the resist mask is not formed. A method for manufacturing a semiconductor integrated circuit device, comprising a step of introducing an impurity having a conductivity type by ion implantation.
3. 2. The method of manufacturing a semiconductor integrated circuit device according to item 1, wherein a thickness of a gate oxide film of the transfer MOS for the DRAM cell is smaller than a thickness of a gate oxide film of the peripheral MOS. A method for manufacturing a circuit device.
[0027]
【The invention's effect】
The effects obtained by typical aspects of the invention disclosed in the present application will be briefly described as follows.
According to the present invention, the occurrence of pits on the silicon surface can be prevented, so that the reliability and manufacturing yield of LSI can be improved.
[Brief description of the drawings]
FIG. 1 is a schematic explanatory view showing an LSI manufacturing method according to a first embodiment of the present invention.
FIG. 2 is a perspective view of an etching draft device applied to the LSI manufacturing method according to the first embodiment of the present invention;
FIG. 3 is a plan view of a silicon substrate (wafer) from which the present inventors have discovered a problem.
FIG. 4 is a plan view of a main part in a wafer showing a problem discovered by the present inventors.
FIG. 5 is a schematic diagram for measuring an IV characteristic of a MOS.
FIG. 6 is an IV waveform diagram and a distribution diagram of Vg in a wafer surface obtained by experiments by the present inventors.
FIG. 7 is an essential part cross sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 8 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 9 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 10 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 11 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 12 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 13 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 14 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 15 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 16 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 17 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 18 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 19 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 20 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 21 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 22 is an essential part cross sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 23 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 24 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 25 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing an LSI according to the first embodiment of the present invention;
FIG. 26 is a fragmentary cross-sectional view of the wafer for illustrating the method for manufacturing the LSI according to the first embodiment of the present invention;
FIG. 27 is a schematic diagram of a wet etching apparatus applied to an LSI manufacturing method according to a second embodiment of the present invention.
FIG. 28 is a schematic diagram of a wet etching apparatus applied to an LSI manufacturing method according to a third embodiment of the present invention.
FIG. 29 is a schematic diagram of a wet etching apparatus applied to an LSI manufacturing method according to a fourth embodiment of the present invention.
30 is an enlarged view of a main part of the wet etching apparatus shown in FIG. 28.
[Explanation of symbols]
1,100 Silicon substrate (wafer)
2,108 field oxide film (insulation isolation region)
6. Light source (fluorescent lamp)
7A wet etching tank
7B etching draft device
7C wet etching tank
7D spin processing device (spin etcher)
7E spin processing system
8 Transparent board (window)
103 N-type isolation region
104i First island area (P well)
105i Second island area (P well)
106i Third island area (N well)
109 FG oxide film
Resist mask
Tunnel oxide film (FTO film).

Claims (30)

以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（１）第１導電型のシリコン基板と、前記基板の主面を第１島領域と第２島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第２島領域内に形成されたＰＮ接合を構成する第１、第２半導体領域と、前記第１島領域主面に形成された第１酸化膜および前記第２島領域に形成された第２酸化膜と、前記第２酸化膜を露出し、前記第１酸化膜を覆うレジストマスクとを有する半導体本体を準備する工程、
（２）３．５ルクス以上の照度を有する雰囲気内において、前記第２酸化膜を界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、
（３）前記露出した第２島領域表面に絶縁膜を形成する工程。A method for manufacturing a semiconductor integrated circuit device, comprising the following steps:
(1) a silicon substrate of a first conductivity type; an insulating isolation region partially embedded in the substrate for separating a main surface of the substrate into a first island region and a second island region; First and second semiconductor regions forming a PN junction formed in the region; a first oxide film formed on the main surface of the first island region; and a second oxide film formed on the second island region. Preparing a semiconductor body having a resist mask exposing the second oxide film and covering the first oxide film;
(2) removing the second oxide film with a hydrofluoric acid-based etchant to which a surfactant is added in an atmosphere having an illuminance of 3.5 lux or more to expose a main surface of the second island region ,
(3) forming an insulating film on the exposed surface of the second island region; 請求項１に記載の半導体集積回路装置の製造方法であって、前記絶縁分離領域は、前記基板主面を選択酸化により形成されたことを特徴とする半導体集積回路装置の製造方法。2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein said insulating isolation region is formed by selectively oxidizing a main surface of said substrate. 請求項１に記載の半導体集積回路装置の製造方法であって、前記絶縁分離領域は、前記基板主面に溝を設け、その溝内に酸化膜を埋め込むことにより形成されたことを特徴とする半導体集積回路装置の製造方法。2. The method for manufacturing a semiconductor integrated circuit device according to claim 1, wherein the insulating isolation region is formed by providing a groove in the main surface of the substrate and embedding an oxide film in the groove. A method for manufacturing a semiconductor integrated circuit device. 請求項１に記載の半導体集積回路装置の製造方法であって、前記雰囲気は蛍光灯からの光の照射によって得られ、その照射は前記半導体本体全体に施されることを特徴とする半導体集積回路装置の製造方法。2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the atmosphere is obtained by irradiating light from a fluorescent lamp, and the irradiation is performed on the entire semiconductor body. Device manufacturing method. 請求項１に記載の半導体集積回路装置の製造方法であって、
前記工程（３）の後、前記第１酸化膜の主面に第１ゲート電極を形成し、前記第３酸化膜の主面に第２ゲート電極を形成することを特徴とする半導体集積回路装置の製造方法。A method for manufacturing a semiconductor integrated circuit device according to claim 1,
After the step (3), a first gate electrode is formed on a main surface of the first oxide film, and a second gate electrode is formed on a main surface of the third oxide film. Manufacturing method. （１）Ｐ型シリコン基板と、前記基板の主面を第１島領域と第２島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第２島領域内に形成されたＰＮ接合を構成するＮ型半導体領域およびＮ型半導体領域と、前記第１島領域主面に形成された第１酸化膜および前記第２島領域に形成された第２酸化膜と、前記第２酸化膜を露出し、前記第１酸化膜を覆うレジストマスクとを有する半導体本体を準備する工程、
（２）前記第２酸化膜に波長が０．３５μｍ〜１．１μｍの光を照射しながら、前記第２酸化膜を界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、(1) a P-type silicon substrate; an insulating isolation region in which a main surface of the substrate is separated into a first island region and a second island region; An N-type semiconductor region and an N-type semiconductor region forming the formed PN junction, a first oxide film formed on the main surface of the first island region, and a second oxide film formed on the second island region; Providing a semiconductor body having a resist mask that exposes the second oxide film and covers the first oxide film;
(2) While irradiating the second oxide film with light having a wavelength of 0.35 μm to 1.1 μm, the second oxide film is removed by a hydrofluoric acid-based etchant to which a surfactant is added, and the second oxide film is removed. Exposing the main surface of the island region, 以下の工程を含むことを特徴とする半導体装置の製造方法；
（１）主面を有する第１導電型シリコン基板に、前記基板の主面を第１島領域と第２島領域とに分離する絶縁分離領域を形成する工程、
（２）前記第２島領域内にＰＮ接合を構成する第１、第２半導体領域を形成する工程、
（３）前記第１島領域主面に第１酸化膜、および前記第２島領域に第２酸化膜をそれぞれ形成する工程、
（４）前記基板の主面に前記第２酸化膜を露出し、前記第１酸化膜を覆うマスクを形成する工程、
（５）前記工程（４）の後、３．５ルクスより高い照度の雰囲気内で、前記基板を界面活性剤が添加されたフッ酸系エッチング液に浸し、前記第２酸化膜を除去し、前記第２島領域の主面を露出する工程、
（６）前記露出した第２島領域表面にトンネル酸化膜を形成する工程、
（７）前記トンネル酸化膜上に電荷蓄積用ゲート電極を形成する工程。A method for manufacturing a semiconductor device, comprising:
(1) forming, on a first conductivity type silicon substrate having a main surface, an insulating isolation region for separating the main surface of the substrate into a first island region and a second island region;
(2) forming first and second semiconductor regions constituting a PN junction in the second island region;
(3) forming a first oxide film on the main surface of the first island region and forming a second oxide film on the second island region,
(4) forming a mask that exposes the second oxide film on the main surface of the substrate and covers the first oxide film;
(5) After the step (4), the substrate is immersed in a hydrofluoric acid-based etchant to which a surfactant is added in an atmosphere having an illuminance higher than 3.5 lux to remove the second oxide film; Exposing a main surface of the second island region;
(6) forming a tunnel oxide film on the surface of the exposed second island region;
(7) forming a charge storage gate electrode on the tunnel oxide film; 請求項７に記載の半導体集積回路装置の製造方法であって、前記工程（６）における前記光の波長は０．３５μｍ〜１．１μｍであることを特徴とする半導体集積回路装置の製造方法。The method of manufacturing a semiconductor integrated circuit device according to claim 7, wherein the wavelength of the light in the step (6) is 0.35 μm to 1.1 μm. 以下の工程を含むことを特徴とする半導体装置の製造方法；
（１）主面を有する第１導電型シリコン基板に、前記基板の主面を第１島領域と第２島領域とに分離する埋込み絶縁分離領域を形成する工程、
（２）前記第２島領域内にＰＮ接合を構成する第１、第２半導体領域を形成する工程、
（３）前記第１島領域主面に第１酸化膜、および前記第２島領域に第２酸化膜をそれぞれ形成する工程、
（４）記基板の主面に記第２酸化膜を露出し、前記第１酸化膜を覆うマスクを形成する工程、
（５）前記第２酸化膜を通して前記第２島領域内に第１導電型を示す不純物をイオン打ち込みにより導入する工程、
（６）前記第２酸化膜に３．５ルクスより高い照度の光を照射しながら、前記露出した第２酸化膜を界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、
（７）前記露出した第２島領域表面にトンネル酸化膜を形成する工程、
（８）前記トンネル酸化膜上に電荷蓄積用ゲート電極を形成する工程。A method for manufacturing a semiconductor device, comprising:
(1) forming, on a first conductivity type silicon substrate having a main surface, a buried insulating separation region for separating the main surface of the substrate into a first island region and a second island region;
(2) forming first and second semiconductor regions constituting a PN junction in the second island region;
(3) forming a first oxide film on the main surface of the first island region and forming a second oxide film on the second island region,
(4) forming a mask that exposes the second oxide film on the main surface of the substrate and covers the first oxide film;
(5) introducing an impurity having a first conductivity type into the second island region through the second oxide film by ion implantation;
(6) While irradiating the second oxide film with light having an illuminance higher than 3.5 lux, the exposed second oxide film is removed by a hydrofluoric acid-based etchant to which a surfactant is added, and the second oxide film is removed. Exposing the main surface of the island region,
(7) forming a tunnel oxide film on the surface of the exposed second island region;
(8) forming a charge storage gate electrode on the tunnel oxide film; 請求項９に記載の半導体集積回路装置の製造方法であって、前記工程（６）における前記光の波長は０．３５μｍ〜１．１μｍであることを特徴とする半導体集積回路装置の製造方法。10. The method of manufacturing a semiconductor integrated circuit device according to claim 9, wherein the wavelength of the light in the step (6) is 0.35 μm to 1.1 μm. 請求項９に記載の半導体集積回路装置の製造方法であって、前記光の照射は、前記半導体本体全体に施されることを特徴とする半導体集積回路装置の製造方法。The method of manufacturing a semiconductor integrated circuit device according to claim 9, wherein the light irradiation is performed on the entire semiconductor body. 以下の工程を含むことを特徴とする半導体装置の製造方法；
（１）第１導電型のシリコン基板と、前記基板の主面を第１島領域と第２島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第２島領域内に形成されたＰＮ接合を構成する第１、第２半導体領域と、前記第１島領域主面に形成された第１酸化膜および前記第２島領域に形成された第２酸化膜と、前記第２酸化膜を露出し、前記第１酸化膜を覆うレジストマスクとを有する半導体本体を準備する工程、
（２）相対的に高い照度の雰囲気下で、前記露出した第２酸化膜を界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、
（３）前記マスクを除去した後、前記露出した第２島領域表面に第３酸化膜を形成する工程、
（４）前記第３酸化膜上に第１ゲート電極を形成し、前記第２酸化膜上に第２ゲート電極をそれぞれ形成する工程、
（５）前記第２半導体領域内に第２導電型の第１活性領域を選択的に形成し、前記第１島領域内に、第２導電型の第２活性領域および前記第２活性領域とで他のＰＮ接合を構成する第１導電型のコンタクト領域を形成する工程、
（６）前記第２活性領域および前記コンタクト領域が形成された前記第１島領域上に層間絶縁膜を形成する工程、
（７）前記他のＰＮ接合における終端部が露出するように、前記層間絶縁膜および前記第２酸化膜の一部にコンタクト孔を選択的に形成する工程、
（８）前記工程（７）に続き、前記界面活性剤が添加されないフッ酸系のエッチング液を用い、前記コンタクト孔内を前記照度よりも相対的に低い照度の雰囲気下において、ウエット洗浄する工程、
（９）前記コンタクト孔内に、前記他のＰＮ接合終端に接する金属層を形成する工程。A method for manufacturing a semiconductor device, comprising:
(1) a silicon substrate of a first conductivity type; an insulating isolation region partially embedded in the substrate for separating a main surface of the substrate into a first island region and a second island region; First and second semiconductor regions forming a PN junction formed in the region; a first oxide film formed on the main surface of the first island region; and a second oxide film formed on the second island region. Preparing a semiconductor body having a resist mask exposing the second oxide film and covering the first oxide film;
(2) removing the exposed second oxide film with a hydrofluoric acid-based etchant to which a surfactant has been added under an atmosphere of relatively high illuminance to expose a main surface of the second island region;
(3) forming a third oxide film on the exposed surface of the second island region after removing the mask;
(4) forming a first gate electrode on the third oxide film and forming a second gate electrode on the second oxide film,
(5) A first active region of a second conductivity type is selectively formed in the second semiconductor region, and a second active region of the second conductivity type and the second active region are formed in the first island region. Forming a first conductivity type contact region forming another PN junction in
(6) forming an interlayer insulating film on the first island region where the second active region and the contact region are formed;
(7) a step of selectively forming a contact hole in a part of the interlayer insulating film and the second oxide film so that a terminal portion in the another PN junction is exposed;
(8) Subsequent to the step (7), a step of wet-cleaning the inside of the contact hole under an atmosphere having an illuminance relatively lower than the illuminance using a hydrofluoric acid-based etchant to which the surfactant is not added. ,
(9) forming a metal layer in contact with the other PN junction termination in the contact hole; 請求項１２に記載の半導体集積回路装置の製造方法であって、前記工程（７）での前記コンタクト孔の形成はドライエッチング法により行われることを特徴とする半導体集積回路装置の製造方法。13. The method of manufacturing a semiconductor integrated circuit device according to claim 12, wherein the formation of the contact hole in the step (7) is performed by a dry etching method. 請求項１２に記載の半導体集積回路装置の製造方法であって、前記工程（８）におけるウエット洗浄時は、０．３５μｍ〜１．１μｍ波長を有する光を前記他のＰＮ接合に曝すのを回避させたことを特徴とする半導体集積回路装置の製造方法。13. The method for manufacturing a semiconductor integrated circuit device according to claim 12, wherein during the wet cleaning in the step (8), exposure of light having a wavelength of 0.35 μm to 1.1 μm to the other PN junction is avoided. A method of manufacturing a semiconductor integrated circuit device. 以下の工程を含むことを特徴とする半導体装置の製造方法；
（１）それぞれが、第１導電型のシリコン基板と、前記基板の主面を第１島領域と第２島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第２島領域内に形成されたＰＮ接合を構成する第１、第２半導体領域と、前記第１島領域主面に形成された第１酸化膜および前記第２島領域に形成された第２酸化膜と、前記第２酸化膜を露出し、前記第１酸化膜を覆うレジストマスクとから成る、複数の半導体ウエハを準備する工程、
（２）作業照明が備わった作業エリア内に配置された、窓を有するドラフト装置内へ、前記複数の半導体ウエハを搬送させる工程、
（３）前記複数の半導体ウエハを、前記ドラフト装置内に設置された界面活性剤が添加されたフッ酸系エッチング液の槽内に浸し、前記ドラフト装置内における照度が前記作業エリアにおける照度よりも一桁低くならない雰囲気に保ちながら、前記第２酸化膜を除去する工程。A method for manufacturing a semiconductor device, comprising:
(1) a silicon substrate of a first conductivity type, an insulating isolation region partially embedded in the substrate for separating a main surface of the substrate into a first island region and a second island region, First and second semiconductor regions forming a PN junction formed in the second island region; a first oxide film formed on the main surface of the first island region; and a second oxide film formed on the second island region. Preparing a plurality of semiconductor wafers, comprising: an oxide film; and a resist mask exposing the second oxide film and covering the first oxide film.
(2) transporting the plurality of semiconductor wafers into a draft device having a window, which is arranged in a work area provided with work illumination;
(3) The plurality of semiconductor wafers are immersed in a tank of a hydrofluoric acid-based etching solution to which a surfactant is added, which is provided in the draft device, and the illuminance in the draft device is higher than the illuminance in the work area. Removing the second oxide film while maintaining an atmosphere that does not lower by one order of magnitude. 請求項１５に記載の半導体集積回路装置の製造方法であって、前記工程（３）の後、
（４）前記第２酸化膜が除去された前記第２島領域主面にトンネル酸化膜を形成する工程、
（５）前記トンネル酸化膜上に電荷蓄積用ゲート電極を形成する工程、
と含むことを特徴とする半導体集積回路装置の製造方法。The method for manufacturing a semiconductor integrated circuit device according to claim 15, wherein after the step (3),
(4) forming a tunnel oxide film on the main surface of the second island region from which the second oxide film has been removed;
(5) forming a charge storage gate electrode on the tunnel oxide film;
And a method for manufacturing a semiconductor integrated circuit device. 以下の工程を含むことを特徴とする半導体装置の製造方法；
（１）それぞれが、第１導電型のシリコン基板と、前記基板の主面を第１島領域と第２島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第２島領域内に形成されたＰＮ接合を構成する第１、第２半導体領域と、前記第１島領域主面に形成された第１酸化膜および前記第２島領域に形成された第２酸化膜と、前記第２酸化膜を露出し、前記第１酸化膜を覆うレジストマスクとから成る、複数の半導体ウエハを準備する工程、
（２）界面活性剤が添加されたフッ酸系エッチング液の槽、前記槽の上下部および側部に光源がそれぞれ配置されたドラフト装置内であって、前記複数の半導体ウエハを倒立させた状態で前記槽に浸し、前記光源より前記複数の半導体ウエハに光をあて、前記第２酸化膜を除去する工程。A method for manufacturing a semiconductor device, comprising:
(1) a silicon substrate of a first conductivity type, an insulating isolation region partially embedded in the substrate for separating a main surface of the substrate into a first island region and a second island region, First and second semiconductor regions forming a PN junction formed in the second island region; a first oxide film formed on the main surface of the first island region; and a second oxide film formed on the second island region. Preparing a plurality of semiconductor wafers, comprising: an oxide film; and a resist mask exposing the second oxide film and covering the first oxide film.
(2) A tank of a hydrofluoric acid-based etching solution to which a surfactant has been added, and a draft device in which light sources are respectively arranged at upper and lower portions and side portions of the tank, wherein the plurality of semiconductor wafers are inverted. A step of immersing in the bath and irradiating the plurality of semiconductor wafers with light from the light source to remove the second oxide film. 以下の工程を含むことを特徴とする半導体装置の製造方法；
（１）第１導電型のシリコン基板と、前記基板の主面を第１島領域と第２島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第２島領域内に形成されたＰＮ接合を構成する第１、第２半導体領域と、前記第１島領域主面に形成された第１酸化膜および前記第２島領域に形成された第２酸化膜と、前記第２酸化膜を露出し、前記第１酸化膜を覆うレジストマスクとから成る半導体ウエハを準備する工程、
（２）前記半導体ウエハを、ターンテーブル、前記ターンテーブルを駆動するモータ、エッチング液を噴射するノズル、光源を備えたウエット処理装置内に移送し、前記ターンテーブル上に設置する工程、
（３）前記ターンテーブル上に設置された前記半導体ウエハ主面に、前記ノズルより界面活性剤が添加されたフッ酸系エッチング液を噴射させ、前記光源を点灯させた状態で、前記半導体ウエハを回転させながら前記第２酸化膜を除去する工程。A method for manufacturing a semiconductor device, comprising:
(1) a silicon substrate of a first conductivity type; an insulating isolation region partially embedded in the substrate for separating a main surface of the substrate into a first island region and a second island region; First and second semiconductor regions forming a PN junction formed in the region; a first oxide film formed on the main surface of the first island region; and a second oxide film formed on the second island region. Preparing a semiconductor wafer comprising: a resist mask that exposes the second oxide film and covers the first oxide film;
(2) transferring the semiconductor wafer into a wet processing apparatus provided with a turntable, a motor for driving the turntable, a nozzle for injecting an etchant, and a light source, and setting the semiconductor wafer on the turntable;
(3) A hydrofluoric acid-based etchant to which a surfactant is added is jetted from the nozzle onto the main surface of the semiconductor wafer placed on the turntable, and the semiconductor wafer is turned on with the light source turned on. Removing the second oxide film while rotating. 請求項１８に記載の半導体集積回路装置の製造方法であって、前記ウエット処理装置は、半導体ウエハ支持アームを出し入れ可能な開閉窓を有し、前記半導体支持アームにより前記半導体ウエハを前記ターンテーブルにセット、リセットさせることを特徴とすることを特徴とする半導体集積回路装置の製造方法。20. The method for manufacturing a semiconductor integrated circuit device according to claim 18, wherein the wet processing apparatus has an opening / closing window through which a semiconductor wafer support arm can be taken in and out, and the semiconductor wafer is attached to the turntable by the semiconductor support arm. A method of manufacturing a semiconductor integrated circuit device, comprising setting and resetting. 請求項１８に記載の半導体集積回路装置の製造方法であって、
（４）前記半導体ウエハに形成された第１島領域に、該第１島領域主面に終端する他のＰＮ接合を構成する活性領域およびコンタクト領域を形成する工程、
（５）前記活性領域およびコンタクト領域が形成された前記島領域上に層間酸化膜を形成する工程、
（６）前記層間酸化膜に前記他のＰＮ接合の終端が露出するようにコンタクト孔を形成する工程、
（７）前記コンタクト孔が形成された半導体ウエハを、前記ウエット処理装置内の前記ターンテーブル上に設置する工程、続いて、
（８）前記ターンテーブル上に設置された前記半導体ウエハ主面に、前記ノズルより界面活性剤が添加されないフッ酸系エッチング液を噴射させ、前記光源をオフの状態で、前記半導体ウエハを回転させながら洗浄する工程、
を含むことを特徴とする半導体集積回路装置の製造方法。19. The method for manufacturing a semiconductor integrated circuit device according to claim 18, wherein
(4) forming, in the first island region formed on the semiconductor wafer, an active region and a contact region that constitute another PN junction that terminates on the first island region main surface;
(5) forming an interlayer oxide film on the island region where the active region and the contact region are formed;
(6) a step of forming a contact hole in the interlayer oxide film such that the other end of the PN junction is exposed;
(7) installing the semiconductor wafer having the contact holes formed thereon on the turntable in the wet processing apparatus;
(8) A hydrofluoric acid-based etchant to which a surfactant is not added is jetted from the nozzle onto the main surface of the semiconductor wafer placed on the turntable, and the semiconductor wafer is rotated with the light source turned off. Washing process while
A method for manufacturing a semiconductor integrated circuit device, comprising: 以下の工程を含むことを特徴とする半導体装置の製造方法；
（１）第１導電型のシリコン基板と、前記基板の主面を第１島領域と第２島領域、第３島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第１島領域に形成された第１ウエル、前記第２島領域内に形成されたＰＮ接合を構成するウエル区画領域、第２ウエルと、前記第３島領域に形成された第３ウエルと、前記第１ウエルおよび前記第２ウエルは第１導電型を示し、前記第３ウエルは第２導電型を示してなる半導体本体を準備する工程、
（２）前記第１、第２および第３島領域表面に、第１、第２および第３酸化膜をそれぞれ形成する工程、
（３）前記第１、第３酸化膜を覆い、前記第２酸化膜を露出するように、レジストマスクを前記基板の主面上に形成する工程、
（４）前記露出した第２酸化膜に第２酸化膜に３．５ルクスより高い照度の光を照射しながら、前記露出した第２酸化膜を界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、
（５）前記露出した第２島領域表面に前記第１酸化膜の膜厚さに対し異なる膜厚を有した第４酸化膜を形成する工程、
（４）３．５ルクスより高い照度を保った雰囲気内において、前記露出した第２酸化膜を界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、しかる後、
（５）前記露出した第２島領域の主面にゲート絶縁膜を形成する工程。A method for manufacturing a semiconductor device, comprising:
(1) a silicon substrate of a first conductivity type, and an insulating isolation region partially embedded in the substrate for separating a main surface of the substrate into a first island region, a second island region, and a third island region. A first well formed in the first island region, a well partition region forming a PN junction formed in the second island region, a second well, and a third well formed in the third island region Preparing a semiconductor body having the first well and the second well exhibiting a first conductivity type, and the third well exhibiting a second conductivity type;
(2) forming first, second and third oxide films on the surfaces of the first, second and third island regions, respectively;
(3) forming a resist mask on the main surface of the substrate so as to cover the first and third oxide films and expose the second oxide film;
(4) A hydrofluoric acid-based etchant containing a surfactant added to the exposed second oxide film while irradiating the exposed second oxide film with light having an illuminance higher than 3.5 lux. Removing the main surface of the second island region by removing
(5) forming a fourth oxide film having a thickness different from the thickness of the first oxide film on the surface of the exposed second island region;
(4) The exposed second oxide film is removed by a hydrofluoric acid-based etchant to which a surfactant has been added in an atmosphere maintaining an illuminance higher than 3.5 lux, and the main surface of the second island region is removed. Exposure process, after that,
(5) forming a gate insulating film on the main surface of the exposed second island region; 請求項２１に記載の半導体集積回路装置の製造方法であって、前記工程（５）におけるゲート絶縁膜を形成した後、前記ゲート絶縁膜上に電荷蓄積用ゲート電極を形成する工程を含むことを特徴とする半導体集積回路装置の製造方法。22. The method for manufacturing a semiconductor integrated circuit device according to claim 21, further comprising: after forming a gate insulating film in the step (5), forming a charge storage gate electrode on the gate insulating film. A method for manufacturing a semiconductor integrated circuit device. 請求項２１に記載の半導体集積回路装置の製造方法であって、前記工程（４）に先立って、前記レジストマスクが形成されていない前記第２酸化膜を通して、前記第２島領域内に第１導電型を示す不純物をイオン打ち込みにより導入する工程を含むことを特徴とする半導体集積回路装置の製造方法。
（３）前記露出した第２島領域表面に第３酸化膜を形成する工程。22. The method of manufacturing a semiconductor integrated circuit device according to claim 21, wherein prior to the step (4), the first island is formed in the second island region through the second oxide film on which the resist mask is not formed. A method for manufacturing a semiconductor integrated circuit device, comprising a step of introducing an impurity having a conductivity type by ion implantation.
(3) forming a third oxide film on the exposed surface of the second island region; 請求項１に記載の半導体集積回路装置の製造方法であって、前記工程（２）での前記光の照度は、４００ルクス以上であることを特徴とする半導体集積回路装置の製造方法。2. The method of manufacturing a semiconductor integrated circuit device according to claim 1, wherein the illuminance of the light in the step (2) is 400 lux or more. 3. 以下の工程を含むことを特徴とする半導体装置の製造方法；
第１導電型のシリコン基板と、前記基板の主面を第１島領域と第２島領域とに
分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第２島領域内に形成されたＰＮ接合を構成する第１、第２半導体領域と、前記第１島領域主面に形成された第１酸化膜および前記第２島領域に形成された第２酸化膜と、前記第２酸化膜を露出し、前記第１酸化膜を覆うマスクとを有する半導体本体を準備する工程、
（２）前記第２酸化膜を通して前記第２島領域内に第１導電型を示す不純物をイオン打ち込みにより導入する工程、
（３）前記第２酸化膜に３．５ルクスより高い照度の光を照射させながら、前記露出した第２酸化膜を界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、
（４）前記露出した第２島領域表面に第３酸化膜を形成する工程。A method for manufacturing a semiconductor device, comprising:
A first conductivity type silicon substrate, an insulating isolation region partially embedded in the substrate for separating a main surface of the substrate into a first island region and a second island region, and First and second semiconductor regions forming the formed PN junction, a first oxide film formed on the main surface of the first island region and a second oxide film formed on the second island region; Providing a semiconductor body having a mask exposing the second oxide film and covering the first oxide film;
(2) introducing an impurity having a first conductivity type into the second island region through the second oxide film by ion implantation;
(3) removing the exposed second oxide film with a hydrofluoric acid-based etchant to which a surfactant has been added while irradiating the second oxide film with light having an illuminance higher than 3.5 lux; Exposing the main surface of the island region,
(4) forming a third oxide film on the exposed surface of the second island region; 請求項９に記載の半導体集積回路装置の製造方法であって、前記工程（６）での前記光の照度は、４００ルクス以上であることを特徴とする半導体集積回路装置の製造方法。10. The method of manufacturing a semiconductor integrated circuit device according to claim 9, wherein the illuminance of the light in the step (6) is 400 lux or more. 以下の工程を含むことを特徴とする半導体装置の製造方法；
（１）（１００）面から［０１０］軸方向に３°〜５°に傾けられた主面を有する第１導電型シリコン基板と、前記基板の主面を第１島領域と第２島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第２島領域内に形成されたＰＮ接合を構成する第１、第２半導体領域と、前記第１島領域主面に形成された第１酸化膜および前記第２島領域に形成された第２酸化膜と、前記第２酸化膜を露出し、前記第１酸化膜を覆うマスクとを有する半導体本体を準備する工程、（２）前記第２酸化膜を通して前記第２島領域内に第１導電型を示す不純物をイオン打ち込みにより導入する工程、
（３）前記第２酸化膜を３．５ルクスより高い照度の光に晒しながら、界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、
（４）前記露出した第２島領域表面に第３酸化膜を形成する工程。A method for manufacturing a semiconductor device, comprising:
(1) A first conductivity type silicon substrate having a main surface inclined at 3 ° to 5 ° in the [010] axis direction from a (100) plane, and a main surface of the substrate is formed by a first island region and a second island region An insulating isolation region partially embedded in the substrate, first and second semiconductor regions forming a PN junction formed in the second island region, and a main surface of the first island region Preparing a semiconductor body having a first oxide film formed on the substrate and a second oxide film formed on the second island region; and a mask exposing the second oxide film and covering the first oxide film. (2) introducing an impurity having a first conductivity type into the second island region through the second oxide film by ion implantation;
(3) exposing the second oxide film to a main surface of the second island region by exposing the second oxide film to a hydrofluoric acid-based etchant to which a surfactant is added while exposing the second oxide film to light having an illuminance higher than 3.5 lux ,
(4) forming a third oxide film on the exposed surface of the second island region; 請求項２７に記載の半導体集積回路装置の製造方法であって、前記第３酸化膜の厚さは前記第１酸化膜の厚さと異なることを特徴とする半導体集積回路装置の製造方法。28. The method of manufacturing a semiconductor integrated circuit device according to claim 27, wherein a thickness of said third oxide film is different from a thickness of said first oxide film. 請求項２７に記載の半導体集積回路装置の製造方法であって、前記第３酸化膜の厚さは前記第１酸化膜の厚さよりも薄く形成されることを特徴とする半導体集積回路装置の製造方法。28. The method of manufacturing a semiconductor integrated circuit device according to claim 27, wherein a thickness of said third oxide film is formed smaller than a thickness of said first oxide film. Method. 以下の工程を含むことを特徴とする半導体装置の製造方法；
（１）第１導電型のシリコン基板と、前記基板の主面を第１島領域と第２島領域とに分離する一部が前記基板内に埋め込まれた絶縁分離領域と、前記第２島領域内に形成されたＰＮ接合を構成する第１、第２半導体領域と、前記第１島領域主面に形成された第１酸化膜および前記第２島領域に形成された第２酸化膜と、前記第２酸化膜を露出し、前記第１酸化膜を覆うレジストマスクとを有する半導体ウエハを準備する工程、
（２）窓に光を透過する板がはめ込まれたドラフト装置内に前記半導体ウエハを搬送し、相対的に高い照度の雰囲気下で、前記露出した第２酸化膜を界面活性剤が添加されたフッ酸系エッチング液により除去し、前記第２島領域の主面を露出する工程、
（３）前記マスクを除去した後、前記露出した第２島領域表面に第３酸化膜を形成する工程、
（４）前記第３酸化膜上に第１ゲート電極を形成し、前記第２酸化膜上に第２ゲート電極をそれぞれ形成する工程、
（５）前記第２半導体領域内に第２導電型の第１活性領域を選択的に形成し、前記第１島領域内に、第２導電型の第２活性領域および前記第２活性領域とで他のＰＮ接合を構成する第１導電型のコンタクト領域を形成する工程、
（６）前記第２活性領域および前記コンタクト領域が形成された前記第１島領域上に層間酸化膜を形成する工程、
（７）前記コンタクト領域および前記第２活性領域の表面を露出するように、前記層間酸化膜および前記第２酸化膜の一部にコンタクト孔を選択的に形成する工程、
（８）前記工程（７）の後、窓に光を遮断する板がはめ込まれたドラフト装置内に、前記コンタクト孔が形成された半導体ウエハを搬送し、前記高い照度よりも相対的に低い照度の雰囲気下で、前記界面活性剤が添加されないフッ酸系のエッチング液を用い、前記半導体ウエハを洗浄する工程、
（９）前記コンタクト孔内に金属層を形成する工程。A method for manufacturing a semiconductor device, comprising:
(1) a silicon substrate of a first conductivity type; an insulating isolation region partially embedded in the substrate for separating a main surface of the substrate into a first island region and a second island region; First and second semiconductor regions forming a PN junction formed in the region; a first oxide film formed on the main surface of the first island region; and a second oxide film formed on the second island region. Preparing a semiconductor wafer having a resist mask exposing the second oxide film and covering the first oxide film;
(2) The semiconductor wafer is transported into a draft device in which a plate that transmits light is fitted in a window, and a surfactant is added to the exposed second oxide film under an atmosphere of relatively high illuminance. Removing with a hydrofluoric acid-based etchant to expose a main surface of the second island region;
(3) forming a third oxide film on the exposed surface of the second island region after removing the mask;
(4) forming a first gate electrode on the third oxide film and forming a second gate electrode on the second oxide film,
(5) A first active region of a second conductivity type is selectively formed in the second semiconductor region, and a second active region of the second conductivity type and the second active region are formed in the first island region. Forming a first conductivity type contact region forming another PN junction in
(6) forming an interlayer oxide film on the first island region where the second active region and the contact region are formed;
(7) selectively forming a contact hole in a part of the interlayer oxide film and the second oxide film so as to expose surfaces of the contact region and the second active region;
(8) After the step (7), the semiconductor wafer having the contact holes formed therein is transported into a draft device in which a plate for blocking light is fitted in a window, and the illuminance is relatively lower than the high illuminance. Cleaning the semiconductor wafer using a hydrofluoric acid-based etchant to which the surfactant is not added under an atmosphere of
(9) forming a metal layer in the contact hole;
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