JP2004015817A

JP2004015817A - 撮像装置

Info

Publication number: JP2004015817A
Application number: JP2003274028A
Authority: JP
Inventors: Teruo Hieda; 稗田　輝夫
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2003-07-14
Filing date: 2003-07-14
Publication date: 2004-01-15

Abstract

【課題】　バイポーラプロセスで構成されていたサンプルアンドホールド回路、ＡＧＣ回路と、ＣＭＯＳアナログプロセスで構成されていたＡＤコンバータとをワンチップ化し、小型、高性能、低消費電力の撮像装置を実現する。
【解決手段】　撮像光学系１と、撮像素子２と、撮像素子の出力をサンプルアンドホールド、ゲイン可変、ＡＤ変換を行ってディジタル信号に変換するディジタル化回路３と、そのディジタル信号を信号処理してディジタルビデオ信号に変換するディジタル信号処理回路４とを有し、ディジタル化回路及びディジタル信号処理回路をそれぞれ単一の半導体集積回路で構成する。
【選択図】　　図１

Description

　本発明はディジタル信号処理を行う撮像装置に関するものである。

　固体撮像素子であるＣＣＤを用いた撮像装置は、半導体技術の進歩により、小型、軽量化や高性能化が進んでいる。特に、近年では、ディジタル技術の進歩により、撮像装置の内部の信号処理の大部分をディジタル信号処理で行い、ディジタルＩＣ化している装置が多く提案されている。

　これらは、撮像素子であるＣＣＤの出力信号を、まず、サンプルアンドホールドを用いて信号成分を取り出し、可変ゲインアンプによりゲインを変えた後、ＡＤコンバータによりディジタル信号に変換し、このディジタル信号を前述したディジタルＩＣに入力してディジタル信号処理を行い、その後、処理された信号をＤＡ変換して、ＶＴＲやテレビモニタなどに出力したり、あるいはＤＡ変換せずにディジタルビデオ信号として外部機器に出力するように構成されている。

　これら従来例の構成においては、ＣＣＤ出力信号は微弱でかつ高速なため、サンプルアンドホールド回路は、ＳＮが良くかつ周波数特性の良いバイポーラプロセスのＩＣを用いて構成している。また、可変ゲインアンプは、周波数特性が良く、低域ノイズが少なくかつ製造上のばらつきの少ないバイポーラプロセスのＩＣを用いて構成している。またＡＤコンバータは、消費電力の削減のためにＣＭＯＳアナログプロセスのＩＣを用いて構成している。

　しかしながら、従来のこれらの撮像装置においては、ＣＣＤ出力の微小信号に対してディジタル処理回路から発生するノイズが影響し、Ｓ／Ｎの劣化が生じてしまうことがあった。この場合、低周波数のノイズで有れば２重相関サンプリングによりこれを除くことができるが、ノイズを取り除く能力を上げようとすると、高速の動作が必要になり、さらに消費電力が増加し、また、精度が必要になる。このため、製造上の特性ばらつきが問題になり、歩留まりが低下したり、あるいは調整回路を必要とする等の問題があった。

　また、アナログ信号を処理するサンプルアンドホールド回路や可変ゲインアンプの間の接続部分などにおいても、ディジタル処理回路からのノイズの影響を受けやすい。さらに、撮像装置全体として、アナログ処理回路やディジタル処理回路を全て小型の装置の内部に配置する際に、相互の影響を除くために電磁シールドが必要であったり、あるいは、これらのノイズの影響を受けないようにするために必要な大きさまで小さくできず、またＳ／Ｎ比が劣化する等の問題があった。

　特に、アナログ信号をサンプルアンドホールド回路から可変ゲインアンプ、可変ゲインアンプからＡＤコンバータへ信号を受け渡す際に、各回路の能動素子から発生する温度変動や低域ノイズ、外来ノイズ、電源ノイズ等により徐々にＳ／Ｎ比が劣化してしまう。これを防止するため、個々の回路の特性を非常に高くしなければならず、このため回路構成が複雑となり、また消費電流が多くなる。また、温度による電圧ドリフトに対する補償回路を付加したり、調整回路を追加したりしなければならない。さらに装置の外部からのノイズが、アナログ信号に影響することを防ぐため、装置全体を電磁シールドすると、装置が大きく重くなってしまう等の問題もあった。

　また、サンプルアンドホールド回路や可変ゲインアンプでは、ＩＣに必要とされる精度が高いため、バイポーラプロセスを用いなければならず、このためＩＣの消費電力が大きくなり、また集積度が低くなってしまう。また、ＡＤコンバータはＣＭＯＳアナログプロセスのために、サンプルアンドホールド回路、可変ゲインアンプ、ＡＤコンバータ等の全てを１つのＩＣ上に形成することができない等の問題があった。

　本発明は、入力された信号をサンプルアンドホールドするサンプルアンドホールド回路と、前記サンプルアンドホールド回路からの信号を可変増幅する複数のスイッチを有するゲイン可変アンプと、前記ゲイン可変アンプからの信号をディジタル信号に変換するＡＤコンバータとを有し、前記ゲイン可変アンプは、共通の端子から入力された共通のパルスに基づき、異なるタイミングで前記複数のスイッチを制御する複数のパルスを生成する回路を含み、前記サンプルアンドホールド回路、前記ゲイン可変アンプ及び前記ＡＤコンバータは、単一の半導体集積回路で構成されていることを特徴とする。
　本発明によれば、ディジタル化回路のＩＣの内部でアナログ信号が全て処理されるため、ノイズの影響を少なくすることができる。例えば、撮像素子出力の微小な信号に対してディジタル化回路により、ディジタル処理回路とは別のＩＣ上で処理を行うことで、ディジタル処理回路から発生されるノイズが撮像素子の出力信号に与える影響を最小限に留めることができる。

　以上のように、本発明によれば、アナログ信号はディジタル化回路のＩＣの内部で全て処理されるためにノイズの影響を少なくすることができる。また、撮像素子の出力信号に対してディジタル処理回路とは別のＩＣ上のディジタル化回路で処理を行うように構成した場合には、ディジタル処理回路から発生するノイズが撮像素子の出力信号に与える影響を最小限に留めることができる。
　従って、装置全体として従来と同一の配置にしても、これらのノイズの影響を受けないためＳ／Ｎ比の良い装置を実現できる。さらに、装置全体を小型化した際に隣接する部品からのノイズの影響を除くための電磁シールドを必要とせず、あるいは必要な大きさまで小さくできないことが生じたりすることが無い。また、装置を構成する部品数が非常に少なくなるため、装置を小型化、低消費電力化することができる、等の効果がある。

（第１の実施形態）
　図１は本発明の第１の実施形態による撮像装置のブロック図である。
　図１において、１は撮像レンズ、絞りを含む撮像光学系、２はカラー撮像素子であるＣＣＤ、３はＣＣＤ出力信号を入力してサンプルアンドホールド回路、ゲイン可変アンプ、ＡＤコンバータ等によりディジタル信号に変換するディジタル化回路であって、これらの回路が単一のＩＣ上に形成されている。４はディジタルＣＣＤ出力信号を色分離、ガンマ補正、輪郭強調等の信号処理をしてディジタルビデオ信号を形成すると共に、絞り制御信号ＳＩを形成するディジタル処理回路であって、これもまた別の単一のＩＣ上に形成されている。５はディジタルビデオ信号を不図示のＶＴＲやテレビモニタなどの外部機器に出力する出力端子である。

　次に動作について説明する。
　不図示の被写体像は撮像光学系１を通って光量を制御されるとともに、ＣＣＤ２の光電変換面に結像され光電変換される。ＣＣＤ２は順次読み出されてＣＣＤ出力信号ＳＣＣＤが得られる。この信号ＳＣＣＤはディジタル化回路３に入力される。ディジタル化回路３では入力された信号ＳＣＣＤをまずサンプルアンドホールドして、その出力をゲイン可変アンプにより所定利得で増幅した後、ＡＤコンバータで変換してディジタルＣＣＤ信号ＳＤＣＣＤを形成し出力する。

　ディジタル処理回路４では、そのＳＤＣＣＤ信号を入力して、色分離、ガンマ補正、輪郭強調等の処理を行い、ディジタルビデオ信号ＳＤＶを形成して出力端子５より上述の外部機器に入力する。また、ディジタル処理回路４は、入力信号ＳＤＣＣＤに応じた絞り制御信号ＳＩを形成して撮像光学系１の絞りを制御し、ＣＣＤ２の入射光量が適正になるように制御する。

　ディジタル処理回路４は全てディジタル処理のため、例えばＣＭＯＳロジックプロセスの単一の集積回路として構成されている。また、ディジタル化回路３も例えばＣＭＯＳアナログディジタルプロセスや、またはＢｉ−ＣＭＯＳアナログディジタルプロセスの単一の集積回路として構成されている。

　図２は本発明の第１の実施形態におけるディジタル化回路３の構成例である。
　図２において、１０、１１はサンプルアンドホールド回路、１２はスイッチ回路、１３は信号をクランプしてから増幅するクランプ型アンプ、１４はＡＤコンバータ、１５は基準電圧源である。

　次に動作について説明する。
　ＣＣＤ出力信号ＳＣＣＤは２つのサンプルアンドホールド回路１０及び１１に入力される。サンプルアンドホールド回路１０では、不図示の同期パルス発生回路によりＣＣＤ２を駆動するパルスや信号処理を動作させる同期パルスと同期して発生された、ＣＣＤ２の出力のうち図３について後述するノイズ部分に対応するパルスＰＮによりノイズ部分を抽出した信号ＳＮが形成される。また、サンプルアンドホールド回路１１では、同様に同期パルス発生回路により発生された、ＣＣＤ２の出力のうち、後述する信号部分に対応するパルスＰＳにより、信号部分を抽出した信号ＳＳが形成される。これらの信号ＳＮ，ＳＳはそれぞれスイッチ回路１２に入力される。スイッチ回路１２では上記同期パルス発生回路により発生された後述する切換パルスＰＳＷにより入力される信号ＳＮ，ＳＳのうち１つが選択されて信号ＳＮＳとして出力され、クランプ型アンプ１３に入力される。

　クランプ型アンプ１３では、上記同期パルス発生回路により発生されたクランプパルスＰＣＬに応じて入力信号ＳＮＳを基準電圧源１５の基準電圧ＶＲとしてクランプし、不図示のゲイン設定スイッチ又は不図示のカメラ制御回路から発生されたゲイン設定信号ＤＧに応じたゲインで増幅して信号ＳＣＡとして出力する。この信号ＳＣＡは、ＡＤコンバータ１４によりディジタル信号処理に必要な分解能、例えば、１０ＢＩＴを有するディジタル信号ＳＡＤに変換される。

　図３は図２のディジタル化回路３の動作説明図である。
　同図（１）は、ＣＣＤ２の出力信号ＳＣＣＤの波形を示している。ここで、ＶＲはＣＣＤ２の出力部分のリセット電圧であり、ＶＦＡは同じくＣＣＤ２の出力部分のフローティング電圧の平均値を示す。ＣＣＤ２では、１画素分の信号を出力する際に、上記同期パルス発生回路からのパルスに応じてａのリセット状態、ｂのフローティング状態、ｃの信号出力状態の３つの状態を有する。尚ＣＣＤ出力信号ＳＣＣＤは負極性のため図の下に行くほどレベルが高い信号である。

　（２）は、サンプルアンドホールド回路１０に加えられるノイズ部分に対応するパルスＰＮを示し、上述のフローティング状態ｂに対応するタイミングを有する。このパルスＰＮによりサンプルアンドホールド回路１０は信号ＳＣＣＤ中のｃのノイズ部分を取り出す動作を行う。

　（３）は、サンプルアンドホールド回路１１に加えられる信号部分に対応するパルスＰＳを示し、上述の信号出力状態ｃに対応するタイミングを有する。このパルスＰＳにより、サンプルアンドホールド回路１１は信号ＳＣＣＤ中のｃの信号部分を取り出す動作を行う。

　（４）は、サンプルアンドホールド回路１０の出力信号ＳＮを示す。この信号ＳＮはサンプルアンドホールド回路１０の内部で正極性に反転されているため、図の上に行くほどレベルが高くなる。また、図示されるように、信号ＳＣＣＤのうちＰＮに対応するノイズ部分のレベルが出力されている。
　（５）は、サンプルアンドホールド回路１１の出力信号ＳＳを示す。この信号ＳＳも信号ＳＮと同様にサンプルアンドホールド回路１１の内部で正極性に反転されている。図示されるように、信号ＳＣＣＤのうちＰＳに対応する信号部分のレベルが出力されている。

　（６）は、スイッチ回路１２の切換パルスＰＳＷを示す。図中、ｄの部分ではＳＮが、ｅの部分ではＳＳが選択される。
　（７）は、スイッチ回路１２の出力ＳＮＳである。ＰＳＷのｄに対応する部分ｆにはＳＮが、ｅに対応する部分ｇにはＳＳが出力される。

　（８）は、クランプ型アンプ１３に加えられるクランプパルスＰＣＬである。ＳＮＳのｆの部分つまりＳＮに対応する部分にパルスが発生している。クランプ型アンプ１３では前述のようにこの部分を基準電圧ＶＲになるようにクランプした後増幅する。
　（９）は、クランプ型アンプ１３の出力のＳＣＡである。ここにおいてもノイズ部分と信号部分とが各画素毎に交互に出力されている。

　このように、図２の構成により、サンプルアンドホールド回路１０，１１からクランプ型アンプ１３，クランプ型アンプ１３からＡＤコンバータ１４への信号の受け渡しの際に、各画素毎にノイズ部分と信号部分とが伝達されるため、温度変動や外来、電源ノイズ、能動素子の発生する低減ノイズなどの影響を受けない。従って、個々の回路の特性として、温度による電圧ドリフトや、電源電圧変動の抑圧比、低減ノイズ電圧等の項目について、通常必要とされる値より大幅に大きな値であっても、回路全体としては十分な特性を得ることができる。

　このため、各回路に補正回路等の必要が無くなり、また、余分に電流を流して特性を向上させる必要も無いため、無調整化、コスト低減、低消費電力化、小面積化がはかれる。さらに、小型化した際に、周辺回路からの影響を受けにくいため、電磁シールドなどを必要としない。特に、能動素子としてＭＯＳトランジスタを用いることにより、大幅な低消費電力化と大規模集積化とが可能になり、装置の小型化、低消費電力化が可能になる。また、単一のＩＣとして製造する際に、チップ面積を小さくできるため、製造歩留まりが向上し、また、チップ内の回路の特性ばらつきが抑えられるため精度が向上する等の効果が得られる。

　図４はサンプルアンドホールド回路１０，１１の構成例を示す。
　図４において２０，２８はバッファアンプ、２１，２３，２５，２９，３１，３３はスイッチ回路、２２，３０はパルスディレイ、２４，２６，３２，３４はコンデンサ、２７，３５は反転アンプである。
　２０〜２７によりサンプルアンドホールド回路１０を構成し、２８〜３５によりサンプルアンドホールド回路１１を構成している。

　次に動作について説明する。
　ＣＣＤ２の出力信号ＳＣＣＤは、まずバッファアンプ２０で増幅された後、スイッチ回路２１に入る。スイッチ回路２１は図３のパルスＰＮが加えられているため、ＳＣＣＤのフローティング状態のノイズ成分の時にオンされ、スイッチ回路２３、コンデンサ２４に接続される。この時、スイッチ回路２３に加えられるパルスＰＮ２は、ＰＮをパルスディレイ２２で遅延させたものであるが、まだこのパルスＰＮ２が来ないため、スイッチ回路２３はオフである。従って、スイッチ回路２１の出力はコンデンサ２４に充電される。コンデンサ２４の反対側の電極は反転アンプ２７、コンデンサ２６及びスイッチ回路２５に接続されている。スイッチ回路２５はスイッチ回路２３と同様にパルスＰＮ２により動作するため、この時はオフである。

　さらに反転アンプ２７の入力インピーダンスが十分低ければ、コンデンサ２４からの電荷の流れは全てコンデンサ２６に流れ込み、その結果信号ＳＮはコンデンサ２６に流れ込んだ電荷量分電圧が変化する。コンデンサ２４の容量をＣ１、コンデンサ２６の容量をＣ２、反転アンプ２７のゲインを−Ａ倍、スイッチ回路２１の出力電圧をＶ１、ＳＮの電圧をＶ２とすると、このアンプの利得Ｇ１は

　Ｇ１＝Ｖ２／Ｖ１＝−Ｃ１／（Ｃ２＋（Ｃ１＋Ｃ２）／Ａ）　………（１）
で表される。この時Ａが十分に大きければ
　Ｇ１＝−Ｃ１／Ｃ２　　　　　　　　　　　　　　　　　　　………（２）
と、２つのコンデンサ２４，２６の比率で表すことができる。

　上記動作の後、パルスディレイ２２により決まる一定時間経過すると、今度はスイッチ回路２１がオフし、スイッチ回路２３及び２５がオンする。すると、スイッチ回路２３によりコンデンサ２４が、スイッチ回路２５によりコンデンサ２６がそれぞれ放電されて電荷量が０になる。この時の出力電圧は反転アンプ２７の特性で定まる所定値である。このようにして形成された信号ＳＮは前述のようにスイッチ回路１２の一つの入力に加えられる。

　２８〜３５により構成されるサンプルアンドホールド回路１１の動作も上記と同様に行われるが、その際の動作パルスはＰＳであり、ＣＣＤ２の出力ＳＣＣＤの信号部分を取り出す所のみが異なっている。このようにして、形成された出力ＳＳは、前述のようにスイッチ回路１２の他方の入力に加えられ、ＰＳＷによって切り換えられＳＮＳとして、クランプ型アンプ１３に加えられる。

　図５は図４の動作説明図である。
　同図（１）は、図３の（１）と同じＣＣＤ２の出力信号ＳＣＣＤである。
　（２）は、図３の（２）と同じノイズに対応するパルスＰＮである。
　（３）は、パルスディレィ２２によって遅延されたパルスＰＮ２であり、図示のように時間ｔ１分遅延されている。

　（４）は、サンプルアンドホールド１０の出力ＳＮである。このＳＮのうち、ｈで示される部分は、ＰＮ２によって、スイッチ回路２３及び２５がオンした際に、反転アンプ２７の特性により決まる所定電圧Ｖ３を出力している。また、ｉで示される部分はＰＮによってスイッチ回路２１がオンされて発生したノイズ出力電圧ＶＮである。
　（５）は、図３の（３）と同じ信号に対応するパルスＰＳである。
　（６）は、パルスディレイ３０によって遅延されたパルスＰＳ２であり、図示のように時間ｔ２分遅延されている。

　（７）は、サンプルアンドホールド回路１１の出力ＳＳである。このＳＳのうちｊで示される部分は、ＰＳ２によって、スイッチ回路３１及び３３がオンした際に、反転アンプ３５の特性により決まる所定電圧Ｖ４を出力している。また、ｋで示される部分は、ＰＳによってスイッチ回路２９がオンされて発生した信号出力電圧ＶＳである。
　（８）は、図３の（６）と同じ、スイッチ回路１２の切り換えパルスＰＳＷである。０レベルの部分はＳＮのｉ部分に、１レベルの部分はＳＳのｋ部分に対応している。
　（９）は、図３の（７）と同じスイッチ回路１２の出力電圧ＳＮＳである。

　なお、図４において、ＰＮ２、ＰＳ２はパルスディレイ２２，３０を用いずに、同期パルス発生回路で、ＰＮ，ＰＳと共に発生しても良い。あるいはＰＮ２，ＰＳ２を同期パルス発生回路で発生し、ＰＳ，ＰＮをそれらからパルスディレイを用いて発生しても良い。
　図４の構成では、要素部品として、スイッチ回路、コンデンサ、バッファアンプ、反転アンプ、パルスディレイが用いられているが、これらの要素部品はＭＯＳトランジスタを用いると大変容易に実現することができる。従って、図４の構成をＭＯＳトランジスタで構成すると、ＭＯＳトランジスタの特性である低消費電力、高集積度という特徴を十分に生かし、装置の小型化低消費電力化が可能になる。

　また、図４の構成では、ノイズ部分のサンプルアンドホールド回路と信号部分のサンプルアンドホールド回路とが全く対照的に構成されており、さらに出力においてこれを切り換え、同時に次段に渡す構成のため、実質的に信号からノイズが減算されてＳ／Ｎが向上する。またさらに、サンプルアンドホールド回路の利得はコンデンサの比率で定まるため、ＩＣ化した際に、各回路の定数が、絶対精度と比較して相対精度が非常に高いという特性とよくマッチしている。また、コンデンサの容量比はほぼ機械寸法で定まるため、抵抗比を用いた場合と比較してもさらに精度の高い回路を実現することができる。さらに、反転アンプの利得の回路全体に与える影響は非常に少なく、これもＩＣ化する際に、アンプの利得がばらつきやすい欠点を補うことができる。

　図６は、クランプ型アンプ１３の構成例を示す。
　図６において、４０、４２、４４、４６、４８、５２、５３、５４、５９、６０、６２、６５はスイッチ回路、４１、４３、４５、４７、４９、５５、５６、６１、６３はコンデンサ、５０、５７、６４は反転アンプ、５１、５８はパルス発生回路である。

　次に動作について説明する。
　スイッチ回路１２の出力からの信号ＳＮＳは、まずスイッチ回路４０、４２、４４、４６及びコンデンサ４１、４３、４５、４７からなる回路に入力される。これらのスイッチ回路の制御端子は、前述のように不図示のゲイン設定スイッチ又は不図示のカメラ制御回路から発生されたゲイン設定信号ＤＧが加えられている。このＤＧに応じてこれらのスイッチ回路のうち設定されたものがオンされ、そこに接続されているコンデンサにＳＮＳが加えられる。これにより、等価的にコンデンサの容量を可変することになる。コンデンサ４１、４３、４５、４７の他方の端子は共通に、スイッチ回路４８、コンデンサ４９及び反転アンプ５０の入力端子に接続されている。スイッチ回路４８の制御端子はクランプパルスＰＣＬが加えられている。

　入力信号がノイズ部分の時、クランプパルスによりスイッチ回路４８がオンして、コンデンサ４９の電荷が０になり、同時に反転アンプ５０の出力は、基準電圧ＶＲになる。その後、スイッチ回路４８がオフし、さらに後にＳＮＳの信号部分が入力されると、コンデンサ４１、４３、４５、４７のうち対応するスイッチ回路がオンしているものが充電されて、その電荷と同量の電荷がコンデンサ４９に流れ込み、反転アンプ５０の出力からはノイズ部分と信号部分との差分の電圧が得られる。

　この時、コンデンサ４９に流れ込む電荷量はコンデンサ４１、４３、４５、４７のうちＤＧによって設定されたコンデンサの容量の総和に比例する。従って、例えば、コンデンサ４１、４３、４５、４７の容量比を１：２：４：８として、ＤＧのＬＳＢをコンデンサ４１に、ＭＳＢをコンデンサ４７になるように順次接続すれば、ＤＧに設定された２進数に比例したゲインの増幅が行える。

　反転アンプ５０の出力は２つに分かれ、スイッチ回路５２、５３、５４、コンデンサ５５、５６、反転アンプ５７、パルス発生回路５１より成る第１のアンプと、スイッチ回路５９、６０、６２、コンデンサ６１、６３、反転アンプ６４、パルス発生回路５８よりなる第２のアンプに接続されている。

　第１のアンプでは、図４のサンプルアンドホールド回路１０と同様の動作をする。この時、パルス発生回路５１ではクランプパルスＰＣＬを入力して、反転アンプ５０の出力信号ＳＣのうちノイズ部分に対応するパルスを発生する。従って、コンデンサ５５の容量をＣ３、コンデンサ５６の容量をＣ４とすると、反転アンプ５７の出力にはＳＣノイズ部分をゲインＧ２＝Ｃ３／Ｃ４倍増幅した信号ＳＮ２が得られる。

　同様に第２のアンプでは、パルス発生回路５８ではクランプパルスＰＣＬを入力して、反転アンプ５０の出力信号ＳＣのうち信号部分に対応するパルスを発生する。従って、コンデンサ６１、６３の各容量をＣ５、Ｃ６とすると、反転アンプ６４の出力にはＳＣの信号部分をゲインＧ３＝Ｃ５／Ｃ６倍増幅した信号ＳＳ２が得られる。また、セレクタ６５ではパルス発生回路５８の発生する切り換えパルスＰＳＷ２に応じてＳＮ２とＳＳ２と切り換えＳＣＡを出力する。

　図７は図６のクランプ型アンプ１３の動作説明図である。
　図７において、（１）は入力信号ＳＮＳであり、前述のようにノイズ部分ｆと信号部分ｇとを持つ。
　（２）は、クランプパルスＰＣＬであり、ＳＮＳのノイズ部分に対応するタイミングで１になる。
　（３）は、反転アンプ５０の出力信号ＳＣであり、ＰＣＬによってスイッチ回路４８がオンした部分は基準電圧ＶＲになっている。また、信号部分は前述のようにＤＧによって設定されたゲイン倍されている。

　（４）、（５）は、パルス発生回路５１から発生されたＰＮ３、ＰＮ４である。ＰＮ３によってスイッチ回路５２がオンされて、入力信号が増幅され出力された後、ＰＮ４によって、スイッチ回路５３、５４がオンされて、コンデンサ５５、５６の電荷が０になり、出力信号ＳＮ２がＶＲになる。
　（６）は、上述のようにして増幅されたノイズ信号ＳＮ２である。

　（７）、（８）は、パルス発生回路５８から発生されたＰＳ３，ＰＳ４である。ＰＳ３によってスイッチ回路５９がオンされて、入力信号が増幅され出力された後、ＰＳ４によってスイッチ回路６０，６１がオンされて、コンデンサ６１、６３の電荷が０になり、出力信号ＳＳ２がＶＲになる。
　（９）は、上述のようにして増幅された信号ＳＳ２である。
　（１０）は、パルス発生回路５８から発生されるスイッチ６５の切り換えパルスＰＳＷ２である。０の部分がＳＮ２に、また１の部分がＳＳ２に対応している。
　（１１）は、スイッチ回路６５の出力信号ＳＣＡである。ＳＣＡもノイズ部分ｐと信号部分ｑとから構成されている。また、入力信号ＳＮＳに対しＤＧにより設定されたゲイン倍増幅されている。

　図６の例においては、回路ゲインを４つのスイッチ回路と４つのコンデンサで可変しているが、これは必要に応じて増減可能である。例えば２５６ステップに切り換える必要が有れば、８個のスイッチ回路と８個のコンデンサとで構成できる。また、ＰＮ３，ＰＮ４，ＰＳ３，ＰＳ４，ＰＳＷ２のパルスはパルス発生回路を用いずに、前述の同期パルス発生回路から直接発生しても良い。

　図６の構成では、図４と同様に要素部品として、スイッチ回路、コンデンサ、バッファアンプ、反転アンプ、パルス発生回路が用いられているが、これらの要素部品はＭＯＳトランジスタを用いると大変容易に実現することができる。従って、図６の構成をＭＯＳトランジスタで構成すると、ＭＯＳトランジスタの特性である低消費電力、高集積度という特徴を十分に生かし、装置の小型、低消費電力化が可能になる。また。図６の構成では、ノイズ部分のアンプと信号部分のアンプが全く対照的に構成されており、さらに出力においてこれを切り換え、同時に次段に渡す構成のため、実質的に信号からノイズが減算されてＳ／Ｎが向上する。

　またさらに、アンプの利得はコンデンサの比率で定まるため、ＩＣ化した際に、各回路の定数が絶対精度と比較して相対精度が非常に高いという特性とよくマッチしており、また、コンデンサの容量比はほぼ機械寸法で定まるため、抵抗比を用いた場合と比較してもさらに精度の高い回路を実現することができる。さらに、反転アンプの利得の回路全体による影響は非常に少なく、これもＩＣ化する際にアンプの利得がバラつきやすい欠点を補うことができる。

　また、可変ゲインアンプの利得の設定が直接ディジタル信号で行えるため、大量生産時の個々のばらつきや温度変動などが非常に少なく、また、マイクロコンピュータなどのディジタル回路で直接制御可能なため利得調整用のＤＡコンバータを必要としない。

　図８はＡＤコンバータ１４の構成例である。
　７０〜７４は抵抗、７５〜７８はコンデンサ、７９〜８２はスイッチ回路、８３〜８６はコンパレータ、８７、８８は基準電圧、８９はエンコーダ、９０はＤ型フリップフロップである。なお、図８においては説明の簡略化のため一部のみを示しているが、実際の回路では、ｎビットのディジタル出力を得るために２のｎ乗個の抵抗と、２のｎ乗−１個のコンデンサ、コンパレータ、スイッチ回路が必要である。

　入力信号ＳＣＡはコンデンサ７５〜７８に加えられる。コンデンサ７５〜７８の他方の電極には、スイッチ回路７９〜８２とコンパレータ８３〜８６の一方の入力端子とが接続されている。コンパレータ８３〜８６の他方の入力端子は抵抗７０〜７４により構成される分圧器の各タップに接続されている。この分圧器の上端の抵抗７０の他方の端子には基準電圧８７のＶｔが、また、この分圧器の下端の抵抗７４の他方の端子には基準電圧８８のＶｂが接続されている。スイッチ回路７９〜８２の他方の端子は、この基準電圧Ｖｂに接続されている。さらに、スイッチ回路７９〜８２の制御端子にはＰａｄ１パルスが加えられている。このＰａｄ１は入力信号ＳＣＡのノイズ部分に対応する部分に対応するパルスである。

　コンパレータ８３〜８６の出力はエンコーダ８９に入力される。エンコーダ８９では入力データを下位側から比べて、１から０に変化する部分に対応する２進数を出力する。エンコーダ８９の出力はＤ型フリップフロップ９０のＤ端子に接続されている。Ｄ型フリップフロップ９０のクロック端子にはＰａｄ２パルスが加えられている。このＰａｄ２の立ち上がり時のデータをＤ型フリップフロップ９０はＳａｄ２として出力する。

　動作としては、まずスイッチ回路８１がオフの時に入力信号ＳＣＡのノイズ部分が入力される。その後スイッチ回路がＰａｄ１によりオンした時、ＳＣＡのノイズ部分の電圧をＶｓｃａｎとすると、コンデンサ７５〜７８には　Ｖｓｃａｎ−Ｖｂ　という電圧が充電される。次にスイッチ回路が再度オフし、ＳＣＡの信号部分が入力されるとコンパレータのコンデンサ側の入力端子の電圧は、ＳＣＡの信号部分の電圧をＶｓｃａｓとすると　Ｖｓｃａｓ−Ｖｓｃａｎ＋Ｖｂになる。

　一方、コンパレータの他方の入力端子の電圧は、そのコンパレータが下からｍ番目とすると
　Ｖｂ＋ｍ＊Ｖａ
　但し、Ｖａ＝（Ｖｔ−Ｖｂ）／２ⁿ
　従ってコンパレータの２つの入力電圧の差

　（Ｖｓｃａｓ−Ｖｓｃａｎ＋Ｖｂ）−（Ｖｂ＋ｍ＊Ｖａ）
　＝（Ｖｓｃａｓ−Ｖｓｃａｎ）−ｍ＊Ｖａ　　　　　　　　　………（３）
の符号によって各コンパレータの出力が決まる。この式（３）に表されているように、コンパレータの出力は、ＳＣＡの信号レベルとノイズとの差と基準電圧のみによって出力が決まるため、温度によるＤＣドリフトや低周波ノイズ、電源電圧変動などの影響を受けない。また、入力信号ＳＣＡのノイズ部分と信号部分に共通に含まれるノイズもキャンセルされるため、ＳＮ比の改善が可能である。エンコーダ８９はこれらのコンパレータの出力を受けて、前述のように１から０に切り換わる所に対応する２進コードを出力する。

　図９は図８のＡＤコンパレータ１４の動作説明図である。
　図９において、（１）は入力信号ＳＣＡである。図７の（１１）に示されるようにノイズ部分ｐと信号部分ｑとにより構成されている。
　（２）は、Ｐａｄ１を示す。ＳＣＡのノイズ部分に対応するタイミングでパルスが発生する。
　（３）は、各コンパレータの入力信号である。Ｐａｄ１によりＳＣＡのｐの部分がＶｂの電圧になっている。
　（４）は、あるコンパレータの出力信号である。このコンパレータの（３）の入力の他方の入力には（３）中Ｖｘで示されている電圧が加わっている。従って、（３）の信号の電圧がＶｘを越えた場合、（４）の信号が１になっている。

　（５）は、エンコーダ８９の出力である。入力信号Ｓｃａに対応したディジタル信号が得られている。
　（６）は、Ｐａｄ２を示す。（５）の信号のうち、ＳＣＡの信号部分に対応するディジタル信号を取り出すタイミングのパルスである。
　（７）は、Ｄ型フリップフロップ９０の出力Ｓａｄである。（５）のうち信号部分に対応するディジタル信号のみが取り出されている。

　図８の構成では、フラッシュ型のＡＤコンバータを構成したが、ハーフフラッシュと呼ばれる構成も可能である。例えば８ビットの出力を得るために、４ビットのフラッシュ型のＡＤコンバータ２個と４ビットのＤＡコンバータと、信号遅延回路及び減算回路とを用いればハーフフラッシュ型のＡＤコンバータを構成できることはよく知られている。この際にも、上述の２つのＡＤコンバータを図８の構成にすることが可能である。

　図８の構成では、図４と同様に要素部品として、スイッチ回路、コンデンサ、コンパレータ等が用いられているが、これらの要素部品はＭＯＳトランジスタを用いると大変容易に実現することができる。従って、図８の構成をＭＯＳトランジスタで構成すると、ＭＯＳトランジスタの特性である低消費電力、高集積度という特徴を十分に生かし、装置の小型、低消費電力化が可能になる。

　また、図６の構成では、ノイズ部分のアンプと信号部分のアンプが全く対照的に構成されており、さらに出力においてこれを切り換え、同時に次段に渡す構成のため、実質的に信号からノイズが減算されて、Ｓ／Ｎが向上する。またさらに、アンプの利得はコンデンサの比率で定まるため、ＩＣ化した際に各回路の定数が絶対精度と比較して相対精度が非常に高いという特性とよくマッチしており、また、コンデンサの容量比は、ほぼ機械寸法で定まるため、抵抗比を用いた場合と比較してもさらに精度の高い回路を実現することができる。さらに、反転アンプの利得の回路全体に与える影響は非常に少なく、これもＩＣ化する際にアンプの利得がバラつきやすい欠点を補うことができる。

本発明の第１の実施形態を示すブロック図である。図１のディジタル化回路の構成例を示すブロック図である。図２のディジタル化回路の動作説明のためのタイミングチャートである。図２のディジタル化回路におけるサンプルアンドホールド回路の構成例を示す構成図である。図４の動作説明のためのタイミングチャートである。図２のディジタル化回路におけるクランプ型アンプの構成例を示す構成図である。図６のクランプ型アンプ動作説明のためのタイミングチャートである。図２のディジタル化回路におけるＡＤコンバータの構成例を示す構成図である。図８のＡＤコンバータの動作説明のためのタイミングチャートである。

符号の説明

　２　撮像素子
　３　ディジタル化回路
　４　ディジタル処理回路
　１０，１１　サンプルアンドホールド回路
　１３　クランプ型アンプ
　１４　ＡＤコンバータ

Claims

　入力された信号をサンプルアンドホールドするサンプルアンドホールド回路と、
　前記サンプルアンドホールド回路からの信号を可変増幅する複数のスイッチを有するゲイン可変アンプと、
　前記ゲイン可変アンプからの信号をディジタル信号に変換するＡＤコンバータとを有し、
　前記ゲイン可変アンプは、共通の端子から入力された共通のパルスに基づき、異なるタイミングで前記複数のスイッチを制御する複数のパルスを生成する回路を含み、
　前記サンプルアンドホールド回路、前記ゲイン可変アンプ及び前記ＡＤコンバータは、単一の半導体集積回路で構成されていることを特徴とするディジタル化回路。
　前記ゲイン可変アンプは、アンプと、前記アンプの入力部に直列に接続された第１の容量と、前記アンプの入力部と出力部との間に前記アンプに対して並列に接続された第２の容量と、前記第１の容量と前記第２の容量との容量比を変えるためのゲイン設定信号を伝える配線とを含むことを特徴とする請求項１記載のディジタル化回路。
　請求項１又は２に記載のディジタル化回路と、所定の画素数を有し被写体の光学像を電気的な信号に変換して出力する撮像素子と、単一の半導体集積回路で構成され、前記ディジタル化回路から得られる前記ディジタル信号に、色分離、ガンマ補正、及び輪郭強調の少なくとも１つの処理を施すディジタル処理回路とを有することを特徴とする撮像装置。