【０００１】
【発明の属する技術分野】
本発明は、半導体基板の製造方法及び半導体装置に関し、より詳細には、ＳｉＧｅ膜を備えることにより歪を導入した高品質かつ高性能な半導体基板の製造方法及びこれを利用した半導体装置に関する。
【０００２】
【従来の技術】
従来、チャネル領域を通過する電子や正孔の移動度を向上する目的でＳｉ基板上に歪ＳｉＧｅ膜を仮想格子状に形成し、Ｓｉ基板との格子定数の不整合によるこのＳｉＧｅ膜の歪をミスフィット転位の導入により緩和したのちに、キャップ層としてＳｉ膜を形成する方法が知られている。このＳｉ膜は、より格子定数の大きいＳｉＧｅ膜に引っ張られることにより歪が生じ、これによりバンド構造が変化し、キャリアの移動度を向上させる。
ＳｉＧｅ膜の歪を緩和する方法としては、ＳｉＧｅ膜を数μｍの厚さで成膜し、ＳｉＧｅ膜の歪弾性エネルギーを増大させることにより格子緩和する方法が知られている。例えばＹ．Ｊ．Ｍｉｉらは、論文Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ５９（１３）， １６１１（１９９１）において、ＳｉＧｅ膜中のＧｅ濃度を徐々に増加し、約１μｍの濃度傾斜ＳｉＧｅ膜を形成することによるＳｉＧｅ膜の歪緩和を発表している。
【０００３】
また、薄膜のＳｉＧｅ膜の歪を緩和する方法として、水素などのイオン注入を行ったのちに高温でアニールすることにより、Ｓｉ基板内の欠陥層にできた積層欠陥がすべりを起こし、ＳｉＧｅ膜／Ｓｉ基板界面でミスフィット転位を発生させる方法が知られている。例えばＤ．Ｍ．Ｆｏｌｌｓｔａｅｄｔらは、論文Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ６９（１４）， ２０５９（１９９６）で、Ｈｅイオン注入による歪緩和を、Ｈ．Ｔｒｉｎｋａｕｓらは、論文Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ７６（２４）， ３５５２（２０００）で、Ｈイオン注入による歪緩和を発表している。
【０００４】
【発明が解決しようとする課題】
しかし、ＳｉＧｅ膜を数μｍの厚さまで成膜する方法では、完全に格子整合した状態を保てる最大膜厚である臨界膜厚を超えてしまうため、ＳｉＧｅ膜中に非常に多くの欠陥が発生する。また、ＳｉＧｅ膜は、歪を自己緩和しながら成長するため、ＳｉＧｅ膜表面にクロスハッチと呼ばれる数十μｍピッチの筋状の凹凸が発生する。したがって、ＳｉＧｅ膜表面を平坦化することが必要となり、製造工程が煩雑になるという課題がある。
【０００５】
一方、水素などのイオン注入を行う方法では、例えば、図８に示すように、上記のＳｉＧｅ膜を数μｍ厚まで成長させる方法よりは少ないものの、終端されないミスフィット転位８から貫通転位９が発生する。この貫通転位９は、エネルギー的に安定するために、ＳｉＧｅ膜の（１ １ １）面１０上を通ってＳｉＧｅ膜２の表面に達する。これにより、この基板を用いて素子を形成した時に接合リーク電流を増大させるという課題がある。
【０００６】
本発明は、上記課題に鑑みなされたものであり、半導体基板上に形成されたＳｉＧｅ膜において、高い緩和率を実現し、かつＳｉＧｅ膜内の貫通転位密度を最大限に抑制することができる半導体基板の製造方法及びそれを利用した半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明によれば、表面にシリコン層を有する基板上に、ＳｉＧｅ膜を形成し、該ＳｉＧｅ膜上に格子状の溝を有するマスクパターンを形成し、該マスクパターンをとおして基板にイオン注入し、熱処理を行う半導体基板の製造方法が提供される。
また、本発明によれば、上記で得られた半導体基板の半導体膜を活性層として用いてなる半導体装置が提供される。
【０００８】
【発明の実施の形態】
本発明の半導体基板の製造方法においては、まず、表面にシリコン層を有する基板上に、ＳｉＧｅ膜を形成する。
表面がシリコン層からなる基板とは、アモルファス、マイクロクリスタル、単結晶、多結晶、これらの結晶状態の２種類以上が混在するシリコン基板又はこれらのシリコン層を表面に有する、いわゆるＳＯＩ基板が含まれる。なかでも、単結晶シリコン基板が好ましい。なお、ＳＯＩ基板を用いる場合は、表面シリコン層の膜厚が、表面シリコン層内に存在するイオン注入のピーク位置とＳｉＧｅ膜／シリコン層界面との距離よりも厚いことが必要であるため、この距離の２倍程度の膜厚を有する表面シリコン層を用いることが好ましい。
【０００９】
ＳｉＧｅ膜は、公知の方法、例えば、ＣＶＤ法、スパッタ法、真空蒸着法、ＭＥＢ法等の種々の方法により形成することができる。なかでも、ＣＶＤ法によるエピタキシャル成長法により形成することが好ましい。この場合の成膜条件は、当該分野で公知の条件を選択することができ、特に、成膜温度は、例えば、４００〜９００℃、好ましくは４００〜６５０℃程度が適当である。具体的には、以下の範囲のＧｅの濃度を有するＳｉＧｅ膜を形成する場合、例えば、３０ａｔｏｍ％のＧｅ濃度のＳｉＧｅ膜を成長させる場合、成膜温度は５００℃以下が好ましい。このＳｉＧｅ膜においては、Ｇｅの濃度は特に限定されるものではないが、例えば、１０〜５０ａｔｏｍ％程度、好ましくは１０〜４０ａｔｏｍ％、より好ましくは２０〜３０ａｔｏｍ％が挙げられる。ＳｉＧｅ膜の膜厚は、後の歪み緩和アニール工程で発生するＳｉＧｅ膜とシリコン基板１との界面のすべり転位が、その上に形成するであろう半導体装置、例えばＭＯＳＦＥＴに悪影響を及ぼさないようにするために、厚膜であることが好ましい。厚膜とする手法としては、一般的に成長温度を下げることが有効である。一方、基板上にＳｉＧｅ膜を堆積した時、ＳｉＧｅ膜の格子歪み緩和が生じるような膜厚、すなわち臨界膜厚よりも薄いことが好ましい。具体的には、５０〜５００ｎｍ程度が挙げられ、さらに１００〜５００ｎｍ程度が適当である。特に、後工程においてＰＮ接合を形成することを考慮すると、ＳｉＧｅ膜の膜厚は３００ｎｍ以上が好ましい。なお、Ｇｅの濃度は、膜厚方向及び層表面方向（面内方向）に連続的又は段階的に傾斜して変化していてもよいが、均一であることが好ましい。また、このＳｉＧｅ膜は、Ｇｅの濃度が同一の又は異なる複数の積層膜として形成してもよい。
【００１０】
ＳｉＧｅ膜を形成した後、マスクパターンを形成する前に、ＳｉＧｅ膜上に保護膜を形成してもよい。保護膜は、後述するイオン注入からＳｉＧｅ膜表面を保護する機能を有する限り、どのような材料で形成されてもよい。例えば、シリコン酸化膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜）、シリコン窒化膜、シリコン酸化窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等の単層膜又は積層膜が挙げられる。なかでも、酸化膜、窒化膜又は酸化窒化膜が好ましい。保護膜の膜厚は、ＳｉＧｅ膜の膜厚、後述するイオン注入におけるイオン種、加速エネルギー等により、適宜調整することができ、例えば、５〜１００ｎｍ程度が挙げられる。保護膜は、ＣＶＤ法、熱酸化法、スパッタ法、蒸着法、ゾルゲル法、スピンコート法等の種々の方法により形成することができる。
【００１１】
保護膜を形成することにより、イオン注入時にＳｉＧｅ膜へコンタミが侵入することを防ぐことができると同時に、保護膜がなく、ＳｉＧｅ膜厚も薄い条件でイオン注入機の装置仕様限界以下の低加速エネルギーが要求される場合でも、保護膜の膜厚を調整することで、ＳｉＧｅ膜／シリコン層（基板）へ浅く注入することができる。その結果、非常に薄い膜厚のＳｉＧｅ膜であってもミスフィット転位を確実に終端させ、貫通転位を発生させずに歪ＳｉＧｅ膜を格子緩和することができる。
【００１２】
次いで、ＳｉＧｅ膜上にマスクパターンを形成する。ここでのマスクパターンは、フォトレジスト又は絶縁膜（熱酸化膜、低温酸化膜：ＬＴＯ膜等、高温酸化膜：ＨＴＯ膜等のシリコン酸化膜；シリコン窒化膜、ＳＯＧ膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜等）の単層膜又は積層膜等によって形成することができる。なかでも、フォトレジスト又は酸化膜により形成することが好ましい。マスクパターンは、フォトレジストの場合には、公知のフォトリソグラフィ工程によって所定の形状に形成することができる。酸化膜等の場合には、酸化膜をＳｉＧｅ膜上に形成した後、その上に、公知のフォトリソグラフィ工程によって所定形状のレジストパターンを形成し、このレジストパターンをマスクとして用いて、ＲＩＥ法等のドライエッチング又はウェットエッチング等により、酸化膜等をパターニングして形成することができる。特に、酸化膜は、イオン注入エネルギーが高く、フォトレジストを厚く塗布する必要がある場合や、微細でパターンピッチの狭い格子状溝が必要な場合などで、フォトレジストのアスペクト比が高くなりすぎ、レジストパターンが倒壊するためにフォトレジスト膜厚が必要な厚さに成膜できない場合などに有効である。
【００１３】
マスクパターンは、格子状の溝を有している。ここでの溝は底部を有するものであってもよい、例えば、格子状に凹凸を有するような形状又は部分的に膜厚が異なるような形状であってもよいが、底部がない貫通した溝であることが好ましい。また、格子状に溝を有するとは、縦及び横方向に縞状にレジストが配置しない領域を有しており、レジストがほぼ正方形で均等に配置しているような形状のほか、いわゆる市松模様を構成するようにレジストが配置する領域と配置しない領域とが縦及び横方向に交互に配列する形状、さらには、レジストが配置する領域が円形；三角形、四角形、六角形、八角形等の多角形等、好ましくは正多角形等である網目状の溝を有するような形状であってもよい。なかでも、レジストが配置した領域が正方形で、縦及び横に垂直に交わる溝を有する形状が好ましい。特に、格子状の溝の幅は、例えば、５０〜１０００ｎｍ程度、溝の間隔は、５０〜２０００ｎｍ程度が適当である。特に、格子状の溝の形成方向は、例えば、シリコン層（基板）が（１００）面である場合には、一方向の溝の方向が＜１１０＞方向に平行、他方向の溝の方向が＜１１０＞方向に垂直であることが好ましい。これにより、ミスフィットが延びる方向とイオン注入される方向とを一致させることができるため、より確実にミスフィット転位を終端させることができる。
【００１４】
マスクパターンの膜厚は、特に限定されるものではなく、後述するイオン注入の条件、マスクパターンの材料によって適宜調整することができるが、後述するようにマスクパターンの溝からのみ所望の領域にイオン注入することができるように設定することが必要であり、例えば、１００〜１０００ｎｍ程度が適当である。
【００１５】
続いて、上記のようなマスクパターンをとおして基板にイオン注入し、熱処理を行う。イオン注入は、基板として用いるシリコンの表面に結晶欠陥を導入し得る元素、イオン注入後のアニールにおいて、シリコン基板中にマイクロキャビティーを形成し得る元素等を用いて行うことが適当であり、例えば、水素、希ガス類元素及び３族、４族、５族元素からなる群から選択することができる。具体的には、水素、ヘリウム、ネオン、リン、砒素、ボロン、シリコン、炭素、ゲルマニウム等が挙げられ、なかでも、水素が好ましい。イオン注入の加速エネルギーは、用いるイオン種、ＳｉＧｅ膜の膜厚、マスクパターンの膜厚等によって適宜調整することができる。例えば、マスクパターンで覆われている領域においては、イオンがＳｉＧｅ膜や基板に注入されず、一方、マスクパターンで覆われていない領域においては、ＳｉＧｅ膜／基板界面のシリコン基板側に注入ピークがくるような加速エネルギーを選択して行うことが必要である。さらに具体的には、界面から、基板側に７０ｎｍ程度以上深い位置（好ましくは３０〜８０ｎｍ程度の位置）にピークがくるように設定することが、ＳｉＧｅ膜中の欠陥抑制及びＳｉＧｅ膜の薄膜化防止のために望ましい。例えば、２０〜１５０ｋｅＶ程度、好ましくは３０〜３５ｋｅＶ程度の注入エネルギーが挙げられ、より具体的には、ＳｉＧｅ膜の膜厚が２００ｎｍ程度の場合で、水素を用いる場合には、１８〜２５ｋｅＶ程度が挙げられる。ドーズは、例えば、２×１０１６ｃｍ−２程度以下のドーズが挙げられる。
【００１６】
熱処理は、例えば、炉アニール、ランプアニール等が挙げられ、不活性ガス雰囲気（アルゴン等）、大気雰囲気、窒素ガス雰囲気、酸素ガス雰囲気、水素ガス雰囲気等下で、６００〜９００℃の温度範囲で、１０〜３０分間程度行うことができる。
これにより、イオン注入された元素が注入ピーク付近で微小な空孔を形成し、それによって発生した積層欠陥が（１ １ １）面上をすべりＳｉＧｅ膜／シリコン層（基板）界面でミスフィット転位になることで格子緩和が起こる。なお、ミスフィット転位は、ウェハ全面にわたって格子状に形成され、このミスフィット転位は格子パターンに沿ってループを形成し、あるいはウェハ端まで達することで確実に終端される。終端されたミスフィット転位からはＳｉＧｅ膜を貫いて表面に達する貫通転位は発生せず、貫通転位を抑制したまま歪ＳｉＧｅ膜を格子緩和することができる。
【００１７】
なお、本発明においては、上記のようにイオン注入して、マスクパターンを除去した後に、さらに、その上に、第２のＳｉＧｅ膜を形成し、最終的に、ＳｉＧｅ膜を複数の積層膜として形成してもよい。この第２のＳｉＧｅ膜は、Ｇｅの濃度が同一の又は異なる複数の積層膜として形成してもよい。
【００１８】
また、第２のＳｉＧｅ膜を形成せずに上記で形成したＳｉＧｅ膜上に、あるいは第２のＳｉＧｅ膜の上に、格子歪をもつ半導体膜を形成することが好ましい。半導体層は、シリコンと同様のダイヤモンド構造を有するものであれば特に限定されるものではなく、例えば、Ｓｉ、ＳｉＣ又は上記ＳｉＧｅ膜よりもＧｅ濃度が低いＳｉＧｅ膜等が挙げられる。なかでも、シリコン膜が好ましい。ＳｉＣにおけるＣ濃度は、特に限定されるものではなく、例えば、０．１〜７ａｔｏｍ％程度が挙げられる。また、ＳｉＧｅ膜におけるＧｅ濃度は、１０ａｔｏｍ％程度以下が適当である。半導体膜は、ＳｉＧｅ膜と同様の方法で形成することができ、例えば、成長ガスを切り替えて、ＳｉＧｅ膜に引き続いて、同一装置内で形成することが好ましい。これにより、ＳｉＧｅ膜の表面の酸素等の汚染を低減することができる。この場合の基板温度は、４００〜６５０℃程度が好ましい。半導体膜の膜厚は、後の半導体装置の製造工程での膜減り及びＳｉＧｅ膜からのＧｅの拡散等を考慮して、厚膜であることが好ましいが、一方、ＳｉＧｅ膜の歪み緩和工程後に発生する半導体膜の引っ張り歪みによる欠陥発生を抑制するため、臨界膜厚以下の膜厚で形成することが好ましい。なお、ＳｉＧｅ膜のゲルマニウム濃度が高いほど薄く、後に行うであろう半導体装置の製造プロセスにおける熱処理温度が高いほど薄くすることが好ましい。膜厚は、具体的には、１〜１００ｎｍ程度、より好ましくは５〜３０ｎｍ程度であるが、特に、３０ａｔｏｍ％のＧｅ濃度のＳｉＧｅ膜の上に形成する場合には、その膜厚は２０ｎｍ程度以下、２０ａｔｏｍ％のＧｅ濃度の場合には５０ｎｍ程度以下が適当である。なお、この半導体膜は、組成が同一の又は異なる複数の積層膜として形成してもよい。
これにより、良質で十分な歪をもつ歪半導体膜を得ることができ、得られた基板を用いて半導体装置を形成する場合には、目標とするキャリアの移動度向上を達成することができる。
【００１９】
このようにして得られた半導体基板の半導体膜を活性層として用いて、半導体装置を形成することができる。半導体装置は、公知の方法により形成することができ、例えば、半導体膜上に、ゲート絶縁膜、ゲート電極を形成した後、イオン注入によりソース／ドレイン領域を形成することにより、形成することができる。また、この半導体装置は、ＬＤＤ構造、ＤＤＤ構造を有していてもよい。これにより、電気的特性の優れた半導体装置を得ることができる。
以下、図面を参照して、本発明の半導体基板の製造方法及び半導体装置の実施の形態について詳細に説明する。
【００２０】
実施の形態１
まず、前処理として、５％の希フッ酸にて表面の自然酸化膜の除去を行ない、（１００）面を有するシリコン基板１を準備した。このシリコン基板１上に、図１（ａ）に示したように、低圧気相成長（ＬＰ−ＣＶＤ）装置を用い、ゲルマン（ＧｅＨ４）とシラン（ＳｉＨ４）とを原料に、Ｇｅ濃度３０％のＳｉＧｅ膜２を仮想格子状に、膜厚１５０ｎｍになるまで５００℃にて、エピタキシャル成長させる。
【００２１】
次に、図１（ｂ）に示すように、フォトレジストをシリコン基板１上全面に、膜厚５００ｎｍでスピンコートし、ｉ線ステッパにより、格子状のパターンを有するフォトマスクを用いて露光し、アルカリ現像液で現像することで、シリコン基板１上全面に、格子状の溝を有するマスクパターン３を形成する。なお、このマスクパターン３の平面図を図２に示す。このマスクパターン３の溝は、一方向が＜１１０＞方向に平行に、他の方向が＜１１０＞方向に垂直に配置されるように、シリコン基板上に形成されている。
このパターンをマスクとして用いて、図１（ｃ）に示すように、注入エネルギー１８ｋｅＶ、ドーズ３×１０１６ｃｍ−２、チルト角７°の条件にて水素イオン４を注入する。
【００２２】
この注入条件でのイオン注入により、注入ピークが、マスクパターン３で被覆されていない領域では、ＳｉＧｅ膜２／シリコン基板１界面の基板側７０ｎｍの位置に、マスクパターン３で被覆されている領域では、マスクパターン３の膜厚の中央付近に、それぞれくるように設定されており、マスクパターン３で被覆されている領域では水素イオン４がＳｉＧｅ膜２やシリコン基板１へ達することはない。
【００２３】
その後、図１（ｄ）に示すように、シリコン基板１上のレジストを除去し、窒素ガス雰囲気のアニール装置で８００℃にて１０分間、熱処理を行う。これにより、マスクパターン３で被覆されていなかった領域においてシリコン基板１中に注入された水素イオンの注入ピーク近傍にマイクロキャビティー６と呼ばれる１０ｎｍ程度の直径を有する微小の空孔が発生する。この空孔によって積層欠陥が発生し、この積層欠陥がすべりを起こすことにより、ＳｉＧｅ膜２／シリコン基板１界面にミスフィット転位８を発生させて、ＳｉＧｅ膜２の格子緩和が起こる。
【００２４】
この条件で歪緩和したＳｉＧｅ膜２の（−２ −２ ４）面をＸＲＤ（Ｘ線回折法）を用いて解析すると、ＳｉＧｅ膜２の歪緩和率は７８．３％と、十分に緩和していた、また結晶性も良好であった。
この際のミスフィット転位８の模式図を図３（ａ）に示す。従来技術の模式図（図８）と比較し、ミスフィット転位８は終端しており、その貫通転位の発生が抑制されることが分かる。ミスフィット転位８は、ウェハ全面で見た場合、図３（ｂ）のようにウェハ端まで達するか、図３（ｃ）のように格子状のループを形成することで確実に終端することになる。
【００２５】
また、図４は刀状転位１３が発生することで格子歪緩和している状態のＳｉＧｅ膜２とシリコン基板１界面での原子配列状態を＜１１０＞方向から見た模式図を示す。この場合、ミスフィットの形成される方向は、紙面に対し垂直方向となる。したがって、マスクパターン３における溝の方向は、シリコン基板１として（１００）面を用いた場合においては、＜１１０＞方向とすることで、ミスフィット転移８が延びる方向と一致させることができるため、ミスフィット転位８を終端させることができる。
【００２６】
次いで、図５（ａ）に示すように、この歪緩和ＳｉＧｅ膜２／シリコン基板１上に、Ｇｅ濃度３０％の第２のＳｉＧｅ膜１８を、膜厚３００ｎｍまで仮想格子状にエキタキシャル成長させる。
これにより、ＳｉＧｅ膜は合計で４５７ｎｍとなり、例えば、この基板を用いて、電源電圧が高い条件のＣＭＯＳデバイスを形成し、動作させても、ＣＭＯＳデバイスの空乏層の広がりが、ミスフィット転位が存在するＳｉＧｅ膜２とシリコン基板１との界面に到達することはなく、接合リーク電流の発生を防止することができる。
【００２７】
続いて、図５（ｂ）に示すように、キャリアの通過するチャネル領域として、ＳｉＧｅ膜１８上にシリコン膜１９を仮想格子状に、膜厚２０ｎｍまでエピタキシャル成長させる。
この後、ゲート絶縁膜、ゲート電極を公知の方法で形成し、イオン注入によりソース／ドレイン領域を形成することにより、半導体装置を形成することができる。
このようにして得られた半導体基板のシリコン膜１９は、より格子定数の大きい歪緩和ＳｉＧｅ膜１８と格子整合し、引っ張り歪をもつこととなり、得られた半導体装置においてはキャリアの移動度が向上する。
【００２８】
なお、上記の方法で得られた基板と、従来技術におけるウェハ全面に水素イオンを均一に注入し、アニール処理した歪緩和ＳｉＧｅ膜上に、上記と同様の条件でＳｉＧｅ膜を膜厚３００ｎｍに成長させ、その上にＳｉ層を膜厚２０ｎｍに成長させた半導体基板とを、位相差顕微鏡（Ｎｏｒｍａｒｓｋｉ顕微鏡）で比較した。その結果、従来の方法ではＳｉＧｅ膜／シリコン基板界面に発生したミスフィット転位が確実には終端されず、基板表面まで貫通転位２１が数多く達しているのが観察された。これに対し、上記方法で得られた基板では、表面に全く貫通転位が観察されなかった。
【００２９】
実施の形態２
実施の形態１と同様のシリコン基板１を準備し、図６（ａ）に示すように、このシリコン基板１上に、低圧気相成長装置を用いゲルマンとシランとを原料に、Ｇｅ濃度４０％のＳｉＧｅ膜２を仮想格子状に、８０ｎｍ膜厚になるまで５００℃にてエピタキシャル成長させる。このＳｉＧｅ膜２上に、保護膜７として低温酸化膜を５０ｎｍ膜厚になるまで成膜する。
【００３０】
次に、図６（ｂ）に示すように、実施の形態１と同様に、保護膜７上に、格子状の溝を有するマスクパターン３を形成する。
続いて、図６（ｃ）に示すように、注入エネルギー１０ｋｅＶ、ドーズ３×１０１６ｃｍ−２、チルト角７°の条件にて水素イオン４を注入する。
この注入条件でのイオン注入により、注入ピークが、マスクパターン３で被覆されていない領域では、ＳｉＧｅ膜２／シリコン基板１界面の基板側３０ｎｍの位置に、マスクパターン３で被覆されている領域では、パターン３の膜厚の上層付近に、それぞれくるように設定されており、マスクパターン３で被覆されている領域では水素イオンがＳｉＧｅ膜２やシリコン基板１へ達することはない。
【００３１】
その後、図６（ｄ）に示すように、シリコン基板１上のレジストを除去し、希ＨＦで酸化膜を除去した後に、窒素ガス雰囲気のアニール装置で８００℃にて１０分間、熱処理を行う。これにより、マスクパターン３で被覆されていなかった領域においてシリコン基板１中に注入された水素イオン４の注入ピーク近傍にマイクロキャビティー６と呼ばれる１０ｎｍ程度の直径を有する微小の空孔が発生する。この空孔によって積層欠陥が発生し、この積層欠陥がすべりを起こすことにより、ＳｉＧｅ膜２／シリコン基板１界面にミスフィット転位を発生させて、ＳｉＧｅ膜２の格子緩和が起こる。
【００３２】
この実施の形態では、イオン注入の前に、保護膜を形成することで、イオン注入時のコンタミ混入を防ぐことができる。さらに、水素イオンを注入しようとするとき、現行のイオン注入機の装置仕様では加速電圧５ｋｅＶ程度が下限であり、加速電圧５ｋｅＶで保護膜を形成せずに、比較的薄い膜厚、例えば２５ｎｍのＳｉＧｅ膜に水素イオンを注入し、アニールしても注入ピーク位置が深くなりすぎて十分には緩和しないという問題があるが、保護膜の膜厚を厚くすることで注入ピーク位置を制御することができ、非常に薄いＳｉＧｅ膜でも現行のイオン注入機で容易に注入位置を制御して、その結果、歪み緩和を行うことができる。
【００３３】
実施の形態３
シリコン基板を用いる代わりに、表面層が膜厚１００ｎｍ程度の単結晶シリコン層からなるＳＯＩ基板を用いて、実施の形態１及び２と同様に半導体基板を完成させた。
このような基板によっても、実施の形態１と同様の効果が得られる。
【００３４】
実施の形態４
ここでは、図７に示す半導体装置を形成する。
実施の形態１と同様のシリコン基板１上に、Ｇｅ濃度３０％の第１のＳｉＧｅ膜２を仮想格子状に１５０ｎｍ膜厚になるまで５００℃にてエピタキシャル成長させ、第１のＳｉＧｅ膜２上に、保護膜（図示せず）として２０ｎｍ膜厚の酸化膜を形成し、その上に、格子状の溝を有するマスクパターン（図示せず）を形成し、このマスクパターンをマスクとして用いて、実施の形態１と同様に、水素イオン注入を行い、アニール処理を行なう。
マスクパターンを除去し、洗浄した後、十分に歪緩和したＳｉＧｅ膜２上にＧｅ濃度３０％の第２のＳｉＧｅ膜１８を３００ｎｍ成膜させ、さらにその上にシリコン膜１９を仮想格子状に２０ｎｍ膜厚になるまで成長させる。
【００３５】
このようにして形成された基板を用いて、公知の方法でＰＭＯＳを形成した。ＰＭＯＳは、シリコン膜１９上にゲート酸化膜２１を介して、サイドウォール２４を有するゲート電極２０が形成されている。シリコン膜１９及び第２のＳｉＧｅ膜１８には、ソース領域２２及びドレイン領域２３が形成されている。
このように、歪Ｓｉ／ＳｉＧｅ膜／Ｓｉ基板は、ＳｉＧｅ膜が十分に格子緩和されており、それによりシリコン膜に引っ張り歪が発生しているため、ＰＭＯＳトランジスタのＩｄ−Ｖｄ特性は、通常のシリコン基板上に形成したＰＭＯＳに比べ、ドレイン電流が増加しており、また、相互コンダクタンス特性であるＧｍ−Ｖｇ特性においてもＧｍの最大値が大きくなっていた。よって、キャリア（ここでは正孔）の移動度が上昇していることが確認できた。
【００３６】
【発明の効果】
本発明によれば、格子状の溝を有するマスクパターンを用いて、基板にイオン注入することにより、ＳｉＧｅ膜とシリコン層（基板）との界面に、確実に終端されたミスフィット転位を形成することが可能となる。これにより、リーク電流の原因となる貫通転位が低減された良質な結晶性と十分な緩和率とを備える歪緩和ＳｉＧｅ膜を形成することができる。
また、上記のような半導体基板上に半導体層を形成した基板を用いて半導体装置を形成することにより、従来のシリコン基板に比べ、キャリアの移動度が向上した半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の半導体基板の製造方法を説明するための概略断面製造工程図である。
【図２】本発明の半導体基板の製造方法で使用されるマスクパターンの平面図である。
【図３】本発明の半導体基板の製造方法によって半導体基板におけるミスフィット転位から発生した貫通転位を説明するための図及びミスフィット転位がウェハ端まで達するか、ループを形成することで確実に終端することを示した模式図である。
【図４】本発明の半導体基板の製造方法において、刃状転位が発生し格子緩和している状態のＳｉＧｅ膜とシリコン基板との界面の原子配列状態を＜１１０＞方向から見た模式図である。
【図５】図１に続く概略断面製造工程図である。
【図６】本発明の別の半導体基板の製造方法を説明するための概略断面製造工程図である。
【図７】本発明の半導体基板の製造方法で得られた基板を用いて作製したＭＯＳＦＥＴを示す要部の概略断面図である。
【図８】従来技術における終端されていないミスフィット転位から貫通転位が発生する様子を示した模式図である。
【符号の説明】
１ シリコン基板
２ ＳｉＧｅ膜
３ マスクパターン
４ 水素イオン
６ マイクロキャビティー
７ 保護膜
８ ミスフィット転位
９ 貫通転位
１０ ＳｉＧｅ膜の（１１１）面
１１ Ｓｉ原子
１２ Ｇｅ原子
１３ 刀状転位
１８ 第２のＳｉＧｅ膜
１９ シリコン膜（半導体膜）
２０ ゲート電極
２１ ゲート参加膜
２２ ソース領域
２３ ドレイン領域
２４ サイドウォール[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor substrate and a semiconductor device, and more particularly, to a method for manufacturing a high-quality and high-performance semiconductor substrate in which a strain is introduced by providing a SiGe film, and a semiconductor device using the same.
[0002]
[Prior art]
Conventionally, a strained SiGe film is formed in a virtual lattice on a Si substrate for the purpose of improving the mobility of electrons and holes passing through a channel region, and the strain of the SiGe film due to a mismatch in lattice constant with the Si substrate is reduced. There is known a method of forming a Si film as a cap layer after relaxation by the introduction of misfit dislocations. The Si film is strained by being pulled by the SiGe film having a larger lattice constant, thereby changing a band structure and improving carrier mobility.
As a method of relaxing the strain of the SiGe film, a method of forming a SiGe film with a thickness of several μm and increasing the strain elastic energy of the SiGe film to relax the lattice is known. For example, Y. J. Mii et al., In Appl. {Phys. {Lett. No. 59 (13) and No. 1611 (1991) disclose strain relaxation of the SiGe film by gradually increasing the Ge concentration in the SiGe film to form a concentration gradient SiGe film of about 1 μm.
[0003]
Further, as a method of alleviating the strain of the thin SiGe film, annealing is performed at a high temperature after ion implantation of hydrogen or the like, so that stacking faults formed in a defect layer in the Si substrate cause slip, and the SiGe film / There is known a method of generating misfit dislocations at the Si substrate interface. For example, D. M. Follstaedt et al. Disclose in Appl. {Phys. {Lett. In # 69 (14) and # 2059 (1996), strain relaxation by He ion implantation was described in H. Trinkaus et al., In Appl. {Phys. {Lett. At $ 76 (24) and $ 3552 (2000), strain relaxation by H ion implantation was announced.
[0004]
[Problems to be solved by the invention]
However, the method of forming the SiGe film to a thickness of several μm exceeds the critical film thickness, which is the maximum film thickness capable of maintaining a completely lattice-matched state, so that a large number of defects occur in the SiGe film. . In addition, since the SiGe film grows while self-relaxing the strain, streak-like irregularities having a pitch of several tens of μm called a cross hatch are generated on the surface of the SiGe film. Therefore, it is necessary to planarize the surface of the SiGe film, and there is a problem that the manufacturing process becomes complicated.
[0005]
On the other hand, in the method of implanting ions such as hydrogen, as shown in FIG. 8, for example, threading dislocations 9 are generated from unterminated misfit dislocations 8 although they are less than the method of growing the above-mentioned SiGe film to a thickness of several μm. I do. The threading dislocations 9 reach the surface of the SiGe film 2 through the (1 1 1) plane 10 of the SiGe film in order to stabilize the energy. Accordingly, there is a problem that a junction leakage current is increased when an element is formed using this substrate.
[0006]
The present invention has been made in view of the above-described problems, and a semiconductor capable of achieving a high relaxation rate in a SiGe film formed on a semiconductor substrate and maximally suppressing threading dislocation density in the SiGe film. An object of the present invention is to provide a method of manufacturing a substrate and a semiconductor device using the same.
[0007]
[Means for Solving the Problems]
According to the present invention, an SiGe film is formed on a substrate having a silicon layer on the surface, a mask pattern having a lattice-like groove is formed on the SiGe film, and ions are implanted into the substrate through the mask pattern. And a method of manufacturing a semiconductor substrate that performs a heat treatment.
Further, according to the present invention, there is provided a semiconductor device using the semiconductor film of the semiconductor substrate obtained above as an active layer.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
In the method of manufacturing a semiconductor substrate according to the present invention, first, a SiGe film is formed on a substrate having a silicon layer on the surface.
The substrate having a surface made of a silicon layer includes a silicon substrate in which two or more kinds of amorphous state, microcrystal, single crystal, and polycrystal are mixed, or a so-called SOI substrate having these silicon layers on the surface. . Among them, a single crystal silicon substrate is preferable. When an SOI substrate is used, the thickness of the surface silicon layer needs to be larger than the distance between the peak position of ion implantation existing in the surface silicon layer and the interface between the SiGe film and the silicon layer. It is preferable to use a surface silicon layer having a thickness of about twice the distance.
[0009]
The SiGe film can be formed by a known method, for example, various methods such as a CVD method, a sputtering method, a vacuum evaporation method, and an MEB method. Especially, it is preferable to form by the epitaxial growth method by the CVD method. In this case, the film forming conditions can be selected from those known in the art. In particular, the film forming temperature is, for example, 400 to 900 ° C., preferably about 400 to 650 ° C. Specifically, when forming a SiGe film having a Ge concentration in the following range, for example, when growing a SiGe film having a Ge concentration of 30 atom%, the film forming temperature is preferably 500 ° C. or lower. In this SiGe film, the concentration of Ge is not particularly limited, but is, for example, about 10 to 50 atom%, preferably 10 to 40 atom%, and more preferably 20 to 30 atom%. The thickness of the SiGe film is determined so that the slip dislocation at the interface between the SiGe film and the silicon substrate 1 generated in the subsequent strain relaxation annealing step does not adversely affect a semiconductor device, for example, a MOSFET, to be formed thereon. For this purpose, it is preferable that the film be a thick film. As a method of forming a thick film, it is generally effective to lower the growth temperature. On the other hand, when the SiGe film is deposited on the substrate, it is preferable that the film thickness is smaller than the thickness at which the lattice distortion of the SiGe film occurs, that is, the critical film thickness. Specifically, about 50 to 500 nm is mentioned, and about 100 to 500 nm is more suitable. In particular, considering the formation of a PN junction in a later step, the thickness of the SiGe film is preferably 300 nm or more. The concentration of Ge may be changed continuously or in a stepwise manner in the film thickness direction and the layer surface direction (in-plane direction), but is preferably uniform. The SiGe film may be formed as a plurality of stacked films having the same or different Ge concentrations.
[0010]
After forming the SiGe film and before forming the mask pattern, a protective film may be formed on the SiGe film. The protective film may be formed of any material as long as it has a function of protecting the surface of the SiGe film from ion implantation described below. For example, a single layer such as a silicon oxide film (thermal oxide film, low-temperature oxide film: LTO film, high-temperature oxide film: HTO film), silicon nitride film, silicon oxynitride film, SOG film, PSG film, BSG film, BPSG film, etc. A film or a laminated film. Among them, an oxide film, a nitride film, or an oxynitride film is preferable. The thickness of the protective film can be appropriately adjusted depending on the thickness of the SiGe film, ion species in ion implantation described later, acceleration energy, and the like, and for example, about 5 to 100 nm. The protective film can be formed by various methods such as a CVD method, a thermal oxidation method, a sputtering method, an evaporation method, a sol-gel method, and a spin coating method.
[0011]
By forming the protective film, contamination can be prevented from entering the SiGe film at the time of ion implantation, and at the same time, low acceleration below the device specification limit of the ion implanter under the condition that there is no protective film and the SiGe film thickness is thin. Even when energy is required, it can be implanted shallowly into the SiGe film / silicon layer (substrate) by adjusting the thickness of the protective film. As a result, even if the SiGe film has a very small thickness, misfit dislocations can be reliably terminated, and the strained SiGe film can be lattice-relaxed without generating threading dislocations.
[0012]
Next, a mask pattern is formed on the SiGe film. The mask pattern used here is a photoresist or an insulating film (thermal oxide film, low-temperature oxide film: LTO film, etc., high-temperature oxide film: silicon oxide film such as HTO film; silicon nitride film, SOG film, PSG film, BSG film, (A BPSG film or the like). Especially, it is preferable to form with a photoresist or an oxide film. In the case of a photoresist, the mask pattern can be formed in a predetermined shape by a known photolithography process. In the case of an oxide film or the like, an oxide film is formed on a SiGe film, and then a resist pattern having a predetermined shape is formed thereon by a known photolithography process, and using this resist pattern as a mask, an RIE method or the like is performed. An oxide film or the like can be formed by patterning by dry etching or wet etching. In particular, the oxide film has a high ion implantation energy, and the photoresist has an excessively high aspect ratio in cases such as when the photoresist needs to be applied thickly or when a grid-like groove having a small pattern pitch is required. This is effective when the photoresist pattern cannot be formed to a required thickness because the resist pattern collapses.
[0013]
The mask pattern has lattice-shaped grooves. The groove here may have a bottom, for example, may be a shape having irregularities in a lattice shape or a shape having a partially different film thickness, but a penetrating groove having no bottom It is preferable that In addition, having a groove in a lattice shape means that there is a region where the resist is not arranged in stripes in the vertical and horizontal directions, in addition to a shape in which the resist is substantially square and evenly arranged, a so-called checkered pattern The regions where the resists are arranged and the regions where the resists are not arranged are arranged alternately in the vertical and horizontal directions so that the region where the resist is arranged is circular; triangles, squares, hexagons, octagons, etc. The shape may be a shape having a mesh-like groove, preferably a regular polygon or the like. In particular, it is preferable that the region where the resist is arranged is square and has a groove that vertically and horizontally intersects vertically. In particular, it is appropriate that the width of the lattice-shaped groove is, for example, about 50 to 1000 nm, and the interval between the grooves is about 50 to 2,000 nm. In particular, for example, when the silicon layer (substrate) has a (100) plane, the direction of the grooves in one direction is parallel to the <110> direction, and the direction of the grooves in the other direction is It is preferably perpendicular to the <110> direction. Thus, the direction in which the misfit extends and the direction in which the ions are implanted can be matched, so that the misfit dislocation can be more reliably terminated.
[0014]
The thickness of the mask pattern is not particularly limited, and can be appropriately adjusted depending on the conditions of ion implantation described later and the material of the mask pattern. It is necessary to set such that injection can be performed, and for example, about 100 to 1000 nm is appropriate.
[0015]
Subsequently, ions are implanted into the substrate through the mask pattern as described above, and heat treatment is performed. The ion implantation is suitably performed using an element capable of introducing a crystal defect into the surface of silicon used as a substrate, an element capable of forming a microcavity in a silicon substrate in annealing after ion implantation, and the like. , Hydrogen, a rare gas element, and a Group 3, 4, or 5 element. Specific examples include hydrogen, helium, neon, phosphorus, arsenic, boron, silicon, carbon, germanium, and the like, with hydrogen being preferred. The acceleration energy for ion implantation can be appropriately adjusted depending on the ion species used, the thickness of the SiGe film, the thickness of the mask pattern, and the like. For example, in a region covered with the mask pattern, ions are not implanted into the SiGe film or the substrate, whereas in a region not covered with the mask pattern, an implantation peak is on the silicon substrate side of the SiGe film / substrate interface. It is necessary to select a suitable acceleration energy. More specifically, it is necessary to set a peak at a position deeper than the interface by about 70 nm or more (preferably about 30 to 80 nm) from the interface, thereby suppressing defects in the SiGe film and reducing the thickness of the SiGe film. Desirable for prevention. For example, an implantation energy of about 20 to 150 keV, preferably about 30 to 35 keV is mentioned. More specifically, when the thickness of the SiGe film is about 200 nm, and when hydrogen is used, about 18 to 25 keV is used. No. The dose is, for example, 2 × 1016cm-2The following dose is given.
[0016]
The heat treatment includes, for example, furnace annealing, lamp annealing, and the like. Under an inert gas atmosphere (eg, argon), an air atmosphere, a nitrogen gas atmosphere, an oxygen gas atmosphere, a hydrogen gas atmosphere, or the like, a temperature range of 600 to 900 ° C. , For about 10 to 30 minutes.
As a result, the ion-implanted element forms microscopic vacancies near the implantation peak, and the stacking faults generated thereby slip on the (1 1 1) plane and misfit dislocations at the SiGe film / silicon layer (substrate) interface. Causes lattice relaxation. The misfit dislocations are formed in a lattice shape over the entire surface of the wafer, and the misfit dislocations form a loop along the lattice pattern or are reliably terminated when reaching the wafer edge. From the terminated misfit dislocations, threading dislocations reaching the surface through the SiGe film do not occur, and the strained SiGe film can be lattice-relaxed while suppressing the threading dislocations.
[0017]
In the present invention, after the mask pattern is removed by ion implantation as described above, a second SiGe film is further formed thereon, and finally, the SiGe film is formed into a plurality of stacked films. It may be formed. This second SiGe film may be formed as a plurality of stacked films having the same or different Ge concentrations.
[0018]
Further, it is preferable to form a semiconductor film having lattice distortion on the SiGe film formed above without forming the second SiGe film or on the second SiGe film. The semiconductor layer is not particularly limited as long as it has a diamond structure similar to silicon, and examples thereof include Si, SiC, and a SiGe film having a lower Ge concentration than the above-mentioned SiGe film. Above all, a silicon film is preferable. The C concentration in SiC is not particularly limited, and may be, for example, about 0.1 to 7 atom%. Also, the Ge concentration in the SiGe film is suitably about 10 atom% or less. The semiconductor film can be formed by a method similar to that of the SiGe film. For example, it is preferable that the semiconductor film is formed in the same device following the SiGe film by switching the growth gas. This makes it possible to reduce contamination such as oxygen on the surface of the SiGe film. In this case, the substrate temperature is preferably about 400 to 650 ° C. The thickness of the semiconductor film is preferably a thick film in consideration of film reduction in a later manufacturing process of the semiconductor device and diffusion of Ge from the SiGe film, but on the other hand, after the SiGe film strain relaxation step, In order to suppress the occurrence of defects due to tensile strain of the semiconductor film, it is preferable that the semiconductor film be formed to have a thickness equal to or less than the critical thickness. Note that it is preferable that the SiGe film be thinner as the germanium concentration is higher, and be thinner as the heat treatment temperature in a semiconductor device manufacturing process which will be performed later is higher. The film thickness is specifically about 1 to 100 nm, more preferably about 5 to 30 nm. In particular, when the film is formed on a SiGe film having a Ge concentration of 30 atom%, the film thickness is about 20 nm. Hereinafter, in the case of a Ge concentration of 20 atom%, a value of about 50 nm or less is appropriate. Note that this semiconductor film may be formed as a plurality of stacked films having the same or different compositions.
Accordingly, a high-quality strained semiconductor film having a sufficient strain can be obtained, and when a semiconductor device is formed using the obtained substrate, a target improvement in carrier mobility can be achieved.
[0019]
A semiconductor device can be formed using the semiconductor film of the semiconductor substrate obtained as described above as an active layer. The semiconductor device can be formed by a known method. For example, a semiconductor device can be formed by forming a gate insulating film and a gate electrode over a semiconductor film and then forming source / drain regions by ion implantation. . Further, this semiconductor device may have an LDD structure or a DDD structure. Thus, a semiconductor device having excellent electric characteristics can be obtained.
Hereinafter, embodiments of a method for manufacturing a semiconductor substrate and a semiconductor device according to the present invention will be described in detail with reference to the drawings.
[0020]
Embodiment 1
First, as a pretreatment, a natural oxide film on the surface was removed with 5% diluted hydrofluoric acid to prepare a silicon substrate 1 having a (100) plane. As shown in FIG. 1A, germanium (GeH) was formed on the silicon substrate 1 by using a low-pressure vapor deposition (LP-CVD) apparatus.4) And silane (SiH4), A SiGe film 2 having a Ge concentration of 30% is epitaxially grown in a virtual lattice at 500 ° C. until the film thickness becomes 150 nm.
[0021]
Next, as shown in FIG. 1B, a photoresist is spin-coated on the entire surface of the silicon substrate 1 with a thickness of 500 nm, and is exposed by an i-line stepper using a photomask having a lattice pattern. By developing with an alkaline developer, a mask pattern 3 having lattice-shaped grooves is formed on the entire surface of the silicon substrate 1. FIG. 2 shows a plan view of the mask pattern 3. The grooves of the mask pattern 3 are formed on the silicon substrate such that one direction is arranged parallel to the <110> direction and the other direction is arranged perpendicular to the <110> direction.
Using this pattern as a mask, as shown in FIG. 1C, an implantation energy of 18 keV and a dose of 3 × 1016cm-2Hydrogen ions 4 are implanted under the condition of a tilt angle of 7 °.
[0022]
Due to the ion implantation under the implantation conditions, the region where the implantation peak is not covered with the mask pattern 3 is located 70 nm on the substrate side at the interface between the SiGe film 2 and the silicon substrate 1, and the region where the mask pattern 3 is covered. The hydrogen ions 4 do not reach the SiGe film 2 or the silicon substrate 1 in a region covered with the mask pattern 3.
[0023]
Thereafter, as shown in FIG. 1D, the resist on the silicon substrate 1 is removed, and heat treatment is performed at 800 ° C. for 10 minutes using an annealing apparatus in a nitrogen gas atmosphere. As a result, in a region not covered with the mask pattern 3, a minute vacancy having a diameter of about 10 nm called a microcavity 6 is generated near the implantation peak of the hydrogen ions implanted into the silicon substrate 1. Stacking faults are generated by the vacancies, and the stacking faults cause slip, thereby generating misfit dislocations 8 at the interface between the SiGe film 2 and the silicon substrate 1, thereby causing lattice relaxation of the SiGe film 2.
[0024]
When the (−2 −2 4) plane of the SiGe film 2 whose strain has been relaxed under these conditions is analyzed using XRD (X-ray diffraction method), the strain relaxation rate of the SiGe film 2 is sufficiently relaxed to 78.3%. The crystallinity was also good.
A schematic diagram of the misfit dislocation 8 at this time is shown in FIG. As compared with the schematic diagram of the prior art (FIG. 8), it can be seen that the misfit dislocations 8 are terminated and the generation of threading dislocations is suppressed. When the misfit dislocation 8 is viewed over the entire surface of the wafer, the misfit dislocation 8 reaches the edge of the wafer as shown in FIG. 3B or is reliably terminated by forming a lattice-like loop as shown in FIG. 3C. Become.
[0025]
FIG. 4 is a schematic diagram showing the state of atomic arrangement at the interface between the SiGe film 2 and the silicon substrate 1 in a state where lattice distortion is relaxed due to the generation of the sword-shaped dislocations 13 as viewed from the <110> direction. In this case, the direction in which the misfit is formed is a direction perpendicular to the paper surface. Therefore, in the case where the (100) plane is used as the silicon substrate 1, the direction of the groove in the mask pattern 3 is set to the <110> direction. The misfit dislocation 8 can be terminated.
[0026]
Next, as shown in FIG. 5A, a second SiGe film 18 having a Ge concentration of 30% is formed on the strain-relaxed SiGe film 2 / silicon substrate 1 by virtual growth in a virtual lattice pattern to a thickness of 300 nm. .
As a result, the SiGe film becomes 457 nm in total. For example, even if a CMOS device is formed and operated under the condition that the power supply voltage is high using this substrate, the depletion layer of the CMOS device expands and misfit dislocations exist. Thus, it does not reach the interface between the SiGe film 2 and the silicon substrate 1 to prevent the occurrence of junction leakage current.
[0027]
Subsequently, as shown in FIG. 5B, a silicon film 19 is epitaxially grown to a thickness of 20 nm in a virtual lattice on the SiGe film 18 as a channel region through which carriers pass.
Thereafter, a gate insulating film and a gate electrode are formed by a known method, and source / drain regions are formed by ion implantation, whereby a semiconductor device can be formed.
The silicon film 19 of the semiconductor substrate obtained in this manner is lattice-matched with the strain-relaxed SiGe film 18 having a larger lattice constant, and has tensile strain. In the obtained semiconductor device, the carrier mobility is improved. I do.
[0028]
Hydrogen ions were uniformly implanted over the substrate obtained by the above method and the entire surface of the wafer in the prior art, and a SiGe film was grown to a thickness of 300 nm under the same conditions as above on the annealed strain-relaxed SiGe film. Then, a semiconductor substrate on which a Si layer was grown to a thickness of 20 nm was compared with a phase contrast microscope (Normarski microscope). As a result, it was observed that the misfit dislocations generated at the SiGe film / silicon substrate interface were not terminated with certainty in the conventional method, and that many threading dislocations 21 reached the substrate surface. On the other hand, no threading dislocation was observed on the surface of the substrate obtained by the above method.
[0029]
Embodiment 2
A silicon substrate 1 similar to that of the first embodiment is prepared, and as shown in FIG. 6 (a), a germanium and silane are used as raw materials on this silicon substrate 1 using a low-pressure vapor phase epitaxy apparatus and a Ge concentration of 40%. Is epitaxially grown in a virtual lattice at 500 ° C. until the film thickness becomes 80 nm. On the SiGe film 2, a low-temperature oxide film is formed as a protective film 7 to a thickness of 50 nm.
[0030]
Next, as shown in FIG. 6B, a mask pattern 3 having a lattice-like groove is formed on the protective film 7 as in the first embodiment.
Subsequently, as shown in FIG. 6C, an implantation energy of 10 keV and a dose of 3 × 1016cm-2Hydrogen ions 4 are implanted under the condition of a tilt angle of 7 °.
By the ion implantation under the implantation conditions, the implantation peak is not covered by the mask pattern 3 in a region 30 nm on the substrate side at the interface between the SiGe film 2 and the silicon substrate 1 and in the region covered by the mask pattern 3. , Are set near the upper layer of the film thickness of the pattern 3, and hydrogen ions do not reach the SiGe film 2 or the silicon substrate 1 in a region covered with the mask pattern 3.
[0031]
Thereafter, as shown in FIG. 6D, the resist on the silicon substrate 1 is removed, the oxide film is removed with dilute HF, and then a heat treatment is performed at 800 ° C. for 10 minutes using an annealing apparatus in a nitrogen gas atmosphere. As a result, micro-cavities having a diameter of about 10 nm called microcavities 6 are generated near the implantation peak of the hydrogen ions 4 implanted into the silicon substrate 1 in a region not covered with the mask pattern 3. Stacking faults are generated by the vacancies, and the stacking faults cause slip, thereby causing misfit dislocations at the interface between the SiGe film 2 and the silicon substrate 1, thereby causing lattice relaxation of the SiGe film 2.
[0032]
In this embodiment, by forming a protective film before ion implantation, contamination during ion implantation can be prevented. Furthermore, when hydrogen ions are to be implanted, the lower limit is about 5 keV in accelerating voltage in the current ion implanter apparatus specifications, and a relatively thin film having a thickness of, for example, 25 nm is formed without forming a protective film at 5 keV. Even if hydrogen ions are implanted into the SiGe film and annealed, there is a problem that the implantation peak position is too deep and is not sufficiently relaxed. However, it is difficult to control the implantation peak position by increasing the thickness of the protective film. Even with a very thin SiGe film, the implantation position can be easily controlled with a current ion implanter, and as a result, strain can be relaxed.
[0033]
Embodiment 3
Instead of using a silicon substrate, a semiconductor substrate was completed in the same manner as in Embodiment Modes 1 and 2, using an SOI substrate whose surface layer was formed of a single crystal silicon layer having a thickness of about 100 nm.
With such a substrate, the same effect as in the first embodiment can be obtained.
[0034]
Embodiment 4
Here, the semiconductor device illustrated in FIG. 7 is formed.
On the same silicon substrate 1 as in the first embodiment, a first SiGe film 2 having a Ge concentration of 30% is epitaxially grown in a virtual lattice at a temperature of 500 ° C. until a film thickness of 150 nm is formed, and on the first SiGe film 2 Then, an oxide film having a thickness of 20 nm is formed as a protective film (not shown), and a mask pattern (not shown) having a lattice-like groove is formed thereon, and this mask pattern is used as a mask. As in the first embodiment, hydrogen ions are implanted and annealing is performed.
After removing the mask pattern and washing, a 300 nm-thick second SiGe film 18 having a Ge concentration of 30% is formed on the sufficiently strain-relaxed SiGe film 2, and a silicon film 19 is further formed on the second SiGe film 18 in a virtual lattice shape by 20 nm. Grow to a thickness.
[0035]
Using the substrate thus formed, a PMOS was formed by a known method. In the PMOS, a gate electrode 20 having a sidewall 24 is formed on a silicon film 19 via a gate oxide film 21. A source region 22 and a drain region 23 are formed in the silicon film 19 and the second SiGe film 18.
As described above, in the strained Si / SiGe film / Si substrate, since the SiGe film is sufficiently lattice-relaxed and tensile strain is generated in the silicon film, the Id-Vd characteristic of the PMOS transistor is a normal value. The drain current was increased as compared with the PMOS formed on the silicon substrate, and the maximum value of Gm was also large in the Gm-Vg characteristic, which is the transconductance characteristic. Therefore, it was confirmed that the mobility of carriers (here, holes) was increased.
[0036]
【The invention's effect】
According to the present invention, by using a mask pattern having a lattice-like groove, ions are implanted into a substrate to form a surely terminated misfit dislocation at an interface between a SiGe film and a silicon layer (substrate). It becomes possible. As a result, it is possible to form a strain-relaxed SiGe film having good crystallinity in which threading dislocation causing a leak current is reduced and having a sufficient relaxation rate.
In addition, by forming a semiconductor device using a substrate in which a semiconductor layer is formed over a semiconductor substrate as described above, a semiconductor device in which carrier mobility is improved as compared to a conventional silicon substrate can be obtained. .
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional manufacturing process diagram for explaining a method for manufacturing a semiconductor substrate of the present invention.
FIG. 2 is a plan view of a mask pattern used in the method of manufacturing a semiconductor substrate according to the present invention.
FIG. 3 is a diagram for explaining threading dislocations generated from misfit dislocations in a semiconductor substrate by the method of manufacturing a semiconductor substrate of the present invention, and the misfit dislocations reach the edge of the wafer or are reliably terminated by forming a loop. FIG.
FIG. 4 is a schematic diagram showing the atomic arrangement state at the interface between the SiGe film and the silicon substrate in a state where edge dislocations are generated and lattice is relaxed, as viewed from the <110> direction, in the method of manufacturing a semiconductor substrate of the present invention. is there.
FIG. 5 is a schematic sectional manufacturing step view following FIG. 1;
FIG. 6 is a schematic cross-sectional manufacturing process diagram for explaining another method for manufacturing a semiconductor substrate of the present invention.
FIG. 7 is a schematic cross-sectional view of a main part showing a MOSFET manufactured using a substrate obtained by the method for manufacturing a semiconductor substrate of the present invention.
FIG. 8 is a schematic diagram showing a state in which threading dislocations are generated from unterminated misfit dislocations in the related art.
[Explanation of symbols]
1 silicon substrate
2 SiGe film
3 Mask pattern
4 hydrogen ion
6 microcavity
7 Protective film
8 misfit dislocation
9 threading dislocation
(111) plane of 10 SiGe film
11 Si atom
12 @ Ge atom
13 Sword-shaped dislocation
18 ° second SiGe film
19 silicon film (semiconductor film)
20 mm gate electrode
21 Gate participation film
22 source area
23 drain region
24 sidewall
