JP2010219249A - Manufacturing method of semiconductor device and semiconductor device - Google Patents
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Abstract
Description
本発明は、ゲルマニウム基板を用いた半導体装置の製造方法及び半導体装置に関する。 The present invention relates to a method for manufacturing a semiconductor device using a germanium substrate and the semiconductor device.
半導体装置における基板として、従来からシリコン基板が用いられてきた。しかし、ゲルマニウム基板は、反転層における電子および正孔の移動度がシリコン基板中よりも大きい点で着目されている。反転層におけるシリコン基板中の正孔移動度は４８０ｃｍ２／Ｖ・ｓｅｃである。また、反転層におけるシリコン基板中の電子移動度は１３５０ｃｍ２／Ｖ・ｓｅｃである。一方、反転層におけるゲルマニウム基板中の正孔移動度は１９００ｃｍ２／Ｖ・ｓｅｃである。また、反転層におけるゲルマニウム基板中の電子移動度は３９００ｃｍ２／Ｖ・ｓｅｃである。反転層におけるゲルマニウム基板中の正孔移動度は反転層におけるシリコン基板中の正孔移動度と比較して略４倍である。また、反転層におけるゲルマニウム基板中の電子移動度は反転層におけるシリコン基板中の正孔移動度と比較して略３倍である。そのため、ゲルマニウム基板によって電界効果型トランジスタを製造した場合、原理的な動作速度の向上が期待できる。 Conventionally, a silicon substrate has been used as a substrate in a semiconductor device. However, the germanium substrate has attracted attention because it has a higher mobility of electrons and holes in the inversion layer than in the silicon substrate. The hole mobility in the silicon substrate in the inversion layer is 480 cm 2 / V · sec. The electron mobility in the silicon substrate in the inversion layer is 1350 cm 2 / V · sec. On the other hand, the hole mobility in the germanium substrate in the inversion layer is 1900 cm 2 / V · sec. The electron mobility in the germanium substrate in the inversion layer is 3900 cm 2 / V · sec. The hole mobility in the germanium substrate in the inversion layer is approximately four times that of the hole mobility in the silicon substrate in the inversion layer. In addition, the electron mobility in the germanium substrate in the inversion layer is approximately three times that of the hole mobility in the silicon substrate in the inversion layer. Therefore, when a field effect transistor is manufactured using a germanium substrate, it is possible to expect a fundamental increase in operation speed.
ゲルマニウム基板を半導体基板として使用する場合、ゲルマニウム基板上にゲート絶縁層を形成する必要がある。しかし、ゲルマニウム基板とゲート絶縁層との界面において、ゲルマニウム原子とゲート絶縁層を形成する酸素原子間では、シリコン原子と酸素原子間のような安定な結合が形成されにくい。そのため、ゲルマニウム基板とゲート絶縁層との界面において結晶性の乱れが発生し、欠陥が発生する。発生した欠陥によって、界面準位が発生してしまう。発生した界面準位によって、該トランジスタのキャリアが捕獲されてしまう。従って、ゲルマニウム基板の使用によって向上した動作速度を維持することができない。 When a germanium substrate is used as a semiconductor substrate, it is necessary to form a gate insulating layer on the germanium substrate. However, at the interface between the germanium substrate and the gate insulating layer, it is difficult to form a stable bond between the silicon atom and the oxygen atom between the germanium atom and the oxygen atom forming the gate insulating layer. Therefore, crystallinity is disturbed at the interface between the germanium substrate and the gate insulating layer, and defects are generated. The interface state is generated by the generated defect. The generated interface states trap carriers in the transistor. Therefore, the operating speed improved by using the germanium substrate cannot be maintained.
このような界面準位の発生を抑制するために、半導体基板としてのゲルマニウム基板の上に、加熱温度が４２０℃の条件下においてシリコン原子層をエピタキシャル成長によって形成する技術が開示されている（例えば、非特許文献１参照）。 In order to suppress the occurrence of such interface states, a technique is disclosed in which a silicon atomic layer is formed on a germanium substrate as a semiconductor substrate by epitaxial growth under a heating temperature of 420 ° C. (for example, Non-patent document 1).
このような半導体装置の製造方法においては、ゲルマニウム基板とシリコン原子層との境界がはっきりしているため、ゲルマニウム基板上にシリコン原子層を４原子層より大きい厚みで形成すると、ゲルマニウムの格子定数及びシリコンの格子定数の差に起因したシリコン原子層の歪が発生しやすい。シリコン原子層に歪が発生すると、歪を緩和するために結晶欠陥が生じ界面準位が発生する。そのため、ゲルマニウム基板上には、シリコン原子層を４原子層の厚みに制御して形成する必要がある。 In such a manufacturing method of a semiconductor device, since the boundary between the germanium substrate and the silicon atomic layer is clear, if the silicon atomic layer is formed on the germanium substrate with a thickness larger than four atomic layers, the lattice constant of germanium and Distortion of the silicon atomic layer due to the difference in the lattice constant of silicon is likely to occur. When strain is generated in the silicon atomic layer, crystal defects are generated to relax the strain, and interface states are generated. Therefore, it is necessary to form the silicon atomic layer on the germanium substrate while controlling the thickness of the four atomic layers.
しかしながら、ゲルマニウム基板上にシリコン原子層を４原子層の厚みとなるように制御して形成するためには、製造条件を厳密に制御する必要がある。そのため、界面準位の発生を抑制することはできても、製造歩留まりを確保することが困難であった。 However, in order to control and form a silicon atomic layer on a germanium substrate so as to have a thickness of four atomic layers, it is necessary to strictly control manufacturing conditions. For this reason, even if the generation of interface states can be suppressed, it is difficult to secure the manufacturing yield.
本発明は、電界効果型トランジスタの動作速度を向上させる半導体装置の製造方法及び半導体装置を提供することを目的とする。 It is an object of the present invention to provide a semiconductor device manufacturing method and a semiconductor device that improve the operation speed of a field effect transistor.
本発明の課題を解決するため、本発明の第１の側面によれば、ゲルマニウム基板の上にシリコンゲルマニウムを含むエピタキシャル成長層を形成する工程と、前記エピタキシャル成長層上に酸化物層を形成する工程と、前記エピタキシャル成長層を熱処理する熱処理工程と、を含む半導体装置の製造方法を提供することを特徴とする。 In order to solve the problems of the present invention, according to the first aspect of the present invention, a step of forming an epitaxial growth layer containing silicon germanium on a germanium substrate, and a step of forming an oxide layer on the epitaxial growth layer, And a heat treatment process for heat-treating the epitaxial growth layer. A method for manufacturing a semiconductor device is provided.
本発明の課題を解決するため、本発明の第２の側面によれば、ゲルマニウムを含む半導体基板と、前記半導体基板上に形成され、シリコン及びゲルマニウムを含み、且つ第１のシリコン濃度を有する第１の層と、前記第１の層上に形成され、シリコン及びゲルマニウムを含み、前記第１のシリコン濃度よりも低い第２のシリコン濃度を有する第２の層と、前記第２の層上に形成され、シリコン及びゲルマニウムを含み、前記第２の層との界面における前記第２のシリコン濃度よりも高い第３のシリコン濃度を有する第３の層と、前記第３の層上にゲート絶縁層を介して形成されたゲート電極と、前記ゲート電極の両側の前記第２の層、及び前記第３の層に形成された不純物を含有する不純物拡散領域と、を含む半導体装置を提供することを特徴とする。 In order to solve the problems of the present invention, according to a second aspect of the present invention, there is provided a semiconductor substrate containing germanium, a first silicon concentration formed on the semiconductor substrate, containing silicon and germanium, and having a first silicon concentration. A first layer, a second layer formed on the first layer, including silicon and germanium, having a second silicon concentration lower than the first silicon concentration; and on the second layer A third layer formed and comprising silicon and germanium and having a third silicon concentration higher than the second silicon concentration at the interface with the second layer; and a gate insulating layer on the third layer A semiconductor device comprising: a gate electrode formed through the gate electrode; and an impurity diffusion region containing impurities formed in the second layer and the third layer on both sides of the gate electrode. Special To.
本発明に係る半導体装置の製造方法及び半導体装置によれば、酸化物層とエピタキシャル成長層との界面にシリコンが偏析する。一方、ゲルマニウムは、エピタキシャル成長層とゲルマニウム基板との界面に引き寄せられる。従って、相対的にゲルマニウム基板方向へのシリコンの拡散が抑制される。そのため、エピタキシャル成長層とゲルマニウム基板との界面近傍の領域にもシリコンが偏析する。その結果、エピタキシャル成長層の両方の界面にシリコンが偏析し、その中間領域ではゲルマニウムの含有率が高くなる。 According to the semiconductor device manufacturing method and the semiconductor device of the present invention, silicon is segregated at the interface between the oxide layer and the epitaxial growth layer. On the other hand, germanium is attracted to the interface between the epitaxial growth layer and the germanium substrate. Accordingly, silicon diffusion in the direction of the germanium substrate is relatively suppressed. Therefore, silicon is segregated also in a region near the interface between the epitaxial growth layer and the germanium substrate. As a result, silicon is segregated at both interfaces of the epitaxial growth layer, and the germanium content is increased in the intermediate region.
また、電界効果型トランジスタの反転層は、ゲート絶縁層及びエピタキシャル成長層の界面と、その界面近傍のゲルマニウム含有層が高いエピタキシャル成長層内に形成される。そこで、エピタキシャル成長層上に形成された電界効果型トランジスタのキャリアの移動度は、ゲルマニウム基板上に形成された電界効果型トランジスタのキャリアの移動度と同様に大きくなる。一方、エピタキシャル成長層におけるシリコンの偏析層とゲート絶縁層との界面では界面準位の発生が少なく、キャリアの移動度の減少が起きない。そのため、電界効果型トランジスタの移動度を向上させることができる。 Further, the inversion layer of the field effect transistor is formed in an epitaxial growth layer in which the interface between the gate insulating layer and the epitaxial growth layer and the germanium-containing layer near the interface are high. Therefore, the carrier mobility of the field effect transistor formed on the epitaxial growth layer is increased in the same manner as the carrier mobility of the field effect transistor formed on the germanium substrate. On the other hand, at the interface between the silicon segregation layer and the gate insulating layer in the epitaxial growth layer, the generation of interface states is small, and the mobility of carriers does not decrease. Therefore, the mobility of the field effect transistor can be improved.
以下、本発明の実施例１及び実施例２について説明する。ただし、本発明は各実施例に限定されるものではない。 Hereinafter, Example 1 and Example 2 of the present invention will be described. However, the present invention is not limited to each example.
実施例１において、図１から図５までの図は、ｐ型ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ５０の製造方法及びｐ型ＭＩＳトランジスタ５０の構造を詳細に説明するものである。なお、ＭＩＳトランジスタとは電界効果トランジスタのことをいう。 In the first embodiment, the drawings from FIG. 1 to FIG. 5 explain in detail the manufacturing method of a p-type MIS (Metal Insulator Semiconductor) transistor 50 and the structure of the p-type MIS transistor 50. Note that the MIS transistor refers to a field effect transistor.
図１から図４は、実施例１に係るｐ型ＭＩＳトランジスタ５０の製造方法を説明するものである。 1 to 4 illustrate a method for manufacturing the p-type MIS transistor 50 according to the first embodiment.
図１Ａは、ｎ型ゲルマニウム基板１を準備するようすを示す図である。ｎ型ゲルマニウム基板１は、ｎ型導電性不純物濃度が例えば１×１０１６ｃｍ−３である。 FIG. 1A is a diagram showing how an n-type germanium substrate 1 is prepared. The n-type germanium substrate 1 has an n-type conductive impurity concentration of, for example, 1 × 10 16 cm −3 .
図１Ｂは、ｎ型ゲルマニウム基板１上にシリコンゲルマニウムからなるエピタキシャル成長層２を形成するようすを示す図である。エピタキシャル成長層２は、例えばシリコンを５％以上２０％以下、及びゲルマニウムを８０％以上９５％以下の割合で含有することが望ましい。エピタキシャル成長層２は、例えばＣｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＣＶＤ）法によって形成される。ＣＶＤ法に用いられる混合ガスは、シリコンのソースガスとしてＳｉＨ４又はＳｉＨ２Ｃｌ２、ゲルマニウムのソースガスとしてＧｅＨ４、及び雰囲気の調整ガスとしてＨ２が用いられる。形成温度は、例えば６５０℃から７００℃であることが望ましい。この工程によって、エピタキシャル成長層２はｎ型ゲルマニウム基板１上に例えば４ｎｍから１２ｎｍの膜厚で形成される。なお、エピタキシャル成長層２におけるシリコンの含有率が５％未満の場合、後述するエピタキシャル成長層４におけるシリコンの供給量が不足する可能性がある。上記シリコンの含有率が２０％よりも大きい場合、エピタキシャル成長層２におけるシリコンゲルマニウムの結晶性が悪化する可能性がある。 FIG. 1B is a diagram showing an epitaxial growth layer 2 made of silicon germanium formed on an n-type germanium substrate 1. The epitaxial growth layer 2 desirably contains, for example, silicon in a proportion of 5% to 20% and germanium in a proportion of 80% to 95%. The epitaxial growth layer 2 is formed by, for example, the Chemical Vapor Deposition (CVD) method. As a mixed gas used for the CVD method, SiH 4 or SiH 2 Cl 2 is used as a silicon source gas, GeH 4 is used as a germanium source gas, and H 2 is used as an atmosphere adjustment gas. The formation temperature is desirably 650 ° C. to 700 ° C., for example. By this step, the epitaxial growth layer 2 is formed on the n-type germanium substrate 1 with a film thickness of, for example, 4 nm to 12 nm. When the silicon content in the epitaxial growth layer 2 is less than 5%, the supply amount of silicon in the epitaxial growth layer 4 described later may be insufficient. When the silicon content is higher than 20%, the crystallinity of silicon germanium in the epitaxial growth layer 2 may be deteriorated.
図１Ｃは、エピタキシャル成長層２の上に酸化物層３を形成するようすを示す図である。図１Ｃに示すように、エピタキシャル成長層２の上に、酸化物層３が例えばＣＶＤ法、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ（ＡＬＤ）法、又はＭｅｔａｌｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ（ＭＯＣＶＤ）法によって形成される。酸化物層３は、例えばＳｉＯ２、ＨｆＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、又はＬａ２Ｏ３を含むことが望ましい。この工程によって、酸化物層３は例えば１ｎｍから１００ｎｍの層厚で形成される。 FIG. 1C is a diagram showing the formation of the oxide layer 3 on the epitaxial growth layer 2. As shown in FIG. 1C, an oxide layer 3 is formed on the epitaxial growth layer 2 by, for example, a CVD method, an atomic layer deposition (ALD) method, or a metallic chemical vapor deposition (MOCVD) method. The oxide layer 3 desirably includes, for example, SiO 2 , HfO 2 , Al 2 O 3 , Ta 2 O 5 , or La 2 O 3 . By this step, the oxide layer 3 is formed with a layer thickness of 1 nm to 100 nm, for example.
図１Ｄは、エピタキシャル成長層２を熱処理するようすを示す図である。この熱処理によって、エピタキシャル成長層２の表面におけるシリコンがゲルマニウムよりも先に反応して、エピタキシャル成長層２と酸化物層３との界面で酸化シリコンを形成する。そのため、酸化物層３との界面にシリコンが偏析したエピタキシャル成長層４が形成される。この工程によって、ｎ型ゲルマニウム基板１の導電型を決定する不純物がエピタキシャル成長層２内に拡散するため、熱処理後のエピタキシャル成長層４に導電型が付与される。エピタキシャル成長層２の熱処理条件は、例えば加熱温度が６００℃以上９００℃以下であることが望ましい。熱処理における加熱温度が６００℃未満の場合、エピタキシャル成長層４におけるシリコンが十分に偏析しない可能性がある。熱処理における加熱温度が９００℃より大きい場合、ｎ型ゲルマニウム基板１及びエピタキシャル成長層２におけるゲルマニウムが融解してしまう可能性がある。エピタキシャル成長層２の熱処理条件は、例えば加熱温度が６００℃及び加熱時間が４７時間から１４３時間までの間、又は加熱温度が７００℃及び加熱時間が１時間であることが望ましい。 FIG. 1D is a diagram showing how the epitaxial growth layer 2 is heat-treated. By this heat treatment, silicon on the surface of the epitaxial growth layer 2 reacts before germanium, and silicon oxide is formed at the interface between the epitaxial growth layer 2 and the oxide layer 3. Therefore, an epitaxial growth layer 4 in which silicon is segregated is formed at the interface with the oxide layer 3. By this step, impurities that determine the conductivity type of the n-type germanium substrate 1 diffuse into the epitaxial growth layer 2, so that the conductivity type is imparted to the epitaxial growth layer 4 after the heat treatment. As for the heat treatment conditions for the epitaxial growth layer 2, for example, the heating temperature is desirably 600 ° C. or higher and 900 ° C. or lower. When the heating temperature in the heat treatment is less than 600 ° C., silicon in the epitaxial growth layer 4 may not be segregated sufficiently. When the heating temperature in the heat treatment is higher than 900 ° C., germanium in the n-type germanium substrate 1 and the epitaxial growth layer 2 may be melted. The heat treatment conditions for the epitaxial growth layer 2 are preferably, for example, that the heating temperature is 600 ° C. and the heating time is 47 hours to 143 hours, or the heating temperature is 700 ° C. and the heating time is 1 hour.
エピタキシャル成長層４のシリコン偏析層は、エピタキシャル成長層４の表面近傍深さ１ｎｍから２ｎｍ、及び表面近傍深さ６ｎｍから７ｎｍまでの範囲に形成されていることが望ましい。シリコン偏析層とは、ｎ型ゲルマニウム基板１の表面にシリコンが偏析している層のことをいう。 The silicon segregation layer of the epitaxial growth layer 4 is desirably formed in the range of the depth near the surface of the epitaxial growth layer 4 from 1 nm to 2 nm and the depth near the surface from 6 nm to 7 nm. The silicon segregation layer refers to a layer in which silicon is segregated on the surface of the n-type germanium substrate 1.
図２Ａは、エピタキシャル成長層４の上の酸化物層３を除去するようすを示す図である。図２Ａに示すように、例えば弗酸（ＨＦ）溶液によるウェットエッチングによって、酸化物層３はエピタキシャル成長層４の上から除去される。この工程によって、ｎ型ゲルマニウム基板１の上のエピタキシャル成長層４が露出する。 FIG. 2A is a diagram showing the removal of the oxide layer 3 on the epitaxial growth layer 4. As shown in FIG. 2A, the oxide layer 3 is removed from above the epitaxial growth layer 4 by wet etching using, for example, a hydrofluoric acid (HF) solution. By this step, the epitaxial growth layer 4 on the n-type germanium substrate 1 is exposed.
なお、エピタキシャル成長層４の上の酸化物層３を除去する工程は必須ではない。エピタキシャル成長層４の上に酸化物層３を残す場合、酸化物層３は、予め、例えば１ｎｍから１０ｎｍの層厚で形成されることが望ましい。 Note that the step of removing the oxide layer 3 on the epitaxial growth layer 4 is not essential. When leaving the oxide layer 3 on the epitaxial growth layer 4, it is desirable that the oxide layer 3 is formed in advance with a layer thickness of, for example, 1 nm to 10 nm.
図２Ｂは、エピタキシャル成長層４の上にゲート絶縁層５ａを形成するようすを示す図である。図２Ｂに示すように、ゲート絶縁層５ａは、例えば、ＡＬＤ法、又はＭＯＣＶＤ法から形成される。ゲート絶縁層５ａは、例えば酸化ジルコニア又は酸化ハフニウムから形成されることが望ましい。ゲート絶縁層５ａは、例えば１ｎｍから１０ｎｍの層厚で形成される。 FIG. 2B is a diagram showing how the gate insulating layer 5 a is formed on the epitaxial growth layer 4. As shown in FIG. 2B, the gate insulating layer 5a is formed by, for example, an ALD method or an MOCVD method. The gate insulating layer 5a is preferably formed of, for example, zirconia oxide or hafnium oxide. The gate insulating layer 5a is formed with a layer thickness of 1 nm to 10 nm, for example.
図２Ｃは、ゲート絶縁層５ａの上に金属層６ａを形成するようすを示す図である。図２Ｃに示すように、金属層６ａは、例えばスパッタ法から形成される。金属層６ａは、例えば窒化タンタル（ＴａＮ）から形成されることが望ましい。 FIG. 2C is a diagram showing the formation of the metal layer 6a on the gate insulating layer 5a. As shown in FIG. 2C, the metal layer 6a is formed by sputtering, for example. The metal layer 6a is preferably formed from tantalum nitride (TaN), for example.
図２Ｄは、ゲート絶縁層５ａの上にゲート電極６を形成するようすを示す図である。図２Ｄに示すように、ゲート電極６は、例えばリソグラフィー工程及びエッチング工程により金属層６ａをパターニングして電極形状とすることにより形成される。 FIG. 2D is a diagram showing that the gate electrode 6 is formed on the gate insulating layer 5a. As shown in FIG. 2D, the gate electrode 6 is formed, for example, by patterning the metal layer 6a by a lithography process and an etching process into an electrode shape.
図３Ａは、ｎ型ゲルマニウム基板１にエピタキシャル成長層４を介してソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂを形成するようすを示す図である。図３Ａに示すように、ソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂは、ゲート電極６をマスクとしてエピタキシャル成長層４を介してｎ型ゲルマニウム基板１のソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂにイオン注入を行うことによって形成される。ｐ型導電性不純物は、例えばボロンを用いることができる。ソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂにおけるボロンのイオン注入条件は、例えば加速エネルギー５．０ｋｅＶから２０．０ｋｅＶ、及びドーズ量１．０×１０１５／ｃｍ２から１．０×１０１６／ｃｍ２であることが望ましい。 FIG. 3A is a diagram showing that a region 7 a having a low impurity concentration in the source region and a region 7 b having a low impurity concentration in the drain region are formed on the n-type germanium substrate 1 through the epitaxial growth layer 4. As shown in FIG. 3A, the region 7a having a low impurity concentration in the source region and the region 7b having a low impurity concentration in the drain region are doped with impurities in the source region of the n-type germanium substrate 1 through the epitaxial growth layer 4 using the gate electrode 6 as a mask. It is formed by ion implantation in the region 7a having a low concentration and the region 7b having a low impurity concentration in the drain region. As the p-type conductive impurity, for example, boron can be used. The boron ion implantation conditions in the region 7a having a low impurity concentration in the source region and the region 7b having a low impurity concentration in the drain region are, for example, acceleration energy of 5.0 keV to 20.0 keV, and a dose of 1.0 × 10 15 / cm 2. To 1.0 × 10 16 / cm 2 .
図３Ｂは、エピタキシャル成長層４の上にサイドウォール８を形成するようすを示す図である。サイドウォール８は、例えば酸化シリコンによって形成される。 FIG. 3B is a diagram showing how the sidewalls 8 are formed on the epitaxial growth layer 4. The sidewall 8 is made of, for example, silicon oxide.
まず、絶縁材料である酸化シリコン膜は、ゲート電極６を覆うようにエピタキシャル成長層４の上に例えばＣＶＤ法により３ｎｍから７０ｎｍの厚みで形成される。具体的な酸化シリコン膜の形成方法は、低圧ＣＶＤ法により、例えばテトラエトキシシラン（ＴＥＯＳ）とＯ２をソースガスとして基板温度４００℃から６００℃の温度で反応させる方法を用いることができる。 First, a silicon oxide film as an insulating material is formed with a thickness of 3 nm to 70 nm on the epitaxial growth layer 4 by, for example, a CVD method so as to cover the gate electrode 6. As a specific method for forming the silicon oxide film, a method of reacting at a substrate temperature of 400 ° C. to 600 ° C. by using, for example, tetraethoxysilane (TEOS) and O 2 as a source gas by a low pressure CVD method can be used.
次に、サイドウォール８は、エピタキシャル成長層４の全面において、酸化シリコン膜を異方性エッチングすることにより形成される。酸化シリコン膜のエッチングは、フッ素系ガスであるＣ４Ｆ８を含有するＣ４Ｆ８／Ａｒ／Ｏ２ガスを用いることができる。このように、サイドウォール８は、絶縁材料によって、ゲート電極６の側壁上に形成される。 Next, the sidewall 8 is formed by anisotropically etching the silicon oxide film on the entire surface of the epitaxial growth layer 4. For etching the silicon oxide film, C 4 F 8 / Ar / O 2 gas containing C 4 F 8 which is a fluorine-based gas can be used. As described above, the sidewall 8 is formed on the sidewall of the gate electrode 6 by an insulating material.
図４Ａは、ｎ型ゲルマニウム基板１にエピタキシャル成長層４を介してソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂを形成するようすを示す図である。図４Ａに示すように、ソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂは、ゲート電極６及びサイドウォール８をマスクとして、ゲート電極６及びサイドウォール８の両側に、エピタキシャル成長層４を介してｎ型ゲルマニウム基板１のソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂにｐ型導電性不純物をイオン注入することによって形成される。ｐ型導電性不純物は、例えばボロンを用いることができる。ソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂにおけるボロンのイオン注入条件は、例えば加速エネルギー５．０ｋｅＶから２０．０ｋｅＶ、及びドーズ量１．０×１０１５／ｃｍ２から１．０×１０１６／ｃｍ２であることが望ましい。次いで、短時間の熱処理を行い、ソース領域１２及びドレイン領域１３の不純物を活性化させる。熱処理工程における条件は、例えば６００℃〜７００℃で昇温及び降温の時間を除くと、ほぼ３０秒のＲＴＡ処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：急速高温熱処理）が望ましい。 FIG. 4A is a diagram showing that a region 9 a having a high impurity concentration in the source region and a region 9 b having a high impurity concentration in the drain region are formed on the n-type germanium substrate 1 through the epitaxial growth layer 4. As shown in FIG. 4A, a region 9a having a high impurity concentration in the source region and a region 9b having a high impurity concentration in the drain region are formed on both sides of the gate electrode 6 and the sidewall 8 using the gate electrode 6 and the sidewall 8 as a mask. A p-type conductive impurity is ion-implanted into the region 9 a having a high impurity concentration in the source region and the region 9 b having a high impurity concentration in the drain region of the n-type germanium substrate 1 through the epitaxial growth layer 4. As the p-type conductive impurity, for example, boron can be used. The boron ion implantation conditions in the high impurity concentration region 9a of the source region and the high impurity concentration region 9b of the drain region are, for example, acceleration energy of 5.0 keV to 20.0 keV, and a dose of 1.0 × 10 15 / cm 2. To 1.0 × 10 16 / cm 2 . Next, heat treatment is performed for a short time to activate the impurities in the source region 12 and the drain region 13. The conditions in the heat treatment step are preferably RTA treatment (Rapid Thermal Annealing) of approximately 30 seconds, excluding time of temperature rise and fall at 600 ° C. to 700 ° C., for example.
そして、不図示の層間絶縁膜の形成、不図示のコンタクト孔の形成、及び不図示の配線の形成等の諸工程を経て、ｐ型ＭＩＳトランジスタ５０が完成する。 Then, the p-type MIS transistor 50 is completed through various processes such as formation of an interlayer insulating film (not shown), formation of a contact hole (not shown), and formation of wiring (not shown).
図４Ｂは、ｐ型ＭＩＳトランジスタ５０の平面図を示す。図４Ａは、図４ＢのＸ−Ｙ線に沿った断面図である。なお、図４Ｂ中、先の実施例１における図１から図３、及び図４Ａで説明した同一の部材は同一の参照番号を付し、その説明を省略する。 FIG. 4B shows a plan view of the p-type MIS transistor 50. 4A is a cross-sectional view taken along line XY in FIG. 4B. In FIG. 4B, the same members described in FIGS. 1 to 3 and 4A in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted.
図４Ｂに示すように、素子分離領域１５はｎ型ＭＩＳトランジスタ５０の周囲に設けられている。活性領域１４は、素子分離領域１５に画定されている矩形の領域である。ゲート電極６は、その矩形状のパターン部分が活性領域１４の中央部を横断するように設けられている。エピタキシャル成長層４は、ゲート電極６の矩形状のパターン部分に重なるように形成されている。サイドウォール８は、ゲート電極６の周囲に設けられている。ソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂは、活性領域１４に、ゲート電極６に隣接して所定の幅に設けられている。ソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂは、上面から見た場合に、活性領域１４のうち、ゲート電極６及びサイドウォール８を除いた領域に設けられている。 As illustrated in FIG. 4B, the element isolation region 15 is provided around the n-type MIS transistor 50. The active region 14 is a rectangular region defined in the element isolation region 15. The gate electrode 6 is provided such that the rectangular pattern portion crosses the central portion of the active region 14. The epitaxial growth layer 4 is formed so as to overlap the rectangular pattern portion of the gate electrode 6. The sidewall 8 is provided around the gate electrode 6. A region 7 a having a low impurity concentration in the source region and a region 7 b having a low impurity concentration in the drain region are provided in the active region 14 adjacent to the gate electrode 6 with a predetermined width. The region 9a having a high impurity concentration in the source region and the region 9b having a high impurity concentration in the drain region are provided in a region of the active region 14 excluding the gate electrode 6 and the sidewall 8 when viewed from above. .
図５は、実施例１のｐ型ＭＩＳトランジスタ５０の製造過程によるシリコン及びゲルマニウムのＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：二次イオン質量分析法）による濃度分布を示す特性図である。図５の縦軸は、各物質の濃度（ｃｍ−３）を示す。図５の横軸は、エピタキシャル成長層４表面からの深さ（ｎｍ）を示す。 FIG. 5 is a characteristic diagram showing the concentration distribution of silicon and germanium by SIMS (Secondary Ion Mass Spectrometry) in the manufacturing process of the p-type MIS transistor 50 of Example 1. The vertical axis | shaft of FIG. 5 shows the density | concentration (cm <-3 >) of each substance. The horizontal axis in FIG. 5 indicates the depth (nm) from the surface of the epitaxial growth layer 4.
図５は、図１Ｄの線Ａ−Ｂに示す断面におけるエピタキシャル成長層４及びｎ型ゲルマニウム基板１のシリコンの濃度分布を説明する図である。破線２１は、エピタキシャル成長層２を熱処理する前のシリコンの濃度分布を示す。実線２２は、エピタキシャル成長層２を加熱温度６００℃及び加熱時間４７時間の条件において熱処理した後のシリコンの濃度分布を示す。 FIG. 5 is a diagram for explaining the silicon concentration distribution in the epitaxial growth layer 4 and the n-type germanium substrate 1 in the cross section shown by line AB in FIG. 1D. A broken line 21 indicates the concentration distribution of silicon before the epitaxial growth layer 2 is heat-treated. A solid line 22 shows the concentration distribution of silicon after the epitaxial growth layer 2 is heat-treated at a heating temperature of 600 ° C. and a heating time of 47 hours.
図５において、エピタキシャル成長層２を熱処理する前のシリコンの濃度分布は、破線２１で示すようになだらかな分布である。一方、熱処置後のエピタキシャル成長層４のシリコンの濃度分布は、実線２２で示すようにエピタキシャル成長層４の表面近傍深さ１ｎｍから２ｎｍ、及び表面近傍深さ６ｎｍから７ｎｍの２箇所において濃度ピーク値を示すことがわかる。即ち、熱処置後のエピタキシャル成長層４は、エピタキシャル成長層４の表面近傍深さ１ｎｍから２ｎｍにシリコンが偏析した第３層４ｃ、及び表面近傍深さ６ｎｍから７ｎｍの２箇所においてシリコンが偏析した第１層４ａが形成される。エピタキシャル成長層４を熱処理した後において、シリコンの濃度分布は、実線２２で示すようにエピタキシャル成長層４の表面近傍深さ１ｎｍから２ｎｍにおいて、濃度ピーク値である１．５×１０２０（ｃｍ−３）を有することがわかる。なお、実施例１におけるエピタキシャル成長層４は、シリコンの原子数密度が５×１０２２（ｃｍ−３）であることから、シリコンを２．８％、及びゲルマニウムを９７．２％の割合で含有することがわかる。 In FIG. 5, the silicon concentration distribution before the epitaxial growth layer 2 is heat-treated is a gentle distribution as indicated by a broken line 21. On the other hand, the silicon concentration distribution in the epitaxially grown layer 4 after the heat treatment has concentration peak values at two locations of the epitaxially grown layer 4 near the surface depth of 1 nm to 2 nm and near the surface depth of 6 nm to 7 nm as indicated by the solid line 22. You can see that That is, the epitaxially grown layer 4 after the heat treatment is composed of the third layer 4c in which silicon is segregated from 1 nm to 2 nm in the vicinity of the surface of the epitaxially grown layer 4 and the first layer in which silicon is segregated in two places at a depth of 6 to 7 nm near the surface. Layer 4a is formed. After the epitaxial growth layer 4 is heat-treated, the silicon concentration distribution is 1.5 × 10 20 (cm −3 ) which is a concentration peak value at a depth of 1 nm to 2 nm near the surface of the epitaxial growth layer 4 as indicated by a solid line 22. It can be seen that In addition, since the epitaxial growth layer 4 in Example 1 has an atomic number density of silicon of 5 × 10 22 (cm −3 ), it contains 2.8% silicon and 97.2% germanium. I understand that.
エピタキシャル成長層４の表面近傍深さ１ｎｍから２ｎｍにおいて、シリコンは、エピタキシャル成長層４の表面にあるゲルマニウムの未結合手、即ちダングリングボンドを終端して結合を安定化させるためにエピタキシャル成長層４と酸化物層３との界面に引き寄せられる。エピタキシャル成長層４と酸化物層３との界面に引き寄せられたシリコンは、酸化物層３における酸素と結合して酸化シリコンを形成する。その結果、エピタキシャル成長層４と酸化物層３との界面にシリコンが偏析し、第３のシリコン含有率を有する第３層４ｃが形成される。第３層４ｃに偏析するシリコンは、エピタキシャル成長層４と酸化物層３との界面における界面準位を抑制する作用を有する。ゲルマニウムは、エピタキシャル成長層４とｎ型ゲルマニウム基板１との界面に引き寄せられて偏析する。偏析したゲルマニウムによって、相対的に上記界面方向へのシリコンの拡散が抑制される。そのため、界面近傍の領域にシリコンが偏析し、エピタキシャル成長層４の表面近傍深さ６ｎｍから７ｎｍにおいて第１のシリコン含有率を有する第１層４ａが形成される。第１層４ａに偏析するシリコンは、エピタキシャル成長層４及びｎ型ゲルマニウム基板１の界面における界面準位を抑制する作用を有する。なお、第１層４ａと第３層４ｃとの間にある第２層４ｂには、第１層４ａに偏析したシリコン及び第３層４ｃに偏析したシリコンによって拡散が抑制されたゲルマニウムが偏析する。そのため、第２層４ｂにおける第２のシリコン濃度は、第１層４ａにおける第１のシリコン濃度よりも低い。また、第３層４ｃにおける第３のシリコン濃度は、第２層４ｂと第３層４ｃとの界面における第２のシリコン濃度よりも高い。 At a depth of 1 nm to 2 nm in the vicinity of the surface of the epitaxial growth layer 4, the silicon is separated from the epitaxial growth layer 4 and the oxide to stabilize the bond by terminating the dangling bonds of germanium on the surface of the epitaxial growth layer 4. It is attracted to the interface with the layer 3. Silicon attracted to the interface between the epitaxial growth layer 4 and the oxide layer 3 is combined with oxygen in the oxide layer 3 to form silicon oxide. As a result, silicon is segregated at the interface between the epitaxial growth layer 4 and the oxide layer 3, and a third layer 4c having a third silicon content is formed. Silicon segregated in the third layer 4 c has an action of suppressing the interface state at the interface between the epitaxial growth layer 4 and the oxide layer 3. Germanium is attracted to the interface between the epitaxial growth layer 4 and the n-type germanium substrate 1 and segregates. The segregated germanium relatively suppresses silicon diffusion toward the interface. Therefore, silicon is segregated in a region near the interface, and a first layer 4a having a first silicon content rate is formed at a depth near the surface of the epitaxial growth layer 4 of 6 nm to 7 nm. The silicon that segregates in the first layer 4 a has an action of suppressing the interface state at the interface between the epitaxial growth layer 4 and the n-type germanium substrate 1. In the second layer 4b between the first layer 4a and the third layer 4c, silicon segregated in the first layer 4a and germanium whose diffusion is suppressed by the silicon segregated in the third layer 4c are segregated. . Therefore, the second silicon concentration in the second layer 4b is lower than the first silicon concentration in the first layer 4a. The third silicon concentration in the third layer 4c is higher than the second silicon concentration at the interface between the second layer 4b and the third layer 4c.
本発明の実施例１に係るｐ型ＭＩＳトランジスタ５０によれば、酸化物層３とエピタキシャル成長層４との界面にシリコンが偏析する。一方、ゲルマニウムは、エピタキシャル成長層４とｎ型ゲルマニウム基板１との界面に引き寄せられる。従って、相対的にｎ型ゲルマニウム基板１方向へのシリコンの拡散が抑制される。そのため、エピタキシャル成長層４とｎ型ゲルマニウム基板１との界面近傍の領域にもシリコンが偏析する。その結果、エピタキシャル成長層４の両方の界面にシリコンが偏析し、その中間領域ではゲルマニウムの含有率が高くなる。 According to the p-type MIS transistor 50 according to the first embodiment of the present invention, silicon is segregated at the interface between the oxide layer 3 and the epitaxial growth layer 4. On the other hand, germanium is attracted to the interface between the epitaxial growth layer 4 and the n-type germanium substrate 1. Accordingly, silicon diffusion in the direction of the n-type germanium substrate 1 is relatively suppressed. Therefore, silicon is segregated also in a region near the interface between the epitaxial growth layer 4 and the n-type germanium substrate 1. As a result, silicon is segregated at both interfaces of the epitaxial growth layer 4, and the germanium content is increased in the intermediate region.
また、ｐ型ＭＩＳトランジスタ５０の反転層は、主にゲート絶縁層５及びエピタキシャル成長層４との界面から、その界面近傍のゲルマニウム含有率が高いエピタキシャル成長層４内に形成される。そこで、エピタキシャル成長層４上に形成されたｐ型ＭＩＳトランジスタ５０のキャリアの移動度は、ゲルマニウム基板上に形成された電界効果型トランジスタのキャリアの移動度と同様に大きくなる。一方、エピタキシャル成長層４におけるシリコンの偏析層とゲート絶縁層５との界面では界面準位の発生が少なく、キャリアの移動度の減少が起きない。そのため、ｐ型ＭＩＳトランジスタ５０の移動度を向上させることができる。 The inversion layer of the p-type MIS transistor 50 is formed mainly in the epitaxial growth layer 4 having a high germanium content in the vicinity of the interface from the interface between the gate insulating layer 5 and the epitaxial growth layer 4. Therefore, the carrier mobility of the p-type MIS transistor 50 formed on the epitaxial growth layer 4 is increased similarly to the carrier mobility of the field-effect transistor formed on the germanium substrate. On the other hand, at the interface between the silicon segregation layer and the gate insulating layer 5 in the epitaxial growth layer 4, the generation of interface states is small, and the carrier mobility does not decrease. Therefore, the mobility of the p-type MIS transistor 50 can be improved.
実施例２において、図６から図１０までの図は、ｐ型ＭＩＳトランジスタ５１の製造方法及びｐ型ＭＩＳトランジスタ５１の構造を詳細に説明するものである。 In the second embodiment, the drawings from FIG. 6 to FIG. 10 explain the manufacturing method of the p-type MIS transistor 51 and the structure of the p-type MIS transistor 51 in detail.
図６から図９は、実施例２に係るｐ型ＭＩＳトランジスタ５１の製造方法を説明するものである。 6 to 9 illustrate a method for manufacturing the p-type MIS transistor 51 according to the second embodiment.
図６Ａは、実施例１の図１Ａで説明した工法と同様の工法を用いて、ｎ型ゲルマニウム基板１を準備するようすを示す図である。 FIG. 6A is a diagram showing how to prepare an n-type germanium substrate 1 using a method similar to the method described in FIG. 1A of Example 1.
図６Ｂは、ｎ型ゲルマニウム基板１にシリコンイオンを注入してシリコン注入層１０を形成するようすを示す図である。シリコンイオンの注入条件は、例えば加速エネルギー５ｋｅＶから４０ｋｅＶ、ドーズ量１×１０１５／ｃｍ２から１×１０１６／ｃｍ２及びｎ型ゲルマニウム基板１に対するシリコンイオンの注入角度が０°から７°であることが望ましい。この工程によって、ｎ型ゲルマニウム基板１の表面に、シリコン注入層１０が形成される。 FIG. 6B is a diagram showing the silicon implantation layer 10 formed by implanting silicon ions into the n-type germanium substrate 1. The silicon ion implantation conditions are, for example, an acceleration energy of 5 keV to 40 keV, a dose amount of 1 × 10 15 / cm 2 to 1 × 10 16 / cm 2, and a silicon ion implantation angle with respect to the n-type germanium substrate 1 of 0 ° to 7 °. It is desirable to be. By this step, the silicon injection layer 10 is formed on the surface of the n-type germanium substrate 1.
図６Ｃは、実施例１の図１Ｃで説明した工法と同様の工法を用いて、シリコン注入層１０の上に酸化物層３を形成するようすを示す図である。 FIG. 6C is a diagram showing that the oxide layer 3 is formed on the silicon implantation layer 10 by using a method similar to the method described in FIG. 1C of the first embodiment.
図６Ｄは、実施例１の図１Ｄで説明した工法と同様の工法を用いて、シリコン注入層１０を熱処理して結晶化するようすを示す図である。シリコン注入層１０の熱処理条件は、例えば加熱温度が６００℃以上９００℃以下であることが望ましい。熱処理における加熱温度が６００℃未満の場合、シリコン注入層１０におけるシリコンが十分に偏析しない可能性がある。熱処理における加熱温度が９００℃より大きい場合、ｎ型ゲルマニウム基板１及びシリコン注入層１０におけるゲルマニウムが融解してしまう可能性がある。この熱処理によって、シリコン注入層１０が結晶化して酸化物層３との界面にシリコンが偏析したシリコン偏析層を有するシリコン注入層１６が形成される。シリコン注入層１０の熱処理条件は、例えば加熱温度が６００℃及び加熱時間が４７時間から１４３時間までの間、又は加熱温度が７００℃及び加熱時間が１時間であることが望ましい。 FIG. 6D is a diagram illustrating the crystallization of the silicon implantation layer 10 by heat treatment using the same method as that illustrated in FIG. 1D of the first embodiment. As for the heat treatment conditions of the silicon implantation layer 10, for example, the heating temperature is desirably 600 ° C. or higher and 900 ° C. or lower. When the heating temperature in the heat treatment is less than 600 ° C., silicon in the silicon implantation layer 10 may not be segregated sufficiently. When the heating temperature in the heat treatment is higher than 900 ° C., germanium in the n-type germanium substrate 1 and the silicon implantation layer 10 may be melted. By this heat treatment, the silicon injection layer 10 is crystallized and a silicon injection layer 16 having a silicon segregation layer in which silicon is segregated at the interface with the oxide layer 3 is formed. The heat treatment conditions for the silicon implantation layer 10 are preferably, for example, a heating temperature of 600 ° C. and a heating time of 47 hours to 143 hours, or a heating temperature of 700 ° C. and a heating time of 1 hour.
シリコン注入層１６のシリコン偏析層は、シリコン注入層１６の表面近傍深さ１ｎｍから２ｎｍ、及び表面近傍深さ６ｎｍから７ｎｍまでの範囲に形成されていることが望ましい。シリコン偏析層とは、ｎ型ゲルマニウム基板１の表面にシリコンが偏析している層のことをいう。 The silicon segregation layer of the silicon injection layer 16 is desirably formed in the range of the surface vicinity depth of 1 nm to 2 nm and the surface vicinity depth of 6 nm to 7 nm. The silicon segregation layer refers to a layer in which silicon is segregated on the surface of the n-type germanium substrate 1.
図７Ａは、実施例１の図２Ａで説明した工法と同様の工法を用いて、シリコン注入層１６の上の酸化物層３を除去するようすを示す図である。この工程によって、ｎ型ゲルマニウム基板１の上のシリコン注入層１６が露出する。 FIG. 7A is a diagram showing that the oxide layer 3 on the silicon implanted layer 16 is removed using a method similar to the method described in FIG. 2A of the first embodiment. By this step, the silicon injection layer 16 on the n-type germanium substrate 1 is exposed.
なお、実施例１と同様に、シリコン注入層１６の上の酸化物層３を除去する工程は必須ではない。シリコン注入層１６の上に酸化物層３を残す場合、酸化物層３は、予め、例えば１ｎｍから１０ｎｍの層厚で形成されることが望ましい。 As in the first embodiment, the step of removing the oxide layer 3 on the silicon injection layer 16 is not essential. When leaving the oxide layer 3 on the silicon injection layer 16, the oxide layer 3 is preferably formed in advance with a layer thickness of, for example, 1 nm to 10 nm.
図７Ｂは、実施例１の図２Ｂで説明した工法と同様の工法を用いて、シリコン注入層１６の上にゲート絶縁層５ａを形成するようすを示す図である。 FIG. 7B is a diagram showing that the gate insulating layer 5a is formed on the silicon implantation layer 16 by using a method similar to the method described in FIG. 2B of the first embodiment.
図７Ｃは、実施例１の図２Ｃで説明した工法と同様の工法を用いて、ゲート絶縁層５ａの上に金属層６ａを形成するようすを示す図である。 FIG. 7C is a diagram illustrating that the metal layer 6a is formed on the gate insulating layer 5a using a method similar to the method described in FIG. 2C of the first embodiment.
図７Ｄは、実施例１の図２Ｄで説明した工法と同様の工法を用いて、ゲート絶縁層５ａの上にゲート電極６を形成するようすを示す図である。 FIG. 7D is a diagram showing that the gate electrode 6 is formed on the gate insulating layer 5a by using a method similar to the method described in FIG. 2D of the first embodiment.
図８Ａは、実施例１の図３Ａで説明した工法と同様の工法を用いて、ｎ型ゲルマニウム基板１にシリコン注入層１６を介してソース領域の不純物濃度が低い領域７ａ及びドレイン領域の不純物濃度が低い領域７ｂを形成するようすを示す図である。 FIG. 8A shows an impurity concentration in the region 7a having a low impurity concentration in the source region and the impurity concentration in the drain region via the silicon implantation layer 16 on the n-type germanium substrate 1 by using a method similar to the method described in FIG. It is a figure which shows how it forms the area | region 7b with low.
図８Ｂは、実施例１の図３Ｂで説明した工法と同様の工法を用いて、シリコン注入層１６の上にサイドウォール８を形成するようすを示す図である。 FIG. 8B is a diagram showing that the sidewalls 8 are formed on the silicon implantation layer 16 by using a method similar to the method described in FIG. 3B of the first embodiment.
図９Ａは、実施例１の図４Ａで説明した工法と同様の工法を用いて、ｎ型ゲルマニウム基板１にシリコン注入層１６を介してソース領域の不純物濃度が高い領域９ａ及びドレイン領域の不純物濃度が高い領域９ｂを形成するようすを示す図である。 FIG. 9A shows a region 9a having a high impurity concentration in the source region and an impurity concentration in the drain region via the silicon implantation layer 16 in the n-type germanium substrate 1 using a method similar to the method described in FIG. It is a figure which shows how it forms the area | region 9b with high.
そして、不図示の層間絶縁膜の形成、不図示のコンタクト孔の形成、及び不図示の配線の形成等の諸工程を経て、ｐ型ＭＩＳトランジスタ５１が完成する。 Then, the p-type MIS transistor 51 is completed through various processes such as formation of an interlayer insulating film (not shown), formation of a contact hole (not shown), and formation of wiring (not shown).
図９Ｂは、ｐ型ＭＩＳトランジスタ５１の平面図を示す。図９Ａは、図９ＢのＸ−Ｙ線に沿った断面図である。なお、図９Ｂ中、先の実施例２における図６から図８、及び図９Ａで説明した同一の部材は同一の参照番号を付し、その説明を省略する。図９Ｂに示すように、シリコン注入層１６は、ゲート電極６の矩形状のパターン部分に重なるように形成されている。 FIG. 9B shows a plan view of the p-type MIS transistor 51. 9A is a cross-sectional view taken along line XY in FIG. 9B. In FIG. 9B, the same members described in FIGS. 6 to 8 and 9A in the second embodiment are denoted by the same reference numerals, and the description thereof is omitted. As shown in FIG. 9B, the silicon injection layer 16 is formed so as to overlap the rectangular pattern portion of the gate electrode 6.
図１０は、実施例２のｐ型ＭＩＳトランジスタ５１によるシリコンのＳＩＭＳによる濃度分布を示す特性図である。図１０の縦軸は、シリコンの濃度（ｃｍ−３）を示す。図１０の横軸は、ｎ型ゲルマニウム基板１表面からの深さ（ｎｍ）を示す。 FIG. 10 is a characteristic diagram showing the concentration distribution by silicon SIMS of the p-type MIS transistor 51 of the second embodiment. The vertical axis | shaft of FIG. 10 shows the density | concentration (cm <-3 >) of silicon. The horizontal axis of FIG. 10 indicates the depth (nm) from the surface of the n-type germanium substrate 1.
図１０は、図６Ｄの線Ａ−Ｂに示す断面におけるシリコン注入層１６及びｎ型ゲルマニウム基板１のシリコンの濃度分布を説明する図である。実線３１の○は、シリコン注入層１０を熱処理する前のシリコンの濃度分布を示す。実線３２の■は、シリコン注入層１０を加熱温度６００℃及び加熱時間４７時間の条件において熱処理した後のシリコンの濃度分布を示す。実線３３の◇は、シリコン注入層１０を加熱温度６００℃及び加熱時間１４３時間の条件において熱処理した後のシリコンの濃度分布を示す。実線３４の□は、シリコン注入層１０を加熱温度７００℃及び加熱時間１時間の条件において熱処理した後のシリコンの濃度分布を示す。 FIG. 10 is a diagram for explaining the silicon concentration distribution of the silicon implantation layer 16 and the n-type germanium substrate 1 in the cross section shown by line AB in FIG. 6D. A solid line 31 indicates a silicon concentration distribution before the silicon implantation layer 10 is heat-treated. A solid line 32 indicates a concentration distribution of silicon after the silicon implantation layer 10 is heat-treated at a heating temperature of 600 ° C. and a heating time of 47 hours. A solid line 33 indicates a concentration distribution of silicon after the silicon implantation layer 10 is heat-treated at a heating temperature of 600 ° C. and a heating time of 143 hours. A solid line □ indicates the concentration distribution of silicon after the silicon implantation layer 10 is heat-treated at a heating temperature of 700 ° C. and a heating time of 1 hour.
図１０において、シリコン注入層１０を熱処理する前のシリコンの濃度分布は、実線３１で示すようになだらかな分布である。一方、熱処置後のシリコン注入層１６のシリコンの濃度分布は、実線３２、実線３３、及び実線３４で示すようにシリコン注入層１６の表面近傍深さ１ｎｍから２ｎｍ、及び表面近傍深さ６ｎｍから７ｎｍの２箇所において濃度ピーク値を示すことがわかる。即ち、熱処置後のシリコン注入層１６は、シリコン注入層１６の表面近傍深さ１ｎｍから２ｎｍ、及び表面近傍深さ６ｎｍから７ｎｍの２箇所においてシリコン偏析層を有することがわかる。シリコン注入層１６を熱処理した後において、シリコンの濃度分布は、実線３２、実線３３、及び実線３４で示すようにシリコン注入層１６の表面近傍深さ１ｎｍから２ｎｍにおいて、濃度ピーク値である１．９×１０２０（ｃｍ−３）から３．１×１０２０（ｃｍ−３）を有することがわかる。なお、実施例２におけるシリコン注入層１６は、シリコンの原子数密度が５×１０２２（ｃｍ−３）であることから、シリコンを０．４％以上０．６％以下、及びゲルマニウムを９９．４％以上９９．６％以下の割合で含有することがわかる。 In FIG. 10, the silicon concentration distribution before the silicon implantation layer 10 is heat-treated is a gentle distribution as indicated by a solid line 31. On the other hand, the silicon concentration distribution in the silicon implantation layer 16 after the heat treatment is as shown by the solid line 32, the solid line 33, and the solid line 34 from the surface vicinity depth of 1 nm to 2 nm and the surface vicinity depth of 6 nm. It can be seen that concentration peak values are shown at two locations of 7 nm. That is, it can be seen that the silicon injection layer 16 after the heat treatment has silicon segregation layers at two locations, a depth of 1 nm to 2 nm near the surface of the silicon injection layer 16 and a depth of 6 nm to 7 nm near the surface. After the silicon implantation layer 16 is heat-treated, the silicon concentration distribution is a concentration peak value at a depth of 1 nm to 2 nm near the surface of the silicon implantation layer 16 as indicated by a solid line 32, a solid line 33, and a solid line 34. It turns out that it has 3.1 * 10 < 20 > (cm <-3> ) from 9 * 10 < 20 > (cm <-3> ). In the silicon injection layer 16 in Example 2, the atomic density of silicon is 5 × 10 22 (cm −3 ), so that silicon is 0.4% or more and 0.6% or less, and germanium is 99. It can be seen that the content is 4% or more and 99.6% or less.
シリコン注入層１６の表面近傍深さ１ｎｍから２ｎｍにおいて、シリコンは、シリコン注入層１６の表面にあるゲルマニウムの未結合手、即ちダングリングボンドを終端して結合を安定化させるためにシリコン注入層１６と酸化物層３との界面に引き寄せられる。シリコン注入層１６と酸化物層３との界面に引き寄せられたシリコンは、酸化物層３における酸素と結合して酸化シリコンを形成する。その結果、シリコン注入層１６と酸化物層３との界面にシリコンが偏析し、第３のシリコン含有率を有する第３層１６ｃが形成される。第３層１６ｃに偏析するシリコンは、シリコン注入層１６と酸化物層３との界面における界面準位を抑制する作用を有する。ゲルマニウムは、シリコン注入層１６とｎ型ゲルマニウム基板１との界面に引き寄せられて偏析する。偏析したゲルマニウムによって、相対的に上記界面方向へのシリコンの拡散が抑制される。そのため、界面近傍の領域にシリコンが偏析し、シリコン注入層１６の表面近傍深さ６ｎｍから７ｎｍにおいて第１のシリコン含有率を有する第１層１６ａが形成される。第１層１６ａに偏析するシリコンは、シリコン注入層１６及びｎ型ゲルマニウム基板１の界面における界面準位を抑制する作用を有する。なお、第１層１６ａと第３層１６ｃとの間にある第２層１６ｂには、第１層１６ａに偏析したシリコン及び第３層１６ｃに偏析したシリコンによって拡散が抑制されたゲルマニウムが偏析する。そのため、第２層１６ｂにおける第２のシリコン濃度は、第１層１６ａにおける第１のシリコン濃度よりも低い。また、第３層１６ｃにおける第３のシリコン濃度は、第２層１６ｂと第３層１６ｃとの界面における第２のシリコン濃度よりも高い。 At a depth of 1 nm to 2 nm in the vicinity of the surface of the silicon injection layer 16, silicon terminates the germanium dangling bonds, ie, dangling bonds, on the surface of the silicon injection layer 16 to stabilize the bond. And the oxide layer 3 are attracted to each other. Silicon attracted to the interface between the silicon injection layer 16 and the oxide layer 3 is combined with oxygen in the oxide layer 3 to form silicon oxide. As a result, silicon is segregated at the interface between the silicon injection layer 16 and the oxide layer 3, and a third layer 16c having a third silicon content is formed. The silicon that segregates in the third layer 16 c has an action of suppressing the interface state at the interface between the silicon injection layer 16 and the oxide layer 3. Germanium is attracted to the interface between the silicon implantation layer 16 and the n-type germanium substrate 1 and segregates. The segregated germanium relatively suppresses silicon diffusion toward the interface. Therefore, silicon is segregated in a region near the interface, and a first layer 16a having a first silicon content is formed at a depth of 6 nm to 7 nm near the surface of the silicon injection layer 16. The silicon that segregates in the first layer 16 a has an action of suppressing the interface state at the interface between the silicon injection layer 16 and the n-type germanium substrate 1. In the second layer 16b between the first layer 16a and the third layer 16c, silicon segregated in the first layer 16a and germanium whose diffusion is suppressed by the silicon segregated in the third layer 16c are segregated. . Therefore, the second silicon concentration in the second layer 16b is lower than the first silicon concentration in the first layer 16a. The third silicon concentration in the third layer 16c is higher than the second silicon concentration at the interface between the second layer 16b and the third layer 16c.
本発明の実施例２に係るｐ型ＭＩＳトランジスタ５１によれば、酸化物層３とシリコン注入層１６との界面にシリコンが偏析する。一方、ゲルマニウムは、シリコン注入層１６とｎ型ゲルマニウム基板１との界面に引き寄せられる。従って、相対的にｎ型ゲルマニウム基板１方向へのシリコンの拡散が抑制される。そのため、シリコン注入層１６とｎ型ゲルマニウム基板１との界面近傍の領域にもシリコンが偏析する。その結果、シリコン注入層１６の両方の界面にシリコンが偏析し、その中間領域ではゲルマニウムの含有率が高くなる。 According to the p-type MIS transistor 51 according to the second embodiment of the present invention, silicon is segregated at the interface between the oxide layer 3 and the silicon injection layer 16. On the other hand, germanium is attracted to the interface between the silicon implantation layer 16 and the n-type germanium substrate 1. Accordingly, silicon diffusion in the direction of the n-type germanium substrate 1 is relatively suppressed. Therefore, silicon is segregated also in a region near the interface between the silicon implantation layer 16 and the n-type germanium substrate 1. As a result, silicon is segregated at both interfaces of the silicon implantation layer 16, and the germanium content is increased in the intermediate region.
また、ｐ型ＭＩＳトランジスタ５１の反転層は、主にゲート絶縁層５及びシリコン注入層１６との界面から、その界面近傍のゲルマニウム含有率が高いシリコン注入層１６内に形成される。そこで、シリコン注入層１６上に形成されたｐ型ＭＩＳトランジスタ５１のキャリアの移動度は、ゲルマニウム基板上に形成された電界効果型トランジスタのキャリアの移動度と同様に大きくなる。一方、シリコン注入層１６におけるシリコンの偏析層とゲート絶縁層５との界面では界面準位の発生が少なく、キャリアの移動度の減少が起きない。そのため、ｐ型ＭＩＳトランジスタ５１の移動度を向上させることができる。 The inversion layer of the p-type MIS transistor 51 is formed mainly from the interface between the gate insulating layer 5 and the silicon implantation layer 16 in the silicon implantation layer 16 having a high germanium content in the vicinity of the interface. Therefore, the carrier mobility of the p-type MIS transistor 51 formed on the silicon injection layer 16 is increased in the same manner as the carrier mobility of the field-effect transistor formed on the germanium substrate. On the other hand, at the interface between the silicon segregation layer and the gate insulating layer 5 in the silicon injection layer 16, the generation of interface states is small, and the carrier mobility does not decrease. Therefore, the mobility of the p-type MIS transistor 51 can be improved.
さらに、実施例２に係るｐ型ＭＩＳトランジスタ５１によれば、実施例１におけるエピタキシャル成長層２をｎ型ゲルマニウム基板１上に形成する工程の代わりに、ｎ型ゲルマニウム基板１にシリコンイオンを注入してシリコン注入層１０を形成する。そのため、実施例１と比較して工程を簡便化することができる。 Furthermore, according to the p-type MIS transistor 51 according to the second embodiment, silicon ions are implanted into the n-type germanium substrate 1 instead of the step of forming the epitaxial growth layer 2 on the n-type germanium substrate 1 in the first embodiment. A silicon injection layer 10 is formed. Therefore, the process can be simplified as compared with Example 1.
１ ｎ型ゲルマニウム基板
２ エピタキシャル成長層
３ 酸化物層
４ エピタキシャル成長層（第１実施例）
４ａ 第１層
４ｂ 第２層
４ｃ 第３層
５ ゲート絶縁層
５ａ ゲート絶縁層
６ ゲート電極
６ａ 金属層
７ａ ソース領域の不純物濃度が低い領域
７ｂ ドレイン領域の不純物濃度が低い領域
８ サイドウォール
９ａ ソース領域の不純物濃度が高い領域
９ｂ ドレイン領域の不純物濃度が高い領域
１０ シリコン注入層（第２実施例）
１２ ソース領域
１３ ドレイン領域
１４ 活性領域
１５ 素子分離領域
１６ シリコン注入層（第２実施例）
１６ａ 第１層
１６ｂ 第２層
１６ｃ 第３層
２１ 熱処理前のシリコン濃度分布（第１実施例）
２２ 熱処理後（６００℃×４７時間）のシリコン濃度分布（第１実施例）
２３ 熱処理後（６００℃×４７時間）のゲルマニウム濃度分布（第１実施例）
３１ 熱処理前のシリコン濃度分布（第２実施例）
３２ 熱処理後（６００℃×４７時間）のシリコン濃度分布（第２実施例）
３３ 熱処理後（６００℃×１４３時間）のシリコン濃度分布（第２実施例）
３４ 熱処理後（７００℃×１時間）のシリコン濃度分布（第２実施例）
５０ ｐ型ＭＩＳトランジスタ（第１実施例）
５１ ｐ型ＭＩＳトランジスタ（第２実施例）
1 n-type germanium substrate 2 epitaxial growth layer 3 oxide layer 4 epitaxial growth layer (first embodiment)
4a 1st layer 4b 2nd layer 4c 3rd layer 5 Gate insulating layer 5a Gate insulating layer 6 Gate electrode 6a Metal layer 7a Region with low impurity concentration in source region 7b Region with low impurity concentration in drain region 8 Side wall 9a Source region High impurity concentration region 9b Drain region high impurity concentration region 10 Silicon injection layer (second embodiment)
12 Source region 13 Drain region 14 Active region 15 Element isolation region 16 Silicon injection layer (second embodiment)
16a First layer 16b Second layer 16c Third layer 21 Silicon concentration distribution before heat treatment (first embodiment)
22 Silicon concentration distribution after heat treatment (600 ° C. × 47 hours) (first embodiment)
23 Germanium concentration distribution after heat treatment (600 ° C. × 47 hours) (first embodiment)
31 Silicon concentration distribution before heat treatment (second embodiment)
32 Silicon concentration distribution after heat treatment (600 ° C. × 47 hours) (second embodiment)
33 Silicon concentration distribution after heat treatment (600 ° C. × 143 hours) (second embodiment)
34 Silicon concentration distribution after heat treatment (700 ° C. × 1 hour) (second embodiment)
50 p-type MIS transistor (first embodiment)
51 p-type MIS transistor (second embodiment)
Claims (6)
前記エピタキシャル成長層上に酸化物層を形成する工程と、
前記エピタキシャル成長層を熱処理する熱処理工程と、
を含むことを特徴とする半導体装置の製造方法。 Forming an epitaxial growth layer containing silicon and germanium on a germanium substrate;
Forming an oxide layer on the epitaxial growth layer;
A heat treatment step of heat treating the epitaxial growth layer;
A method for manufacturing a semiconductor device, comprising:
前記シリコン注入層の上に酸化物層を形成する工程と、
前記シリコン注入層を熱処理して結晶化する結晶化工程と、
を含むことを特徴とする半導体装置の製造方法。 A step of implanting silicon ions into a germanium substrate to form a silicon implantation layer;
Forming an oxide layer on the silicon implantation layer;
A crystallization step of crystallizing the silicon implantation layer by heat treatment;
A method for manufacturing a semiconductor device, comprising:
前記半導体基板上に形成され、シリコン及びゲルマニウムを含み、且つ第１のシリコン濃度を有する第１の層と、
前記第１の層上に形成され、シリコン及びゲルマニウムを含み、前記第１のシリコン濃度よりも低い第２のシリコン濃度を有する第２の層と、
前記第２の層上に形成され、シリコン及びゲルマニウムを含み、前記第２の層との界面における前記第２のシリコン濃度よりも高い第３のシリコン濃度を有する第３の層と、
前記第３の層上にゲート絶縁層を介して形成されたゲート電極と、
前記ゲート電極の両側の前記第２の層、及び前記第３の層に形成された不純物を含有する不純物拡散領域と、
を含むことを特徴とする半導体装置。
A semiconductor substrate containing germanium;
A first layer formed on the semiconductor substrate, comprising silicon and germanium and having a first silicon concentration;
A second layer formed on the first layer and comprising silicon and germanium and having a second silicon concentration lower than the first silicon concentration;
A third layer formed on the second layer and comprising silicon and germanium and having a third silicon concentration higher than the second silicon concentration at the interface with the second layer;
A gate electrode formed on the third layer via a gate insulating layer;
An impurity diffusion region containing impurities formed in the second layer and the third layer on both sides of the gate electrode;
A semiconductor device comprising:
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