JP2004014808A - 半導体装置の検査方法およびこの検査方法を実行する半導体装置 - Google Patents

Abstract

【課題】ＤＲＡＭ混載ＬＳＩ等のように出荷までに複数回の出荷検査を行う際に、検査工数を削減できる半導体装置の検査方法を提供することを目的とする。
【解決手段】ＤＲＡＭ部とロジック部とを混載し出荷までに複数回の検査を必要とする半導体集積回路の検査の際、ＤＲＡＭ部機能検査によるＤＲＡＭ部の良否判定の結果、ＮＧ（救済不可能）と判定された不良チップに対して、電源とグランドをトリミング処理によりショートさせる工程（ステップ）を、ＬＳＩ全体の検査ステップより先行して設ける。このように不良チップの電源とグランドとの間をショートさせることにより、次のコンタクトテスト（ＬＳＩ全体の検査ステップ冒頭の工程）で不良チップを確実に不良と判定させることができ、よって不良チップに対して以後の検査工程を実行させないことで検査時間を削減することができ、検査効率を上げることができる。
【選択図】　　　図１

Description

【０００１】
【発明が属する技術分野】
本発明は、ＤＲＡＭやフラッシュメモリなどの大容量メモリ部とロジック部とを混載し、冗長救済処理を含む半導体装置の検査方法、およびこの検査方法を実行する半導体装置に関するものである。
【０００２】
【従来の技術】
大容量のメモリ部とロジック部とを混載した半導体のウエハ検査は、メモリ部とロジック部をそれぞれの検査方法に適した専用のテスタで複数のステップにより実施される。拡散工程を完了したウエハは、最初にメモリテスタで全チップに対しメモリ部の検査を実施し、次に全チップに対しロジックテスタでロジック部の検査を実施する。
【０００３】
従来の半導体装置（ＬＳＩ）試験装置によるＤＲＡＭ混載半導体装置（集積回路；チップ）の検査方法を、図５のフローチャートにしたがって説明する。
まず、内部ＤＲＡＭの機能検査を実施して良品チップと不良品チップの判別を行う（ＤＲＡＭ部の機能検査ステップ−５０１）。この作業はウエハ上の全チップについて行われる。
【０００４】
次に、ＤＲＡＭ部の冗長救済が可能なチップに対して、チップ加工（メモリセルの置換、特性調整）を行う（冗長救済ステップ−５０２）。
続いて半導体装置（ＬＳＩ）全体の検査ステップを行う。
【０００５】
まず、ＬＳＩ全体のコンタクトを確認する。すなわち、電源端子が電気的に正しく接続され、グランドや他電源端子等とショートしていないかどうかを確認する（コンタクトテストステップ−５０３）。
【０００６】
続いてＬＳＩ全体のＤＣテストおよび機能テストを行う（ＤＣ／機能検査ステップ−５０４）。
続いて上記コンタクトテスト、ＤＣテストおよび機能テストのテスト結果に基づいて、最終的にＬＳＩ全体として良品チップか、不良品チップかの判定を行う（良否判定ステップ−５０５）。この作業もウエハ上の全チップについて行われる。
【０００７】
以上の検査方法により、ＬＳＩ全体が良品であるか、不良品であるかの判定が行われ、良品が選別される。
上記冗長救済処理を可能としたＤＲＡＭ混載半導体装置の回路の一例を図６（ａ）に示す。
【０００８】
図６（ａ）において、１は（救済）イネーブルヒューズ、２，３は（救済）冗長セル選択ヒューズ、４はＰチャンネルトランジスタ、５はＮチャンネルトランジスタであり、ＤＲＡＭ部が冗長救済可能であった場合、イネーブルヒューズ１を切断し、続いて冗長セル選択ヒューズ２，３をＡ群またはＢ群のうちどちらか一方のみ切断し、Ｐチャンネルトランジスタ４、またはＮチャンネルトランジスタ５のどちらかがＯＮするようにチップ加工を実施する。図６（ｂ）に、Ｎチャンネルトランジスタ５のゲートに外部からＤＲＡＭ動作モード信号ａを入力したときの、Ａ地点（Ｐチャンネルトランジスタ４のゲート）の電圧とＢ地点（Ｎチャンネルトランジスタ５のゲート）の電圧の特性図を示す。
【０００９】
【発明が解決しようとする課題】
近年、半導体装置の高機能化により、検査時間が増大化する傾向にあり、製品コストに占める検査コストの比率も大きくなってきており、検査時間を短縮することは非常に重要である。
【００１０】
しかし、上記従来のＤＲＡＭ混載半導体装置（半導体集積回路）の検査方法においては、複数回の検査ステップにより良品と不良品との判別を行うが、後工程のＬＳＩ全体の検査は、時間的に前に実施されているＤＲＡＭ部の機能検査ステップの結果を受けていないため、ＤＲＡＭ部の検査で不良と判定されたチップでもＬＳＩ全体の検査が実施され、検査時間の効率が悪化し、検査コスト、製品コストの上昇を招くという課題を有していた。
【００１１】
本発明は、このようなメモリ部とロジック部とを混載した混載型半導体装置の検査方法において、検査時間を短縮し、検査効率を向上させることを目的とする。またこのような検査方法を実行可能な半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明の半導体装置の検査方法は、メモリ部とロジック部とを混載した半導体装置の検査方法であって、
前記半導体装置全体の検査工程の冒頭に、前記半導体装置の電源端子が電気的に正しく接続され、グランドや他電源端子とショートしていないかどうかを確認し、前記ショートを確認すると前記半導体装置を不良品と判定するコンタクトテスト工程を設け、前記半導体装置全体の検査工程より先行して、前記メモリ部の機能検査を実行し、このメモリ部の良否判定の結果、救済不可能と判定された半導体装置に対して、前記半導体装置の電源端子とグランドをショートさせるトリミング処理工程を設けたこととしたものである。
【００１３】
この本発明によれば、検査時間を短縮し、検査効率を向上させる半導体装置の検査方法が得られる。
【００１４】
【発明の実施の形態】
本発明の請求項１に記載の発明は、メモリ部とロジック部とを混載した半導体装置の検査方法であって、
前記半導体装置全体の検査工程の冒頭に、前記半導体装置の電源端子が電気的に正しく接続され、グランドや他電源端子とショートしていないかどうかを確認し、前記ショートを確認すると前記半導体装置を不良品と判定するコンタクトテスト工程を設け、前記半導体装置全体の検査工程より先行して、前記メモリ部の機能検査を実行し、このメモリ部の良否判定の結果、救済不可能と判定された半導体装置に対して、前記半導体装置の電源端子とグランドをショートさせるトリミング処理工程を設けたこととしたものであり、
メモリ部の機能検査の結果が救済不可能と判定された半導体装置の電源端子とグランド間を、次工程のコンタクトテスト実行前にショートさせることにより、次工程のコンタクトテストにおいて、先行検査結果が救済不可能と判定された半導体装置が不良品と判定される、という作用を有する。よって以後の検査工程を大幅に短縮することができ、検査効率を向上させることができる。
【００１５】
また請求項２に記載の発明は、上記請求項１に記載の発明であって、前記メモリ部の機能検査によるメモリ部の良否判定の結果、救済可能と判定された半導体装置に対して、冗長救済処理工程を、前記半導体装置全体の検査工程より先行して実行することとしたものであり、
半導体装置全体の検査工程より先行して、メモリ部の機能検査によるメモリ部の良否判定の結果、救済可能と判定された半導体装置に対して、冗長救済処理が実行される、という作用を有する。
【００１６】
また請求項３に記載の発明は、上記請求項１または請求項２に記載の半導体装置の検査方法を実行する、メモリ部とロジック部とを混載した半導体装置であって、前記半導体装置の電源端子とグランド間に、これら電源端子とグランド間をショートさせるイネーブルヒューズを設け、前記メモリ部の良否判定の結果、救済不可能と判定された場合、前記トリミング処理工程において前記イネーブルヒューズは切断され、前記半導体装置の電源端子とグランド間がショートされることとしたものであり、
メモリ部の良否判定の結果、救済不可能と判定されると、トリミング処理工程においてイネーブルヒューズが切断され、半導体装置の電源端子とグランド間がショートされ、よって次のコンタクトテスト工程により不良品と判定される、という作用を有する。
【００１７】
さらに請求項４に記載の発明は、上記請求項１または請求項２に記載の半導体装置の検査方法を実行する、メモリ部とロジック部とを混載した半導体装置であって、前記半導体装置の電源端子とグランド間に、これら電源端子とグランド間をショートさせるイネーブルヒューズを設け、前記イネーブルヒューズと並列にスイッチを設け、前記メモリ部の良否判定の結果、救済不可能と判定された場合、前記トリミング処理工程において前記イネーブルヒューズは切断され、前記スイッチのオン／オフが制御されることにより前記半導体装置の電源端子とグランド間のショート状態の有無が確認されることとしたものであり、
メモリ部の良否判定の結果、救済不可能と判定されると、トリミング処理工程においてイネーブルヒューズが切断され、半導体装置の電源端子とグランド間がショートされ、さらにイネーブルヒューズに並列に接続されたスイッチのオン／オフが制御されることにより半導体装置の電源端子とグランド間のショート状態の有無が確認され、コンタクトテストにおいて、不良個所の特定が容易となり、不良解析が容易となる、という作用を有する。
【００１８】
さらに請求項５に記載の発明は、請求項１または請求項２に記載の半導体装置の検査方法を実行する、メモリ部とロジック部とを混載した半導体装置であって、前記半導体装置の電源端子とグランドにそれぞれドレインとソースが接続されたＮチャンネルトランジスタと、前記電源と前記Ｎチャンネルトランジスタのゲート間に接続された抵抗と、前記Ｎチャンネルトランジスタのゲートと前記グランド間に接続されたヒューズからなる回路を設け、前記メモリ部の良否判定の結果、救済不可能と判定された場合、前記トリミング処理工程において前記ヒューズは切断され、プルアップされた抵抗によりＮチャンネルトランジスタがオンされ、前記半導体装置の電源端子とグランド間がショートされることとしたものであり、
メモリ部の良否判定の結果、救済不可能と判定されると、トリミング処理工程においてヒューズが切断され、プルアップされた抵抗によりＮチャンネルトランジスタがオンされ、半導体装置の電源端子とグランド間がショートされ、よって次のコンタクトテスト工程により不良品と判定される、という作用を有する。
【００１９】
以下、本発明の実施の形態を図面を参照しながら説明する。
［実施の形態１］
図１は本発明の実施の形態１における半導体装置試験装置によるＤＲＡＭ混載半導体装置の検査フローチャートである。なお、被測定対象の半導体装置は、上述した図６のＤＲＡＭ混載半導体装置とする。
【００２０】
この図１のフローチャートにしたがって、メモリ部とロジック部とを混載した半導体装置の検査方法を説明する。
まず、ＤＲＡＭ部（メモリ部の一例）の機能検査を実行する。すなわち、内部ＤＲＡＭの機能検査を実施し（ＤＲＡＭ部機能検査ステップ−１０１）、続いて良品チップと救済可能チップと救済不可能チップ（不良チップ）の判別を行う（ＤＲＡＭ部良否判定ステップ−１０２）。この作業はウエハ上の全チップについて行われる。
【００２１】
上記ステップ−１０２において救済可能チップと判別されたチップに対して、従来と同様の冗長救済を行う（冗長救済処理ステップ−１０３）。
また上記ステップ−１０２において救済不可能（不良）と判定されたチップに対して、トリミング処理を実行するデータを形成し（トリミングデータ出力ステップ−１０４）、トリミング処理を実行する（トリミング処理ステップ−１０５）。このトリミング処理は、検査結果不良時に、半導体装置の電源端子とグランド間をショートさせるものである（詳細は後述する）。
【００２２】
続いてＬＳＩ全体の検査ステップを実行する。
まず、ＬＳＩ全体の電源端子が電気的に正しく接続され、グランドや他電源端子等とショートしていないかどうかを確認し（電源コンタクトテストステップ−１０６）、続いてこのコンタクトテストの結果により良否判定を行う（良品判定ステップ−１０７）。この良否判定ステップにおいて、ＬＳＩの電源端子とグランド間がショートしていると、不良品と判定され終了する。
【００２３】
上記ステップ−１０７によりコンタクトテストの結果が良と判定されると、ＬＳＩ全体のＤＣテストおよび機能テストを行い（ＤＣ／機能テストステップ−１０８）、続いて最終的にＬＳＩ全体として良品チップか、不良品チップかの判定を行う（良否判定ステップ−１０９）。これら作業もウエハ上の全チップについて行われる。
【００２４】
上記ＬＳＩ全体の検査に先行して実施されるＤＲＡＭ部の機能検査の結果、救済不可能（不良）と判定されたチップ（図６のＤＲＡＭ混載半導体装置）に実施するトリミング処理について説明する。このＤＲＡＭ混載半導体装置には、電源のショートに外部信号を必要とする。
【００２５】
図６に示すイネーブルヒューズ１のみをレーザにより切断する。この状態で、外部からＤＲＡＭ動作モード信号（外部信号の一例）ａを入力すると、Ｐチャンネルトランジスタ４とＮチャンネルトランジスタ５が同時にオンし、電源ＶＤＤとグランド間がショートされる。したがって、ステップ−１０６の（電源）コンタクトテストにおいて、電源端子とグランド間がショートされていることにより不良チップと判定することができる。
【００２６】
また図２に電源をショートさせるために出力するデータファイルの一例を示す。このデータファイルは、救済処理可能なチップについて出力される救済情報に、救済不可能なチップについて電源端子とグランドをショートさせるためのチップ加工処理データ（上記ステップ−１０３のトリミングデータ）を付加させたものである。
【００２７】
図２において、２１は検査対象となる品種名、拡散ロット番号、ウエハ番号を識別するためのコード、２２はチップアドレスを示すコード、２３は従来通りの救済ヒューズ情報、２４は電源をショートさせるためにレーザをあてる座標情報、２５は加工処理データの終了を示すコードであり、これらのデータをもとに電源がショートされる。
【００２８】
このように本実施の形態１によれば、ＤＲＡＭ部機能検査によるＤＲＡＭ部の良否判定の結果、ＮＧ（救済不可能）と判定されたチップに対して、電源端子とグランドをショートさせるためのデータを出力して、前記データにより電源端子とグランドをショートさせるトリミング処理工程（ステップ）を、ＬＳＩ全体の検査ステップより先行して設けることにより、ＬＳＩ全体の検査冒頭の電源コンタクトテストにおいて、ＮＧ（救済不可能）と判定されたチップを不良チップと判定でき、よって以後の検査を実行する必要をなくすことができる。したがって、出荷検査に必要な検査時間を大幅に短縮することができ、検査効率を向上させることが可能になり、出荷に必要とされるコストを削減することができる。
［実施の形態２］
本発明の実施の形態２における半導体装置の実行方法を使用する、被測定対象の半導体装置の回路構成図を図３に示す。図３の回路は、電源ショートに外部信号を必要としない回路図である。図３において、図６と同一機能部分については同一符号を付し、異なる部分についてのみ構成を説明する。
【００２９】
新たに、電源ＶＤＤとグランドがそれぞれドレインとソースに接続されたＮチャンネルトランジスタ７と、電源ＶＤＤとこのＮチャンネルトランジスタ７のゲート間に接続された抵抗８と、Ｎチャンネルトランジスタ７のゲートとグランド間に接続されたヒューズ６からなる回路が追加されている。
【００３０】
このように構成された半導体装置について、上記トリミング処理工程時の動作を説明する。
ＬＳＩ全体の検査に先行して実施されるＤＲＡＭ部の機能検査の結果、不良と判定されたチップに対して、ヒューズ６をレーザにより切断する。すると、プルアップされた抵抗８によりＮチャンネルトランジスタ７のゲートに対して電源ＶＤＤレベルの電圧が印加され、Ｎチャンネルトランジスタ７がオンされ、よって外部からの信号入力が無くても、電源端子とグランド間がショートされる。
【００３１】
このように本実施の形態２によれば、ヒューズ６とＮチャンネルトランジスタ７と抵抗８からなる回路を付加することにより、外部からの信号入力なしに、ＬＳＩ全体の検査冒頭の電源コンタクトテストにおいて、不良判定させることができ、よって出荷検査に必要な検査時間を大幅に短縮することができ、検査効率を向上させることが可能になり、出荷に必要とされるコストを削減することができる。
［実施の形態３］
本発明の実施の形態３における半導体装置の検査方法を実行する、被測定対象の半導体装置の回路構成図を図４に示す。なお、図６と同一機能部分については同一符号を付し、異なる部分についてのみ構成を説明する。
【００３２】
イネーブルヒューズ１に並列にスイッチ１０を接続し、このスイッチ１０をオン／オフする制御信号ｂを入力するスイッチ制御端子９を設けている。
このように構成された半導体装置について、上記トリミング処理工程時の動作を説明する。
【００３３】
まず、ＬＳＩ全体の検査に先行して実施されるＤＲＡＭ部の機能検査の結果、不良と判定されたチップに対して、イネーブルヒューズ１をレーザにより切断する。この状態で、スイッチ制御端子９から入力された制御信号ｂによりスイッチのオン／オフを制御する。この制御信号ｂとＤＲＡＭ動作モード信号ａの組合せにより不良個所を特定できる。
【００３４】
すなわち、スイッチ１０が制御信号ｂによりオンされている場合は、イネーブルヒューズ１が切断されていない状態と同様であるので、電源端子とグランド間がショートされない状態となり、またスイッチ１０が制御信号ｂによりオフされている場合は、ＤＲＡＭ動作モード信号ａを入力することにより電源端子とグランド間がショート状態とされる。よって、制御信号ｂとＤＲＡＭ動作モード信号ａの組合せにより電源端子とグランド間のショート状態を自在に変化でき、その結果、不良個所を特定することができる。
【００３５】
このように本実施の形態３によれば、スイッチ制御端子９とスイッチ１０からなる回路を新たに付加することにより、ＬＳＩ全体の検査冒頭の電源コンタクトテストにおいて、不良個所の特定が容易となり、不良解析を容易にすることができる。
【００３６】
【発明の効果】
以上のように本発明によれば、メモリ部の機能検査の結果が救済不可能と判定された半導体装置の電源端子とグランド間を、次工程のコンタクトテスト実行前にショートさせることにより、次工程のコンタクトテストにおいて、先行検査結果が救済不可能と判定された半導体装置を不良品と判定でき、よって出荷検査に必要な検査時間を短縮することができ、出荷に必要とされるコストを削減することができる、という優れた効果を有する。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体装置の検査方法を示す検査フローチャートである。
【図２】同半導体装置の検査方法において出力される、メモリ不良を冗長救済するためのデータに、メモリ不良チップを電源ショート加工するためのデータを付加したファイルである。
【図３】本発明の実施の形態２における半導体装置の検査方法を実行する被半導体装置の回路図である。
【図４】本発明の実施の形態３における半導体装置の検査方法を実行する被半導体装置の回路図である。
【図５】従来のＤＲＡＭ混載半導体装置の検査方法を示す検査フローチャートである。
【図６】冗長救済処理を可能としたＤＲＡＭ混載半導体装置の回路図である。
【符号の説明】
１　　イネーブルヒューズ
２　　冗長セル選択ヒューズ
３　　冗長セル選択ヒューズ
４　　Ｐチャンネルトランジスタ
５　　Ｎチャンネルトランジスタ
６　　ヒューズ
７　　Ｎチャンネルトランジスタ
８　　抵抗
９　　スイッチ制御端子
１０　スイッチ

Claims (5)

1. メモリ部とロジック部とを混載した半導体装置の検査方法であって、
   前記半導体装置全体の検査工程の冒頭に、前記半導体装置の電源端子が電気的に正しく接続され、グランドや他電源端子とショートしていないかどうかを確認し、前記ショートを確認すると前記半導体装置を不良品と判定するコンタクトテスト工程を設け、
   前記半導体装置全体の検査工程より先行して、前記メモリ部の機能検査を実行し、このメモリ部の良否判定の結果、救済不可能と判定された半導体装置に対して、前記半導体装置の電源端子とグランド間をショートさせるトリミング処理工程を設けたこと
   を特徴とする半導体装置の検査方法。
2. 前記メモリ部の機能検査によるメモリ部の良否判定の結果、救済可能と判定された半導体装置に対して、冗長救済処理工程を、前記半導体装置全体の検査工程より先行して実行すること
   を特徴とする請求項１に記載の半導体装置の検査方法。
3. 上記請求項１または請求項２に記載の半導体装置の検査方法を実行する、メモリ部とロジック部とを混載した半導体装置であって、
   前記半導体装置の電源端子とグランド間に、これら電源端子とグランド間をショートさせるイネーブルヒューズを設け、
   前記メモリ部の良否判定の結果、救済不可能と判定された場合、前記トリミング処理工程において前記イネーブルヒューズは切断され、前記半導体装置の電源端子とグランド間がショートされること
   を特徴とする半導体装置。
4. 上記請求項１または請求項２に記載の半導体装置の検査方法を実行する、メモリ部とロジック部とを混載した半導体装置であって、
   前記半導体装置の電源端子とグランド間に、これら電源端子とグランド間をショートさせるイネーブルヒューズを設け、前記イネーブルヒューズと並列にスイッチを設け、
   前記メモリ部の良否判定の結果、救済不可能と判定された場合、前記トリミング処理工程において前記イネーブルヒューズは切断され、前記スイッチのオン／オフが制御されることにより前記半導体装置の電源端子とグランド間のショート状態の有無が確認されること
   を特徴とする半導体装置。
5. 上記請求項１または請求項２に記載の半導体装置の検査方法を実行する、メモリ部とロジック部とを混載した半導体装置であって、
   前記半導体装置の電源端子とグランドにそれぞれドレインとソースが接続されたＮチャンネルトランジスタと、前記電源と前記Ｎチャンネルトランジスタのゲート間に接続された抵抗と、前記Ｎチャンネルトランジスタのゲートと前記グランド間に接続されたヒューズからなる回路を設け、
   前記メモリ部の良否判定の結果、救済不可能と判定された場合、前記トリミング処理工程において前記ヒューズは切断され、プルアップされた抵抗によりＮチャンネルトランジスタがオンされ、前記半導体装置の電源端子とグランド間がショートされること
   を特徴とする半導体装置。

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