JP2004014798A

JP2004014798A - パターンレイアウト方法、その装置およびパターンレイアウトプログラムを記憶した媒体

Info

Publication number: JP2004014798A
Application number: JP2002165983A
Authority: JP
Inventors: Akira Oi; 大井　亮
Original assignee: Toshiba Corp; Toshiba Electronic Engineering Co Ltd
Current assignee: Toshiba Corp; Toshiba Development and Engineering Corp
Priority date: 2002-06-06
Filing date: 2002-06-06
Publication date: 2004-01-15

Abstract

【課題】選択された端子を効率的に等抵抗で接続するパターンレイアウト方法を提供する。
【解決手段】各配線パターンの抵抗値の決定に大きく寄与する単位長さあたりの抵抗値が最も高い一方の第２の導電体パターンの配線長を等しくし、各配線パターンの抵抗値を等しくする。各配線パターンに形成するコンタクトホールの数を等しくすることにより、各配線パターンのコンタクトホールの合計の抵抗値を等しくする。抵抗値の高い第２の導電体パターンの引き回し長さによる抵抗値とコンタクトホールの抵抗値が支配的になるためこれらを等しくすることにより、従来に比べて短時間に各配線パターンの配線抵抗値が略等しいアレイパターンの設計ができる。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、配線パターンを描画するパターンレイアウト方法、その装置およびパターンレイアウトプログラムを記憶した媒体に関する。
【０００２】
【従来の技術】
一般に、テレビジョン表示やグラフィックスディスプレイなどを指向した大容量で高密度のアクティブマトリクス型の液晶表示装置が開発されている。そして、このような液晶表示装置では、クロストークなどのない高コントラストで表示できるように、各画素の駆動と制御に半導体スイッチを用いている。この半導体スイッチとしては、透過型表示が可能であり大面積化も容易であるなどの理由から、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）を透明絶縁基板上に形成している。
【０００３】
また、薄膜トランジスタとしては、画素をスイッチングするためのもののみならず、映像信号から各画素の電位を制御するための信号を発生させるドライバ回路、その他が、透明絶縁基板上に形成されている。
【０００４】
そして、これらドライバ回路を含む液晶表示装置のアレイ基板上のパターンを設計するためには、レイア概念を持った二次元平面図を描画できるＣＡＤシステムを用いた液晶表示装置用パターンレイアウト装置が一般に用いられている。このような二次元平面を描画するためのＣＡＤシステムは、データベース上に原点とＸＹ軸を設定し、指定されたレイアによってパターンが描画できる。また、レイアとは、ＣＡＤ上に描画されたパターンを表現する要素の一つで、アレイ基板の製造に用いるマスクを示すものであり、ＣＡＤ上に描画されたデータベース上のパターンは、レイアと頂点座標リストによって表される。
【０００５】
また、ドライバ回路を透明絶縁基板上に組み込むことは画素パターンとドライバ回路とを配線パターンとなるレイアウトパターンで接続することを意味する。
【０００６】
このように、アレイパターン設計において対向する端子群間の配線が正対する端子同士の接続だけではなく、隣接する端子、配線パターンを乗り越えて配線しなければならないことがあり、遅延時間を揃えるために少なくとも経路抵抗を等しくして時定数を一定にする必要がある。すなわち、ドライバ回路は高速駆動化が要求されることから配線パターン毎の回路内での遅延時間のばらつきが液晶表示装置の性能を決めるファクタの一つとなってくるためである。また、透明絶縁基板のサイズと画素の面積が決まっていることから搭載する回路の面積と回路と画素との配線に割り当てられる領域が必然的に決まり、割り当てられた配線パターンの領域で経路抵抗を揃えた配線ができるかどうかを試行しながら確認している。
【０００７】
そして、従来例の液晶表示装置のアレイ基板のパターン上で対になる端子群を等しい抵抗値の配線パターンに接続する方法について、図７に示す方法を参照して説明する。
【０００８】
ここで、図８を参照して、アレイ基板のパターンについて説明する。図８に示すように、画素パターン１およびドライバ回路２は、それぞれ対応する端子３_１，３_２，３_３および端子４_１，４_２，４_３を有している。また、画素パターン１の端子３_１とドライバ回路２の端子４_１との間は、配線パターン５_１で接続され、この配線パターン５_１は、第１の導電体パターン７_１、コンタクトホール８、第２の導電パターン９_１、コンタクトホール８および第１の導電体パターン７_２が電気的に接続されて形成されている。さらに、画素パターン１の端子３_２とドライバ回路２の端子４_２との間は、配線パターン５_２で接続され、この配線パターン５_２は、第１の導電体パターン７_３で形成されている。さらに、画素パターン１の端子３_３とドライバ回路２の端子４_３との間は、配線パターン５_３で接続され、この配線パターン５_３は、第１の導電体パターン７_４、コンタクトホール８、第２の導電パターン９_２、コンタクトホール８および第１の導電体パターン７_５が電気的に接続されて形成されている。そして、第１の導電体パターン７_１〜７_５と、第２の導電体パターン９_１，９_２とは、たとえば抵抗値が異なる金属層によりそれぞれ異なる層に図示しない絶縁層を介して形成され、それぞれコンタクトホール８により電気的に接続されている。
【０００９】
そして、この図８に示すアレイパターンを形成する際には、図７に示すように、まず、ＣＡＤ上に配線を接続させたいアレイパターン群を記憶手段となるハードディスクなどから読み出し（ステップ１）、所望の位置にアレイパターン群を配置する（ステップ２）。
【００１０】
次に、各アレイパターン群中の画素パターン１の端子３_１〜３_３およびドライバ回路２の端子４_１〜４_３を選択して、第１の導電体パターン７_１〜７_５と、第２の導電体パターン９_１，９_２とをそれぞれコンタクトホール８により電気的に接続し、配線パターン５_１〜５_３を形成して接続する（ステップ３）。このように、配線パターン５_１〜５_３の接続を完了した後、接続されたそれぞれの配線パターン５_１〜５_３の配線経路の抵抗値を演算する（ステップ４）。
【００１１】
そして、配線パターン５_１〜５_３のうち最小の経路抵抗値の配線パターン５_２の抵抗値を基準抵抗値とし（ステップ５）、経路抵抗値が大きい経路抵抗値をステップ５で基準としたいずれかの配線パターン５_１，５_３の抵抗値にする配線幅を計算する（ステップ６）。
【００１２】
その後、このステップ６の計算結果に基づいて配線パターン５_１，５_３の配線幅を変更し（ステップ７）、やり直した配線パターン５_１，５_３の配線のデザインルールを確認し（ステップ８）、デザインルールを満たしている場合には終了し、ステップ８でデザインルールを満たしていない場合は配線パターン５_１〜５_３を消去し（ステップ９）、アレイパターン群を再配置し（ステップ１０）、ステップ３に戻って配線パターン５_１〜５_３の接続からやり直して、アレイパターンを形成する。
【００１３】
次に、他の従来例の液晶表示装置のアレイ基板のパターン上で対になる端子群を等しい抵抗値の配線パターンに接続する方法について、図９に示す方法を参照して説明する。
【００１４】
ここで、図１０に示すように、アレイ基板のパターンを形成するものであるが、図１０に示すアレイ基板のパターンは基本的には図８に示すアレイ基板のパターンと同様である。
【００１５】
そして、この図１０に示すアレイパターンを形成する際には、図９に示すように、まず、ＣＡＤ上に配線を接続させたいアレイパターン群をハードディスクなどから読み出し（ステップ１１）、所望の位置にアレイパターン群を配置する（ステップ１２）。
【００１６】
次に、各アレイパターン群中の画素パターン１の端子３_１〜３_３およびドライバ回路２の端子４_１〜４_３を選択して、第１の導電体パターン７_１〜７_５と、第２の導電体パターン９_１，９_２とをそれぞれコンタクトホール８により電気的に接続し、配線パターン５_１〜５_３を形成して接続する（ステップ１３）。このように、配線パターン５_１〜５_３の接続を完了した後、接続されたそれぞれの配線パターン５_１〜５_３の配線経路の抵抗値を演算する（ステップ１４）。
【００１７】
そして、配線パターン５_１〜５_３のうち最大の経路抵抗値の配線パターン５_１，５_３の抵抗値を基準抵抗値とし（ステップ１５）、経路抵抗値が小さい経路抵抗値をステップ１５で基準としたいずれかの配線パターン５_２の抵抗値にする配線長を計算する（ステップ１６）。
【００１８】
その後、このステップ１６の計算結果に基づいて配線パターン５_２を折り返し配線にして配線長を長く調整し（ステップ１７）、やり直した配線パターン５_２のデザインルールを確認し（ステップ１８）、デザインルールを満たしている場合には終了し、ステップ１８でデザインルールを満たしていない場合は配線パターン５_１〜５_３を消去し（ステップ１９）、アレイパターン群を再配置し（ステップ２０）、ステップ１３に戻って配線パターン５_１〜５_３の接続からやり直して、アレイパターンを形成する。
【００１９】
【発明が解決しようとする課題】
しかしながら、図７または図９に示すいずれの従来例でも、所望の配線パターン５_１〜５_３の結果を求めるために、画素パターン１の端子３_１〜３_３およびドライバ回路２の端子４_１〜４_３、アレイパターンの配置、配線パターン５_１〜５_３の配線抵抗値の計算、配線パターン５_１〜５_３の接続およびデザインルールの確認があり、透明絶縁基板上のアレイパターンを等抵抗で配線パターン５_１〜５_３を形成するには、煩雑な手作業の繰り返し作業が必要である。
【００２０】
また、コンタクトホール８は経路抵抗値の計算上は一定値として入力するが、実際には製造プロセスでコンタクトホール８の抵抗値が異なってしまうため配線抵抗値が変わってしまう可能性があること、配線パターン５_１〜５_３の配線幅の可変あるいは配線長の同一化で等抵抗値化を実現しようとするため配線領域が大きくなってしまう問題を有している。
【００２１】
本発明は、上記問題点に鑑みなされたもので、選択された端子を効率的に等抵抗で接続するパターンレイアウト方法、その装置およびパターンレイアウトプログラムを記憶した媒体を提供することを目的とする。
【００２２】
【課題を解決するための手段】
本発明は、複数層の導電体パターン間をコンタクトホールで電気的に接続した複数の配線パターンを認識し、これら配線パターンのそれぞれのコンタクトホールの数を抽出し、抽出されたコンタクトホールの数が複数の配線パターンで異なるか否かを判断し、抽出されたコンタクトホールの数が複数の配線パターンで異なる場合には、コンタクトホールの数を等しくして配線パターンを描画するもので、それぞれの配線パターンのコンタクトホールの数を同じにすることにより、コンタクトホールによる抵抗値が等しくなるため、それぞれの配線パターンの抵抗値が等しくなる。
【００２３】
また、本発明は、複数層の導電体パターン間を電気的に接続した複数の配線パターンを認識し、これら配線パターンの少なくともいずれかの導電体パターンの引き回し長を抽出し、抽出された導電体パターンの引き回し長が複数の配線パターンで異なるか否かを判断し、抽出された導電体パターンの引き回し長が複数の配線パターンで異なる場合には、この導電体パターンの引き回し長を等しくして配線パターンを描画するもので、それぞれの配線パターンのいずれかの導電体パターンの引き回し長を等しくすることにより、いずれかの配線パターンの抵抗値が等しくなるため、それぞれの配線パターンの抵抗Ｒ値が等しくなる。
【００２４】
【発明の実施の形態】
以下、本発明の一実施の形態の液晶表示装置のパターンレイアウト装置を図面を参照して説明する。
【００２５】
まず、図６を参照して、最終的なアレイ基板のパターンについて説明する。この図６に示すように、画素パターン１１およびドライバ回路１２は、それぞれ対応する端子１３_１，１３_２，１３_３および端子１４_１，１４_２，１４_３を有している。また、画素パターン１１の端子１３_１とドライバ回路１２の端子１４_１との間は、配線パターン１５_１で接続され、この配線パターン１５_１は、第１の導電体パターン１６_１、コンタクトホール１７、第２の導電体パターン１８_１、コンタクトホール１７および第１の導電体パターン１６_２が電気的に接続されて形成されている。さらに、画素パターン１１の端子１３_２とドライバ回路１２の端子１４_２との間は、配線パターン１５_２で接続され、この配線パターン１５_２は、第１の導電体パターン１６_３、コンタクトホール１７、第２の導電体パターン１８_２、コンタクトホール１７および第１の導電体パターン１６_４で形成されている。さらに、画素パターン１１の端子１３_３とドライバ回路１２の端子１４_３との間は、配線パターン１５_３で接続され、この配線パターン１５_３は、第１の導電体パターン１６_５、コンタクトホール１７、第２の導電体パターン１８_３、コンタクトホール１７および第１の導電体パターン１６_６が電気的に接続されて形成されている。そして、第１の導電体パターン１６_１〜１６_６と、第２の導電体パターン１８_１〜１８_３とは、たとえば抵抗値が異なる金属層により、たとえば第２の導電体パターン１８_１〜１８_３の抵抗率は第１の導電体パターン１６_１〜１６_６の抵抗率より１桁高いオーダのそれぞれ異なる層に図示しない絶縁層を介して形成され、それぞれコンタクトホール１７により電気的に接続されている。
【００２６】
次に、パターンレイアウト方法を図１に示すフローチャートおよび図２ないし図６に示す工程図を参照して説明する。
【００２７】
液晶表示装置のパターンレイアウト装置では、まず、あるサイズで描かれた配線パターン１５_１〜１５_３を接続したい液晶表示装置のアレイパターンを含む各頂点の座標およびレイア名などのＣＡＤデータをコンピュータの記憶装置の記憶領域から読み出し、ＣＡＤソフト上に表示し（ステップ２１）、図２に示すように、配線パターン１５_１〜１５_３を接続したい画素パターン１１およびドライバ回路１２などのアレイパターン群を所望の位置に配置する（ステップ２２）。
【００２８】
【表１】

【００２９】
次に、初期値入力としてたとえば表１に示すように配線パターン１５_１〜１５_３の幅、配線パターン１５_１〜１５_３の間スペース、配線パターン１５_１〜１５_３を形成するレイア名、抵抗率、極力使用しないレイアの指定、コンタクトホール１７の最少数を入力する（ステップ２３）。なお、ここで使用する第１の導電体パターン１６_１〜１６_６のレイア名をＡ、第２の導電体パターン１８_１〜１８_３のレイア名をＢとする。
【００３０】
そして、アレイパターン群で画素パターン１１およびドライバ回路１２の端子１３_１〜１３_３，１４_１〜１４_３となる部分を選択して端子群を描画し、図３に示すように、接続したい端子群を一括して認識して選択する（ステップ２４）。この選択した端子群の情報を読み取りこの読み取った情報をＣＡＤソフトに取り込む（ステップ２５）。
【００３１】
さらに、デザインルールチェックとして接続する端子群同士が一致するか確認し（ステップ２６）、一致しない場合は端子群情報を修正し（ステップ２７）、端子群の選択をやり直し（ステップ２８）、ステップ２５に戻った後にステップ２６にて再度端子情報が一致するか確認する。
【００３２】
また、ステップ２６で接続する端子群同士が一致する場合には、図４に示すように初期設定に従って配線パターン１５_１〜１５_３を発生させて描画する（ステップ２９）。具体的には、図４に示すように、配線パターン１５_１は、第１の導電体パターン１６_１、コンタクトホール１７、第２の導電体パターン１８_１、コンタクトホール１７および第１の導電体パターン１６_２で形成され、配線パターン１５_２は、第１の導電体パターン１６_３で形成され、配線パターン１５_３は、第１の導電体パターン１６_５、コンタクトホール１７、第２の導電体パターン１８_３、コンタクトホール１７および第１の導電体パターン１６_６で形成されている。
【００３３】
そして、描画された各配線パターン１５_１〜１５_３の経路中のコンタクトホール１７の数を抽出し（ステップ３０）、デザインルールチェックとして各配線パターン１５_１〜１５_３の経路中のコンタクトホール１７の数が等しいか確認する（ステップ３１）。この抽出されたコンタクトホール１７の数が等しくない場合はコンタクトホール１７が最も多い配線パターン１５_１〜１５_３の経路を基準としその経路中にあるコンタクトホール数をＣＨｍａｘとする（ステップ３２）。そして、図５に示すように、それぞれの配線パターン１５_１〜１５_３のコンタクトホール１７の数がＣＨｍａｘとなるように配線パターン１５_１〜１５_３を再描画する（ステップ３３）。具体的には、図５に示すように、配線パターン１５_１および配線パターン１５_３は、それぞれコンタクトホール１７を２つずつ有しているので、配線パターン１５_２は、第１の導電体パターン１６_３、コンタクトホール１７、第２の導電体パターン１８_２、コンタクトホール１７および第１の導電体パターン１６_４として、最大数のコンタクトホール１７を有する配線パターン１５_１，１５_３に合わせてコンタクトホール１７を２つ設ける。
【００３４】
また、ステップ３０で再度それぞれの配線パターン１５_１〜１５_３のコンタクトホール１７の数を抽出し、ステップ３１でコンタクトホール１７の数が等しいか確認し、コンタクトホール１７の数が等しいと、種類の配線レイアのうち抵抗率の高い方のＢレイアの第２の導電体パターン１８_１〜１８_３の引き回し長を各配線パターン１５_１〜１５_３について抽出する（ステップ３４）。そして、デザインルールチェックとしてそれぞれの第２の導電体パターン１８_１〜１８_３の配線長が等しいか確認し（ステップ３５）、等しくない場合はＢレイアの最大長である第２の導電体パターン１８_１〜１８_３をＢレイアの基準長（Ｂｍａｘ）とする（ステップ３６）。さらに、各配線パターン１５_１〜１５_３のＢレイア長である第２の導電体パターン１８_１〜１８_３の長さをＢｍａｘとなるように配線描画をやり直して、図６に示すように、Ｂレイアの配線長である各配線パターン１５_１〜１５_３の第２の導電体パターン１８_１〜１８_３の長さを等しくする（ステップ３７）。具体的には、図５に示す各配線パターン１５_１〜１５_３の第２の導電体パターン１８_１〜１８_３の長さを、図６に示すように等しくする。
【００３５】
そして、ステップ３４で再度それぞれの配線パターン１５_１〜１５_３の第２の導電体パターン１８_１〜１８_３の長さを抽出し、ステップ３５で各配線パターン１５_１〜１５_３の第２の導電体パターン１８_１〜１８_３の長さが等しいと、終了する。そして、この配線パターン１５_１〜１５_３を含むアレイパターンを必要に応じて記憶装置に記憶する。
【００３６】
上記実施の形態によれば、２種の第１の導電体パターン１６_１〜１６_６と第２の導電体パターン１８_１〜１８_３とを使用する場合、各配線パターン１５_１〜１５_３の抵抗値の決定に大きく寄与する抵抗率、すなわち単位長さあたりの抵抗値が最も高い一方の第２の導電体パターン１８_１〜１８_３の引き回し長である配線長を等しくすることにより、各配線パターン１５_１〜１５_３の抵抗値を等しくすることができる。すなわち計算などが煩雑になる第１の導電体パターン１６_１〜１６_６および第２の導電体パターン１８_１〜１８_３の幅は変更しないとともに、第１の導電体パターン１６_１〜１６_６と第２の導電体パターン１８_１〜１８_３のそれぞれの抵抗値を合成して演算する必要がなく、単に第２の導電体パターン１８_１〜１８_３の引き回し長さを等しく設定すればよい。また、配線パターン１５_１〜１５_３に形成されるコンタクトホール１７の数を等しくすることにより、各配線パターン１５_１〜１５_３のコンタクトホール１７の合計の抵抗値は等しくなる。したがって、抵抗値の高い第２の導電体パターン１８_１〜１８_３の引き回し長さによる抵抗値とコンタクトホール１７の抵抗値が支配的になるためこれらを等しくすることにより、従来に比べて短時間に各配線パターン１５_１〜１５_３の配線抵抗値が略等しいアレイパターンの設計ができる。また、第１の導電体パターン１６_１〜１６_６および第２の導電体パターン１８_１〜１８_３の幅は変更しないため、配線領域面積が大きくなることもない。
【００３７】
このように、画素パターン１１およびドライバ回路１２間のそれぞれの配線パターン１５_１〜１５_３の抵抗値を等しくすることにより、それぞれの配線パターン１５_１〜１５_３の時定数が等しくなって、遅延時間が等しくなるため液晶表示装置の表示品位が向上する。
【００３８】
なお、上記実施の形態では、第２の導電体パターン１８_１〜１８_３の長さのみを等しく設定したが、より高い精度で配線パターン１５_１〜１５_３の抵抗値の精度を合わせる必要がある場合には、第２の導電体パターン１８_１〜１８_３の長さに加え、それぞれの配線パターン１５_１〜１５_３毎の合計の第１の導電体パターン１６_１〜１６_６の引き回し長さを等しく設定させてもよい。
【００３９】
なお、上記実施の形態の動作をコンピュータで読み取り可能なパターンレイアウトプログラムを記憶した、光ディスクあるいは磁気ディスクその他の媒体に格納し、この媒体を動作させることにより用いてもよい。
【００４０】
【発明の効果】
本発明によれば、選択された端子を効率的にそれぞれ配線パターンの抵抗値が等しい状態で接続できる。
【図面の簡単な説明】
【図１】本発明の一実施の形態の液晶表示装置のパターンレイアウト方法を示すフローチャートである。
【図２】同上アレイ基板のパターンレイアウトの一工程を示す説明図である。
【図３】同上図２の次の工程を示す説明図である。
【図４】同上図３の次の工程を示す説明図である。
【図５】同上図４の次の工程を示す説明図である。
【図６】同上図５の次の工程を示す説明図である。
【図７】従来例の液晶表示装置のパターンレイアウト方法を示すフローチャートである。
【図８】同上アレイ基板のパターンレイアウトを示す説明図である。
【図９】他の従来例の液晶表示装置のパターンレイアウト方法を示すフローチャートである。
【図１０】同上アレイ基板のパターンレイアウトを示す説明図である。
【符号の説明】
１５_１〜１５_３配線パターン
１６_１〜１６_６第１の導電体パターン
１７　　コンタクトホール
１８_１〜１８_３第２の導電体パターン

Claims

複数層の導電体パターン間をコンタクトホールで電気的に接続した複数の配線パターンを認識し、
これら配線パターンのそれぞれのコンタクトホールの数を抽出し、
抽出されたコンタクトホールの数が複数の配線パターンで異なるか否かを判断し、
抽出されたコンタクトホールの数が複数の配線パターンで異なる場合には、コンタクトホールの数を等しくして配線パターンを描画する
ことを特徴とするパターンレイアウト方法。
抽出されたコンタクトホールのうち最大数のコンタクトホールの数に合わせて配線パターンを描画する
ことを特徴とする請求項１記載のパターンレイアウト方法。
複数層の導電体パターン間を電気的に接続した複数の配線パターンを認識し、
これら配線パターンの少なくともいずれかの導電体パターンの引き回し長を抽出し、
抽出された導電体パターンの引き回し長が複数の配線パターンで異なるか否かを判断し、
抽出された導電体パターンの引き回し長が複数の配線パターンで異なる場合には、この導電体パターンの引き回し長を等しくして配線パターンを描画する
ことを特徴とするパターンレイアウト方法。
抽出される導電体パターンは、抵抗率が最も高い導電体パターンである
ことを特徴とする請求項３記載のパターンレイアウト方法。
複数層の導電体パターン間をコンタクトホールで電気的に接続した複数の配線パターンを認識する配線パターン認識手段と、
この配線パターン認識手段で認識されたこれら配線パターンのそれぞれのコンタクトホールの数を抽出するコンタクトホール数抽出手段と、
このコンタクトホール数抽出手段で抽出されたコンタクトホールの数が複数の配線パターンで異なるか否かを判断する判断手段と、
この判断手段で抽出されたコンタクトホールの数が複数の配線パターンで異なると判断されると、コンタクトホールの数を等しくして配線パターンを描画する配線パターン描画手段と
を具備したことを特徴とするパターンレイアウト装置。
配線パターン描画手段は、コンタクトホール数抽出手段で抽出されたコンタクトホールのうち最大数のコンタクトホールの数に合わせて配線パターンを描画する
ことを特徴とする請求項５記載のパターンレイアウト装置。
複数層の導電体パターン間を電気的に接続した複数の配線パターンを認識する配線パターン認識手段と、
この配線パターン認識手段で認識されたこれら配線パターンの少なくともいずれかの導電体パターンの引き回し長を抽出する引き回し長抽出手段と、
この引き回し長抽出手段で抽出された導電体パターンの引き回し長が複数の配線パターンで異なるか否かを判断する判断手段と、
この判断手段で抽出された導電体パターンの引き回し長が複数の配線パターンで異なると判断されると、この導電体パターンの引き回し長を等しくして配線パターンを描画する配線パターン描画手段と
を具備したことを特徴とするパターンレイアウト装置。
引き回し長抽出手段は、抵抗率が高い導電体パターンを抽出する
ことを特徴とする請求項７記載のパターンレイアウト装置。
複数層の導電体パターン間をコンタクトホールで電気的に接続した複数の配線パターンを認識するステップと、
これら配線パターンのそれぞれのコンタクトホールの数を抽出するステップと、
抽出されたコンタクトホールの数が複数の配線パターンで異なか否かを判断するステップと、
抽出されたコンタクトホールの数が複数の配線パターンで異なると判断されると、コンタクトホールの数を等しくして配線パターンを描画するステップと
を備えたことを特徴とするコンピュータで読み取り可能なパターンレイアウトプログラムを記憶した媒体。
コンタクトホール数抽出手段で抽出されたコンタクトホールのうち最大数のコンタクトホールの数に合わせて配線パターンを描画する
を備えたことを特徴とする請求項９記載のコンピュータで読み取り可能なパターンレイアウトプログラムを記憶した媒体。
複数層の導電体パターン間を電気的に接続した複数の配線パターンを認識するステップと、
認識されたこれら配線パターンの少なくともいずれかの導電体パターンの引き回し長を抽出するステップと、
抽出された導電体パターンの引き回し長が複数の配線パターンで異なるか否かを判断する判断手段と、
抽出された導電体パターンの引き回し長が複数の配線パターンで異なると判断されると、この導電体パターンの引き回し長を等しくして配線パターンを描画するステップと
を備えたことを特徴とするコンピュータで読み取り可能なパターンレイアウトプログラムを記憶した媒体。
導電パターンの引き回し長を抽出するステップは、抵抗率が最も高い導電体パターンを抽出する
ことを特徴とする請求項１１記載のコンピュータで読み取り可能なパターンレイアウトプログラムを記憶した媒体。