JP2004006930A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device Download PDF

Info

Publication number
JP2004006930A
JP2004006930A JP2003192833A JP2003192833A JP2004006930A JP 2004006930 A JP2004006930 A JP 2004006930A JP 2003192833 A JP2003192833 A JP 2003192833A JP 2003192833 A JP2003192833 A JP 2003192833A JP 2004006930 A JP2004006930 A JP 2004006930A
Authority
JP
Japan
Prior art keywords
opening
resist film
film
etched
resist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003192833A
Other languages
Japanese (ja)
Other versions
JP3923927B2 (en
Inventor
Azusa Yanagisawa
柳澤　あづさ
Kouki Mutou
武藤　耕喜
Sunao Nishimuro
西室　直
Katsuo Oshima
大島　勝雄
Akira Watanabe
渡辺　明
Akihiko Nara
奈良　明彦
Kohei Shimoyama
下山　浩平
Keisuke Tanaka
田中　圭介
Takamitsu Furukawa
古川　貴光
Shozo Kobayashi
小林　祥三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2003192833A priority Critical patent/JP3923927B2/en
Publication of JP2004006930A publication Critical patent/JP2004006930A/en
Application granted granted Critical
Publication of JP3923927B2 publication Critical patent/JP3923927B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

<P>PROBLEM TO BE SOLVED: To suppress reduction of a resist height or deformation of a resist shape when a plurality of repeated patterns are etched on an insulation film by using a resist film having an opening reduced by heat treatment. <P>SOLUTION: First, a film to be etched is formed on a semiconductor substrate, and a resist film 31 is formed on the film. Next, an opening 32 is formed on the first resist film 31 through a first opening formation step. Then the first resist film 31 is removed from the film, and a second resist film is formed thereon. An opening 33 is formed on the second resist film through a second opening formation step. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、レジスト膜に開孔部を形成した後に熱処理を施し、開孔部の径を縮小する技術に関する。
【０００２】
【従来の技術】
従来、半導体基板上に形成された絶縁膜などに例えばコンタクトホールなどの開孔部を形成する場合、以下のように形成されていた。
すなわち、まず、半導体基板全面上にシリコン酸化膜などの絶縁膜が形成される。次に、この絶縁膜上にレジスト膜が形成され、このレジスト膜に対して露光、現像が行われ、レジスト膜に開孔部が形成される。この開孔部の形成されたレジスト膜に対して熱処理を施すことにより、開孔部の径を縮小する。開孔部を縮小した後に、このレジスト膜をマスクにして絶縁膜がエッチングされる。
【０００３】
【発明が解決しようとする課題】
しかしながら、熱処理により縮小された開孔部を有するレジスト膜を用いて、複数の繰り返しパターンを絶縁膜にエッチングする場合に、レジスト高さの低下やレジスト形状の変形が起こることがあった。
本発明では、熱処理により縮小された開孔部を有するレジスト膜を用いて、複数の繰り返しパターンを絶縁膜にエッチングする際に、レジスト高さの低下やレジスト形状の変形を抑制することができる半導体装置の製造方法を提供することを目的とする。
【０００４】
【課題を解決するための手段】
本願発明では、以下の工程により半導体装置を製造する。まず、半導体基板上に被エッチング膜を形成し、この被エッチング膜上に第１のレジスト膜を形成する。次に、この第１のレジスト膜に、第１の開孔部と、この第１の開孔部から所定間隔離間した第２の開孔部とを形成する。その後、この第１および第２の開孔部の形成された第１のレジスト膜に熱処理を施すことにより第１および第２の開孔部を縮小させる。そして、縮小された第１および第２の開孔部に対応する第３および第４の開孔部を被エッチング膜に形成する。その後、第１のレジスト膜が除去された被エッチング膜上に第２のレジスト膜を形成する。次に、この第２のレジスト膜の第３および第４の開孔部間に対応する領域に第５の開孔部を形成する。その後、この第５の開孔部の形成された第２のレジスト膜に熱処理を施すことによりこの第５の開孔部を縮小させる。そして、縮小されたこの第５の開孔部に対応する第６の開孔部を被エッチング膜に形成する。
【０００５】
【発明の実施の形態】
以下、図１（ａ）〜図１（ｃ）を参照して本発明の第１の実施形態を説明する。
まず、図１（ａ）に示されるように、レジスト膜１に対して、複数の第１のパターン２からなる第１のパターン群３が露光される。ここで、レジスト膜１は０．６５μｍ程度の厚さに形成されている。この第１のパターン２は何れも同じ形状であり、マトリクス状に配置されている。第１のパターンは例えば、一辺が２．６μｍの正方形である。レジスト膜１は、図示しない被エッチング膜上に形成されており、被エッチング膜は図示しない半導体基板上に形成されている。被エッチング膜としては、例えば、ＣＶＤ法により形成された酸化シリコン膜などの絶縁膜が形成されている。
【０００６】
次に、図１（ｂ）に示されるようにマトリクス状に配置された第１のパターン群３の外側に第２のパターン群４が露光される。第２のパターン群４は、第１のパターン２が一方向に拡大された形状を有する第２のパターン５と２方向に拡大された形状を有する第３のパターン６とが含まれる。第２のパターン５は、第１のパターン２が露光されている側と反対側に、例えば、０．２μｍ拡大され、０．２６μｍ×０．２８μｍである。第３のパターン６は第１のパターン２が露光されている側と反対側の２方向に、例えばそれぞれ０．２μｍ拡大され、０．２８μｍ×０．２８μｍである。
【０００７】
この第２のパターン群４は、第１のパターン群を露光する際のマスクとは異なるマスクで形成される。
第２のパターン群４が露光された後、露光されたレジスト膜部分が現像され、第１のパターン群３および第２のパターン群４に対応する開孔部がレジスト膜１に形成される。
【０００８】
次に、開孔部が形成されたレジスト膜１に対して１３５℃、１分の熱処理が施され、図１（ｃ）に示されるように縮小された開孔部７が得られる。
この熱処理により、レジスト膜１に形成された開孔部において、周囲からレジスト材料が開孔部に流れ込み、開孔部の径が縮小する。この時、外側に配置された第２のパターン５および第３のパターン６に対応する開孔部においては、片側には第１のパターン２に対応する開孔部が形成されているため、レジスト材料の流れ込みは限定されるが、反対側には開孔部が形成されておらず、レジスト材料が豊富に存在する。このため、第２のパターン５および第３のパターン６に対応する開孔部においては、第１のパターン２が形成されている側と反対側の縮小率が高い。このため、予め第２のパターン５および第３のパターン６を第１のパターン２の反対側に拡大して露光しておくことにより、縮小後の開孔部７の形状を第１のパターン２の縮小後の開孔部８の形状と同等とすることが可能になる。本実施形態によれば、縮小後の開孔部の径はいずれもおよそ０．１μｍとなる。
【０００９】
本実施形態では、第１のパターン群と第２のパターン群４を異なるマスクで異なる形状に露光している。この露光は、第１のパターン群３に対応するマスクのパターンを、第２のパターン群４に対応するマスクのパターンと異ならせて露光することが一般的であるが、第１のパターン群３に対応するマスクのパターンと第２のパターン群４に対応するマスクのパターンとを同一寸法にして、それぞれの露光量を変えることも可能である。
【００１０】
第２のパターン群４に対応するマスクにおけるマスクの開孔部を大きくすることが困難である場合、露光量を変えて対応することができる。
本実施形態では第１のパターン群３と第２のパターン群４とは個別のマスクで露光されたが、第１のパターン群３と第２のパターン群４に対応するパターンを同一のマスクに形成することにより、１枚のマスクで露光することも可能である。１枚のマスクで露光する場合、全てのパターンが１回の露光で形成される。
【００１１】
次に、図２〜図５を参照して本発明の第２の実施形態が説明される。
図２（ａ）はレジスト膜が露光、現像され、所定の開孔部が形成された後に、このレジスト膜が加熱され、開孔部が縮小された状態が示されている。
図２（ｂ）は図２（ａ）におけるＡ−Ａ’で切断した断面図が示される。
図２（ｂ）において、半導体基板２１上には、例えばＣＶＤ方により形成された酸化シリコン膜などの絶縁膜２２が形成されている。絶縁膜２２に開孔部を形成するために、絶縁膜２２上にレジスト膜２４が例えばスピンコート法などにより０．６５μｍ程度の厚さに塗布され、公知のフォトリソエッチング法により露光、現像され、レジスト膜２４に開孔部２５が形成される。ここで、開孔部２５が形成された後、レジスト膜２４に対して熱処理が施されることにより、レジスト膜２４は軟化し、開孔部２５内に広がった形状のレジスト膜２６となる。この時、開孔部２５の形状は、熱処理前と比較して縮小している。
【００１２】
このように、密集して繰り返される開孔部２５をレジスト膜２４に形成した場合、熱処理によりレジストが広がるとともに高さが低くなる。すなわち、破線で示されるレジスト膜２４の形状が実線で示されるレジスト膜２６の形状に変化する。
また、レジスト膜２６の形状は、上部および下部が中央部に比較して小さい形状となる。このため、絶縁層２２をプラズマＣＶＤ法などによりエッチングする場合、絶縁層２２に形成される開孔部が互いに結合してしまう可能性がある。これは、熱処理前における開孔部間の寸法が熱処理前における開孔部の寸法の２倍以下になる場合に顕著である。
【００１３】
図３〜図５は図２に示される熱処理によるレジスト膜の変形を抑制することのできる半導体装置の製造方法を開示するものであり、図面を参照して以下に詳細に説明する。
第２の実施形態では、繰り返しパターンを形成する際に、複数回に分けて開孔部を形成することを特徴としている。図３〜図５では、２回に分けて開孔部を形成する実施例が示される。
【００１４】
図３には、レジスト膜３１に形成される開孔部の位置が示される。実線で示される開孔部３２が第１回目の開孔部形成工程により、破線で示される開孔部３３が第２回目の開孔部形成工程により形成される。
図４および図５は、図３におけるＡ−Ａ’で切断した断面図が示される。図４では、第１回目の開孔部形成工程が示され、図５には、第２回目の開孔部形成工程が示される。
【００１５】
図４（ａ）において、半導体基板４１上には絶縁層４２が形成されている。この絶縁層４２は、例えばＣＶＤ法により形成された酸化シリコン膜である。この絶縁層４２上にはレジスト膜４３が形成されており、レジスト膜４３には、公知の露光、現像により開孔部４４が形成されている。この開孔部４４は、図３における、実線で示される開孔部３２に対応する。また、露光に際しては、開孔部４４に対応するマスクが用いられる。
【００１６】
次に、図４（ｂ）に示されるように、開孔部４４が形成されたレジストに対して、１３５℃、１分の熱処理が施されることにより、レジスト材料が開孔部４４内に広げられ、縮小された開孔部４５が得られる。
この熱処理により、開孔部は縮小されるが、開孔部４４の配置は疎になっている、すなわち、１つおきに配置されるため、レジスト膜４３の変形量を抑制することができる。
【００１７】
次に、図４（ｃ）に示されるように、レジスト膜４３をマスクに絶縁層４２がエッチングされる。この時のレジスト膜４３に形成されている開孔部４５は、レジスト膜４３に対する熱処理により縮小されている。また、絶縁層４２のエッチングには、たとえば、プラズマＣＶＤ法が用いられる。
絶縁層４２のエッチング後、残存するレジスト膜４３は除去される。その後、図５（ａ）に示されるように、絶縁層全面上に新たにレジスト膜５１が塗布され、公知の露光、現像工程により、レジスト膜５１に開孔部５２が形成される。開孔部５２は、図３における、破線で示される開孔部３３に対応する。このレジスト膜５１に対する露光は、図４（ａ）に示される開孔部４４を形成する際のマスクとは異なるマスクが用いられる。また、レジスト膜５１は、レジスト膜４３によって絶縁膜４２に形成された開孔部内にも充填される。
【００１８】
次に、図５（ｂ）に示されるように、開孔部５２が形成されたレジストに対して、１３５℃、１分の熱処理が施されることにより、レジスト材料が開孔部５２内に広げられ、縮小された開孔部５３が得られる。
この熱処理により、開孔部は縮小されるが、開孔部５３の配置は疎になっているため、レジスト膜５１の変形量を抑制することができる。
【００１９】
次に、図５（ｃ）に示されるように、レジスト膜５１をマスクに絶縁層４２がエッチングされる。この時のレジスト膜５１に形成されている開孔部５３は、レジスト膜５１に対する熱処理により縮小されている。また、絶縁層４２のエッチングには、たとえば、プラズマＣＶＤ法が用いられる。
レジスト膜を熱処理する際に、現像後の開孔部の寸法と開孔部間の寸法とが１：２以下となる場合に、熱処理によるレジストの変形量が大きい。このため、例えば、開孔部の寸法と開孔部間の寸法とが１：１となるように繰り返し配置された開孔部の形成されたレジスト膜を熱処理する場合は、本実施形態に示すように、連続する開孔部を１つおきに２回に分けて形成することにより、レジスト膜を熱処理する際のレジスト膜の変形を抑制することができる。
【００２０】
また、図６に示されるように、レジスト膜６１に対して、第１回目の露光、現像工程で実線で示される開孔部６２と、第２回目の露光、現像工程で破線で示される開孔部６３をそれぞれ直線状に配置することも可能である。なお、図６におけるＡ−Ａ’断面図は、図３におけるＡ−Ａ’断面図である図４および図５に示される断面図と同様であり、また、その製造工程も同様であるので、詳細については省略する。図６に示すように開孔部を配置した場合、それぞれの開孔部を形成するための露光を、同一のマスクで露光することが可能となる。
【００２１】
【発明の効果】
本発明に係る第１の実施形態によれば、半導体装置によれば、レジスト膜に開孔部を形成する際に、外側の開孔部の径を大きく形成している。このため、レジスト膜に対して熱処理を行い開孔部の径を縮小させた時に、縮小後の開孔部の形状を同一にすることが可能となる。
また、本発明に係る第２の実施形態によれば、熱処理により縮小された開孔部を有するレジスト膜を用いて、複数の繰り返しパターンを絶縁膜にエッチングする際に、２回に分けてエッチングを行うため、レジスト高さの低下やレジスト形状の変形を抑制できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における製造工程を示す平面図である。
【図２】本発明の第２の実施形態を説明するための平面図および断面図である。
【図３】本発明の第２の実施形態を示す平面図である。
【図４】本発明の第２の実施形態における製造工程を示す断面図である。
【図５】本発明の第２の実施形態における製造工程を示す断面図である。
【図６】本発明の第２の実施形態の変形例を示す平面図である。
【符号の説明】
１　レジスト膜
２　第１のパターン
３　第１のパターン群
４　第２のパターン群
５　第２のパターン
６　第３のパターン
７　縮小後の開孔部[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a technique for reducing the diameter of an opening by performing a heat treatment after forming an opening in a resist film.
[0002]
[Prior art]
Conventionally, when an opening such as a contact hole is formed in an insulating film or the like formed on a semiconductor substrate, the opening is formed as follows.
That is, first, an insulating film such as a silicon oxide film is formed on the entire surface of the semiconductor substrate. Next, a resist film is formed on the insulating film, exposure and development are performed on the resist film, and an opening is formed in the resist film. By performing a heat treatment on the resist film in which the opening is formed, the diameter of the opening is reduced. After the opening is reduced, the insulating film is etched using the resist film as a mask.
[0003]
[Problems to be solved by the invention]
However, when a plurality of repetitive patterns are etched into an insulating film using a resist film having openings reduced by heat treatment, a reduction in the resist height and deformation of the resist shape may occur.
In the present invention, when a plurality of repetitive patterns are etched into an insulating film using a resist film having an opening portion reduced by heat treatment, a semiconductor capable of suppressing a decrease in resist height and deformation of the resist shape can be suppressed. An object of the present invention is to provide a method for manufacturing a device.
[0004]
[Means for Solving the Problems]
In the present invention, a semiconductor device is manufactured by the following steps. First, a film to be etched is formed on a semiconductor substrate, and a first resist film is formed on the film to be etched. Next, a first opening and a second opening separated from the first opening by a predetermined distance are formed in the first resist film. Thereafter, the first and second openings are reduced by applying a heat treatment to the first resist film in which the first and second openings are formed. Then, third and fourth openings corresponding to the reduced first and second openings are formed in the film to be etched. After that, a second resist film is formed on the film to be etched from which the first resist film has been removed. Next, a fifth opening is formed in a region of the second resist film corresponding to between the third and fourth openings. Thereafter, the second resist film in which the fifth opening is formed is subjected to a heat treatment to reduce the size of the fifth opening. Then, a sixth opening corresponding to the reduced fifth opening is formed in the film to be etched.
[0005]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 1 (a) to 1 (c).
First, as shown in FIG. 1A, a first pattern group 3 including a plurality of first patterns 2 is exposed on a resist film 1. Here, the resist film 1 is formed to a thickness of about 0.65 μm. Each of the first patterns 2 has the same shape and is arranged in a matrix. The first pattern is, for example, a square having a side of 2.6 μm. The resist film 1 is formed on a film to be etched not shown, and the film to be etched is formed on a semiconductor substrate not shown. As the film to be etched, for example, an insulating film such as a silicon oxide film formed by a CVD method is formed.
[0006]
Next, as shown in FIG. 1B, the second pattern group 4 is exposed outside the first pattern group 3 arranged in a matrix. The second pattern group 4 includes a second pattern 5 having a shape in which the first pattern 2 is enlarged in one direction and a third pattern 6 having a shape in which the first pattern 2 is enlarged in two directions. The second pattern 5 is enlarged by, for example, 0.2 μm to the side opposite to the side on which the first pattern 2 is exposed, and is 0.26 μm × 0.28 μm. The third pattern 6 is enlarged by, for example, 0.2 μm in two directions opposite to the side on which the first pattern 2 is exposed, and is 0.28 μm × 0.28 μm.
[0007]
The second pattern group 4 is formed using a mask different from the mask used when exposing the first pattern group.
After the second pattern group 4 is exposed, the exposed resist film portion is developed, and openings corresponding to the first pattern group 3 and the second pattern group 4 are formed in the resist film 1.
[0008]
Next, the resist film 1 in which the opening is formed is subjected to a heat treatment at 135 ° C. for 1 minute to obtain a reduced opening 7 as shown in FIG.
Due to this heat treatment, the resist material flows into the opening from the periphery in the opening formed in the resist film 1, and the diameter of the opening is reduced. At this time, in the opening corresponding to the second pattern 5 and the third pattern 6 arranged on the outside, the opening corresponding to the first pattern 2 is formed on one side. Although the flow of the material is limited, the opening is not formed on the opposite side, and the resist material is abundant. Therefore, in the openings corresponding to the second pattern 5 and the third pattern 6, the reduction ratio on the side opposite to the side on which the first pattern 2 is formed is high. For this reason, by exposing the second pattern 5 and the third pattern 6 in advance to the opposite side of the first pattern 2 and exposing the same, the shape of the aperture 7 after the reduction is changed to the first pattern 2. It is possible to make the shape of the opening 8 equal to that after the reduction. According to the present embodiment, the diameter of each of the openings after the reduction is approximately 0.1 μm.
[0009]
In the present embodiment, the first pattern group and the second pattern group 4 are exposed to different shapes using different masks. In this exposure, it is general that the mask pattern corresponding to the first pattern group 3 is exposed differently from the mask pattern corresponding to the second pattern group 4. And the mask pattern corresponding to the second pattern group 4 can have the same dimensions, and the respective exposure amounts can be changed.
[0010]
When it is difficult to increase the opening of the mask in the mask corresponding to the second pattern group 4, it is possible to respond by changing the exposure amount.
In the present embodiment, the first pattern group 3 and the second pattern group 4 are exposed by individual masks, but the patterns corresponding to the first pattern group 3 and the second pattern group 4 are exposed to the same mask. By forming, exposure can be performed with one mask. When exposing with one mask, all patterns are formed by one exposure.
[0011]
Next, a second embodiment of the present invention will be described with reference to FIGS.
FIG. 2A shows a state in which after the resist film is exposed and developed to form a predetermined opening, the resist film is heated and the opening is reduced.
FIG. 2B is a cross-sectional view taken along line AA ′ in FIG. 2A.
In FIG. 2B, an insulating film 22 such as a silicon oxide film formed by a CVD method is formed on a semiconductor substrate 21. In order to form a hole in the insulating film 22, a resist film 24 is coated on the insulating film 22 to a thickness of about 0.65 μm by, for example, a spin coating method, and exposed and developed by a known photolithographic etching method. An opening 25 is formed in the resist film 24. Here, after the opening 25 is formed, a heat treatment is performed on the resist film 24, so that the resist film 24 is softened and becomes a resist film 26 having a shape spread in the opening 25. At this time, the shape of the opening 25 is smaller than before the heat treatment.
[0012]
As described above, when the openings 25 that are densely repeated are formed in the resist film 24, the heat treatment spreads the resist and reduces the height. That is, the shape of the resist film 24 shown by the broken line changes to the shape of the resist film 26 shown by the solid line.
Also, the shape of the resist film 26 is such that the upper part and the lower part are smaller than the central part. For this reason, when the insulating layer 22 is etched by the plasma CVD method or the like, there is a possibility that the openings formed in the insulating layer 22 are combined with each other. This is remarkable when the dimension between the apertures before the heat treatment is twice or less the dimension of the aperture before the heat treatment.
[0013]
3 to 5 disclose a method for manufacturing a semiconductor device capable of suppressing deformation of a resist film due to the heat treatment shown in FIG. 2, and will be described in detail below with reference to the drawings.
The second embodiment is characterized in that when forming a repetitive pattern, an opening is formed in a plurality of times. 3 to 5 show an embodiment in which the opening is formed twice.
[0014]
FIG. 3 shows the positions of the openings formed in the resist film 31. The opening 32 indicated by a solid line is formed by a first opening forming step, and the opening 33 indicated by a broken line is formed by a second opening forming step.
4 and 5 are cross-sectional views taken along line AA ′ in FIG. FIG. 4 shows a first hole forming step, and FIG. 5 shows a second hole forming step.
[0015]
In FIG. 4A, an insulating layer 42 is formed on a semiconductor substrate 41. The insulating layer 42 is a silicon oxide film formed by, for example, a CVD method. A resist film 43 is formed on the insulating layer 42, and an opening 44 is formed in the resist film 43 by known exposure and development. The opening 44 corresponds to the opening 32 shown by a solid line in FIG. At the time of exposure, a mask corresponding to the opening 44 is used.
[0016]
Next, as shown in FIG. 4B, the resist in which the opening 44 is formed is subjected to a heat treatment at 135 ° C. for 1 minute, so that the resist material enters the opening 44. A widened and reduced aperture 45 is obtained.
By this heat treatment, the apertures are reduced, but the arrangement of the apertures 44 is sparse, that is, every other aperture is disposed, so that the amount of deformation of the resist film 43 can be suppressed.
[0017]
Next, as shown in FIG. 4C, the insulating layer 42 is etched using the resist film 43 as a mask. The openings 45 formed in the resist film 43 at this time are reduced by the heat treatment on the resist film 43. The insulating layer 42 is etched by, for example, a plasma CVD method.
After the etching of the insulating layer 42, the remaining resist film 43 is removed. Thereafter, as shown in FIG. 5A, a new resist film 51 is applied on the entire surface of the insulating layer, and an opening 52 is formed in the resist film 51 by a known exposure and development process. The opening 52 corresponds to the opening 33 indicated by a broken line in FIG. For the exposure of the resist film 51, a mask different from the mask for forming the opening 44 shown in FIG. 4A is used. The resist film 51 also fills the openings formed in the insulating film 42 by the resist film 43.
[0018]
Next, as shown in FIG. 5B, the resist in which the opening 52 is formed is subjected to a heat treatment at 135 ° C. for 1 minute, so that the resist material enters the opening 52. A widened and reduced aperture 53 is obtained.
Although the apertures are reduced by this heat treatment, the arrangement of the apertures 53 is sparse, so that the amount of deformation of the resist film 51 can be suppressed.
[0019]
Next, as shown in FIG. 5C, the insulating layer 42 is etched using the resist film 51 as a mask. The openings 53 formed in the resist film 51 at this time are reduced by the heat treatment on the resist film 51. The insulating layer 42 is etched by, for example, a plasma CVD method.
When the size of the opening after development and the size between the openings are 1: 2 or less when the resist film is heat-treated, the amount of deformation of the resist due to the heat treatment is large. For this reason, for example, when heat treatment is performed on a resist film having openings formed repeatedly so that the size of the openings and the size between the openings are 1: 1, this embodiment will be described. As described above, by forming the continuous opening portion twice every other portion, deformation of the resist film when the resist film is heat-treated can be suppressed.
[0020]
As shown in FIG. 6, the resist film 61 has an opening 62 shown by a solid line in the first exposure and development step, and an opening 62 shown by a broken line in the second exposure and development step. It is also possible to arrange the holes 63 linearly. Note that the AA ′ cross-sectional view in FIG. 6 is the same as the cross-sectional views shown in FIGS. 4 and 5 which are the AA ′ cross-sectional views in FIG. 3, and the manufacturing steps are also the same. Details are omitted. When the apertures are arranged as shown in FIG. 6, it is possible to perform exposure for forming each aperture with the same mask.
[0021]
【The invention's effect】
According to the first embodiment of the present invention, according to the semiconductor device, when forming the opening in the resist film, the diameter of the outer opening is formed to be large. For this reason, when the diameter of the opening is reduced by performing a heat treatment on the resist film, the shape of the opening after the reduction can be made the same.
Further, according to the second embodiment of the present invention, when a plurality of repetitive patterns are etched into an insulating film using a resist film having openings reduced by heat treatment, etching is performed in two steps. Is performed, a decrease in the height of the resist and deformation of the resist shape can be suppressed.
[Brief description of the drawings]
FIG. 1 is a plan view illustrating a manufacturing process according to a first embodiment of the present invention.
FIG. 2 is a plan view and a cross-sectional view for explaining a second embodiment of the present invention.
FIG. 3 is a plan view showing a second embodiment of the present invention.
FIG. 4 is a cross-sectional view illustrating a manufacturing process according to a second embodiment of the present invention.
FIG. 5 is a sectional view illustrating a manufacturing process according to a second embodiment of the present invention.
FIG. 6 is a plan view showing a modification of the second embodiment of the present invention.
[Explanation of symbols]
Reference Signs List 1 resist film 2 first pattern 3 first pattern group 4 second pattern group 5 second pattern 6 third pattern 7 aperture after reduction

Claims (4)

半導体基板上に被エッチング膜を形成する工程と、
前記被エッチング膜上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜に第１の開孔部と、前記第１の開孔部から所定間隔離間した第２の開孔部を形成する工程と、
前記第１および第２の開孔部の形成された前記第１のレジストに熱処理を施すことにより前記第１および第２の開孔部を縮小させる工程と、
縮小された前記第１および第２の開孔部に対応する第３および第４の開孔部を前記被エッチング膜に形成する工程と、
前記被エッチング膜に前記第３および第４の開孔部を形成した後、前記第１のレジスト膜を除去する工程と、
前記第１のレジスト膜が除去された前記被エッチング膜上に第２のレジスト膜を形成する工程と、
前記第２のレジスト膜の前記第３および第４の開孔部間に対応する領域に第５の開孔部を形成する工程と、
前記第５の開孔部の形成された前記第２のレジスト膜に熱処理を施すことにより前記第５の開孔部を縮小させる工程と、
縮小された前記第５の開孔部に対応する第６の開孔部を前記被エッチング膜に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。Forming a film to be etched on the semiconductor substrate;
Forming a first resist film on the film to be etched;
Forming a first opening in the first resist film and a second opening separated by a predetermined distance from the first opening;
Heat-treating the first resist in which the first and second openings are formed to reduce the size of the first and second openings;
Forming third and fourth openings corresponding to the reduced first and second openings in the film to be etched;
Removing the first resist film after forming the third and fourth openings in the film to be etched;
Forming a second resist film on the film to be etched from which the first resist film has been removed;
Forming a fifth opening in a region of the second resist film corresponding to between the third and fourth openings;
Performing a heat treatment on the second resist film having the fifth opening formed thereon to reduce the size of the fifth opening;
Forming a sixth opening corresponding to the reduced fifth opening in the film to be etched;
A method for manufacturing a semiconductor device, comprising: 請求項１記載の半導体装置の製造方法において、前記第１のレジスト膜に前記第１および第２の開孔部を形成する工程と、前記第２のレジスト膜に前記第５の開孔部を形成する工程とは、同一マスクを用いて、前記第１のレジスト膜および前記第２のレジスト膜に対して露光、現像を行うことで形成することを特徴とする半導体装置の製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein said first and second openings are formed in said first resist film, and said fifth openings are formed in said second resist film. The step of forming is a method of manufacturing a semiconductor device, wherein the first resist film and the second resist film are formed by exposing and developing using the same mask. 請求項２記載の半導体装置の製造方法において、前記第１の開孔部と前記第２の開孔部との間隔は、前記第１の開孔部の径の２倍以上であることを特徴とする半導体装置の製造方法。3. The method of manufacturing a semiconductor device according to claim 2, wherein a distance between the first opening and the second opening is at least twice as large as a diameter of the first opening. Manufacturing method of a semiconductor device. 半導体基板上に被エッチング膜を形成する工程と、
前記被エッチング膜上に第１のレジスト膜を形成する工程と、
前記第１のレジスト膜に複数の第１の開孔部を形成する工程と、
前記第１の開孔部の形成された前記第１のレジスト膜に熱処理を施した後、前記第１の開孔部から露出する前記被エッチング膜を除去する工程と、
前記第１のレジスト膜を除去した後、前記除去された領域を含む前記被エッチング膜上に第２のレジスト膜を形成する工程と、
前記第２のレジスト膜の前記第１の開孔部間に対応する領域に第２の開孔部を形成する工程と、
前記第２の開孔部の形成された前記第２のレジスト膜に熱処理を施した後、前記第２の開孔部から露出する前記被エッチング膜を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。Forming a film to be etched on the semiconductor substrate;
Forming a first resist film on the film to be etched;
Forming a plurality of first openings in the first resist film;
Performing a heat treatment on the first resist film in which the first opening is formed, and then removing the film to be etched exposed from the first opening;
After removing the first resist film, forming a second resist film on the film to be etched including the removed region;
Forming a second opening in a region of the second resist film corresponding to between the first openings;
Performing a heat treatment on the second resist film in which the second opening is formed, and then removing the film to be etched exposed from the second opening;
A method for manufacturing a semiconductor device, comprising:
JP2003192833A 2003-07-07 2003-07-07 Manufacturing method of semiconductor device Expired - Fee Related JP3923927B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003192833A JP3923927B2 (en) 2003-07-07 2003-07-07 Manufacturing method of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003192833A JP3923927B2 (en) 2003-07-07 2003-07-07 Manufacturing method of semiconductor device

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2000068776A Division JP3581628B2 (en) 2000-03-13 2000-03-13 Method for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
JP2004006930A true JP2004006930A (en) 2004-01-08
JP3923927B2 JP3923927B2 (en) 2007-06-06

Family

ID=30438426

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003192833A Expired - Fee Related JP3923927B2 (en) 2003-07-07 2003-07-07 Manufacturing method of semiconductor device

Country Status (1)

Country Link
JP (1) JP3923927B2 (en)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007029523A1 (en) * 2005-09-05 2007-03-15 Pioneer Corporation Process for producing etching material
JP2008529313A (en) * 2005-02-03 2008-07-31 ラム リサーチ コーポレーション Method for reducing micro-dimensions using multiple masking steps
JP2008541451A (en) * 2005-05-10 2008-11-20 ラム リサーチ コーポレーション Reticle alignment and overlay for multi-reticle processing
JP2008547236A (en) * 2005-06-28 2008-12-25 ラム リサーチ コーポレーション Multi-mask process using etching mask stack
JP2012182474A (en) * 2012-04-26 2012-09-20 Tokyo Electron Ltd Method of manufacturing semiconductor device, and storage medium

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008529313A (en) * 2005-02-03 2008-07-31 ラム リサーチ コーポレーション Method for reducing micro-dimensions using multiple masking steps
JP2012124535A (en) * 2005-02-03 2012-06-28 Lam Research Corporation Method of reducing critical dimension using plural masking steps
JP2008541451A (en) * 2005-05-10 2008-11-20 ラム リサーチ コーポレーション Reticle alignment and overlay for multi-reticle processing
JP2008547236A (en) * 2005-06-28 2008-12-25 ラム リサーチ コーポレーション Multi-mask process using etching mask stack
JP2012231162A (en) * 2005-06-28 2012-11-22 Lam Research Corporation Multiple mask process using etching mask stack
WO2007029523A1 (en) * 2005-09-05 2007-03-15 Pioneer Corporation Process for producing etching material
JPWO2007029523A1 (en) * 2005-09-05 2009-03-19 パイオニア株式会社 Method for manufacturing material to be etched
JP4700692B2 (en) * 2005-09-05 2011-06-15 パイオニア株式会社 Method for manufacturing material to be etched
US8114685B2 (en) 2005-09-05 2012-02-14 Pioneer Corporation Method of manufacturing material to be etched
JP2012182474A (en) * 2012-04-26 2012-09-20 Tokyo Electron Ltd Method of manufacturing semiconductor device, and storage medium

Also Published As

Publication number Publication date
JP3923927B2 (en) 2007-06-06

Similar Documents

Publication Publication Date Title
US7659208B2 (en) Method for forming high density patterns
JP2005183977A (en) Manufacturing method of metal structure
JP3581628B2 (en) Method for manufacturing semiconductor device
JP3923927B2 (en) Manufacturing method of semiconductor device
JPH11186119A (en) Manufacture of semiconductor substrate
CN107275193B (en) Method for forming semiconductor pattern
JP2000098593A (en) Production of stencil mask
JPS6317528A (en) Manufacture of semiconductor device
JPH0620903A (en) Manufacture of semiconductor device
US20040180297A1 (en) Method for forming pattern in semiconductor device
TWI521369B (en) Layout decomposition method and method for manufacturing semiconductor device applying the same
JPS6066435A (en) Forming method of thin-film
KR100431991B1 (en) Method for forming the reticle bit line bottom plug of semiconductor device
TWI277126B (en) Method of relieving wafer stress
KR20020056147A (en) Method of forming a dummy pattern in semiconductor device
JP4267298B2 (en) Manufacturing method of semiconductor device
JPH0237707A (en) Manufacture of semiconductor device
JPS61184831A (en) Manufacture of semiconductor device
JPS63313866A (en) Manufacture of semiconductor device
KR100370137B1 (en) A array of flat rom cell method for fabricating the same
KR20020002934A (en) Method for manufacturing semiconductor device
JPS5914550B2 (en) Microfabrication method
JPS6350039A (en) Manufacture of semiconductor device
JP2006253640A (en) Method of reducing size and line thickness of metal, semiconductor, and insulator pattern
KR20010084825A (en) Method for fabricating pattern of semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20030707

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060923

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060929

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20061013

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061017

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070213

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070222

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100302

Year of fee payment: 3

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110302

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110302

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120302

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120302

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130302

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140302

Year of fee payment: 7

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees