JP2003535380A

JP2003535380A - メモリ要求の再順序付けによりバス稼働率を向上させるメモリコントローラ

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Publication number: JP2003535380A
Application number: JP2000582900A
Authority: JP
Inventors: ストラコブスキー・ヘンリー; シャベルスキー・ピオトル
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 1998-11-16
Filing date: 1999-11-15
Publication date: 2003-11-25
Also published as: GB2358943B; GB0111922D0; KR20010092745A; US6385708B1; WO2000029959A1; CN1383511A; CN1199109C; DE19983746T1; KR100679362B1; GB2358943A

Abstract

(57)【要約】【課題】【解決手段】コマンド（９１２）およびデータバス（９１４）の稼働率を高めることを目的とした、メモリ要求の再順序付けに適したスケジューラ（１００６）が示される。Ｍ個のメモリバンクおよび複数のＭ個のメモリページを有する関連メモリ（９０８）に対して出力される複数のコマンドを振り分けるスケジューラ（１００６）は、制限回路（１０１６）および再順序付け回路（１０１８）を含む。制限回路（１０１６）は、関連メモリに対する各コマンドの最早発行時間を同じメモリに対する他のコマンドのアクセス遅延に部分的に基づき判定し、再順序付け回路（１０１８）は、各コマンドの最早発行時間、および選択された特定コマンドについてのデータ発生時間に基づいて、関連メモリ（９０８）に対するコマンドの伝達順序を判定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】

本発明は、広義にはコンピュータシステムに関する。より具体的には、本発明
は、マルチプロセッサコンピュータシステムなどのコンピュータシステムにおけ
る共用リソースへのアクセスに関する。特に、コマンドおよびデータバスの平均
稼働率の向上を目的とした、メモリ要求の再順序付けのための装置および方法が
記載される。

【０００２】

【従来の技術】

基本的なコンピュータシステムにおいては、中央処理機構、またはＣＰＵが、
関連するメモリ内に記憶されている所定のプログラムまたは命令一式に従って動
作する。そのような、プロセッサの動作を規定する、記憶されている命令一式ま
たはプログラム以外にも、処理中における中央プロセッサの情報操作を容易にす
るために、メモリ空間がプロセッサメモリまたは関連する追加メモリ内に備えら
れている。追加メモリは、プロセッサによって作成される情報の記憶場所を提供
し、加えて、プログラムの処理に際してプロセッサが臨時に、すなわち“メモ帳
”代わりにして使用する情報の記憶場所を提供する。さらに、関連メモリは命令
一式を実行しているプロセッサの出力情報を設置する場所を提供し、システムの
出力装置がその情報を利用できるようにする。

【０００３】現存するメモリにアクセスするために、多くの構成部分（プロセッサ、ハード
ドライブなど）が１つの共通のバスを共同使用しなければならないシステムにお
いては、メモリへのアクセスをめぐる衝突が発生する可能性が上昇する。特にマ
ルチプロセッサコンピュータシステムなどの場合、異なるプロセッサを利用する
システムが同時に操作されるため、メモリまたは他の共用リソースへのアクセス
が複雑になる。各プロセッサまたはプロセッサシステムが同じメモリへのアクセ
スを同時に要求する可能性が高いので、プロセッサ間での衝突は一般的には回避
不可能である。基本的に、マルチプロセッサコンピュータシステムにおける２つ
以上のプロセッサまたはプロセッサシステムの動作は、結果として、共用メモリ
或いは他の共用リソースに対するメモリコマンドの断続的な重複を生じさせる。

【０００４】共用メモリに対するメモリアクセス要求の衝突という問題の解決のために採ら
れてきた従来の方策は、ある場合では、プロセッサのそれぞれに使用されるメモ
リの完全な重複や、プロセッサシステムの隔離が含まれる。しかし、メモリアク
セス要求の衝突問題を解決するためのこの方策は、しばしば、多重プロセッサシ
ステムにおいて意図された利点を無にしてしまう。そのような多重プロセッサは
、一方のプロセッサが他方のプロセッサの動作を補助しながら、同じデータでの
並行した算出動作を行うといった状況で操作される場合に最も効果的である。従
来、そのようなプロセッサシステムは、プロセッサ同士がメモリなどの共用リソ
ースへのアクセスを競い合うという時間的共用であるか、またはプロセッサシス
テムが二重のポートを有しており、各プロセッサは例えば個別にメモリバスを有
し、一方がアクセスを許可された場合には他方は待機しているといった状態であ
る。

【０００５】上記の衝突問題を回避するため様々な方策が採られてきた。ある方策では、各
プロセッサの逐次的な使用、またはプロセッサの時間的共用によって衝突の回避
が達成される。この方法では、単純に、衝突を避けるために、プロセッサが順番
に共用リソースへのアクセスを行う。一般的に利用されるこのようなシステムは
“リングパッシング”または“トークンシステム”を含み、それにより、ユーザ
ーグループでのリングの伝達と類似する所定の連続動作に従って、衝突する可能
性のあるプロセッサがシステムによってポーリングされる。

【０００６】残念ながら、プロセッサによる逐次的なアクセスの方法論は、コンピュータシ
ステムの全体的な動作に著しい制限を課すことになる。この制限は、システムが
、衝突するプロセッサをポーリングするためにかなりの時間を費やすという事実
に起因する。さらに、単独のプロセッサが作動しており、例えば共用メモリへの
アクセスを要求する場合には、システムによる連続動作の実行に伴い、共用リソ
ースへのプロセッサアクセスの間で、各メモリサイクル毎に遅延が生じる。

【０００７】衝突回避のための他の一般的な方策は、コンピュータシステム内のプロセッサ
間での優先順位付けによるものである。そのような方法では、各プロセッサに対
してシステムの重要性の階層に従った優先順位が付される。衝突が発生するたび
に、メモリコントローラは単純により高い優先順位を有するプロセッサにアクセ
スを提供する。例えば、２つのプロセッサを有するシステムの場合、共用メモリ
へは第一のプロセッサ、第二のプロセッサがアクセスする。共用メモリは、典型
的には、メモリに維持記憶されているデータの周期的なリフレッシュが必要とな
るダイナミックＤＲＡＭ（ＤＲＡＭ）型メモリ装置などである。一般的に、ＤＲ
ＡＭ型メモリでは別の独立したリフレッシュシステムによってリフレッシュが行
われる。そのようなマルチプロセッサシステムの場合、プロセッサとリフレッシ
ュシステムとの双方が共用メモリへのアクセスを競うことになり、プロセッサお
よびリフレッシュシステムに割り当てられた優先順位に従って、システムメモリ
コントローラがメモリアクセス要求の衝突やコマンドを処理する。そのようなシ
ステムは、衝突の問題を解決し、さらに、単純な逐次的アクセスによる衝突回避
のシステムよりも効果的である反面、依然として柔軟性に欠くものである。

【０００８】衝突解消のための他の従来的な方策は、メモリコントローラ内に組み込まれた
意思決定機能である。残念ながら、メモリコントローラの意思決定部分はクロッ
クシステムによる制御およびタイミングによって操作されるため、実際に意思決
定を実行し、メモリコントローラが共用メモリへのアクセスを許可し得るように
なるまでに多くの時間を費やすことになる。

【０００９】残念なことに、この実際の意思決定の実行という問題は、従来のメモリコント
ローラが有するマルチバンク型メモリシステムへのアクセス許可能力を実質上低
下させる。マルチバンク型メモリシステムでは、実際のメモリコアは特定の領域
、すなわちバンクに区分され、読み出されるデータもそこに記憶される。より迅
速且つより効率的なメモリアクセスが提供できる反面、マルチバンクメモリ装置
に対応するために従来のメモリコントローラには複雑な仕組みが求められ、その
結果、全体的なシステムとしては、アクセススピードが全体的に著しく低下する
ことになる。

【００１０】以上のことから、コマンドおよびデータバスの稼働率の向上を達成することを
目的とした、メモリ要求の再順序付けのための装置および方法が望まれる。

【００１１】

【発明の概要】

本発明では、コマンドおよびデータバスの稼働率向上を達成することを目的に
、メモリ要求を再順序付けするための装置がスケジューラの形態で示される。ス
ケジューラは、関連するメモリへの複数のコマンドを振り分ける。メモリは複数
のＭ個のメモリバンクと複数のＮ個のメモリページから成る。スケジューラは、
各コマンドごとの最速の出力時間を同じメモリバンクに対する他のコマンドのア
クセスの遅延に少なくとも部分的に基づいて決定する制限回路と、関連メモリへ
のコマンドの伝達順序を決定するよう再順序付けを行う再順序付け回路とを含ん
でいる。伝達順序は、各コマンドについての最速の出力時間および選択された１
つのコマンドについてのデータ発生時間に従って決定される。

【００１２】本発明の特質および利点については、本明細書中の以下に示される部分および
図面により、その一層の理解が達成される。

【００１３】

【発明の実施の形態】

プロセッサなどの複数の装置が同じリソースを共用するシステムの場合、1つ
以上の装置が共用リソースへのアクセスを要求する際に典型的に発生する衝突を
回避するために、様々な方策が採られてきた。ある方策では、プロセッサを順番
に動作させることでその衝突を回避し、またはプロセッサの時間的な共用によっ
て衝突回避を達成する。この方法においては、衝突を避けるために、単純に、プ
ロセッサが順番に共用リソースへのアクセスを行う。一般的に利用されるこのよ
うなシステムは“リングパッシング”または“トークンシステム”を含み、それ
により、ユーザーグループでのリングの伝達と類似する所定の連続動作に従って
、衝突する可能性のあるプロセッサがシステムによってポーリングされる。

【００１４】残念ながら、このようなプロセッサによる逐次的なアクセスの方法論では、衝
突するプロセッサをシステムがポーリングするためにかなりの時間を費やすため
、コンピュータシステムの全体的な動作に著しい制限を課すことになる。

【００１５】衝突回避のための他の一般的な方策は、コンピュータシステム内のプロセッサ
間での優先順位付けによるものである。そのような方法では、各プロセッサに対
してシステムの重要性の階層に従った優先順位が付される。そのようなシステム
は衝突の問題を解決し、さらに、単純な逐次的アクセスによる衝突回避のシステ
ムよりも効果的である反面、依然として柔軟性に欠くものである。

【００１６】衝突回避のためのさらに別な一般的方策は、コントローラ型装置に組み込まれ
た意思決定ロジックを含む。残念ながら、意思決定ロジックの複雑さから、実際
の意思決定が実行されコントローラによる共用メモリへのアクセス許可が可能に
なるまでに、多くの時間を費やすこととなる。

【００１７】複雑なロジックがシステムの動作速度を低下させるこの問題は、それぞれに異
なる動作特性を有しながら相互に接続された複数のメモリ装置の間に点在するメ
モリを含むマルチチップモジュール型メモリシステムにおいてはさらに顕著であ
る。従来のロジックは、様々なメモリ装置に固有の、それぞれに異なるアクセス
特性を補うようには構成され得ないので、全体的なシステムの実行性能を低下さ
せることで解決しようとする。

【００１８】広義には、図１Ａに示される通り、本発明は、それぞれがユニバーサルデバイ
スコントローラ１０４に結合された要求デバイス１０２を有するシステム１００
として示すことができる。ここで、要求デバイス１０２は、任意の数および種類
の共用リソース１０８へのアクセスを提供するように適切に形成されたシステム
バス１０６によってユニバーサルデバイスコントローラ１０４に結合される。１
つの実施形態では、システムバス１０６は関連するシステムインターフェース層
１１０によってユニバーサルコントローラ１０４に結合され、さらには、そのユ
ニバーサルコントローラ１０４が共用リソースインターフェース１０９によって
共用リソース１０８に結合される。広義には、ユニバーサルコントローラ１０４
は、任意の要求システム１０２からの共用リソースへの要求および共用リソース
動作特性パラメータ１１３に基づき、共用リソース１０８の状態を判定するよう
に設定される。

【００１９】要求システム１０２がマルチプロセッサシステム内の１つのプロセッサであり
、同じようにそこに結合されているほかのプロセッサによっても共用されている
メモリ装置１０８としての共用リソース１０８に対するアクセスを要求する場合
、ユニバーサルコントローラ１０４は、所望のリソースアクセス要求を完了する
ために、実行されるべき動作の順序を決定する。例えばメモリ装置１０８がＳＤ
ＲＡＭである場合、その動作は典型的にはプレチャージ、ページクローズ、ペー
ジオープン、およびページリードまたはページライトを含む。

【００２０】ある特定の動作順序が決定されると、例えばデータ衝突または他の種類の対立
を回避するために、ユニバーサルコントローラ１０４が順序付けられた連続動作
の間の適当な時間間隔を決定する。好ましい実施形態では、その時間間隔は、例
えばルックアップテーブルに記憶されている共用メモリ装置の動作特性に、部分
的に基づいて決定される。その後、適切に順序付けられたアクセスコマンドがユ
ニバーサルコントローラにより出力され、次いで、共用メモリによって応答され
る。

【００２１】以下に示される本発明の詳細な説明では、発明についての完全な理解を促進す
るために複数の具体的な実施形態が示される。しかし、当業者には明白となるよ
うに、本発明はこれらの特定の詳細に依らず、または他の要素あるいは工程を利
用することにより実践され得る。他の場合では、本発明の本質が不明瞭になるこ
とを避けるため、周知の工程、手順、構成要素、および回路についての詳細な説
明が割愛されている。

【００２２】以下、本発明は、プロセッサと共用メモリとの間の連絡機構として機能するよ
うに設定されたメモリコントローラの観点から説明される。しかし、本発明は、
共用であるか否かに関わらず、任意のリソースへのアクセスを制御し得るユニバ
ーサルコントローラとしても実行し得ることに留意されたい。そのようなリソー
スはメモリである必要性は無く、事実、本発明は、例えば、バスアクセスの待ち
時間を低減することによりシステムバスの効率的な帯域幅を増加させることを目
的としてマルチプロセッサ内の情報量を制御するなど、共用システムバスへのア
クセスを制御するためにも用いられ得る。

【００２３】次に、図１Ｂでは、プロセッサなどの要求デバイス１０２を有し、システムバ
ス１０６によってユニバーサルコントローラ１０４に結合されるシステム１００
が示される。さらに、コントローラ１０４は共用リソース１０８に結合され、共
用リソース１０８は、例えば、様々な形態を採り得るメモリ１０８であり、ＤＲ
ＡＭ、ＳＤＲＡＭ、ＳＬＤＲＡＭ，ＥＤＯ、ＦＰＭ、またはＲＤＲＡＭ（登録商
標）などである。例示の実施形態では、システムバス１０６は単方向アドレスバ
ス１０６−１を含み、その単方向アドレスバス１０６−１はプロセッサ１０２に
よって出力されるメモリアドレス要求をユニバーサルコントローラ１０４に伝達
する。さらにシステムバス１０６は単方向アドレスバス１０６−２も含み、その
単方向アドレスバス１０６−２はアドレスバス１０６−１と連係してメモリアド
レスに関するコマンドを伝達する。例えば、プロセッサ１０２がメモリ１０８に
おける特定のメモリ位置に記憶されている実行可能な命令を要求する場合、プロ
セッサはコマンドバス１０６−２に対して読み取り要求（システムコマンドと称
す）を出力し、実質的には同時に、アドレスバス１０６−１に対しても対応する
メモリアドレス要求（システムアドレスと称す）の出力が行われる。システムア
ドレスおよびシステムコマンドの双方はコントローラ１０４に含まれる設定可能
なシステムインターフェース１１０によって受け取られる。ここで、設定可能と
は、受け取ったシステムコマンドおよびシステムアドレスが、メモリ１０８によ
って要求されるいかなる方法および形態のものでも、システムインターフェース
１１０がそれを処理できるように、システムインターフェース１１０を設定し得
るということを意味するものである。これにより、プロセッサ１０２が各メモリ
装置に対して個別の要求を発する必要が無くなり、プロセッサ１０２が必要とし
ているデータを、コントローラ１０４に結合する任意の数および種類のメモリ装
置に格納することができる。

【００２４】例示の実施形態において、システムインターフェース１１０は、受け取ったシ
ステムコマンドおよびシステムアドレスをユニバーサルコマンド２００と称され
るものに変換するよう設定されている。ユニバーサルコマンド２００の例は図２
Ａに示される。１つの実施例では、共用リソースがＤＲＡＭ型メモリ装置（ＳＬ
ＤＲＡＭ、ＳＤＲＡＭ、ＥＤＯＤＲＡＭなどを含む）である場合、ユニバーサ
ルコマンド２００は、メモリ１０８の任意のメモリアクセス要求を実行するため
に必要な全ての動作を含む５つのデータフィールドから形成される。そのような
動作は、データプレチャージフィールド２０２によって示されているプレチャー
ジ動作を含み、このフィールドは、特定のロウを予めチャージしておく必要が有
るかどうかを表示するために用いられる、プレチャージ動作を含む。他の動作と
して、データ活性化フィールド２０４、データリードフィールド２０６、データ
ライトフィールド２０８およびデータリフレッシュフィールド２１０を含む。例
えばここで、メモリ１０８が、メモリバンク１において現在アクティブである（
すなわち、リードまたはライトが行われた後のオープンされている）メモリペー
ジ１を有し、且つ、続くプロセッサコマンドが、メモリバンク１のページ２上に
記憶されているデータを読み取り、プロセッサ１０２に出力するよう要求してい
るとする。この場合、プロセッサ１０２によって要求されるコマンドを実行する
ためには、ページ１がクローズされ（すなわち、ページ１がプレチャージされる
）、ページ２は活性化されなければならない。活性化が完了した後、ページ２か
らのリードが行われる。したがって、図２Ｂに示されるユニバーサルコマンド２
１２は、データフィールド２０２，２０４，２０６，２０８，２１０を有するユ
ニバーサルコマンド生成部１１０によって生成され、そのうちのデータフィール
ド２０２，２０４，２０６は“関連する動作の実行”を示す“１”に設定され、
データフィールド２０８，２１０は“関連する動作の不実行”（すなわち、“Ｎ
ＯＰ”）を示す“０”に設定される。

【００２５】図１Ｂに戻る。メモリ１０８へのアクセスは複数の異なる要求デバイスによっ
て共用されているため非常に動的であり、従ってメモリ１０８の状態は常に変化
する。メモリの状態とは、特定のメモリ位置において特定の動作を間違いなく実
行するためには、そのメモリ位置の状態を知る必要があることを意味する。例え
ば、特定のメモリページがクローズしている場合、リード動作を実行するために
はまずそのメモリページをオープンする必要がある。従って、特定のアドレス位
置のその時点での状態を探知するために、特定のメモリ位置に対して実行された
最も新しい動作が図３に示されるリソースタグ３００によって識別される。本発
明の１つの実施形態では、リソースタグ３００は、特定のメモリアドレス位置を
識別するために用いられるアドレスフィールド３０２、そのアドレスフィールド
３０２によって識別されたアドレスに最後に発行されたコマンドを識別するため
に用いられる最終発行コマンドフィールド３０４、さらに最終コマンド発行時間
データフィールド３０６を含む。例えば、メモリアドレスＡＤＤ₅のリソースタ
グ３０８は時間５φ（５システムクロック周期を示す）にページリードコマンド
が発行されたことを示し、リソースタグ３１０は、同じメモリアドレスＡＤＤ₅
について、時間１０φにそのメモリページにページライトが実行されることを示
している。メモリアドレスＡＤＤ₅の状態を観測することにより、ユニバーサル
コントローラ１０４はＡＤＤ₅におけるメモリページが既にオープンしているこ
と、従って、ページオープン操作は必要ないことを認知する。

【００２６】リソースタグバッファ１１４に記憶されているタグ３００によって提供される
リソースの状態についての情報を元に、設定可能システムインターフェース１１
０に結合されるコマンド順序付け器１１６は、ユニバーサルコマンド２００のコ
マンド構成要素２０２〜２１０のそれぞれの間における適切な時間間隔を提示し
、それにより、図２Ｃに示されるような、コマンド構成要素２０２〜２０４、お
よびコマンド構成要素２０４〜２０６がそれぞれ時間間隔ｔ₁およびｔ₂となるよ
う構成された順序付け済みコマンド２２０が提供される。ここで、コマンド構成
要素２０８〜２１０は“ＮＯＰ”型のフィールドであるため、順序付け済みコマ
ンド２２０はこれらのフィールドについて如何なる参照も含んでおらず、構成要
素２０２〜２０６に必要なクロック周期と、ｔ₁＋ｔ₂に実質的に等しい時間周期
と、の合計に実質的に等しい時間周期を必要とするのみである。これにより、コ
マンド順序付け器１１６は、プロセッサ１０２とメモリ１０８との間のコマンド
およびデータの最適な流れを提供し得る。

【００２７】発明の別の実施形態では、共用リソース１０８がＳＤＲＡＭなどのマルチバン
ク型メモリ装置である場合、または共用リソースがマルチチップモジュールなど
のマルチ装置メモリである場合、リソースタグバッファ１１４は、例えば特定の
バンクまたは装置においてオープンしているページ全てについてのリソースタグ
を記憶し得る。１つの実施例では、比較器（図示せず）がシステムアドレスにお
けるバンク番号または装置識別子を探知し、ページアドレスおよびシステムアド
レスをタグバッファ１１４の内容と比較する。比較結果が“一致”でない場合（
すなわち、アドレスが適合しない場合）、ユニバーサルコントローラ１０４はタ
グバッファ１１４からのアドレスを用いて古いページをクローズしなければなら
ず、さらに、新しいシステムコマンドに基づき新しいページをオープンしなけれ
ばならない。

【００２８】複数の異なる装置がユニバーサルコントローラ１０４によって補助されている
場合、特定の装置にのみ関連する動作パラメータであって、入力されるシステム
アドレスにも関連している動作パラメータを選択し得ることが望ましい。ユニバ
ーサルコントローラが複数の異なる装置を補助している場合に、ユニバーサルコ
ントローラ１０４に結合されたアドレス空間コントローラ１２０が図１Ｃに示さ
れている。例示の実施形態では、アドレス空間コントローラ１２０は入力された
システムアドレスに関連する１つの装置を示す装置特有のパラメータのみを選択
する性能を有する。図１Ｄに示される具体的な実施例では、アドレス空間コント
ローラ１２０は比較器１２２を含み、その比較器１２２が、入力されたシステム
アドレスと、入力されたアドレスに関連する装置（または同様にして、メモリ領
域）を識別する領域アドレス範囲バッファ１２４の内容とを比較する。特定の装
置または領域が識別されると、装置パラメータレジスタ１２６および１２８（そ
れぞれがバッファ１２４に結合され、特定の装置ごとに特有のパラメータを含む
）のグループ中１つのレジスタが選択される。選択された装置パラメータレジス
タは次いでそのシステムアドレスに対応する装置についての特定の動作パラメー
タを提示する。別の実施形態では、選択された装置パラメータレジスタの内容は
ＬＵＴ１１８に入力される。これにより、任意の数の異なる装置をユニバーサル
コントローラ１０４によって補助することができ、各装置の特定の動作パラメー
タが識別されて、対応するユニバーサルコマンドの最適な順序付けに用いられる
。

【００２９】ユニバーサルコントローラに結合された装置の１つがビジー状態で新しいコマ
ンドを受付られないといった場合に、コマンド列で待機中の任意の別のコマンド
を選択し得ることが有益であるという点に留意すべきである。発明の別の実施形
態では、装置による応答およびユニバーサルコントローラによる要求のそれぞれ
が、それぞれ関連する識別番号１５０を有しており、例示の実施形態では、図１
Ｅに示されるように、その識別番号は５ビット長のデータワードである。識別番
号１５０は、２ビット長のグループセレクタフィールド１５２および３ビット長
の要求番号フィールド１５３を含むように形成される。グループセレクタ（ＧＳ
）は特定のシステム要求がどのグループに属するか（例えば、プロセッサ）を判
定し、要求番号（ＲＮ）は、グループセレクタフィールド１５２によって識別さ
れた関連グループの要求または応答の番号を表す。その際、同一のトランシーバ
からの連続する要求は連続した要求番号を有する。

【００３０】別の実施形態では、グループ優先順位セレクタレジスタ１５４は応答グループ
または要求グループのそれぞれについての優先順位値を含み、より高い優先順位
値を有する応答グループまたは要求グループが低い優先順位値のグループに先行
する。これにより、優先順位値の低い要求や応答が次のクロック周期で処理され
得ない場合に、その低順位値の要求または応答に先行して高順位値の要求または
応答が処理され得る。いわゆる動ロック（ライブロック，Livelock）を防ぐため
、動ロックカウンタレジスタ１５６は、低優先順位値の要求（または応答）に先
行し得る、高優先順位値を有する連続する要求（または応答）の数の情報を含む
。これにより、低優先順位値の要求（または応答）はクロック周期の多くの周期
中放置されずにすむことになる。

【００３１】また別の留意点として、コマンドの流れとデータの流れの双方の制御を最適化
するために、共用リソースのそれぞれがそれぞれに動作特性一式（例えば、ＤＲ
ＡＭ型装置の場合はアクセス時間、ＣＡＳ待ち時間など）を関連させている点が
あげられる。ユニバーサルコントローラ１０４によって１つ以上の共用リソース
が補助されている場合、共用リソースのそれぞれは異なる動作特性の一式を有し
ており、別の実施形態では、その動作特性はコマンド順序付け器１１６に結合す
るルックアップテーブル（ＬＵＴ）１１８に記憶される。コマンド順序付け器１
１６は、リソースタグバッファ１１４に記憶されるリソースタグと連係してＬＵ
Ｔ１１８が提供する情報を用いて、コマンド構成要素２０２〜２１０を適切に順
序付け、順序付け済みコマンド２２０を形成する。これは、共用リソースが、マ
ルチチップモジュールなど、まさにそれぞれが実質的に異なる動作特性を有する
メモリ装置の集合である場合には特にあてはまる。

【００３２】次に、図４は、発明の実施形態に従ってユニバーサルコントローラが共用リソ
ースへのアクセスを図るプロセス４００の詳細を示したフローチャートである。
このプロセス４００はシステムが共用リソースへのアクセスを要求する４０２か
ら開始する。共用リソースがＤＲＡＭ型メモリ装置の場合、その動作はプレチャ
ージ、リフレッシュ、クローズ、オープン、リードおよびライトを含む。例えば
、プロセッサが、システムコマンド（すなわちページリード）と、要求されてい
るページが記憶されているメモリ内の場所を示す関連のシステムアドレスとを生
成することにより、共用メモリ内に記憶されるメモリページを要求する。これは
、好ましい実施形態では、４０４において、例えば、共用メモリ内でのアクティ
ブなメモリ位置に関連したリソースタグを用いてリソースの状態が判定される。
次いで、４０６にて、共用リソース対する所望の要求を実行するために必要な、
動作の順序付けについての判定が行われる。４０８では、ユニバーサルコントロ
ーラが、所望の要求を実行するために必要な動作の連続順序に基づいてユニバー
サルコマンドを生成する。例えば、ページリード動作を実行するためには、前段
階でオープンされているページをクローズし、新しいページを活性化し、それか
らリード動作が実行される必要がある。その際、これら全てはユニバーサルコマ
ンド構成１つで理解される。共用リソースについてのリソースタグおよび特有の
動作特性を用いてユニバーサルコントローラがユニバーサルコマンドを形成する
と、次いで、４１０にて、ユニバーサルコントローラはユニバーサルコマンドの
コマンド構成要素それぞれの間の適切な時間間隔を判定する。その後、４１２に
おいて、順序付け済みコマンドが共用リソースに対して発行される。この際、別
の実施形態では物理ステージが用いられる。最後に４１４において、共用リソー
スは、例えば、システムアドレスに示される位置に記憶されているデータを提示
することなどによって、順序付け済みコマンドに応答する。

【００３３】発明の別の実施形態では、図５に示されるプロセス５００を用いて、ユニバー
サルコントローラがリソースの状態（４０４）および実行する動作の順番（４０
６）を決定する。このプロセス５００は、５０２にてリソース区分識別子（すな
わち、メモリアドレスレジスタ）をリソース識別子（すなわち、リソースタグア
ドレスフィールド２０２）と比較することによって開始される。５０４において
“一致”の発生が確認された場合（すなわち、新しいコマンドのアドレスがその
時点でのタグアドレスフィールドと適合する場合）、続いて、５０６において次
のコマンドが発行される。他方、新しいコマンドアドレスがその時点でのタグア
ドレスフィールドに適合しない場合（すなわち、不一致の場合）、次いで、５０
８にて、古いページがまだオープンしているか否かの判定が行われる。古いペー
ジがオープンしている場合には、５１０にてそのページがクローズされ、５１２
にて新しいページがオープンされる。しかし、５０８にて古いページがオープン
していないことが確認されると、次いで、５１２において新しいページがオープ
ンされる。どちらの場合でも、一度新しいページがオープンされると、５０６に
て次のコマンド（データ操作）が発行される。

【００３４】発明の別の実施形態において、ユニバーサルコントローラは、図６に示される
プロセス６００に基づいて、連続動作のそれぞれの間における適切な時間間隔を
決定する（４１０）。このプロセス６００は、６０２において、ユニバーサルコ
ントローラが、ある特定のリソースに対しての新しい一連のコマンドの最初のコ
マンドと、その時点までに同じリソースに対して発行されたコマンドのうち最も
新しい一連のコマンドの最後のコマンドとを比較することによって開始される。
６０４において、ユニバーサルコントローラは、新しいユニバーサルコマンドの
最初のコマンド構成要素と、それ以前のもののうち最も新しいコマンドの最終コ
マンド要素とを比較することによって、ユニバーサルコマンド構成要素間の時間
的な制約を判定する。別の実施形態では、ユニバーサルコントローラは表１に示
されるような２次元配列の形態をとる２指標ルックアップテーブル（ＬＵＴ）を
用いる。その中で、配列の第一行は古い（すなわち今までのうちで最も新しい）
コマンドを表し、配列の第一列は新しいコマンドを表す。例えば、表１を参照し
て、古いコマンドがページリードであった場合、且つ新しいコマンドがページク
ローズであった場合、それらの、ページクローズという新しいコマンドとページ
リードという古いコマンドとの交差位置には、それら２つの動作の間で許可され
る最低時間量（すなわち、発行に要する物理的な最低限の時間）が示される。通
常、ＬＵＴに記憶される情報は共用リソースの製造者によって提供される。

【００３５】

【表１】

【００３６】特定のユニバーサルコマンド構成要素についてのリソースの物理的な制約が判
定されると、６０６において、同じユニバーサルコマンドに更なるコマンド構成
要素が存在しているか否かの判定が行われる。更なるコマンド構成要素が存在し
ない場合、６０８において、ユニバーサルコマンドおよび関連する構成要素の時
間間隔に関する詳細が記憶される。他方、ユニバーサルコマンドに更なるコマン
ド構成要素が含まれている場合、制御は６０４に戻され、その構成要素について
、対応する物理的な時間的制約が判定される。

【００３７】しかし、例えば複数のメモリバンクを有する共用メモリ１０８内の物理ページ
の状態を観測するためには、非常に多くのリソースタグが必要となり、それに従
い非常に多くのキャッシュメモリがリソースタグバッファ１１４のために必要と
なる。これでは、それぞれが遠隔に位置するメモリの特定のメモリページについ
ての固有のリソースタグを検索するために非常に多くの時間を要することになり
、その結果、ユニバーサルコントローラ１０４の全体的な動作速度を低減させる
ことになる。図７Ａに示される別の実施形態では、ページヒット／ミスコントロ
ーラ７０２がユニバーサルコントローラ１０４に含まれ、ページレジスタ７０４
の数Ｍがマルチバンクメモリ７０６内のメモリバンク数Ｎ未満になるよう設定さ
れる。これは、Ｍ個のページレジスタ７０４中で、全てのバンクが対応できるが
わけではないからである。この動作において、Ｍページレジスタ７０４のそれぞ
れは、オープンているページのアドレスおよび状態データを記憶する。また、ラ
ンダムページレジスタ番号生成部７０８は、ページレジスタに対応する無作為な
Ｍ以下の整数値を生成し、オープンしているページのアドレスと交換する。比較
器７１０は、入力されたシステムアドレスと、Ｍ個のすべてのレジスタのバンク
番号およびページアドレスとの比較を並行に行い、以下に示す４つの可能な結果
のいずれかを得る。

【００３８】１）比較器７１０がヒット（一致）を示す場合、要求されているバンクの所望
のページがオープンされ、アクセスへの準備が整う。

【００３９】２）比較器７１０がバンクのヒット（一致）およびページのミス（不一致）を
示す場合、ユニバーサルコントローラ１０４は、ページレジスタからのページア
ドレスを利用して古いページをクローズし、且つ、システムアドレスからのペー
ジアドレスを利用して新しいページをオープンする必要がある。

【００４０】３）比較器７１０がバンクおよびページの双方でのミスを示す場合、ユニバー
サルコントローラ１０４は、ランダムページレジスタ番号生成部によって提供さ
れる番号のバンクにおける任意の古いページをクローズし、且つシステムアドレ
スを利用して新しいページをオープンする必要がある。その後、所望のバンクへ
のアクセスを行う。

【００４１】４）バンクおよびページの双方がミスで、しかし少なくとも１つのページレジ
スタが未使用である場合、そのレジスタが利用されて、新しいページがオープン
される。

【００４２】別の実施形態では、図７Ｂに示されるように、ランダムページレジスタ番号生
成部７０８は、最も以前に用いられた（ＬＲＵ）比較器７１２によって代替され
、Ｍ個のレジスタ７０４のうちのどれが最も長く未使用であるか（すなわち、最
も以前に用いられたか）を判定する。

【００４３】マルチバンクメモリ７０６における物理ページの状態の観測に加え、図８に示
されるバンクアクセスコントローラ８００は、マルチバンクメモリ７０６に含ま
れるメモリバンク数Ｎに対応するＮ個のバンクレジスタ８０２を含む。関連する
バンクの情報が記憶されるバンクレジスタ８０２は、バンクの識別番号を規定す
るバンク番号フィールド８０４を含む。さらに、バンクレジスタ８０２は、バン
ク番号フィールド８０４中のバンク番号によって識別される特定のバンクの状態
を示すバンクステータスフィールド８０６を含む。具体的な実施形態では、バン
クステータスフィールド８０６は表２に示されるような値をとり得る。

【００４４】

【表２】

【００４５】４００〜８００Ｍｂ／ｓ／ピンの範囲の速度でバスデータを伝達するシンクロ
ナスリンクＤＲＡＭ（ＳＬＤＲＡＭ）などのパケット指向型高速メモリの発展に
伴い、メモリアクセスの衝突に起因する問題は益々増加している。まず図９Ａを
参照すると、発明の実施形態による、例示的なＳＬＤＲＡＭ型マルチプロセッサ
システム９００が示される。マルチプロセッサシステム９００は、システムバス
９０６によってコントローラ９０４に接続されるプロセッサ９０２を含む。ユニ
バーサルコントローラ９０４は、次いで、ＳＬＤＲＡＭバスによってシンクロナ
スリンクＤＲＡＭ（ＳＬＤＲＡＭ）９０８およびＳＬＤＲＡＭ９１０に接続され
る。ＳＬＤＲＡＭバスは単方向コマンドバス９１２および双方向データバス９１
４で構成されている。留意点として、図９Ａには２つのＳＬＤＲＡＭのみが示さ
れているが、バス９１２および９１４によって、任意の数のＳＬＤＲＡＭがユニ
バーサルコントローラ９０４に接続され得ることがあげられる。別の場合では、
ＳＬＤＲＡＭは、ＳＬＤＲＡＭ９０８のようなＳＬＤＲＡＭを任意の適切な数だ
け含むバッファ付きモジュールの形態をとり得る。ユニバーサルコントローラ９
０４をＳＬＤＲＡＭ９０８および９１０のそれぞれに接続する初期化／同期（Ｉ
／Ｓ）バス９１６は、ユニバーサルコントローラ９０４によって生成される初期
化信号および同期信号の信号経路を提供する。

【００４６】発明の別の実施形態では、ユニバーサルコントローラ９０４からのパケット化
されたコマンド、アドレス、および制御情報が、コマンドバス９１２上をＳＬＤ
ＲＡＭ９０８および９１０に選択的に伝達される。データバス９１４は、ユニバ
ーサルコントローラ９０４からのパケット化されたライトデータをＳＬＤＲＡＭ
９０８および９１０のいずれか選択された方へ伝達するよう設定される。または
、データバス９１４が、ＳＬＤＲＡＭ９０８および９１０のいずれか選択された
方からのパケット化されたリードデータをユニバーサルコントローラ９０４に送
り返すようにも形成される。留意点として、コマンドバス９１２およびデータバ
ス９１４は通常、例えば４００ＭＢ／ｓ／ｐ、６００ＭＢ／ｓ／ｐ、８００ＭＢ
／ｓ／pなどの互いに同一の速度で動作することがあげられる。

【００４７】ユニバーサルコントローラ９０４により生成され、コマンドバス９１２によっ
て伝達される複数の制御信号は、例えば、無差異の走行クロック信号（ＣＣＬＫ
）、ＦＬＡＧ信号、コマンドアドレス信号ＣＡ，ＬＩＳＴＥＮ信号、ＬＩＮＫＯ
Ｎ信号およびＲＥＳＥＴ信号を含む。通常、パケットコマンドは４つの連続する
１０ビットワードから成り、コマンドの最初のワードは、ＦＬＡＧ信号の最初の
ビットが“１”となっている。好ましい実施形態では、無差異の走行クロック信
号ＣＣＬＫの両端は、コマンドワードをラッチするためにＳＬＤＲＡＭ９０８お
よび９１０によって使用される。ＳＬＤＲＡＭ９０８および９１０は、入力され
たコマンドについてコマンドバス９１２を調べることにより、ＨレベルのＬＩＳ
ＴＥＮ信号に応答する。または、ＳＬＤＲＡＭ９０８および９１０は、省電力ス
タンバイモードに入ることによって、ＬレベルのＬＩＳＴＥＮ信号に応答する。
ＬＩＮＫＯＮ信号およびＲＥＳＥＴ信号は、ＳＬＤＲＡＭ９０８および９１０の
いずれか選択された方を既知の所望の状態になるように停止するかまたは起動す
るためにそれぞれ使用される。

【００４８】ここで議論の残された点に関しては、ＳＬＤＲＡＭ９０８は、適当と考えられ
る任意の数のＳＬＤＲＡＭがユニバーサルコントローラに接続され得ることが、
よく理解された上でのみ論じられるであろう。上に論じた通り、ＳＬＤＲＡＭ９
０８のような典型的なＳＬＤＲＡＭデバイスは、メモリ領域だけでなく、メモリ
バンク、カラム、ロウ、ビットによって階層的に編成されている。これらの各階
層レベルが相互に異なった動作特性を持つことが実際に認められることに注意す
べきである。そのような動作特性には、メモリアクセス時間、チップイネーブル
時間、データ検索時間等のパラメータを含むが、これらに限定はされない。領域
が、それぞれ異なるコマンド待ち時間やデータ待ち時間を持つ異なるメモリタイ
プやメモリグループといった異なるデバイスに定義されるのに対し、マルチバン
クメモリ内のバンクが通常同じ動作特性を持つことは注記されるべきである。例
えば、１つのローカルメモリグループがメモリコントローラにダイレクトに接続
でき、また、ローカルメモリグループに関するコマンド待ち時間やデータ待ち時
間を仲介するドライバが増加させるボード上に位置する第二の非ローカルメモリ
グループに接続できる。他のケースでは、マルチチップモジュールを形成する様
々なメモリチップのそれぞれは、異なるメモリ領域であると考えられる。

【００４９】図９Ａのシステムに関してさらに具体的に述べると、ＳＬＤＲＡＭ９０８は、
コマンドバス９１２、データバス９１４、Ｉ／Ｓバス９１６によってそれぞれ個
別にアクセス可能な４つのメモリチップＡ、Ｂ、Ｃ、Ｄを持つマルチチップモジ
ュールである。メモリチップＡ〜Ｄのそれぞれは、コマンドやデータパケットを
最適にスケジューリングするために、異なった動作特性を持つことができ（通常
は製造者によって与えられる）、ユニバーサルコントローラ９０４は特定の階層
レベル、およびまたは、対応するメモリ領域の動作特性を使用することができる
。

【００５０】例として、図９Ｂは、図９に示されたマルチプロセッサシステムに従った代表
的ＳＬＤＲＡＭバストランザクションの典型的タイミング図を示している。演算
の間、プロセッサは通常、例えばリードコマンド９５０やライトコマンド９５２
のように、ＳＬＤＲＡＭ９０８の適当なメモリバンク（複数でも可）が応答する
プロセッサコマンドパケットを生成する。通常、リードコマンド９５０やライト
コマンド９５２は、それらが生成されるプロセッサ９０２の特定の要求に基づい
て、システムバス９０６上でパイプライン化されており、ＳＬＤＲＡＭの最適の
パフォーマンスには適していない。システムクロックＣＬＫ_sys（示されていな
い）は必要なタイミング信号を与える。

【００５１】この例では、プロセッサ９０２ａは、ＳＬＤＲＡＭ９０８のメモリチップＡに
位置するメモリアドレスＭＡ₁を持つリードコマンド９５０を生成する。他方、
プロセッサ９０２ｂは、同じくＳＬＤＲＡＭ９０８のメモリチップＡに位置する
メモリアドレスＭＡ₂を持つリードコマンド９５２を生成する。この例では、リ
ードコマンド９５０は、ライトコマンド９５２の出力に優先するシステム・バス
９０６への出力である。ユニバーサルコントローラ９０４は、まずリードコマン
ド９５０を受け取り、続いてそのコマンド自体とコマンドアドレスＭＡ₁に基づ
いて、ユニバーサルコントローラ９０４内に格納された終点アドレス特定情報を
使って、コマンドの処理を始める。いったん最短発行時間が決定されると、ユニ
バーサルコントローラ９０４は次に、受信したプロセッサ・コマンド９５０に応
じて、ＳＬＤＲＡＭコマンドパケットリード９６０を生成し、それをコマンドバ
ス９１２に送り出す。

【００５２】一般に、ＳＬＤＲＡＭコマンドパケットは、表３に示したように、８バンク、
１０２４ロウアドレス、１２８カラムアドレスを持つ６４ＭのＳＬＤＲＡＭを表
わす４つの１０ビットワードとして編成されている。示されたように、バンクア
ドレス（ＢＮＫ）は３ビット、ロウ・アドレス（ＲＯＷ）は１０ビット、カラム
・アドレス（ＣＯＬ）は７ビットである。他にも多くの編成や密度が可能であり
、図示された４０ビットフォーマットの他、適切と規定されうる他のどんなフォ
ーマットでも収容されうる。電源が入っている間、ユニバーサルコントローラ９
０４は、バンク、ロウ、カラムの番号や、その時にユニバーサルコントローラ９
０４によって格納される関連付けられた動作特性などの要因についてのＳＬＤＲ
ＡＭのポーリングに基づいてコマンドパケットを編成する。

【００５３】コマンドパケットの最初のワードは、複数のチップＩＤビットを含む。ＳＬＤ
ＲＡＭは、ローカルＩＤに整合しないコマンドはどれでも無視する。チップＩＤ
は電源オンとともにユニバーサルコントローラ９０４によって、初期化信号と同
期信号を用いて割り当てられる。このようにして、ユニバーサルコントローラ９
０４は、セパレートチップイネーブル信号またはグルーロジックの生成によって
、マルチプロセッサシステム９００のそれぞれのＳＬＤＲＡＭに一対一対応でア
ドレス指定する。

【００５４】

【表３】

【００５５】リードコマンド９５０とライトコマンド９５２はパイプライン化されているの
で、ユニバーサルコントローラ９０４は、リードコマンド９５０の受け取った後
一定時間の後にライトコマンド９５２を受け取り（またはバッファに格納させて
おくこともできる）、次いで、ライトコマンド９５２に対応するＳＬＤＲＡＭコ
マンドパケットライト９６２を発行する。同一のバンク（Ａ）が両方のコマンド
にアクセスされるので前に発行されたリードコマンド９６０の干渉を避けるため
に、ユニバーサルコントローラ９０４は、ＭＡ₂の特定の特性データならびに最
短発行時間を生成させるためのリードコマンド９６０の発行時間（すなわち、発
行の時刻）と、ライト９６２のデータオフセットを使う。

【００５６】このようにして、ユニバーサルコントローラ９０４は少なくとも、コマンドや
データパケットのストリームの現在の状態ならびに特定の終点アドレスデバイス
の動作特性に基づいて、ＳＬＤＲＡＭコマンドパケットの発行をダイナミックに
スケジューリングできる。

【００５７】次に、本発明の実施形態に従ったメモリコントローラ１０００のブロックダイ
ヤグラムを図解した図１０に言及する。メモリコントローラ１０００が図１に示
されたユニバーサルコントローラ１０４の実施形態の１つにすぎず、したがって
本発明の限界を制限するものと捉えるべきでないことは注記すべきである。メモ
リコントローラ１０００はシステム・インタフェース１００２を含み、これはシ
ステム・バス９０６を介してプロセッサ９０２をメモリ・スケジューラ１００６
（スケジューラと呼ぶ）に接続する。本発明の実施形態の１つにおいては、シス
テムインタフェース１００２は、プロセッサ９０２によって生成されたメモリコ
マンドパケットとそれに関連付けられた書き込みデータパケットの両方の、メモ
リコマンドパケットスケジューラ１００４への伝送に備えるために配置されてい
る。内部バッファがいっぱいで新しいコマンドが収容できないとスケジューラ１
００６が表示している状況では、システムインタフェース１００２はスケジュー
ラ１００６が新しいコマンドを受け入れ準備完了と表示する時まで新しいコマン
ドをホールドする。

【００５８】シンクロナスリンク・メディアアクセスコントローラ（ＳＬｉＭＡＣ）１００
８は、スケジューラ１００６とＳＬＤＲＡＭ９０８間の物理的インタフェースを
提供する。さらに具体的には、ＳＬｉＭＡＣ１００８は、それぞれコマンドバス
９１２とデータバス９１４を介して、ＳＬｉＭＡＣ１００８をＳＬＤＲＡＭ９０
８に接続するコマンドインタフェース１０１０とデータインタフェース１０１２
を含む。本発明の好適な実施形態では、コマンドインタフェース１０１０はメモ
リコマンドを、関連するコマンドクロックＣＣＬＫとともにＳＬｉＭＡＣ１００
からＳＬＤＲＡＭ９０８に伝送する。いくつかの実施形態では、通常２００ＭＨ
ｚで作動するコマンドクロック信号ＣＣＬＫを生成させるために、ＳＬｉＭＡＣ
１００８はインタフェースクロック信号ＩＣＬＫ（およそ１００ＭＨｚで作動で
きる）を使うクロックダブラを組み入れている。

【００５９】本発明の実施形態の１つでは、データインタフェース１０１２はデータバス９
１４のデータの受信、送信両方をする。データバス９１４の幅は、必要とされる
数のＳＬＤＲＡＭをサポートするのに十分な大きさにできることは注記すべきで
ある。したがって、必要な帯域幅を供給するために、必要なだけ十分のデータイ
ンタフェースがＳＬｉＭＡＣに含まれ得る。一例として、データバス９１４が３
２ビット幅（例えば、ＳＬＤＲＡＭごとに１６ビット）であれば、その場合、Ｓ
ＬｉＭＡＣ１００８は、個々のＳＬＤＲＡＭに関連付けられた１６ビットをそれ
ぞれ制御できる２つのデータインタフェースを備えることができる。このように
して、ＳＬｉＭＡＣ１００８に含まれたデータインタフェースのサイズは、それ
に接続されたＳＬＤＲＡＭの特定の構成に厳密に適合させることができる。

【００６０】コマンド・インタフェース１０１０を用いるのとほぼ同じ方法で、ＳＬｉＭＡ
Ｃ１００８は、ＳＬＤＲＡＭ９０８からＳＬｉＭＡＣ１００８に送信されたリー
ドデータに伴うデータクロック信号ＤＣＬＫを供給することができる。本発明の
実施形態の１つにおいては、データクロックＤＣＬＫは、インタフェースクロッ
クＩＣＬＫ周波数を約１００ＭＨｚから約１０００ＭＨｚに増加させるクロック
・ダブラを使うことで生成される。また、インタフェースクロック信号ＩＣＬＫ
、コマンドクロック信号ＣＣＬＫ、データクロック信号ＤＣＬＫが全位相同期的
であることも注記されるべきである。

【００６１】本発明の好適な実施形態においては、スケジューラ１００６は、システムコマ
ンドとそれに関連付けられたシステムアドレスデータを、接続されたシステムイ
ンタフェース１００２から受信するように配列された制限ブロック１０１６を含
む。制限ブロック１０１６はＳＬＤＲＡＭコマンドパケットデータと関連付けら
れたタイミング情報を再順序付けブロック１０１８に供給する。ライトバッファ
１０２０はシステムインタフェース１００２からリードデータを受け取る。スケ
ジューラ１００６によって指示されたように、リードデータは、リードデータを
システム・インタフェース１００２に供給するように配列されたデータバス９１
４に接続されたリードバッファ１０２２を通してデータインタフェース１００２
から伝送される。初期化／同期（Ｉ／Ｓ）バス９１４に接続されたＩ／Ｓブロッ
ク１０２４は、適切な初期化および／または同期信号をＳＬＤＲＡＭ９０８に要
求通りに供給する。

【００６２】動作中において、スケジューラ１００６は、プロセッサ９０２によって生成さ
れたパイプライン化されたメモリコマンドパケットを受け取る。通常、メモリコ
マンドパケットはメモリコマンドとそれに関連付けられたメモリアドレスとで構
成されている。本発明の実施形態の１つでは、スケジューラ１００６は、メモリ
コマンドとそれに関連付けられたデータパケット（もしあれば）が差し向けられ
た終点アドレスを決定するために、受信された新コマンドに関連付けられたメモ
リアドレスをデコードする。いったんデコードされれば、スケジューラ１００６
は、新しいＳＬＤＲＡＭコマンドパケットを送り出すために、そこに格納された
終点アドレス特定デバイス特性データを、直前に送り出されたメモリコマンドに
関連付けられた情報とともに使う。新しいＳＬＤＲＡＭコマンドパケットはコマ
ンドバス９１２への出力であり、最終的にはＳＬＤＲＡＭコマンドパケットに含
まれたチップＩＤによって識別されるＳＬＤＲＡＭへの出力である。

【００６３】スケジューリングプロセスの一部として、スケジューラ１００６は、新しいコ
マンドの発行前に、直前に発行された要求されたコマンドの発行後の最短時間量
を決定する。上述のように、例えばメモリバンクなどのＳＬＤＲＡＭのそれぞれ
の階層レベルは、異なった動作特性を持つことができる（通常、製造者によって
与えられている）ので、スケジューラ１００６は、初期化の間に、それがサービ
スするＳＬＤＲＡＭのそれぞれにポーリングする。いくつかの実施形態では、接
続されたメモリデバイスが動作特性を決定するためのポーリングを許さない場合
、メモリ特定パラメータ（タイミングなど）は制限ブロックレジスタ１０１６に
直接書き込むことができる。いったんＳＬＤＲＡＭがポーリングされれば、スケ
ジューラ１００６は、後で適切なスケジューリングプロトコルを展開するために
使用するデバイス特定情報を格納する。このようにして、スケジューラ１００６
は、ハードワイヤリングを必要とすることもなく、さらなる時間の浪費や経費の
かかる手続もなく、どんな数やタイプのＳＬＤＲＡＭにも適応するスケジューリ
ングサービスを供給することが可能である。

【００６４】図１１は、本発明の実施形態に従った制限ブロック１１００を模式的に図解し
たものである。制限ブロック１１００が図１０に示された制限ブロックの唯一の
可能な実施形態ではなく、したがってこれに限定されるものではないことは注記
されるべきである。制限ブロック１１００は、プロセッサ９０２によって生成さ
れる新しいメモリコマンドに関連付けられた受信した新しいアドレス信号をデコ
ードするために配列され、システムインタフェース１００２に接続されたアドレ
ス・デコーダ１１０２を含む。デコードされた新しいアドレス信号は、配列タグ
・レジスタ１１０４への入力を供給し、この配列タグレジスタには、関連するＳ
ＬＤＲＡＭメモリバンクのすべてのための、または場合によってはサブセットの
みのためのステータスや他の関連情報が格納されている。配列タグレジスタ１１
０４は、セレクタ１１０６への入力を供給し、セレクタ１１０６は、デコードさ
れた新しいコマンドに基づいて、選択された仮想バンクに関連するデータをルッ
クアップテーブル（ＬＵＴ）１１０８に伝える。

【００６５】制限ブロック１１００はまた、システムインタフェース１００２に接続された
領域比較器１１１０を含んでおり、この領域比較器１１１０は、受信した新しい
アドレス信号を用いて、新しいコマンドアドレスが存在するメモリ領域を示す領
域識別子を供給する。このようにして、制限ブロック１１００は、メモリ領域特
定特性データに少なくとも部分的には基づいて、新しいメモリコマンドのための
最善のスケジューリングプロトコルを提供することが可能である。領域比較器１
１１０は、新しいコマンド信号とともに、領域識別子をＬＵＴ１１０８に入力
として供給する。次にＬＵＴ１１０８は、新しいコマンドとそれに関連付けられ
た新しいアドレスをＳＬＤＲＡＭコマンドパケットに変換するために使われる最
小デルタ発行時間とデータオフセットを供給する。最小デルタ発行時間が、直前
に発行された古いコマンドとの関係において新しいコマンドを発行する（クロッ
クサイクルでの）デルタ時間を示していることは注記されるべきである。データ
オフセット時間は、新しいコマンドの発行後に新しいコマンドに関連付けられた
リードデータパケットを受信するための、クロックサイクルにおけるデルタ時間
を表わしている。

【００６６】本発明の一実施形態において、制限ブロック１１００は１６個の配列タグバン
クレジスタを含み、ＬＵＴ１１０８は、１６個の関連付けられたレジスタを持つ
４個のタイミング領域それぞれのために４つの異なったパラメータセットを格納
可能である。

【００６７】図１２は、本発明の実施形態の１つに従って、受信したプロセッサコマンドに
応答するＳＬＤＲＡＭバス信号のタイミング図１２００である。表４が、様々な
発生信号を識別することにより、制限ブロックによって実行されるスケジューリ
ングプロセスを要約していることは注記されるべきである。また、メモリコマン
ドが｛コマンド，アドレス｝の形式を取り、ここでは“コマンド”は実行される
べき命令を表わし、“アドレス”は関連付けられたメモリのロケーションを表わ
していることも注記されるべきである。

【００６８】次に表４と図１２に言及する。システムクロックサイクルΦ₁の間、最初のコ
マンド｛オープンページ，１０００｝がアドレスデコーダ３０２で受信され、並
列的に領域比較器１１１０で受信される。この例では、アドレスデコーダ１１０
２はオープンページコマンドアドレス“１０００”を“１００”および“４００
”としてデコードし、それを領域比較器１１１０がメモリ領域０内に含まれるこ
とを決定する。オープンページコマンドは受信されるべき最初のコマンドなので
、仮想バンクＢ₀−１３のどれにも“ヒット”は無く、対応する置換カウンタは
“０”に設定される。この実施形態では、置換カウンタは擬似ランダムカウンテ
ィング方法に基づいて更新されるのに対し、他の実施形態では、ランダム・カウ
ンティングか他の適切な方法が使用される。最初のコマンド｛オープンページ，
１０００｝はオープンタイプコマンドなので、関連付けられた最小デルタ発行時
間もデータオフセットも無く、したがってアドレス１０００のページは最初のコ
マンドクロックサイクルΦＣ₁で開かれる。

【００６９】次のシステムクロックサイクルΦ₂の間に、｛リード，１０００｝コマンドが
制限ブロック１１００で受信され、それをアドレスデコーダ１１０２が１００お
よび４００としてデコードし（すなわち、メモリアドレスロケーション１０００
に前のクロックサイクルでオープンされたページをリードすること）、これらの
値が、領域比較器１１１０に領域識別子を領域１に設定させる。しかしながらこ
の場合には、Ｂ₀レジスタに格納されている前の、あるいは他の言い方では“古
いコマンド”がＢ₀において“ヒット”することになり、これにより、セレクタ
は、“リード”を“古いコマンド”入力としてＬＵＴ１１０８に出力する。他の
入力としては、領域比較器１１０４により発せられた領域標識子「領域１」と、
リードである“新しいコマンド”入力とを含む。ＬＵＴ１１０８は、格納された
特性データを用いて、３つのコマンドクロックサイクルΦ₃の最小デルタ発行時
間を生成する。これは、少なくとも３つのコマンドクロックサイクルが｛ページ
オープン，１０００｝コマンドの発行と、それに関連付けられた｛リード，１０
００｝コマンドとを分離しなければならないということを示している。

【００７０】このようにして、制限ブロック１１００において受信されたそれぞれのメモリ
コマンドパケットは、ＬＵＴ１１０８に格納された特性データにしたがって、少
なくともある程度は直前に発行されたコマンドに基づいて処理される。

【００７１】次に、本発明の特定の実施形態に従った、制限ブロックから受信されたコマン
ドの再順序付けを説明する。図１３Ａ〜図１３Ｃは、時刻表１３０２，１３０４
であり、単純なコマンド再順序付けの例を通して、本発明の特定の実施形態に従
ったメモリコマンドの再順序付けによって実現される利点のいくつかを例示する
のに役立つ。それぞれの時刻表は２つの異なったメモリバンクに対応する４つの
読み出しコマンドを示している。ＣＭＤ０とＣＭＤ１は、関連付けられたメモリ
のバンク１に差し向けられたリードコマンドである。ＣＭＤ２とＣＭＤ３は、関
連付けられたメモリのバンク２に差し向けられたリードコマンドである。時刻表
１３０２は、コマンドがシステムプロセッサからメモリコントローラによって受
信される順序で、メモリコントローラとメモリを接続するコマンドバス上に配置
されたメモリコマンドを示している。ＣＭＤ０が時間帯０を占め、ＣＮＤ１が時
間帯３を占め、ＣＭＤ２が時間帯４を占め、ＣＭＤ３が時間帯７を占めている。
それぞれの時間帯は１つのクロックサイクルを表わしている。

【００７２】上に述べたように、同じメモリバンクへのコマンドは、前に発行されたコマン
ドの処理を行うために、発行の間に最短の遅延が必要である。これは図１３Ａに
、一対のコマンドの間の二つの時間帯によって表わされている。見てとれるよう
に、図１３Ａに示された順序で４つのリードコマンドがメモリに送られたとする
と、コマンドバスは４つの使用可能なクロックサイクル、すなわち時間帯１、２
、５、６の間は、使われずに過ぎることになる。以下で論じるように、この非効
率の少なくとも幾分かは、本発明に従ったコマンドの再順序付けによって改善さ
れるであろう。

【００７３】図１３Ｂと図１３Ｃの時刻表１３０４と１３０６はそれぞれ、本発明の特定の
実施形態に従った図１３Ａのコマンドの再順序付けと、それにより得られる利点
の少なくともいくつかを図解している。この例においては、データバスのコンフ
リクトは簡便を期して考慮されていない。しかしながら以下に論じるように、メ
モリコマンドの効果的な再順序付けのためには、そのような考慮に注意が払われ
ねばならない。ＣＭＤ２とＣＭＤ３がＣＭＤ０とＣＭＤ１とは異なったメモリバ
ンクに差し向けられているという事実のため、二対のコマンドの間にあるメモリ
・アクセス待ち時間は問題とならず、無視してもよい。すなわち、コマンドは時
刻表１３０４に示されたように配置し直すことができ、ＣＭＤ２をＣＭＤ０の直
後の時間帯１に置き、ＣＭＤ３をＣＭＤ１の直後の時間帯４に置く。これは、異
なったメモリバンクに差し向けられているという事実により、ＣＭＤ０とＣＭＤ
２の発行の間、ＣＭＤ１とＣＭＤ３の発行の間には遅延は必要ないからである。
しかしながら、図１３Ｃに示したように、同じバンクに差し向けられたコマンド
の対の間には最短の遅延時間、例えば２クロックサイクルが維持されねばならな
いことが理解されるだろう。すなわち、コマンドの再順序付けは同じメモリバン
クへの連続するコマンド間の遅延時間を縮減する試みは含んでいない。

【００７４】コマンドの再順序付けの結果は図１３Ｃに示されている。ここでは４つのコマ
ンドが５クロックサイクル内に発行され、時間帯２だけが使われずに過ぎている
。もちろん、さらに別のメモリバンクに向かう５番目のメモリコマンドが時間帯
２に挿入され、コマンドバスが活用される効率をさらに極限まで増大させること
は理解されるだろう。

【００７５】図１４は、本発明の特定の実施形態に従って構成されたメモリコントローラの
一部のブロックダイヤグラムである。再順序付け回路１４００はシステム・プロ
セッサから入ってくるメモリコマンドシーケンス、すなわち１、２、３というコ
マンドシーケンスを受け取る。特定の実施形態によれば、メモリコマンドは制限
回路（示されていない）を介して再順序付け回路１４００に伝送され、制限回路
は上述のように、選択されたコマンドに、関連付けられたメモリの同一の論理バ
ンクに差し向けられた他のコマンドに応じて、発行時間の制約を課す。コマンド
は、コマンドキュー１４０２内で再順序付けされ、そこからコマンドはメモリに
向けて発行される。この例においては、コマンドは１、３、２の順に再順序付け
されている。

【００７６】オリジナルのメモリコマンドシーケンス、すなわち１、２、３は、データ読み
取り回路１４０６内のＦＩＦＯメモリに格納される。ＦＩＦＯ１４０４内のシー
ケンスは、コマンドが元々メモリコントローラによって受け取られた順序に対応
するように、メモリから受け取ったデータを再順序付けするために使われる。し
かしながら、プロセッサのいくつかは順序通りのデータを期待するのに対し、他
のプロセッサは順序通りでないデータを期待するので、ＦＩＦＯ１４０４のスイ
ッチを必要に応じてオン、オフすることにより、いかなるタイプのデータ順序も
サポートされうることは注記されるべきである。これが必要なのは、プロセッサ
がコマンドを元々メモリコントローラに伝送した順序に対応する順序でデータを
受け取ることを“期待する”からである。

【００７７】さらに、メモリからのデータはメモリコントローラによって、プロセッサがメ
モリコマンドを伝送する元のシーケンスに対応しないシーケンスで受け取られる
かもしれないので、第３のシーケンスがデータキュー１４０８に格納される。こ
のシーケンス（この例では３、２、１）は、コマンドシーケンス１、３、２に対
応するデータがデータ読み取り回路１４０６に受け取られるであろう順序を表わ
している。データキューシーケンスは、コマンドキューシーケンスとメモリの様
々な論理バンクに関連付けされた既知の待ち時間に基づいて、再順序付け回路１
４００によって算出される。メモリがデータキュー１４０８に格納されたシーケ
ンス（すなわち３、１、２）でメモリコントローラにデータを伝送するとき、デ
ータは読み取りデータバッファ１４１０に格納され、ＦＩＦＯ１４０４内の情報
とデータキュー１４０８に基づいて、元のコマンドシーケンスの順序に対応する
順序、すなわち１、２、３でプロセッサに伝送するように、再順序付けされる。

【００７８】図１５は、本発明の特定の実施形態に従って構成されたメモリコントローラ内
の再順序付け回路１５００のブロック図である。再順序付け回路１５００は、シ
ステムプロセッサから受け取ったコマンドを格納し再順序付けするコマンドキュ
ー１５０２を含む。コマンドキュー１５０２は、メモリ内の同一の論理バンクに
向かうコマンドに関連付けられたコマンド発行時間制約とデータバス使用制約を
使って、それぞれのコマンドの発行時間を計算し、コマンドを発行し、発行され
たコマンドをキューから外す。

【００７９】データキュー１５０４は、発行されたメモリコマンドに対応するデータ発生時
刻を表わすデータ要素を格納し、キューへの新規入力それぞれに対する新しいデ
ータ発生時刻を計算し、対応するメモリトランザクションが完了したときにキュ
ーエントリを外す。

【００８０】比較器マトリクス１５０６は、衝突検出機能を実行する。この機能では、コマ
ンドキュー１５０２から発行準備のできているコマンドのデータ発生時刻（マル
チプレクサ１５０８を介して伝達される）が、データキュー１５０４に表わされ
ている前に発行されたコマンドのデータ発生時刻と比較される。衝突が検出され
れば、コマンドの発行が延期される。

【００８１】図１６は、図１５の再順序付け回路１５００のさらに詳細なブロック・ダイヤ
グラムである。図１７のダイヤグラムに示されているように、コマンドキュー１
５０２は、６つのコマンドキュー要素１６０２を含み、そのそれぞれは特定のメ
モリコマンドに関して６１ビットの情報を格納している。コマンドフィールド１
７０２は、メモリコマンドを特定する４０ビットメモリコマンドパケットを含む
。コマンド発行時間（Ｃｄ）フィールド１７０４は６ビットのフィールドであり
、コマンドが発行される前のクロックサイクルのデルタ時間を表示する。フィー
ルド１７０４の値は、上述の制限回路によって決定され、メモリ内の同一の論理
バンクに対応する最新のメモリコマンドに関係する。すなわち、Ｃｄフィールド
の値は同一のバンクへの２つのコマンド間の待ち時間を表わす。それぞれのバン
クに必要な待ち時間に関する情報は制限回路に格納され、大部分はメモリの物理
的特性によって決定される。コマンドキュー内で、Ｃｄフィールドはそれぞれの
クロックサイクルに対して決定されるが、いくつかの例外がある。例えば、同一
の論理バンクへの連続するコマンド間の待ち時間は変更されない。したがって、
特定のバンクに向けられたコマンドのためのＣｄフィールドがゼロになり発行さ
れない場合、最初のコマンドが発行されるまで、同じバンクへの他のコマンドの
Ｃｄフィールドはデクリメントされない。

【００８２】データ発生時刻（Ｄｄ）フィールド１７０６は６ビットのフィールドであり、
コマンドキューからのメモリコマンドの発行と、対応するデータの転送の間のク
ロックサイクルのデルタ時間を示す。Ｄｄフィールド１７０６はコマンドキュー
内では変更されてはならない。コマンドＩＤフィールド１７０８は５ビット・フ
ィールドであり、コマンドパケット１７０２内のコマンドを一対一対応に識別す
る。この情報は、コマンドやデータの再順序付けが効を奏するように、どれがど
のパケットか、どのデータがどのパケットに対応するか見失わないようにするた
め、ＦＩＦＯの対応する情報とデータキューとともに使用される。論理バンク（
Ｂ）フィールド１７１０は３ビットのフィールドであり、メモリ内のどの論理バ
ンクにコマンドパケットが向けられているかを識別する。最後に、バースト標識
（Ｄｂ）フィールド１７１２は１ビットのフィールドであり、要求された、また
は書き込まれたデータが、１つまたは２つのクロックサイクルを占めることを示
す。

【００８３】図１６に戻って述べると、コマンドキューの動作はコマンドキューコントロー
ラ１６０４によって制御されている。コントローラ１６０４は、どのコマンドキ
ュー要素１６０２が使用可能かを見失わないようにして、空き位置識別部１６０
６を介して、入ってくるコマンドの特定のキュー要素への挿入を制御する。コン
トローラ１６０４はまた、対応するコマンドが発行されたときに、コマンドキュ
ー要素の情報をデータキュー１５０４に挿入するのを容易にする。特定の実施形
態によれば、コマンドバスやデータバス上の空き時間スロットの利用可能性に関
係なく、コマンドはコマンドキュー１５０２に挿入される。

【００８４】コマンドは、そのＣｄカウントがゼロで、かつ、データバス上に衝突がない場
合、マルチプレクサ１６０８を介して、コマンドキュー要素１６０２のどの１つ
からでもコマンドバスに発行されうる。すなわち、コマンドバスおよび／または
データバス上の空き時間スロットが識別されねばならない。コマンドがリードや
ライトではない場合（したがってデータバス・リソースを必要としない場合）、
コマンドバス時間スロットのみが必要とされる。コマンドがリードやライトであ
る場合には、コマンドバスとデータバス両方のスロットが必要とされる。

【００８５】コントローラ１６０４のゼロコンパレータ１６１０は、最初の決定、すなわち
Ｃｄ＝０かどうかを決定するために使われる。減算器１６１２は、上記の例外す
なわち発行できない特定のコマンドに対してＣｄ＝０であることがない場合に、
それぞれのクロックサイクル毎に、それぞれのコマンドキュー要素１６０２に対
するＣｄカウントから“１”を減じるために使われる。その場合、キューコント
ローラ１６０４は、すべてのキュー要素に対するＣｄフィールドとＢフィールド
を用いて、同一の論理バンクへの全コマンドに対するＣｄカウントがデクリメン
トするのを防ぐマスク信号（Ｍ）を発する。

【００８６】特定の実施形態によれば、Ｃｄ＝０である２つのキュー要素があった場合、優
先順位の最も高いもの（例えば、最も古いもの）が発行される。アドレスシフタ
１６１４は、以下で図１８を参照しつつ詳細に論じるように、キュー内のコマン
ドの優先順位を決定する。他の特定の実施形態によれば、新しいコマンドがコマ
ンドキューに到着して、そのＣｄカウントがすでにゼロである場合、それはマル
チプレクサ１６０８を介して直接メモリに伝送される。新しいコマンドは、その
Ｃｄカウントがゼロでない場合、または優先順位が上位でＣｄ＝０でコマンドキ
ューに格納された他のコマンドがある場合、コマンドキュー要素１６０２に格納
される。しかしながら、コマンドキューが空の場合には、新しいコマンドはただ
ちに発行される（Ｃｄがゼロに等しい場合）。

【００８７】リードコマンドやライトコマンドに関しては、衝突は、発行準備ができている
コマンドを含むコマンドキュー要素１６０２のＤｄフィールドとＤｂフィールド
を使って検出される。コマンドに対応するデータ発生時刻と持続時間はマルチプ
レクサ１５０８を介して比較器マトリクス１５０６に伝送され、マルチプレクサ
１５０８はキューコントローラ１６０４によって制御される。すなわち、キュー
コントローラ１６０４は、コマンド発行時間すなわちＣｄがゼロであるキュー要
素のデータ発生時刻と持続時間（１または２クロックサイクル）を伝送するため
に、マルチプレクサ１５０８を制御する。持続時間は１または２クロックサイク
ルであり、これは、加算器１６１６が、Ｄｂビットをデータ発生時刻Ｄｄに加算
することによって、Ｄｄ＋１に対する“０” （１クロックサイクルを表わす）
または“１”（２クロックサイクルを表わす）を導き出すことにより得られる。
次に、データ発生時刻および持続時間は、比較器マトリクス１５０６で、データ
キュー１５０４に格納された５つの以前に発行されたコマンドのデータ発生時刻
および持続時間と比較される。特定の実施形態によれば、比較器マトリクス１５
０６は２×１０個のパラレル比較器マトリクスを含む。

【００８８】図１８は、図１６のアドレスシフタ１６１４の特定の実施形態のブロック図で
ある。上述のように、アドレスシフタ１６１４はコマンドの優先順位を決定する
。これもまた上述のように、新しいコマンドは、空き位置認識部１６０６にした
がって、任意のフリーコマンドキュー要素１６０２に挿入される。新しいコマン
ドが挿入されるコマンドキュー要素１６０２のアドレスは、最初の空き位置（Ａ
０〜Ａ５）に最上位の優先順位で挿入される。結果として、アドレスシフタのＡ
０ポジションは、未発行の最も古いコマンド用のキュー要素アドレスを格納する
。コマンドがコマンドキューから発行されるとき、アドレスシフタ１６１４の対
応するエントリが外され、下位の優先順位のコマンド用のアドレスが上位の優先
順位のポジションに変更される。上述のように、コマンドキュー内のコマンドに
対するＣｄカウントがゼロに達したとき、コマンドは発行される。しかしながら
、Ｃｄ＝０のコマンドが１つ以上ある場合には、最も古いコマンド、すなわちア
ドレスシフタ１６１４内のアドレスのポジションによって示される優先順位が最
上位のコマンドが発行される。

【００８９】図１６のデータキュー１５０４は５つのキュー要素１６５２を含み、そのそれ
ぞれは図１９によって図解されているように、以前に発行されたメモリコマンド
に関する１２ビットの情報を含んでいる。データ発生時刻（Ｄｄ）フィールド１
９０２は、コマンドキューからのコマンドの発行と、対応するデータの受信との
間のクロックサイクルでのデルタ時間を示す６ビットのフィールドである。それ
ぞれのデータキュー要素１６５２に対するＤｄカウントは、その値がゼロに到達
するまで、減算器１６５４の１つを用いてクロックサイクル毎にデクリメントさ
れる。Ｄｄ＝０のとき、対応するデータはデータバス上にある。したがって、任
意の時刻にＤｄ＝０を持つデータキュー要素１６５２はただ１つであることが理
解されるだろう。Ｄｄカウントがゼロに到達した後、対応するデータキュー要素
内の情報はデータキュー１５０４から外される。

【００９０】コマンドＩＤフィールド１９０４は、データが対応する発行済みコマンドを一
対一対応に識別する５ビットのフィールドである。この情報は、コマンドがメモ
リコントローラに最初に伝送された元の順序に対応するようにデータを再順序付
けするのに役立つ。最後に、バースト標識（Ｄｂ）フィールド１９０６は、デー
タが１つまたは２つのクロックサイクルを占めていることを示す１ビットのフィ
ールドである。

【００９１】図１６に戻って論じると上述のように、データキュー要素１６５２のそれぞれ
に対するデータ発生時刻（Ｄｄ）および持続時間は、発行準備ができているコマ
ンド、すなわちＣｄ＝０のコマンドキュー１５０２内のコマンド用のＤｄおよび
持続時間と、比較器マトリクス１５０６で比較される。持続時間は、１または２
クロックサイクルであり、これは、加算器１６１６が、Ｄｂビットをデータ発生
時刻Ｄｄに加算することによって、Ｄｄ＋１に対する“０” （１クロックサイ
クルを表わす）または“１”（２クロックサイクルを表わす）を導き出すことに
よって得られる。比較によりデータバス上に衝突がないことがわかれば、コマン
ドがコマンドキューから発行される。

【００９２】データキューコントローラ１６５８は、データキュー１５０４の動作を制御す
る。空き位置識別部１６６０は、コマンドキューコントローラ１６０４とともに
、データキュー要素１６５２内に新たなデータキュー要素情報を挿入することを
容易にする。空き位置識別部はまた、対応するメモリアクセスが完了したときに
データキュー要素１６５２から情報を外すのを容易にする。ゼロコンパレータ１
６６２とバースト識別部１６６４は、いつデータキュー要素１６５２のどれかに
対するＤｄがゼロになるか、そしていつデータ転送がデータバスを占有しなくな
るか、そしてそれゆえいつ対応する情報がデータキューから外されるべきかを決
定するのに使われる。

【００９３】本発明の別の特定の実施形態によれば、衝突検出は２次元配列のコンパレータ
とマルチプレクサの使用を通して、さらに複雑になる。このアプローチは、上述
の１次元アプローチよりさらにシリコン集約的で、発行準備のできたコマンドに
対する１つの要素だけでなく、コマンドキュー内の全要素を見る。これは、以前
に発行されたコマンドについてだけでなく、データバス上のデータパケットの順
序についても、コマンドのスケジューリングを行う。

【００９４】新しいコマンドを挿入するためには、コマンドパイプの発行予定部分における
２つの連続したステージのそれぞれの組み合わせが、それらの間に新しいコマン
ドを挿入できるか調べるために比較されなければならない。この比較は、コマン
ドが挿入されうる範囲を、実際に決定する。この範囲は以下に示すとおりである
。

【００９５】ＣＬＥＮ_X＝コマンドの長さＴ_cstart＝ｔ_cA＋ＣＬＥＮ_A （１）Ｔ_cend＝ｔ_cB （２）

【００９６】ここで、ｔ_cAとｔ_cBは、連続するパイプライン要素ＡとＢの発行時間である。
パイプライン要素Ａはパイプライン要素Ｂに先立ち、したがってその発行時間は
２つの中の低い方である。挿入があるとすれば、当然ＡとＢの要素の間には少な
くとも１つのオープンスロットがなければならない。したがって：

【００９７】Ｎ＝Ｔ_cend−Ｔ_cstart＋１（３）（ここで、Ｎ＝エレメントＡＢ間の発行スロットの数）ＬＥＮ＜＝ｔ_cb−ｔ_ca−ＣＬＥＮ_A（４）

【００９８】ハードウェアでは、以下の条件を単純に実装することは容易である：

【００９９】（ｔ_cB−ＣＬＥＮ_A）−（ｔ_cA＋ＣＬＥＮ_A）＝＞０（５）

【０１００】範囲のスタートポイントとエンドポイントも、関連付けられたデータスロット
の可能な範囲を特定する。この範囲は、オーバーラップがないかどうか、新しい
範囲がどのようになるかを調べるために、データパイプ内のそれぞれの連続する
要素と比較されなければならない。この比較には５つの異なるケースが存在する
。

【０１０１】ケース０：このケースでは、データスロットｔ_dAとｔ_dBによって画される範囲は、２つの
連続する要素ＭとＮの範囲の完全に外部にある。このケースでは、したがって：

【０１０２】ｔ_dA＋ＣＬＥＮ_A＝＞ｔ_dN （６）または、ＤＬＥＮ_X＝データの長さとすると、ｔ_dB＜＝ｔ_dM＋ＤＬＥＮ_M （７）

【０１０３】ＭとＮのペアの間には可能なデータスロットはない。

【０１０４】ケース１：このケースでは、データスロットｔ_dAとｔ_dBによって画される範囲は、２つの
連続する要素ＭとＮの範囲の完全に内部にある。このケースでは、したがって：

【０１０５】ｔ_dA＋ＣＬＥＮ_A＝＞ｔ_dM＋ＤＬＥＮ_M （８）かつ、ｔ_dB−ＣＬＥＮ＋ＤＬＥＮ＜＝ｔ_dN（ここで、ＣＬＥＮはスロット内の新しい
コマンドの長さ、ＤＬＥＮはスロット内の新しいデータの長さ）（９）

【０１０６】このケースにおける最も早い可能なデータスロット時間は、対応するコマンド
の発行時間ｔ_cA＋ＣＬＥＮ_Aを持つｔ_dA＋ＬＥＮ_Aである。

【０１０７】ケース２：このケースでは、データスロットｔｄＡとｔｄＢによって画される範囲は、要
素Ｍの長さに一致する。このケースでは、したがって：

【０１０８】ｔ_dA＋ＣＬＥＮ_A＜ｔ_dM＋ＤＬＥＮ_M （１０）かつ、ｔ_dB−ＣＬＥＮ＋ＤＬＥＮ＞ｔ_dM＋ＤＬＥＮ_M、かつ、ｔ_dB−ＣＬＥＮ＋ＤＬ
ＥＮ＜ｔ_dM （１１）

【０１０９】このケースにおける最も早い可能なデータスロット時間は、対応するコマンド
の発行時間ｔ_cM＋ＣＬＥＮ_M−ＤＡＴＡ_-ＯＦＦＳＥＴを持つｔ_dM＋ＤＬＥＮ_M＋
１である。ここでＤＡＴＡ_-ＯＦＦＳＥＴは、コマンド発行時間とデータ占有時
間の間の時間である。

【０１１０】ケース３：このケースでは、データスロットｔｄＡとｔｄＢによって画される範囲は、要
素Ｎの長さに一致する。このケースでは、したがって：

【０１１１】ｔ_dA＋ＣＬＥＮ_A＞ｔ_dM＋ＤＬＥＮ_M （１２）かつ、ｔ_dA＋ＣＬＥＮ_A＋ＤＬＥＮ＜ｔ_dN （１３）

【０１１２】したがって、このケースにおける最も早い可能なデータスロット時間は、対応
するコマンドの発行時間ｔ_cA＋ＣＬＥＮ_A＋１を持つｔ_dA＋ＣＬＥＮ_Mである。こ
のケースにはケース１も含まれていることは注記すべきである。

【０１１３】ケース４：このケースでは、データスロットｔ_dAとｔ_dBによって画される範囲は、要素Ｍ
とＮによって定義される範囲を包含する。このケースでは、したがって：

【０１１４】ｔ_dA＋ＣＬＥＮ_A＜ｔ_dM＋ＤＬＥＮ_M （１４）かつ、ｔ_dB−ＬＥＮ＞Ｃｔ_dN （１５）

【０１１５】したがって、このケースにおける最も早い可能なデータスロット時間は、対応
するコマンドの発行時間ｔ_cM＋ＣＬＥＮ_A＋ＤＡＴＡ_-ＯＦＦＳＥＴを持つｔ_dM＋
ＤＬＥＮ_Mである。ここでＤＡＴＡ_-ＯＦＦＳＥＴ＝ｔ_dA−ｔ_cAである。

【０１１６】最も早い可能なスロットが常に選ばれるようなスケジューリングという目的に
照らすと、ケース１とケース３が同一になることは明らかである。従って、これ
らを合体したケースはケース３である。同様に、ケース２とケース４は、要求さ
れる結果がｔ_dM＋ＬＥＮ_Mであるので、同一である。このケースでは、ｔ_dMがｔ_d _A とｔ_dBによって与えられる範囲に一致することが端的に示されねばならない。
さらに、入ってくるコマンドに対する、最も早い可能な発行時間（ｔ_c）とデー
タスロット（ｔ_d）が考慮されねばならない。それぞれのコマンドパイプのペア
に対して、それぞれのデータパイプで行われなければならない比較は以下の通り
である：

【０１１７】

【数１】

【０１１８】したがって、コマンドパイプに関して必要な演算は：

【０１１９】

【数２】

【０１２０】同様に、データパイプに関して必要な演算は：

【０１２１】

【数３】

【０１２２】従って、この決定ロジックは、上で定義されたコンパレータのマトリクスで構
成されている。最適の選択は最も早いコマンド発行時間であり、これは単純な優
先順位エンコーダによって決定される。

【０１２３】再順序付けパイプ制御ロジックは、コマンドパイプとデータパイプのそれぞれ
の要素について、どの演算がなされるべきかをダイナミックに決定しなければな
らない。

【０１２４】待機中のコマンドパイプでは、それぞれのパイプ要素は４つの動作が可能であ
る。前の要素からの読み出し（パイプは前進する）、現内容の保持（パイプはホ
ールドする）、次の要素からの読み出し（パイプはバックアップする）、入って
くるコマンドバスからの読み出しである。４つのケースによって定義されたパイ
プの様々なポイントに、多数組の条件が存在しうる。ＳＬｉＭＡＣへの発行元の
要素は、要素０と定義され、それに対し発行から最も遠い要素は要素Ｍと定義さ
れる。再順序付け決定ロジックが、カレントパイプラインにおける最適の挿入点
が要素Ｎ−１とＮの間であることを発見した場合には、要素Ｎへの挿入が行われ
る。

【０１２５】ケース１−ホールド：ＳＬｉＭＡＣへの発行や新しいコマンドの挿入がない場合、パイプはホールド
する。

【０１２６】ケース２−ホールド＆インサート：このケースでは、ＳＬｉＭＡＣへの発行はないが、新しいコマンドのパイプへ
の挿入がある。挿入が要素Ｎに生じるならば、パイプは要素０から要素Ｎ−１ま
でをホールドし、要素Ｎに挿入し、要素Ｎ＋１から要素Ｍまでをバックアップす
る。

【０１２７】ケース３−発行：このケースでは、要素０からＳＬｉＭＡＣへの発行があり、パイプの他の部分
は、要素０が要素１の内容を、要素１が要素２の内容を、というように、要素Ｍ
−１が要素Ｍの内容を含むようになるまで、先送りされる。

【０１２８】ケース４−発行＆挿入：このケースでは、要素０からＳＬｉＭＡＣへの発行があり、要素Ｎでの挿入が
ある。このケースでは、要素０からＮ−２では先送り動作が行われ、要素Ｎ−１
では挿入動作が行われ、要素ＮからＭはホールドされることになる。先送りは、
直後の要素からのデータを格納することになる要素に行われ、要素Ｎでの挿入は
（その要素はカレントパイプの要素Ｎ−１と要素Ｎの間に挿入されることになる
）、実際には、挿入された要素が、更新されたパイプのＮ−１の位置に行くこと
を意味している。

【０１２９】図２０は、図１５に示された衝突検出システム１５００の別の実現である衝突
検出システム２０００を図解している。この実施形態では、衝突検出システム２
０００は、ターゲット応答制限に基づいた最適のコマンドシーケンスが得られる
ようにコマンドを再順序付けして、初期化コントローラとターゲットサブシステ
ム間のデータ転送用の最適のスロットを決定する。コマンドの再順序付けはデー
タバス上の異なったデータパケット同志の衝突を引き起こしてはならないので、
特定のコマンドに関係するコマンドデータ転送がデータコンフリクトを引き起こ
す場合この特定のコマンドの発行を差し止める衝突検出器２００２が必要となる
。この実施形態では、衝突検出システム２０００は、コマンドキュー２００４と
結合される衝突検出器２００２を備える。

【０１３０】この実施形態では、衝突検出器２００２は“発行予定の”コマンド（コマンド
キュー２００４に格納されている）と“発行済みの”コマンド（データキュー２
００６に格納されている）の間のすべての可能なデータ衝突を検出する。この実
施形態では、それぞれマルチプレクサ２００８と結合されているＮ個のコマンド
キュー２００４がある。Ｎ個のコマンドキュー２００４のそれぞれは、発行予定
のそれらのコマンドと、コマンドがターゲットデバイスに発行された後、データ
転送がユニバーサルコントローラ１０４とターゲットデバイス（すなわち共有リ
ソース）１０８間のデータバス上にいつ現れるかを示す時間ファクタ“ｄ_-ｔｉ
ｍｅ_ND”と、データ・バースト転送を示すバーストビット（ｂ_ND）と、リード／
ライトビット（ｒｗ_ND）と、を格納するように構成されている。この実施形態で
は、データキュー２００６は、すでにターゲットデバイスに発行済みの要求に対
して、データ転送がユニバーサルコントローラ１０４とターゲットデバイス（す
なわち共有リソース）１０８間のデータバス上にいつ現れるかを示す時間ファク
タ“ｄ_-ｔｉｍｅ_D”を格納する。コマンドキュー２００６はまた、バーストビッ
ト（ｂ_ND）、リード／ライトビット（ｒｗ_ND）も格納する。

【０１３１】より好ましい実施形態では、衝突検出システム２０００は、発行予定のコマン
ドを格納し再順序付けするように構成されたキュー＆リンクコントローラユニッ
ト２０１０を備える。キュー＆コントローラユニット２０１０は、新しいコマン
ドの発行時間と、データがデータバス上に現れる時間も計算する。キュー＆コン
トローラユニット２０１０はまた、コマンドキューから発行されたデータをデー
タキューに転送し、同時にコマンド発行後にコマンドキューからそれを外す。キ
ュー＆コントローラユニット２０１０はまた、メモリへのアクセス完了後にデー
タキューからデータ要素を外す。

【０１３２】図２１を参照すると、ターゲットデバイスへのすべてのリード／ライトコマン
ドは、データパケット転送に関連付けられている。ターゲットデバイスへのコマ
ンド発行の前に、新しいデータパケットＮＤ（ＮｅｗＤａｔａ）が、衝突を起
こさずにデータキューへの挿入が可能か調べるために、そのタイミング情報に従
ってチェックされる。図２１に示されたこの例では、発行されたデータパケット
Ｄはすでにデータキューの中に位置を占めており、新しいデータパケットＮＤは
発行済みデータパケットＤに対して比較される。発行済みデータパケットＤと新
しいデータパケットＮＤが両方ともバーストアクセスを表わしていることには留
意されたい。したがってこの例では、データ衝突を起こさずに発行済みデータパ
ケットＤに配慮して新しいデータパケットＮＤが位置を占める可能性が２つある
。新しいデータパケットＮＤは発行済みデータパケットＤの左側か右側に位置を
占めることができる。

【０１３３】この特定の例は、非バーストデータ転送とバーストデータ転送（すなわち４デ
ータストリーム）の両方をサポートするメモリコントローラの衝突検出を図解し
ている。データバスの双方向的性質のため、１クロックサイクルが連続するリー
ド−ライトまたはライト−リード転送の間に挿入されなければならない。

【０１３４】多くの可能な結果があることは留意されるべきであり、そのいくつかを以下に
列挙する。

【０１３５】１）ＮＤがＤの後または前に置かれる場合、衝突は起こらない。

【０１３６】２）連続するリード−ライトまたはライト−リードデータ転送の間には、１ク
ロックサイクルが挿入されなければならない。コマンドキューとデータキューの
すべての要素は、その動作が“リードデータ”（ｒｗ＝０）か“ライトデータ”
（ｒｗ＝１）かを示す“ｒｗ”ビットを格納している。

【０１３７】３）データパケットは、１データストリーム（非バースト転送）か４データス
トリーム（バースト転送）で構成されている。コマンドキューとデータキューの
すべての要素は、その動作が“バースト転送”（バースト＝１）か“非バースト
転送”（バースト＝０）かを示す“バースト”ビットを格納する。

【０１３８】発行予定データパケットと発行済みデータパケットのペアのそれぞれにおいて
、発行予定コマンドについて行われるべき比較は以下のとおりである：

【０１３９】

【数４】

【０１４０】本発明のさらに別の実施形態では、連続する２つのメモリアクセス間の時間を
予測する装置と方法が開示されている。この装置と方法は、新しいコマンドに対
する最も早い“コマンド発行時間”の高速計算を可能とするものである。図２２
について述べれば、特定のページに発行された最新のコマンドとそのメモリへの
予測された次のアクセス間の時間を格納するＮ個のページタイマ２０２２を持つ
予測システム２２００を図解したものである。同じページへの次のアクセスは“
クローズ”、“オープン”、“リード”、“ライト”の場合がある。入ってくる
新しいコマンド（例えば、リード）は、特定のページへのアクセスが発行前にど
のくらい待たなければならないかを表示する１つの特定のページタイマを選ぶ。
この新しいコマンドは次に、タイミングルックアップテーブル２２０４の中から
、このコマンド（リード）と同じページへの可能な次のアクセス（クローズ、オ
ープン、ライト、リード）の間に挿入されるべき適切な内容をら選ぶ。タイマの
解像度は１クロックサイクルである。

【０１４１】タイミングルックアップテーブル−データは、コマンド発行後データバス上の
データがどのくらいのサイクル有効かを示す時間を格納する。新しいコマンドが
非アクティブの場合には、すべてのサイクル毎に、すべてのページタイマの値が
“０”に達するまでになる。

【０１４２】次に図２３を参照すれば、本発明のさらに別の実施形態において、本発明の実
施形態に従ったデバイスアクセス優先順位決定部２３０２を持つデバイスコント
ローラ２３００が示されている。この実施形態では、優先順位決定部２３０２は
、リクエストコントローラユニット２３０４に結合されたデバイス要求をいくつ
でも受け取り格納するのに適したリクエストキュー２３０３を含む。リクエスト
コントローラユニット２３０４は一部には、リクエストキュー２３０３の任意の
位置から特定の応答をフェッチし、フェッチした応答を複数の共有デバイス１０
８のうちの適切な１つに伝達するために使われる。この実施形態では、優先順位
決定部２３０２はまた、応答キュー２３０６を含む。この応答キューは、応答コ
ントローラユニット２３０８に結合された共有デバイス１０８のいずれからでも
応答を受け取り格納するように構成されており、応答コントローラユニット２３
０８は、格納された応答から、要求しているデバイス１０２に送られる特定の応
答を選択するのに利用される。

【０１４３】好ましい実施形態では、図１Ｅに示されているように、要求とそれに関連付け
られた応答とが同じＩＤ番号１５０を持つように、応答と要求がＩＤ番号１５０
とそれぞれ関連付けられている。上述のように、ＩＤ番号１５０は、５つのデー
タビットを含み、その１番目と２番目のデータビットは、その特定の応答／要求
が属する要求元デバイスのグループ（マルチプロセッサコンピューティング環境
におけるプロセッサの１グループなど）を識別するグループセレクタフィールド
１５２である。さらに上述のように、要求番号フィールド（ＲＮ）１５３は、グ
ループセレクタフィールド１５２によって識別された要求元デバイスのグループ
に関連付けられた要求および／または応答の番号を表しており、例えば、同一の
要求デバイスからの連続する要求が連続する要求番号フィールド１５３を持つよ
うに表わされている。

【０１４４】動作中は、リクエストコントローラ２３０４とレスポンスコントローラ２３０
８の双方は、グループ優先順位セレクタレジスタ１５４と、動ロックカウンタレ
ジスタ１５６と、再順序付けセレクタ２３１２とをそれぞれ組み入れている。グ
ループ優先順位セレクタレジスタ１５４は、ＲＮ１５２によって識別された特定
の要求／応答グループに関する優先順位情報を含む。それについて１つの実施形
態では、“３”という値が最上位の優先順位を表わし、“０”という値が最下位
の優先順位を表わしており、上位の優先順位の要求が優先順位の下位の要求を飛
び越えることができる。

【０１４５】動ロック状況を回避するために、動ロックカウンタレジスタ１５６は、何個の
連続する優先順位上位の要求（または応答）が、優先順位下位の要求（または応
答）を飛び越せるかに関する情報を含んでいる。動ロックカウンタレジスタ１５
６が、優先順位上位のリクエストが優先順位下位のリクエストを飛び越える状況
においてのみアクティブとなることは注記されるべきである。実際、適当なキュ
ーに優先順位下位の要求（または応答）がない場合には、動ロックカウンタレジ
スタ１５６は非アクティブとなる。

【０１４６】以上、本発明の実施形態の幾つかを詳細に説明してきたが、本発明の趣旨と範
囲から逸脱することなく他の多くの特定の形式で本発明を実施し得ることは理解
されよう。したがって、ここに示した例は説明のためのものであり、これらに限
定されるものではない。本発明は、ここに示された細部に限定されることなく、
前記特許請求の範囲内で変形可能である。

【図面の簡単な説明】

【図１Ａ】本発明の実施形態によるユニバーサルコントローラの一般的な使用例を示す図
である。

【図１Ｂ】図１Ａに示されるユニバーサルコントローラの具体的な使用例を示す図である
。

【図１Ｃ】本発明の実施形態によるユニバーサルコントローラに結合されたアドレス空間
コントローラを示す図である。

【図１Ｄ】図１Ｃに示されるアドレス空間コントローラの具体的な使用例を示す図である
。

【図１Ｅ】本発明の実施形態による例示的な要求／応答識別番号を示す図である。

【図２Ａ】本発明の実施形態による一般的なユニバーサルコマンドを示す図である。

【図２Ｂ】図２Ａと同種のユニバーサルコマンドで、メモリページリードコマンドに適す
る具体的なユニバーサルコマンドを示す図である。

【図２Ｃ】図２Ｂの例示的なコマンドにおいて、コマンド構成要素間に適当な時間間隔を
設けることによって形成される一連のコマンドの例を示す図である。

【図３】本発明の実施形態によるリソースタグを示す図である。

【図４】本発明の実施形態に従って、ユニバーサルコントローラが共用リソースにアク
セスするプロセスの詳細を表すフローチャートである。

【図５】本発明の実施形態に従って、ユニバーサルコントローラがリソースの状態およ
び実行すべき動作の順序を決定するプロセスを示す図である。

【図６】本発明の実施形態による工程に基づき、ユニバーサルコントローラが連続する
動作の間における適切な時間間隔を決定する工程を示す図である。

【図７Ａ】本発明の実施形態によるページヒット／ミスコントローラを示す図である。

【図７Ｂ】本発明の実施形態によるページヒット／ミスコントローラを示す図である。

【図８】本発明の実施形態によるバンクアクセスコントローラを示す図である。

【図９Ａ】本発明の実施形態による例示的なＳＬＤＲＡＭ型マルチプロセッサシステムを
示す図である。

【図９Ｂ】図９Ａに示されるマルチプロセッサシステムによる例示的なＳＬＤＲＡＭバス
の処理の流れを示すタイミング図である。

【図１０】本発明の実施形態によるメモリコントローラのブロック図である。

【図１１】本発明の実施形態による制限ブロックのブロック図である。

【図１２】本発明の実施形態による例示的なＳＬＤＲＡＭコマンドのタイミング図である
。

【図１３Ａ】本発明の具体的な実施形態による、メモリコマンドの再順序付けの流れを示し
た図である。

【図１３Ｂ】本発明の具体的な実施形態によるメモリコマンドの再順序付けの流れを示した
図である。

【図１３Ｃ】本発明の具体的な実施形態によるメモリコマンドの再順序付けの流れを示した
図である。

【図１４】本発明の具体的な実施形態により構成されたメモリコントローラの一部を示す
ブロック図である。

【図１５】本発明の具体的な実施形態により構成された再順序付け回路のブロック図であ
る。

【図１６】図１５の再順序付け回路のより詳細なブロック図である。

【図１７】本発明の具体的な実施形態によるコマンドキュー要素の内容を示す図である。

【図１８】アドレスシフタの具体的な実施形態を示すブロック図である。

【図１９】本発明の具体的な実施形態によるデータキュー要素の内容を示す図である。

【図２０】図１５に示される衝突探知システムの別の実施例としての衝突探知システムを
示す図である。

【図２１】ターゲットデバイスに対するリード／ライトコマンドのそれぞれがどのように
データパケットの伝達に関連しているかを示す例示的なタイミング図である。

【図２２】特定のページに最後に発行されたコマンドとそのメモリへの予測される次期ア
クセスとの間の時間を記憶するＮページタイマーを有する予測システムを示す図
である。

【図２３】本発明の実施形態によるデバイスアクセス優先順位決定器を有するデバイスコ
ントローラを示す図である。

【図２４】本発明の実施形態による制限ブロックにより実行されるスケジューリングプロ
セスを要約する表４を示す図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者シャベルスキー・ピオトルアメリカ合衆国カリフォルニア州95054 サンタ・クララ，ミル・クリーク・レーン，590，アパートメント 103 Ｆターム(参考） 5B060 AB19 CA04 CA11 KA01 KA05

Claims

【特許請求の範囲】

【請求項１】複数のコマンドを関連するメモリに送信するメモリコントロ
ーラ内において、各コマンドに関する最早発行時間と、複数のコマンドのうち選
択されたものに関するデータ発生時間とを参照して、各コマンドを関連するメモ
リに送信する第一の順序を決定する再順序付け回路。
【請求項２】前記複数のコマンドのそれぞれについて第一の情報を格納す
るコマンドキューと、先に発行された複数のコマンドのそれぞれについて第二の情報を格納するデ−
タキューと、前記メモリコントローラと前記関連するメモリとの間のデータバス上でデータ
が衝突するのを避けるために前記第一の情報と前記第二の情報とを比較する比較
回路と、を備える請求項１の再順序付け回路。
【請求項３】前記コマンドキューが複数のコマンドキュー要素を含み、各
コマンドキュー要素が前記複数のコマンドの一つに対する前記第一の情報を格納
する、請求項２記載の再順序付け回路。
【請求項４】前記第一の情報が、前記複数のコマンドの一つと、前記複数
のコマンドの一つに関連する最早発行時間とを含む、請求項３の再順序付け回路
。
【請求項５】前記複数のコマンドの一つが、前記選択されたコマンドの一
つを含み、前記第一の情報が更に前記複数のコマンドの一つに対するデータ発生
時間を含む、請求項４の再順序付け回路。
【請求項６】前記第一の情報が、更に前記複数のコマンドの一つに対応す
るデータのデータ存続時間を示すバースト標識を含む、請求項５の再順序付け回
路。
【請求項７】前記第一の情報が、更に前記複数のコマンドの一つを独自に
識別するコマンド識別子を含む、請求項４の再順序付け回路。
【請求項８】前記第一の情報が、更に前記複数のコマンドの一つが向けら
れている前記関連のメモリ内で論理バンクを識別する論理バンク識別子を含む、
請求項４の再順序付け回路。
【請求項９】前記第一の情報が、前記複数のコマンドの一つと、前記複数のコマンドの一つに関する最早発行時間と、前記複数のコマンドの一つが前記選択されたコマンドの一つを含む場合には、
前記複数のコマンドの一つに関するデータ発生時間と、前記複数のコマンドの一つに対応するデータのデータ持続時間を示すバースト
標識と、前記複数のコマンドの一つを独自に識別するコマンド識別子と、前記複数のコマンドの一つが向けられている前記関連のメモリ内で論理バンク
を識別する論理バンク識別子と、を含む、請求項３の再順序付け回路。
【請求項１０】前記第一の情報が６１ビットの情報を含む、請求項９の再
順序付け回路。
【請求項１１】前記複数のコマンドの一つが４０ビットを、前記最早発行
時間が６ビットを、前記データ発生時間が６ビットを、前記バースト標識が１ビ
ットを、前記論理バンク識別子が３ビットをそれぞれ占有する、請求項１０の再
順序付け回路。
【請求項１２】前記コマンドキューが、更に前記コマンドキューの動作を
制御するコマンドキューコントローラを含む、請求項３の再順序付け回路。
【請求項１３】前記コマンドキューコントローラが、前記コマンドキュー
に前記第一の情報が格納されているコマンドの何れかについて、前記最早発行時
間が到来したかどうかを決定するゼロ比較回路を含む、請求項１２の再順序付け
回路。
【請求項１４】前記複数のコマンドのそれぞれについての前記第一の情報
が当該コマンドの前記最早発行時間に対応する第一のカウント値を含み、前記コ
マンドコントローラが、更に前記複数のコマンドのうちのいずれが前記関連する
メモリ内の同一の論理バンクに向けられているかを決定するバンク比較回路を含
み、前記コマンドキューコントローラが、前記関連するメモリ内の第一の論理バ
ンクに向けられるすべてのコマンドに対してマスク信号を発生させるように動作
可能であり、前記マスク信号が、前記第一の論理バンクに向けられたコマンドの
一つに関する前記第一のカウント値が終端値に到達し、かつ、前記第一の論理バ
ンクに向けられた前記コマンドの一つが即座に発行されない場合に、前記第一の
論理バンクに向けられたコマンドに関する前記第一のカウント値がデクリメント
されるのを防止する、請求項１２の再順序付け回路。
【請求項１５】前記コマンドキューコントローラが、前記第一の情報が前
記コマンドキューに格納されているコマンド間の優先順位を決定する優先順位決
定回路を含む、請求項１２の再順序付け回路。
【請求項１６】前記優先順位決定回路が、前記複数のコマンドの中の特定
のコマンドを指すポインタをそれぞれ格納する一連のレジスタを含み、前記ポイ
ンタが一連のレジスタ内において一番古いものから一番新しいものへと配列され
ている、請求項１５の再順序付け回路。
【請求項１７】前記コマンドキューコントローラが、前記複数のコマンド
の一つが発行されると前記コマンドキューへの新しいコマンドの挿入を容易にす
る空き位置識別部を含む、請求項１２の再順序付け回路。
【請求項１８】前記データキューが、前記先に発行された複数のコマンド
の一つに関する前記第二の情報をそれぞれ格納する複数のデータキュー要素を含
む、請求項２の再順序付け回路。
【請求項１９】前記第二の情報が、前記先に発行された複数のコマンドの
一つのデータ発生時間を含む、請求項１８の再順序付け回路。
【請求項２０】前記第二の情報が、更に前記先に発行された浮く数のコマ
ンドの一つに対応するデータのデータ存続時間を示すバースト標識を含む、請求
項１９の再順序付け回路。
【請求項２１】前記第二の情報が、更に前記先に発行された複数のコマン
ドの一つを一義的に識別するコマンド識別子を含む、請求項１８の再順序付け回
路。
【請求項２２】前記第二の情報が、前記先に発行された複数のコマンドの一つのデータ発生時間と、前記先に発行された複数のコマンドの一つに対応するデータのデータ存続時間
を示すバースト標識と、前記先に発行された複数のコマンドの一つを一義的に識別するコマンド識別子
と、を含む、請求項１８の再順序付け回路。
【請求項２３】前記第二の情報が１２ビットの情報を含む、請求項２２の
再順序付け回路。
【請求項２４】前記データ発生時間が６ビットを、前記バースト標識が１
ビットを、前記コマンド識別子が５ビットをそれぞれ占有する、請求項２３の再
順序付け回路。
【請求項２５】前記比較回路が比較器マトリクスを含む、請求項２の再順
序付け回路。
【請求項２６】前記比較回路が、更に、前記コマンドキューと前記比較器
マトリクスとの間に配置されたマルチプレクサを備え、前記コマンドキューに前
記第一の情報が格納されている前記複数のコマンドの一つについて前記第一の情
報を選択してそれを前記第二の情報と比較する、請求項２５の再順序付け回路。
【請求項２７】前記比較回路が、前記コマンドキュー内に前記第一の情報
が格納されている前記複数のコマンドの一つにそれぞれ対応する複数の比較器マ
トリクスを備える、請求項２の再順序付け回路。
【請求項２８】前記比較回路が、更に、前記コマンドキューと前記比較器
マトリクスとの間に配置された複数のマルチプレクサを含み、各マルチプレクサ
が、前記複数の比較器マトリクスのうちの対応するものを介して、前記第一の情
報が前記コマンドキューに格納されている前記複数のコマンドの一つについて前
記第一の情報を選択して前記第二の情報と比較する、請求項２７の再順序付け回
路。
【請求項２９】メモリコントローラから関連するメモリに複数のコマンド
を送信する方法であって、各コマンドについて最早発行時間を決定するステップと、選択されたコマンドのデータ発生時間を決定するステップと、前記最早発行時間と前記データ発生時間を参照して、前記複数のコマンドをメ
モリに送信する第一の順序を決定するステップと、前記第一の順序で前記複数のコマンドをメモリに送信するステップと、を備える方法。
【請求項３０】前記第一の順序を決定するステップが、前記複数のコマンドのそれぞれに対しコマンドキューに第一の情報を格納する
ステップと、先に発行された複数のコマンドのそれぞれに対しデータキューに第二の情報を
格納するステップと、前記メモリコントローラと前記関連するメモリとの間のデータバス上でデータ
が衝突するのを避けるために前記第一の情報を前記第二の情報と比較するステッ
プと、を含む、請求項２９の方法。
【請求項３１】前記コマンドキューに前記第一の情報を格納するステップ
が、複数のコマンドキュー要素のそれぞれに、前記複数のコマンドの一つについ
ての前記第一の情報を格納するステップを含む、請求項３０の方法。
【請求項３２】前記複数のコマンドの一つに対する前記第一の情報を格納
するステップが、前記複数のコマンドの一つと該複数のコマンドの一つに係る最
早発行時間とを格納するステップを含む、請求項３１の方法。
【請求項３３】前記複数のコマンドの一つが、前記選択されたコマンドの
一つを含み、前記複数のコマンドの一つに対する前記第一の情報を格納するステ
ップが、前記複数のコマンドの一つに対するデータ発生時間を格納するステップ
を含む、請求項３２の方法。
【請求項３４】前記複数のコマンドの一つに対する前記第一の情報を格納
するステップが、更に、前記複数のコマンドの一つに対応するデータのデータ持
続時間を示すバースト標識を格納するステップを含む、請求項３３の方法。
【請求項３５】前記複数のコマンドの一つに対する前記第一の情報を格納
するステップが、更に、前記複数のコマンドの一つを一義的に識別するコマンド
識別子を格納するステップを含む、請求項３２の方法。
【請求項３６】前記複数のコマンドの一つに対する前記第一の情報を格納
するステップが、更に、前記複数のコマンドの一つが向けられている前記関連す
るメモリ内の論理バンクを識別する論理バンク識別子を格納するステップを含む
、請求項３２の方法。
【請求項３７】前記第一の順序を決定するステップが、前記第一の情報が
前記コマンドキューに格納されているコマンドの何れか一つについて前記最早発
行時間が到来したかどうかを決定するステップを含む、請求項３０の方法。
【請求項３８】前記複数のコマンドのそれぞれについての前記第一の情報
が、当該コマンドの前記最早発行時間に対応する第一のカウント値を含み、前記第一の順序を決定するステップが、前記関連するメモリ内の同一の論理バンクに複数のコマンドの何れが向けられ
ているかを決定するステップと、前記関連するメモリ内の前記第一の論理バンクに向けられているすべてのコマ
ンドに対してマスク信号を発生させるステップであって、前記マスク信号は、前
記第一の論理バンクに向けられているコマンドの一つについての前記第一のカウ
ント値が終端値に到達し、かつ、前記第一の論理バンクに向けられている前記コ
マンドの一つが即座に発行されない場合に、前記第一の論理バンクに向けられて
いるコマンドについての前記第一のカウント値がデクリメントされるのを防止す
るステップと、を含む、請求項３０の方法。
【請求項３９】前記第一の順序を決定するステップが、前記第一の情報が
前記コマンドキュー内に格納されているコマンド間の優先順位を決定するステッ
プを含む、請求項３０の方法。
【請求項４０】前記優先順位を決定するステップが、一連のレジスタのそ
れぞれに前記複数のコマンドのうちの特定のコマンドを指すポインタを格納する
ステップを含み、前記ポインタが、前記一連のレジスタ内に一番古いものから一
番新しいものへと配列されている、請求項３９の方法。
【請求項４１】前記データキュー内に前記第二の情報を格納するステップ
が、前記複数のデータキュー要素のそれぞれに、前記先に発行された複数のコマ
ンドの一つについての前記第二の情報を格納するステップを含む、請求項３０の
方法。
【請求項４２】前記先に発行された複数のコマンドの一つに対して前記第
二の情報を格納するステップが、前記先に発行した複数のコマンドの一つについ
ての前記データ発生時間を格納するステップを含む、請求項４１の方法。
【請求項４３】前記先に発行された複数のコマンドの一つに対して前記第
二の情報を格納するステップが、更に、前記先に発行された複数のコマンドの一
つに対応するデータのデータ持続時間を示すバースト標識を格納するステップを
含む、請求項４２の方法。
【請求項４４】前記先に発行された複数のコマンドの一つに対して前記第
二の情報を格納するステップが、更に、前記先に発行された複数のコマンドの一
つを一義的にに識別するコマンド識別子を格納するステップを含む、請求項４１
の方法。
【請求項４５】前記第一の情報を前記第二の情報と比較するステップが、
比較器マトリクスを用いて前記第一の情報を前記第二の情報と比較するステップ
を含む、請求項３０の方法。
【請求項４６】前記第一の情報を前記第二の情報と比較するステップが、
前記第一の情報が前記コマンドキューに格納されている前記複数のコマンドの一
つについての前記第一の情報を前記第二の情報との比較のために選択するステッ
プを含む、請求項３０の方法。
【請求項４７】前記第一の情報を前記第二の情報と比較するステップが、
前記第一の情報が前記コマンドキューに格納されている前記複数のコマンドの一
つにそれぞれ対応する複数の比較器マトリクスを用いて、前記第一の情報を前記
第二の情報と比較するステップを含む、請求項３０の方法。
【請求項４８】前記第一の情報を前記第二の情報と比較するステップが、
前記第一の情報が前記コマンドキューに格納されている前記複数のコマンドのそ
れぞれについて前記第一の情報を前記第二の情報との比較のために選択するステ
ップを含む、請求項３０の方法。【請求項４８】共用リソースへのアクセスを望む装置により発行された複
数のパケット式共用リソースコマンドの新しいコマンドに対する最早発行時間と
データオフセット時間とを決定する装置であって、前記共用リソースに対応する
先行する他のコマンドに関係したアクセス遅延に少なくとも部分的には基づくと
共に、少なくとも前記共用リソースの特定の動作特性に基づいて最早発行時間と
データオフセット時間を決定する装置であって、前記新しいコマンドに関連する新しいアドレス成分をデコードするデコーダと
、前記デコーダに接続される複数の仮想メモリバンクであって、配置アルゴリズ
ムに基づいて、選択された先行するコマンドに関係するコマンド成分データとア
ドレス成分データとをそれぞれ格納するように構成された複数の仮想メモリバン
クと、前記複数の仮想メモリバンクのそれぞれに接続され、デコードされた新しいア
ドレス成分に基づいて前記複数の仮想メモリバンクのうち適切な一つを選択する
選択要素と、前記デコーダと、前記選択要素と、共用リソースへのアクセスを望む前記装置
とに接続され、前記デコーダにより供給されるデコード済みの新しいアドレスと
、前記選択された仮想メモリバンクに格納されていたコマンド及びアドレス成分
データと、前記デコード済みアドレスとを用いて、前記新しいコマンドに関連す
る前記最早発行時間及び前記データオフセット時間を生成するように構成された
ルックアップテーブルと、を備える装置。
【請求項４９】前記共用リソースが、複数のメモリバンクに区分されたメ
モリであり、各メモリバンクが、それに関係する動作特徴データを有する、請求
項４８に記載のスケジューラ。
【請求項５０】前記デコーダが、前記メモリへのアクセスを望む装置に結合された入力ラインと、前記選択要素
に接続された出力ラインとを有し、前記新しいアドレス成分をデコードするよう
に構成された新アドレスデコーダと、前記メモリへのアクセスを望む装置に結合された入力ラインと、前記ルックア
ップテーブルに接続された出力ラインとを有し、前記新しいアドレスが存在する
メモリ領域を示す前記新しいアドレス成分を用いて領域識別子を生成するメモリ
領域デコーダと、を含む、請求項４９に記載の装置。
【請求項５１】更に、前記仮想メモリバンクに接続された入力ラインと、
前記選択要素に接続された出力ラインとを有する選択要素コントローラを含む、
請求項５０に記載の装置。
【請求項５２】前記仮想メモリバンクが、前記選択要素コントローラの前
記入力ラインに接続された出力ラインを有し、前記選択要素コントローラが、前
記選択された仮想メモリバンク内に格納されたデータを用いて、前記選択要素に
、前記選択された仮想メモリバンクに格納されたデータを前記ルックアップテー
ブルへ伝送させる、請求項５１に記載の装置。
【請求項５３】元の入力メモリ要求の順序を維持しながら、コマンドバス
上のコマンドとデータバス上のデータパケットのギャップを避けるために、入力
されたメモリ要求を再順序付けることによりデータ帯域幅を増加させる方法であ
って、新たに入力されたコマンド毎に、コマンドキューに結合された再順序付けブロ
ックにより、前記コマンドキュー内の最良の位置を計算するステップと、データキュー内にリードデータを格納するステップと、前記入力されたコマンドを、それぞれの元の順序で、再・再順序付けブロック
に含まれるＦＩＦＯレジスタ内に格納するステップと、前記データをそれぞれの元の順序でデータキュー内に格納するステップと、前記再・再順序付けブロックに含まれるデータリードバッファ内に、前記メモ
リから入力されるデータを、前記データキューに格納された順序に従って格納す
るステップと、プロセッサコマンドからの入力と同じ順序でプロセッサへデータが発行される
ように、前記ＦＩＦＯに格納された順序に従って前記格納されているコマンドを
前記プロセッサに送出するステップと、を備える方法。