JP2003533823A - デジタル信号処理装置の共用バスインターフェース - Google Patents

Abstract

(57)【要約】 回路装置および方法が、デジタル信号処理装置（１２）に必要とされる相互接続数を、共用バス（１９）を利用することにより、減少させ、デジタル信号処理装置（１２）を、プログラムメモリ（２０）および少なくとも１つの外部デバイス（２４）の両方に、相互接続させる。インストラクションキャッシュ（２６）は、ＤＳＰプログラムから被選択命令をキャッシュするために利用され、それにより、ＤＳＰプログラム命令のキャッシュコピーが、インストラクションキャッシュ（２６）内で利用可能な時は常に、キャッシュコピーは、プログラムメモリ（２０）に代わりインストラクションキャッシュ（２６）からフェッチでき、それにより、共用バス（１９）が、外部デバイス（２４）へのアクセスの実行のために開放される。命令をキャッシュし、続いて外部デバイスのアクセスのために共用バス（１９）を開放することは、ループの検出に対する条件となってもよく、それにより、ループからの命令が、インストラクションキャッシュ（２６）にキャッシュされ、ループを通る次のパスの間にフェッチされる。

Description

【発明の詳細な説明】

【０００１】 （発明の分野） 本発明は、概して、デジタル信号処理装置（ＤＳＰ）の回路装置、および、こ
れを組み込んだ集積回路に関し、特に、デジタル信号処理装置と、メモリおよび
他の外部デバイスとを相互接続することに関する。

【０００２】 （発明の背景） 半導体製造技術の発展に伴い、集積回路の設計者は、単一集積回路デバイス、
あるいは、チップ内により多くの機能を統合できるようになった。このように、
電子設計には、以前はいくつかの集積回路をサーキットボード、あるいは、モジ
ュール上で、電気的に相互接続させる必要があったが、今では単一集積回路に統
合させてもよく、それにより、パフォーマンスを向上させ、コストを削減できる
。

【０００３】 ディスクリート回路から集積回路に移行した機能の一つは、デジタル信号処理
であり、これは、概して、デジタル表示信号に対して数学的処理を応用したもの
である。デジタル信号処理は、多くのアプリケーションで利用され、オーディオ
、および／または、ビデオ信号に対してフィルタを与え、無線あるいは他のセル
ラーネットワーク等の通信信号からの情報を解読する。

【０００４】 半導体製造技術は、デジタル信号処理を行う論理回路が、専用デジタル信号処
理装置により行われてもよい程までに発展し、この専用デジタル信号処理装置は
、ソフトウエアプログラムを、ここではＤＳＰプログラムと呼ぶが、実行し、特
定のＤＳＰアルゴリズムを実施するものである。さらに、デジタル信号処理装置
は、集積回路あるいはチップに、追加論理回路と共に、埋め込まれていてもよく
、さらにパフォーマンスの向上を提供し、その上、コストを下げることができる
。

【０００５】 多くのデジタル信号処理タスクは、繰返しが多いが、比較的単純な、数学的計
算を、大容量のデジタルデータについて、瞬時に行う必要性により特徴付けられ
る。乗加算（ＭＡＣ）演算は、例えば、２つのオペランドの乗算を行い、その結
果を実行アキュムレータに加算するものであり、これは、しばしばハードウエア
論理で、単一クロックサイクル内で実行されるように実施できる。マルチプルＭ
ＡＣユニットさえもが、提供されてもよく、それにより、マルチプルＭＡＣ演算
が、所定の任意のクロックサイクル内に発生できる。しかし、いくつかの複雑な
フィルタリング演算は、１つの出力値を、単一地点で遅れずに計算するだけのた
めに実行される、何百あるいは何千ものＭＡＣ演算を、必要とするであろう。

【０００６】 多くのＤＳＰ演算の、繰返しの多い性質を考慮すると、入力データが、メモリ
からデジタル信号処理装置により取出され、また、出力データが、処理された後
に、メモリ内に戻り書込まれる（しばしばメモリバンド幅と呼ばれる）速度は、
しばしばＤＳＰシステム全体のパフォーマンスに重大な影響を有する。

【０００７】 メモリバンド幅を増加させる方法の１つは、マルチプル通信パスあるいはバス
を利用することであり、異なる形式のデータを、デジタル信号処理装置に通信す
るものである。例えば、メモリバンド幅は、別々の読み書きパスをメモリに提供
することにより、効率的に倍加でき、それにより、データが、メモリに書込まれ
ると同時に、他のデータが、メモリから取出される。

【０００８】 メモリバンド幅はまた、ＤＳＰプログラムデータおよび信号データを、別々の
メモリ空間に分けることにより増加でき、それにより、別々にアクセス可能なプ
ログラムおよびデータメモリが、使用され、ＤＳＰプログラム命令および信号デ
ータを格納する。さらに、デジタル信号データは、マルチプルメモリ空間に区切
られてもよく、それにより、マルチプルデータポイントは、所定のメモリへ、あ
るいは、該メモリから、同時に転送される。多くの従来のＤＳＰシステムは、例
えば、データメモリを別々のＸおよびＹメモリ空間に区切っており、それにより
、例えば、ＭＡＣ演算等のＤＳＰ演算に対するオペランドの対が、同時に取出さ
れる。

【０００９】 しばしば、パフォーマンスは、プログラムおよびデータメモリが、デジタル信
号処理装置と同じ集積回路上に統合される時、最大化され、それにより、直接か
つ高速のリンクが、デジタル信号処理装置および最も頻繁に使用される情報の間
に、提供される。それにも関わらず、デジタル信号処理装置は、任意の他の論理
回路とほぼ同様に、一般に、いくつかの外部通信形式をサポートする必要があり
、例えば、その結果、他の論理回路により獲得された現実世界のデータを取出し
、処理でき、および／また、その結果、ＤＳＰの結果を、現実世界で利用するた
めに他の論理回路へ戻すことができる。このような他の論理回路は、ここでは総
称的に外部デバイスと呼ぶが、同じ集積回路上に設置されてもよいし、あるいは
、ＤＳＰとインターフェースする他の集積回路上に設置されてもよい。一般に、
デジタル信号処理装置との外部通信は、別の通信パスを通して提供されるが、こ
れは、そのような通信が、しばしば、デジタル信号処理装置、および、その専用
メモリとの間でサポートされる最大通信速度より遅い速度で、伝送される必要が
あるからである。

【００１０】 パフォーマンスの向上が、マルチプル通信パスを使用して、プログラム、デー
タ、および、外部デバイスの通信を処理することにより可能となったにも関わら
ず、マルチプル通信パスは、連結性についての関連コストを有する。特に、デジ
タル信号処理装置との各通信パスは、一般に、比較的多数の電気伝導パスを必要
とする。より多くの通信パスが、設計に組込まれると、従って、設計に必要な伝
導パスの総数を著しく増加させることになる。

【００１１】 例えば、模範的なデジタル信号処理装置は、同時双方向機能を有する別々のＸ
およびＹデータ空間をサポートし、各データ空間が、１６ビット幅のアドレスお
よび３２ビット幅のデータを利用するならば、このデジタル信号処理装置は、多
くの追加制御信号と共に、１９２のデータおよびアドレスラインを必要とするで
あろう。同時双方向機能を有する、２０ビット幅の別のプログラムメモリ空間、
および、同時双方向機能を有する、１６ビット幅の外部デバイスアドレス空間を
想定すると、必要とされるデータおよびアドレスラインの総数は、３９２になる
。

【００１２】 デジタル信号処理装置が、いかなる関連メモリとも、同じ集積回路上で統合さ
れない時は、多くの外部相互接続が、一般的にはピンが、必要となる。集積回路
は、しかし、しばしば使用できる相互接続の総数に非常に限りがあり、しかも追
加相互接続の使用は、製造コストを増加させる。さらに、１つ以上の関連メモリ
が、デジタル信号処理装置のような、同じ集積回路上に統合される時でさえ、設
計内の論理回路および相互接続の配置およびルーティングが、過多の相互接続の
必要性により、複雑になり、しばしば設計コストを増加させ、また、すべての相
互接続を収容するのに追加の回路層を必要とし、それにより、製造コストを同様
に増加させる。追加相互接続は、任意の相互接続の長さを増加させる必要がある
と、パフォーマンスに悪影響を与えることもあり、というのは、増加した相互接
続の長さは、集積回路の伝播遅延を増加させ、それにより、設計の許容動作速度
を制限することになるからである。

【００１３】 従って、重大な必要性が、設計の相互接続性要件を有するデジタル信号処理装
置の、システムパフォーマンスおよびメモリバンド幅を釣合わせる方法に対して
、当該技術に存在し続けている。

【００１４】 （発明の要約） 本発明は、従来技術に係るこれらおよび他の問題に、回路装置および方法を提
供することにより、対処するものであり、この回路装置および方法は、デジタル
信号処理装置に必要とされる相互接続数を、共用バスを利用することにより、メ
モリバンド幅に著しく悪影響を与えることなく減少させ、デジタル信号処理装置
を、プログラムメモリおよび少なくとも１つの外部デバイスの両方に、相互接続
させるものである。インストラクションキャッシュは、共用バスと関連して利用
され、ＤＳＰプログラムから被選択命令をキャッシュし、それにより、ＤＳＰプ
ログラムからの命令のキャッシュコピーが、インストラクションキャッシュ内で
利用可能な時は常に、キャッシュコピーは、プログラムメモリに代わりインスト
ラクションキャッシュからフェッチでき、それにより、共用バスが、外部デバイ
スへのアクセスの実行のために開放される。

【００１５】 本発明の一様態に一致して、データバスインターフェースはまた、別々にデジ
タル信号処理装置をデータメモリにインターフェースさせるように、提供されて
おり、それにより、デジタル信号処理装置は、同時に、命令をインストラクショ
ンキャッシュからフェッチし、データバスインターフェースを通してデータメモ
リと通信し、共用バスを通して外部デバイスと通信することができる。

【００１６】 本発明のもう一つの様態に一致して、インストラクションキャッシャからの命
令のフェッチは、ＤＳＰプログラム実行中のループの検出に応じて、行われる。
ループからの命令のサブセットが、ループを通る第１パスの間、および、ループ
の検出に応じて、インストラクションキャッシュにキャッシュされる。次に、ル
ープを通る次のパスの間、命令のサブセットからの命令は、プログラムメモリに
代わりインストラクションキャッシュからフェッチされる。

【００１７】 これらおよび他の利点および主要点は、本発明を特徴づけており、ここに添付
のさらなる部分を形成するクレームにおいて明らかにされる。しかし、本発明お
よび本発明を利用して得られる利点および目的をよりよく理解するために、図面
、および、付属の説明内容を参照すべきであり、それには、本発明の好適な実施
形態が説明されている。

【００１８】 （詳細な説明） ここで説明される実施形態は、デジタル信号処理環境において、共用バスアー
キテクチャを利用しており、プログラムメモリとの命令、および、外部デバイス
との外部デバイスデータの両方を、通信している。インストラクションキャッシ
ュは、ＤＳＰプログラムから被選択命令をキャッシュし、被要求命令のキャッシ
ュコピーが、インストラクションキャッシュ内で利用可能である時、共用バスは
、共用バスを通して外部デバイスデータを転送するために、開放される。

【００１９】 一般に、最大パフォーマンスゲインは、ＤＳＰプログラムからフェッチされ実
行された最大数の命令が、インストラクションキャッシュから取出すことができ
る時、実現する。このように、命令がキャッシュされる可能性を増加させる任意
のメカニズムあるいはアルゴリズムが、望ましい。ＤＳＰ環境は、特に、インス
トラクションキャッシングにむしろ有用であることが分かり、多くのＤＳＰアル
ゴリズムは、事実上、非常に繰り返しが多く、それにより、プログラム実行中に
、比較的少ない命令が、比較的何度も実行される。このような繰り返しの多い命
令を識別し、係る繰り返しの多い命令を検出し捕らえるよう共用バスへの制御を
調整することが、従って、本発明に一致した、共用バスを含むＤＳＰ環境のパフ
ォーマンスを最大にする一方法なのである。図示の実施形態では、例えば、ＤＳ
Ｐプログラムの命令のループが、実行中に検出され、それにより、ループを通る
マルチプルパスの間の命令の実行が、利用でき、外部デバイスのアクセスに対し
て、共用バスの制御を開放する。繰り返しの多いＤＳＰ命令を識別し、収容する
他の方法は、本開示の利益を受ける当業者には明白であり、従って、本発明は、
この特定の実施に制限されるものではない。

【００２０】 図面に戻り、同じ数字は、いくつかの図を通して同じ部分を表しており、図１
は、本発明に一致して、回路装置１０を示している。図示の実施では、回路装置
１０は、単一集積回路デバイスあるいはチップ上に配置されている。回路装置１
０は、デジタル信号処理装置（ＤＳＰ）１２を含み、デジタル信号処理装置（Ｄ
ＳＰ）１２は、データバス１５に接続するデータバスインターフェース１４を含
んでおり、データメモリ１６との通信を提供している。データメモリ１６は、１
つ以上のデータ空間、例えば、ＸおよびＹデータ空間に、区切られていてもよい
。さらに、データバス１５は、マルチプル通信パスを含んでもよく、データメモ
リ空間との同時処理を提供できる。

【００２１】 図示の実施形態では、例えば、データバス１５は、データメモリ内の２つのデ
ータ空間（ＸおよびＹデータ空間）の各々との間で、同時双方向通信を有してい
てもよい。各々の通信パスが、アドレスバスおよびデータバスを含んでいる状況
で、データバス１５は、各々のデータ空間に対して２つのアドレスバスを含み、
各々のデータ空間に対して４つの単一方向データバスをも含み、合計で１２のバ
スが、データバス１５を構成してもよい。任意の幅が、任意のバスに使用される
ことができ、例えば、１６ビットでは、それにより、合計１９２の通信ラインが
、データバス１５内に提供できる。例えば、読み／書き制御ライン、イネーブル
ライン、クロック分配ライン等の追加の制御ラインも、当該技術に公知のとおり
、データバス１５に含まれてもよい。さらに、任意数の他のデータ空間の実施が
、本発明に一致して利用できることは、当業者により、認識されるであろう。

【００２２】 プログラムおよび外部デバイスの両方に、ＤＳＰ１２との接続性を提供するた
めに、共用バス１９に接続される共用バスインターフェース１８が、利用されて
おり、ＤＳＰをプログラムメモリ２０、および、外部デバイスインターフェース
２２に、インターフェースさせている。データバス１５と同様に、共用バス１９
は、別々のアドレスパスおよびデータパス、またマルチプルアドレスパスをも有
していてもよく、同時双方向接続を提供する。例えば、図示の実施では、共用バ
ス１９は、各々２０ビット幅の２つのアドレスバスと共に、１６ビット幅の４つ
の単一方向プログラムデータバスを含んでもよく、データバスの対は、論理的に
連結し、アドレス空間内で３２ビット幅として提供される。

【００２３】 外部デバイスインターフェース２２は、共用バス１９と、１つ以上の外部デバ
イス２４間のインターフェースを提供する。外部デバイスは、同じ集積回路上に
配置されてもよく、あるいは、回路の外部に配置され、それと電子通信してもよ
い。この方法でアクセスされる外部デバイスの種類の例には、ＤＳＰの周波数に
比べ低周波数で動作するアナログからデジタル、または、デジタルからアナログ
への変換器、デバッグポート、チップ初期化フェーズの間で読出し、または、書
込みされるチップコンフィギュレーションレジスタ、ホストコンピュータ、ある
いは、高い周波数を要さない任意の他のハードウエアリソースへの通信ポート（
シリアルまたはパラレル）が、含まれる。

【００２４】 各インターフェース１４、１８、および、２２は、一般に、それぞれのバスに
接続する終端点を含み、また、適切なバスとの必要なインターフェースを実現す
る適切なバッファーおよび制御論理をも含む。各バス１５および１９に対する適
切なインターフェースの実現は、本開示の利益をうける当業者に十分に可能であ
ろう。

【００２５】 上記で説明されているように、ＤＳＰ１２は、インストラクションキャッシュ
、例えば、キャッシュ２６を利用し、プログラムメモリ２０内に格納されている
ＤＳＰプログラムから命令をキャッシュして、その結果、ＤＳＰによる実行のた
めに命令をフェッチする処理が、共用バスからオフロードでき、それにより、共
用バスを外部デバイス通信のために開放する。インストラクションキャッシュ２
６は、ＤＳＰ１２内に組込まれてもよく、あるいは、集積回路の他の部分で電子
通信してもよい。

【００２６】 データメモリ１６、プログラムメモリ２０、および、インストラクションキャ
ッシュ２６の各々は、任意の多くの公知メモリ技術を利用して実現されてもよく
、例えば、ＳＲＡＭ、ＤＲＡＭ、および、他の揮発または不揮発性固体状態記憶
装置技術が、含まれる。プログラムメモリ２０は、プログラムメモリに格納され
ているＤＳＰプログラムの変更が、回路装置１０が使用されている特定のアプリ
ケーションに必要なければ、その全部または一部が、読み取り専用メモリ（ＲＯ
Ｍ）で実現されることもある。

【００２７】 ＤＳＰプログラム命令が、インストラクションキャッシュ２６に格納されてい
ると、データバスインターフェース１４、共用バスインターフェース１８、およ
び、インストラクションキャッシュ２６の組合せにより、データメモリ、外部デ
バイス、および、ＤＳＰにより実行されるＤＳＰプログラムから命令を取り込む
ためのインストラクションキャッシュ、との同時通信（例えば、同クロックある
いはメモリアクセスサイクルの間）が、可能となることが、分かっている。その
ような同時通信能力を有して動作する時、従って、回路装置１０は、別々のプロ
グラムと外部デバイスバスを含む従来のＤＳＰ設計と同程度に有効なバンド幅を
提供できることが、分かる。しかし、共用バスを使用することにより、相互接続
数は、著しく減じられる。（例えば、各々１６ビット幅の２つのアドレスバス、
および、４つの単一方向データバスが、外部デバイスインターフェースを実現す
るために使用されると、９６もの相互接続と、付随する制御信号となる。） 回路装置１０のすべての構成要素が、単一集積回路デバイス、あるいは、チッ
プ上に組込まれているように図示されているが、いくつかの構成要素が、デジタ
ル信号処理装置を含む集積回路に電子的に接続される別の集積回路上に、配置さ
れていてもよいことが、十分理解できるであろう。従って、図１に示されている
いくつかのバスは、オンチップ配線を使用して、あるいは、別の伝送路経由で実
現され、電子、および／または、光媒体を利用して、各伝送路を実現してもよい
。

【００２８】 さらに、当該技術に公知の通り、集積回路デバイスは、一般に、１つ以上のコ
ンピュータデータファイルを使用して設計および製造されており、このコンピュ
ータデータファイルを、ここではハードウエア定義プログラムと呼ぶが、これは
、デバイスの回路装置の機能性、および／または、レイアウトを、細部の様々な
レベルで、定義している。このプログラムは、一般に、設計ツールにより生成さ
れ、その後シミュレーション、および／または、製造中のレイアウトマスク作成
に使用され、そのレイアウトマスクは、半導体ウエハに適用する回路装置を定義
する。一般に、このプログラムは、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、および、ＥＤＩ
Ｆ等のハードウエア記述言語（ＨＤＬ）を使用する、定義済みフォーマットで、
提供されている。本発明は、これまでおよびこれ以降、十分に機能的な集積回路
デバイス、および、該デバイスを利用したデータ処理システムにて実現される回
路装置の状態で記述されるが、本開示の利益を受ける当業者は、本発明による回
路装置は、様々な形態のプログラムとして配布可能であり、また、本発明は、実
際に配布を実行するのに用いる特別な種類の信号伝達媒体に関係なく、同様に適
用されると認識するだろう。信号保持媒体の例は、揮発性および不揮発性メモリ
デバイス、フロッピディスク、ハードディスクドライブ、ＣＤ−ＲＯＭ、および
、ＤＶＤ（数ある中でも）等の記憶可能型媒体、および、デジタルとアナログ通
信リンク等の伝送型媒体を含むが、これらに限定されるものではない。

【００２９】 次に、図２は、回路装置１０の主要構成要素を示し、本発明に一致した方法で
、バス共用を実現している。特に、ＤＳＰ１２は、より詳細に図示されており、
これは、計算ユニット／レジスタ３０を含み、計算ユニット／レジスタ３０は、
デジタル信号処理装置操作、および、プログラムコントロールユニット３２を実
行するために使用され、このプログラムコントロールユニット３２は、プログラ
ムメモリ２０に格納されているＤＳＰプログラムへの命令のフェッチ、および、
実行を制御するために、利用されている。プログラムコントロールユニット３２
は、一般に、インストラクションデコーダおよびプログラムカウンタを含み、こ
のプログラムカウンタは、プログラムメモリに格納されているＤＳＰプログラム
から、命令をフェッチするためのアドレス指定を制御しているものであり、この
構成は、当該技術に公知のものである。

【００３０】 共用バスインターフェース１８は、バス共用マルチプレクサ３４、および、バ
スコントロールユニット３６を含むように、図示されている。バス共用マルチプ
レクサ３４は、回路装置１０内の多数のデータパスを、サポートしている。例え
ば、バス共用マルチプレクサにより定義される１つのパスは、プログラムメモリ
２０からプログラムコントロールユニット３２、および、インストラクションキ
ャッシュ２６へのインストラクションパスＡである。第２のインストラクション
パスは、Ｂ１と表示されており、マルチプレクサにより、インストラクションキ
ャッシュ２６からプログラムコントロールユニット３２へ定義される。第３の通
信パスＢ２は、外部デバイスインターフェース２２と計算ユニット／レジスタ３
０間で、定義される。

【００３１】 マルチプレクサ３４は、２つの動作モードから１つを選択するバスコントロー
ルユニット３６の制御下にある。第１の動作モードでは、ここではプログラムメ
モリアクセスモードと呼ぶが、バス共用マルチプレクサ３４は、データパスＡを
起動するように構成されている。第２の外部デバイスアクセスモードでは、マル
チプレクサ３４は、両データパスＢ１およびＢ２を起動するように構成されてお
り、それにより、共用バスは、外部デバイスデータとの通信に利用され、一方、
命令は、インストラクションキャッシュによりプログラムコントロールユニット
へ、供給される。

【００３２】 バスコントロールユニット３６が、バス共用マルチプレクサ３４を制御するメ
カニズムは、異なる実施形態により変わる。本発明の特定の実施の１つは、マル
チプレクサのループベース制御を利用しており、図３および図４により詳細に図
示されている。特に、図３は、ＤＳＰ５２を含む回路装置５０を図示しており、
ＤＳＰ５２は、共用バス５４を通してプログラムメモリ５６、および、外部デバ
イスインターフェース５８に、接続している。図３では、太点線は、様々なバス
の中でデータラインを図示するのに使用されており、一方、太実線は、アドレス
ラインを図示するのに利用されている。インストラクションデコーダ６０からの
最も太い線は、制御信号を表しており、この制御信号は、プログラムメモリ５６
に格納されているＤＳＰプログラムからのＤＳＰ命令の取出し、および、解読に
応じて、生成される。

【００３３】 インストラクションデコーダ６０は、インストラクションソースマルチプレク
サ６２から命令を供給されており、その一方の入力は、共用バス５４のデータラ
インに接続しており、その他方の入力は、インストラクションキャッシュ９８の
出力に接続している。共用バス５４はまた、インストラクションキャッシュ９８
にも接続されており、命令のキャッシュのために、プログラムメモリより出力さ
れた命令を、インストラクションキャッシュに供給しており、下記により詳細に
記載する。

【００３４】 受信した命令に応じて、インストラクションデコーダ６０は、一組の計算ユニ
ット／レジスタ６４を制御し、当該技術に公知の方法で、様々なＤＳＰ動作を行
う。計算ユニット／レジスタは、データバス６５および６６を通してＸおよびＹ
データメモリに接続する。インストラクションデコーダ６０は、さらに、一組の
アドレス生成器６８を制御し、ＸおよびＹデータメモリ空間へのアクセスを（ア
ドレスライン６９および７０を通して）開始し、また、アドレスライン７１を通
して外部デバイスのアクセスを開始する。

【００３５】 インストラクションデコーダ６０はまた、一組のループコントロールレジスタ
初期化信号を、ループコントロール７２に供給しており、図示の実施では、バス
コントロールユニットとして、機能する。さらに、インストラクションデコーダ
６０は、インストラクションキャッシュ９８に新しいループコントロール信号を
、出力する。新しいループコントロール信号、および、ループコントロールレジ
スタ初期化信号の両方は、ループ開始の適切な命令の検出に応じて、インストラ
クションデコーダ６０より、出力される。

【００３６】 様々な命令が、ループ定義のために解読されてもよい。例えば、ＤＳＰ Ｇｒ
ｏｕｐ，Ｉｎｃ．からのＰａｌｍＤＳＰＣｏｒｅ、および、ＯａｋＤＳＰＣｏｒ
ｅのコア（数ある中でも）により利用される命令セットでは、これは、多くの異
なる従来のプログラム可能ＤＳＰアーキテクチャの１つなのだが、リピート、お
よび、ブロックリピート等の命令が、ループコントローラ７２、および、インス
トラクションキャッシュ９８へのループコントロール信号の生成を、開始させて
もよい。他のアーキテクチャに関しては、他の命令が、下記に記載される方法で
ループ処理を開始させていてもよい。

【００３７】 ループコントロール７２は、開始ループアドレスレジスタ７４、および、終端
ループアドレスレジスタ７６を含んでおり、これらは、各々ループ実行中のマル
チプルパスで実行されるプログラムメモリからの命令のサブセットを、定義して
いる。レジスタ７４および７６は、インストラクションデコーダ６０により、ル
ープの各パスの間に実行する命令の開始、および、終端アドレスに、初期化され
る。図示の実施では、ループ中に実行されるすべての命令は、レジスタ７４およ
び７６に格納されている値の間で定義される範囲内で、表されるが、他の実施形
態では、ループの各パスの間に実行される一部の命令だけが、キャッシュされて
もよい。

【００３８】 ループコントロール７２はまた、検出されたループを通るパス数を数えるルー
プカウンタ７８を含む。カウンタ７８は、一般に、インストラクションデコーダ
６０により、レジスタ７４および７６の初期化と同時に、例えば、ループ開始の
命令分析を通して、初期化される。ループカウンタ７８は、ループの各パス毎に
、ディクリメントブロック８０により、選択的にディクリメントし、ディクリメ
ントブロック８０は、コンパレータ８２から出力されるパスエンド信号を通して
、制御される。コンパレータ８２は、終端ループアドレスレジスタ出力７６、お
よび、プログラムカウンタ８８の出力を、その入力として受信し、ＤＳＰにより
処理される現命令のアドレスを表す。その結果、コンパレータ８２は、プログラ
ムカウンタ出力とレジスタ７６の間で一致が検出される時は常に、パスエンド信
号を出力し、それにより、ループを通るパスの終端を表す。

【００３９】 第２コンパレータ８４は、ループカウンタ７８の出力と接続し、もう一方の入
力は、ヌル値に接続され、ループを通る最終パスの完了を検出している。コンパ
レータ８４の出力は、ループの終端信号に指定されており、コンパレータ８２か
ら出力されるパスエンド信号と共に、プログラムカウンタ８８に供給される。プ
ログラムカウンタ８８はまた、レジスタ７４の出力を入力として受信し、ループ
終端信号が、表明されていない時に、パスエンド信号が、表明されるのに応じて
、レジスタの内容をロードするように構成されている。このように、ループを通
る最終ではないパスが、完了する時は常に、プログラムカウンタ８８は、ループ
開始アドレスがロードされ、それにより、ループを通る次の繰返し、あるいは、
パスが、開始できる。

【００４０】 ループ値で開始されたループカウンタをディクリメントし、その結果をゼロと
比較するよりむしろ、他の実施形態は、ループカウンタをゼロにて初期化し、ル
ープを通る各パス毎にカウンタをインクリメントし、その結果を、インストラク
ションデコーダにより決定された最大のループカウントと比較してもよいことが
、認識されるであろう。

【００４１】 コンパレータ８２はまた、第２出力を含み、第１パスエンド信号に指定されて
おり、ループを通る第１パスが完了した時のみに、表明される。設定後、第１パ
スエンド信号は、一般に、ループの完了まで表明状態で保持される。この出力は
、インストラクションソースマルチプレクサ６２、および、共用バスマルチプレ
クサ８６に送られ、共用バスマルチプレクサ８６は、プログラムカウンタ出力、
および、外部デバイスアドレスライン７１を入力として、受信する。

【００４２】 第１パスエンド信号は、モード選択信号として動作し、共用バスインターフェ
ースを、プログラムメモリアクセスモードと外部デバイスアクセスモードとの間
に、切替えている。特に、第１パス完了前に（あるいは、ループが処理されてい
なければ）、第１パスエンド信号が、表明されることはない。表明されない時、
インストラクションソースマルチプレクサ６２は、インストラクションデコーダ
６０へ通すために、入力として共用バス５４を選択する。さらに、共用バスマル
チプレクサ８６は、プログラムカウンタ８８の出力を、共用バス５４のアドレス
ラインに接続することを、デフォルトとしている。しかし、第１ループパスが完
了し、ループが完了するまでに、第１パスエンド信号が、表明され、マルチプレ
クサ６２の入力を切替え、インストラクションキャッシュ９８の出力をインスト
ラクションデコーダ６０に、接続している。さらに、マルチプレクサ８６は、外
部デバイスアドレスライン７１を共用バス５４のアドレスラインに接続するよう
に起動され、共用バスを通して外部デバイスのアクセスを許容する。インストラ
クションキャッシュアドレスマッピングブロック９６は、同時に、被要求命令を
インストラクションキャッシュアドレスにマップし、それにより、共用バスによ
り転送された命令が、適切かつ取出し可能な位置に格納される。

【００４３】 共用バスマルチプレクサ８６の出力は、デコーダ９０および９２の対に供給さ
れ、アドレスライン上で特定されたアドレスを、プログラムメモリ５６、あるい
は、外部デバイスインターフェース５８のいずれかに指定されるように、解読す
る。様々な解読メカニズムが、利用されてよいが、図示の実施形態では、単純な
解読構造が使用されており、それにより、アドレスの最上位ビット（ＭＳＢ）が
、プログラムと外部デバイスメモリ空間との選択に、使用されている。従って、
マルチプレクサ８６によるアドレス出力のＭＳＢが、「０」の場合、プログラム
メモリが、アクセスされ、一方、ＭＳＢが、「１」に設定された場合、外部デバ
イスメモリ空間が、アクセスされる。

【００４４】 プログラムカウンタ８８は、各クロックサイクル毎に多くの値をロードできる
。インストラクションデコーダ６０は、例えば、ＪＵＭＰ命令に応じて、プログ
ラムカウンタを、ロードしてもよい。さらに、プログラムカウンタは、ループを
通る最終ではないパスの完了時に、ループコントロールによりロードされてもよ
い。さらに、プログラムカウンタは、プログラムカウンタの出力とそれに対する
入力の間に接続されたインクリメントブロック９４に応じて、各クロックサイク
ル毎に、単にインクリメントされてもよい。

【００４５】 インストラクションキャッシュ９８は、キャッシュ技術に公知の、任意数の方
法で、アクセスされてよい。例えば、インストラクションキャッシュアドレスマ
ッピングブロック９６は、プログラムカウンタ８８の出力に接続されてもよく、
また、インストラクションアドレスを、インストラクションキャッシュ内の適切
な位置にアクセスするために、インストラクションキャッシュ内の対応するアド
レスにマップし、プログラムカウンタに格納された現アドレスを通して要求され
た命令のキャッシュコピーを取出すのに、使用されてもよい。

【００４６】 様々なインストラクションキャッシュアーキテクチャが、本発明に一致して使
用され、様々な程度の連想、および、様々なハッシングメカニズム等を含んでも
よいことが、認識されるであろう。

【００４７】 また、増設回路（図示せず）も、プログラムメモリアクセスモードにある間に
、外部デバイスへのアクセスが求められる時は常に、バス競合を解決するために
利用されてもよいことが、認識されるであろう。任意数の従来のアービトレーシ
ョンメカニズム、例えば、常にプログラムメモリアクセスを優先する、あるいは
、常に外部デバイスアクセスを優先するメカニズムが、利用されてもよい。一般
に、このような機能は、論理回路を利用するＤＳＰにおいて、実施され、この論
理回路は、インストラクションアドレスバス、および、外部デバイスアドレスバ
スにリンクされた読み／書き信号を比較し、矛盾が、検出されると、クロック、
あるいは、他の任意の待ち状態メカニズムを停止させることにより、外部デバイ
スのアクセスを停止させて（インストラクションアクセスが優先の場合）、イン
ストラクションアクセスを処理し、次に、インストラクションアドレスバスを停
止させて、外部デバイスのアクセスを、処理する。いくつかの実施形態では、例
えば、任意の予想される矛盾が、再命令あるいは他の公知技術を使用したＤＳＰ
プログラムのコンパイル間に解決される場合、アービトレーション論理は、必要
なくてもよい。

【００４８】 図４は、本発明に一致したインストラクションフェッチ動作の実行において、
図３に示された回路装置動作を、図示している。特に、インストラクションフェ
ッチルーチン１００は、ブロック１０２で開始するように図示されており、ブロ
ック１０２では、命令が、解読および実行のために、プログラムメモリからフェ
ッチされる。ブロック１０２の間、マルチプレクサ６２および８６の両方が、プ
ログラムメモリアクセスモードであり、インストラクションデコーダ６０より出
力されるループ初期化信号は、表明されていないことが、認識されるであろう。
次に、ブロック１０４では、フェッチされた命令が、ループを開始するかどうか
を決定する。ループを開始しない場合、コントロールは、ブロック１０２に戻り
、プログラムメモリから次の命令をフェッチし、従って、従来のＤＳＰ命令処理
の方法で動作する。

【００４９】 しかし、ループが検出される場合、コントロールは、ブロック１０６に進み、
ループコントロールレジスタ初期化信号を表明し、ループレジスタを、マルチプ
ルパスで実行される命令のサブセットの開始および終端アドレスにより、初期化
すると共に、ループカウンタ７８に格納されている実行するパスの総数をも、初
期化する。さらに、この時、インストラクションキャッシュ９８に新しいループ
信号が、表明され、ループからＤＳＰプログラムの命令のキャッシングを、開始
する。

【００５０】 次に、ブロック１０８は、次の命令をフェッチし、新しいループ信号の表明に
より、その命令は、同時にインストラクションキャッシュ、および、インストラ
クションキャッシュアドレスマッピングにより定義された適切な位置に、書込ま
れる。コントロールは、次に、ブロック１１０に進み、最初にループの終端に到
達したかどうかを決定する。到達しない場合、コントロールは、ブロック１０８
に戻り、追加命令を処理する。しかし、最初にループの終端に到達した場合（プ
ログラムカウンタが、レジスタ７６に格納された値と一致することにより決定さ
れる）、コントロールは、ブロック１１２に進み、一般に、コンパレータ８２に
よる第１パスエンド信号の表明により、共用バスを外部デバイスのアクセスに開
放する。

【００５１】 次に、ブロック１１４が、コンパレータ８２からのパスエンド信号の表明に応
じて、ループカウンタ７８に格納されたループカウント（ＬＣ）を、ディクリメ
ントさせる。次に、ブロック１１６が、再びコンパレータ８２からのパスエンド
信号の表明に応じて、プログラムカウンタに、アドレスレジスタ７４に格納され
ている開始ループアドレスをロードする。

【００５２】 次に、コントロールは、ブロック１１８に進み、インストラクションキャッシ
ュから命令をフェッチするが、これは、コンパレータ８２による第１パスエンド
信号の表明の結果として、起こることである。コントロールは、次に、ブロック
１２０に進み、終端ループアドレスレジスタの内容とプログラムカウンタとの一
致に基づき、ループの終端に到達したかどうかを、検出する。ループの終端に到
達していない場合、コントロールは、ブロック１１８に戻り、キャッシュから追
加命令をキャッシュする。しかし、ループの終端に到達している場合、コントロ
ールは、ブロック１２２に進み、現ループカウント値が、「０」に等しいかどう
か、つまり、コンパレータ８４の出力が、表明されたかどうかを、決定する。表
明されない場合、コントロールは、ブロック１１４に進み、ループカウントをデ
ィクリメントさせ、プログラムカウンタに開始ループアドレスをロードして、ル
ープを通す別のパスを開始する。ループカウントが、「０」に等しい場合、ブロ
ック１２２は、コントロールをブロック１２４に進ませ、共用バスをプログラム
メモリのアクセスに奪うが、特に、コンパレータ８２からの第１パスエンド信号
を表明しないことにより、マルチプレクサ６２および８６をそのデフォルト状態
に戻す。さらに、ループの終端信号が、表明されると仮定すると、プログラムカ
ウンタには、開始ループアドレスレジスタが再ロードされず、従って、ループに
続いて、次のアドレスがロードされるであろう。

【００５３】 図示の実施形態の動作を、さらに説明するために、下記表１は、複数の命令を
含む代表的なＤＳＰプログラムを示しており、そのサブセット（プログラムの６
−１６行に示される）は、ループのマルチプルパスで実行される命令のサブセッ
ト（プログラムの5行目のループ命令により定義される）を表している。

【００５４】

【表１】

【００５５】 下記表２は、図３の回路装置によるこのようなプログラムの実行を図示してお
り、命令が、３段階パイプラインの間にフェッチされ、解読され、実行される３
段階パイプラインを前提としている。

【００５６】

【表２】

【００５７】 なお、実行例は、２つのパスでのみ実行されるループを前提としている。追加
パスは、上記の第２パスとほぼ同じ方法で進むであろう。

【００５８】 本発明の要旨および範囲から逸脱せずに、種々の変更は、図示の実施形態に対
して実施可能である。例えば、ループの検出に対して制御をベースにするよりむ
しろ、共用バスインターフェースに対する制御が、頻繁にアクセスされ、それに
より、インストラクションキャッシュでのキャッシングに適した他形式命令の検
出時に、ベースされてもよい。例えば、頻繁に呼出される所定のサブルーチンが
、共用バスのアクセスを制御するために、検出され、また利用されてもよい。

【００５９】 他の変更は、本発明の利益を受ける当業者には自明のものであろう。従って、
本発明は、以下に添付のクレームに展開される。

【図面の簡単な説明】

【図１】 図１は、本発明に一致して、共用バスを組込むデジタル信号処理装置の回路装
置のブロック図である。

【図２】 図２は、図１の回路装置のブロック図であり、本発明に一致して、バス共用ア
ルゴリズムの実施に関連した制御論理を図示している。

【図３】 図３は、本発明に一致して、共用バスを組込むデジタル信号処理装置の回路装
置の、１つの具体的な実施を示すブロック図である。

【図４】 図４は、フローチャートであり、図１の回路装置により利用されたインストラ
クションフェッチアルゴリズムを図示している。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン、フランソワ、デュボック フランス国サン、ローラン、デュ、バー ル、モワヤンヌ、コルニッシュ、デ、プュ ジェ、2893 Ｆターム(参考） 5B005 MM02 NN12 NN72 5B062 CC06 DD01 EE09 EE10

Claims (21)

【特許請求の範囲】
1. 【請求項１】 デジタル信号処理装置（ＤＳＰ）プログラムを実行して、デジタル信号データ
   を処理する際に使用する回路装置であって、 （ａ）データバスを通してデータメモリにインターフェースするよう構成され
   、デジタル信号データをデータメモリと通信するデータバスインターフェースと
   、 （ｂ）共用バスを通してプログラムメモリ、および、外部デバイスにインター
   フェースするよう構成され、ＤＳＰプログラムからの命令をプログラムメモリと
   通信し、外部デバイスデータを外部デバイスと通信する共用バスインターフェー
   スと、 （ｃ）ＤＳＰプログラムから少なくとも１つの命令をキャッシュするよう構成
   されたインストラクションキャッシュと、 （ｄ）前記データバスインターフェース、前記共用バスインターフェース、お
   よび、前記インストラクションキャッシュに接続されたデジタル信号処理装置で
   あって、前記デジタル信号処理装置は、同時に、ＤＳＰプログラムからの命令を
   インストラクションキャッシュから取出し、データバスインターフェースを通し
   てデータメモリと通信し、共用バスインターフェースを通して外部デバイスと通
   信するよう構成されたデジタル信号処理装置と、 を備えることを特徴とする回路装置。
2. 【請求項２】 請求項１記載の回路装置において、 （ａ）前記データバスインターフェースに接続されたデータメモリと、 （ｂ）前記共用バスインターフェースに接続されたプログラムメモリと、 （ｃ）前記共用バスインターフェースに接続され、外部デバイスを共用バスイ
   ンターフェースにインターフェースさせるよう構成された外部デバイスインター
   フェースと、 をさらに備えることを特徴とする回路装置。
3. 【請求項３】 請求項１記載の回路装置において、 （ａ）前記共用バスは、アドレスバスおよびデータバスを含み、 （ｂ）前記デジタル信号処理装置は、 （１）ＤＳＰプログラムからの命令を解読するよう構成されたインストラクシ
   ョンデコーダと、 （２）インストラクションデコーダに接続され、ＤＳＰプログラムからの命令
   に対するインストラクションアドレス要求を生成するよう構成されたプログラム
   コントロールユニットと、 （３）インストラクションデコーダに接続され、外部デバイスのアクセスに対
   する外部デバイスアドレス要求を生成するよう構成されたアドレス生成器と、 （４）インストラクションデコーダに接続され、プログラムメモリアクセスモ
   ード、および、外部デバイスアクセスモードの１つを、前記共用バスに対し選択
   するよう構成されたバスコントロールユニットと、 を含み、 （ｃ）前記共用バスインターフェースは、 （１）バスコントロールユニットに接続され、プログラムメモリアクセスモー
   ドが、選択されている時は、前記プログラムコントロールユニットを、前記共用
   バスからアドレスバスに接続し、外部デバイスアクセスモードが、選択されてい
   る時は、前記アドレス生成器を、前記共用バスからアドレスバスに接続するよう
   構成された第１マルチプレクサと、 （２）バスコントロールユニットに接続され、プログラムメモリアクセスモー
   ドが、選択されている時は、前記共用バスからデータバスを前記インストラクシ
   ョンデコーダに接続し、外部デバイスアクセスモードが、選択されている時は、
   前記インストラクションキャッシュを、インストラクションデコーダに接続する
   よう構成された第２マルチプレクサと、 を含むことを特徴とする回路装置。
4. 【請求項４】 請求項３記載の回路装置において、前記プログラムコントロールユニット、お
   よび、前記インストラクションキャッシュに接続された、インストラクションキ
   ャッシュアドレスマッピングユニットであって、プログラムコントロールユニッ
   トにより生成されるインストラクションアドレス要求を、キャッシュアクセス要
   求にマップし、インストラクションアドレス要求により要求された命令のキャッ
   シュコピーにアクセスするよう構成されたインストラクションキャッシュアドレ
   スマッピングユニットを、さらに備えることを特徴とする回路装置。
5. 【請求項５】 請求項４記載の回路装置において、バスコントロールユニットが、ループコン
   トロールユニットを備え、このループコントロールユニットが、ループのマルチ
   プルパスで実行されるＤＳＰプログラムの命令のサブセットを実行する間、外部
   デバイスアクセスモードを選択するよう構成されていることを特徴とする回路装
   置。
6. 【請求項６】 請求項５記載の回路装置において、前記バスコントロールユニットが、 （ａ）命令のサブセットに対する開始アドレスを格納するよう構成された第１
   レジスタと、 （ｂ）命令のサブセットに対する終端アドレスを格納するよう構成された第２
   レジスタと、 （ｃ）ループが実行されるパス数と関連するループカウントを、格納するよう
   構成されたループカウンタと、 （ｄ）前記プログラムコントロールユニットにより出力される現アドレスを、
   第２レジスタから出力される終端アドレスと比較し、両者間での一致に応じて、
   ループカウンタをディクリメントし、第１レジスタからの開始アドレスを、プロ
   グラムコントロールユニットに転送するよう構成されたコンパレータと、 を含むことを特徴とする回路装置。
7. 【請求項７】 請求項５記載の回路装置において、前記インストラクションデコーダが、ルー
   プの第１パスの間に、命令のサブセットの各命令をプログラムメモリからフェッ
   チし、この各命令を、前記インストラクションキャッシュにキャッシュするよう
   構成され、かつ、前記バスコントロールユニットが、外部デバイスアクセスモー
   ドを、ループの次のパスの間に、選択するよう構成されることを特徴とする回路
   装置。
8. 【請求項８】 請求項１記載の回路装置を備える集積回路デバイス。
9. 【請求項９】 請求項１記載の回路装置を定義するハードウエア定義プログラム、および、プ
   ログラムを保持する信号保持媒体を備えるプログラムプロダクト。
10. 【請求項１０】 プログラムメモリに格納されているデジタル信号処理装置（ＤＳＰ）プログラ
    ムを実行し、デジタル信号データを処理する際に使用される回路装置であって、
    該ＤＳＰプログラムは、ループのマルチプルパスで実行されるよう構成された命
    令のサブセットを含む回路装置であって、 （ａ）ＤＳＰプログラムから命令を受信し、解読するよう構成されたインスト
    ラクションデコーダと、 （ｂ）ＤＳＰプログラムから命令のサブセットのコピーをキャッシュするよう
    構成されたインストラクションキャッシュと、 （ｃ）前記インストラクションデコーダを、前記インストラクションキャッシ
    ュ、および、前記プログラムメモリの１つに、選択的に接続するよう構成された
    バスインターフェースと、 （ｄ）前記バスインターフェースに接続されたバスコントロールユニットであ
    って、該バスコントロールユニットは、ＤＳＰプログラムの実行中にＤＳＰプロ
    グラムのループを検出するよう構成され、これに応じて、前記バスインターフェ
    ースを、前記インストラクションデコーダを前記インストラクションキャッシュ
    に接続するよう構成し、それにより、命令のサブセットからの命令が、プログラ
    ムメモリに代わり、前記インストラクションキャッシュから取出されるよう構成
    されたバスコントロールユニットと、 を備えることを特徴とする回路装置。
11. 【請求項１１】 請求項１０記載の回路装置において、前記バスインターフェースが、前記共用
    バスを通してプログラムメモリ、および、外部デバイスに接続するよう構成され
    た共用バスインターフェースを備え、かつ、前記バスコントロールユニットが、
    前記バスインターフェースを構成し、その前記バスインターフェースが、前記イ
    ンストラクションキャッシュから命令を取出すと同時に、共用バスを通して外部
    デバイスデータを通信するよう構成されることを特徴とする回路装置。
12. 【請求項１２】 請求項１０記載の回路装置において、データバスを通してデータメモリとイン
    ターフェースし、前記共用バスを通して外部デバイスデータを通信し、それによ
    り、前記インストラクションキャッシュから命令を取出すと同時に、デジタル信
    号データをデータメモリと通信するよう構成されたデータバスインターフェース
    を、さらに備えることを特徴とする回路装置。
13. 【請求項１３】 デジタル信号データを、デジタル信号処理装置（ＤＳＰ）回路装置で処理する
    方法であって、 （ａ）共用バスインターフェースに接続されたプログラムメモリに格納される
    ＤＳＰプログラムからの命令を実行する工程であって、前記共用バスインターフ
    ェースは、さらに、外部デバイスを共用バスインターフェースにインターフェー
    スさせる外部デバイスインターフェースに接続されている工程と、 （ｂ）ＤＳＰプログラムから少なくとも１つの命令を、インストラクションキ
    ャッシュにキャッシュする工程と、 （ｃ）ＤＳＰプログラムからの命令を、前記インストラクションキャッシュか
    ら取出すと同時に、前記データバスインターフェースを通してデータメモリと通
    信し、前記共用バスインターフェースを通して外部デバイスと通信する工程と、 を備えることを特徴とする方法。
14. 【請求項１４】 請求項１３記載の方法において、ＤＳＰプログラムからの命令を、前記インス
    トラクションキャッシュから取出すと同時に、前記データバスインターフェース
    を通してデータメモリと通信し、前記共用バスインターフェースを通して外部デ
    バイスと通信する工程は、 （ａ）プログラムコントロールユニットで、命令に対するインストラクション
    アドレス要求を生成する工程と、 （ｂ）アドレス生成器で、外部デバイスのアクセスに対する外部デバイスアド
    レス要求を生成する工程と、 （ｃ）外部デバイスアドレス要求を、前記共用バスインターフェースを通して
    外部デバイスにルーティングする工程と、 （ｄ）インストラクションアドレス要求を、前記インストラクションキャッシ
    ュにルーティングする工程と、 （ｅ）前記インストラクションキャッシュの命令のキャッシュコピーを、イン
    ストラクションデコーダにルーティングする工程、 を備えることを特徴とする方法。
15. 【請求項１５】 請求項１４記載の方法において、外部デバイスアドレス要求を外部デバイスに
    ルーティングする工程は、第１マルチプレクサの制御を備え、第１マルチプレク
    サは、前記共用バスを前記プログラムコントロールユニット、および、前記アド
    レス生成器の１つに、選択的に接続し、前記共用バスをアドレス生成器に接続し
    、かつ、前記インストラクションキャッシュの命令のコピーを、前記インストラ
    クションデコーダにルーティングする工程は、第２マルチプレクサの制御を備え
    、第２マルチプレクサは、インストラクションデコーダを前記インストラクショ
    ンキャッシュ、および、前記共用バスの１つに、選択的に接続し、前記インスト
    ラクションデコーダを前記インストラクションキャッシュに接続することを特徴
    とする方法。
16. 【請求項１６】 請求項１５記載の方法において、ＤＳＰプログラムの実行中に、ループのマル
    チプルパスで実行される命令のサブセットを含むループを、検出する工程をさら
    に備え、外部デバイスアドレス要求を外部デバイスにルーティングする工程、お
    よび、命令のキャッシュコピーをインストラクションデコーダにルーティングす
    る工程が、ループを検出する工程に応じて、実行されることを特徴とする方法。
17. 【請求項１７】 請求項１６記載の方法において、ループの第１パスの間に、命令のサブセット
    の各命令を、プログラムメモリからフェッチする工程と、この各命令を、前記イ
    ンストラクションキャッシュにキャッシュする工程とをさらに備え、前記インス
    トラクションキャッシュから、命令のキャッシュコピーを取出す工程が、ループ
    の次のパスの間に、行われることを特徴とする方法。
18. 【請求項１８】 請求項１４記載の方法において、インストラクションアドレス要求を前記イン
    ストラクションキャッシュにルーティングする工程が、インストラクションアド
    レス要求を、キャッシュアクセス要求にマップし、インストラクションアドレス
    要求により要求された命令のキャッシュコピーにアクセスする工程を備えること
    を特徴とする方法。
19. 【請求項１９】 プログラムメモリに格納されているデジタル信号処理装置（ＤＳＰ）プログラ
    ムを実行し、デジタル信号データを処理する方法であって、ＤＳＰプログラムが
    、ループのマルチプルパスで実行されるよう構成された命令のサブセットを含み
    、 （ａ）ＤＳＰプログラムの実行中に、ＤＳＰプログラムのループを検出する工
    程と、 （ｂ）それに応じて、ループを通る第１パスの間に、インストラクションキャ
    ッシュの命令のサブセットをキャッシュする工程と、 （ｃ）ループを通る次のパスの間に、プログラムメモリに代わり、前記インス
    トラクションキャッシュから命令をフェッチする工程と、 を備えることを特徴とする方法。
20. 【請求項２０】 請求項１９記載の方法が、命令を前記インストラクションキャッシュからフェ
    ッチする工程と同時に、外部デバイスデータを、プログラムメモリも接続された
    共用バスに接続される外部デバイスと、通信する工程をさらに備えることを特徴
    とする方法。
21. 【請求項２１】 請求項２０記載の方法が、命令を前記インストラクションキャッシュからフェ
    ッチする工程、および、外部デバイスデータを外部デバイスと通信する工程と同
    時に、データバスを通してデジタル信号データを、データメモリと通信する工程
    をさらに備えることを特徴とする方法。