JP2003347867A - Ｆｅｔのバイアス設定回路 - Google Patents
Ｆｅｔのバイアス設定回路Info
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Abstract
(57)【要約】
【課題】電界効果トランジスタのゲート電圧を自動的に
設定でき、装置内に実装された後でも容易にゲート電圧
を設定できるとともに設定時RF信号の入力を自動的に切
断するようにしたバイアス設定回路、稼働中に自動的に
バイアス設定が行われゲート電圧が常に最適値で動作す
るようにしたバイアス設定回路を提供する。 【解決手段】ＦＥＴの最適なゲート電圧を演算により推
定し印加する手段、及びゲート電圧算出時にＦＥＴへの
RF入力を阻止する手段を備える。また、稼働中に自動的
にバイアス設定が行われるようにする手段を備える。
設定でき、装置内に実装された後でも容易にゲート電圧
を設定できるとともに設定時RF信号の入力を自動的に切
断するようにしたバイアス設定回路、稼働中に自動的に
バイアス設定が行われゲート電圧が常に最適値で動作す
るようにしたバイアス設定回路を提供する。 【解決手段】ＦＥＴの最適なゲート電圧を演算により推
定し印加する手段、及びゲート電圧算出時にＦＥＴへの
RF入力を阻止する手段を備える。また、稼働中に自動的
にバイアス設定が行われるようにする手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、バイアス回路が接
続されたＦＥＴ（電界効果トランジスタ）を最適バイア
ス点にするためのゲート電圧を自動的に設定する機能を
持ったバイアス設定回路に関する。
続されたＦＥＴ（電界効果トランジスタ）を最適バイア
ス点にするためのゲート電圧を自動的に設定する機能を
持ったバイアス設定回路に関する。
【従来の技術】電界効果トランジスタ（Field Effect T
ransistor ：以下、ＦＥＴという）は、各種電子回路に
用いられており、例えば図５にブロック図で示す周波数
逓倍回路１等にも使用される。図中、６は周波数逓倍器
としてのＦＥＴ、７は入力整合回路、８は出力整合回路
である。なお、入力整合回路７中、51はデカップリング
用キャパシタ、52はオープンスタブ、53,54 は伝送線
路、55はバイアス供給線路、56はバイアス回路整合用キ
ャパシタである。出力整合回路８中、59はオープンスタ
ブ、60はデカップリング用キャパシタ、61はバイアス供
給線路、62はバイアス回路整合用キャパシタである。
ransistor ：以下、ＦＥＴという）は、各種電子回路に
用いられており、例えば図５にブロック図で示す周波数
逓倍回路１等にも使用される。図中、６は周波数逓倍器
としてのＦＥＴ、７は入力整合回路、８は出力整合回路
である。なお、入力整合回路７中、51はデカップリング
用キャパシタ、52はオープンスタブ、53,54 は伝送線
路、55はバイアス供給線路、56はバイアス回路整合用キ
ャパシタである。出力整合回路８中、59はオープンスタ
ブ、60はデカップリング用キャパシタ、61はバイアス供
給線路、62はバイアス回路整合用キャパシタである。
【０００２】この周波数逓倍回路１においてＦＥＴ６
は、Ｂ級動作をしている。電界効果トランジスタをＢ級
バイアスに設定して使用する場合の最適なゲート電圧
は、ピンチオフ電圧付近である。しかしながら、このピ
ンチオフ電圧は個々のＦＥＴ毎に特性のばらつきが大き
いためゲート電圧の最適値への設定が必要となる。
は、Ｂ級動作をしている。電界効果トランジスタをＢ級
バイアスに設定して使用する場合の最適なゲート電圧
は、ピンチオフ電圧付近である。しかしながら、このピ
ンチオフ電圧は個々のＦＥＴ毎に特性のばらつきが大き
いためゲート電圧の最適値への設定が必要となる。
【０００３】図５の従来回路の場合、ゲート電圧を設定
する方法として、周波数逓倍回路１には、発振器５、ス
イッチ15、ドレイン電流モニタ用抵抗102 、ゲート電圧
調整用可変抵抗器101 が接続されており、ドレイン電流
モニタ用抵抗102 によりドレイン電流を電圧に変換し、
その電圧値を人間がモニタしながらゲート電圧調整用可
変抵抗器101 を調整してピンチオフ電圧付近にゲートバ
イアスを設定する方法を用いている。
する方法として、周波数逓倍回路１には、発振器５、ス
イッチ15、ドレイン電流モニタ用抵抗102 、ゲート電圧
調整用可変抵抗器101 が接続されており、ドレイン電流
モニタ用抵抗102 によりドレイン電流を電圧に変換し、
その電圧値を人間がモニタしながらゲート電圧調整用可
変抵抗器101 を調整してピンチオフ電圧付近にゲートバ
イアスを設定する方法を用いている。
【０００４】この方法の場合、設定に人手を介している
ためゲート電圧調整費用がかかることと、可変抵抗器を
調整してゲート電圧を設定するという構成上装置に実装
された後でゲート電圧の設定を行うことができないとい
う問題がある。
ためゲート電圧調整費用がかかることと、可変抵抗器を
調整してゲート電圧を設定するという構成上装置に実装
された後でゲート電圧の設定を行うことができないとい
う問題がある。
【０００５】上述の不都合に対処したものに、特開平４
−３１３９０５号公報に開示されたマイクロ波増幅用Ｆ
ＥＴバイアス制御回路がある。この開示回路では、ＣＰ
Ｕにより、Ｄ／Ａ変換器によりゲート電圧を発生し、Ａ
／Ｄ変換器を用いてドレイン電流をデジタル値として検
出し、検出値が、外部から入力される設定値と一致する
ようにＤ／Ａ変換器へのデジタル値をメモリに記憶し、
通常動作時にこのメモリに記憶したデジタル値をＤ／Ａ
変換器に入力してゲート電圧をセットすることによりＦ
ＥＴバイアスを自動設定している。
−３１３９０５号公報に開示されたマイクロ波増幅用Ｆ
ＥＴバイアス制御回路がある。この開示回路では、ＣＰ
Ｕにより、Ｄ／Ａ変換器によりゲート電圧を発生し、Ａ
／Ｄ変換器を用いてドレイン電流をデジタル値として検
出し、検出値が、外部から入力される設定値と一致する
ようにＤ／Ａ変換器へのデジタル値をメモリに記憶し、
通常動作時にこのメモリに記憶したデジタル値をＤ／Ａ
変換器に入力してゲート電圧をセットすることによりＦ
ＥＴバイアスを自動設定している。
【０００６】その他のゲート電圧設定方法として、例え
ば周波数逓倍回路を例にとると、図６にブロック図で示
すようなオートバイアス回路201 を使用する方法もあ
る。しかし、RF信号入力時にバイアス点が変化してしま
うため、常にＢ級バイアスに設定して最適なゲート電圧
を印加しておくことは困難である。
ば周波数逓倍回路を例にとると、図６にブロック図で示
すようなオートバイアス回路201 を使用する方法もあ
る。しかし、RF信号入力時にバイアス点が変化してしま
うため、常にＢ級バイアスに設定して最適なゲート電圧
を印加しておくことは困難である。
【０００７】このように、従来技術においては、ゲート
電圧をピンチオフ電圧付近に設定する場合通常ドレイン
電流を微少な値に調整するが、ピンチオフ電圧付近では
殆ど流れないドレイン電流がRF信号入力により増加して
しまい、最適な設定ができないとの問題点を有してい
た。このため、高精度で設定するには設定作業時にRF信
号の入力を切断するという操作が必要となり煩雑であっ
た。
電圧をピンチオフ電圧付近に設定する場合通常ドレイン
電流を微少な値に調整するが、ピンチオフ電圧付近では
殆ど流れないドレイン電流がRF信号入力により増加して
しまい、最適な設定ができないとの問題点を有してい
た。このため、高精度で設定するには設定作業時にRF信
号の入力を切断するという操作が必要となり煩雑であっ
た。
【０００８】また、従来技術においては、ゲート電圧の
設定は意図して行わない限り設定値がそのまま使われる
ため、経時変化等て回路の変化があると最適値からずれ
たまま動作する慮があった。
設定は意図して行わない限り設定値がそのまま使われる
ため、経時変化等て回路の変化があると最適値からずれ
たまま動作する慮があった。
【０００９】
【発明が解決しようとする課題】本発明は、上述の事情
に対処すべくなされたもので、電界効果トランジスタ
（ＦＥＴ）をピンチオフ電圧付近で用いる場合等にゲー
ト電圧を自動的に設定でき、装置内に実装された後でも
容易にゲート電圧を設定できるとともに設定時RF信号の
入力を自動的に切断するようにした、電界効果トランジ
スタのバイアス設定回路を提供することを目的とする。
更には、通常の使用状態で自動的に電界効果トランジス
タのバイアス設定が行われ、ピンチオフ電圧付近で用い
る場合のゲート電圧が常に最適値で動作するようにした
電界効果トランジスタのバイアス設定回路を提供するこ
とを目的とする。
に対処すべくなされたもので、電界効果トランジスタ
（ＦＥＴ）をピンチオフ電圧付近で用いる場合等にゲー
ト電圧を自動的に設定でき、装置内に実装された後でも
容易にゲート電圧を設定できるとともに設定時RF信号の
入力を自動的に切断するようにした、電界効果トランジ
スタのバイアス設定回路を提供することを目的とする。
更には、通常の使用状態で自動的に電界効果トランジス
タのバイアス設定が行われ、ピンチオフ電圧付近で用い
る場合のゲート電圧が常に最適値で動作するようにした
電界効果トランジスタのバイアス設定回路を提供するこ
とを目的とする。
【００１０】
【課題を解決するための手段】課題解決のため、請求項
１に記載の本発明では、バイアス設定回路を、バイアス
回路を接続したＦＥＴ（電界効果トランジスタ）と、こ
のＦＥＴのドレイン電流に比例した電圧を取り出すため
の電流電圧変換手段９と、この電流電圧変換手段が出力
する前記電圧をデジタル値に変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器からのデジタル値を記憶するメモリ
と、前記Ａ／Ｄ変換器からのデジタル値に基づいて前記
ＦＥＴのゲート電圧を発生するＤ／Ａ変換器と、外部の
機器との通信のための通信インタフェース回路と、前記
ＦＥＴへの入力信号を遮断する入力阻止手段とを備えた
構成とする。
１に記載の本発明では、バイアス設定回路を、バイアス
回路を接続したＦＥＴ（電界効果トランジスタ）と、こ
のＦＥＴのドレイン電流に比例した電圧を取り出すため
の電流電圧変換手段９と、この電流電圧変換手段が出力
する前記電圧をデジタル値に変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器からのデジタル値を記憶するメモリ
と、前記Ａ／Ｄ変換器からのデジタル値に基づいて前記
ＦＥＴのゲート電圧を発生するＤ／Ａ変換器と、外部の
機器との通信のための通信インタフェース回路と、前記
ＦＥＴへの入力信号を遮断する入力阻止手段とを備えた
構成とする。
【００１１】請求項２に記載の発明では、ＦＥＴのバイ
アス設定回路を、バイアス回路を接続したＦＥＴと、こ
のＦＥＴのドレイン電流に比例した電圧を取り出すため
の電流電圧変換手段９と、この電流電圧変換手段が出力
する前記電圧をデジタル値に変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器からのデジタル値を記憶するメモリ
と、前記Ａ／Ｄ変換器からのデジタル値に基づいて前記
ＦＥＴのゲート電圧を発生するＤ／Ａ変換器と、前記Ｆ
ＥＴへの入力信号を断続する入力断続手段と、前記ＦＥ
Ｔへの入力信号の遮断を検知する遮断検出手段とを含み
構成し、前記遮断検出手段により前記ＦＥＴへの入力信
号の遮断を検知した場合に前記ＦＥＴへのバイアスを設
定するように構成する。
アス設定回路を、バイアス回路を接続したＦＥＴと、こ
のＦＥＴのドレイン電流に比例した電圧を取り出すため
の電流電圧変換手段９と、この電流電圧変換手段が出力
する前記電圧をデジタル値に変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器からのデジタル値を記憶するメモリ
と、前記Ａ／Ｄ変換器からのデジタル値に基づいて前記
ＦＥＴのゲート電圧を発生するＤ／Ａ変換器と、前記Ｆ
ＥＴへの入力信号を断続する入力断続手段と、前記ＦＥ
Ｔへの入力信号の遮断を検知する遮断検出手段とを含み
構成し、前記遮断検出手段により前記ＦＥＴへの入力信
号の遮断を検知した場合に前記ＦＥＴへのバイアスを設
定するように構成する。
【００１２】請求項３に記載の発明では、ＦＥＴのバイ
アス設定回路を、バイアス回路を接続したＦＥＴと、こ
のＦＥＴのドレイン電流に比例した電圧を取り出すため
の電流電圧変換手段９と、この電流電圧変換手段が出力
する前記電圧をデジタル値に変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器からのデジタル値を記憶するメモリ
と、前記Ａ／Ｄ変換器からのデジタル値に基づいて前記
ＦＥＴのゲート電圧を発生するＤ／Ａ変換器と、前記Ｆ
ＥＴを含む回路への電源投入を検知するリセット検知回
路とを含み構成し、前記リセット検知回路により前記Ｆ
ＥＴを含む回路への電源投入を検知した場合に前記ＦＥ
Ｔへのバイアスを設定するように構成する。
アス設定回路を、バイアス回路を接続したＦＥＴと、こ
のＦＥＴのドレイン電流に比例した電圧を取り出すため
の電流電圧変換手段９と、この電流電圧変換手段が出力
する前記電圧をデジタル値に変換するＡ／Ｄ変換器と、
このＡ／Ｄ変換器からのデジタル値を記憶するメモリ
と、前記Ａ／Ｄ変換器からのデジタル値に基づいて前記
ＦＥＴのゲート電圧を発生するＤ／Ａ変換器と、前記Ｆ
ＥＴを含む回路への電源投入を検知するリセット検知回
路とを含み構成し、前記リセット検知回路により前記Ｆ
ＥＴを含む回路への電源投入を検知した場合に前記ＦＥ
Ｔへのバイアスを設定するように構成する。
【００１３】請求項４に記載の発明は、請求項３に記載
のＦＥＴバイアス制御回路において、前記ＦＥＴへの入
力信号を遮断する入力阻止手段を更に備えた構成とす
る。また、請求項５に記載の発明は、請求項２〜４のい
ずれか１項に記載のＦＥＴのバイアス設定回路におい
て、外部の機器との通信のための通信インタフェース回
路を更に備えた構成とする。請求項６に記載の発明で
は、請求項１〜５のいずれか１項に記載のＦＥＴのバイ
アス設定回路において、前記ＦＥＴがＢ級動作をする。
のＦＥＴバイアス制御回路において、前記ＦＥＴへの入
力信号を遮断する入力阻止手段を更に備えた構成とす
る。また、請求項５に記載の発明は、請求項２〜４のい
ずれか１項に記載のＦＥＴのバイアス設定回路におい
て、外部の機器との通信のための通信インタフェース回
路を更に備えた構成とする。請求項６に記載の発明で
は、請求項１〜５のいずれか１項に記載のＦＥＴのバイ
アス設定回路において、前記ＦＥＴがＢ級動作をする。
【００１４】
【発明の実施の形態】本発明の特徴は、ＦＥＴをＢ級バ
イアスに設定して用いる場合等にＦＥＴの最適なゲート
電圧を演算により推定し印加する手段、及びゲート電圧
算出時にＦＥＴへのRF入力を阻止する手段を備える点に
ある。また、他の本発明の特徴は、稼働中に自動的にバ
イアス設定が行われるようにする手段を備える点にあ
る。以下、実施例を挙げて図面を用いて本発明について
詳細に説明する。
イアスに設定して用いる場合等にＦＥＴの最適なゲート
電圧を演算により推定し印加する手段、及びゲート電圧
算出時にＦＥＴへのRF入力を阻止する手段を備える点に
ある。また、他の本発明の特徴は、稼働中に自動的にバ
イアス設定が行われるようにする手段を備える点にあ
る。以下、実施例を挙げて図面を用いて本発明について
詳細に説明する。
【００１５】〔第１実施例〕図１は本発明の一実施例と
してのＦＥＴを用いた周波数逓倍回路およびそのバイア
ス設定回路を示すブロック図である。この第１の実施例
の周波数逓倍回路１は、入力された発振器５の周波数を
逓倍して出力するという機能を有する。図１を参照する
と、周波数逓倍回路１は、図５におけると同様に周波数
逓倍器としてのＦＥＴ６と入力整合回路７と出力整合回
路８で構成されている。
してのＦＥＴを用いた周波数逓倍回路およびそのバイア
ス設定回路を示すブロック図である。この第１の実施例
の周波数逓倍回路１は、入力された発振器５の周波数を
逓倍して出力するという機能を有する。図１を参照する
と、周波数逓倍回路１は、図５におけると同様に周波数
逓倍器としてのＦＥＴ６と入力整合回路７と出力整合回
路８で構成されている。
【００１６】そして、図１のバイアス設定回路において
は、前記ＦＥＴ６のドレイン電流をモニタする電流電圧
変換回路９、ＦＥＴ６のピンチオフ電圧を算出するため
のＣＰＵ13、ＦＥＴ６の特性値や算術式を蓄えるための
メモリ４、ＣＰＵ13からのデータに基づき変換して特性
ＦＥＴ６にゲート電圧を印加するＤ／Ａ変換器14、ピン
チオフ電圧を算出する際にＦＥＴ６へのRF入力を阻止す
る入力阻止手段としてのスイッチ15を設けている。
は、前記ＦＥＴ６のドレイン電流をモニタする電流電圧
変換回路９、ＦＥＴ６のピンチオフ電圧を算出するため
のＣＰＵ13、ＦＥＴ６の特性値や算術式を蓄えるための
メモリ４、ＣＰＵ13からのデータに基づき変換して特性
ＦＥＴ６にゲート電圧を印加するＤ／Ａ変換器14、ピン
チオフ電圧を算出する際にＦＥＴ６へのRF入力を阻止す
る入力阻止手段としてのスイッチ15を設けている。
【００１７】すなわち、ＦＥＴ６にドレイン電圧VDD を
印加する回路にはドレイン電流値に比例した電圧を出力
する電流電圧変換回路９が挿入されている。おり、この
電流電圧変換回路９が出力した電圧値をＡ／Ｄ変換器10
によりデジタル値に変換する。
印加する回路にはドレイン電流値に比例した電圧を出力
する電流電圧変換回路９が挿入されている。おり、この
電流電圧変換回路９が出力した電圧値をＡ／Ｄ変換器10
によりデジタル値に変換する。
【００１８】Ａ／Ｄ変換器10にはＣＰＵ13が接続されて
おり、ＣＰＵ13を介してドレイン電流値をメモリ4 に蓄
積させることができる。また、ＦＥＴ６のピンチオフ電
圧はＣＰＵ13によりゲート電圧対ドレイン電流特性から
算出される。
おり、ＣＰＵ13を介してドレイン電流値をメモリ4 に蓄
積させることができる。また、ＦＥＴ６のピンチオフ電
圧はＣＰＵ13によりゲート電圧対ドレイン電流特性から
算出される。
【００１９】ＦＥＴ６のゲート電圧はＣＰＵ13により算
出されてデジタルデータとして与えられ、Ｄ／Ａ変換器
14によって電圧値に変換してＦＥＴ６のゲートに印加す
る。
出されてデジタルデータとして与えられ、Ｄ／Ａ変換器
14によって電圧値に変換してＦＥＴ６のゲートに印加す
る。
【００２０】制御回路12の出力は、発振器５の電源VOSC
を切断するスイッチ１５につながっており、バイアス設
定のためにＦＥＴ６のゲート電圧を算出する際にスイッ
チ１５を駆動してＦＥＴ６へのRF入力を停止させる（阻
止する）。
を切断するスイッチ１５につながっており、バイアス設
定のためにＦＥＴ６のゲート電圧を算出する際にスイッ
チ１５を駆動してＦＥＴ６へのRF入力を停止させる（阻
止する）。
【００２１】ＣＰＵ13には通信インターフェース11が接
続されており、同インターフェースを介して受信する外
部ＣＰＵ３の命令に応じて、ＣＰＵ１３の動作によりゲ
ート電圧制御回路２にピンチオフ電圧算出動作または周
波数逓倍回路としての通常運用動作の選択等の制御が可
能である。
続されており、同インターフェースを介して受信する外
部ＣＰＵ３の命令に応じて、ＣＰＵ１３の動作によりゲ
ート電圧制御回路２にピンチオフ電圧算出動作または周
波数逓倍回路としての通常運用動作の選択等の制御が可
能である。
【００２２】ここで各実施例においてゲート電圧をピン
チオフ電圧付近に近似する方法について説明する。ＦＥ
Ｔ６のゲート電圧とドレイン電流の関係はドレイン電圧
VDDが一定の場合、図２の特性図に示すようになり、ゲ
ート電圧VGS の絶対値がピンチオフ電圧Vpより小さい領
域ではゲート電圧VGS とドレイン電流IDの関係は直線で
近似できる。従って、この直線領域のゲート電圧を印加
し、そのゲート電圧に対応するドレイン電流を測定する
ことによりＦＥＴのピンチオフ電圧を求めることができ
る。
チオフ電圧付近に近似する方法について説明する。ＦＥ
Ｔ６のゲート電圧とドレイン電流の関係はドレイン電圧
VDDが一定の場合、図２の特性図に示すようになり、ゲ
ート電圧VGS の絶対値がピンチオフ電圧Vpより小さい領
域ではゲート電圧VGS とドレイン電流IDの関係は直線で
近似できる。従って、この直線領域のゲート電圧を印加
し、そのゲート電圧に対応するドレイン電流を測定する
ことによりＦＥＴのピンチオフ電圧を求めることができ
る。
【００２３】つまり、条件を満たす任意のゲート電圧VG
S1及びVGS2を印加し、その各々のゲート電圧でのドレイ
ン電流ID1 及びID2 を測定した場合、これらの値を元に
周波数変換回路に用いているＦＥＴのゲート電圧−ドレ
イン電流特性は次式によって表す事ができる。 ID＝(ID2-ID1)×VGS/(VGS2-VGS1)+(VGS2×ID1-VGS1×ID2)/(VGS2-VGS1) ……（式１）
S1及びVGS2を印加し、その各々のゲート電圧でのドレイ
ン電流ID1 及びID2 を測定した場合、これらの値を元に
周波数変換回路に用いているＦＥＴのゲート電圧−ドレ
イン電流特性は次式によって表す事ができる。 ID＝(ID2-ID1)×VGS/(VGS2-VGS1)+(VGS2×ID1-VGS1×ID2)/(VGS2-VGS1) ……（式１）
【００２４】ここでVGS=Vp' の時ID=0となるので、次式
により概略のピンチオフ電圧Vp' を算出できる。 Vp'＝(VGS1×ID2-VGS2×ID1)/(ID2-ID1) ……（式２）
により概略のピンチオフ電圧Vp' を算出できる。 Vp'＝(VGS1×ID2-VGS2×ID1)/(ID2-ID1) ……（式２）
【００２５】続いて本実施例における動作について図１
及び図２を用いて説明する。バイアス設定時には、ＣＰ
Ｕ１３はまずＦＥＴ６へのRF入力を切断するため制御回
路12からスイッチ15に命令を送ることにより発振器5 の
電源を切断する。次に、メモリ４より与えられたゲート
電圧VGS1をＤ／Ａ変換器14を介して印加し、この時のド
レイン電流ID1 を電流電圧変換器９を介して検出しＡ／
Ｄ変換器10でデジタル化してメモリ４に蓄積する。続い
て上記と全く同様にして、第2 のゲート電圧値VGS2での
ドレイン電流ID2 も測定し、メモリ４に蓄積する。
及び図２を用いて説明する。バイアス設定時には、ＣＰ
Ｕ１３はまずＦＥＴ６へのRF入力を切断するため制御回
路12からスイッチ15に命令を送ることにより発振器5 の
電源を切断する。次に、メモリ４より与えられたゲート
電圧VGS1をＤ／Ａ変換器14を介して印加し、この時のド
レイン電流ID1 を電流電圧変換器９を介して検出しＡ／
Ｄ変換器10でデジタル化してメモリ４に蓄積する。続い
て上記と全く同様にして、第2 のゲート電圧値VGS2での
ドレイン電流ID2 も測定し、メモリ４に蓄積する。
【００２６】次にＣＰＵ13は、こうして測定・蓄積した
VGS1とVGS2及びIDS1とIDS2の値をメモリ４より読み出
し、これらの値を元に前掲の（式２）を用いてVp' の値
を算出してメモリ4 に蓄積する。
VGS1とVGS2及びIDS1とIDS2の値をメモリ４より読み出
し、これらの値を元に前掲の（式２）を用いてVp' の値
を算出してメモリ4 に蓄積する。
【００２７】そして通常運用時には、ＣＰＵ13は、スイ
ッチ15を接続しメモリ4 からバイアス設定過程で記憶さ
れているベース電圧Vp' を読み出しＤ／Ａ変換器14に与
えることによってＦＥＴ６に周波数逓倍器として最適な
ベース電圧Vp' を印加する。
ッチ15を接続しメモリ4 からバイアス設定過程で記憶さ
れているベース電圧Vp' を読み出しＤ／Ａ変換器14に与
えることによってＦＥＴ６に周波数逓倍器として最適な
ベース電圧Vp' を印加する。
【００２８】以上のようにして、実施例によれば個々の
ＦＥＴ間にはピンチオフ電圧のばらつきがあるが、バイ
アス設定過程を経ることで特性ばらつきの少ない周波数
逓倍回路が実現できる。また、ＦＥＴ６のゲート電圧の
設定が人間の手を介さずに可能である。更に、装置に実
装された後でもゲート電圧の設定が可能である。特に、
バイアス設定の際にRF信号を印加しないようにしている
ため、RF信号の影響を受けずに適切な動作ゲート電圧が
得られる。
ＦＥＴ間にはピンチオフ電圧のばらつきがあるが、バイ
アス設定過程を経ることで特性ばらつきの少ない周波数
逓倍回路が実現できる。また、ＦＥＴ６のゲート電圧の
設定が人間の手を介さずに可能である。更に、装置に実
装された後でもゲート電圧の設定が可能である。特に、
バイアス設定の際にRF信号を印加しないようにしている
ため、RF信号の影響を受けずに適切な動作ゲート電圧が
得られる。
【００２９】〔第２実施例〕図３は本発明の第２の実施
例としての周波数逓倍回路およびバイアス設定回路の構
成を示すブロック図である。図３においてVMは周波数逓
倍回路17の電源であり、周波数逓倍回路17へ電源を供給
すると共にリセット検知回路16に接続されている。本実
施例では、周波数逓倍回路17の主電源VMの動作をトリガ
ーとしてピンチオフ電圧算出動作を行う。つまり、主電
源VMがOFF からONになったことをリセット検知回路16が
判断しＣＰＵ13にピンチオフ電圧算出動作をさせる。
例としての周波数逓倍回路およびバイアス設定回路の構
成を示すブロック図である。図３においてVMは周波数逓
倍回路17の電源であり、周波数逓倍回路17へ電源を供給
すると共にリセット検知回路16に接続されている。本実
施例では、周波数逓倍回路17の主電源VMの動作をトリガ
ーとしてピンチオフ電圧算出動作を行う。つまり、主電
源VMがOFF からONになったことをリセット検知回路16が
判断しＣＰＵ13にピンチオフ電圧算出動作をさせる。
【００３０】この場合VGS1及びVGS2の値はあらかじめメ
モリ4 に書き込んでおき、メモリ4 から読み込んで使用
する。そして、ピンチオフ電圧を算出した後に自動で通
常動作に移行する。
モリ4 に書き込んでおき、メモリ4 から読み込んで使用
する。そして、ピンチオフ電圧を算出した後に自動で通
常動作に移行する。
【００３１】本実施例では、前実施例と比べて外部ＣＰ
Ｕ 3が不要であるという利点と、周波数逓倍装置17の主
電源VMが入るたびに常にピンチオフ電圧を推定し直すた
め、ＦＥＴ６の経時変化に伴うVp' の経時変化に対応で
きるという利点がある。なお、上記構成に更に前実施例
のように外部ＣＰＵからの制御も可能にした構成とする
ことももちろん可能である。
Ｕ 3が不要であるという利点と、周波数逓倍装置17の主
電源VMが入るたびに常にピンチオフ電圧を推定し直すた
め、ＦＥＴ６の経時変化に伴うVp' の経時変化に対応で
きるという利点がある。なお、上記構成に更に前実施例
のように外部ＣＰＵからの制御も可能にした構成とする
ことももちろん可能である。
【００３２】〔第３実施例〕図４は本発明の第３の実施
例としての周波数逓倍回路およびバイアス設定回路の構
成を示すブロック図である。本実施例はRF周波数信号を
バースト動作をさせる場合に対応した構成であり、外部
からのバースト信号を伝達するバースト制御回路18を備
えている。
例としての周波数逓倍回路およびバイアス設定回路の構
成を示すブロック図である。本実施例はRF周波数信号を
バースト動作をさせる場合に対応した構成であり、外部
からのバースト信号を伝達するバースト制御回路18を備
えている。
【００３３】バースト制御回路18によって発振器5 の電
源をスイッチ15によりON/OFFすることでRF信号出力のON
/OFF( バースト動作) を行っている。本実施例では、さ
らにバースト制御回路18をＣＰＵ13に接続しているの
で、バースト動作時にRF信号出力がOFF(スイッチ15が切
断) になると同時にＣＰＵ13にピンチオフ電圧算出動作
の命令を出すことができる。
源をスイッチ15によりON/OFFすることでRF信号出力のON
/OFF( バースト動作) を行っている。本実施例では、さ
らにバースト制御回路18をＣＰＵ13に接続しているの
で、バースト動作時にRF信号出力がOFF(スイッチ15が切
断) になると同時にＣＰＵ13にピンチオフ電圧算出動作
の命令を出すことができる。
【００３４】よって、ＦＥＴ６のピンチオフ電圧を周波
数逓倍回路が動作してない時に毎回算出することが可能
であり、本周波数逓倍回路をバースト動作で使用してい
る時には常に最新のピンチオフ電圧でＦＥＴ６のゲート
電圧を印加できるため、ＦＥＴ６のピンチオフ電圧が温
度変化や経年変化によって変化した場合でもその影響を
排除して良好な周波数逓倍回路の特性を得ることが可能
である。
数逓倍回路が動作してない時に毎回算出することが可能
であり、本周波数逓倍回路をバースト動作で使用してい
る時には常に最新のピンチオフ電圧でＦＥＴ６のゲート
電圧を印加できるため、ＦＥＴ６のピンチオフ電圧が温
度変化や経年変化によって変化した場合でもその影響を
排除して良好な周波数逓倍回路の特性を得ることが可能
である。
【００３５】上述した実施例では、全てＦＥＴを周波数
逓倍器として利用する場合について述べてきたが、これ
に限らず一般にＦＥＴをＢ級バイアスに設定して使用す
る場合についても本発明を適用することができる。
逓倍器として利用する場合について述べてきたが、これ
に限らず一般にＦＥＴをＢ級バイアスに設定して使用す
る場合についても本発明を適用することができる。
【００３６】また、ピンチオフ電圧算出動作ではＦＥＴ
のゲート電圧対ドレイン電流の特性を直線近似した例を
示したが、3 次以上の曲線で近似しても構わない。ま
た、バイアス設定値はピンチオフ電圧近傍の他の最適値
であっても構わない。
のゲート電圧対ドレイン電流の特性を直線近似した例を
示したが、3 次以上の曲線で近似しても構わない。ま
た、バイアス設定値はピンチオフ電圧近傍の他の最適値
であっても構わない。
【００３７】また、上述例では発振器の電源を切断する
ことによりＦＥＴへのRF入力を阻止したが、ＦＥＴの入
力側の伝送線路上に何らかのRFを阻止する構成の入力阻
止手段を用いても構わない。
ことによりＦＥＴへのRF入力を阻止したが、ＦＥＴの入
力側の伝送線路上に何らかのRFを阻止する構成の入力阻
止手段を用いても構わない。
【発明の効果】本発明によれば、ＦＥＴの最適なゲート
電圧を演算により推定し印加する手段、及びバイアス設
定時にＦＥＴへのRF入力を阻止する手段を備えたことか
ら、ゲート電圧を自動的に設定できて装置内に実装され
た後でも容易にゲート電圧を設定できるとともに設定時
RF信号の入力を自動的に切断するようにして操作性が向
上した電界効果トランジスタのバイアス設定回路が得ら
れる効果が得られる。
電圧を演算により推定し印加する手段、及びバイアス設
定時にＦＥＴへのRF入力を阻止する手段を備えたことか
ら、ゲート電圧を自動的に設定できて装置内に実装され
た後でも容易にゲート電圧を設定できるとともに設定時
RF信号の入力を自動的に切断するようにして操作性が向
上した電界効果トランジスタのバイアス設定回路が得ら
れる効果が得られる。
【００３８】また、稼働中に自動的にバイアス設定が行
われるようにする手段を備えたものでは、ピンチオフ電
圧付近で用いる場合等でも経時変化等に影響されずにゲ
ート電圧が常に最適値で動作する効果が得られる。
われるようにする手段を備えたものでは、ピンチオフ電
圧付近で用いる場合等でも経時変化等に影響されずにゲ
ート電圧が常に最適値で動作する効果が得られる。
【図１】本発明の一実施例としてのＦＥＴを用いた周波
数逓倍回路およびバイアス設定回路を示すブロック図で
ある。
数逓倍回路およびバイアス設定回路を示すブロック図で
ある。
【図２】ＦＥＴのゲート電圧対ドレイン電流の関係を示
す特性図である。
す特性図である。
【図３】本発明の第２実施例としての周波数逓倍回路お
よびバイアス設定回路を示すブロック図である。
よびバイアス設定回路を示すブロック図である。
【図４】本発明の第３実施例としての周波数逓倍回路お
よびバイアス設定回路を示すブロック図である。
よびバイアス設定回路を示すブロック図である。
【図５】周波数逓倍回路および従来のゲート電圧調整回
路の一例を示すブロック図である。
路の一例を示すブロック図である。
【図６】周波数逓倍回路および既知のオートバイアス回
路の一例を示すブロック図である。
路の一例を示すブロック図である。
1 ：周波数逓倍回路
2 ：ゲート電圧制御回路
3 ：外部ＣＰＵ
4 ：メモリ
5 ：発振器
6 ：ＦＥＴ
7 ：入力整合回路
8 ：出力整合回路
9 ：電流電圧変換回路
10：Ａ／Ｄ変換器
11：通信インターフェース
12：制御回路
13：ＣＰＵ
14：Ｄ／Ａ変換器
15：スイッチ（入力阻止手段）
16：リセット検知回路
17：周波数逓倍回路
18：バースト動作制御回路
51：デカップリング用キャパシタ
52：オープンスタブ
53,54 ：伝送線路
55：バイアス供給線路
56：バイアス回路整合用キャパシタ
57,58 ：伝送線路
59：オープンスタブ
60：デカップリング用キャパシタ
61：バイアス供給線路
62：バイアス回路整合用キャパシタ
101 ：ゲート電圧調整用可変抵抗器
102 ：ドレイン電流モニタ用抵抗
201 ：オートバイアス回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F038 AV06 BB02 BB08 DF03 DF05
DF06 EZ20
5J067 AA01 AA04 AA64 CA81 FA10
FA18 HA02 HA09 HA18 HA25
HA26 HA29 HA38 KA12 KA27
KA29 KA32 KA33 KA34 KA68
KS11 LS01 TA02
5J092 AA01 AA04 AA51 AA64 CA81
FA10 HA02 HA09 HA18 HA25
HA26 HA29 HA38 KA12 KA27
KA28 KA29 KA32 KA33 KA34
KA68 MA21 SA13 TA02 VL08
Claims (6)
- 【請求項１】 バイアス回路を接続したＦＥＴ（電界効
果トランジスタ）と、このＦＥＴのドレイン電流に比例
した電圧を取り出すための電流電圧変換手段９と、この
電流電圧変換手段が出力する前記電圧をデジタル値に変
換するＡ／Ｄ変換器と、このＡ／Ｄ変換器からのデジタ
ル値を記憶するメモリと、前記Ａ／Ｄ変換器からのデジ
タル値に基づいて前記ＦＥＴのゲート電圧を発生するＤ
／Ａ変換器と、外部の機器との通信のための通信インタ
フェース回路と、前記ＦＥＴへの入力信号を遮断する入
力阻止手段と、を備えることを特徴とするＦＥＴのバイ
アス設定回路。 - 【請求項２】 バイアス回路を接続したＦＥＴと、この
ＦＥＴのドレイン電流に比例した電圧を取り出すための
電流電圧変換手段９と、この電流電圧変換手段が出力す
る前記電圧をデジタル値に変換するＡ／Ｄ変換器と、こ
のＡ／Ｄ変換器からのデジタル値を記憶するメモリと、
前記Ａ／Ｄ変換器からのデジタル値に基づいて前記ＦＥ
Ｔのゲート電圧を発生するＤ／Ａ変換器と、前記ＦＥＴ
への入力信号を断続する入力断続手段と、前記ＦＥＴへ
の入力信号の遮断を検知する遮断検出手段と、を含み構
成され、 前記遮断検出手段により前記ＦＥＴへの入力信号の遮断
を検知検知した場合に前記ＦＥＴへのバイアスを設定す
ることを特徴とするＦＥＴのバイアス設定回路。 - 【請求項３】 バイアス回路を接続したＦＥＴと、この
ＦＥＴのドレイン電流に比例した電圧を取り出すための
電流電圧変換手段９と、この電流電圧変換手段が出力す
る前記電圧をデジタル値に変換するＡ／Ｄ変換器と、こ
のＡ／Ｄ変換器からのデジタル値を記憶するメモリと、
前記Ａ／Ｄ変換器からのデジタル値に基づいて前記ＦＥ
Ｔのゲート電圧を発生するＤ／Ａ変換器と、前記ＦＥＴ
を含む回路への電源投入を検知するリセット検知回路
と、を含み構成され、 前記リセット検知回路により前記ＦＥＴを含む回路への
電源投入を検知した場合に前記ＦＥＴへのバイアスを設
定することを特徴とするＦＥＴのバイアス設定回路。 - 【請求項４】 前記ＦＥＴへの入力信号を遮断する入力
阻止手段を更に備えたことを特徴とする請求項３に記載
のＦＥＴバイアス制御回路。 - 【請求項５】 外部の機器との通信のための通信インタ
フェース回路を更に備えたことを特徴とする請求項２〜
４のいずれか１項に記載のＦＥＴのバイアス設定回路。 - 【請求項６】 前記ＦＥＴがＢ級動作をする請求項１〜
５のいずれか１項に記載のＦＥＴのバイアス設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002148549A JP2003347867A (ja) | 2002-05-23 | 2002-05-23 | Ｆｅｔのバイアス設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002148549A JP2003347867A (ja) | 2002-05-23 | 2002-05-23 | Ｆｅｔのバイアス設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003347867A true JP2003347867A (ja) | 2003-12-05 |
Family
ID=29767053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002148549A Withdrawn JP2003347867A (ja) | 2002-05-23 | 2002-05-23 | Ｆｅｔのバイアス設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003347867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821447B2 (en) | 2007-09-18 | 2010-10-26 | Fujitsu Ten Limited | Bias adjustment of radio frequency unit in radar apparatus |
| CN104716910A (zh) * | 2013-12-16 | 2015-06-17 | 三菱电机株式会社 | 共射共基放大器 |
-
2002
- 2002-05-23 JP JP2002148549A patent/JP2003347867A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7821447B2 (en) | 2007-09-18 | 2010-10-26 | Fujitsu Ten Limited | Bias adjustment of radio frequency unit in radar apparatus |
| CN104716910A (zh) * | 2013-12-16 | 2015-06-17 | 三菱电机株式会社 | 共射共基放大器 |
| KR20150070011A (ko) * | 2013-12-16 | 2015-06-24 | 미쓰비시덴키 가부시키가이샤 | 캐스코드 증폭기 |
| US9306500B2 (en) | 2013-12-16 | 2016-04-05 | Mitsubishi Electric Corporation | Cascode amplifier |
| KR101691456B1 (ko) * | 2013-12-16 | 2016-12-30 | 미쓰비시덴키 가부시키가이샤 | 캐스코드 증폭기 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050802 |