JP2003331588A - Nonvolatile semiconductor memory device - Google Patents

Nonvolatile semiconductor memory device

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JP2003331588A
JP2003331588A JP2003109165A JP2003109165A JP2003331588A JP 2003331588 A JP2003331588 A JP 2003331588A JP 2003109165 A JP2003109165 A JP 2003109165A JP 2003109165 A JP2003109165 A JP 2003109165A JP 2003331588 A JP2003331588 A JP 2003331588A
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JP
Japan
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data
sub
page
pages
cell array
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Application number
JP2003109165A
Other languages
Japanese (ja)
Inventor
Takeshi Takeuchi
Tomoharu Tanaka
智晴 田中
健 竹内
Original Assignee
Toshiba Corp
株式会社東芝
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Filing date
Publication date
Application filed by Toshiba Corp, 株式会社東芝 filed Critical Toshiba Corp
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Publication of JP2003331588A publication Critical patent/JP2003331588A/en
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Abstract

<P>PROBLEM TO BE SOLVED: To optimize easily page size and block size with which write, read, and erase of a semiconductor memory are performed simultaneously. <P>SOLUTION: In system design in which page size of write and read can be selected freely by inputting a command from the outside by a user using a element having a plurality of standard sub-cell arrays or by adding few processes at a shipping stage, the maximum system performance can be achieved by optimizing units of write, read, and erase in accordance with usage. Thereby, an advantageous result is obtained even in a point of interchangeability of an element between generations. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention
【0001】[0001]
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置に関する。例えば、電気的書き換え可能な不揮発性
半導体記憶装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device. For example, the present invention relates to an electrically rewritable nonvolatile semiconductor memory device.
【0002】[0002]
【従来の技術】従来電気的書き換え可能な半導体記憶装
置(EEPROM)の1つとして、NANDセル型EE
PROM(Electrically Erasable and Programmable R
ead Only Memory )が提案されている。
2. Description of the Related Art As one of conventional electrically rewritable semiconductor memory devices (EEPROM), a NAND cell type EE is used.
PROM (Electrically Erasable and Programmable R
ead Only Memory) has been proposed.
【0003】このEEPROMは、例えば電荷蓄積層と
しての浮遊ゲートと制御ゲートとが積層されたnチャネ
ルMOSFET構造を有する複数のメモリセルが、隣接
するもの同士で互いにソース、ドレインを共有するよう
に直列接続され、これを1単位としてビット線に接続し
てなるものである。メモリセルアレイの1つのNAND
セル部分の平面図と等価回路を図19(a)、(b)に
示す。
In this EEPROM, for example, a plurality of memory cells having an n-channel MOSFET structure in which a floating gate as a charge storage layer and a control gate are laminated are arranged in series so that adjacent memory cells share a source and a drain. They are connected and are connected to bit lines with this as one unit. One NAND in memory cell array
Plan views and equivalent circuits of the cell portion are shown in FIGS. 19 (a) and 19 (b).
【0004】図20(a)、(b)はそれぞれ図19
(a)のA−A及びB−B断面図である。素子分離酸化
膜6で囲まれたp型シリコン基板(又はp型ウエル)5
に、複数のNANDセルからなるメモリセルアレイが形
成されている。図19に示す場合には、8個のメモリセ
ルM1 〜M8 が直列接続されて、1つのNANDセルを
構成している。
20A and 20B are respectively shown in FIG.
It is an AA and BB sectional drawing of (a). P-type silicon substrate (or p-type well) 5 surrounded by element isolation oxide film 6
In the memory cell array, a memory cell array including a plurality of NAND cells is formed. In the case shown in FIG. 19, eight memory cells M 1 to M 8 are connected in series to form one NAND cell.
【0005】図20(b)に示すように、各メモリセル
にはゲート絶縁膜7を介して浮遊ゲート14が基板5の
上に形成される。図19(a)、図20(a)に示すよ
うに、前記浮遊ゲート14は複数の浮遊ゲート141
142 、…、148 として構成される。これらのメモリ
セルのソース、ドレインであるn+ 型拡散層8は、隣接
するもの同士共有する形で、前記メモリセルが直列に接
続される。
As shown in FIG. 20B, a floating gate 14 is formed on the substrate 5 in each memory cell via a gate insulating film 7. As shown in FIGS. 19A and 20A, the floating gate 14 includes a plurality of floating gates 14 1 .
14 2 , ..., 14 8 . The n + -type diffusion layers 8 serving as the sources and drains of these memory cells are connected in series so that adjacent ones are shared.
【0006】図19(a)、図20(a)に示すよう
に、NANDセルのドレイン側、ソース側には、各々メ
モリセルの浮遊ゲート、制御ゲートと同時に形成された
第1の選択ゲート149 、169 及び第2の選択ゲート
1410、1610を設ける。前記NANDセルが形成され
た基板5はCVD酸化膜10により覆われ、この上にビ
ット線11が配置される。9は浮遊ゲート14と制御ゲ
ート16とを絶縁する酸化膜である。
As shown in FIGS. 19A and 20A, the first select gate 14 formed simultaneously with the floating gate and the control gate of the memory cell on the drain side and the source side of the NAND cell, respectively. 9 and 16 9 and second select gates 14 10 and 16 10 are provided. The substrate 5 on which the NAND cell is formed is covered with a CVD oxide film 10 and a bit line 11 is arranged thereon. An oxide film 9 insulates the floating gate 14 from the control gate 16.
【0007】これらの制御ゲート16は、行方向に隣接
するNANDセルの対応する制御ゲートと連続的に接続
され、図19にCG1 〜CG8 として示されるワード線
となる。また選択ゲート149 、169 及び1410、1
10も、それぞれ行方向に連続的に接続され、選択線S
1 、SG2 となる。なお選択ゲート149 、169
び1410、1610はともに、図示されない所望部分で1
層目と2層目が導通接続されている。
These control gates 16 are continuously connected to corresponding control gates of NAND cells adjacent to each other in the row direction to form word lines shown as CG 1 to CG 8 in FIG. In addition, select gates 14 9 , 16 9 and 14 10 , 1
6 10 are also continuously connected in the row direction, and the selection line S
It becomes G 1 and SG 2 . It should be noted that the select gates 14 9 , 16 9 and 14 10 , 16 10 are both 1 in a desired portion not shown.
The second layer and the second layer are electrically connected.
【0008】このようなNANDセルをマトリックス状
に配列したメモリセルアレイの等価回路を図21に示
す。ソース線は例えば64本のビット線ごとに、コンタ
クトを介してAl、多結晶シリコン等からなる基準電位
配線に接続される。この基準電位配線は周辺回路に接続
される。メモリセルの制御ゲートと第1、第2の選択ゲ
ートは、行方向に連続的に接続される。
FIG. 21 shows an equivalent circuit of a memory cell array in which such NAND cells are arranged in a matrix. The source line is connected to a reference potential wiring made of Al, polycrystalline silicon, or the like via a contact for every 64 bit lines, for example. This reference potential wiring is connected to the peripheral circuit. The control gate of the memory cell and the first and second selection gates are continuously connected in the row direction.
【0009】図21に示すように、通常制御ゲートにつ
ながるメモリセルの集合を1ページとよび、1組のドレ
イン側及びソース側の選択ゲートに接続された第1の選
択線と第2の選択線との間のページの集合を、1NAN
Dブロック又は単に1ブロックと呼ぶ。
As shown in FIG. 21, a set of memory cells connected to a normal control gate is called a page, and a first select line and a second select line connected to a set of drain-side and source-side select gates. 1NAN the set of pages between lines
It is called a D block or simply one block.
【0010】例えば1ページは、256バイト(256
×8)個のメモリセルから構成される。これをページサ
イズと呼ぶ。1ページ分のメモリセルは同時に書き込み
が行われる。1ブロックは例えば2048バイト(20
48×8)個のメモリセルから構成される。1ブロック
分のメモリセルは同時に消去される。
For example, one page has 256 bytes (256
× 8) composed of memory cells. This is called page size. Writing is simultaneously performed to the memory cells for one page. One block is, for example, 2048 bytes (20
It is composed of 48 × 8) memory cells. Memory cells for one block are erased at the same time.
【0011】選択ゲート、制御ゲートを選択するロウデ
コーダの構成と動作については、特願平6−21803
1に詳細に記載されている。
Regarding the structure and operation of the row decoder for selecting the select gate and the control gate, see Japanese Patent Application No. 6-21803.
1 in detail.
【0012】図22はNAND型フラッシュメモリの構
成図である。従来のNAND型フラッシュメモリでは上
記のようにページ単位でデータの書き込み、読み出しを
行い、ブロック単位で消去を行う。図22(a)に示す
ように、セルアレイを分割しない場合には、1つのワー
ド線に接続される256バイト個のメモリセルが1ペー
ジを構成する。図22(b)に示すように、セルアレイ
が例えば2分割されている場合には、分割されたセルア
レイの内、1つのセルアレイのワード線に接続されたメ
モリセルが1ページを構成する。
FIG. 22 is a block diagram of a NAND flash memory. In the conventional NAND flash memory, data is written and read in page units and erased in block units as described above. As shown in FIG. 22A, when the cell array is not divided, 256 bytes of memory cells connected to one word line form one page. As shown in FIG. 22B, when the cell array is divided into two, for example, among the divided cell arrays, the memory cells connected to the word lines of one cell array form one page.
【0013】NAND型EEPROMの動作は例えば次
の通りである。データの書き込みは、ビット線から遠い
方のメモリセルから順に行う。選択されたメモリセルの
制御ゲートには、昇圧された書き込み電圧VPP(=20
V程度)を印加し、他の非選択メモリセルの制御ゲート
及び第1の選択ゲートには、中間電位(=10V程度)
を印加する。ビット線にはデータに応じて0V(“0”
書き込み)または中間電位(“1”書き込み)を印加す
る。
The operation of the NAND type EEPROM is as follows, for example. Data is written in order from the memory cell farther from the bit line. The boosted write voltage V PP (= 20) is applied to the control gate of the selected memory cell.
V) is applied, and an intermediate potential (= about 10 V) is applied to the control gates and the first selection gates of other non-selected memory cells.
Is applied. 0V (“0”) depending on the data on the bit line
Write) or an intermediate potential ("1" write) is applied.
【0014】このときビット線の電位は、選択されたメ
モリセルに伝達される。データ“0”のときは、選択さ
れたメモリセルの浮遊ゲートと基板間に高電圧がかか
り、基板から浮遊ゲートに電子がトンネル注入されしき
い値電圧が正方向に移動する。データが“1”のとき
は、しきい値電圧は変化しない。
At this time, the potential of the bit line is transmitted to the selected memory cell. When the data is “0”, a high voltage is applied between the floating gate of the selected memory cell and the substrate, electrons are tunnel-injected from the substrate to the floating gate, and the threshold voltage moves in the positive direction. When the data is "1", the threshold voltage does not change.
【0015】データ消去はブロック単位でほぼ同時に行
われる。すなわち消去しようとするブロックの全ての制
御ゲート、選択ゲートを0Vとし、p型ウエル及びn型
基板に昇圧された昇圧電位VPPE (20V程度)を印加
する。消去を行わないブロックの制御ゲート、選択ゲー
トにもVPPE を印加する。このように電圧を印加すれ
ば、メモリセルの浮遊ゲートの電子がウエルに放出さ
れ、しきい値電圧が負方向に移動する。
Data erasing is performed in block units at substantially the same time. That is, all the control gates and select gates of the block to be erased are set to 0V, and the boosted potential V PPE (about 20V) is applied to the p-type well and the n-type substrate. V PPE is also applied to the control gates and select gates of blocks that are not erased. By applying the voltage in this way, the electrons of the floating gate of the memory cell are emitted to the well, and the threshold voltage moves in the negative direction.
【0016】データの読み出し動作は次のように行う。
ビット線をプリチャージした後フローティング状態に
し、選択されたメモリセルの制御ゲートを0V、それ以
外のメモリセルの制御ゲート、選択ゲートを電源電圧V
CC(例えば3V)、ソース線を0Vとして、選択メモリ
セルに電流が流れるか否かをビット線に検出する。
The data read operation is performed as follows.
After precharging the bit lines, the bit lines are brought into a floating state, the control gates of the selected memory cells are set to 0V, and the control gates and selection gates of the other memory cells are set to the power supply voltage V.
With CC (for example, 3 V) and the source line set to 0 V, it is detected in the bit line whether or not a current flows through the selected memory cell.
【0017】すなわち、メモリセルに書き込まれたデー
タが“0”(メモリセルのしきい値Vth>0)ならばメ
モリセルはオフになるので、ビット線はプリチャージ電
位を保つが、“1”(メモリセルのしきい値Vth<0)
ならばメモリセルはオンしてビット線はプリチャージ電
位からΔVだけ下がる。これらのビット線電位をセンス
アンプで検出することによって、メモリセルのデータが
読み出される。
That is, if the data written in the memory cell is "0" (threshold Vth > 0 of the memory cell), the memory cell is turned off, so that the bit line keeps the precharge potential, but "1". "(Threshold Vth <0 of memory cell)
Then, the memory cell is turned on and the bit line drops from the precharge potential by ΔV. The data of the memory cell is read by detecting these bit line potentials with a sense amplifier.
【0018】[0018]
【発明が解決しようとする課題】従来のNAND型EE
PROMからなる半導体記憶装置においては、書き込み
動作は同一ワード線(制御ゲート)に接続するメモリセ
ルに対して同時に行われる。従って同一ワード線に接続
するメモリセルの数(ページサイズ)を大きくするほ
ど、1バイト当たりの書き込み速度が高速化される。
Conventional NAND type EE
In a semiconductor memory device including a PROM, a write operation is simultaneously performed on memory cells connected to the same word line (control gate). Therefore, the larger the number of memory cells (page size) connected to the same word line, the faster the writing speed per byte.
【0019】しかし、ページサイズが大きくなるにつれ
て、消去サイズ(ブロックサイズ)も大きくなり、1チ
ップに含まれるブロックの数が減少する。その結果、消
去の単位である1ブロックにつき、その1部の領域にの
みデータを記憶するような、小容量のデータを数多く記
憶する用途では、ページサイズ及びブロックサイズを大
きくするほど、1チップ内に記憶できるデータの数が減
少するという問題を生じていた。
However, as the page size increases, the erase size (block size) also increases, and the number of blocks included in one chip decreases. As a result, in a case of storing a large amount of small-capacity data such as storing data only in a part of one block which is a unit of erasing, as the page size and the block size are increased, There has been a problem that the number of data that can be stored in the memory decreases.
【0020】また、不揮発性半導体記憶装置のメモリの
容量が大きくなるにしたがってページサイズやブロック
サイズが変化すればメモリの世代間の互換性が失われ
る。このため、メモリを用いたシステムの設計は、ペー
ジサイズやブロックサイズが変化すれば、世代が変わる
ごとに変更しなければならないという問題があった。
If the page size and block size change as the memory capacity of the non-volatile semiconductor memory device increases, the intergenerational compatibility of the memory is lost. Therefore, there is a problem that the design of the system using the memory has to be changed every generation if the page size or the block size changes.
【0021】[0021]
【課題を解決するための手段】本発明の第1の態様に係
る不揮発性半導体記憶装置は、対応するビット線に各々
が接続された電気的書き替え可能なメモリセルを所定個
含む複数のページと、各々が複数の前記ページを含む複
数のサブアレイと、各々の前記ビット線に接続され、各
々の前記メモリセルへの書き込みデータを記憶する複数
のデータ回路とを具備し、書き込み時に際して、任意の
数の複数の前記サブアレイにおける任意の前記ページが
外部から同時に選択され、且つ複数の前記データ回路に
記憶された前記書き込みデータが、選択された前記サブ
アレイにおいてそれぞれ選択された前記ページに対して
一括して書き込まれることを特徴としている。
A nonvolatile semiconductor memory device according to a first aspect of the present invention includes a plurality of pages each including a predetermined number of electrically rewritable memory cells each connected to a corresponding bit line. A plurality of sub-arrays each including a plurality of the pages, and a plurality of data circuits connected to each of the bit lines and storing write data to each of the memory cells. Of the plurality of sub-arrays are simultaneously selected from the outside, and the write data stored in the plurality of data circuits are collectively written to the selected pages in the selected sub-arrays. It is characterized by being written.
【0022】また本発明の第2の態様に係る不揮発性半
導体記憶装置は、対応するビット線に各々が接続された
電気的書き替え可能なメモリセルを所定個含む複数のペ
ージと、各々が複数の前記ページを含む複数のサブアレ
イと、各々の前記ビット線に接続され、各々の前記メモ
リセルから読み出した読み出しデータを記憶する複数の
データ回路とを具備し、読み出し時に際して、任意の数
の複数の前記サブアレイにおける任意のページが外部か
ら同時に選択され、且つ複数の前記データ回路は、選択
された前記サブアレイにおいてそれぞれ選択された前記
ページから、前記メモリセルの保持するデータを一括し
て読み出して、前記読み出しデータとして記憶すること
を特徴としている。
The nonvolatile semiconductor memory device according to the second aspect of the present invention includes a plurality of pages each including a predetermined number of electrically rewritable memory cells connected to corresponding bit lines, and a plurality of pages each. A plurality of sub-arrays including the page and a plurality of data circuits connected to each of the bit lines and storing read data read from each of the memory cells. Arbitrary pages in the sub-array of are simultaneously selected from the outside, and the plurality of data circuits collectively read the data held in the memory cells from the pages respectively selected in the selected sub-array, It is characterized in that it is stored as the read data.
【0023】更に本発明の第3の態様に係る不揮発性半
導体記憶装置は、対応するビット線に各々が接続された
電気的書き替え可能なメモリセルを所定個含む複数のペ
ージと、各々が複数の前記ページを含む複数のサブアレ
イとを具備し、消去時に際して、任意の数の複数の前記
サブアレイにおける任意の前記ページが外部から同時に
選択され、且つ選択された前記ページから、前記メモリ
セルが保持するデータを一括して消去することを特徴と
している。
Further, the nonvolatile semiconductor memory device according to the third aspect of the present invention includes a plurality of pages each including a predetermined number of electrically rewritable memory cells each connected to a corresponding bit line, and a plurality of pages each. And a plurality of sub-arrays including the page, and at the time of erasing, the arbitrary pages in the arbitrary number of the sub-arrays are simultaneously selected from the outside, and the memory cells are retained from the selected pages. The feature is that all the data to be deleted is deleted at once.
【0024】[0024]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【0025】図1は、本発明の第1の実施の形態に係る
半導体記憶装置の構成の一例を示すブロック図である。
本第1の実施の形態ではメモリセルアレイはサブセルア
レイA、サブセルアレイB、サブセルアレイC、サブセ
ルアレイDの4つのサブセルアレイに分割されている。
FIG. 1 is a block diagram showing an example of the configuration of a semiconductor memory device according to the first embodiment of the present invention.
In the first embodiment, the memory cell array is divided into four sub cell arrays A, A, B, C, and D.
【0026】図1においてSAA 、SAB 、SAC 、S
D は各サブセルアレイのデータ回路であり、書き込
み、読み出しに際して、ビット線を選択して書き込みデ
ータを入力したり、メモリセルから読み出したデータを
保持するものである。特にデータ回路を設けることな
く、外部と直接データの書き込み、読み出しを行っても
よい。RDA 、RDB 、RDC 、RDD はロウデコーダ
であり、制御ゲート、選択ゲートの選択を行う。
In FIG. 1, SA A , SA B , SA C , S
A D is a data circuit of each sub cell array, which selects a bit line to input write data or holds data read from a memory cell at the time of writing and reading. In particular, data may be written or read directly to the outside without providing a data circuit. RD A , RD B , RD C and RD D are row decoders, and select a control gate and a selection gate.
【0027】図2は前記データ回路SAx (x:A、
B、C、D)の具体例である。例えばビット線BL0
BL0Zが接続されるセンスアンプSA2 、及びその周辺
回路を示している。このセンスアンプSA2 はデータラ
ッチ回路を兼用している。このセンスアンプSA2 はセ
ンスアンプ活性化信号ΦN 、ΦP により活性化される。
FIG. 2 shows the data circuit SA x (x: A,
B, C, D) are specific examples. For example, bit line BL 0 ,
The sense amplifier SA 2 to which BL 0Z is connected and its peripheral circuit are shown. This sense amplifier SA 2 also serves as a data latch circuit. The sense amplifier SA 2 is activated by the sense amplifier activation signals Φ N and Φ P.
【0028】このセンスアンプSA2 のノードN1 とデ
ータ線/IOの相互間にはトランジスタQ31接続され、
ノードN2 とデータ線IOの相互間にはトランジスタQ
32が接続されている。これらトランジスタQ31、Q32は
カラムデコーダから供給されるカラム選択信号CSL2
によって制御される。
A transistor Q31 is connected between the node N1 of the sense amplifier SA 2 and the data line / IO,
A transistor Q is provided between the node N2 and the data line IO.
32 is connected. These transistors Q31 and Q32 are used for the column selection signal CSL 2 supplied from the column decoder.
Controlled by.
【0029】前記センスアンプSA2 のノードN1 とN
2 との間にはイコライズ信号ΦE により制御されるトラ
ンジスタQ33、Q34が接続されている。これらのトラン
ジスタQ33、Q34の相互接続点には電源Vcc/2が供給
されている。イコライズ信号ΦE によりトランジスタQ
33、Q34が導通されると、ノードN1 、N2 は電源Vcc
/2にイコライズされる。
The nodes N 1 and N of the sense amplifier SA 2
Transistors Q33 and Q34 controlled by the equalize signal Φ E are connected between the two. A power supply Vcc / 2 is supplied to the interconnection point of these transistors Q33 and Q34. Transistor Q by equalizing signal Φ E
When 33 and Q34 are turned on, the nodes N1 and N2 are connected to the power source Vcc.
Equalized to / 2.
【0030】ビット線BL0 とセンスアンプSA2 のノ
ードN1 との間にはビット線選択信号SS2 により制御
されるトランジスタQ35と、センスアンプ選択信号SA
により制御されるトランジスタQ36が接続されている。
また、ビット線BL0ZとセンスアンプSA2 のノードN
2 との間にはビット線選択信号SS2 により制御される
トランジスタQ37と、センスアンプ選択信号SB により
制御されるトランジスタQ38が接続されている。
A transistor Q35 controlled by the bit line selection signal SS 2 and a sense amplifier selection signal S A are provided between the bit line BL 0 and the node N 1 of the sense amplifier SA 2.
A transistor Q36 controlled by is connected.
In addition, the bit line BL 0Z and the node N of the sense amplifier SA 2
A transistor Q37, which is controlled by the bit line selection signal SS 2 is between 2, transistor Q38 is connected to be controlled by a sense amplifier selection signal S B.
【0031】前記トランジスタQ35とQ36の相互接続点
と電源端子31との間にはプリチャージ信号PRA1によ
り制御されるトランジスタQ39が接続されている。電源
端子31にはプリチャージ電圧VA1が供給されている。
トランジスタQ39はプリチャージ信号PRA1に応じてビ
ット線BL0 をプリチャージする。
A transistor Q39 controlled by the precharge signal PR A1 is connected between the interconnection point of the transistors Q35 and Q36 and the power supply terminal 31. The power supply terminal 31 is supplied with the precharge voltage V A1 .
The transistor Q39 precharges the bit line BL 0 according to the precharge signal PR A1 .
【0032】前記トランジスタQ37とQ38の相互接続点
と電源端子32との間にはプリチャージ信号PRB1によ
り制御されるトランジスタQ40が接続されている。電源
端子32にはプリチャージ電圧VB1が供給されている。
トランジスタQ40はプリチャージ信号PRB1に応じてビ
ット線BL0Zをプリチャージする。
A transistor Q40 controlled by the precharge signal PR B1 is connected between the interconnection point of the transistors Q37 and Q38 and the power supply terminal 32. The power supply terminal 32 is supplied with the precharge voltage V B1 .
The transistor Q40 precharges the bit line BL 0Z according to the precharge signal PR B1 .
【0033】前記トランジスタQ35とQ36の相互接続点
と電源端子33との間にはトランジスタQ41、Q42が接
続されている。電源端子33にはベリファイ電圧VrA
供給されている。トランジスタQ41のゲートは前記ノー
ドN1 に接続され、トランジスタQ42のゲートにはベリ
ファイ信号VRFYA が供給されている。
Transistors Q41 and Q42 are connected between the interconnection point of the transistors Q35 and Q36 and the power supply terminal 33. The verify voltage V rA is supplied to the power supply terminal 33. The gate of the transistor Q41 is connected to the node N1, to the gate of the transistor Q42 is supplied with a verify signal VRFY A.
【0034】また前記トランジスタQ37とQ38の相互接
続点と電源端子34との間にはトランジスタQ43、Q44
が接続されている。電源端子34にはベリファイ電圧V
rBが供給されている。トランジスタQ43のゲートは前記
ノードN2 に接続され、トランジスタQ44のゲートには
ベリファイ信号VRFYB が供給されている。
Between the interconnection point of the transistors Q37 and Q38 and the power supply terminal 34, transistors Q43 and Q44 are provided.
Are connected. The verify voltage V is applied to the power supply terminal 34.
rB is supplied. The gate of the transistor Q43 is connected to the node N2, and the verify signal VRFY B is supplied to the gate of the transistor Q44.
【0035】<読み出し動作>ここでタイミング図を用
いて読み出し動作を説明する。
<Read Operation> Now, the read operation will be described with reference to a timing chart.
【0036】図3は図6のメモリセルMC1 に書き込ま
れたデータを読み出す場合のタイミング図である。ま
ず、プリチャージ信号PRA1、PRB1がVSSからVCC
なり(時刻t0 )、ビット線BL0 がVA1(例えば1.
7V)になり、(ダミー)ビット線BL0ZがVB1(例え
ば1.5V)にプリチャージされる(時刻t1 )。
FIG. 3 is a timing chart for reading the data written in the memory cell MC 1 of FIG. First, the precharge signals PR A1 and PR B1 change from V SS to V CC (time t 0 ), and the bit line BL 0 changes to V A1 (for example, 1.
7 V), and the (dummy) bit line BL 0Z is precharged to V B1 (for example, 1.5 V) (time t 1 ).
【0037】プリチャージが終わるとPRA1、PRB1
SSとなり、ビット線BL0 、BL 0Zはフローティング
状態になる。この後、ロウデコーダから選択ゲート、制
御ゲートに所望の電圧が印加される(時刻t2 )。制御
ゲートCG1Aが0V、CG2A〜CG8AはVCC(例えば3
V)、SG2Aは3V、SG1Aは3Vとなる。
PR after prechargeA1, PRB1But
VSSAnd the bit line BL0, BL 0ZIs floating
It becomes a state. After this, the row decoder selects
A desired voltage is applied to the gate (time t2). control
Gate CG1AIs 0V, CG2A~ CG8AIs VCC(Eg 3
V), SG2AIs 3V, SG1AIs 3V.
【0038】メモリセルMC1 に書き込まれたデータが
“0”の場合は、メモリセルのしきい値電圧が正なので
セル電流は流れず、ビット線BL0 の電位は1.7Vの
ままである。データが“1”の場合は、セル電流が流れ
てビット線BL0 の電位は下がり、1.5V以下にな
る。この間(ダミー)ビット線BL0Zはプリチャージ電
位1.5Vに保たれる。
When the data written in the memory cell MC 1 is "0", the threshold voltage of the memory cell is positive, so that the cell current does not flow and the potential of the bit line BL 0 remains 1.7V. . When the data is "1", the cell current flows and the potential of the bit line BL 0 drops to 1.5 V or less. During this time, the (dummy) bit line BL 0Z is kept at the precharge potential of 1.5V.
【0039】その後、時刻t3 にΦP が3V、ΦN が0
Vとなり、CMOSフリップフロップFFが不活性化さ
れ、時刻t4 にΦE が3VになることによりSA2 のC
MOSフリップフロップFFがイコライズされてノード
N1 、N2 がVCC/2(例えば1.5V)になる。時刻
5 にSS2 、SA 、SB が3Vになり、ビット線とセ
ンスアンプが接続された後、ΦN が0Vから3V、ΦP
が3Vから0Vになり、ビット線BL0 とビット線BL
0Zの電位差が増幅される(時刻t6 )。
After that, at time t 3 , Φ P is 3 V and Φ N is 0.
V, the CMOS flip-flop FF is inactivated, and Φ E becomes 3 V at time t 4 , so that C of SA 2
The MOS flip-flop FF is equalized so that the nodes N1 and N2 become V CC / 2 (for example, 1.5 V). At time t 5 , SS 2 , S A , and S B become 3V, and after the bit line and the sense amplifier are connected, Φ N changes from 0V to 3V, Φ P
Changes from 3V to 0V, and bit line BL 0 and bit line BL
The potential difference of 0Z is amplified (time t 6 ).
【0040】つまり、メモリセルMC1 に“0”が書き
込まれていれば、SA2 のノードN1 が3V、ノードN
2 が0Vになり、メモリセルMC1 に“1”が書き込ま
れていれば、ノードN1 が0V、ノードN2 が3Vにな
る。その後、カラム選択信号CSL2 が0Vから3Vと
なると、CMOSフリップフロップにラッチされていた
データがIO、/IOに出力される(時刻t7 )。
That is, if “0” is written in the memory cell MC 1 , the node N 1 of SA 2 is 3V and the node N 1
2 is to 0V, and if "1" to the memory cell MC 1 is written, the node N1 is 0V, the node N2 becomes 3V. After that, when the column selection signal CSL 2 changes from 0V to 3V, the data latched in the CMOS flip-flop is output to IO and / IO (time t 7 ).
【0041】<書き込み動作>ここで、タイミング図を
用いて書き込み動作を説明する。図4はメモリセルMC
1 を書き込む場合のタイミング図である。メモリセルM
1 に書き込むデータは、センスアンプ回路(図2のS
2 )にラッチされている。つまり“0”書き込みの場
合にはノードN1 は0V、N2 は3V、“1”書き込み
の場合にはノードN1 は3V、N2 は0Vになる。
<Write Operation> Now, the write operation will be described with reference to a timing chart. FIG. 4 shows a memory cell MC
FIG. 6 is a timing chart when 1 is written. Memory cell M
The data written to C 1 is the sense amplifier circuit (S in FIG. 2).
Latched to A 2 ). In other words, when "0" is written, the node N1 is 0V, N2 is 3V, and when "1" is written, the node N1 is 3V and N2 is 0V.
【0042】書き込み動作に入ると、まず時刻t1 にS
1AをVSS、SG2A、CG1A〜CG 8AをVCCにする。ビ
ット線BL0 はセンスアンプ回路SA2 にラッチされた
データに応じてVCCかVSS(0V)の電位を与えられ
る。これによって、例えばメモリセルMC1 に“0”書
き込みを行う場合には、ビット線BL0 を0Vにしてメ
モリセルMC1 のチャネルを0Vにすることになる。メ
モリセルMC1 に“1”書き込みを行う場合にはビット
線BL0 をVCC(例えば3V)にしてメモリセルMC1
のチャネルをVCC−Vthに充電することになる。選択ゲ
ートSG1Aは0Vで、SG1Aをゲート電極とする選択M
OSトランジスタはオフである。
When the write operation is started, first, time t1To S
G1ATo VSS, SG2A, CG1A~ CG 8ATo VCCTo B
Line BL0Is the sense amplifier circuit SA2Latched in
V according to the dataCCOr VSSGiven a potential of (0V)
It Thereby, for example, the memory cell MC1"0" writing on
In case of imprinting, bit line BL0To 0V
Morisell MC1Will be set to 0V. Me
Morisell MC1Bit when writing "1" to
Line BL0To VCC(Eg 3V) and memory cell MC1
Channel of VCC-VthWill be charged to. Selective
SG1AIs 0V, SG1ASelect M with the gate electrode
The OS transistor is off.
【0043】メモリセルMC1 に“0”書き込みを行う
場合には、メモリセルのチャネルは0Vが保たれる。
“1”書き込みのメモリセルのチャネルはフローティン
グになる。時刻t2 に制御ゲートCG1A〜CG8AをVCC
から中間電位VM (10V程度)にする。そうすると、
“1”書き込みを行うメモリセルMC1 のチャネルはフ
ローティング状態なので、制御ゲート・チャネル間の容
量結合によって、VCC−Vthから中間電位(10V程
度)に上昇する。“0”書き込みを行うメモリセルMC
1 のチャネルはビット線が0Vなので0Vである。
When "0" is written in the memory cell MC 1 , the channel of the memory cell is kept at 0V.
The channel of the memory cell in which "1" is written becomes floating. At time t 2 , the control gates CG 1A to CG 8A are set to V CC.
To an intermediate potential V M (about 10 V). Then,
Since the channel of the memory cell MC 1 in which "1" is written is in a floating state, V CC -V th rises to an intermediate potential (about 10 V) due to capacitive coupling between the control gate and the channel. Memory cell MC for writing "0"
The channel of 1 is 0V because the bit line is 0V.
【0044】“1”書き込みを行うメモリセルのチャネ
ルがVCC−Vthから中間電位に昇圧した後に、時刻t3
に制御ゲートCG1Aを中間電位VM から書き込み電圧V
PP(20V)に昇圧する。そうすると、“1”書き込み
を行うメモリセルMC1 のチャネルは中間電位(10V
程度)、制御ゲートCG1AはVPP(20V程度)なの
で、これらのメモリセルは書き込まれないが、“0”書
き込みを行うメモリセルMC1 のチャネルは0V、制御
ゲートはVPP(20V程度)なので、基板から浮遊ゲー
トに電子が注入されて“0”書き込みが行われる。書き
込み終了後、制御ゲート、選択ゲート、ビット線が順次
放電されて書き込み動作は終了する。
At the time t 3 after the channel of the memory cell in which "1" is written is boosted from V CC -V th to the intermediate potential.
The control voltage CG 1A from the intermediate potential V M to the write voltage V
Boost to PP (20V). Then, the channel of the memory cell MC 1 in which "1" is written has an intermediate potential (10 V).
However, since the control gate CG 1A is V PP (about 20 V), these memory cells are not written, but the channel of the memory cell MC 1 in which “0” is written is 0 V, and the control gate is V PP (about 20 V). Therefore, electrons are injected from the substrate to the floating gate and "0" writing is performed. After the writing is completed, the control gate, the selection gate, and the bit line are sequentially discharged to complete the writing operation.
【0045】書き込み終了後は、書き込みが十分に行わ
れたかを調べる書き込みベリファイ動作が行われる。
After the writing is completed, a write verify operation for checking whether or not the writing is sufficiently performed is performed.
【0046】図5に書き込みベリファイ動作のタイミン
グ図を示す。まず、プリチャージ信号PRA1、PRB1
SSからVCCになり(時刻t4 )、ビット線BL0 がV
A1(例えば1.7V)になり、(ダミー)ビット線BL
0ZがVB1(例えば1.5V)にプリチャージされる(時
刻t5 )。
FIG. 5 shows a timing chart of the write verify operation. First, the precharge signals PR A1 and PR B1 are changed from V SS to V CC (time t 4 ), and the bit line BL 0 is V
A1 (for example 1.7V), and (dummy) bit line BL
0Z is precharged to V B1 (for example, 1.5 V) (time t 5 ).
【0047】プリチャージが終わるとPRA1、PRB1
SSとなり、ビット線BL0 、BL 0Zはフローティング
状態になる。この後、ロウデコーダから選択ゲート、制
御ゲートに所望の電圧が印加される(時刻t6 )。制御
ゲートCG1Aが0V、CG2A〜CG8AはVCC(例えば3
V)、SG2Aは3V、SG1Aは3Vとなる。メモリセル
MC1 に書き込まれたデータが“0”の場合は、メモリ
セルのしきい値電圧が正なのでセル電流は流れず、ビッ
ト線BL0 の電位は1.7Vのままである。データが
“1”の場合は、セル電流が流れてビット線BL0 の電
位は下がり、1.5V以下になる。
PR after prechargeA1, PRB1But
VSSAnd the bit line BL0, BL 0ZIs floating
It becomes a state. After this, the row decoder selects
A desired voltage is applied to the gate (time t6). control
Gate CG1AIs 0V, CG2A~ CG8AIs VCC(Eg 3
V), SG2AIs 3V, SG1AIs 3V. Memory cell
MC1If the data written to is 0, the
Since the cell threshold voltage is positive, no cell current flows,
Line BL0Potential remains at 1.7V. The data is
In the case of "1", the cell current flows and the bit line BL0Electric power
The rank goes down to less than 1.5V.
【0048】ビット線放電後、ベリファイ信号VRFY
A が3Vになり(時刻t7 )、メモリセルMC1 に書き
込まれるデータが“1”の場合には、ビット線BL
0 は、3V近くに充電される。ここで、ベリファイ信号
によって行われる充電の電圧レベルはビット線BL0Z
プリチャージ電圧1.5V以上であればよい。この間
(ダミー)ビット線BL0Zはプリチャージ電位1.5V
に保たれる。
After bit line discharge, verify signal VRFY
When A becomes 3V (time t 7 ) and the data written in the memory cell MC 1 is “1”, the bit line BL
0 is charged near 3V. Here, the voltage level of the charging performed by the verify signal may be 1.5 V or more of the precharge voltage of the bit line BL 0Z . During this time, the (dummy) bit line BL 0Z has a precharge potential of 1.5V.
Kept in.
【0049】その後、時刻t8 にΦP が3V、ΦN が0
Vとなり、CMOSフリップフロップFFが不活性化さ
れ、時刻t9 にΦE が3VになることによりSA2 のC
MOSフリップフロップFFがイコライズされてノード
N1 、N2 がVCC/2(例えば1.5V)になる。時刻
10にSS2 、SA 、SB が3Vになり、ビット線とセ
ンスアンプが接続された後、ΦN が0Vから3V、ΦP
が3Vから0Vになりビット線BL0 とビット線BL0Z
の電位差が増幅され、再書き込みのデータがセンスアン
プにラッチされる(時刻t11)。
After that, at time t 8 , Φ P is 3 V and Φ N is 0.
V, the CMOS flip-flop FF is inactivated, and Φ E becomes 3 V at time t 9 , so that C of SA 2
The MOS flip-flop FF is equalized so that the nodes N1 and N2 become V CC / 2 (for example, 1.5 V). At time t 10 , SS 2 , S A and S B become 3V, and after the bit line and the sense amplifier are connected, Φ N changes from 0V to 3V, Φ P
Changes from 3V to 0V, and bit line BL 0 and bit line BL 0Z
The potential difference is amplified and the rewritten data is latched by the sense amplifier (time t 11 ).
【0050】図6にサブセルアレイAの回路構成を示
す。サブセルアレイAを構成する各ブロックのワード線
をCG1A〜CG8Aと表示している。図6では説明の便宜
上ブロック1Aについてワード線に符号を与えている。
各ワード線に接続された制御ゲートを有するメモリセル
の集合が1ページに相当し、それぞれ前記ワード線の符
号と重複して(ページ1A)〜(ページ8A)と付記さ
れている。
FIG. 6 shows a circuit configuration of the sub cell array A. The word lines of each block forming the sub cell array A are shown as CG 1A to CG 8A . In FIG. 6, for the sake of convenience of explanation, reference numerals are given to the word lines in the block 1A.
A set of memory cells each having a control gate connected to each word line corresponds to one page, and each page is described as (Page 1A) to (Page 8A) overlapping with the code of the word line.
【0051】サブセルアレイAは同様に8つのページか
らなるブロック0A 、1A 、2A …から構成され、サブ
セルアレイB、C、Dの回路構成は、図6において単に
図に記載された符号中のAをB、C、Dに置き換えたも
のに相当する。
The sub-cell array A is also composed of blocks 0 A , 1 A , 2 A , etc., each consisting of eight pages, and the circuit configuration of the sub-cell arrays B, C, D is simply shown in FIG. It corresponds to the case where A in the inside is replaced with B, C, and D.
【0052】図1のサブセルアレイはそれぞれ256バ
イト個のカラムから構成される。すなわち、1サブセル
アレイ当りのビット線の数(カラム数)は、256×
(8本)となる。第1の実施の形態においては次に示す
ように、書き込み、読み出しに際して、同時に選択され
るメモリセルページの数を可変にすることができる。
The sub-cell array shown in FIG. 1 is composed of 256-byte columns. That is, the number of bit lines (number of columns) per sub cell array is 256 ×
(8). In the first embodiment, as described below, the number of memory cell pages simultaneously selected can be made variable during writing and reading.
【0053】例えば1つのサブセルアレイAに含まれる
メモリセルページ1A を同時に選択する場合には、図1
に示すように読み出し、書き込みのページサイズは25
6バイトである。一方サブセルアレイA、Bに含まれる
メモリセルページ1A 、1Bを同時に選択し、サブセル
アレイC、Dに含まれるメモリセルページ1C 、1D
同時に選択する場合には、読み出し、書き込みのページ
サイズは512バイトである。
For example, when simultaneously selecting the memory cell pages 1 A included in one sub cell array A, FIG.
The read and write page sizes are 25 as shown in
It is 6 bytes. On the other hand, when the memory cell pages 1 A and 1 B included in the sub cell arrays A and B are selected at the same time and the memory cell pages 1 C and 1 D included in the sub cell arrays C and D are selected at the same time, read and write operations are performed. The page size is 512 bytes.
【0054】このほかサブセルアレイA、B、Cに含ま
れるメモリセルページ1A 、1B 、1C を同時に選択し
てページサイズを768バイトにすることもできるし、
サブセルアレイA、B、C、Dに含まれるメモリセルペ
ージ1A 、1B 、1C 、1Dを同時に選択して、ページ
サイズを1024バイトにすることもできる。
Besides, the memory cell pages 1 A , 1 B and 1 C included in the sub cell arrays A, B and C can be simultaneously selected to make the page size 768 bytes.
The memory cell pages 1 A , 1 B , 1 C and 1 D included in the sub cell arrays A, B, C and D can be simultaneously selected to make the page size 1024 bytes.
【0055】書き込み、読み出しに際して、上記のよう
に2つのサブセルアレイを同時に活性化するとき、消去
は1つのサブセルアレイごとに行っても良いし、2つの
サブセルアレイで同時に行っても良い。
In writing and reading, when two sub cell arrays are simultaneously activated as described above, erasing may be performed for each sub cell array or may be performed for two sub cell arrays at the same time.
【0056】すなわち、サブセルアレイに分割されたメ
モリセルアレイを用いて、上記のように書き込み、読み
出しに際して、同時に複数のサブセルアレイに属するメ
モリセルページを選択することにより、メモリセルペー
ジの数を可変にすることができる。このとき、同時に選
択されるメモリセルページがそれぞれ異なるワード線を
有することに特徴があり、前記ワード線により、同時に
選択されるメモリセルページを設定することができる。
That is, by using a memory cell array divided into sub cell arrays, the number of memory cell pages can be changed by simultaneously selecting memory cell pages belonging to a plurality of sub cell arrays at the time of writing and reading as described above. can do. At this time, the simultaneously selected memory cell pages have different word lines, and the simultaneously selected memory cell pages can be set by the word lines.
【0057】第1の実施の形態におけるデータの書き込
み、読み出し、及び消去の過程をさらに詳細に説明す
る。図1に示すように、ページサイズが256バイトの
場合の書き込み、読み出し、消去の様子を図7、図8、
図9に示した。図7、図8でのA0 、A1 、…、A255
はそれぞれ1バイトのデータを表している。
The processes of writing, reading and erasing data in the first embodiment will be described in more detail. As shown in FIG. 1, the states of writing, reading, and erasing when the page size is 256 bytes are shown in FIGS.
It is shown in FIG. A 0 , A 1 , ..., A 255 in FIGS.
Each represent 1-byte data.
【0058】本第1の実施の形態では、チップ外部との
データ入出力線(I/Oバス)は8本で構成される。図
7等では簡単のため1本の線で示されている。
In the first embodiment, eight data input / output lines (I / O buses) with the outside of the chip are formed. In FIG. 7 etc., it is shown by one line for simplicity.
【0059】書き込みは図6、図7に示すように行う。
先頭アドレスから256バイト(A 0 、A1 、…、A
254 、A255 )のデータが、例えばサブセルアレイA内
のCG 1Aが選択するメモリセル(ページ1A)に書き込
まれたとすると、次の256バイトはCG2Aが選択する
メモリセル(ページ2A)に、次の256バイトはCG
3Aが選択するメモリセル(ページ3A)に、次の256
バイトはCG4Aが選択するメモリセル(ページ4A)に
書き込まれるというように、図7の矢印に示すように、
サブセルアレイA内のメモリセルに書き込まれる。
Writing is performed as shown in FIGS. 6 and 7.
256 bytes (A 0, A1, ..., A
254, A255) Data is, for example, in the sub cell array A
CG 1AWrite to memory cell selected by (page 1A)
If it happens, the next 256 bytes are CG2ATo choose
The next 256 bytes in the memory cell (page 2A) are CG
3AThe memory cell (page 3A) selected by
Byte is CG4AMemory cell (page 4A) selected by
As shown by the arrow in FIG. 7,
It is written in the memory cell in the sub cell array A.
【0060】読み出しは図6、図8に示すように行う。
すなわち図6に示すサブセルアレイA内の、CG1Aが選
択するメモリセル(ページ1A)が読み出されたとする
と、次はCG2Aが選択するメモリセル(ページ2A)が
読み出され、次はCG3Aが選択するメモリセル(ページ
3A)が読み出され、次はCG4Aが選択するメモリセル
(ページ4A)が読み出されるというように、サブセル
アレイA内のメモリセルから図8の矢印に示すように読
み出される。
Reading is performed as shown in FIGS.
That is, if the memory cell (page 1A) selected by CG 1A in the sub cell array A shown in FIG. 6 is read, the memory cell selected by CG 2A (page 2A) is read next, and the CG is next read. The memory cell selected by 3A (page 3A) is read, the memory cell selected by CG 4A (page 4A) is read next, and so on from the memory cell in the sub-cell array A as shown by the arrow in FIG. Read out.
【0061】ここにデータの書き込み、読み出しは、サ
ブセルアレイAに属するデータ回路SAA (図1参照)
を介して行っても良いし、外部と直接行っても良い。消
去は図9の破線で示すように、各サブアレイの各ブロッ
ク単位に行ってもよいし、複数のサブアレイ内のブロッ
クで同時に行ってもよい。
Data writing and reading are performed here by the data circuit SA A belonging to the sub cell array A (see FIG. 1).
It may be done via the Internet or directly with the outside. Erasing may be performed in each block unit of each sub-array as shown by the broken line in FIG. 9, or may be performed simultaneously in blocks in a plurality of sub-arrays.
【0062】ページサイズが1024バイトの場合の書
き込み、読み出し、消去の過程を図10、図11、図1
2に示した。図10、図11のA0 、A1 、…、A1023
はそれぞれ1バイトのデータを表している。チップ外部
とのデータ入出力線(I/Oバス)は8本である。ペー
ジサイズが1024バイトの場合には、サブセルアレイ
A、サブセルアレイB、サブセルアレイC、サブセルア
レイDが同時に選択される。
The writing, reading and erasing processes when the page size is 1024 bytes are shown in FIGS.
Shown in 2. A 0 , A 1 , ..., A 1023 in FIGS.
Each represent 1-byte data. There are eight data input / output lines (I / O bus) with the outside of the chip. When the page size is 1024 bytes, the sub cell array A, the sub cell array B, the sub cell array C, and the sub cell array D are simultaneously selected.
【0063】書き込みは図10に示すように行う。先頭
アドレスから256バイト(A0 、A1 、…、A255
のデータをサブアレイA内のデータ回路SAA (図1参
照)に、次の256バイトをデータ回路SAB に、次の
256バイトをデータ回路SAC に、次の256バイト
をデータ回路SAD に蓄える。そして前記データ回路の
データを基に、CG1Aが選択するメモリセル(ページ1
A)、CG1Bが選択するメモリセル(ページ1B)、C
1Cが選択するメモリセル(ページ1C)、CG1Dが選
択するメモリセル(ページ1D)に同時に書き込みを行
う。従って、ページサイズが256バイトの場合に比べ
て、書き込み動作が約4倍高速化される。
Writing is performed as shown in FIG. 256 bytes from the start address (A 0 , A 1 , ..., A 255 )
To the data circuit SA A (see FIG. 1) in the sub-array A, the next 256 bytes to the data circuit SA B , the next 256 bytes to the data circuit SA C , and the next 256 bytes to the data circuit SA D. store. Then, based on the data of the data circuit, the memory cell selected by CG 1A (page 1
A), memory cells selected by CG 1B (page 1B), C
Writing is simultaneously performed to the memory cell selected by G 1C (page 1C) and the memory cell selected by CG 1D (page 1D). Therefore, the write operation is about 4 times faster than the case where the page size is 256 bytes.
【0064】次に図11、図13を用いて読み出し動作
を説明する。図13(a)に示すように、ページサイズ
が256バイトの場合には、各ページのシリアルリード
の前に必ずランダムリードが必要である。従って102
4バイトのデータを読み出す場合には、4回のランダム
リードと4回のシリアルリードが必要となる。
Next, the read operation will be described with reference to FIGS. 11 and 13. As shown in FIG. 13A, when the page size is 256 bytes, random read is always necessary before serial read of each page. Therefore 102
When reading 4-byte data, four random reads and four serial reads are required.
【0065】一方、ページサイズが1024バイトの場
合には、CG1A、CG1B、CG1C、CG1Dを同時に選択
するので、ランダムリードは1回だけでよい。つまり1
回ランダムリードした後は、間断なくページ1A、1
B、1C、1Dのデータを外部に出力することができ
る。このため、読み出しの場合もページサイズを大きく
した方が読み出し動作が高速化される。この時前記ペー
ジ1A、1B、1C、1Dの書き込み、読み出し動作
は、データ回路を介することなく外部と直接、同時に行
うこともできる。
On the other hand, when the page size is 1024 bytes, CG 1A , CG 1B , CG 1C , and CG 1D are selected at the same time, so random read only needs to be performed once. That is 1
After random reading, page 1A, 1 without interruption
B, 1C, and 1D data can be output to the outside. Therefore, even in the case of reading, the read operation is speeded up by increasing the page size. At this time, the write and read operations of the pages 1A, 1B, 1C, and 1D can be performed simultaneously with the outside directly without passing through the data circuit.
【0066】次に図12を用いて消去の動作を説明す
る。1024バイト単位のデータを消去する場合には、
ページ1A、ページ1B、ページ1C、ページ1Dを同
時に消去する。すなわち、ブロック1A、ブロック1
B、ブロック1C、ブロック1Dを同時に消去するの
で、ページサイズが256バイトの場合に比べて同時に
消去されるメモリセルの数は4倍になる。
Next, the erase operation will be described with reference to FIG. When deleting data in 1024-byte units,
Page 1A, page 1B, page 1C, page 1D are erased simultaneously. That is, block 1A, block 1
Since B, block 1C, and block 1D are erased at the same time, the number of memory cells erased at the same time is four times that in the case where the page size is 256 bytes.
【0067】以上ページサイズが256バイトと102
4バイトとの場合について書き込み、読み出し及び消去
の動作を説明したが、同時に活性化するサブセルアレイ
を2個にしてページサイズを2倍にしてもよいし、3個
のサブセルアレイを同時に活性化するようにしてページ
サイズを3倍にしてもよい。
The page size is 256 bytes and 102
Although the write, read, and erase operations have been described for the case of 4 bytes, the page size may be doubled by making two sub cell arrays activated at the same time, or three sub cell arrays are activated at the same time. In this way, the page size may be tripled.
【0068】また、図7に示すように、1024バイト
の大きさのデータが全てサブセルアレイAに含まれるブ
ロック1A内に書き込まれる場合には、図9に示すよう
に、ブロック1Aのみを消去すればよく、消去単位は2
56バイト×8(CG1A〜CG8A)と小さくすることが
できる。このようにページサイズを256バイトと小さ
くすれば、同時に消去するメモリセルの数を小さくする
ことができる。
Further, as shown in FIG. 7, when all the data of 1024 bytes is written in the block 1A included in the sub cell array A, only the block 1A is erased as shown in FIG. Good, erase unit is 2
The size can be reduced to 56 bytes × 8 (CG 1A to CG 8A ). By reducing the page size to 256 bytes, the number of memory cells to be erased at the same time can be reduced.
【0069】すなわち、ページサイズを大きくした方が
書き込み、読み出しが高速化される反面、同時に消去す
るメモリセルの数が増加する。従って、1つのデータの
容量が小さい(例えば256バイト以下)用途では、ペ
ージサイズを小さくすることにより消去単位を小さくし
た方がよい。1つのデータの容量が大きい(例えば10
Kバイト)用途では、ページサイズを大きくすることに
より書き込み、読み出しを高速化する方が有利である。
That is, when the page size is increased, writing and reading are speeded up, but the number of memory cells to be erased simultaneously increases. Therefore, in an application where the capacity of one data is small (for example, 256 bytes or less), it is better to reduce the erase unit by reducing the page size. The volume of one data is large (for example, 10
For use in Kbytes, it is advantageous to increase the page size to speed up writing and reading.
【0070】次に第2の実施の形態として、書き込み、
読み出しのページサイズを可変にする制御方式について
説明する。
Next, as a second embodiment, writing,
A control method for varying the read page size will be described.
【0071】例えば第1のモードでは、図1のサブセル
アレイA内のページ1Aが選択され、第2のモードで
は、サブセルアレイA及びB内のページ1A、1Bが選
択され、第3のモードでは、サブセルアレイA、B、及
びC内のページ1A、1B、1Cが選択され、第4のモ
ードではサブセルアレイA、B、C、D内のページ1
A、1B、1C、1Dが選択されるようにすれば、前記
第1〜第4のモードを選択することにより、256バイ
ト、512バイト、768バイト、1024バイトのデ
ータを同時に書き込み、読み出しすることができる。
For example, in the first mode, page 1A in sub cell array A in FIG. 1 is selected, in the second mode, pages 1A and 1B in sub cell arrays A and B are selected, and in the third mode. , Pages 1A, 1B, and 1C in the sub cell arrays A, B, and C are selected, and in the fourth mode, page 1 in the sub cell arrays A, B, C, and D is selected.
If A, 1B, 1C, and 1D are selected, 256 bytes, 512 bytes, 768 bytes, and 1024 bytes of data can be simultaneously written and read by selecting the first to fourth modes. You can
【0072】前記ページサイズはフラッシュメモリの外
部から、コマンドにより制御するようにしてもよい。コ
マンドによる制御が可能であれば、フラッシュメモリの
ユーザは、用途に応じてページサイズを自由に変えるこ
とができる。
The page size may be controlled by a command from outside the flash memory. If control by commands is possible, the user of the flash memory can freely change the page size according to the application.
【0073】また1チップ上でページサイズの異なるも
のが、メモリセルアレイ内に同時に存在してもよい。例
えば図14に示すように、書き込みデータが256バイ
ト以下(図14のデータ1)の場合には、ページサイズ
を256バイトとしてページ1A(CG1A)に書き込
み、書き込みデータが例えば768バイトの場合(図1
4のデータ2)には、ページサイズを768バイトとし
てページ1B(CG1B)、ページ1C(CG1C)、ペー
ジ1D(CG1D)に書き込んでもよい。
Further, pages having different page sizes on one chip may simultaneously exist in the memory cell array. For example, as shown in FIG. 14, when the write data is 256 bytes or less (data 1 in FIG. 14), the page size is written to page 1A (CG 1A ) as 256 bytes, and the write data is, for example, 768 bytes ( Figure 1
The data 2) of 4 may be written in page 1B (CG 1B ), page 1C (CG 1C ), and page 1D (CG 1D ) with a page size of 768 bytes.
【0074】また図15のように、256バイト以下の
データ(図15のデータ3)をページサイズ256バイ
トとしてページ1A(CG1A)に書き込んだ後に、例え
ば1024バイトのデータ(図15のデータ4)を、ペ
ージサイズ1024バイトとしてページ1B(C
1B)、ページ1C(CG1C)、ページ1D(C
1D)、ページ2A(図6のCG2A)に書き込んでもよ
い。
Further, as shown in FIG. 15, after writing data of 256 bytes or less (data 3 of FIG. 15) to page 1A (CG 1A ) with a page size of 256 bytes, for example, data of 1024 bytes (data 4 of FIG. 15). ) As the page size of 1024 bytes and page 1B (C
G 1B ), page 1C (CG 1C ), page 1D (C
G 1D ) and page 2A (CG 2A in FIG. 6) may be written.
【0075】ページの変え方、書き込み方法には様々な
形態がある。また、チップの出荷時にページサイズを固
定してもよい。ページサイズを変化するには、アドレス
の設定方法を変更すればよい。アドレスの変更はチップ
内のアドレスデコーダ回路の一部に設けたヒューズを切
断するか、または金属配線(Alなど)のパターンを変
更する等により、容易に実施することができる。
There are various forms of changing pages and writing methods. Also, the page size may be fixed when the chip is shipped. The page size can be changed by changing the address setting method. The address can be easily changed by cutting the fuse provided in a part of the address decoder circuit in the chip or changing the pattern of the metal wiring (Al or the like).
【0076】従って、例えばページサイズがそれぞれ2
56バイト、512バイト、768バイト、1024バ
イトのものを全て同様に設計し、チップ出荷前にチップ
内のヒューズを切るか、金属配線のパターンのみを変え
ることにより、異なるページサイズのチップを作るよう
にしてもよい。この場合半導体記憶装置の設計はページ
サイズにかかわらず同一であるから、種々のページサイ
ズのチップを設計する場合に比べて大幅なコスト低減を
図ることができる。
Therefore, for example, each page size is 2
56 bytes, 512 bytes, 768 bytes, and 1024 bytes are all designed in the same way, and fuses in the chip are cut off before the chip is shipped, or only the metal wiring pattern is changed to make chips with different page sizes. You may In this case, the design of the semiconductor memory device is the same regardless of the page size, so that the cost can be significantly reduced as compared with the case of designing chips of various page sizes.
【0077】次に本発明の第3の実施の形態として、デ
ータ回路を介してサブセルアレイにデータを書き込む際
の、書き込み動作の高速化について説明する。書き込み
動作において、1つのサブセルアレイのデータ回路に書
き込みデータが入力されたら、直ちに前記サブセルアレ
イへのデータ書き込みを行ってもよい。
Next, as a third embodiment of the present invention, a description will be given of speeding up of the write operation when writing data to the sub cell array via the data circuit. In the write operation, as soon as the write data is input to the data circuit of one sub cell array, the data may be written to the sub cell array.
【0078】すなわち図10に示すようにデータを書き
込む場合には、まず図1に示すサブセルアレイAのデー
タ回路SAA にページ1Aの書き込みデータを入力す
る。データ回路SAA へのデータ入力が終了すると、次
にサブセルアレイBのデータ回路SAB にページ1Bの
書き込みデータを入力するが、その間にサブセルアレイ
Aにおいて、データ回路SAA からページ1Aへのデー
タの書き込み動作を始めてもよい。
That is, when writing data as shown in FIG. 10, first, write data of page 1A is input to the data circuit SA A of the sub cell array A shown in FIG. When the data input to the data circuit SA A is completed, the write data of the page 1B is next input to the data circuit SA B of the sub cell array B, while the data from the data circuit SA A to the page 1A of the sub cell array A is input. The writing operation may be started.
【0079】同様に、サブセルアレイBのページ1Bへ
の書き込みデータのSAB への入力を終了すると、次に
サブセルアレイCのデータ回路SAC にページ1Cへの
書き込みデータを入力するのと同時に、サブセルアレイ
Bのページ1Bへの書き込みを行ってもよい。
Similarly, when the input of the write data to the page 1B of the sub cell array B to the SA B is completed, the write data to the page 1C is input to the data circuit SA C of the sub cell array C at the same time. Writing to page 1B of sub cell array B may be performed.
【0080】サブセルアレイCの書き込みデータのSA
C への入力を終了すると、サブセルアレイDのページ1
Dへの書き込みデータのSAD への入力と同時に、サブ
セルアレイCのページ1Cの書き込みを行ってもよい。
サブセルアレイDのページ1Dの書き込みデータのSA
D への入力が終了した時に、他のサブセルアレイの書き
込み、例えばサブセルアレイAのページ1Aの書き込み
が終了していれば、サブセルアレイAのデータ回路SA
A に書き込みデータを入力してサブセルアレイAの次の
ページ(ページ2A)の書き込みを行っても良い。
SA of write data of sub cell array C
When the input to C is completed, page 1 of sub cell array D
At the same time when the write data to D is input to SA D , page 1C of the sub cell array C may be written.
SA of write data of page 1D of sub cell array D
When the input to D is completed, if writing to another sub cell array, for example, page 1A of the sub cell array A is completed, the data circuit SA of the sub cell array A is written.
The write data may be input to A to write the next page (page 2A) of the sub cell array A.
【0081】このようにデータ回路に書き込みデータを
入力した後、他のデータ回路に書き込みデータを入力す
る間に、すでに書き込みデータをデータ回路に入力した
カラムでは書き込みを行うことにより、書き込みを高速
化することができる。
Thus, after the write data is input to the data circuit, while the write data is input to the other data circuit, writing is performed in the column in which the write data has already been input to the data circuit, thereby speeding up the writing. can do.
【0082】次に図16に基づき本発明の第4の実施の
形態を説明する。
Next, a fourth embodiment of the present invention will be described with reference to FIG.
【0083】前記ページサイズの変更は、アドレスを変
更することにより容易に行うことができる。以下、アド
レス選択回路の回路構成について説明する。メモリセル
アレイの構成は図1に示す通りであり、4つのサブセル
アレイに分割されている。サブセルアレイA内のカラム
アドレス、ロウアドレス(ページアドレス)を図16に
示す。
The page size can be easily changed by changing the address. The circuit configuration of the address selection circuit will be described below. The structure of the memory cell array is as shown in FIG. 1 and is divided into four sub cell arrays. FIG. 16 shows column addresses and row addresses (page addresses) in the sub cell array A.
【0084】ビット線を選択するカラムアドレスは、サ
ブセルアレイAではC0 からC255、サブセルアレイB
ではC256 からC511 、サブセルアレイCではC512
らC 767 、サブセルアレイDではC768 からC1023であ
る。サブセルアレイB、C、Dのページアドレス(ロウ
アドレス)は、図16のページアドレスを示す符号にお
いて、単にサフィックスAをB、C、Dに置き換えたも
のである。外部との入出力線(I/O線)は8本(I/
0 からI/O7 まで)あるので、1つのカラムアドレ
スにより、それぞれのI/O線に対応する8カラム(8
本のビット線)が同時に選択される。
The column address for selecting the bit line is
C in the bus array A0To C255, Sub cell array B
Then C256To C511, In the sub cell array C512Or
Et C 767, C in the sub cell array D768To C1023And
It Page address of the sub-cell arrays B, C, D (row
Address) is the same as the page address in FIG.
I just replaced suffix A with B, C, D
Of. Eight I / O lines (I / O lines) with the outside
O0From I / O7There is one column address.
Depending on the column, 8 columns (8
Book bit lines) are simultaneously selected.
【0085】このように各I/Oごとに、カラム(ビッ
ト線)が異なるカラムアドレスが割り当てられているの
で、任意のカラムを選択することができる。従って、ペ
ージサイズが256バイトの場合には、サブセルアレイ
BのカラムアドレスC256 からC511 のデータ回路に書
き込みデータを順に入力した後に、書き込みを行えばよ
い。ページサイズが1024バイトの場合には、カラム
アドレスC0 からC10 24のデータ回路に書き込みデータ
を順に入力した後に、書き込みを行えばよい。
As described above, since column addresses for different columns (bit lines) are assigned to each I / O, any column can be selected. Therefore, when the page size is 256 bytes, write data may be input after the write data is sequentially input to the data circuits of the column addresses C 256 to C 511 of the sub cell array B. When the page size is 1024 bytes, writing may be performed after the write data is sequentially input to the data circuits of the column addresses C 0 to C 10 24 .
【0086】この書き込みデータの入力は、シリアル読
み出しの逆のように行えば良い。すなわち、カラムアド
レスをカウンタ等により順々に選択し、チップ外部から
書き込みデータをデータ回路に入力する。シリアルに書
き込みデータを入力する動作は、 Y.Iwata et al.: IEE
E J.Solid-state Circuits, vol.30,no.11, p.1157 Nov
ember 1995に詳細な説明がある。
The write data may be input in the reverse order of the serial read. That is, column addresses are sequentially selected by a counter or the like, and write data is input to the data circuit from outside the chip. The operation of inputting write data in serial is Y.Iwata et al .: IEE
E J. Solid-state Circuits, vol.30, no.11, p.1157 Nov
ember 1995 has a detailed explanation.
【0087】各サブセルアレイは512ブロックで構成
され、1ブロックは16ページ(16本の制御ゲート)
で構成される。ロウアドレス(図16のページアドレ
ス)は各サブセルアレイ内の制御ゲートを指定し、サブ
セルアレイAではP0AからP81 91A 、サブセルアレイB
ではP0BからP8191B 、サブセルアレイCではP0Cから
8191C 、サブセルアレイDではP0DからP8191D とな
っている。
Each sub cell array is composed of 512 blocks, and one block has 16 pages (16 control gates).
Composed of. The row address (page address in FIG. 16) designates the control gate in each sub cell array, and in sub cell array A, P 0A to P 81 91A , sub cell array B
, P 0B to P 8191B , P 0C to P 8191C in the sub cell array C, and P 0D to P 8191D in the sub cell array D.
【0088】ページサイズが256バイトの場合には、
例えばサブセルアレイCのP4000Cを選択する。ページ
サイズが512バイトの場合には、サブセルアレイA、
B内の例えばP5000A 、P5000B を選択する。ページサ
イズが1024バイトの場合にはサブセルアレイA、
B、C、Dの例えばP2000A 、P2000B 、P2000C 、P
2000D を選択する。
When the page size is 256 bytes,
For example, P of the sub cell array C4000CSelect. page
If the size is 512 bytes, the sub cell array A,
For example, in P5000A, P5000BSelect. Page service
If the size is 1024 bytes, the sub cell array A,
For example, P of B, C, D2000A, P2000B, P2000C, P
2000DSelect.
【0089】図17、図18が選択ゲート、制御ゲート
を選択するロウ(ページ)選択回路の一例である。図1
8は、1ビット当り2カラムのメモリセルを接続する例
(特願平6-218031参照)であるが、ロウ選択回路は、メ
モリセルアレイの構成やメモリセルの種類によらずほぼ
同様である。ここではロウ選択回路の内、前記例と異な
る回路構成部分に限って詳細に説明する。
17 and 18 show an example of a row (page) selection circuit for selecting the selection gate and the control gate. Figure 1
Although 8 is an example in which memory cells of 2 columns are connected per bit (see Japanese Patent Application No. 6-218031), the row selection circuit is almost the same regardless of the configuration of the memory cell array and the type of memory cell. Here, of the row selection circuit, only the circuit components different from the above example will be described in detail.
【0090】図17に示すように、外部アドレスAd0
らAd12 で各サブセルアレイ内のロウアドレスを選択す
る。すなわち、Ad0からAd12 を用いてPnx(nは0、
1、2、…、8189、8190、8191、ここでx
はA、B、C、D)を選択する。Ad0、Ad1、Ad2、A
d3は、各ブロック内のNANDセルの共通制御ゲートC
1 からCG16のいずれかを選択する。Ad4〜Ad12
各サブセルアレイ内のブロック0からブロック511を
選択する。
As shown in FIG. 17, the row address in each sub cell array is selected by the external addresses A d0 to A d12 . That is, using A d0 to A d12 , P nx (n is 0,
1, 2, ..., 8189, 8190, 8191, where x
Selects A, B, C, D). A d0 , A d1 , A d2 , A
d3 is a common control gate C of the NAND cells in each block
Select one of G 1 to CG 16 . A d4 to A d12 select blocks 0 to 511 in each sub cell array.
【0091】図17のロウプリデコーダでは、入力した
前記外部アドレスによりTo 、Sp 、Uq を選択する。
In the row predecoder of FIG. 17, T o , S p and U q are selected according to the input external address.
【0092】図18はブロックアドレスデコーダ1と、
アドレスデコーダの出力を受けて、ロウデコーダのトラ
ンスファゲート(例えばQh21 、Qh22 、Qh25 )のゲ
ートに所望の電圧を印加するトランスファーゲートバイ
アス回路2と、NANDセルからなるブロック3と、制
御ゲート電圧(VCG1 〜VCG6 )、選択ゲート電圧
(VSGD1,2 、VSGS1,2 )を制御ゲート(CG1
〜CG16)、選択ゲート(SGD1,2 、SGS1,2 )に
転送するトランスファゲート回路4とから構成される。
FIG. 18 shows a block address decoder 1.
A transfer gate bias circuit 2 which receives an output from the address decoder and applies a desired voltage to the gates of transfer gates (eg, Qh21, Qh22, Qh25) of the row decoder, a block 3 composed of NAND cells, and a control gate voltage (VCG). 1 to VCG 6 ), select gate voltage (VSGD 1,2 , VSGS 1,2 ) control gate (CG 1
To CG 16 ) and a transfer gate circuit 4 for transferring to selection gates (SGD 1,2 , SGS 1,2 ).
【0093】図18において、ブロックアドレスデコー
ダ1はpチャネルトランジスタQp1〜Qp4、Qp30 、n
チャネルトランジスタQn1〜Qn3、Qn30 ヒューズF、
インバータI1 、I2 、NORゲートG1 、G2 から構
成される。各サブセルアレイはSBx (xはA、B、
C、Dのいずれか)とQp30 、Qn30 によって選択され
る。すなわち、サブセルアレイA、B、C、D内のブロ
ックアドレスデコーダにはそれぞれサブセルアレイ選択
信号SBA 、SBB 、SBC 、SBD が入力される。S
x が“L”のサブセルアレイはTo 、Sp 、Uq にか
かわらず、ブロック選択信号RDENBBが“L”の時
にブロックアドレスデコーダの出力N1 は“L”となり
非選択状態となる。
In FIG. 18, the block address decoder 1 includes p-channel transistors Qp1 to Qp4, Qp30, n.
Channel transistors Qn1 to Qn3, Qn30 Fuse F,
It is composed of inverters I 1 and I 2 and NOR gates G 1 and G 2 . Each sub cell array has SB x (x is A, B,
C or D) and Qp30 and Qn30. That is, the sub-cell array selection signals SB A , SB B , SB C and SB D are input to the block address decoders in the sub-cell arrays A, B, C and D, respectively. S
The sub-cell array in which B x is “L” is in the non-selected state, the output N 1 of the block address decoder is “L” when the block selection signal RDENBB is “L” regardless of T o , S p and U q .
【0094】このとき副デコーダ活性化反転信号RDE
NBBDが“L”なら、信号Φは“H”となる。その結
果、SGD1 、SGD2 、SGS1 、SGS2 は0Vに
なり、書き込み、読み出し非選択になる。
At this time, the sub-decoder activation inversion signal RDE
When NBBD is "L", the signal Φ is "H". As a result, SGD 1 , SGD 2 , SGS 1 , and SGS 2 are set to 0 V, and writing and reading are not selected.
【0095】SBx が“H”のサブセルアレイは選択状
態になり、サブセルアレイ内でブロック選択信号To
p 、Uq によってブロックが選択される。ヒューズF
が切断されている場合、あるいはブロックアドレス信号
o 、Sp 、Uq の内1つでも“L”である場合には、
RDENBBが“L”の時にブロックアドレスデコーダ
の出力N1は“L”となってブロックは非選択状態とな
る。
[0095] sub-cell arrays of SB x is "H" will be in the selected state, block selected in the sub-cell array signal T o,
A block is selected by S p and U q . Fuse f
If There has been disconnected, or the block address signal T o, in the case of S p, 1 any time of the U q "L" is
When RDENBB is "L", the output N1 of the block address decoder is "L" and the block is in the non-selected state.
【0096】一方、ヒューズFが切断されず、ブロック
アドレス信号To 、Sp 、Uq がすべて“H”の場合に
は、ブロックアドレスデコーダの出力N1が“H”とな
り、ブロックが選択される。
[0096] On the other hand, the fuse F is not cut, when the block address signal T o, S p, U q are all "H", the output of the block address decoder N1 becomes "H", the block is selected .
【0097】図18では1ビット線を2カラムのメモリ
セルで共有するので、選択ゲートを4本(SGD1 、S
GD2 、SGS1 、SGS2 )有する。図6のように1
カラムのメモリセル当たり1ビット線を有する場合で
も、ブロックアドレスデコーダによるブロックの選択方
法は同様である。
In FIG. 18, since one bit line is shared by the memory cells of two columns, four select gates (SGD 1 , SGD) are provided.
GD 2 , SGS 1 , SGS 2 ). 1 as shown in FIG.
Even if there is one bit line per memory cell in the column, the block selection method by the block address decoder is the same.
【0098】ページサイズが256バイトの場合には、
例えばSBA を“H”、SBB 、SBC 、SBD
“L”にすると、サブセルアレイAのみが選択される。
また、ページサイズが1024バイトの場合には、例え
ばSBA 、SBB 、SBC 、SB D をいずれも“H”に
することにより、すべてのサブアレイ内の同一ブロック
内の同一ページ(例えばP1000A 、P1000B
1000C 、P1000D )が選択される。
When the page size is 256 bytes,
SBA"H", SBB, SBC, SBDTo
When set to "L", only the sub cell array A is selected.
If the page size is 1024 bytes,
If SBA, SBB, SBC, SB DBoth to "H"
The same block in all subarrays by
Within the same page (eg P1000A, P1000B,
P1000C, P1000D) Is selected.
【0099】上記第4の実施の形態では、複数のサブセ
ルアレイを同時に選択する場合には、同一ブロック内の
同一ページ、例えばP1000A 、P1000B 、P1000C 、P
1000 D が選択されるが、異なるページのメモリセルが選
択されてもよい。すなわちP 1000A 、P1500B 、P
1800C 、P2000D が同時に選択されてもよい。また図1
5のようにP1001B 、P1001C 、P1001D 、P1000A
選択されてもよい。
In the fourth embodiment, a plurality of sub sessions are used.
If you want to select all
Same page, eg P1000A, P1000B, P1000C, P
1000 DIs selected, but memory cells on different pages are selected.
May be selected. Ie P 1000A, P1500B, P
1800C, P2000DMay be selected at the same time. See also FIG.
P like 51001B, P1001C, P1001D, P1000ABut
It may be selected.
【0100】このように、同時に選択するブロックの組
み合わせ方は大いに任意性を有する。
As described above, the method of combining the blocks selected at the same time is highly arbitrary.
【0101】例えば消去において、サブセルアレイA内
のブロック0とブロック1、サブセルアレイB内のブロ
ック100、サブセルアレイD内のブロック250、ブ
ロック280、ブロック490を同時に消去してもよ
い。
For example, in erasing, block 0 and block 1 in sub cell array A, block 100 in sub cell array B, block 250, block 280, and block 490 in sub cell array D may be simultaneously erased.
【0102】ページサイズが512バイトの場合には、
サブセルアレイAとサブセルアレイBが同時に選択さ
れ、サブセルアレイCとサブセルアレイDが同時に選択
されるようにしてもよい。
When the page size is 512 bytes,
The sub cell array A and the sub cell array B may be simultaneously selected, and the sub cell array C and the sub cell array D may be simultaneously selected.
【0103】以上説明したように、SBx (xはA、
B、C、Dのいずれか)の選択によってページサイズを
容易に変更することができる。フラッシュメモリのユー
ザが、チップ外部からのコマンドにより前記SBx を制
御できるようにすれば、用途に応じてユーザが自由にペ
ージサイズを変更することができる。
As described above, SB x (x is A,
The page size can be easily changed by selecting B, C, or D). If the user of the flash memory can control the SB x by a command from the outside of the chip, the user can freely change the page size according to the purpose.
【0104】またチップの出荷時にページサイズを固定
するようにしてもよい。すなわちチップ内のヒューズを
切る、又はAl等の金属配線のパターンを変更する等に
より、同時に選択されるサブセルアレイ数(すなわち同
時に“H”になるSBX の数)を決めることができる。
このようにして、種々のページサイズを有するチップを
容易に提供することができる。
The page size may be fixed when the chip is shipped. That is, the number of sub-cell arrays simultaneously selected (that is, the number of SB X that becomes “H” at the same time) can be determined by cutting the fuse in the chip or changing the pattern of metal wiring such as Al.
In this way, chips with various page sizes can be easily provided.
【0105】なお本発明は上記の実施の形態に限定され
ることはない。以上の説明においては、全てNAND型
メモリセルを用いる場合についてのべたが、NOR型、
DINOR型、AND型、Virtual Ground型等の、各種
のメモリセルについても同様に実施することができる。
この他マスクROM、DRAM、SRAMについても実
施することができる。
The present invention is not limited to the above embodiment. In the above description, the case where all NAND type memory cells are used has been described.
The same can be applied to various memory cells such as DINOR type, AND type and Virtual Ground type.
In addition, the mask ROM, DRAM, and SRAM can be implemented.
【0106】[0106]
【発明の効果】上述したように本発明の不揮発性半導体
記憶装置によれば、ユーザが外部からコマンドを入力す
ることにより、または出荷の段階で僅かな工程を加える
ことにより、書き込み、読み出し等を同時に行うページ
サイズを自由に選択することができるので、複数のサブ
セルアレイを有する標準化された素子を用意すれば、個
別のシステム設計において、書き込み、読み出し、消去
の単位を用途に応じて最適に定めることができ、最高の
システム性能を達成することができる。また、世代間の
素子の互換性の点でも有利な結果が得られる。
As described above, according to the nonvolatile semiconductor memory device of the present invention, writing, reading, etc. can be performed by the user inputting a command from the outside or by adding a few steps at the shipping stage. Since the page size to be performed at the same time can be freely selected, by preparing a standardized element having a plurality of sub cell arrays, the unit of writing, reading, and erasing can be optimally determined according to the application in individual system design. Can achieve the best system performance. Also, advantageous results can be obtained in terms of device compatibility between generations.
【図面の簡単な説明】[Brief description of drawings]
【図1】 本発明に係るメモリの構成を示す図。FIG. 1 is a diagram showing a configuration of a memory according to the present invention.
【図2】 データ回路の一例を示す図。FIG. 2 is a diagram showing an example of a data circuit.
【図3】 データ読み出しのタイミング図。FIG. 3 is a timing chart of data reading.
【図4】 データ書き込みのタイミング図。FIG. 4 is a timing chart of data writing.
【図5】 書き込みベリファイ動作のタイミング図。FIG. 5 is a timing diagram of a write verify operation.
【図6】 サブセルアレイAの構成を示す図。FIG. 6 is a diagram showing a configuration of a sub cell array A.
【図7】 ページサイズ256バイトの場合の書き込み
動作を示す図。
FIG. 7 is a diagram showing a write operation when the page size is 256 bytes.
【図8】 ページサイズ256バイトの場合の読み出し
動作を示す図。
FIG. 8 is a diagram showing a read operation when the page size is 256 bytes.
【図9】 ページサイズ256バイトの場合の消去動作
を示す図。
FIG. 9 is a diagram showing an erase operation when the page size is 256 bytes.
【図10】 ページサイズ1024バイトの場合の書き
込み動作を示す図。
FIG. 10 is a diagram showing a write operation when the page size is 1024 bytes.
【図11】 ページサイズ1024バイトの場合の読み
出し動作を示す図。
FIG. 11 is a diagram showing a read operation when the page size is 1024 bytes.
【図12】 ページサイズ1024バイトの場合の消去
動作を示す図。
FIG. 12 is a diagram showing an erase operation when the page size is 1024 bytes.
【図13】 ページサイズが256バイトの場合と、1
024バイトの場合の読み出し動作を説明する図。
FIG. 13: When the page size is 256 bytes and 1
The figure explaining the read-out operation in case of 024 bytes.
【図14】 本発明のデータ構成の一例を示す図。FIG. 14 is a diagram showing an example of a data structure of the present invention.
【図15】 本発明の他のデータ構成の一例を示す図。FIG. 15 is a diagram showing an example of another data structure of the present invention.
【図16】 本発明のサブセルアレイAのアドレスの一
例を示す図。
FIG. 16 is a diagram showing an example of addresses of the sub cell array A of the present invention.
【図17】 本発明のロウプリデコーダの一例を示す
図。
FIG. 17 is a diagram showing an example of a row predecoder of the present invention.
【図18】 本発明のロウデコーダの一例を示す図。FIG. 18 is a diagram showing an example of a row decoder of the present invention.
【図19】 NAND型EEPROMのセル構成を示す
平面図と等価回路図。
FIG. 19 is a plan view and an equivalent circuit diagram showing a cell configuration of a NAND type EEPROM.
【図20】 NAND型EEPROMのセルの断面図。FIG. 20 is a sectional view of a NAND-type EEPROM cell.
【図21】 NAND型EEPROMのメモリセルアレ
イの等価回路図。
FIG. 21 is an equivalent circuit diagram of a memory cell array of a NAND type EEPROM.
【図22】 メモリのブロック図。FIG. 22 is a block diagram of a memory.
【符号の説明】[Explanation of symbols]
1…ブロックアドレスデコーダ、2…トランスファーゲ
ートバイアス回路、3…2カラム並列に接続されたNA
NDセル、4…トランスファーゲート回路、5…シリコ
ン基板、6…素子分離酸化膜、7…ゲート絶縁膜、8…
+ 拡散層、9…浮遊ゲートと制御ゲートを絶縁する酸
化膜、10…CVD酸化膜、11…ビット線、14…浮
遊ゲート、16…選択ゲート、M1 〜M16、MC1 …メ
モリセル、PRA1、PRA2…プリチャージ信号、S1
2 …ドレイン側選択トランジスタ、S3 、S4 …ソー
ス側選択トランジスタ、141 〜148 …浮遊ゲート、
14 9 、1410、169 、1610…ドレイン側とソース
側の選択ゲート、161 〜168 …制御ゲート、0A
511A …サブセルアレイAのブロック番号、0B 〜5
11B …サブセルアレイBのブロック番号、0C 〜51
C …サブセルアレイCのブロック番号、0D 〜511
D …サブセルアレイDのブロック番号、RDA 、R
B 、RDC 、RDD …サブセルアレイA、B、C、D
のロウデコーダ、SAA 、SAB 、SA C 、SAD …サ
ブセルアレイA、B、C、Dのデータ回路SA2 …セン
スアンプ回路、1A、1B…メモリセルとダミーセル、
ΦP 、ΦN …CMOSフリップフロップの活性化信号、
ΦE …CMOSフリップフロップのイコライズ信号、C
SL2 …カラム選択信号、PRA1、PRB1…プリチャー
ジ信号、VA1、VB1…プリチャージ電圧、SS2
A 、SB …センスアンプとビット線の接続信号、VR
FYA 、VRFYB …ベリファイ信号、VrA、VrB…ベ
リファイ電圧、CG1A〜CG8A…サブセルアレイAの制
御ゲート、SG1A、SG2A…サブセルアレイAの選択ゲ
ート、CG1 〜CG16…制御ゲート、SGD1 、SGD
2 、SG1 …ドレイン側選択ゲート、SGS1 、SGS
2 、SG2 …ソース側選択ゲート、VSGD1 、VSG
2 …ドレイン側選択ゲートの電圧、VSGS1 、VS
GS2 …ソース側選択ゲートの電圧、VCG1 〜VCG
16…制御ゲートの電圧、CG1A〜CG8A…ブロック1A
内のページを構成する制御ゲート線、BL、BL0 〜B
63…ビット線、BL0Z…ダミービット線、BL0A〜B
63A …サブセルアレイA内のビット線、A0 〜A1023
…先頭アドレスから1024バイトまでのデータ、P 0A
〜P8191A …サブセルアレイA内のロウ(ページ)アド
レス、C0 〜C255 …サブセルアレイA内のカラムアド
レス、Ad0〜Ad3…NANDアドレス、Ad4〜Ad12
ブロックアドレス、T0 、Sp 、Uq …ロウプリデコー
ダの出力、Q31〜Q44…トランジスタ、Qp1〜Qp4、Q
p30 …pチャネルトランジスタ、Qn1〜Qn3、Qn30 …
nチャネルトランジスタ、Qh21 、Qh22 、Qh25 等…
高耐圧トランジスタ、F…ヒューズ、I1 、I2 …イン
バータ、G1 、G2 …NORゲート、SBx (x=A,B,C,
D)…サブセルアレイの選択信号、RDENBB…ブロ
ック選択信号、RDENBBD…副デコーダ活性化反転
信号
1 ... Block address decoder, 2 ... Transferge
Bias circuit, NA connected in parallel with 3 ... 2 columns
ND cell, 4 ... Transfer gate circuit, 5 ... Silicon
Substrate, 6 ... Element isolation oxide film, 7 ... Gate insulating film, 8 ...
n+Diffusion layer, 9 ... Acid that insulates floating gate and control gate
Film, 10 ... CVD oxide film, 11 ... Bit line, 14 ... Float
Play gate, 16 ... Selection gate, M1~ M16, MC1... Me
Morisell, PRA1, PRA2… Precharge signal, S1,
S2... Drain side selection transistor, S3, SFour... saw
S-side selection transistor, 141~ 148… Floating gate,
14 9, 14Ten, 169, 16Ten… Drain side and source
Side selection gate, 161~ 168… Control gate, 0A~
511A... Block number of sub cell array A, 0B~ 5
11B... Block number of sub cell array B, 0C~ 51
1C... Block number of sub cell array C, 0D~ 511
D... Block number of sub cell array D, RDA, R
DB, RDC, RDD... Sub cell arrays A, B, C, D
Row Decoder, SAA, SAB, SA C, SAD... sa
Data circuit SA of bus cell arrays A, B, C, D2… Sen
Amplifier circuits 1A, 1B ... Memory cells and dummy cells,
ΦP, ΦN... CMOS flip-flop activation signal,
ΦE... Equalize signal of CMOS flip-flop, C
SL2… Column selection signal, PRA1, PRB1… Preacher
Signal, VA1, VB1… Precharge voltage, SS2,
SA, SB... Connection signal between sense amplifier and bit line, VR
FYA, VRFYB… Verify signal, VrA, VrB... be
Reify voltage, CG1A~ CG8A... Control of sub cell array A
Gate, SG1A, SG2A... Selection of sub-cell array A
CG1~ CG16... Control gate, SGD1, SGD
2, SG1... Drain side selection gate, SGS1, SGS
2, SG2... Source side selection gate, VSGD1, VSG
D2... Drain side select gate voltage, VSGS1, VS
GS2... Source side select gate voltage, VCG1~ VCG
16… Control gate voltage, CG1A~ CG8A… Block 1A
Control gate lines, BL, BL that configure the pages in0~ B
L63… Bit line, BL0Z… Dummy bit lines, BL0A~ B
L63A... Bit line in sub cell array A, A0~ A1023
… Data from the start address to 1024 bytes, P 0A
~ P8191A... Row (page) add in sub cell array A
Less, C0~ C255... Column add in sub cell array A
Less, Ad0~ Ad3… NAND address, Ad4~ Ad12
Block address, T0, Sp, Uq... Loupuri Deco
Output, Q31-Q44 ... transistors, Qp1-Qp4, Q
p30 ... p-channel transistors, Qn1 to Qn3, Qn30 ...
n-channel transistors, Qh21, Qh22, Qh25, etc.
High breakdown voltage transistor, F ... Fuse, I1, I2… In
Bartha, G1, G2… NOR gate, SBx(X = A, B, C,
D) ... Sub-cell array selection signal, RDENBB ...
Clock selection signal, RDENBBD ... Sub-decoder activation inversion
signal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/792 H01L 29/78 371 (72)発明者 田中 智晴 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Fターム(参考) 5B025 AD04 AD05 AD08 AE05 5F083 EP02 EP22 EP76 ER23 5F101 BA01 BB02 BD34 BE02 BE05 BE07 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/792 H01L 29/78 371 (72) Inventor Tomoharu Tanaka 1 Komukai Toshiba Town, Kawasaki City, Kanagawa Prefecture Address Stock Company F-term in Toshiba Microelectronics Center (reference) 5B025 AD04 AD05 AD08 AE05 5F083 EP02 EP22 EP76 ER23 5F101 BA01 BB02 BD34 BE02 BE05 BE07

Claims (5)

    【特許請求の範囲】[Claims]
  1. 【請求項1】 対応するビット線に各々が接続された電
    気的書き替え可能なメモリセルを所定個含む複数のペー
    ジと、 各々が複数の前記ページを含む複数のサブアレイと、 各々の前記ビット線に接続され、各々の前記メモリセル
    への書き込みデータを記憶する複数のデータ回路とを具
    備し、書き込み時に際して、任意の数の複数の前記サブ
    アレイにおける任意の前記ページが外部から同時に選択
    され、且つ複数の前記データ回路に記憶された前記書き
    込みデータが、選択された前記サブアレイにおいてそれ
    ぞれ選択された前記ページに対して一括して書き込まれ
    ることを特徴とする不揮発性半導体記憶装置。
    1. A plurality of pages each including a predetermined number of electrically rewritable memory cells connected to corresponding bit lines, a plurality of sub-arrays each including the plurality of pages, and each of the bit lines. And a plurality of data circuits for storing write data to each of the memory cells, at the time of writing, any of the pages in any of the plurality of sub-arrays are simultaneously selected from the outside, and The non-volatile semiconductor memory device, wherein the write data stored in a plurality of the data circuits are collectively written to the selected page in each of the selected sub-arrays.
  2. 【請求項2】 読み出し時に際して、複数の前記データ
    回路は、選択された複数の前記サブアレイにおいてそれ
    ぞれ選択された前記ページから、前記メモリセルの保持
    するデータを一括して読み出し、読み出しデータとして
    記憶することを特徴とする請求項1記載の不揮発性半導
    体記憶装置。
    2. At the time of reading, the plurality of data circuits collectively read the data held by the memory cells from the selected pages of the selected plurality of sub-arrays, and store the read data as read data. The non-volatile semiconductor memory device according to claim 1, wherein
  3. 【請求項3】 対応するビット線に各々が接続された電
    気的書き替え可能なメモリセルを所定個含む複数のペー
    ジと、 各々が複数の前記ページを含む複数のサブアレイと、 各々の前記ビット線に接続され、各々の前記メモリセル
    から読み出した読み出しデータを記憶する複数のデータ
    回路とを具備し、読み出し時に際して、任意の数の複数
    の前記サブアレイにおける任意のページが外部から同時
    に選択され、且つ複数の前記データ回路は、選択された
    前記サブアレイにおいてそれぞれ選択された前記ページ
    から、前記メモリセルの保持するデータを一括して読み
    出して、前記読み出しデータとして記憶することを特徴
    とする不揮発性半導体記憶装置。
    3. A plurality of pages each including a predetermined number of electrically rewritable memory cells each connected to a corresponding bit line, a plurality of sub-arrays each including the plurality of pages, and each of the bit lines. And a plurality of data circuits which store read data read from each of the memory cells, at the time of reading, an arbitrary page in an arbitrary number of the plurality of sub-arrays is simultaneously selected from the outside, and The plurality of data circuits collectively read the data held in the memory cells from the selected page in the selected sub-array, and store the data as the read data. apparatus.
  4. 【請求項4】 書き込み時に際して、複数の前記データ
    回路に記憶された書き込みデータが、選択された複数の
    前記サブアレイにおいてそれぞれ選択された前記ページ
    に対して一括して書き込まれることを特徴とする請求項
    3記載の不揮発性半導体記憶装置。
    4. At the time of writing, write data stored in a plurality of the data circuits are collectively written to the selected pages in the selected plurality of sub-arrays. Item 3. The nonvolatile semiconductor memory device according to item 3.
  5. 【請求項5】 対応するビット線に各々が接続された電
    気的書き替え可能なメモリセルを所定個含む複数のペー
    ジと、 各々が複数の前記ページを含む複数のサブアレイとを具
    備し、消去時に際して、任意の数の複数の前記サブアレ
    イにおける任意の前記ページが外部から同時に選択さ
    れ、且つ選択された前記ページから、前記メモリセルが
    保持するデータを一括して消去することを特徴とする不
    揮発性半導体記憶装置。
    5. An erase operation comprising: a plurality of pages each including a predetermined number of electrically rewritable memory cells connected to corresponding bit lines; and a plurality of sub-arrays each including the plurality of pages. At this time, any of the pages in any of the plurality of sub-arrays are simultaneously selected from the outside, and the data held in the memory cells is collectively erased from the selected pages. Semiconductor memory device.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294218A (en) * 2005-04-07 2006-10-26 Samsung Electronics Co Ltd Nonvoaltile memory device and its multipage copyback method
JP2012190501A (en) * 2011-03-09 2012-10-04 Winbond Electronics Corp Semiconductor storage device
EP3491528A4 (en) * 2016-07-29 2020-03-25 Micron Technology, INC. Variable page size architecture

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294218A (en) * 2005-04-07 2006-10-26 Samsung Electronics Co Ltd Nonvoaltile memory device and its multipage copyback method
JP2012190501A (en) * 2011-03-09 2012-10-04 Winbond Electronics Corp Semiconductor storage device
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