JP2003324344A - プログラマブルロジック装置 - Google Patents

プログラマブルロジック装置

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JP2003324344A JP2003032653A JP2003032653A JP2003324344A JP 2003324344 A JP2003324344 A JP 2003324344A JP 2003032653 A JP2003032653 A JP 2003032653A JP 2003032653 A JP2003032653 A JP 2003032653A JP 2003324344 A JP2003324344 A JP 2003324344A
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ジェイソン・チョン
Cyrus Tsui
サイラス・ツーイ
Satwant Singh
サトワント・シン
Albert Chan
アルバート・チェン
Ju Shen
ジュ・セン
Clement Lee
クレメント・リー
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Abstract

(57)【要約】 【課題】プログラマブルロジック装置を提供する。 【解決手段】 プログラマブルロジック装置（１００）
は、複数のロジックブロック（１０２）と、ブロック間
で信号を伝送するためのルーティングリソースとを含
む。ロジックブロックは、複数の積項回路とモード選択
回路とを含む。各積項回路は、構成セルとロジックゲー
トとを含む。各ロジックブロックは、ＲＡＭ、デュアル
ポートＲＡＭ、ＲＯＭ、ＣＡＭ、ＦＩＦＯおよびスイッ
チのような、積項ロジック機能およびメモリ機能を行な
うよう構成可能である。

Description

【発明の詳細な説明】
【０００１】
【引用による援用】以下の、同一人に譲渡された米国特
許出願および特許は、この明細書中にすべてを引用によ
り援用される：（１）２０００年１１月２日に出願され
た、「ワイド入力プログラマブルロジックシステムおよ
び方法（Wide Input ProgrammableLogic System And Me
thod）」（代理人整理番号Ｍ−９２００）と題された米
国特許出願第０９／７０４４８７号、および（２）１９
９９年５月２６日に出願された、「実質的に電力消散の
ない、電気的に消去可能な不揮発性メモリセル（Electr
ically Erasable Non-Volatile Memory Cell With Virt
ually No Power Dissipation）」（代理人整理番号Ｍ−
７４３５）と題された米国特許第６，０６７，２５２
号。
【０００２】
【優先権の主張】この特許出願は、この明細書中にすべ
てを引用により援用される、２００２年２月１１日に出
願された、「汎用ロジックブロックを備えたデバイスお
よび方法（DEVICE AND METHOD WITH GENERIC LOGIC BLO
CKS）」と題された、同一人に所有される米国仮特許出
願第６０／３５６，５０７号に優先権を主張する。
【０００３】
【技術分野】この発明は一般に、プログラマブルなデバ
イスに関する。特定的に、この発明は、汎用ロジックブ
ロックを備えたプログラマブルなデバイスおよび方法に
関する。
【０００４】
【背景】データ通信および電気通信システムにおいて、
フィールドプログラマブルゲートアレイ（ＦＰＧＡ）お
よびプログラマブルなロジックデバイス（ＰＬＤ）が用
いられてきた。
【０００５】従来のＰＬＤおよびＦＰＧＡは、予め定め
られた数の構成不可能なブロックを有し、各ブロックは
予め定められた機能を実行する。現在利用可能なＣＰＬ
Ｄ製品の中には、ロジックセルのアレイを含むものがあ
る。高密度のＣＰＬＤ製品にはメモリモジュールが含ま
れ得る。メモリモジュールは一般にＳＲＡＭに限定され
る。従来のＰＬＤ装置および方法には、回路板上のフッ
トプリントの要求基準、速度の制限およびデータ処理能
力の制限等のいくつかの欠点がある。
【０００６】
【特許文献１】米国特許第６，０６７，２５２号
【０００７】
【概要】この発明の一局面は、プログラマブルなデバイ
スに関する。このデバイスは、複数の汎用ロジックブロ
ックを含む。各汎用ロジックブロックは、積項回路のア
レイを含む。各積項回路は複数のＣＭＯＳ回路を含む。
積項回路の各アレイは、積項ロジック機能およびメモリ
機能を実行するよう構成され得る。
【０００８】この発明の別の局面は、プログラマブルな
デバイスを構成する方法に関する。この方法は、積項ロ
ジック機能およびメモリ機能を実行するよう、プログラ
マブルなデバイス内に汎用ロジックブロックを構成する
ステップを含み、各汎用ロジックブロックは、実質的に
同じ構造を有する。
【０００９】この発明の別の局面は、プログラムなデバ
イス内のロジックブロックに関する。このロジックブロ
ックは、積項回路のアレイを含む。各積項回路は、複数
のＣＭＯＳ回路を含む。アレイは、積項ロジック機能お
よびメモリ機能を実行するよう構成され得る。
【００１０】この発明の別の局面は、プログラマブルな
ロジックデバイス内の構成可能なロジックブロック内の
マクロセルに関する。汎用ロジックブロックは、ロジッ
ク機能およびメモリ機能を実行するよう構成され得る。
汎用ロジックブロックは複数の積項回路を含む。各積項
回路は複数のＣＭＯＳ回路を含む。マクロセルは、構成
可能な組の積項回路によってデータ出力を記憶するよう
構成されるレジスタを含む。
【００１１】異なる図面で同じ参照記号を用いることに
より、同様のまたは同一の項目を示す。
【００１２】［詳細な説明］この発明は、従来のＰＬＤ
およびＦＰＧＡにおけるメモリ対ロジックブロックの予
め定められた比率が、しばしば、特定のユーザアプリケ
ーションには望ましいものではないことを認識してい
る。ユーザが所望する、メモリ対ロジックの比率を決定
することはいつも難しい。所望の比率は、特定のシステ
ムアプリケーションに依存して、たとえば５０％より大
きいか、または１０％未満のようにさまざまである。
【００１３】この発明に従い、構成可能な汎用ロジック
ブロックを備えたプログラマブルなデバイスと、プログ
ラマブルなデバイスを用いる方法とを提供する。一実施
例において、プログラマブルなデバイスは、複数の汎用
ロジックブロック（ＧＬＢ）を備えたマイクロチップを
含む。プログラマブルなデバイスは、極めて高いゲート
密度の、たとえば１００万を超えるシステムゲートを備
えた、汎用不揮発性ワイド入力プログラマブルデバイス
であり得る。
【００１４】各汎用ロジックブロックの構造は、実質的
に同じであり得るが、各汎用ロジックブロックは、複雑
なプログラマブルロジックデバイス（ＣＰＬＤ）、演算
ユニット、構成可能なランダムアクセスメモリ（ＲＡ
Ｍ）、デュアルポートＲＡＭ、構成可能な読出専用メモ
リ（ＲＯＭ）、構成可能な連想記憶装置（ＣＡＭ）、構
成可能なファーストインファーストアウトメモリ（ＦＩ
ＦＯ）および／または構成可能なスイッチとして働くよ
う構成され得る。汎用ロジックブロックは、ＰＬＤのデ
ータ処理能力、柔軟性、スケーラビリティおよび速度を
改善し、より小さなフットプリント（マイクロチップ上
においてより少ないスペース）を用いる。
【００１５】一実施例において、プログラマブルなデバ
イスは、第１の機能を実行するよう構成され得る１つ以
上の汎用ロジックブロックを有し、１つ以上の他の汎用
ロジックブロックは、第２の機能を実行するよう構成さ
れる。たとえば、プログラマブルロジックデバイス内の
１つの汎用ロジックブロックはＲＡＭとして構成され、
他の２つのブロックはＦＩＦＯとして構成され、３つの
ブロックのすべてが同じ構造を有する。ユーザアプリケ
ーションは、ＰＬＤの汎用ロジックブロックを、どのよ
うな比率のロジック、ＲＡＭ、ＲＯＭ、ＣＡＭ、ＦＩＦ
Ｏ、およびスイッチ機能にも構成することができる。し
たがって、メモリ対ロジックのどのような比率を構成し
ても、システムの機能は実現され得る。構成可能な汎用
ロジックブロックは、さまざまなシステム設計の目標に
適合する、同質の設計環境を提供する。
【００１６】この発明に従い、多目的汎用ロジックブロ
ックの各々は、構成可能なＡＮＤアレイを用いて、ロジ
ック、ＳＲＡＭ、デュアルポートＳＲＡＭ、ＲＯＭ（非
活性化された書込ポートを備えたＲＡＭ）、ＦＩＦＯ、
ＣＡＭ、またはダイナミックな接続性、クロスポイント
スイッチ機能を最小のオンチップロジックで実現する。
一実施例において、ＡＮＤアレイはｎチャネルＭＯＳ
（ＮＭＯＳ）ゲートを備えた低電力相補型金属酸化膜半
導体（ＣＭＯＳ）を含む。別の実施例では、ＡＮＤアレ
イは１つ以上のセンスアンプを含む。
【００１７】一実施例において、ＡＮＤアレイのＣＭＯ
Ｓ回路は、有利にも直流（ＤＣ）電力の消費または消散
が実質的にゼロである。センスアンプを備えたＰＬＤデ
バイスとは対照的に、この発明に従ったプログラマブル
なデバイスのＣＭＯＳ回路は、メモリセルのサイズを縮
小し、メモリセルのマージンを増大してメモリセルのス
トレスを減少させ、デバイスのゲート密度をより高くす
ることができ、直流および電圧の要件を減じ、半導体プ
ロセスに対応する速度の利点を提供する。
【００１８】別の実施例において、プログラマブルなデ
バイスは、直流（ＤＣ）電力の消費または消散が実質的
にゼロである入力／出力セルに結合される。
【００１９】一実施例では、プログラマブルなデバイス
の各汎用ロジックブロックを、第１のポートおよび第２
のポートを備えたデュアルポートＲＡＭとなるよう構成
することができる。各ポートは、メモリからデータを書
込むか、またはデータを読出すよう構成される。
【００２０】一実施例において、各汎用ロジックブロッ
クは、マルチプレクサ、アドレスデコーダ、および／ま
たは極性制御回路等の内部ハードワイヤド制御ロジック
をさらに含む。一実施例において、すべての制御ロジッ
クはハードウェア内で実現され、各汎用ロジックブロッ
ク内に自蔵される。汎用ロジックブロックは有利にも、
ＣＰＬＤ、デュアルポートＲＡＭ、ＲＯＭ、ＦＩＦＯ、
ＣＡＭ、およびスイッチ動作を実行するために追加のロ
ジックを必要としない。
【００２１】一実施例において、プログラマブルなデバ
イスは、１つ以上の汎用ロジックブロックに結合された
ハードワイヤド制御ロジックをさらに含む。ハードワイ
ヤド制御ロジックは、１つ以上の汎用ロジックブロック
を制御するよう構成される。
【００２２】一実施例において、プログラマブルなデバ
イスは、積項を１つの汎用ロジックブロックから別の汎
用ロジックブロックへカスケードすることができる。
【００２３】一実施例において、プログラマブルなデバ
イスの各汎用ロジックブロックは、複数の構成可能なマ
クロセルを含む。各マクロセルは上述の機能、すなわ
ち、ＣＰＬＤ、演算、ＲＡＭ、ＲＯＭ、ＣＡＭ、スイッ
チ、またはＦＩＦＯのうちの１つに従って動作するよう
構成され得る。
【００２４】一実施例において、プログラマブルなデバ
イスは、マクロセル間で積項を共有するよう構成された
積項共有アレイをさらに含む。
【００２５】一実施例において、プログラマブルなデバ
イスは、積項を２つ以上のマクロセルから積項のチェイ
ンへと拡張するよう構成された積項チェインロジックを
さらに含む。
【００２６】一実施例において、各汎用ロジックブロッ
クは、メモリ機能および入力ルーティングを実行するよ
う構成され得る。（汎用ロジックブロック内に構成され
た）メモリモジュールにルーティングされた、グローバ
ルルーティングリソースからの入力信号は、予め定めら
れたシーケンスまたは順序にあるべきであり、すなわ
ち、特定のデータ入力ピンおよびアドレス入力ピンで受
けられるべきである。対照的に、汎用ロジックブロック
がロジックを実行している場合、グローバルルーティン
グリソースからの入力信号は、予め定められたシーケン
スにあるよう求められなくてもよく、したがって、入力
のルーティングの改良は必要とされなくてもよい。この
発明に従った構成可能な入力ルーティングリソースは、
メモリの入力ルーティング要件を満たし、汎用ロジック
ブロックがロジックを実行する際にルーティングのオー
バーヘッドの増大を防ぎ、プログラマブルなデバイスの
ダイのサイズを減じる。なぜなら、グローバルルーティ
ングリソースを減じられるからである。
【００２７】一実施例において、各汎用ロジックブロッ
クは、上述の機能、すなわち、ＣＰＬＤ、演算、ＲＡ
Ｍ、ＲＯＭ、ＣＡＭ、スイッチ、またはＦＩＦＯのうち
の２つ以上を同時に実行するよう構成され得る。
【００２８】一実施例において、各汎用ロジックブロッ
クは、プログラマブルな幅変調により、ファーストイン
ファーストアウトメモリ等のメモリとして機能するよう
構成され得る。メモリの入力および出力のポート幅は、
入力ポートの幅が出力ポートの幅と異なって構成される
よう、構成され得る。加えて、メモリの幅（記憶された
ワードの各々のサイズ）および深さ（記憶されたワード
数）を構成することができる。
【００２９】図１は、複数の汎用ロジックブロック１０
２Ａ−１０２Ｈを備えたプログラマブルなデバイス１０
０の一実施例を示す。プログラマブルなデバイス１００
は、１つのマイクロチップ上に実現され得る。図１−図
２には８つの汎用ロジックブロック（ＧＬＢ）１０２Ａ
−１０２Ｈがあるが、プログラマブルなデバイス１００
の他の実施例が、１６、３２、６４、１０００、または
１０，０００個のＧＬＢ等の、任意の好適な数のＧＬＢ
を有してよい。また、汎用ロジックブロック１０２Ａ−
１０２Ｈは、多くの異なる構成で配置されてよい。
【００３０】図１において、ＧＬＢ１０２Ａ−１０２Ｈ
は、データ信号および制御信号等の信号をグローバルル
ーティングプール（ＧＲＰ）またはバス１１０を介して
送受信する。デバイス１００はまた、電源が入る（powe
r-up）と制御信号および命令をＧＬＢ１０２Ａ−１０２
Ｈに転送する、ＥＥＰＲＯＭ等の絶縁された不揮発性メ
モリブロックを有してよい。
【００３１】図２は、第１のＧＬＢ１０２Ａ等の各ＧＬ
Ｂ１０２が、他の要素に加えて複数のマクロセル１０４
Ａ−１０４Ｍを含む、図１のプログラマブルなデバイス
１００を示す。各ＧＬＢ１０２は、任意の好適な数のマ
クロセル１０４を含んでよい。一実施例において、各Ｇ
ＬＢ１０２は、３２個のマクロセル１０４を有し、８個
のＧＬＢ１０２Ａ−１０２Ｈは合計２５６個のマクロセ
ル１０４を有する。別の実施例では、６４個のＧＬＢが
合計２０４８個のマクロセル１０４を有する（各ＧＬＢ
１０２は３２個のマクロセル１０４を有する）。
【００３２】汎用ロジックブロック１０２Ａ−１０２Ｈ
は、「汎用」または「同質」と称され得る。なぜなら、
各汎用ロジックブロック１０２の構造が同様だからであ
る。しかしながら、各ブロック１０２は、１つ以上の機
能、たとえば、複雑なプログラマブルロジック、演算、
ランダムアクセスメモリ（ＲＡＭ）、読出専用メモリ
（ＲＯＭ）、連想記憶装置（ＣＡＭ）、ファーストイン
ファーストアウトメモリ（ＦＩＦＯ）、またはスイッチ
ングを実行するよう別個に構成され得る。同様に、各マ
クロセル１０４（図２）は、複雑なプログラマブルロジ
ックモード、演算モード、ＲＡＭモード、ＲＯＭモー
ド、ＣＡＭモード、ＦＩＦＯモード、またはスイッチモ
ードで動作することができる。
【００３３】１レベルの一般的なルーティングプール１
１０を備えた一実施例では、各マクロセル１０４および
入力パッド２４２（図４−図７）からのルーティングワ
イヤがマイクロチップ全体に及び、デバイス１００のＧ
ＲＰ１１０を介してＡＮＤアレイ入力にフィードバック
する。
【００３４】２レベルのルーティングまたはセグメント
ルーティング 図３は、複数のＧＬＢ１２４を有しかつ２レベルのルー
ティングを行なうデバイス１２０の一実施例を示す。第
１のレベルのルーティング１２６Ａ等の、ルーティング
の第１のレベル（「レベル１ルーティング」または「１
レベルルーティング」とも称される）は、第１の４つの
ＧＬＢ１２４Ａ−１２４Ｄ等の４つのＧＬＢを結合す
る。４つのＧＬＢの各群、たとえば第１の４つのＧＬＢ
１２４Ａ−１２４Ｄは、第１のセグメント１２２Ａ等の
「セグメント」と称され得る。ルーティングの第１のレ
ベル１２６Ａは、セグメントルーティングプール（ＳＲ
Ｐ）と称され得る。セグメントルーティングは、全体の
ルーティングリソースを節約する。セグメント１２２Ａ
−１２２Ｆは、ルーティングの第２のレベル１２６
（「レベル２ルーティング」、「２レベルルーティン
グ」または全体ルーティングとも称される）を介して互
いに結合される。
【００３５】高性能「ゼロ電力」積項ロジック センスアンプは、メモリセルを検知するためにＤＣ電流
を必要とする。センスアンプに多くの電流を与えるほ
ど、センスアンプの動作は速くなる。したがって、性能
と消費電力との間にトレードオフがある。たとえば、或
るセンスアンプは１ｎｓの積項遅延を伴なって設計され
てよく、８００ｕＡの電流を消費する。別のセンスアン
プは３００ｕＡで５ｎｓの積項遅延で設計され得る。
【００３６】或るメモリ回路の一例では、１６４ｘ１６
＝２，６２４個のセンスアンプがある。総ＩCC目標が１
Ａｍｐであり、ＡＣ電流の目標が４００ｍＡであり、Ｄ
Ｃ電流の目標が６００ｍＡであって、実質的にすべての
ＤＣ電流がセンスアンプからのものである場合、その回
路はセンスアンプ１つにつき２８５ｕＡしか用いること
ができない。これは、カスタマアプリケーションにおい
てセンスアンプの８０％しか用いられていないことに基
づく。この回路は、センスアンプからのみでも５ｎｓの
伝搬遅延を伴ない得る。この遅延は、いくつかのカスタ
マアプリケーションにとっては長すぎるおそれがある。
【００３７】この回路をより高速にするために、８００
ｕＡを消費して１つの以上のセンスアンプを１ｎｓでオ
ンにするプログラマブルなオプションを回路に与えるこ
とができる。このような高性能にプログラムされたセン
スアンプの各々は、３つの低電流センスアンプのＩCCの
蓄えから電流を取る。デザインソフトウェアは、各カス
タマアプリケーションに対し、総ＩCCＤＣ電流を計算す
る必要があり得る。
【００３８】センスアンプの用途はカスタマアプリケー
ションごとに異なり得る。ＰＴをあまり用いないアプリ
ケーションもあれば、より多くのＰＴを用いるアプリケ
ーションもある。ＰＴをあまり用いないカスタマアプリ
ケーションは、より高性能の、オプション装着されたセ
ンスアンプを用いることができる。典型的なカスタマア
プリケーションでは、ＰＴの５０％が用いられる。この
ことは、すべてのＰＴが遅いが、ＰＴの１０％のみが重
要な信号用に高速であることを意味する。
【００３９】以下に述べるとおり、この発明に従ったＧ
ＬＢ１０２の一実施例は、ＤＣ電流の消費がゼロである
ＣＭＯＳ回路を含む。したがって、電流量を減じるため
に、ＧＬＢ１０２は性能を低速にする必要がない。各積
項は、１ｎｓの速度等級である。これらのＧＬＢ１０２
を備えたデバイスは、顧客の設計プロセスを簡素化する
ことができる。なぜなら、顧客はどの信号が重要である
かを決定する必要がないからである。顧客はまた、顧客
のアプリケーションのほとんどに対して、より遅いＰＴ
を容認する必要がない。システム性能の全体が最適化さ
れる。積項を生成するための、ゼロＤＣ電流のＣＭＯＳ
回路（以下に述べる）を備えたデバイスの利点は、高密
度ＣＰＬＤにおいてより顕著になる。
【００４０】一実施例において、図１−図３におけるプ
ログラマブルなデバイス１００および１２０は、直流
（ＤＣ）電力の消費または消散が実質的にゼロであるロ
ジックを含む。たとえば、図１−図３のデバイス１００
および１２０の汎用ロジックブロック１０２の各々は、
複数の「ゼロ電力」積項回路２０８を含み得る（図４−
図７および図６９等）。積項回路２０８は不揮発性メモ
リセルとして構成されてよい。「ゼロ電力」メモリセル
のいくつかの例は、本出願の譲受人によって２０００年
１１月２日に出願された、代理人整理番号Ｍ−９２００
の「ワイド入力プログラマブルロジックシステムおよび
方法（Wide Input Programmable Logic System And Met
hod）」と題された米国特許出願第０９／７０４４８７
号、および（２）本出願の譲受人によって１９９９年５
月２６日に出願された、代理人整理番号Ｍ−７４３５の
「実質的に電力消散のない電気的に消去可能な不揮発性
メモリセル（Electrically Erasable Non-Volatile Mem
ory Cell With Virtually NoPower Dissipation）」と
題された米国特許第６，０６７，２５２号に記載され
る。両方の出願がこの明細書中にそのすべてを引用によ
って援用される。
【００４１】「ゼロ電力」メモリセルは、トランジスタ
およびラッチ（またはハーフラッチ）を備え、さらに、
一定の信号タイミングおよびプリチャージの方法をと
り、通常動作モードおよびプログラミングまたは消去等
の編集モード中に、電流がメモリセルの１つ以上のトラ
ンジスタに流れることを防ぐ構成を有してよい。
【００４２】別の実施例において、図１−図３のプログ
ラマブルなデバイス１００および１２０は、直流（Ｄ
Ｃ）電流の消費または消散が実質的にゼロである入力／
出力セルに結合される。
【００４３】ロジック／演算モード 図４−図７は、ロジック／演算モードに構成された、図
１のＧＬＢ１０２の一実施例を示す。図４−図７のＧＬ
Ｂ１０２は、３２個のマクロセル１０４Ａ−１０４Ｚ
（３２個のマクロセル等）、ＡＮＤアレイ２００、積項
共有アレイ（ＰＴＳＡ）２０２、セグメントルーティン
グバス２０４、第１のデマルチプレクサ２１０Ａ等の複
数のデマルチプレクサ、第１の６入力ＯＲゲート２１２
Ａ等の複数の６入力ＯＲゲート、第１の５入力ＯＲゲー
ト２１４Ａ等の複数の５入力ＯＲゲート、およびＯＲゲ
ート２１６Ａ等の複数の可変入力ＯＲゲートを含む。簡
単にするために、この明細書で文字「Ｚ」が付された参
照番号はいずれも、任意のｎ番目の要素を指すことがで
き、２６番目の要素に限定されない。たとえば「マクロ
セル１０４Ａ−１０４Ｚ」は、「マクロセル１０４Ｚ」
が３２番目のマクロセルを指す場合、３２個のマクロセ
ルを指すことができる。
【００４４】図４−図７のＡＮＤアレイ２００は、６８
個の入力ラインと１６４個の積項出力ラインとを有す
る。他の実施例において、ＡＮＤアレイ２００は任意の
好適な数の入力ラインおよび積項ラインを有してよい。
以下に述べるとおり、ＡＮＤアレイ２００は、積項ロジ
ック、またはＳＲＡＭ、デュアルポートＳＲＡＭ、ＲＯ
Ｍ、ＦＩＦＯ、ＣＡＭ、およびクロスポイントスイッチ
等のメモリ機能のいずれかを、入力ルーティングによっ
て実行するよう構成され得る。
【００４５】図４−図７において、１６４個の積項ライ
ンは、１マクロセル１０４当り５つの積項ラインに３２
個のマクロセル１０４Ａ−１０４Ｚを乗じたもの（５ｘ
３２＝１６０）に加え、４つの余分な積項ライン１６０
−１６３を含む。４つの余分な積項ライン１６０−１６
３は、マクロセル１０４Ａ−１０４Ｚによって共有され
得る、ＣＬＯＣＫ ＥＮＡＢＬＥ信号ライン１６０、Ｃ
ＬＯＣＫ信号ライン１６１、ＲＥＳＥＴ信号ライン１６
２、およびグローバル積項出力イネーブル（グローバル
ＰＴＯＥ）バス信号ライン１６３を含む。ＡＮＤアレイ
２００は、第１のポート２０６Ａ等の複数の反転／非反
転入力ポートと、複数の積項回路２０８Ａ−２０８Ｚと
を含む。
【００４６】各積項回路２０８は特定の積項（ＰＴ）に
従い、ポート２０６Ａ−２０６Ｚからの１つ以上の反転
および／または非反転入力信号を総和する。各積項回路
２０８は、ＰＴをデマルチプレクサ２１０に出力し、こ
のデマルチプレクサはそのＰＴを６入力ＯＲゲート２１
２、５入力ＯＲゲート２１４、および／またはマクロセ
ル１０４に出力する。
【００４７】図４−図７の各マクロセル１０４は、ＰＴ
ＳＡ入力ライン２１８、ＰＴＳＡバイパスライン２２
０、ＰＴ出力イネーブル（ＰＴＯＥ）ライン２２２、Ｐ
Ｔクロックライン２２４、ＰＴリセットライン２２６、
ＰＴプリセットライン２２８、共有ＰＴクロックイネー
ブルライン２３０、共有ＰＴクロックライン２３２、共
有ＰＴリセットライン２３４、グローバルＰＴＯＥライ
ン２３６、第１の出力ライン２３８、および第２の出力
ライン２４０を有する。
【００４８】ＲＣＳＦモード 図８は、ＲＡＭ、ＲＯＭ、ＣＡＭ、スイッチおよび／ま
たはＦＩＦＯモード（まとめてＲＣＳＦモードと称す
る）に構成された、図１のＧＬＢ１０２の一実施例を示
す。図８のＧＬＢ１０２は、３２個のマクロセル１０４
Ａ−１０４Ｚ（簡単にするために、１０４Ａ−１０４Ｚ
は３２個のマクロセルを指すものとする）、ＲＣＳＦ
ＡＮＤアレイおよび制御ロジックユニット２５０、ＰＴ
ＳＡ２０２、セグメントルーティングバス２０４、なら
びにＯＲゲート２１６Ａ等の複数の可変入力ＯＲゲート
を含む。ＲＣＳＦ ＡＮＤアレイおよび制御ロジックユ
ニット２５０は、図４−図７のＡＮＤアレイ２００とＲ
ＣＳＦ制御ロジックとを含み、これは図７０−図７８を
参照して以下に説明される。ＰＴ１６０−１６２はシン
グルポートのＲＡＭ、ＲＯＭ、ＣＡＭ、スイッチ、およ
びＦＩＦＯモードのＡＮＤ ＰＴとして構成され得る。
【００４９】デュアルポートＲＡＭモード 図９は、デュアルポートメモリモードで構成された、図
１のＧＬＢ１０２の一実施例を示す。図９のＧＬＢ１０
２は、３２個のマクロセル１０４Ａ−１０４Ｚ（簡単に
するために、１０４Ａ−１０４Ｚは３２個のマクロセル
を指すものとする）、デュアルポートＲＡＭ ＡＮＤア
レイおよび制御ロジックユニット２６０、積項共有アレ
イ２０２、セグメントルーティングバス２０４、および
ＯＲゲート２１６Ａ等の複数の可変入力ＯＲゲートを含
む。デュアルポートＲＡＭ ＡＮＤアレイおよび制御ロ
ジックユニット２６０は、図４−図７のＡＮＤアレイ２
００とデュアルポートＲＡＭ制御ロジックとを含み、こ
れは図７０および図７３−図７６を参照して以下に説明
される。ＰＴ１６０−１６２はデュアルポートＳＲＡＭ
（スタティックランダムアクセスメモリ）モードで入力
をルーティングする。デュアルポートＳＲＡＭモードに
おいて、ＣＬＯＣＫ、ＣＬＯＣＫ ＥＮＡＢＬＥおよび
リセットＰＴのラインは２つのラインに分割され、ライ
ンの各組は１６個のマクロセルを駆動する。
【００５０】マクロセル 図１０は、図２のマクロセル１０４および周辺ロジック
の一実施例を示す。「マクロセル」１０４は、図１０に
示される構成要素のいくつかまたはすべてを含み得る。
一構成において、図１０のマクロセル１０４は、ＣＡＲ
ＲＹ ＩＮライン３０２、ＣＡＲＲＹ ＯＵＴライン３
０４、ＸＯＲゲート３０６、３入力ＭＵＸ３３４Ａおよ
び３３４Ｄ、ＸＯＲゲート３１２、２入力ＭＵＸ３００
Ｌおよび３００Ｋ、第２の３入力ＭＵＸ３３４Ｅ、第１
の８入力ＭＵＸ３１８、第２の８入力ＭＵＸ３２０、Ｏ
Ｒゲート３２２、Ｄレジスタ／ラッチ３２４、第１の４
入力ＭＵＸ３２６、第２の４入力ＭＵＸ３２８、ならび
に第２の２入力ＭＵＸ３００Ｍを含む。これらのＭＵＸ
およびＸＯＲゲートのうちの１つ以上が「マクロセル」
の外に置かれてよい。マクロセル１０４は、データ出力
ルーティングプール（ＯＲＰ）３３０に結合される。
【００５１】一構成において、図１０の周辺ロジック
は、他のマクロセル１０４（図４−図９）からの入力ラ
イン３３２、積項回路２０８Ａ−２０８Ｅのアレイ、デ
マルチプレクサ２１０Ａ−２１０Ｅ、２入力マルチプレ
クサ（ＭＵＸ）３００Ａ−３００Ｊ、３入力ＭＵＸ３３
４Ｂ−３３４Ｃ、データ入力ライン３３６、５入力ＯＲ
ゲート２１４、６入力ＯＲゲート２１２、拡張された積
項共有アレイ（ＰＴＳＡ）２０２を含む。一構成におい
て、ＰＴＳＡ２０２は図４−図７のＯＲゲート２１６を
含む。
【００５２】図４−図７に示され、上に説明された入力
ラインに加え、図１０のマクロセル１０４は、ＣＬＫ
０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３の信号をそれぞれ運
ぶ４つのクロックライン３３２を有する。一実施例で
は、ＣＬＫ ＥＮＡＢＬＥ信号をＣＬＫ１およびＣＬＫ
２の信号から生成することができ、ＣＬＫ０およびＣＬ
Ｋ３の信号は位相ロックループ（ＰＬＬ）クロック信号
であり得る。
【００５３】Ｄレジスタ／ラッチ３２４を、レジスタま
たはラッチとなるようプログラムすることができる。マ
クロセル１０４からの出力は、記録されるか（Ｄレジス
タ３２４からの出力）、組合せられるか（ＰＴＳＡバイ
パスライン２２０またはバイパスライン３３８からの出
力）のいずれかである。図１０のマクロセル１０４は、
２つの独立した出力ＭＵＸ３２６および３２８を有す
る。第１の出力ＭＵＸ３２６は、出力ライン２３８を介
してＩ／Ｏバッファまたはパッド２４２の出力側を駆動
する。第２の出力ＭＵＸ３２８は、出力ライン２４０を
介してＧＲＰ１１０（図１）を駆動する。したがって、
ライン２３８および２４０の出力は異なり得る。
【００５４】図１０のマクロセル１０４は、５つの積項
回路２０８Ａ−２０８Ｅからの５つのＰＴからなるそれ
自身の組を有し、それが５入力ＯＲゲート２１４を駆動
する。５入力ＯＲゲート２１４の出力は、ライン２２０
を介してＰＴＳＡ２０２をバイパスして、マクロセル１
０４を駆動する。５入力ＯＲゲート２１４は、信号をマ
ルチプレクサ３３４Ｄに出力することができ、このマル
チプレクサは、複雑なロジック機能用に、信号をＸＯＲ
ゲート３１２に出力する。一実施例において、各マクロ
セル１０４に関連する５つのＰＴのうちの４つは、積項
ロジック、積項制御（クロック、プリセット、リセッ
ト、出力イネーブル）、またはロジックおよび制御の両
方を同時に行なうために用いられる。ロジックおよび制
御の両方を同時に行なうために、各ＰＴを用いてよい。
５つのＰＴのうちの残りのＰＴを、ロジック専用に用い
ることもできる。
【００５５】桁上げ生成および桁上げ伝搬 いかなるロジック機能もブール（Boolean）式によって
表わされ得る。ブール式は、ともに論理和をとったいく
つかの積項（ＰＴ）として表わされ得る。頻繁に用いら
れる多くの機能は、当然ながら演算である。演算出力の
最上位ビット（ＭＳＢ）は、より下位のビットの評価に
依存する。従来のＣＰＬＤでＭＳＢ機能を実現すること
は、ワイドＯＲ機能、またはロジックのマルチレベルロ
ジックユニットへのカスケードを必要とする。ワイドＯ
Ｒ機能はロジックリソースを必要とする。また、従来の
ＣＰＬＤは、ワイドＯＲ機能と合せると効率的ではな
い。なぜなら、ＣＰＬＤは、利用できる積項の総数が限
られているからである。カスケードされたロジックは性
能を低下させる（複数レベルのロジックによる長い処理
時間）。
【００５６】この発明によると、フレキシブルＣＰＬＤ
マクロセル１０４（図１０）は、従来のＣＰＬＤが実現
するには効率的ではない機能を実現するよう構成され
た、（１）桁上げの生成および伝搬のロジック、ならび
に（２）総和生成ロジックを埋込んだ。フレキシブルＣ
ＰＬＤマクロセルアーキテクチャは、一般的に用いられ
る多くの機能を実現するのに必要とされる積項の数を大
いに減じ、ＣＰＬＤの機能性および性能を高める。
【００５７】図１０において、マクロセル１０４は、Ｃ
ＡＲＲＹ ＩＮライン３０２、ＭＵＸ３００Ｋ、ＣＡＲ
ＲＹ ＯＵＴライン３０４、ＯＲゲート２１４、ＭＵＸ
２１０Ｂ、および積項回路２０８Ｂ等のプログラマブル
な桁上げの生成および伝搬のロジック構成要素を含む。
ＣＡＲＲＹ ＩＮライン３０２およびＣＡＲＲＹ ＯＵ
Ｔライン３０４は、他のマクロセルに結合される。プロ
グラマブルな桁上げの生成および伝搬のロジック構成要
素２０８Ｂ、２１０Ｂ、２１４、３００Ｋ、３０２、お
よび３０４は、評価されるべき、より下位のビットに対
して高速経路を設ける。したがって、マクロセル１０４
は、ワイドＯＲ機能またはカスケードされたロジックを
必要としない。プログラマブルな桁上げの生成および伝
搬のロジック構成要素２０８Ｂ、２１０Ｂ、２１４、３
００Ｋ、３０２、および３０４は、加算器、減算器、お
よび比較器（より大きい、より少ない、以上、以下、ま
たは等しい）の機能を実現することができる。
【００５８】図１０のマクロセル１０４の、ＯＲゲート
２１４およびＯＲゲート２１２に結合されたCarry Inラ
イン／信号３０２およびＸＯＲゲート３０６は、加算器
または減算器の機能用にＳＵＭビット等の桁上げ入力が
用いる機能を生成するよう構成される。
【００５９】積項の共有 図１０の拡張されたＰＴＳＡ２０２は、図４−図９のＰ
ＴＳＡ２０２およびＯＲゲート２１６を示す。図１０の
拡張されたＰＴＳＡ２０２により、各マクロセル１０４
は、他のマクロセル１０４Ａ−１０４ＺとＰＴを共有す
ることができる（図４−図７）。一実施例において、図
１０のマクロセル１０４は、他の６つのマクロセル１０
４Ａ−１０４Ｚと最大３５個のＰＴを共有することがで
きる（図４−図７）。たとえば、特定のマクロセル１０
４によって用いられないＰＴは、６入力ＯＲゲート２１
２によって組合され、ＰＴＳＡ２０２を介して近隣のマ
クロセル１０４にルーティングされ得る。別の例では、
他のマクロセル１０４と関連する、使用されていない積
項は、１つのマクロセル１０４に再利用されて、そのマ
クロセルのＯＲ機能の幅を拡張することができる。
【００６０】たとえば、マクロセル１０４Ｄ（図示せ
ず）は、それ自身の５つのＰＴを用い、マクロセル１０
４Ｄの一方側では３つのマクロセル１０４Ａ−１０４Ｃ
から１５個のＰＴを共有し（図４−図７）、マクロセル
１０４Ｄの別の側では拡張されたＰＴＳＡ２０２を介し
て３つのマクロセル１０４Ｅ−１０４Ｇ（図示せず）か
ら１５個のＰＴを共有することができる。ＰＴＳＡ２０
２は、第１のマクロセル１０４Ａがマクロセル１０４Ｂ
−１０４Ｄおよびマクロセル１０４Ｘ−１０４ＺとＰＴ
を共有できるよう、ＧＬＢ１０２の上部と下部とが重な
り合う。他の実施例において、マクロセル１０４は、３
５個未満、または３５個より多いＰＴを共有するよう構
成され得る。
【００６１】各マクロセル１０４が各側の３つのマクロ
セル１０４からＰＴを共有する必要はない。たとえば、
各マクロセル１０４は、プログラマブル性を最大にする
ために、他のマクロセル１０４の各々のパターンまたは
ランダムなパターンで、ＰＴを共有することができる。
【００６２】積項チェイニング 図１０の６入力ＯＲゲート２１２は拡張されたＰＴＳＡ
２０２を駆動して、ＰＴが「チェイン」に拡張されるよ
うにする。たとえば、６入力ＯＲゲート２１２の６番目
の入力ライン３３５は、Ｎ−７番目のマクロセル（６つ
のマクロセルを飛ばす）から６番目の入力３３２を受け
ることによってＰＴを「チェインする」。チェイニング
は、マクロセル１０４Ａ（図４−図７）がマクロセル１
０４Ｚから入力を受けるよう、重なり合うことができ
る。
【００６３】６入力ＯＲゲート２１２の６番目の入力ラ
イン３３５は、Ｎ−７番目のマクロセルに接続される必
要がない。６入力ＯＲゲート２１２の６番目の入力ライ
ン３３５は、ＰＴＳＡ２０２を介してマクロセル１０４
にアクセスし得ない任意のＰＴに接続されてよい。たと
えば、積項共有アレイ２０２が他のマクロセル１０４の
各々間で積項を共有するよう配置される場合、各マクロ
セル１０４は、１つ以上のＮ−１個のマクロセルにチェ
イニングされ得る。
【００６４】積項のカスケーディング 図２のデバイス１００は極めてワイドな入力機能に適応
することができる。図２の各ＧＬＢ１０２は、最大６８
の入力幅の機能を実現することができる。ＧＬＢ１０２
Ｂおよび１０２Ｃ等の２つの隣接するＧＬＢを「カスケ
ード」することにより、各ＰＴの入力幅を２倍にするこ
とができ、これらの２つのＧＬＢは最大１３６（６８＋
６８）の入力の機能を実現することができる。図２は、
ＧＬＢ１０２Ａ−１０２Ｄ等の、カスケードされ得る少
なくとも４つのＧＬＢを示す。カスケードされ得るＧＬ
Ｂの数は、デバイス１００のＧＬＢ１０２のレイアウ
ト、およびデバイス１００が単一レベルルーティング
（図２のデバイス１００等）または二重レベルルーティ
ング（図３のデバイス１２０等）のいずれを行なうかに
依存する。図３の二重レベルルーティング（２レベルル
ーティング）により、より多くのＧＬＢをセグメント１
２２Ａ−１２２Ｆ等の群にカスケードすることができ
る。
【００６５】図１１は、図２のＧＬＢ１０２Ａおよび１
０２Ｂ等の、２つの別個のＧＬＢ内の２つのマクロセル
１０４Ｂおよび１０４Ｂ’のＰＴをカスケードする一実
施例を示す。図１１において、マクロセル１０４Ａおよ
び１０４Ａ’の各々は、５つのＰＴと６８の入力からな
るそれ自身の組を有する。第１のＧＬＢ１０２Ａ内の第
２のマクロセル１０４ＢのＰＴは、第２のＧＬＢ１０２
Ｂ内の第２のマクロセル１０４Ｂ’のＰＴとカスケード
される。特に、５つの積項回路２０８Ｆ−２０８ＪのＰ
Ｔは、第１のＧＬＢ１０２Ａ内で第２のマクロセル１０
４Ｂをバイパスし、ライン４０１Ａ−４０１Ｅを介し
て、第２のＧＬＢ１０２Ｂ内の第２のマクロセル１０４
Ｂ’と関連する５つの積項回路２０８Ｆ’−２０８Ｊ’
に入る。５つの積項回路２０８Ｆ’−２０８Ｊ’は、そ
れ自身の６８の入力を５つの積項回路２０８Ｆ−２０８
ＪからのＰＴと組合せる。
【００６６】第１のＧＬＢ１０２Ａ（図１１）を「フィ
ーダ」と称することができ、第２のＧＬＢ１０２Ｂを
「レシーバ」と称することができる。マクロセル１０４
Ｂは、それ自身の５つのＰＴは受けない。しかしなが
ら、マクロセル１０４Ｂは、（１）ロジック機能のため
に、およびＰＴをＰＴＳＡ２０２を介して他のマクロセ
ルから借りるために（図４−図７）、または（２）Ｉ／
Ｏパッド２４２に結合された入力レジスタとして（図１
０）、用いられ得る。
【００６７】図４−図７の４つの制御ＰＴ（ＣＬＯＣ
Ｋ、ＣＬＯＣＫ ＥＮＡＢＬＥ、ＲＥＳＥＴ、ＧＰＴＯ
Ｅ）は、各制御ＰＴが６８の入力を有する場合、幅を拡
張するために個別にカスケードされてよく、または、別
のＧＬＢ１０２からの同じ制御ＰＴとカスケードされて
よい。
【００６８】分割ＡＮＤアレイｗ／分割積項 図１２は、ＲＡＭ、ＲＯＭ、ＣＡＭ、スイッチ、または
ＦＩＦＯ（ＲＣＳＦ）モードに構成された、図８のＧＬ
Ｂ１０２内の「分割ＡＮＤアレイ」の一実施例を示す。
図４−図７のＡＮＤアレイ２００は、図１２において、
上部（ＡＮＤアレイ回路４０２Ａ−４０２Ｚ）と、ＲＣ
ＳＦアレイ４１２として機能する下部とに「分割」され
る。以下に述べるとおり、図１７および他の図面もまた
「分割ＡＮＤアレイ」を示す。
【００６９】ＲＣＳＦモードの一実施例では、図１２に
おいてＡＮＤアレイ回路４０２Ａ−４０２Ｚによって形
成された第１の３６個のＰＴ（０から３５）の各々（図
４−図７のＡＮＤアレイ積項回路２０８と同様）は、分
割積項回路４０８Ａ−４０８Ｚおよび４１０Ａ−４１０
Ｚによって「分割」されて、より多くのＡＮＤアレイ出
力４０４Ａ−４０４Ｚを設けることができる。たとえ
ば、１ＰＴ当り２つに分割された出力に３６個のＰＴを
乗じると、７２個の「分割出力」または「分割積項」と
なる。
【００７０】図１２において、７２個の分割された出力
４０４Ａ−４０４Ｚを形成するためにＡＮＤアレイ出力
を分割することにより、ＡＮＤアレイ２００のより小さ
な部分（図４−図７）が図１７のスイッチマトリクス６
２４Ａ（すなわち、入力ルーティングリソースまたは入
力スワッピングスペース）に分配されて、図１２のＲＣ
ＳＦアレイ４１２または図１７のＲＡＭアレイ６００Ａ
のＲＣＳＦ機能に利用することのできるＰＴの数を増大
させることができる。したがって、ＲＣＳＦアレイ４１
２（図１１−図１２）およびＲＡＭアレイ６００Ａ（図
１７）のサイズは２倍になり、より幅の広い、かつ、よ
り深いＲＣＳＦ機能を実現することができる。この実施
例において、入力ルーティングに用いられる、結果とし
て生じた７２個の分割出力４０４Ａ−４０４Ｚ（図１
２）は、正規のＡＮＤ ＰＴとして働くことはできな
い。結果として生じた７２個の分割出力は、以下に述べ
るように、任意の６８−７２個のＡＮＤアレイ入力をＲ
ＣＳＦ制御ロジック（たとえば、図１７または図７０の
マルチプレクサ、レジスタ、および他のロジック）にル
ーティングすることができる。
【００７１】図１２の分割ＡＮＤアレイ４００を、デュ
アルポートＲＡＭで用いることもでき（以下に述べる図
２１、図７３、図７５、および図７６を参照）、この場
合、偶数分割された積項回路４０８Ａ−４０８Ｚはポー
トＡに用いられ、奇数分割された積項回路４１０Ａ−４
１０ＺはポートＢに用いられる。奇数分割された積項回
路４１０Ａ−４１０Ｚの出力を反転して、６８個の真の
（非反転の）入力の機能を得ることができる。
【００７２】桁上げリプル／演算サポート 図１の各ＧＬＢ１０２は、単一レベルの全体的なルーテ
ィングプール遅延（およびハードワイヤドロジックを介
したリプル遅延）を伴って約ｎ個のマクロセルにおいて
ｎビットの加算器を実現する等の、演算（加算器、減算
器等）および比較器の機能をサポートするよう、特別な
サポートロジックを有することができる。
【００７３】たとえば、図１０のマクロセル１０４およ
び周辺ロジックは、Ａ＋Ｂ＋ＣＡＲＲＹＩＮ＝ＳＵＭ＋
ＣＡＲＲＹＯＵＴ等の１ビットの加算器を実現すること
ができる。５つの積項回路２０８Ａ−２０８Ｅ、５つの
ＤＥＭＵＸ２１０Ａ−２１０Ｅ、ＭＵＸ３００Ｂ、３３
４Ａ、３００Ｆ、３３４Ｃ、３００Ｉ、５入力ＯＲゲー
ト２１４、６入力ＯＲゲート２１２、拡張されたＰＴＳ
Ａ２０２、ＸＯＲゲート３０６、ＸＯＲゲート３１２、
ＭＵＸ３３４Ａ、およびこれらの構成要素間の経路を、
加算器の機能を実現するよう活性化することができる。
第２の積項回路２０８Ｂは、入力ＡおよびＢを受け、Ａ
ＡＮＤ Ｂの積項を出力する。残りの積項回路２０８
Ａ、２０８Ｃ−２０８Ｅのいずれも、〜ＡＢおよびＡ
（〜Ｂ）の２つの積項を実現することができる。５入力
ＯＲゲート２１４は、Ｐ＝Ａ ＸＯＲ Ｂ＝〜ＡＢ Ｏ
Ｒ Ａ（〜Ｂ）を出力することができる。ＸＯＲゲート
３０６は、ＳＵＭ（ＳＵＭ＝Ａ ＸＯＲ Ｂ ＸＯＲ
ＣＩＮ）を出力し、そのＳＵＭをＭＵＸ３３４Ａを介し
て６入力ＯＲゲート２１２の入力に転送することができ
る。６入力ＯＲゲート２１２の出力は、マクロセルのフ
リップフロップ３２４またはＰＴＳＡ２０２にルーティ
ングされ得る。
【００７４】ＰＴＳＡ２０２は、異なるマクロセル１０
２のフリップフロップ３２４（図４−図７）または他の
出力にＳＵＭをルーティングすることができる。ＣＡＲ
ＲＹＯＵＴ信号３０４（図１０）は、別のマクロセル１
０２（図４−図７）に転送される。他のマクロセル１０
２は、ライン２４０を介してＣＡＲＲＹＯＵＴ信号をル
ーティングプールおよび外部ロジックに転送することが
できる。ＣＡＲＲＹＩＮ信号３０２（図１０）は、別の
マクロセル１０２（図４−図７）から来る。ＧＬＢ１０
２（図４−図７）内におけるマクロセル間のカスケーデ
ィングは、「ＧＬＢ内桁上げカスケーディング」と称さ
れる。
【００７５】加算器／減算器用の第１のＣＡＲＲＹＩＮ
信号は、０、１、または外部信号であり得る。ＰＴがＣ
ＡＲＲＹＩＮ入力信号を駆動する場合、ＣＡＲＲＹＩＮ
入力信号は余分のマクロセル１０２（図４−図７）を介
してルーティングされる。余分のマクロセル１０２は、
たとえば、０に固定された５入力ＯＲゲート２１４（図
１０）の出力によって、ＣＡＲＲＹＩＮ入力ＰＴに相当
する桁上げを常に「生成する」。したがって、１６ビッ
トの加算器については、１６個のマクロセルが演算を行
なうことができ、１つのマクロセルがＣＡＲＲＹＩＮ入
力信号を送ることができ、１つのマクロセルがＣＡＲＲ
ＹＯＵＴ出力信号をＧＲＰ１１０（図２）にルーティン
グすることができる。
【００７６】ＧＬＢ１０２（図４−図７）は、３２ビッ
トの演算素子を実現することができる。複数のＧＬＢ１
０２はともにカスケードされて、３２ビットよりも大き
い演算素子を構築することができる。これを「ＧＬＢ間
桁上げカスケーディング」と称する。たとえば、第１の
４つのＧＬＢ１０２Ａ−１０２Ｄ（図２）は、第１の１
２８ビットのカスケードチェインをもたらすようカスケ
ードされ得、第２の４つのＧＬＢ１０２Ｅ−１０２Ｈ
は、第２の１２８ビットのカスケードチェインをもたら
すようカスケードされ得る。１つのＧＬＢ１０２（図
２）内の第１のマクロセル１０４Ａ（図４−図７）は、
そのＣＡＲＲＹＩＮ入力３０２（図１０）を別のＧＮＢ
１０２（図２）の最後のマクロセル１０４Ｚ（図４−図
７）のＣＡＲＲＹＯＵＴ出力３０４に接続する。ＧＬＢ
１０２（図２）は、余分のマクロセル１０４（図４−図
７）が、指定された第１のステージで桁上げをセットす
るよう用いられる場合、一度に２つ以上の桁上げチェイ
ンを実現することができる。一構成において、ＧＬＢ桁
上げチェインの入力および出力におけるＭＵＸは、重要
な経路が１つのＭＵＸのみを通過するよう組合せられ
る。
【００７７】マクロセル１０４（図４−図７）がカスケ
ードされない場合、マクロセル１０４は、そのＣＡＲＲ
ＹＩＮ入力３０２（図１０）を０または１にセットする
ことができる。マクロセル１０４（図４−図７）が演算
モードで用いられない場合、ＣＡＲＲＹＩＮ入力３０２
（図１０）は、ＭＵＸ３００Ｋを介してＣＡＲＲＹＯＵ
Ｔ出力３０４に直接与えられ得る。したがって、演算チ
ェインは、ＧＬＢ１０２と関連する任意のマクロセル１
０４（図４−図７）で始まり得る。
【００７８】２レベルルーティングを備えたデバイス１
２０（図３）については、桁上げチェインは、４つのＧ
ＬＢ１２４Ａ−１２４Ｄを備えた第１のセグメント１２
２Ａ等のＧＬＢのセグメント内で実現され得る。桁上げ
チェインは第１のＧＬＢ１２４Ａで始まり、セグメント
ルーティング１２６Ａを介してＧＬＢ１２４Ｂ、１２４
Ｃ、および１２４Ｄを通って続く。代替的に、桁上げチ
ェインは第１のＧＬＢ１２４Ａで始まり、セグメントル
ーティング１２６Ａを介してＧＬＢ１２４Ｄ、１２４
Ｃ、および１２４Ｂを通って続く。
【００７９】ＲＡＭモード 図８のＧＬＢ１０２は、ＡＮＤアレイ２００（図４−図
７）の一部をＳＲＡＭアレイとして構成して、ＳＲＡＭ
ビットを記憶することによってＳＲＡＭ機能を実現す
る。ＳＲＡＭは、独立した読出および書込のポートを備
えたシングルＩ／ＯポートＳＲＡＭ（擬似デュアルポー
トＳＲＡＭ）モード、２つの読出および書込のポートを
備えた真のデュアルポートＳＲＡＭモード、およびＦＩ
ＦＯモード等のさまざまな動作モードを有する。
【００８０】図１３−図１６は、ＲＡＭとして構成され
た、図１のＧＬＢ１０２の実施例を示す。図１３におい
て、ＧＬＢ１０２は、非同期ＲＡＭアレイ５００、１組
のＧＬＢ読出アドレス入力レジスタ５０２、１組のＧＬ
Ｂ書込アドレス入力レジスタ５０４、および１組のデー
タ出力レジスタ５０６を含む。一実施例では、ＲＡＭア
レイ５００の入力および出力は単方向であり、このこと
は、通信アプリケーションに対し、より好適な帯域幅を
提供する。
【００８１】一実施例において、入力レジスタ５０２お
よび５０４の組は、一般的なロジックの使用には利用で
きない特別なレジスタを含み、出力レジスタ５０６の組
は、一般的なロジックの使用に利用することのできる汎
用マクロセルレジスタを含む。第１の組の入力レジスタ
５０２はアドレスを受取り、それらのアドレスを、読出
アドレスおよび読出クロック信号に従い、読出されるべ
きデータ用にＲＡＭアレイ５００に出力する。第２の組
の入力レジスタ５０４は外部ソースからデータを受取
り、書込アドレス、データ、書込イネーブル、および書
込クロック信号に従い、書込まれるべきデータをＲＡＭ
アレイ５００内に出力する。出力レジスタ５０６の組
は、ＲＡＭアレイ５００からデータを受取り、そのデー
タを読出クロック信号に従って出力する。第１の組の入
力レジスタ５０２および出力レジスタ５０６の組を、Ｒ
ＡＭアレイ５００からデータを同期に読出すよう用いる
ことができる。図１３のＧＬＢ１０２は、「パイプライ
ンされた」読出構成を有する。
【００８２】図１４において、ＧＬＢ１０２は、非同期
ＲＡＭアレイ５００と、ＧＬＢ書込アドレス入力レジス
タ５０４の組とを有する。図１４において、ＲＡＭアレ
イ５００は、同期書込および非同期読出を有する。図１
５において、ＧＬＢ１０２は、非同期ＲＡＭアレイ５０
０、ＧＬＢ書込アドレス入力レジスタ５０４の組、およ
びデータ出力レジスタ５０６の組を含む。図１６におい
て、ＧＬＢ１０２は、非同期ＲＡＭアレイ５００、ＧＬ
Ｂ読出アドレス入力レジスタ５０２の組、およびＧＬＢ
書込アドレス入力レジスタ５０４の組を含む。図１５お
よび図１６のＧＬＢ１０２は、同期の読出および書込用
に構成される。図１５のＧＬＢ１０２は読出クロックに
よるタイミングの出力がより迅速であり、図１６のＧＬ
Ｂは読出アドレスによるクロックセットアップタイミン
グの読出がより迅速である。
【００８３】メモリおよび入力ルーティング用の分割Ａ
ＮＤアレイ この明細書で説明されるＧＬＢ１０２がメモリ機能を実
行するよう構成される場合、ＧＬＢ１０２は、信号のス
ワッピング（入力ルーティングまたはスイッチングとも
称される）用には図４−図７のＡＮＤアレイ２００の一
部を用い、メモリ用には別の部分を用いる。対照的に、
ＧＬＢ１０２がロジックを実行するよう構成される場
合、積項を生成するためにＡＮＤアレイ２００の全体を
用いることができる。したがって、構成可能なＡＮＤア
レイ２００は、メモリの入力ルーティング要件を満た
し、ＧＬＢ１０２がロジックを実行するよう構成される
場合、ルーティングのオーバーヘッドの増大を回避し、
プログラマブルなデバイスのダイのサイズを縮小する。
なぜなら、グローバルルーティングリソースを減じるこ
とができるからである。
【００８４】図１７は、構成可能な５１２ｘ３２ ＳＲ
ＡＭ６００Ａを備えた、ＲＡＭモードにある、図１のＧ
ＬＢ１０２の一実施例を示す。図１７のＧＬＢ１０２
は、スイッチマトリクス６２４Ａとして構成された分割
ＡＮＤアレイの一部、書込アドレスデコーダロジック６
６２Ａ、５１２ｘ３２ ＳＲＡＭ６００Ａ、読出アドレ
スデコーダロジック６６４Ａ、ＡＮＤゲートおよびＯＲ
ゲート等の複数の任意のＭＵＸおよびロジック６４８、
ならびに複数のＤフリップフロップ／レジスタおよび制
御ロジック６７４を含む。
【００８５】図１７においてスイッチマトリクス６２４
Ａとして構成された分割ＡＮＤアレイの一部は、図１２
を参照して上で論じた分割積項回路４０８Ａ−４０８
Ｚ、４１０Ａ−４１０Ｚ、および積項回路４０２Ａ−４
０２Ｚを含む。分割ＡＮＤアレイスイッチマトリクス６
２４Ａはまた、追加のロジックを含むこともできる。分
割ＡＮＤアレイスイッチマトリクス６２４Ａは、６８ビ
ット入力ライン６２６を介してＧＲＰ１１０から入力信
号を受取り、信号を図１７の他の構成要素にルーティン
グする。分割ＡＮＤアレイスイッチマトリクス６２４Ａ
は、信号がデコーダロジック６６２Ａ、６６４Ａ、およ
びメモリアレイ６００Ａに用いられる前に、信号の順序
を予め定められたシーケンスに変更することができる。
一実施例において、分割ＡＮＤアレイスイッチマトリッ
クス６２４Ａは、ソフトウェアの予め定められた構成に
従い、信号をルーティングする。
【００８６】図１７では、ＡＮＤアレイ回路２００（図
４−図７）の全体が、スイッチマトリクス６２４Ａ（入
力ルーティングリソース、入力スワッピングスペース、
またはローカルルーティングプール（ＬＲＰ）とも称さ
れる）用に用いられるいくつかのＡＮＤ積項回路２０８
と、メモリアレイ６００Ａ用に用いられる他のＡＮＤ積
項回路２０８とに分割される。一実施例では、メモリア
レイ６００Ａ用に用いられるＡＮＤ積項回路２０８とス
イッチマトリクス６２４Ａ用に用いられるＡＮＤ積項回
路２０８との比率は、ほぼ３対１または４対１である。
一実施例では、メモリアレイ６００Ａは１２８個のＡＮ
Ｄ積項回路２０８を含み、スイッチマトリクス６２４Ａ
は３２−３６個のＡＮＤ積項回路２０８を含む。
【００８７】分割ＡＮＤアレイスイッチマトリクス６２
４Ａは、読出アドレス（ＲＡ）出力ポート６２８Ａ、読
出クロック（ＲＣＬＫ）出力ポート６３０、読出クロッ
クイネーブル（ＲＣＬＫＥＮ）出力ポート６３２、リセ
ット出力ポート６３４、書込クロックイネーブル（ＷＣ
ＬＫＥＮ）出力ポート６３６、書込クロック（ＷＣＬ
Ｋ）出力ポート６３８、書込アドレス（ＷＡ）出力ポー
ト６４０Ａ、書込データ（ＷＤ）出力ポート６４２Ａ、
書込イネーブル（ＷＥ）出力ポート６４４、および書込
チップ選択（ＷＣＳ）出力ポート６４６を有する。一実
施例において、１６０−１６３の積項は、分割された積
項ではなく、正規のＡＮＤ積項を実現するよう用いられ
る。
【００８８】別の実施例において、ＧＬＢ１０２は、分
割ＡＮＤアレイスイッチマトリクス６２４Ａを有さな
い。その代わりに、高度なＧＲＰ１１０が、適切なシー
ケンスおよび順序で入力信号を図１７の他の構成要素に
送出する。この実施例では、メモリ６００Ａがより大き
くなって図４−図７の積項回路２０８Ａ−２０８Ｚのす
べてを含んでよい。
【００８９】任意のＭＵＸおよびロジック６４８は、反
転制御信号と非反転制御信号との選択をもたらすことが
できる。任意のＭＵＸおよびロジック６４８は、分割Ａ
ＮＤアレイスイッチマトリクス６２４Ａによって生成さ
れたクロック信号と、ライン６８６上のグローバルクロ
ック信号ＧＣＬＫとの選択をもたらすことができる。任
意のロジック６４８は、たとえば、信号のＷＥとＥＣＳ
との間で論理ＡＮＤ演算を実行するか、信号のＲＥＳＥ
Ｔとグローバルリセットとの間で論理ＯＲ演算を実行す
るために、ＡＮＤゲートおよびＯＲゲートを含み得る。
【００９０】Ｄフリップフロップ／レジスタ６７４は、
分割ＡＮＤアレイスイッチマトリクス６２４Ａの出力信
号のいくつかをバッファすることができる。書込アドレ
スデコーダロジック６６２Ａは、ＷＡ、ＷＥ、ＷＣＳ信
号をＳＲＡＭ６００Ａにパスする。読出デコーダロジッ
ク６６４Ａは、ＲＡ信号をＳＲＡＭ６００Ａにパスす
る。ＳＲＡＭ６００Ａは、分割ＡＮＤアレイスイッチマ
トリクス６２４Ａから入力ライン６１０Ａを介して書込
データを受取り、出力ライン６２２Ａを介して、マクロ
セル等の宛先またはローカルルーティングプールまたは
ＧＲＰ１１０（図１）等の外部ソースに読出データを出
力する。
【００９１】図１８は、構成可能な１６３８４ｘ１ Ｓ
ＲＡＭ６００Ｂを備えた、ＲＡＭモードにある、図１の
ＧＬＢ１０２の一実施例を示す。図１８のＧＬＢ１０２
は、スイッチマトリクス６２４Ｂとして構成された分割
ＡＮＤアレイの一部、書込アドレスデコーダロジック６
６２Ｂ、１６３８４ｘ１ ＳＲＡＭ６００Ｂ、読出アド
レスデコーダロジック６６４Ｂ、ＡＮＤゲートおよびＯ
Ｒゲート等の複数の任意のＭＵＸおよびロジック６４
８、ならびに複数のＤフリップフロップおよび制御ロジ
ック６７４を含む。
【００９２】分割ＡＮＤアレイスイッチマトリクス６２
４Ｂは、図１２を参照して上に論じた分割積項回路４０
８Ａ−４０８Ｚ、４１０Ａ−４１０Ｚ、および積項回路
４０２Ａ−４０２Ｚを含み、追加のロジックを含み得
る。分割ＡＮＤアレイスイッチマトリクス６２４Ｂは、
６８ビット入力ライン６２６を介してＧＲＰ１１０から
信号を受取る。分割ＡＮＤアレイスイッチマトリクス６
２４Ｂは、読出アドレス（ＲＡ）出力ポート６２８Ｂ、
読出クロック（ＲＣＬＫ）出力ポート６３０、読出クロ
ックイネーブル（ＲＣＬＫＥＮ）出力ポート６３２、リ
セット出力ポート６３４、書込クロックイネーブル（Ｗ
ＣＬＫＥＮ）出力ポート６３６、書込クロック（ＷＣＬ
Ｋ）出力ポート６３８、書込アドレス（ＷＡ）出力ポー
ト６４０Ｂ、書込データ（ＷＤ）出力ポート６４２Ｂ、
書込イネーブル（ＷＥ）出力ポート６４４、および書込
チップ選択（ＷＣＳ）出力ポート６４６を有する。１６
０−１６３の積項は、分割された積項ではなく、正規の
ＡＮＤ積項を実現するよう用いられる。
【００９３】任意のＭＵＸおよびロジック６４８は反転
制御信号と非反転制御信号との間の選択を提供してもよ
い。任意のＭＵＸおよびロジック６４８は、分割ＡＮＤ
アレイスイッチマトリックス６２４Ｂにより生成される
クロック信号と、ライン６８６上のグローバルクロック
信号ＧＣＬＫとの間の選択を提供してもよい。Ｄ型フリ
ップフロップ／レジスタ６７４は分割ＡＮＤアレイスイ
ッチマトリックス６２４Ｂの出力信号のいくつかを緩衝
してもよい。書込アドレスデコーダロジック６６２Ｂ
は、ＷＡ、ＷＥ、およびＷＣＳ信号をＳＲＡＭ６００Ｂ
へパスする。読出デコーダロジック６６４ＢはＲＡ信号
をＳＲＡＭ６００Ｂへパスする。ＳＲＡＭ６００Ｂは、
分割ＡＮＤアレイスイッチマトリックス６２４Ｂから入
力ライン６１０Ｂを介して書込データを受け、読出デー
タを出力ライン６２２Ｂを介してマクロセルなどの宛先
またはローカルルーティングプールもしくはＧＲＰ１１
０（図１）などの外部ソースへ出力する。
【００９４】図１９は、図１７および図１８のＧＬＢ１
０２において実現された同期シングルポートＲＡＭ６０
０の一実施例を示す。ＲＡＭ６００は、書込イネーブル
（ＷＥ）入力ポート６０２、書込クロック（ＷＣＬＫ）
入力ポート６０４、書込アドレス（ＷＡ）入力ポート６
０６、書込チップ選択（ＷＣＳ）入力ポート６０８、書
込データ（ＷＤ）入力ポート６１０、書込クロックイネ
ーブル（ＷＣＬＫＥＮ）入力ポート６１２、読出クロッ
ク（ＲＣＬＫ）入力ポート６１４、読出アドレス（Ｒ
Ａ）入力ポート６１６、読出クロックイネーブル（ＲＣ
ＬＫＥＮ）入力ポート６１８、リセット入力ポート６２
０、および読出データ（ＲＤ）出力ポート６２２を有す
る。図１９に示すように、「シングルポート」ＲＡＭ６
００は独立した読出および書込ポートを有する。
【００９５】図２０は、図１９のシングルポートＲＡＭ
６００用の６つの例示的なメモリ構成を示す。図２０
は、各メモリ構成用の入力および出力ポート６０２−６
２２（図１９）の幅を示す。たとえば、５１２×３２メ
モリ構成は、９ビットの書込アドレス入力ポート、９ビ
ットの読出アドレス入力ポート、３２ビットの書込デー
タ入力ポート、制御信号入力ポートの全部で５８の入力
ビットと、３２ビットの読出データ出力ポートとを有す
る。制御信号ポートの各々は、深さカスケーディングを
提供するために幅が２ビットである書込チップ選択以外
は、幅が１ビットである。
【００９６】図２０の６つのメモリ構成は単なる例であ
る。図１９のＲＡＭ６００は他の深さおよび幅の構成を
有していてもよい。たとえば、５１２×３２メモリ構成
は、アドレス入力ポートの１ビットを定数１または０へ
結合させることによって、８ビットのアドレス入力ポー
トを有する２５６×３２メモリとして構成されてもよ
い。
【００９７】デュアルポートＲＡＭモード 図２１は、構成可能な５１２×１６ＳＲＡＭ７００Ａを
有する、デュアルポートＲＡＭモードにおける図１のＧ
ＬＢ１０２の一実施例を示す。図２１のＧＬＢ１０２
は、スイッチマトリックス７０２Ａとして構成される分
割ＡＮＤアレイの一部、書込アドレスデコーダロジック
７０４Ａ、５１２×１６ＳＲＡＭ７００Ａ、読出アドレ
スデコーダロジック７０６Ａ、ＡＮＤゲートおよびＯＲ
ゲートなどの複数の任意のＭＵＸおよびロジック７４
４、および複数のＤ型フリップフロップ／レジスタおよ
び制御ロジック７７６を含む。
【００９８】図２１の分割ＡＮＤアレイスイッチマトリ
ックス７０２Ａは、図１２を参照して上述された分割積
項回路４０８Ａ−４０８Ｚ、４１０Ａ−４１０Ｚ、およ
び積項回路４０２Ａ−４０２Ｚを含んでおり、さらなる
ロジックを含んでいてもよい。分割ＡＮＤアレイスイッ
チマトリックス７０２Ａは、ＧＲＰ１１０から６８ビッ
トの入力ライン６２６を介して信号を受ける。分割ＡＮ
Ｄアレイスイッチマトリックス７０２Ａは、第１の読出
／書込アドレス（ＲＷＡ）出力ポート７０８Ａ、第１の
書込データ（ＷＤＡ）出力ポート７１０Ａ、第１の書込
イネーブル（ＷＥＡ）出力ポート７１２、第１の書込チ
ップ選択（ＷＣＳＡ）７１４、第１のクロックＣＬＫＡ
出力ポート７１６、第２のクロックＣＬＫＢ出力ポート
７１８、第１のイネーブル（ＥＮＡ）出力ポート７２
０、第２のイネーブル（ＥＮＢ）出力ポート７２２、第
１の出力レジスタリセットＲＥＳＥＴＡ出力ポート７２
４、第２の出力レジスタリセットＲＥＳＥＴＢ出力ポー
ト７２６、第２の読出／書込アドレス（ＲＷＢ）出力ポ
ート７２８Ａ、第２の書込データ（ＷＤＡ）出力ポート
７３０Ａ、第２の書込イネーブル（ＷＥ）出力ポート７
３２、および第２の書込チップ選択（ＷＣＳ）７３４を
有する。積項１６０−１６２は、イネーブル、クロック
およびリセット信号を実現するために分割される。
【００９９】任意のＭＵＸおよびロジック７４４は反転
制御信号と非反転制御信号との間の選択を提供してもよ
い。任意のＭＵＸおよびロジック７４４は、分割ＡＮＤ
アレイスイッチマトリックス７０２Ａにより生成される
クロック信号と、ライン６８６上のグローバルクロック
信号ＧＣＬＫとの間の選択を提供してもよい。任意のロ
ジック７４４は、ＡＮＤゲートおよびＯＲゲートを含ん
で、たとえば、ＷＥおよびＷＣＳ信号間で論理ＡＮＤ演
算を行なったり、またはＲＥＳＥＴ信号とグローバルリ
セット信号間で論理ＯＲ演算を行なってもよい。
【０１００】Ｄ型フリップフロップ／レジスタ７７６は
分割ＡＮＤアレイスイッチマトリックス７０２Ａの出力
信号のいくつかを緩衝してもよい。Ｄ型フリップフロッ
プ／レジスタ７７６はライン７９２上のグローバルリセ
ット信号によってリセットされてもよい。書込アドレス
デコーダロジック７０４Ａは、制御信号およびアドレス
信号をＳＲＡＭ７００Ａへパスする。読出デコーダロジ
ック７０６Ａは、制御信号およびアドレス信号をＳＲＡ
Ｍ７００Ａへパスする。
【０１０１】ＳＲＡＭ７００Ａは分割ＡＮＤアレイスイ
ッチマトリックス７０２Ａから２つの入力ライン７３６
Ａ、７３８Ａを介して書込データを受け、読出データを
２つの出力ライン７４０Ａ、７４２Ａを介してマクロセ
ルなどの宛先、またはマクロセルレジスタ、ローカルル
ーティングプール、もしくはＧＲＰ１１０（図１）など
の外部ソースへ出力する。
【０１０２】図２２は、構成可能な５１２×１６ＳＲＡ
Ｍ７００Ｂを有する、デュアルポートＲＡＭモードにお
ける図１のＧＬＢ１０２の一実施例を示す。図２１のＧ
ＬＢ１０２は、スイッチマトリックス７０２Ｂとして構
成される分割ＡＮＤアレイの一部、書込アドレスデコー
ダロジック７０４Ｂ、５１２×１６ＳＲＡＭ７００Ｂ、
読出アドレスデコーダロジック７０６Ｂ、ＡＮＤゲート
およびＯＲゲートなどの複数の任意のＭＵＸおよびロジ
ック７４４、および複数のＤ型フリップフロップ／レジ
スタおよび制御ロジック７７６を含む。
【０１０３】図２２の分割ＡＮＤアレイスイッチマトリ
ックス７０２Ｂは、図１２を参照して上述された分割積
項回路４０８Ａ−４０８Ｚ、４１０Ａ−４１０Ｚ、およ
び積項回路４０２Ａ−４０２Ｚを含んでおり、さらなる
ロジックを含んでいてもよい。分割ＡＮＤアレイスイッ
チマトリックス７０２Ｂは、ＧＲＰ１１０から６８ビッ
トの入力ライン６２６を介して信号を受ける。分割ＡＮ
Ｄアレイスイッチマトリックス７０２Ｂは、第１の読出
／書込アドレス（ＲＷＡ）出力ポート７０８Ｂ、第１の
書込データ（ＷＤＡ）出力ポート７１０Ｂ、第１の書込
イネーブル（ＷＥＡ）出力ポート７１２、第１の書込チ
ップ選択（ＷＣＳＡ）７１４、第１のクロックＣＬＫＡ
出力ポート７１６、第２のクロックＣＬＫＢ出力ポート
７１８、第１のイネーブル（ＥＮＡ）出力ポート７２
０、第２のイネーブル（ＥＮＢ）出力ポート７２２、第
１の出力レジスタリセットＲＥＳＥＴＡ出力ポート７２
４、第２の出力レジスタリセットＲＥＳＥＴＢ出力ポー
ト７２６、第２の読出／書込アドレス（ＲＷＢ）出力ポ
ート７２８Ｂ、第２の書込データ（ＷＤＢ）出力ポート
７３０Ｂ、第２の書込イネーブル（ＷＥＢ）出力ポート
７３２、および第２の書込チップ選択（ＷＣＳＢ）７３
４を有する。積項１６０−１６２は、イネーブル、クロ
ックおよびリセット信号を実現するために分割される。
【０１０４】任意のＭＵＸおよびロジック７４４は反転
制御信号と非反転制御信号との間の選択を提供してもよ
い。任意のＭＵＸおよびロジック７４４は、分割ＡＮＤ
アレイスイッチマトリックス７０２Ｂにより生成される
クロック信号と、ライン６８６上のグローバルクロック
信号ＧＣＬＫとの間の選択を提供してもよい。Ｄ型フリ
ップフロップ／レジスタ７７６は分割ＡＮＤアレイ７０
２Ｂの出力信号のいくつかを緩衝してもよい。Ｄ型フリ
ップフロップ／レジスタ７７６、７７８、７８０、７８
６、７８８、７９０は、ライン７９２上のグローバルリ
セット信号によってリセットされてもよい。書込アドレ
スデコーダロジック７０４Ｂは、制御信号およびアドレ
ス信号をＳＲＡＭ７００Ｂへパスする。読出デコーダロ
ジック７０６Ｂは、制御信号およびアドレス信号をＳＲ
ＡＭ７００Ｂへパスする。
【０１０５】ＳＲＡＭ７００Ｂは分割ＡＮＤアレイスイ
ッチマトリックス７０２Ｂから２つの入力ライン７３６
Ｂ、７３８Ｂを介して書込データを受け、読出データを
２つの出力ライン７４０Ｂ、７４２Ｂを介してマクロセ
ルなどの宛先、またはマクロセルレジスタ、ローカルル
ーティングプール、もしくはＧＲＰ１１０（図１）など
の外部ソースへ出力する。
【０１０６】構成可能な幅を有するデータポートおよび
アドレスポート 図１７、図１８、図２１、および図２２のＲＡＭアレイ
６００Ａ、６００Ｂ、７００Ａ、７００Ｂ、または以下
に記載されるようにＲＯＭ、ＣＡＭ、ＦＩＦＯ、または
スイッチとして構成されるＡＮＤアレイ部分のデータポ
ートおよびアドレスポートの幅は、独立して構成されて
もよい。たとえば、図１７のシングルポートＲＡＭアレ
イ６００Ａのデータ入力ポート（書込ポート）６１０Ａ
の幅は、データ出力ポート（読出ポート）６２２Ａの幅
とは独立して構成されてもよい。このため、データ入力
ポート６１０Ａは、データ出力ポート６２２Ａより幅が
広くても狭くてもよい。
【０１０７】別の例として、図２１のＲＡＭアレイ７０
０Ａは、「ポートＡ」および「ポートＢ」という２つの
Ｉ／Ｏポートを有する。「ポートＡ」はＷＤＡ信号とＲ
ＷＡ信号とを受け、ＲＤＡ信号を出力する。ポートＢ
は、ＷＤＢ信号とＲＷＢ信号とを受け、ＲＤＢ信号を出
力する。ＷＤＡ信号とＷＤＢ信号の幅は異なっていても
よい（つまり、異なるバス幅）。ＲＷＡ信号とＲＷＢ信
号の幅は異なっていてもよい。ＲＤＡ信号とＲＤＢ信号
の幅は異なっていてもよい。各Ｉ／Ｏポートの読出バス
と書込バスは同じアドレスラインを共有するため、各Ｉ
／Ｏポートの読出バスと書込バスは幅が同じであっても
よい。
【０１０８】（シングルポートＲＡＭ６００Ａ（図１
７）またはデュアルポートＲＡＭ７００Ａ（図２１）の
いずれかにおいて）読出ポートと書込ポートのデータバ
ス幅が異なる場合、幅が広い方のポート（たとえば３２
ビット）によって書込まれた各ワードは、幅が狭い方の
ポート（たとえば８ビット）によって連続した多数のワ
ードとして読出され得る。このため、アドレッシング
は、ＲＡＭアドレス位置がある論理的順序に従っている
ということを確実にすべきである。たとえば、３２ビッ
トのポート（ポートＡ）によって書込まれた３２ビット
のワードは、８ビットのポート（ポートＢ）により４つ
の連続したワードとして読出されてもよい。各ポートの
（最上位のビット（ＭＳＢ）から最下位のビット（ＬＳ
Ｂ）へ）アドレッシングされたワードが以下の式に従っ
て物理的ＲＡＭビットにマッピングする（物理的ＲＡＭ
ビットはたとえば０から１６，３８３へ線状に順序付け
られていると仮定する）ならば、適切なアドレッシング
が達成されてもよい。
【０１０９】 ＭＳＢ＝（現在の＿アドレス＋１）×ポート＿幅−１ ＬＳＢ＝現在の＿アドレス×ポート＿幅 上の例を用いると、ポートＡ（総アドレス：０〜５１
１）が３２ビットのワードを任意のアドレス位置８８に
書込む場合、そのワードのＭＳＢは物理的ＲＡＭビット
位置（８８＋１）×３２＝２８４７へ行き、一方、その
ワードのＬＳＢは位置８８×３２＝２８１６へ行く。Ｍ
ＳＢとＬＳＢの間のビットは、位置２８１６と位置２８
４７の間に行く。ポートＢ（総アドレス：０〜２０４
７）は、４つの連続する８ビットのワードを、位置８８
×４＋０＝３５２、８８×４＋１＝３５３、８８×４＋
２＝３５４、８８×４＋３＝３５５、８８×４＋４＝３
５６から読出し、ポートＡによって書込まれたものと同
じデータを受ける。ポートＡの最下位８ビットは位置８
８×４＝３５２の８ビットのワードにマッピングし、一
方、最上位８ビットは８８×４＋３＝３５５の８ビット
のワードにマッピングする。上述のロジック対物理変換
式は、これらの４つのワードが適切な物理的ＲＡＭビッ
ト位置にあたることを示す。たとえば、ポートＢの位置
３５２のＭＳＢは物理的ＲＡＭビット位置（３５２＋
１）×８＝２８２４にあり、一方、ＬＳＢは位置２８１
６にある。これらの位置は、位置８８でのポートＡの３
２ビットのワードの最下位８ビットを表わす。デュアル
ポートＲＡＭモードについては、ＳＲＡＭの総能力は半
減され、各データバス幅に対するワードは半数となる。
【０１１０】図２３は、図２１および図２２のＧＬＢ１
０２において実現された同期デュアルポートＲＡＭ７０
０の一実施例を示す。ＲＡＭ７００は、Ｉ／Ｏポート
「Ａ」用の第１の組のポートとＩ／Ｏポート「Ｂ」用の
第２の組のポートとを有する。第１の組は、書込イネー
ブル（ＷＥＡ）入力ポート７０１、書込クロック（ＷＣ
ＬＫＡ）入力ポート７０３、読出／書込アドレス（ＲＷ
Ａ）入力ポート７０５、書込チップ選択（ＷＣＳＡ）入
力ポート７０７、書込データ（ＷＤＡ）入力ポート７０
９、イネーブル入力ポート（ＥＮＡ）７１１、およびリ
セットＡ入力ポート７１３を含む。
【０１１１】第２の組のポートは、書込イネーブル（Ｗ
ＥＢ）入力ポート７１５、書込クロック（ＷＣＬＫＡ
Ｂ）入力ポート７１７、読出／書込アドレス（ＲＷＢ）
入力ポート７１９、書込チップ選択（ＷＣＳＢ）入力ポ
ート７２１、書込データ（ＷＤＢ）入力ポート７２３、
イネーブル入力ポート（ＥＮＢ）７２５、およびリセッ
トＢ入力ポート７２７を含む。図２３に示すように、
「デュアルポート」ＲＡＭ７００は、第１の組の独立し
た読出および書込ポートと、第２の組の独立した読出お
よび書込ポートとを有する。
【０１１２】図２４は、図２３のデュアルポートＲＡＭ
７００用の５つの例示的なメモリ構成を示す。図２４に
おける５つのメモリ構成は単なる例である。図２３のＲ
ＡＭ７００は他の深さおよび幅の構成を有していてもよ
い。
【０１１３】図２５−図３２は、図２３のデュアルポー
トＲＡＭ７００用の例示的な信号タイミング図とタイミ
ングパラメータとを示す。
【０１１４】ＲＯＭモード ここに記載されたＧＬＢ１０２は、書込アクセスを防止
するためにロックインビットを実現することによって、
読出専用メモリ（ＲＯＭ）として構成されてもよい。Ｒ
ＯＭとして作動するＧＬＢ１０２は、起動と同時に、後
で変更できない初期構成データをロードされてもよい。
【０１１５】ＣＡＭモード 上述のように、図１のＧＬＢ１０２はＣＡＭとして構成
されてもよい。一般に連想記憶装置（ＣＡＭ）は、入力
データを受取り、入力データにマッチングする位置の１
つまたはそれ以上のアドレスを出力する。ＣＡＭは、書
込および読出などのさまざまな動作を有する。書込動作
は更新とも呼ばれてもよい。読出動作は比較とも呼ばれ
てもよい。
【０１１６】図３３は、更新モードにおける図１のＧＬ
Ｂ１０２内のＣＡＭアレイ８００、２組の入力レジスタ
８０２、８０４、および制御ロジック８０６の一実施例
を示す。２組の入力レジスタ８０２、８０４は、外部ソ
ースからアドレス、データ、イネーブルおよびクロック
信号を受取る。第１の組のレジスタ８０２が書込マスク
レジスタ信号を受取ると、第１の組の入力レジスタ８０
２はマスクデータを記憶する。第２の組の入力レジスタ
８０４はデータおよびアドレスを記憶する。制御ロジッ
ク８０６は、ＷＲＩＴＥ ＤＯＮ’Ｔ ＣＡＲＥ信号と
ＥＮＡＢＬＥＭＡＳＫ ＲＥＧＩＳＴＥＲ信号とを外部
ロジックから受取る。
【０１１７】図３３の制御ロジック８０６は、第２の組
の入力レジスタ８０４に記憶されたアドレスによって特
定されるように、各ビットについて１、０、‘ＤＯＮ’
ＴＣＡＲＥ’（‘Ｘ’として表わされる）、または‘Ｄ
ＯＮ’Ｔ ＷＲＩＴＥ’をＣＡＭアレイ８００へ書込
む。各ビットに対し、第２の組のレジスタ８０４からの
データ入力ビットと第１の組のレジスタ８０２からのマ
スクレジスタビットとがともに、ＣＡＭアレイ８００に
書込むべきデータを決定する。
【０１１８】図３４は、更新モードにおける図３３のＣ
ＡＭアレイ８００および対応するロジック８０２、８０
４、８０６用の例示的な信号値を示す。図３４では、イ
ネーブルマスクレジスタＥＮ＿ＭＡＳＫ＿ＲＥＧ信号が
０の場合、制御ロジック８０６（図３３）は第２の組の
入力レジスタ８０４からのデータをＣＡＭアレイ８００
へ書込む。ＥＮ＿ＭＡＳＫ＿ＲＥＧ信号が１でマスクレ
ジスタが０の場合、制御ロジック８０６（図３３）は第
２の組の入力レジスタ８０４からのデータをＣＡＭアレ
イ８００へ書込む。ＥＮ＿ＭＡＳＫ＿ＲＥＧ信号が１
で、書込ＤＯＮ’Ｔ ＣＡＲＥ（ＷＲ＿ＤＯＮＴ＿ＣＡ
ＲＥ）信号が０で、マスクレジスタが１の場合、制御ロ
ジック８０６（図３３）は書込まないかまたは前に記憶
されたビットを保持する。ＥＮ＿ＭＡＳＫ＿ＲＥＧ信号
が１で、書込ＤＯＮ’Ｔ ＣＡＲＥ（ＷＲ＿ＤＯＮＴ＿
ＣＡＲＥ）信号が１で、マスクレジスタが１の場合、制
御ロジック８０６（図３３）は‘ＤＯＮ’Ｔ ＣＡＲ
Ｅ’を書込む。一実施例では、書込動作はクロック信号
と同期する。
【０１１９】図３５は、比較モードにおける図１のＧＬ
Ｂ１０２内のプライオリティエンコーダ８０８を有する
ＣＡＭアレイ８００、２組の入力レジスタ８０２、８０
４、および制御ロジック８０６の一実施例を示す。２組
の入力レジスタ８０２、８０４は、外部ソースからデー
タ、クロックおよびクロックイネーブル信号を受取る。
第１の組のレジスタ８０２が書込マスクレジスタ信号を
受取ると、第１の組の入力レジスタ８０２はマスクデー
タを記憶する。第２の組の入力レジスタ８０４はデータ
およびアドレスを記憶する。制御ロジック８０６は外部
ロジックからイネーブルマスクレジスタ信号を受取る。
制御ロジック８０６は各ビットを比較するかどうかを決
定する。読出／比較モードでは、制御ロジック８０６は
データをＣＡＭアレイ８００へ入力し、ＣＡＭアレイ８
００は優先符号化アドレスビット、マッチビット、およ
びマルチマッチビットを出力する。
【０１２０】図３６は、読出／比較モードにおける図３
５のＣＡＭアレイ８００および対応するロジック８０
２、８０４、８０６用の例示的な信号値を示す。ＥＮ＿
ＭＡＳＫ＿ＲＥＧ信号が０の場合、比較された値はＣＡ
Ｍアレイ８００（図３５）からのＣＡＭデータビットで
ある。ＥＮ＿ＭＡＳＫ＿ＲＥＧ信号が１でマスクレジス
タが０の場合、比較された値はＣＡＭアレイ８００（図
３５）からのＣＡＭデータビットである。ＥＮ＿ＭＡＳ
Ｋ＿ＲＥＧ信号が１でマスクレジスタが１の場合、比較
された値はＤＯＮ’Ｔ ＣＡＲＥである。
【０１２１】図３７は図３３のプライオリティエンコー
ダ８０８を有するＣＡＭアレイ８００と対応するロジッ
ク８０２、８０４、８０６とによって行なわれる比較動
作の例を示す。図３７では、ＣＡＭ８００に記憶された
各ビットは、１、０、またはＸ（ＤＯＮ’Ｔ ＣＡＲ
Ｅ）の３つの値のうちの１つを表わす２つのビットを実
際に有する。図３７における各文字は４ビットの１６進
法の値を表わす。制御ロジック８０６（図３５）がデー
タ‘ＥＦＧＨ ＩＪＫＬ ＸＸＸＸ’をＣＡＭ８００へ
入力する場合、プライオリティエンコーダ８０８（図３
７）は４Ｈｅｘ（１００ｂ）のアドレス、１のＭＡＴＣ
Ｈビット、および０のＭＵＬ＿ＭＡＴＣＨビットを出力
する。制御ロジック８０６（図３５）がデータ‘ＧＨＩ
Ｊ ＫＬＭＮ ＸＸＸＸ’をＣＡＭ８００へ入力する場
合、そのデータでのエントリは２つ（６と７）ある。よ
り低位のアドレスがより高いプライオリティを有するた
め、プライオリティエンコーダ８０８（図３７）は６Ｈ
ｅｘのアドレス、１のＭＡＴＣＨビット、および１のＭ
ＵＬ＿ＭＡＴＣＨビットを出力する。
【０１２２】図３８は、構成可能な１２８×４８ＣＡＭ
アレイ８００を有するＣＡＭモードでの図１のＧＬＢ１
０２の一実施例を示す。図３８のＧＬＢ１０２は、スイ
ッチマトリックス８１０として構成される分割ＡＮＤア
レイの一部、比較データエンコーダおよび書込データエ
ンコーダを含んでいてもよい読出／書込アドレスデコー
ダロジック８１２、１２８×４８ＣＡＭアレイ８００、
ＡＮＤゲートおよびＯＲゲートなどの複数の任意のＭＵ
Ｘおよびロジック８３６、複数のＤ型フリップフロップ
／レジスタおよび制御ロジック８６２、マッチフラグロ
ジック８７４、およびＣＡＭ出力エンコーダ８７６を含
む。
【０１２３】図３８においてスイッチマトリックス８１
０として構成される分割ＡＮＤアレイの一部は、図１２
を参照して上述された積項回路４０８Ａ−４０８Ｚ、４
１０Ａ−４１０Ｚ、および積項回路４０２Ａ−４０２Ｚ
を含んでおり、さらなるロジックを含んでいてもよい。
分割ＡＮＤアレイスイッチマトリックス８１０は、ＧＲ
Ｐ１１０から６８ビットの入力ライン６２６を介して信
号を受取る。分割ＡＮＤアレイスイッチマトリックス８
１０は、ＥＮ＿ＭＡＳＫ＿ＲＥＧ出力ポート８１４、書
込マスクレジスタ（ＷＲ＿ＭＡＳＫ＿ＲＥＧ）出力ポー
ト８１６、書込データ（ＷＤ）出力ポート８１８、クロ
ックイネーブル（ＣＥ）出力ポート８２０、ＣＬＫ出力
ポート８２２、リセット出力ポート８２４、書込アドレ
ス（ＷＡ）出力ポート８２６、書込イネーブル（ＷＥ）
出力ポート８２８、書込チップ選択（ＷＣＳ）出力ポー
ト８３０、および書込ＤＯＮ’Ｔ ＣＡＲＥ（ＷＲ＿Ｄ
ＯＮ’Ｔ ＣＡＲＥ）出力ポート８３２を有する。積項
１６０−１６２は、イネーブル、クロックおよびリセッ
ト信号を実現するために用いられる。
【０１２４】任意のＭＵＸおよびロジック８３６は、反
転制御信号と非反転制御信号との間の選択を提供しても
よい。任意のＭＵＸおよびロジック８３６は、分割ＡＮ
Ｄアレイスイッチマトリックス８１０により生成される
信号とライン６８６上のグローバルクロック信号ＧＣＬ
Ｋとの間の選択を提供してもよい。任意のロジック８３
６は、ＡＮＤゲートおよびＯＲゲートを含んで、たとえ
ば、ＷＥおよびＷＣＳ信号間でロジックＡＮＤ演算を行
なったり、またはＲＥＳＥＴ信号とグローバルリセット
信号間でロジックＯＲ演算を行なってもよい。
【０１２５】Ｄ型フリップフロップ／レジスタ８６２
は、分割ＡＮＤアレイ８１０の出力信号のいくつかを緩
衝する。Ｄ型フリップフロップ８６２はライン７９２上
のグローバルリセット信号によってリセットされてもよ
い。読出／書込アドレスデコーダロジック８１２は、ク
ロック信号などの制御信号と読出されるべきまたは書込
まれるべきデータ用のアドレスビットとをＣＡＭアレイ
８００へパスする。
【０１２６】ロジック８１２の比較データエンコーダ
は、レジスタ８６４からのマスクレジスタビットに依存
して、記録されたＣＡＭ比較データを３つの状態（０、
１、またはＤＯＮ’Ｔ ＣＡＲＥ）に符号化する。ロジ
ック８１２の書込データエンコーダは、レジスタ８６４
からのマスクレジスタビットとＷＲ＿ＤＯＮ’Ｔ＿ＣＡ
ＲＥ信号とに依存して、記録されたＣＡＭ更新データを
３つの状態（０、１、またはＤＯＮ’Ｔ ＣＡＲＥ）に
符号化する。
【０１２７】ＣＡＭアレイ８００は、ロジック８１２の
比較データエンコーダおよび書込データエンコーダか
ら、比較データおよび書込データを受取る。ＣＡＭアレ
イ８００に記憶されたデータは、データおよび任意のユ
ーザ定義有効性ビットまたはデータクラスを含んでいて
もよい。
【０１２８】ＣＡＭアレイ８００は、最大１２８ビット
の符号化されていないデータをマッチフラグロジック８
７４とＣＡＭ出力エンコーダ８７６とに出力する。マッ
チフラグロジック８７４は、ＣＡＭアレイ８００内のマ
ッチングするエントリの数を判定し、ＭＡＴＣＨ＿ＯＵ
Ｔ信号とＭＵＬ＿ＭＡＴＣＨ＿ＯＵＴ信号とを、マクロ
セルなどの宛先、またはマクロセルレジスタ、ローカル
ルーティングプール、もしくはＧＲＰ１１０（図１）な
どの外部ソースへ出力する。ＣＡＭ出力エンコーダ８７
６は、ロジック８１２の比較データエンコーダからのデ
ータにマッチングするＣＡＭアレイ８００内のあらゆる
エントリのアドレスを優先符号化する。ＣＡＭ出力エン
コーダ８７６は、プライオリティが最も高いエントリの
７ビットのアドレスを出力する（エントリ０は最低位ア
ドレスであり、最も高いプライオリティを有する）。
【０１２９】図３９は、図３８のＧＬＢ１０２において
実現されるＣＡＭアレイ８００の一実施例を示す。図３
９のＣＡＭアレイ８００は、ＥＮ＿ＭＡＳＫ＿ＲＥＧ入
力ポート８０１、書込アドレス（ＷＡ）入力ポート８０
３、書込イネーブル（ＷＥ）入力ポート８０５、書込チ
ップ選択（ＷＣＳ）入力ポート８０７、書込データ（Ｗ
Ｄ）入力ポート８０９、書込マスクレジスタ（ＷＲ＿Ｍ
ＡＳＫ＿ＲＥＧ）入力ポート８１１、書込ＤＯＮ’Ｔ
ＣＡＲＥ（ＷＲ＿ＤＯＮ’Ｔ ＣＡＲＥ）入力ポート８
１３、リセット入力ポート８１５、ＣＬＫ入力ポート８
１７、ＣＥ入力ポート８１９、ＣＡＭ＿ＯＵＴ出力ポー
ト８２１、ＭＡＴＣＨ＿ＯＵＴ出力ポート８２３、ＭＵ
Ｌ＿ＭＡＴＣＨ＿ＯＵＴ出力ポート８２５を有する。Ｗ
Ｒ＿ＤＯＮ’Ｔ＿ＣＡＲＥ入力ポート８１３は、書込ア
ドレスレジスタ８６８（図３８）によって特定されるよ
うに、ＤＯＮ’Ｔ ＣＡＲＥをＣＡＭ位置へ書込む。
【０１３０】図４０は、図３８のＣＡＭ８００の例示的
なパワーオンリセット状態を示す。パワーオンリセット
信号は、ユーザによって特定された初期化データをＣＡ
Ｍアレイ８００にロードする。図４１は、図３８のＣＡ
Ｍ８００の例示的な通常ユーザモード状態を示す。Ｎは
１から４７までの数である。図４０に示すように、パワ
ーオンリセット時に初期化データがユーザによって特定
されない場合、ＣＡＭ８００にはハードウェアデフォル
トがロードされる。４８ビットのＣＡＭワードの未使用
部分＜４７：Ｎ＞は比較動作中は効力がない。なぜな
ら、ビット＜４７：Ｎ＞はデータ／比較レジスタ８６６
において１に設定されるためである。更新動作中、ＣＡ
ＭワードのＤＯＮ’Ｔ ＣＡＲＥ部分＜４７：Ｎ＞へは
すべて１が書込まれる。
【０１３１】一構成では、リセット信号は出力レジスタ
をリセットするが、ＣＡＭアレイ８００には影響を及ぼ
さない。クロックイネーブル（ＣＥ）信号は、全レジス
タ８６２−８７２へのクロック入力をディスエーブルに
する。書込イネーブル（ＷＥＮ）信号は、任意の深さカ
スケーディングチップ選択（ＣＳ）とともに、ＣＡＭア
レイ８００への書込をイネーブルにする。
【０１３２】図４２は、図３９のＣＡＭ８００の例示的
な信号タイミング図を示す。図４３は、ＣＡＭモードで
のカスケードされたＧＬＢ１０２Ａ−１０２Ｄの一実施
例を示す。多数のＧＬＢを有するデバイスは、ＣＡＭモ
ードでＧＬＢをカスケードするため、図４３に示された
出力エンコーダおよびマッチロジック８９０などの専用
サポートロジックを有していてもよい。１レベルルーテ
ィングまたは２レベルルーティングを有するデバイス内
のＣＡＭモードでの多数のＧＬＢ１０２Ａ−１０２Ｄ
は、より幅の広いＣＡＭワードを提供するためにカスケ
ードされてもよい。たとえば、図４３のカスケードされ
たＧＬＢ１０２Ａ−１０２Ｄは、１４５ビットから１９
６ビットのＣＡＭ（４×４８＝１９６）を提供してもよ
い。
【０１３３】ＦＩＦＯモード 図４４および図４５は、構成可能な５１２×３２ＦＩＦ
Ｏ９０４を有する、ＦＩＦＯモードにおける図１のＧＬ
Ｂ１０２の一実施例を示す。図４４および図４５のＧＬ
Ｂ１０２は、分割ＡＮＤアレイスイッチマトリックス９
００、書込アドレスデコーダロジック９０２、５１２×
３２ＦＩＦＯ９０４、読出アドレスデコーダロジック９
０６、複数のＭＵＸ９２２、９２４、９２６、９２８、
９２９、９３０、９３６、９４０、９５０、９５２、２
つのＡＮＤゲート９３２、９３４、２つのＯＲゲート９
３８、９４２、Ｄ型フリップフロップ９４６、フラグユ
ニットポインタを有する第１のフラグロジック回路（読
出用）９４４、およびフラグユニットポインタを有する
第２のフラグロジック回路（書込用）９４８を含む。一
実施例では、図１における各ＧＬＢ１０２は、さらなる
内蔵ＦＩＦＯ制御ロジックをさらに含む。
【０１３４】図４４および図４５の分割ＡＮＤアレイス
イッチマトリックス９００は、図１２を参照して上述さ
れた分割ＡＮＤアレイ４００を含んでおり、さらなるロ
ジックを含んでいてもよい。分割ＡＮＤアレイスイッチ
マトリックス９００は、ＧＲＰ１１０から６８ビットの
入力ライン６２６を介して信号を受取る。分割ＡＮＤア
レイスイッチマトリックス９００は、読出イネーブル
（ＲＥ）出力ポート９０８、読出クロック（ＲＣＬＫ）
出力ポート９１０、リセット読出ポインタ（ｒｅｓｅｔ
＿ＲＰ）出力ポート９１２、リセット出力ポート９１
４、書込データ（ＷＤ）出力ポート９１６、書込イネー
ブル（ＷＥ）出力ポート９１８、および書込クロック
（ＷＣＬＫ）出力ポート９２０を有する。積項１６０−
１６２は、イネーブル、クロックおよびリセット信号を
実現するために用いられる。
【０１３５】第１の組のＭＵＸ９２２−９２８は、反転
制御信号と非反転制御信号との間の選択を提供する。第
２の組のＭＵＸ９２９、９３０、９３６、９４０は、分
割ＡＮＤアレイスイッチマトリックス９００により生成
される信号と、ライン６８６上のグローバルクロック信
号ＧＣＬＫとの間の選択を提供する。第３の組のＭＵＸ
９５０、９５２は、マクロセル１０４（図８）からのフ
ラグ値を提供する。Ｄ型フリップフロップ９４６は、分
割ＡＮＤアレイスイッチマトリックス９００からの書込
データ用のレジスタまたはバッファを提供する。
【０１３６】第１および第２のフラグロジック回路９４
４、９４８は、別個のユニットとして、または単一のユ
ニットとして実現されてもよい。第１および第２のフラ
グロジック回路９４４、９４８は、ライン７９２上のグ
ローバルリセット信号またはライン９１４上のブロック
レベルリセットによってリセットされてもよい。第１の
フラグロジック回路９４４は、ＡＬＭＯＳＴ ＥＭＰＴ
Ｙ（Ｙ）とＥＭＰＴＹという２つのプログラマブルフラ
グを、マクロセル１０４（図８）などの外部ロジックへ
出力する。一実施例では、第１のフラグロジック回路９
４４（図４５）は、ＡＬＭＯＳＴ ＥＭＰＴＹ（Ｙ）フ
ラグを２０番目および２１番目のマクロセル（図８）へ
出力し、ＥＭＰＴＹフラグを２８番目および２９番目の
マクロセルへ出力する。このため、各フラグは２つのマ
クロセルで利用可能である。第１のフラグロジック回路
９４４はまた、読出ポインタも読出アドレスデコーダロ
ジック９０６へ出力する。
【０１３７】第２のフラグロジック回路９４８は、プロ
グラマブルなＦＵＬＬ（端子カウントに対してはＴＣと
も呼ばれる）およびＡＬＭＯＳＴ ＦＵＬＬ（Ｘ）フラ
グを、マクロセル１０４（図８）などの外部ロジックへ
出力する。一実施例では、第２のフラグロジック回路９
４８（図４５）は、ＦＵＬＬフラグを１２番目および１
３番目のマクロセル（図８）へ出力し、ＡＬＭＯＳＴ
ＦＵＬＬ（Ｘ）フラグを４番目および５番目のマクロセ
ルへ出力する。このため、各フラグは２つのマクロセル
で利用可能である。第２のフラグロジック回路９４８は
また、書込ポインタも書込アドレスデコーダロジック９
０２へ出力する。
【０１３８】ＦＵＬＬフラグはＦＩＦＯ９０４において
１から最大数の位置までプログラマブルである。ＡＬＭ
ＯＳＴ ＦＵＬＬおよびＡＬＭＯＳＴ ＥＭＰＴＹフラ
グは、１からＦＵＬＬ−１までプログラマブルである。
ユーザが、ＦＵＬＬフラグが活性となった後にＦＩＦＯ
９０４へ書込もうとする場合、またはＥＭＰＴＹフラグ
が活性となった後にＦＩＦＯ９０４から読出そうとする
場合、ＦＩＦＯ９０４の内部ポインタはそれらの最後の
活性値でフリーズされ、読出または書込動作は行なわれ
ない。
【０１３９】読出および書込アドレスデコーダロジック
９０２、９０６は、クロック信号などの制御信号と、読
出されるべきまたは書込まれるべきデータ用のアドレス
ビットとをＦＩＦＯ９０４へパスする。ＦＩＦＯ９０４
は、第２のフラグロジック回路９４８から書込まれるべ
きデータを受取る。ＦＩＦＯ９０４は最大３２ビットの
データをマクロセルレジスタ、ローカルルーティングプ
ール、またはＧＲＰ１１０（図１）などの外部ソースへ
出力する。
【０１４０】ＦＩＦＯ９０４は、ＦＩＦＯの読出および
書込ポートにおいて、異なるように構成されたデータバ
ス幅を有していてもよい。たとえば、一実施例では、Ｆ
ＩＦＯ９０４は３２ビットの書込ポートと８ビットの読
出ポートとを有する。この実施例では、ＦＵＬＬおよび
ＡＬＭＯＳＴ ＦＵＬＬフラグは、書込まれる３２ビッ
トのワードを指し、ＥＭＰＴＹおよびＡＬＭＯＳＴ Ｅ
ＭＰＴＹフラグは、読出される８ビットのワードを指
す。たとえば、ＥＭＰＴＹおよびＡＬＭＯＳＴＥＭＰＴ
Ｙフラグが２にプログラムされていると仮定すると、第
１の３２ビットの書込はＥＭＰＴＹおよびＡＬＭＯＳＴ
ＥＭＰＴＹフラグをクリアする。なぜなら、ＦＩＦＯ
９０４は読出されるべき４つのワードを有するからであ
る。しかし、ＦＩＦＯ９０４には書込まれたワードが１
つしかないため、ＡＬＭＯＳＴＦＵＬＬフラグはアサー
トされない。第２の３２ビットの書込がＡＬＭＯＳＴＦ
ＵＬＬフラグを設定すると仮定すると、ＦＩＦＯ９０４
はこの場合、読出されるべき８つのワードを有する。６
ワードを読出すことはＡＬＭＯＳＴ ＥＭＰＴＹフラグ
を設定し、８ワードを読出すことはＥＭＰＴＹフラグを
設定する。
【０１４１】ＦＩＦＯ９０４から読出される８ビットの
ワードの順序は、ソフトウェア、ハードウェア、または
双方によって変更されてもよい。たとえば、ソフトウェ
アまたはハードウェアのいずれかが、ＦＩＦＯ９０４の
入力データピンによって受取られるデータの順序、また
はＦＩＦＯ９０４の出力データピンによって送られるデ
ータの順序を変更してもよい。
【０１４２】図４６は、図４４および図４５のＦＩＦＯ
９０４の例示的なＦＩＦＯ構成を示す。一実施例では、
ＧＬＢ（図１のＧＬＢ１０２Ａ）はデータを読出すため
の３２の出力を有する５１２×３２ＦＩＦＯとして構成
され、第２のＧＬＢ（たとえば図１のＧＬＢ１０２Ｂ）
からのフラグロジック回路が、第１のＧＬＢ１０２Ａに
関連する４つのフラグ用に用いられる。第２のＧＬＢ１
０２Ｂは、第１のＧＬＢ１０２Ａにおけるフラグロジッ
クを複製する６つの入力（６つの制御信号）と、フラグ
用の４つの出力とを有する。第２のＧＬＢ１０２Ｂは、
６２の入力と２８の出力とを有するＣＰＬＤとしても機
能してもよい。他の実施例では、図４６に示された構成
よりも幅が広いまたは狭いＦＩＦＯが実現されてもよ
い。幅がより狭いＦＩＦＯは、ある入力および出力デー
タビットを（たとえばソフトウェアで）無視することに
よって実現されてもよい。
【０１４３】図４７は、図４４および図４５のＧＬＢ１
０２内のフラグ制御ロジック９６０の一実施例を示す。
図４７はまた、図１０のマクロセル１０４などの複数の
マクロセル内のレジスタ９７０−９７６としてのＤ型フ
リップフロップも示す。フラグ制御ロジック９６０は減
算器Ｐ１と４つの比較器９６２−９６８とを含み、比較
器９６２−９６８はフラグ値を４つのＤ型フリップフロ
ップ９７０−９７６へ出力する。
【０１４４】第１および第２のフラグロジック回路９４
４、９４８（図４５）がそれぞれリセット信号（ライン
９１４を介するブロックレベルリセットか、ライン７９
２を介するグローバルリセットのいずれか）を受取る
と、第１および第２のフラグロジック回路９４４、９４
８の読出および書込ポインタ（ＲＰおよびＷＰ）は、Ｆ
ＩＦＯ９０４における第１の位置である「０」にリセッ
トされる。一実施例では、読出および書込ポインタは幅
が９から１４ビットに変化してもよい。出力ポート９１
０、９２０（図４４）からの第１の有効ＲＣＬＫ／ＷＣ
ＬＫクロックエッジにおいて、読出および／または書込
ポインタは位置「１」へ進められて、ＦＩＦＯ９０４に
おける次の位置を指し示す。
【０１４５】図４７の減算器Ｐ１は、読出ポインタ（Ｒ
Ｐ）から書込ポインタ（ＷＰ）を減じ、ＦＩＦＯ９０４
に記憶されているワードの数（ワードカウント）を比較
器９６２−９６８へ出力する。比較器９６２−９６８は
ワードカウントをＦｕｌｌ値、Ａｌｍｏｓｔ Ｆｕｌｌ
値、「０」、およびＡｌｍｏｓｔ Ｅｍｐｔｙ値と比較
して、Ｆｕｌｌフラグ、Ａｌｍｏｓｔ Ｆｕｌｌフラ
グ、Ｅｍｐｔｙフラグ、およびＡｌｍｏｓｔ Ｅｍｐｔ
ｙフラグをそれぞれ生成する。Ｆｕｌｌ、Ａｌｍｏｓｔ
Ｆｕｌｌ、およびＡｌｍｏｓｔ Ｅｍｐｔｙ値はすべ
てプログラマブルである。４つのフラグはすべてマクロ
セルレジスタ９７０−９７６に記憶されてもよい。
【０１４６】フラグを記憶するマクロセルレジスタ９７
０−９７６にリセット信号が送られると、ＦＵＬＬおよ
びＡＬＭＯＳＴ ＦＵＬＬフラグはデアサートされ（０
に設定され）、ＥＭＰＴＹおよびＡＬＭＯＳＴ ＥＭＰ
ＴＹフラグはアサートされる（１に設定される）。言い
換えれば、ＥＭＰＴＹおよびＡＬＭＯＳＴ ＥＭＰＴＹ
フラグの逆数（！ＥＭＰＴＹおよび！ＡＬＭＯＳＴ＿Ｅ
ＭＰＴＹ）が０に設定される。第３および第４の比較器
９６６、９６８はそれらの出力ポートにインバータを有
する。
【０１４７】図４５の第１のフラグロジック回路９４４
は、読出ポインタをリセットして、パケット化された通
信用途において「再送」と呼ばれる機能を提供してもよ
い。この用途では、ユーザは、いつパケットがＦＩＦＯ
９０４へ書込まれるか、またはＦＩＦＯ９０４から読出
されるかの記録を取ってもよい。たとえば、リセット状
態から開始して、ユーザは１パケットの情報をＦＩＦＯ
９０４へ書込む。次の読出動作は、ＥＭＰＴＹフラグが
アサートされるまでＦＩＦＯ９０４からデータを読出
す。ユーザが同じパケットを再送したい場合、ユーザは
読出ポインタをリセットし、読出動作を再度開始する。
読出ポインタがリセットされると、ＥＭＰＴＹおよびＡ
ＬＭＯＳＴ ＥＭＰＴＹフラグは、リセットが終わっ
た、またはデアサートされた後に１読出クロックサイク
ル経つまでデアサートされない。これが境界周期レイテ
ンシーとして知られる状態である。
【０１４８】マクロセル１０４（図８）のいくつかは、
読出および書込クロック（ＲＣＬＫおよびＷＣＬＫ）の
双方がグローバルクロックＧＣＬＫ信号ライン６８６か
らではなくＧＬＢ１０２（または図１のデバイス１０
０）内で生成される、ＦＩＦＯモード（図４４および図
４５）におけるＧＬＢ１０２を受容するよう修正されて
もよい。一実施例では、ＦＵＬＬおよびＡＬＭＯＳＴ＿
ＦＵＬＬフラグを記憶する４番目、５番目、１２番目、
および１３番目のマクロセルが、ＷＣＬＫ信号を受取る
よう修正される。
【０１４９】図４８は、ＦＩＦＯモードにおける図４４
および図４５のＧＬＢ１０２によって用いられてもよ
い、修正されたマクロセル１０４’および周辺ロジック
の一実施例を示す。一実施例では、図４８の修正された
マクロセル１０４’は、ＦＩＦＯモードにおける図４４
および図４５のＧＬＢ１０２に関連する４番目、５番
目、１２番目、および１３番目のマクロセルを表わす。
図４８の修正されたマクロセル１０４’は、図１０のマ
クロセル１０４の構成要素のすべてに加え、分割アレイ
スイッチマトリックス９００の分割積項１６１からＷＣ
ＬＫ信号を受取るさらなるＭＵＸ９７８を含む。さらな
るＭＵＸ９７８により、マクロセル１０４’はＷＣＬＫ
信号によってクロックされるようになる。
【０１５０】図４９は、ＦＩＦＯモードにおいて構成さ
れる図８のＧＬＢ１０２およびマクロセル１０４Ａ−１
０４Ｚの一実施例を示す。図４９は、読出および書込ク
ロックイネーブル信号、読出および書込クロック信号、
およびリセット信号をＡＮＤアレイおよびＲＣＳＦ制御
ロジック２５０からマクロセル１０４Ａ−１０４Ｚへパ
スする、ＡＮＤゲートおよびＭＵＸ２５２、９８０を示
す。図４９では、ＦＩＦＯ制御ロジックはＧＬＢ１０２
用の共有ＰＴクロックイネーブル（ＣＬＫＥＮ）信号を
駆動し、それは読出データ出力を生成する１つまたはそ
れ以上のマクロセル出力レジスタ用のクロックイネーブ
ル（ＲＣＬＫＥＮ）でもある。フラグ出力を運ぶマクロ
セルレジスタは、すべてのクロックイネーブル信号を無
視するようプログラムされてもよい。なぜなら、これら
のレジスタはクロックイネーブル信号を必要としないか
らである。任意のクロックエッジが来るとすぐに、フラ
グは更新され、同期を取らなければならない。
【０１５１】図５０−図５３は、ＦＩＦＯモードにおけ
る図４４および図４５のＧＬＢ１２０の例示的な信号タ
イミング図とパラメータとを示す。
【０１５２】プログラマブル幅変調 上述のように、ＧＬＢ１０２は、ＳＲＡＭ、デュアルポ
ートＳＲＡＭ、ＣＡＭ、スイッチ、またはプログラマブ
ル幅変調を有するＦＩＦＯとして構成されてもよい。た
とえば、従来のＦＩＦＯは、本質的に同じデータ幅の読
出ポートおよび書込ポートを有する。「ＦＩＦＯ深さ」
は、ＦＵＬＬフラグがアサートされる前にＦＩＦＯが記
憶できるワードの数として規定される。ＦＩＦＯに書込
まれたものより読出されたワードの方が多ければ、ＥＭ
ＰＴＹフラグがアサートされる。
【０１５３】この発明の一局面に従ったプログラマブル
幅変調を有するＦＩＦＯは、書込ポートデータ幅から独
立した読出ポートデータ幅を有する。たとえば、書込ポ
ートが読出ポートよりも幅が狭い場合、ＦＩＦＯ制御ロ
ジックは書込まれたデータをデータが読出される前にパ
ックする。書込ポートが読出ポートよりも幅が広い場
合、ＦＩＦＯ制御ロジックは書込まれたデータをデータ
が読出される前にアンパックする。ＦＩＦＯはまた、読
出ワードカウントと書込ワードカウントとを比較してＦ
ＵＬＬおよびＥＭＰＴＹフラグステータスを判定しても
よい。
【０１５４】スイッチモード 図５４は、シャドウメモリ１００４とメインメモリ１０
０５とを有する、スイッチモードにおける図１のＧＬＢ
１０２の一実施例を示す。図５４のＧＬＢ１０２は、分
割ＡＮＤアレイスイッチマトリックス１０００、書込ア
ドレスデコーダロジック１００２、シャドウメモリ１０
０４、メインメモリ１００５、スイッチブロック１００
６、複数のＭＵＸ１０１６−１０２６、１０３２、ＯＲ
ゲート１０２８、および複数のＤ型フリップフロップ１
０２７−１０３１を含む。
【０１５５】図５４の分割ＡＮＤアレイスイッチマトリ
ックス１０００は、図１２を参照して上述された分割Ａ
ＮＤアレイ４００を含んでおり、さらなるロジックを含
んでいてもよい。分割ＡＮＤアレイスイッチマトリック
ス１０００は、ＧＲＰ１１０から６８ビットの入力ライ
ン６２６を介して信号を受取る。分割ＡＮＤアレイスイ
ッチマトリックス１０００は、ＤＡＴＡＩＮ出力ポート
１００７、データクロックイネーブル（ＤＣＥ）出力ポ
ート１００８、データクロック（ＤＣＬＫ）出力ポート
１００９、リセット出力ポート１０１０、ＵＰＤＡＴＥ
／ＢＲＯＡＤＣＡＳＴ／ＦＬＯＷＴＨＲＯＵＧＨ出力ポ
ート１０１１、アドレスクロック（ＡＣＬＫ）出力ポー
ト１０１２、書込アドレス（Ａ＿ＩＮ，Ａ＿ＯＵＴ）出
力ポート１０１３、アドレスクロックイネーブル（ＡＣ
Ｅ）出力ポート１０１４、および書込イネーブル（Ｗ
Ｅ）出力ポート１０１５を有する。分割ＡＮＤアレイス
イッチマトリックス１００の積項１６０−１６２は、ク
ロックイネーブル、クロックおよびリセット信号を実現
するために用いられる。
【０１５６】第１の組のＭＵＸ１０１６−１０２２は、
反転制御信号と非反転制御信号との間の選択を提供す
る。第２の組のＭＵＸ１０２３−１０２６は、分割ＡＮ
Ｄアレイスイッチマトリックス１０００により生成され
る信号とライン６８６上のグローバルクロック信号ＧＣ
ＬＫとの間の選択を提供する。Ｄ型フリップフロップ１
０２７−１０３１は、分割ＡＮＤアレイスイッチマトリ
ックス１０００からシャドウメモリ１００４およびスイ
ッチ１００６への信号用のレジスタまたはバッファを提
供する。データ入力および出力は記録されても記録され
なくてもよい。
【０１５７】書込アドレスデコーダロジック１００２
は、ＷＥ、Ａ＿ＩＮおよびＡ＿ＯＵＴをシャドウメモリ
１００４およびメインメモリ１００５へパスする。Ａ＿
ＩＮ信号は、スイッチ１００６がルーティングするため
のＤＡＴＡＩＮの１つまたはそれ以上の入力ビットを選
択する。Ａ＿ＯＵＴ信号は、スイッチ１００６によって
ルーティングされる出力を決定するルーティング構成を
特定する。シャドウメモリ１００４およびメインメモリ
１００５は、ルーティング構成（Ａ＿ＯＵＴ）を記憶す
る。ＤＡＴＡＩＮレジスタ１０２７はＤＣＬＫおよびＤ
ＣＥ信号によって制御される。Ａ＿ＩＮおよびＡ＿ＯＵ
Ｔ用のアドレスレジスタ１０３０は、ＡＣＬＫおよびＡ
ＣＥ信号によって制御される。一実施例では、ＤＣＬ
Ｋ、ＤＣＥ、ＷＥ、ＵＰＤＡＴＥ、およびＡＣＥ入力は
用いられない。ＷＥ、ＵＰＤＡＴＥ、およびＡＣＥ入力
ポートは、それらが用いられない場合には１に結合され
てもよい。
【０１５８】スイッチブロック１００６は、ルーティン
グ構成に従って、最大３２ビットのデータをマクロセル
レジスタ、ローカルルーティングプール、またはＧＲＰ
１１０（図１）などの外部ソースへ出力する。
【０１５９】図５５は、図５４のＧＬＢ１０２内のスイ
ッチブロック１００６Ａの一実施例を示す。スイッチブ
ロック１００６Ａはビットモードにあり、３２×３２×
１スイッチ１０４０を含む。図５５のスイッチブロック
１００６Ａは、全モードについて１サイクルごとに１つ
の接続を有する。スイッチブロック１００６Ａがアサー
トされたＢＲＯＡＤＣＡＳＴ信号を受取ると、スイッチ
ブロック１００６Ａは（図５４のシャドウメモリ１００
４およびメインメモリ１００５内の）Ａ＿ＩＮ［０：
４］によって選択された１ビットの入力を、３２の１ビ
ットの出力ピン／ラインの各々へルーティングする。
【０１６０】スイッチブロック１００６Ａがアサートさ
れたＦＬＯＷＴＨＲＯＵＧＨ信号を受取ると、各１ビッ
トの入力ピンはその値（０または１）を対応する１ビッ
トの出力ピンへ出力する。たとえば、入力ピン０はその
値を出力ピン０へ出力し、入力ピン１はその値を出力ピ
ン１に出力する、などである。
【０１６１】図５６は、図５４のＧＬＢ１０２内のスイ
ッチブロック１００６Ｂの別の実施例を示す。スイッチ
ブロック１００６Ｂはバスモードにあり、２つの１６×
１６スイッチ１０４２Ａ、１０４２Ｂと１６の２ビット
の出力バス（または２組の１６の１ビットの出力ライン
／ピン）とを含む。スイッチ１０４２Ａ、１０４２Ｂは
双方とも、同じ接続で同時に更新されてもよい。１組の
１６の１ビットのＤＡＴＡＩＮ入力ラインと１組の１６
の１ビットのＢＵＳ＿ＯＵＴ出力ラインとの間には１ビ
ット対１ビットの関連があるため、図５６のスイッチブ
ロック１００６Ｂはより小さなアドレス入力を用いても
よい。言い換えれば、図５６のスイッチブロック１００
６Ｂ用のＡＩＮおよびＡＯＵＴ入力は、（図５５のスイ
ッチブロック１００６Ａの場合のような）５ビット幅で
はなく、４ビット幅であってもよい。
【０１６２】図５７は、図５４のＧＬＢ１０２内のスイ
ッチブロック１００６Ｃの別の実施例を示す。スイッチ
ブロック１００６Ｃはバスモードにあり、４つの８×８
スイッチ１０４４Ａ−１０４４Ｄと８つの４ビットの出
力バス（または４組の８つの１ビットの出力ライン／ピ
ン）とを含む。４つのスイッチ１０４４Ａ−１０４４Ｄ
はすべて、同じ接続で同時に更新されてもよい。図５７
のスイッチブロック１００６Ｃ用のＡＩＮおよびＡＯＵ
Ｔ入力は、３ビット幅であってもよい。
【０１６３】ＭＵＬＴＩＣＹＣＬＥ ＭＵＬＴＩＣＡＳ
Ｔモードでは、スイッチブロック１００６Ａ−１００６
Ｃ（図５５−図５７）は、１ビットの入力を多数の１ビ
ットの出力へルーティングする（マルチキャストす
る）。ルーティング構成（Ａ＿ＯＵＴ）をシャドウメモ
リ１００４（図５４）へロードするため、多数のクロッ
クサイクルが用いられる。出力アドレスビットＡ＿ＯＵ
Ｔは「符号化された」として言及されてもよい。ＳＩＮ
ＧＬＥ ＣＹＣＬＥ ＭＵＬＴＩＣＡＳＴモードでは、
ルーティング構成をシャドウメモリ１００４（図５４）
へロードするため、単一のクロックサイクルが用いられ
る。出力アドレスビットＡ＿ＯＵＴは「符号化されず」
として言及されてもよい。
【０１６４】図５８は、１６ビット幅のＡ＿ＯＵＴ出力
バス１０５０’を有する、ＳＩＮＧＬＥ ＣＹＣＬＥ
ＭＵＬＴＩＣＡＳＴモードにおける１６×１６×２スイ
ッチブロック１００６Ｂ’の一実施例を示す。図５９
は、８ビット幅のバスＡ＿ＯＵＴ１０５２’を有する、
ＤＵＡＬ ＣＹＣＬＥ ＭＵＬＴＩＣＡＳＴモードにお
ける８×８×４スイッチブロック１００６Ｃ’の一実施
例を示す。
【０１６５】一実施例では、シャドウメモリ１００４か
らメインメモリ１００５へのＷＥ、Ａ＿ＩＮ、およびＡ
＿ＯＵＴの更新は１つのクロックサイクルを用いてお
り、スイッチ１００６はメインメモリ１００５が接続を
動作している間に構成されてもよい。
【０１６６】図６０は、図５４のＧＬＢ１０２における
スイッチ１００６およびその他の構成要素の一実施例を
示す。図６０は、ローカルルーティングプール（ＬＲ
Ｐ）１０５４、データポートレジスタ１０２７、アドレ
スポートレジスタ１０３０、ＭＵＸ１０３２、スイッチ
１００６、シャドウメモリ１００４、スイッチメモリ１
００５、ＤＡＴＡＯＵＴレジスタ１０６２、およびＤＡ
ＴＡＯＵＴ ＭＵＸ１０６０を示す。
【０１６７】図６０のＬＲＰ１０５４は、スイッチ１０
０６（図６０）がＤＡＴＡＩＮからＤＡＴＡＯＵＴへデ
ータを転送している間にルーティング構成（Ａ＿ＯＵ
Ｔ）をシャドウメモリ１００４へロードすることによっ
て、スイッチ機能性を向上させてもよい。ＬＲＰ１０５
４は次にＵＰＤＡＴＥ信号をアサートし、それはルーテ
ィング構成をシャドウメモリ１００４からメインメモリ
１００５へ単一サイクルでロードする。
【０１６８】ＦＬＯＷＴＨＲＯＵＧＨモードでは、メモ
リ１００４、１００５は更新される必要はない。このた
め、ＦＬＯＷＴＨＲＯＵＧＨ信号がアサートされる限
り、スイッチ１００６はＦＬＯＷＴＨＲＯＵＧＨモード
に適合する。ＦＬＯＷＴＨＲＯＵＧＨ信号がデアサート
されると、スイッチ１００６はメインメモリ１００５に
記憶されたルーティング構成へ戻る。
【０１６９】図６１は、図５４のＧＬＢ１０２の複数の
スイッチタイミングパラメータを示す。図６２−図６５
は、図５４のＧＬＢ１０２の例示的なタイミング図を示
す。
【０１７０】ＡＮＤアレイにおける積項回路 図６６−図６８は、図４−図７における１つの積項回路
２０８の一実施例を示す。図６６−図６８の積項回路２
０８は、図６６−図６８に示すようなさまざまなステー
ジに構成された複数のＮＡＮＤゲート１１００Ａ−１１
００Ｚ、１１０４Ａ−１１０４Ｆ、１１０８、およびＮ
ＯＲゲート１１０２Ａ−１１０２Ｑ、１１０６Ａ−１１
０６Ｃを含む。各積項回路２０８は、６８ビットの入力
または１３６ビットの入力などの多数ビットの入力を、
書込ワードライン（ＷＷＬ）１１００および／または行
入力ライン１１１２を介して受取ってもよい。ライン１
１１４および１１１６は、制御信号またはさらなる入力
信号を受取ってもよい。積項回路２０８は、積項出力信
号をＮＡＮＤゲート１１０８からライン１１２０を介し
て生成するよう構成されている。
【０１７１】他の実施例では、積項回路２０８は、図６
６−図６８に示されるものよりも少ないまたは多いゲー
トを含んでいてもよい。たとえば、図６６−図６８では
３４のＮＡＮＤゲート１１００Ａ−１１００Ｚが積項回
路２０８の第１のステージにおいて示されているが、積
項回路２０８の他の構成は、第１のステージにおいて３
４よりも少ないまたは多いＮＡＮＤゲートを有していて
もよい。
【０１７２】一実施例では、図６６−図６８の積項回路
２０８の第１のステージにおける各ＮＡＮＤゲート１１
００は、複数のＣＭＯＳ回路を含む。たとえば、図６６
−図６８の第１のステージにおける各ＮＡＮＤゲート１
１００は、図６９のＣＭＯＳ回路１１４０、図７３のＣ
ＭＯＳ回路１４００、図７４のＣＭＯＳ回路１４４０、
または図７５のＣＭＯＳ回路１５００などの４つのＣＭ
ＯＳ回路を含んでいてもよい。
【０１７３】一実施例では、１６４の積項回路２０８の
うち、（入力ルーティングまたは積項ロジック用に構成
された）３６の積項回路２０８は、図７４のＣＭＯＳ回
路１４４０などのＣＭＯＳ回路を含み、（メモリまたは
積項ロジック用に構成された）１２８の積項回路２０８
は、図７３のＣＭＯＳ回路１４００または図７５のＣＭ
ＯＳ回路１５００などのＣＭＯＳ回路を含む。一構成で
は、メモリまたは積項ロジック用に構成された１２８の
積項回路２０８のうち、６４の積項回路２０８は、図７
３のＣＭＯＳ回路１４００などのＣＭＯＳ回路を含み、
６４の積項回路２０８は、図７５のＣＭＯＳ回路１５０
０などのＣＭＯＳ回路を含む。
【０１７４】一実施例では、ＮＯＲゲート１１０２Ａ−
１１０２Ｑ、１１０６Ａ−１１０６ＣとＮＡＮＤゲート
１１０４Ａ−１１０４Ｆ、１１０８の第２、第３、第
４、および第５のステージは、標準ＮＯＲおよびＮＡＮ
Ｄゲートである。
【０１７５】別の実施例では、図４−図７の各積項回路
２０８は、図６６−図６８に示された構造の代わりに、
１つまたはそれ以上のセンスアンプを含む。
【０１７６】ＣＭＯＳ回路 図６９は、図６６−図６８に示された積項回路２０８に
用いられてもよいＣＭＯＳ回路１１４０の一実施例を示
す。図６９のＣＭＯＳ回路１１４０は、「ＳＲＡＭセ
ル」、「ＣＭＯＳセル」、５−トランジスタセル、５−
Ｔセル、または「構成セル」とも呼ばれてもよい。ＣＭ
ＯＳ回路１１４０は、行書込ワードライン（ＲＷＷＬ）
１１４４、行入力ライン１１４２、行書込ビットライン
（ＲＷＢＬ）１１４６、ｎチャネル金属酸化物半導体
（ＮＭＯＳ）ゲート１１４８、インバータ１１５４、イ
ンバータ１１５６（各インバータは２つのトランジスタ
を含む）、ＮＡＮＤゲート１１５０、および出力ライン
（セルアウト）１１５２を含む。
【０１７７】図６９の行書込ワードライン１１４４と行
書込ビットライン１１４６とは、行入力ライン１１４２
上の入力信号が出力ライン１１５２へパスされたかどう
かを判定する。インバータ１１５４、１１５６はラッチ
として作用してもよい。
【０１７８】図６９に示されるＣＭＯＳ回路１１４０な
どのＣＭＯＳ回路を有する図６６−図６８の積項回路２
０８は、１つまたはそれ以上のセンスアンプによって実
現される積項回路２０８よりも、機能を早く行ない、よ
り低い電圧および／または電流を使用し、よりスケーラ
ブルである。
【０１７９】図４−図７では、ＣＰＬＤ１０２のＡＮＤ
アレイ２００は行／列構造を含む。図４−図７のＡＮＤ
アレイ２００を図６９および図７１と一貫して説明する
ため、図４−図７を時計方向に９０度回転させ、積項列
２０８Ａ−２０８Ｚと緩衝された入力行２０６Ａ−２０
６Ｚを用いて以下に説明する。同様に、図６６−図６８
の積項回路２０８を図６９および図７１と一貫して説明
するため、図６６−図６８を時計方向に９０度回転させ
て以下に説明する。
【０１８０】（時計方向に９０度回転された）図４−図
７では、バッファ２０６Ａ−２０６Ｚの行はロジック入
力によって駆動される。図４−図７および図６６−図６
８の積項回路２０８Ａ−２０８Ｚの列は、入力の関数
（積項）を形成する。一構成では、６８の入力と６８の
反転された／相補された入力とがあり、全部で１３６の
入力を提供する。各積項列の関数は、１３６の構成セル
のプログラムされた状態によって決定される。図６９の
セル１１４０などの各構成セルは、行／列クロスポイン
トを制御する。図６９では、構成セル１１４０が行書込
ワードライン（ＲＷＷＬ）１１４０と行書込ビットライ
ン（ＲＷＢＬ）１１４６とによってプログラムされる
と、入力行１１４２でのロジック入力は、ＮＡＮＤゲー
ト１１５０への入力として対応する列にパスするように
なる。
【０１８１】（時計方向に９０度回転された）図６６−
図６８は、図４−図７の１つの積項列および入力の行に
関連した１つの積項回路２０８を示す。図４−図７で
は、積項はＯＲロジックゲート２１２、２１４へ接続さ
れ、次にマクロセル入力へルーティングされる。
【０１８２】分割ＡＮＤアレイおよび制御ロジック概要 図４−図９に示すように、ＧＬＢ１０２は図４−図７に
おいてＡＮＤアレイ２００を含み、それは、図１−図６
５を参照して上述されたように、および図７０−図７８
を参照して以下に説明されるように、図６９に示される
ＳＲＡＭセル１１４０などの複数のＳＲＡＭセルと、さ
まざまなメモリ機能をサポートするさらなる制御ロジッ
クとを含む。
【０１８３】図７０は、図１のＧＬＢ１０２の一実施例
を示す。ＧＬＢ１０２は、ＲＣＳＦＡＮＤアレイ部分１
２００、１つまたはそれ以上の書込ワードライン（ＷＷ
Ｌ）／読出行ドライバ１２０２、入力ルーティングＡＮ
Ｄアレイ部分１２０４、１つまたはそれ以上の列ドライ
バ１２０６、ＣＡＭ制御ロジック１２０８、データアウ
トマルチプレクサ（ＤＯＵＴＭＵＸ）１２１０、ＲＣＳ
ＦクロックＭＵＸおよびＲＣＳＦ入力レジスタ１２２
２、制御／雑ＲＣＳＦデコーダ１２２０、アーキテクチ
ャ構成セル（ＡＲＣＨ）１２１２、複数のマクロセル１
２１４、１２１８、およびＦＩＦＯ制御ロジック１２１
６を含む。
【０１８４】一実施例では、図７０に示されたすべての
構造はハードウェアまたはハードワイヤードロジックに
おいて実現され、ＧＬＢ１０２（図２）内、たとえばダ
イの内部に自蔵される。言い換えれば、図７０のＧＬＢ
１０２は有利なことに、ＣＰＬＤ、デュアルポートＲＡ
Ｍ、ＲＯＭ、ＦＩＦＯ、ＣＡＭ、およびスイッチ機能を
行なうのにＧＬＢ１０２の外部にロジックを必要としな
い。
【０１８５】一実施例では、図７０のＲＣＳＦ ＡＮＤ
アレイ部分１２００は、図４−図７、図６６−図６８、
図６９、図７３、図７４、および図７５を参照してここ
に記載されたＡＮＤアレイ積項回路２０８を１２８含
む。また、ＲＣＳＦ ＡＮＤアレイ部分１２００は他の
回路を含んでいてもよい。
【０１８６】一実施例では、入力ルーティングＡＮＤア
レイ部分１２０４は、図４−図７、図１２、図１７、図
６６−図６８、および図６９を参照してここに記載され
たＡＮＤアレイ積項回路２０８を３２含む。ＡＮＤアレ
イ部分１２０４は、特別の目的に使用されるＡＮＤアレ
イ積項回路２０８を４つ、さらに含んでいてもよい。入
力ルーティングＡＮＤアレイ部分１２０４は、グローバ
ルルーティングプール１１０（図１）またはその他のル
ーティング構造へ結合されてもよい。
【０１８７】図７０のＷＷＬ／ＲＲＯＷドライバ１２０
２は、以下に記載される図７１のアドレスデコーダ１３
１０、１３１４、図７６のアドレスデコーダ１６０８
Ａ、１６０８Ｂ、図７１の行ドライバ１３０４、図７６
の行ドライバ１６０４Ａ、１６０４Ｂ、および／または
図７８の行ドライバを表わしてもよい。図７０のＷＷＬ
／ＲＲＯＷドライバ１２０２は、図６９のＷＷＬライン
１１４４および行入力ライン１１４２、図７３のＷＷＬ
ライン１４２４Ａ、１４２４Ｂ、および行入力ライン１
４１５、図７４のＷＷＬライン１４４８、および／また
は図７５のＷＷＬライン１５１０Ａ、１５１０Ｂ、１５
１２Ａ、１５１２Ｂを駆動してもよい。
【０１８８】図７０の列ドライバ１２０６は、以下に記
載される図７１のビットラインドライバ１３１６、図７
６のビットラインドライバ１６１０Ａ、１６１０Ｂ、お
よび／または図７８のｙ−デコーダ１８１０を表わして
もよい。列ドライバ１２０６は、図７３の列選択ライン
１４１８およびビットライン１４２２Ａ、１４２２Ｂ、
図７４のビットライン１４４２、１４４４、および／ま
たは図７５の列選択ライン１５０６およびビットライン
１５０８Ａ、１５０８Ｂを駆動してもよい。
【０１８９】図７０のＲＣＳＦクロックＭＵＸおよびＲ
ＣＳＦ入力レジスタ１２２２は、ここに記載されたあら
ゆるクロックＭＵＸおよび入力レジスタ、たとえば図１
３−１６の入力レジスタ５０２、５０４、図１７のクロ
ックＭＵＸ６４８、６５０、６５２、６５４、６６６、
６６８、６７０、６７２、およびレジスタ６７４、６７
８、６８０、６８２などを表わしてもよい。
【０１９０】図７０のＣＡＭ制御ロジック２０８は、図
３７、図３８、図４３、図７８の１つまたはそれ以上の
プライオリティエンコーダ、およびカスケードされた入
力を有する積項拡張回路（積項拡張器）（図１１）を表
わしてもよい。たとえば、ＣＡＭ制御ロジック２０８
は、図１１において積項回路２０８Ｆの出力を積項回路
２０８Ｆ’とカスケードし、１３６の入力（６８の入力
×２）に基づいた積項を形成してＣＡＭの幅を拡張する
ことができる。
【０１９１】図７０のデータアウトマルチプレクサ（Ｄ
ＯＵＴＭＵＸ）１２１０は、図７１のｙ−デコーダ１３
１８およびモード選択回路１３２２、および／または図
７６のｙ−デコーダ１６１２Ａ、１６１２Ｂ、およびモ
ード選択１６１８を表わしてもよい。以下に記載される
ように、図７１のｙ−デコーダ１３１８と図７６のｙ−
デコーダ１６１２Ａ、１６１２Ｂとは、複数のマルチプ
レクサを含んでいてもよい。
【０１９２】図７０のアーキテクチャ構成メモリセル
（ＡＲＣＨ）１２１２は、ＰＴＳＡ２０２（図４−図
７）を制御する構成ビットを記憶するよう構成されてい
る。アーキテクチャ構成セル（ＡＲＣＨ）１２１２は、
ここに記載された他の回路、たとえば図７１および図７
６のモード選択回路１３１２、１３２２、１６０６Ａ、
１６０６Ｂ、１６１８、マクロセル１０４Ａ−１０４Ｚ
（図４−図７）などを制御する構成ビットを記憶しても
よい。一実施例では、アーキテクチャ構成メモリセル
（ＡＲＣＨ）１２１２は、図６９のメモリセル１１４０
などの複数のメモリセルを含む。
【０１９３】図７０のＦＩＦＯ制御ロジック１２１６
は、図４４および図４５の読出および書込アドレスデコ
ーダロジック９０２、９０４、フラグロジックおよびポ
インタ９４４、９４８、および／または、図７７の読出
および書込カウンタ１７０６、１７０８、およびＦＩＦ
Ｏフラグロジック１７１０を表わしてもよい。
【０１９４】制御ロジックを有するＣＰＬＤ／ＲＡＭ回
路 図７１は、図４−図７、図８、図１７、または図１８の
ＧＬＢ１０２を表わしてもよいＣＰＬＤ／ＲＡＭ回路１
３００の一実施例を示す。図７１の回路１３００は、図
４−図７のＡＮＤアレイ２００の２つの部分１３０２
Ａ、１３０２Ｂと、メモリ（ＳＲＡＭ／ＲＡＭ）または
ＣＰＬＤのいずれかとして機能するさらなるロジックと
を含む。
【０１９５】さらなるロジックは、行ドライバ１３０４
Ａ、１３０４Ｂ、読出ｘ−アドレスデコーダ（「ｘ−デ
コーダ」）１３１０、モード選択回路１３１２Ａ、１３
１２Ｂ、書込アドレスデコーダおよび書込ワードライン
（ＷＷＬ）ドライバ１３１４、ビットラインドライバ１
３１６、選択回路１３５０、１３５２、読出列−アドレ
スデコーダ（「ｙ−デコーダ」）１３１８、ＯＲゲート
のアレイ１３２０、別のモード選択回路１３２２、ＰＴ
ＳＡ２０２、および１組のマクロセル１０４Ａ−１０４
Ｚ（図４−図７）を含む。各行ドライバ１３０４は、複
数のバッファおよびインバータを含んでいてもよい。一
構成では、たとえば、行ドライバ１３０４Ａは６４のバ
ッファと６４のインバータとを含み、行ドライバ１３０
４Ｂは４つのバッファと４つのインバータとを含む。
【０１９６】モード選択回路１３１２Ａは、回路１３１
２ＢからＣＰＬＤモードまたはＲＡＭモード用の構成ビ
ットを受取り、次に行ドライバ１３０４Ａの出力（ＣＰ
ＬＤモード）か読出アドレスデコーダ１３１０の出力
（ＲＡＭモード）のいずれかを選択して、ＡＮＤアレイ
部分１３０２Ａへライン／バス１３２４Ａを介して送
る。
【０１９７】一実施例では、ＣＰＬＤ機能を行なうた
め、行ドライバ１３０４Ａおよび１３０４Ｂは６８の入
力ビットとそれらの６８の反転された入力ビット（計１
３６）を受取り、モード選択回路１３１２Ａおよび１３
１２Ｂへパスする。モード選択回路１３１２Ａおよび１
３１２Ｂは、行ドライバ１３０４Ａおよび１３０４Ｂの
１３６ビットの出力を、ＡＮＤアレイ部分１３０２Ａお
よび１３０２Ｂへライン／バス１３２４Ａおよび１３２
４Ｂを介してパスし、積項ロジックを実現する。組合さ
れたＡＮＤアレイ部分１３０２Ａおよび１３０２Ｂは１
２８の出力をＯＲゲートのアレイ１３２０へ送り、モー
ド選択回路１３２２はアレイ１３２０の出力をＰＴＳＡ
２０２と３２のマクロセル１０４Ａ−１０４Ｚ（図４−
図７）へパスする。ＯＲゲートのアレイ１３２０は、３
２の６入力ＯＲゲート２１２（図４−図７）のアレイ、
および／または３２の５入力のＯＲゲートのアレイを表
わしてもよい。
【０１９８】第２のＡＮＤアレイ部分１３３２（たとえ
ば入力ルーティングプール（ＩＲＰ））は、同じ６８の
入力をＧＲＰから取り入れ、別の３２の積項を生成して
全部で１６０の積項とし、ＯＲゲートのアレイ１３２０
へ送る。
【０１９９】ＲＡＭモードでは、図７１のＡＮＤアレイ
部分１３０２Ａの一構成は、各ワードが１２８ビットを
含む場合、１２８ワードを記録する。１２８ビットは１
２８の積項の結果である。ＡＮＤアレイ部分１３０２Ａ
は、図２０に列挙されたＲＡＭ構成のうちのいずれか１
つとして機能するよう構成されてもよい。
【０２００】ＲＡＭ読出機能を行なうため、読出アドレ
スデコーダ１３１０は、７ビットのアドレスを受取って
デコードし、ＡＮＤアレイ部分１３０２Ａ内の読出され
るべき１２８の可能メモリ行エントリ（２7＝１２８）
のうちの１つを選択する。読出アドレスデコーダ１３１
０は、１２８のラインのうちの１つの上の１つの活性信
号（「１」）をモード選択回路１３１２Ａへ送り、他の
１２７のライン上の「０」をモード選択回路１３１２Ａ
へ送る。このため、読出アドレスデコーダ１３１０は
「１−ホット」デコーダ回路として記載されてもよい。
別の構成では、読出アドレスデコーダ１３１０は、１２
８のラインのうちの１つの上の１つの「０」をモード選
択回路１３１２Ａへ送り、他の１２７のライン上の
「１」をモード選択回路１３１２Ａへ送るよう構成され
る。
【０２０１】モード選択回路１３１２Ａは、読出アドレ
スデコーダ１３１０の出力をライン／バス１３２４Ａを
介してＡＮＤアレイ部分１３０２Ａに送る。図６９にお
ける行入力ライン１１４２は、図７１におけるライン／
バス１３２４Ａの一部である。読出アドレスデコーダ１
３１０の出力は、１２８ＳＲＡＭセルの行を選択する
（たとえば、図６９におけるセル１１４０または図７３
におけるセル１４００）。読出アドレスデコーダ１３１
０の出力は、ＡＮＤアレイ部分１３０２Ａの各積項回路
２０８（図６６から図６８）から１つのＳＲＡＭセルを
選択して、ライン／バス１３３０を介して出力する。図
６６から図６８の出力ライン１１２０は、図７１のライ
ン／バス１３３０の一部である。ＲＡＭ読出モードにお
いては、ＡＮＤアレイ部分１３０２Ａは、ライン／バス
１３３０を介して、（ＲＡＭモードにおいて用いられ
る）ｙデコーダ１３１８に１２８ビット出力を出力す
る。
【０２０２】ｙデコーダ１３１８は、ＡＮＤアレイ部分
１３０２Ａの出力をさまざまなデータ幅に構成可能にす
る。一実施例においては、ｙデコーダ１３１８は、１２
８ビットを３２ビットずつ出力する４対１マルチプレク
サ（ＭＵＸ）としての役割を果たすよう構成可能であ
る。別の構成においては、ｙデコーダ１３１８は１６ビ
ットずつ出力する８対１ＭＵＸ、８ビットずつ出力する
１６対１ＭＵＸ、４ビットずつ出力する３２対１ＭＵ
Ｘ、２ビットずつ出力する６４対１ＭＵＸ、または１ビ
ットずつ出力する１２８対１ＭＵＸとして構成可能であ
る。
【０２０３】モード選択回路１３２２は、ｙデコーダ１
３１８の出力（ＲＡＭモード）か、またはＯＲゲートア
レイ１３２０の出力（ＣＰＬＤモード）のいずれかを選
択して、ＰＴＳＡ２０２およびマクロセル１０４Ａ−１
０４Ｚに送る。
【０２０４】入力ルーティングプール（ＩＲＰ）とも呼
ばれる別のＡＮＤアレイ１３３２（図７１）は、６８Ｇ
ＲＰ入力から６４出力を生成する。６４出力はＲＡＭと
して構成される回路１３００によってアドレス、入力デ
ータ、制御信号および他のものとして用いられる。
【０２０５】ＲＡＭ書込機能を行なうために、書込アド
レス／書込ワードライン（ＷＷＬ）ドライバ１３１４
は、７ビットアドレスを受けてデコードし、ＡＮＤアレ
イ部分１３０２Ａの１２８個の可能なメモリ行エントリ
（２7＝１２８）のうちの１つを選択して、データを書
込む。書込アドレスデコーダ１３１４は、１２８ライン
１３２６のうちの１つに信号（「１」または「０」）を
ＡＮＤアレイ部分１３０２Ａに選択回路１３５０を介し
て送るが、これはアドレスシフトレジスタ（ＡＳＲ）か
らＷＷＬ信号を受取る。図６９の行書込ワードライン
（ＲＷＷＬ）１１４４は、図７１のライン／バス１３２
６の一部である。
【０２０６】ビットラインドライバ１３１６は、３２ビ
ットワードおよび２ビットアドレス（００，０１，１
０，１１）を受け、どの３２ビットの群を１２８ＳＲＡ
Ｍセルの行に一度に書込むかを選択するが（図６９また
は図７４の１１４０を参照のこと）、これは書込アドレ
スデコーダ１３１４によって活性化される。ビットライ
ンドライバ１３１６は、選択回路１３５２およびライン
／バス１３２８を介してＡＮＤアレイ部分１３０２Ａに
出力を送る。選択回路１３５２は、データシフトレジス
タ（ＤＳＲ）からビットライン入力を受ける。図６９の
行書込ビットライン（ＲＷＢＬ）１１４６、または図７
４のビットライン１４４２、ビットラインバー１４４４
は、図７１のライン／バス１３２８の一部である。
【０２０７】図７２はＣＰＬＤ／ＲＡＭ回路の一実施例
を示すが、ここで図７１のＡＮＤアレイ１３０２Ａの半
分１３６０はロジックとして用いられ、ＡＮＤアレイ１
３０２Ａの別の半分１３６２はメモリとして用いられ
る。一般的に、ＡＮＤアレイ１３０２Ａは分割され（機
能的に分割されるのであって、物理的である必要はな
い）、各部分は互いから独立してロジックモードまたは
メモリモードで機能し得る。
【０２０８】デュアル−書込ポートＳＲＡＭセル 一実施例においては、図７０の入力ルーティングＡＮＤ
アレイ部分１２０４（たとえば、図１７の入力ルーティ
ングに対する分割ＡＮＤアレイスイッチマトリックス６
２４Ａ）における積項回路２０８（図４から図７、図６
６から図６８）は、図６９の複数のＣＭＯＳ回路１１４
０を含む。対照的に、図７０のＲＣＳＦＡＮＤアレイ部
分１２００（たとえば、図１７のＳＲＡＭブロック６０
０Ａ）の積項回路２０８（図４から図７、図６６から図
６８）は、図７３のＳＲＡＭセル１４００を複数個含
む。
【０２０９】図７３は、ＳＲＡＭセル１４００の一実施
例（「デュアルポートＲＡＭセル」とも呼ばれる）を示
すが、これは図６９のＳＲＡＭセル１１４０を改良した
バージョンである。図７３のＳＲＡＭセル１４００は、
２組の独立行入力ビットライン（ＡＢＬ，／ＡＢＬおよ
びＢＢＬ，／ＢＢＬ）１４２２Ａ、１４２２Ｂ、１４２
２Ｃ、１４２２Ｄ、２つの独立行書込ワードライン（Ａ
ＷＷＬおよびＢＷＷＬ）１４２４Ａ、１４２４Ｂ、列選
択ライン１４１８、８個のＮＭＯＳゲート１４０２Ａ、
１４０４Ａ、１４１０Ａ、１４１２Ａ、１４０２Ｂ、１
４０４Ｂ、１４１０Ｂ、および１４１２Ｂ、２つのイン
バータ１４１０、１４１２、ＮＡＮＤゲート１４１４、
行ドライバライン１４１５、および出力ライン１４１６
を含む。図７３のＳＲＡＭセル１４００は、１ビットの
データを記憶するよう構成される。
【０２１０】一実施例においては、図７３のセル１４０
０のようなＳＲＡＭセルは、図９のＧＬＢ１０２にデュ
アルポートＲＡＭを提供させる。図７３のＳＲＡＭセル
１４００は、２つの書込ワードラインドライバ（たとえ
ば、図７６のドライバ１６０８Ａ、１６０８Ｂ）に結合
される２つの独立行書込ワードラインＡＷＷＬ １４２
４ＡおよびＢＷＷＬ １４２４Ｂ、および２つのビット
ラインドライバ（図７６のビットラインドライバ１６１
０Ａ、１６１０Ｂ）に結合される２組の独立行書込ビッ
トラインＡＢＬ １４２２Ａ、／ＡＢＬ １４２２Ｃ、
およびＢＢＬ１４２２Ｂ、／ＢＢＬ １４２２Ｄを有
し、デュアルポートＳＲＡＭ（ポートＡおよびポート
Ｂ）をサポートする。２つのワードラインＢＷＷＬ １
４２４ＢおよびビットラインＢＢＬ １４２２Ｂ、／Ｂ
ＢＬ １４２２Ｄは、デュアルポートＲＡＭに対する付
加的な書込ポート（ポートＢ）をサポートするために含
まれる。
【０２１１】データは、書込ワードラインＡＷＷＬ １
４２４ＡまたはＢＷＷＬ １４２４Ｂのいずれかを選択
し、かつデータを対応のビットラインＡＢＬ １４２２
Ａ、／ＡＢＬ １４２２Ｃの組またはＢＢＬ １４２２
Ｂ、／ＢＢＬ １４２２Ｄの組に適用することにより、
行ごとに書込まれる。列選択ライン１４１８は、列アド
レスデコーダ（Ｙデコーダ）１６１２Ｂ（図７６）によ
って、書込ロジックが行内の選択ワードを書込むように
駆動される。これは、データ幅が行幅よりも狭い用途、
すなわち、各行が１つ以上のワードを含む用途、たとえ
ば各行が３２ビットの４ワードを含む用途（行ごとに４
×３２＝１２８ビット）に、特に有用である。行選択ラ
イン１４１８は、ポートＡまたはポートＢが選択された
場合にアサートされる。データは、行ごとに行ラインド
ライバ１４１５を選択することにより、たとえば検査期
間の間に読出／出力され得る。
【０２１２】一実施例においては、デュアルポート読出
は、各ポートの書込ワードラインおよびビットラインを
読出すことにより達成される。この実施例は、ビットラ
インＡおよびビットラインＢに装着されるセンスアンプ
を有し得る。
【０２１３】別の実施例においては、ポートごとの読出
経路ＮＡＮＤ１４１４および行ドライバラインが複製さ
れる。図７３のＳＲＡＭセル１４００が読出ポート１４
１６を１つしか有さないので、デュアルポート読出を達
成するための別の方法は、複製されたコピーをＡＮＤア
レイ部分１３０２Ａ（図７１）の２つの半分にコピーす
ることである。すなわち、デュアルポートＲＡＭ読出動
作をサポートするためには、ＡＮＤアレイ部分１３０２
Ａ（図７１）は２つの半分１６０２Ａ、１６０２Ｂ（図
７６）に分割され得る。２つの半分１６０２Ａ、１６０
２Ｂは同一の内容を有し、２つの読出ポートにより独立
して読出され得る。
【０２１４】別の実施例においては、図６６から図６８
における積項回路２０８は、図７４の６トランジスタ
（６Ｔ）セルのようなさまざまな構成のＳＲＡＭセルを
用い得る。
【０２１５】図７４は、図６６から図６８における積項
回路２０８において用い得るＳＲＡＭセル１４４０の別
の実施例を示す。図７４におけるＳＲＡＭセル１４４０
は、２つのＮＭＯＳゲート１４４６Ａ、１４４６Ｂ、２
つのインバータ（各インバータは２つのトランジスタを
含む）、ＮＡＮＤゲート１４５２、ビットライン（Ｂ
Ｌ）１４４２、ビットラインバー１４４４（または「ビ
ットバーライン」）、読出ポート１４５０、および読出
ワードライン１４５４を含む。図７４の読出ワードライ
ン１４５４は、図７３の行ドライバライン１４１５に類
似する。
【０２１６】シャドーメモリを備えたデュアル書込ポー
トセル 図７５は、デュアル書込ポートセル１５０２Ａおよびシ
ャドーメモリセル１５０２Ｂを含む回路１５００の一実
施例を示すが、これは図１のＧＬＢ１０２に用いられて
スイッチを実現することができる（たとえば、図５４に
おけるメインメモリアレイ１００５およびシャドーメモ
リアレイ１００４）。デュアル書込ポートセル１５０２
Ａは、複数のＮＭＯＳゲート１５０４Ａ−１５０４Ｄを
介してシャドーメモリセル１５０２Ｂとスタックされ
る。「シャドーメモリ」方法においては、データは、ま
ず１つおきにセルに書込まれるか、または１５０２Ｂの
ような「偶数」の行のセルに書込まれる。「更新」サイ
クルにおいては、１つのセルに書込まれるデータは近接
するセル、たとえばセル１５０２Ａのような「奇数の」
行にあるセルにロードされ得る（書込まれるまたは更新
される）。ＮＭＯＳゲート１５０４Ａ−１５０４Ｄは、
最下部のセル１５０２Ｂから最上部のセル１５０２Ａへ
の信号をローディングするよう制御する。
【０２１７】一実施例においては、回路１５００はさら
に、２つのＮＡＮＤゲート１５２０および１５２２を含
み得る。
【０２１８】デュアルポートＲＡＭ回路 図７６は、デュアルポートＲＡＭ回路１６００の一実施
例を示すが、これは図９、図７Ａまたは図７Ｂにおける
ＧＬＢ１０２を表わし得る。デュアルポートＲＡＭ回路
１６００は、６４インバータのアレイ１６０４Ａ、ポー
トＡｘアドレスデコーダ１６０８Ａ、ポートＡモード選
択１６０６Ａ、バッファのアレイ１６０４Ｂ、ポートＢ
ｘアドレスデコーダ１６０８Ｂ、ポートＢモード選択１
６０６Ｂ、ポートＡビットラインドライバ１６１０Ａ、
ポートＢビットラインドライバ１６１０Ｂ、ＡＮＤアレ
イ部分１６０２Ａ、別のＡＮＤアレイ部分１６０２Ｂ、
ポートＡｙアドレスデコーダ１６１２Ａ、ポートＢｙア
ドレスデコーダ１６１２Ｂ、ＡＮＤゲートのアレイ１６
１４、ＯＲゲートのアレイ１６１６、モード選択１６１
８、選択回路１６２０−１６２６、ＰＴＳＡ２０２およ
び３２マクロセル１０４Ａ−１０４Ｚ（図４から図７）
を含む。
【０２１９】図７６のデュアルポートＲＡＭ回路１６０
０の動作は、図７１のＣＰＬＤ／ＲＡＭ回路１３００と
同様であるが、ＡＮＤアレイ部分１３０２Ａ（図７１）
が２つの半分１６０２Ａ、１６０２Ｂに分割されてデュ
アルポート読出およびデュアルポート書込を提供する点
が異なる。
【０２２０】一実施例においては、２つのアレイ部分１
６０２Ａ、１６０２Ｂは物理的には分かれておらず、例
示の目的でのみ別々の部分として示される。２つのＡＮ
Ｄアレイ部分１６０２Ａ、１６０２Ｂは、図７３および
図７５に示されるＣＭＯＳ回路１４００、１５００のよ
うな偶数および奇数の行のＣＭＯＳ回路をそれぞれ含み
得る。別の実施例においては、２つのＡＮＤアレイ部分
１６０２Ａ、１６０２Ｂは、ＡＮＤアレイ２２０の最上
部および最下部部分を含み得る（図４から図７）。
【０２２１】ＲＡＭモード動作においては、ポートＡｘ
デコーダ１６０８Ａは、ポートＡアドレスをデコード
し、同じデータをＡＮＤアレイ部分１６０２Ａ、１６０
２Ｂの両方に同時に書込む。ポートＢｘデコーダ１６０
８Ｂは、ポートＢアドレスをデコードし、ＡＮＤアレイ
部分１６０２Ａ、１６０２Ｂの両方に同時にデータを書
込む。同様に、ポートＡビットラインドライバ１６１０
Ａは、ＡＮＤアレイ部分１６０２Ａ、１６０２Ｂの両方
において「Ａ」ビットラインを同時に活性化させ得る。
ポートＢビットラインドライバ１６１０は、ＡＮＤアレ
イ部分１６０２Ａ、１６０２Ｂの両方において「Ｂ」ビ
ットラインを同時に活性化させ得る。こうして、ＡＮＤ
アレイ部分１６０２Ａ、１６０２Ｂは両方とも同じデー
タを記憶する。
【０２２２】もしポートＡおよびポートＢｘデコーダ１
６０８Ａ、１６０８Ｂならびにビットラインドライバ１
６１０Ａ、１６１０Ｂが、ＡＮＤアレイ部分１６０２
Ａ、１６０２Ｂの１つにおける同じメモリ場所に書込を
試みると、データ書込は有効ではない。回路１６００
は、エラーフラグをアサートし得る。
【０２２３】別の実施例においては、ポートＡｘデコー
ダ１６０８ＡがＡＮＤアレイ部分１６０２Ａにデータを
書込み、ポートＢｘデコーダ１６０８ＢがＡＮＤアレイ
部分１６０２Ｂにデータを書込む。データがＡＮＤアレ
イ部分１６０２Ａに書込まれると、データはＡＮＤアレ
イ部分１６０２Ｂにコピーされる。同様に、データがＡ
ＮＤアレイ部分１６０２Ｂに書込まれると、データはＡ
ＮＤアレイ部分１６０２Ａにコピーされる。
【０２２４】図７６における２つの独立ポートｙデコー
ダ１６１２Ａ、１６１２Ｂは、ＡＮＤアレイ部分１６０
２Ａおよび１６０２Ｂに書込まれたデータを読出し、デ
ータをモード選択１６１８に、次いでＰＴＳＡ２０２を
介して３２マクロセル１０４Ａ−１０４Ｚに転送する。
【０２２５】ＣＰＬＤモードにおいては、モード選択１
６０６Ｂは、６４のバッファされた入力をＡＮＤアレイ
部分１６０２Ｂにパスし得る。モード選択１６０６Ａ
は、６４の反転入力をＡＮＤアレイ部分１６０２Ａにパ
スし得る。２つのＡＮＤアレイ部分１６０２Ａ、１６０
２Ｂは、ＡＮＤゲートのアレイ１６１４の出力を生成し
得るが、ここで各ＡＮＤゲートは図６６から図６８のＡ
ＮＤゲート１１０８または図１２におけるＡＮＤゲート
回路４０２であり得る。ＡＮＤゲートのアレイ１６１４
は、ＯＲゲートのアレイ１６１６に出力する。ＯＲゲー
トのアレイ１６１６は、３２ ６入力ＯＲゲート２１２
（図４から図７）および／または３２ ５入力ＯＲゲー
ト２１４のアレイを表わし得る。ＯＲゲートのアレイ１
６１６は、データをＰＴＳＡ２０２（図４から図７）お
よび３２マクロセル１０４Ａ−１０４Ｚに転送し得る。
【０２２６】ＦＩＦＯ回路 図７７は、ＦＩＦＯ回路１７００の一実施例を示し、こ
れは図８、図４４および図４５または図４９のＧＬＢ１
０２を表わし得る。ＦＩＦＯ回路１７００は、図７１を
参照して上に記載された他の構成要素の中で、読出カウ
ンタ／ポインタ１７０６、読出アドレスライン１７１
８、書込カウンタ／ポインタ１７０８、書込アドレスラ
イン１７２０、ＳＲＡＭ部分１３０２Ａ、読出データ出
力ライン１３３０、ＦＩＦＯフラグロジック１７１０、
モード選択１３２２、選択回路１７３０−１７３６およ
び３２マクロセル１０４Ａ−１０４Ｚ（図４から図７）
を含む。一実施例においては、読出カウンタ／ポインタ
１７０６、書込カウンタ／ポインタ１７０８およびＦＩ
ＦＯフラグロジック１７１０は、ハードワイヤードロジ
ックを含むが、これはまた「ＦＩＦＯ制御ロジック」と
も呼ばれる。
【０２２７】一実施例においては、図７７の読出カウン
タ１７０６およびＦＩＦＯフラグロジック１７１０の半
分は、図４４および図４５のフラグロジックおよびフラ
グポインタ９４４と等価である。同様に、図７７におけ
る読出カウンタ１７０８およびＦＩＦＯフラグロジック
１７１０の半分は、図４４および図４５のフラグロジッ
クおよびフラグポインタ９４８と等価である。
【０２２８】図７７の読出カウンタ／ポインタは、読出
データライン１３３０を介して読出／出力されるべき次
のＦＩＦＯメモリ場所のアドレスを、ＡＮＤアレイ部分
１３０２Ａに送る。書込カウンタ／ポインタ１７０８
は、書込まれるべき次のＦＩＦＯメモリ場所のアドレス
をＡＮＤアレイ部分１３０２Ａに送る。一実施例におい
ては、ＦＩＦＯ回路１７００は、独立しており非同期の
読出クロックラインおよび書込クロックラインをさらに
含む。
【０２２９】図７７のＳＲＡＭ部分１３０２Ａは、デー
タを記憶するようＳＲＡＭとして構成されるＡＮＤアレ
イを表わす。
【０２３０】ＲＣＬＫライン、ＷＣＬＫライン、および
書込データラインはすべてＩＲＰ１３３２に接続され
る。図７７におけるモード選択１３２２は、図７１にお
けるモード選択１３２２と等価である。ＳＲＡＭ１３０
２Ａは、ＦＩＦＯデータ幅にマッチングするよう構成さ
れる。
【０２３１】ＦＩＦＯフラグロジック１７１０は、読出
カウンタ１７０６の値と書込カウンタ１７０８の値とを
比較する。たとえば、ＦＩＦＯフラグロジック１７１０
は、読出カウンタ１７０６を書込カウンタ１７０８から
減算して、メモリ１３０２Ａの実際の深さを判断する。
ＦＩＦＯフラグロジック１７１０は次いで、メモリ１３
０２Ａの実際の深さと予め定められた深さ値とを比較し
て、メモリ１３０２Ａがフルであるかどうかを判断す
る。図７７のＦＩＦＯフラグロジック１７１０は、メモ
リ１３０２Ａがフルである場合（読出カウンタ１７０６
＝書込カウンタ１７０８）ＦＵＬＬフラグをアサート
し、メモリ１３０２Ａが空である場合ＥＭＰＴＹフラグ
をアサートし、ＡＬＭＯＳＴ ＦＵＬＬフラグおよびＡ
ＬＭＯＳＴＥＭＰＴＹフラグをアサートする。ＦＵＬＬ
フラグは、カウンタ１７０８にメモリ１３０２Ａへのデ
ータ書込を停止させる。
【０２３２】ＦＩＦＯフラグロジック１７１０は、２つ
の時間領域を扱うためのタイミング回路を有し、一方の
時間領域は読出カウンタ１７０６に対するものであり、
他方の時間領域は書込カウンタ１７０８に対するもので
あって、フラグの揺れを避ける。こうして、ＦＩＦＯフ
ラグロジック１７１０はメモリ１３０２Ａに記憶される
データの完全性を保護し、すなわち、データの上書きま
たは損失を避ける。ＦＩＦＯフラグロジック１７１０
は、他の回路にフラグステータスを出力し得る。
【０２３３】ＣＡＭ回路 図７８は、ＣＡＭ回路１８００の一実施例を示すが、こ
れは図８、図３３、図３５または図３８のＧＬＢ１０２
を表わし得る。ＣＡＭ回路１８００は、図７１を参照し
て上に記載の他の構成要素の中で、ＣＡＭ ＡＮＤアレ
イ部分１３０２Ａ、行ドライバ１３０４Ａおよび１８３
０、ｘアドレスデコーダ１８０８、ビットラインドライ
バ（ｙデコーダ）１３１６、プライオリティエンコーダ
１８０４、選択回路１８２０、１８２２、１８２４、１
８２６、１８２８およびモード選択１８１２を含む。Ｃ
ＡＭ ＡＮＤアレイ部分１３０２Ａは、入力ワードとＣ
ＡＭ ＡＮＤアレイ部分１３０２Ａに記憶されるワード
とを比較し、次いでマッチングしたエントリのアドレス
をプライオリティエンコーダ１８０４に出力するよう構
成される。
【０２３４】各ＣＡＭ「ビット」は、ＣＡＭ ＡＮＤア
レイ部分１３０２Ａの２つのＳＲＡＭビットによって表
わされる。ワードＡを書込む場合、ＣＡＭ回路１８００
は、各ビットＡＩを真および相補形式ＡＩおよび／ＡＩ
（「ＡＩバー」とも呼ばれる）でＣＡＭ ＡＮＤアレイ
部分１３０２Ａの２つのＳＲＡＭセルに書込む。図７８
に示すように、ＣＡＭ回路１８００は、４８ビットデー
タ入力（他の入力ラインは制御信号または他の機能のた
めに用いられ得る）を受取り、ＡＮＤアレイ部分１３０
２Ａは、４８ビット幅の１２８ワード深さのＣＡＭを実
現し得る。別の実施例においては、ＡＮＤアレイ部分１
３０２Ａは、６８ビット幅の１２８ワード深さのＣＡＭ
を実現する。上述のように、多数のＧＬＢ１０２の積項
入力はカスケードにされる。たとえば、４つのＧＬＢ１
０２がカスケードされれば、外部ロジックなしに、４×
４８＝１９２ビット幅であり１２８ワード深さのＣＡＭ
が（１９２ビットインターネットアドレスのようなアプ
リケーションに対して）実現され得る。
【０２３５】ＣＡＭ比較機能は、ＣＰＬＤ積項として実
現され得る（図４から図７のＡＮＤアレイ２００内の１
つの列または１つの積項回路２０８（図６６から図６
８）。記憶されたワードＡ（Ａ０−ＡＮ）と入力ワード
Ｂ（Ｂ０−ＢＮ）とを比較する場合、ＣＡＭ ＡＮＤア
レイ部分１３０２Ａは、以下のＣＰＬＤ積項機能を生成
する：ＰＴ＝Ａ０*（／Ｂ０）＋（／Ａ０）*Ｂ０＋...
＋ＡＮ*（／ＢＮ）＋（／ＡＮ）*ＢＮ。ここで、「*」
はＡＮＤを表わし、「＋」はＯＲを表わす。上の方程式
は、次のようにも書換えることができる：／ＰＴ＝（Ａ
０ ＸＮＯＲ Ｂ０）*... *（ＡＮ ＸＮＯＲ Ｂ
Ｎ）。すなわちビットごとに比較される２つのワードで
ある。ＰＴは、２つのワードのすべてのビットがマッチ
ングした場合にのみアサートされる。ＣＡＭ ＡＮＤア
レイ部分１３０２ＡのＣＰＬＤ積項機能は、もしワード
ＡおよびＢのビットのすべてがマッチングすれば「１」
を生成する。プライオリティエンコーダ１８０４（図３
７のプライオリティエンコーダ８０８を参照）は、ＰＴ
比較された結果をＣＡＭ ＡＮＤアレイ部分１３０２Ａ
の符号化アドレスに変換する。
【０２３６】ＣＡＭ書込動作は、上述のデュアルポート
ＳＲＡＭと同様に実現されるが、以下に説明する点が異
なる。ＣＡＭワードがＰＴごとに比較されるとすると、
ＰＴが列方向に整列しているので、ワードはＣＡＭ Ａ
ＮＤアレイ部分１３０２Ａに列方向に（列ごとに）書込
まれる。列を更新／書込する１つの方法は、行ごとに更
新し、図７３における１つの列選択ライン１４１８をイ
ネーブルすることである。このプロセスは、１ＣＡＭワ
ード更新につき１２８サイクルを要する。
【０２３７】ＣＡＭ更新プロセスを高速化するために、
ＣＡＭ回路は、１つのサイクルでＣＡＭ ＡＮＤアレイ
部分１３０２Ａにおいて「１」を書込まれるべきイネー
ブルされた列におけるすべての行を選択し、書込む。次
いでＣＡＭ回路は、次のサイクルでＣＡＭ ＡＮＤアレ
イ部分１３０２Ａにおいて「０」を書込まれるべきイネ
ーブルされた列におけるすべての行を選択し、書込む。
これにより、ＣＡＭ書込動作は２つのサイクルに減じら
れる。
【０２３８】一実施例においては、ＣＡＭ書込動作は１
サイクルにおいて行なわれ、マルチマッチングが１サイ
クルで行なわれる。１サイクルで１つのイネーブルされ
た列におけるすべての行を更新するために、図７８にお
ける行ドライバ１３０４Ａ、１８３０およびｘアドレス
デコーダ１８０８は、ポートＡを介して「１」を書かれ
るべきすべての行を選択し書込み、ポートＢを介して
「０」を書込まれるべきすべての行を選択し書込む。こ
の実施例においては、図７８における行ドライバ１３０
４Ａ、１８３０およびｘアドレスデコーダ１８０８はい
くらか図７１のＣＰＬＤ行ドライバ１３０４に類似す
る。ポートＡｘアドレスデコーダは、ポートＢｘアドレ
スデコーダの反転されたものである。この実施例におい
ては、ポートＡビットライン（ＡＢＬ）１８１４Ａは
「１」を受け、ポートＢライン（ＢＢＬ）１８１４Ｂは
「０」を受ける。
【０２３９】クロスポイントスイッチ クロスポイントスイッチ（図５４−図６５）は、入力の
うちの１つのみがプログラムされるという制約で、ＣＰ
ＬＤ積項によって実現される。これは、１つの入力のみ
が積項を構成する、ＣＰＬＤにおける特別なケースであ
る。ＣＡＭ書込を通していつでも構成が更新できること
から、クロスポイントスイッチはいつでも所望のときに
その接続性を変更することが可能である。
【０２４０】マスクプログラミング 製造コストを減じ性能を向上させるために、製造者はマ
スクプログラミングされた回路を備えた装置を製造し得
るが、これは多数のフィールドプログラマブルＧＬＢ１
０２（上述のもの、たとえば図４から図７）を備えたフ
ィールドプログラマブル装置１００（上述のもの、たと
えば図１から図３）から導出されるものである。たとえ
ば、製造者は多数のフィールドプログラマブルＧＬＢ１
０２（たとえば図４から図７）を備えたフィールドプロ
グラマブル装置１００（たとえば図１から図３）を設計
者に渡す。設計者は、特定用途向け集積回路（ＡＳＩ
Ｃ）製造者、携帯電話製造者、コンピュータ製造者また
は他の電子装置メーカーであり得る。
【０２４１】設計者は、（多数のＧＬＢ１０２を備え
た）フィールドプログラマブル装置１００を試作して、
たとえば携帯電話における機能などの、特定の機能また
は機能の組を実現する。設計者は、特定の機能が、たと
えばＰＴロジックを実行するために装置１００における
ＧＬＢ１０２のＸ％を、ＲＡＭを実行するためにＧＬＢ
１０２のＹ％を、およびＦＩＦＯを実行するためにＧＬ
Ｂ１０２のＺ％を必要とすると判断し得る。設計者は製
造者に、ＰＴロジック対メモリ機能の所望の比を備えた
装置を所望することを伝える（たとえばＰＴロジックを
実行するために装置１００におけるＧＬＢ１０２のＸ
％、ＲＡＭを実行するためにＧＬＢ１０２のＹ％、およ
びＦＩＦＯを実行するためにＧＬＢ１０２のＺ％）。
【０２４２】設計者は、設計者が所望する装置がどのよ
うにプログラミングされ構成されるべきかについての付
加的な指示を、製造者に与えることができる。たとえ
ば、設計者は装置１００内部の各ピンの機能およびルー
ティング情報を指定する特定の構成ヒューズマップを設
計者に提供し得る。このヒューズマップは、装置１００
をプログラミングするためにフィールドにおいて用いら
れる。設計者は、製造者にこのヒューズマップを与え
て、製造者にヒューズマップ内の情報に従ったマスクを
製造するよう依頼する。
【０２４３】設計者の指示に基づいて、製造者は製造者
の工場において予めプログラミングされ、かつフィール
ド内ではプログラム可能ではない「マスクプログラミン
グされた」１つ以上の部分を備えた第２の装置を作る。
特定的には、製造者は装置１００内の１つ以上のフィー
ルドプログラマブル回路を、マスクプログラミングされ
た回路で置き換えて、設計者によって指定された機能を
行なわせる。製造者は、マルチステップＩＣ装置製造プ
ロセスにおけるマスクステップ（設計者によって指定さ
れた機能に専用のもの）を用いて、マスクプログラミン
グ回路を製作する。マスクプログラミングされた回路
は、フィールドにおいて変更不可能なために、第２の装
置のマスクプログラミングされた部分は、所与の設計者
に対して本質的にカスタム化される。第１の装置１００
と第２の装置との間の関係は、ＥＥＰＲＯＭとマスクＲ
ＯＭとの間の関係と同様である。
【０２４４】第１のプログラマブル装置とマスクプログ
ラムされた部分を備えた第２の装置との組合せは、いず
れか片方の装置だけよりも大きな価値を設計者に提供す
る。第２の装置がマスクプログラムされた部分を含むの
で、第２の装置は第１の装置よりも製造費が低い。マス
クプログラムされた回路は、フィールドプログラマブル
回路よりも小さく高速である。こうして、マスクプログ
ラムされた回路は、より低コストで高性能の部品を設計
者に提供する。
【０２４５】一実施例においては、第１の装置１００内
のすべてのプログラマブル回路が、予めプログラミング
されており、フィールドプログラマブルではなく、かつ
マスクプログラムされた回路に変換されて、第２の装置
を形成する。この実施例に対しては、製造者は金属接続
／切断によってヒューズによって制御されるすべてのス
イッチを置き換えることが可能である。製造者は、すべ
ての不揮発性セルをなくすことが可能である。
【０２４６】別の実施例においては、完成した第２の装
置は１つ以上の予めプログラミングされた、フィールド
プログラマブルではない、マスクプログラムされた回路
と、たとえば図４から図７，図６９，図７３，図７４，
図７５の構成可能積項回路のような１つ以上のフィール
ドプログラマブル回路との組合せ（または比）を有し得
る。たとえば、第２の装置は、（設計者のヒューズマッ
プに従って）７０％のマスクプログラミングされた回路
と、上述のＧＬＢ１０２のような、３０％のフィールド
プログラマブル回路とを含み得る。第２の装置は、たと
えばローカライズされた機能のために少数のプログラマ
ブルビットを有し得る。この実施例については、製造者
は制御スイッチおよびＮＶセルとして３０％のＳＲＡＭ
を維持しなければならないが、７０％のプログラマブル
回路をなくすことが可能である。
【０２４７】両方の上述の実施例において、製造者はよ
り減じられた数の回路でより小さなダイを製造すること
ができる。新しいダイは、小さなダイのためにより高い
性能を有し、いくつかの構成スイッチが金属接続に置き
換えられる。両方の実施例が、ＰＬＰを試作の間に用
い、製造の間にＡＳＩＣに変更する設計者のために役立
つであろう。
【０２４８】ＡＳＩＣ Ｉ／Ｏモジュール 上述の装置１００は、１つ以上のプログラマブル入力／
出力（Ｉ／Ｏ）モジュールをさらに含み得るが、該モジ
ュールは装置１００が複数の予め定められたインターフ
ェイス規格から、入力／出力インターフェイス規格（た
とえば出力電圧）を選択することを可能にするよう構成
されるが、複数の予め定められたインターフェイス規格
とはたとえば、５．０ボルトおよび３．３ボルト出力電
圧、差動出力電圧（出力信号は２つのピンの間の電圧の
差である）、オープンドレインおよび当業者においては
公知である他の出力圧力規格などである。
【０２４９】一実施例においては、プログラマブル入力
／出力（Ｉ／Ｏ）モジュールは、複数のアドバンストＩ
／Ｏセル（ＡＳＩＣ Ｉ／Ｏ）を含むが、ここで各アド
バンストＩ／Ｏセルは、１つのＩ／Ｏインターフェイス
規格を用いる一方、他のアドバンストＩ／Ｏセルは別の
Ｉ／Ｏインターフェイス規格を用いるよう構成されるも
のである。こうして、さまざまなＩ／Ｏインターフェイ
ス規格が同時に異なったＩ／Ｏセルで用いられる。別の
実施例においては、プログラマブル入力／出力（Ｉ／
Ｏ）モジュールは、１つ以上の低電圧差動信号（ＬＶＤ
Ｓ）入力／出力モジュールを含み得る。
【０２５０】他の構成要素：位相ロックループ、ステー
トマシン プログラマブル装置１００はさらに、クロック機能を向
上させるためのオンチップ位相ロックループ（ＰＬ
Ｌ）、外部ＣＰＵによる装置のプログラミングを可能に
するためのステートマシン、ＪＴＡＧプログラム可能性
を可能にするためのステートマシン、および／またはイ
ンシステムプログラム可能性（ＩＳＰ）を可能にするた
めのステートマシンを含み得る。
【０２５１】パッケージおよびピンアウトマイグレーシ
ョン この発明の一局面に従うと、製造者は集積回路装置のフ
ァミリーを提供し得るが、ここでは各集積回路装置が異
なった数のＧＬＢを含むことができ、すなわち、異なっ
た数のマクロセルを含むことができ、１つのＧＬＢは一
実施例においては３２マクロセルに対応する。たとえ
ば、製造者は２５６、３６８、３８４、５１２、７６
８、１０２４、１５３６または２０４８マクロセルを備
えた装置を提供し得る。装置内のマクロセルの数は、装
置の「密度」または「容量」と呼ばれる。
【０２５２】集積回路装置は「パッケージ」に組立てら
れる。特定の密度（たとえば５１２マクロセル）を備え
た装置は、いくつかの異なったパッケージ構成で組立て
られ得る。各パッケージ構成は異なった数の合計ピン、
たとえば１６０、２０８、２７２、３８８または４８４
のピンを有し得る。ピンのいくつかはＩ／Ｏピンであ
り、ピンのいくつかは制御信号ピン（たとえばＶＣＣ、
ＶＳＳ、ＣＬＫ、制御）である。たとえば、特定の密度
（たとえば５１２マクロセル）を備えた装置は、１６
０、２０８、２７２、３８８、または４８４ピンでパッ
ケージされ得る。これらのパッケージごとに、さまざま
な数のピンがＩ／Ｏピンとして機能するよう、たとえば
１０４、１５６、１９６、２１２、２５６または３０４
Ｉ／Ｏピンとして割当てられる。
【０２５３】さらに、設定された数のピンを備えた各パ
ッケージ構成は、一度につき１つずつ、異なる密度の装
置を実装するよう構成され得る。これは「パッケージマ
イグレーション」と呼ばれる。異なる密度の装置を（一
度につき１つずつ）同じパッケージ構成に実装するため
に、すべての装置は好ましくは、パッケージの特定の場
所のピンに割当てられた特定の信号（たとえばＶＣＣ、
ＶＳＳ、ＣＬＫ、ＣＯＮＴＲＯＬ、グローバル信号、お
よびマクロセルＩ／Ｏ）に対処するよう、同じピンアウ
ト定義および仕様を有する。たとえば、もし２７２ピン
パッケージのピン３８がＶＣＣに割当てられると、その
パッケージに実装され得るすべての装置はピン３８でＶ
ＣＣに対処するよう構成される。もしパッケージのピン
ＮがＩ／Ｏに割当てられれば、ピンＮはＩ／Ｏである
か、またはパッケージにおける実装された装置に対して
「非接続である」。一実施例においては、ＶＣＣ、ＶＳ
Ｓ、ＣＬＫ、ＣＯＮＴＲＯＬなどのすべての信号は、装
置の上の同一のピンにある。「ピンアウトマイグレーシ
ョン」は、１つのパッケージ構成において実装され得
る、さまざまな密度と同一のピンアウトとを備えた装置
を指す。
【０２５４】たとえば、３８８ピンを備えたパッケージ
は、５１２マクロセルを備えた装置を実装することがで
き、ここで３８８ピンのうち２５６はＩ／Ｏピンとして
用いられる。これに代えて、同じ３８８ピンパッケージ
は７６８マクロセルを備えた装置を実装することもで
き、ここで３８８ピンのうち３０４ピンはＩ／Ｏピンと
して用いられる。５１２マクロセルを備えたパッケージ
された装置は、７６８マクロセルを備えたパッケージさ
れた装置よりも「非接続」ピンを多く備えるが、これは
７６８マクロセルを備えた装置がより多くのピンをパッ
ケージでＩ／Ｏピンとして用いるからである。こうし
て、ユーザは、３８８ピンパッケージをソケットとして
用い、７６８マクロセルを備えた装置を５１２マクロセ
ルを備えた装置とスワップするかまたは置き換えること
ができ、余分な「非接続」ピンを他の入力（出力）のた
めに用いることができる。
【０２５５】これらのパッケージは、ユーザが回路基板
または他のサポートチップのレイアウトを再設計するこ
となく、より高いまたはより低い容量の集積回路装置に
マイグレーション（すなわち、「ドロップイン」、置き
換えまたは「スワップ」）することを可能にする。たと
えば、５１２マクロセルを備えた第１の装置は、４８４
ピンパッケージまたは３８８ピンパッケージのいずれか
に実装され得る。２５６マクロセルを備えた第２の装置
は、３８８ピンパッケージまたは２７２ピンパッケージ
または１００ピンのものに実装され得る。ピン構成の結
果、第１および第２のパッケージされた装置は、システ
ムプリント回路基板上で一度につき１つずつ顧客によっ
てスワップ可能である。
【０２５６】１つのデザインプロセスにおいて、顧客は
設計入力ソフトウェアでアプリケーション（たとえばイ
ンターネットトラフィックコントローラ）を設計する。
顧客は次いで、配置配線ソフトウェアを用いて、（１）
アプリケーション密度に一致する装置密度および（２）
設計に対して好適であるＩ／Ｏの数に基づくパッケージ
構成を選択する。将来、もし顧客がロジックを追加また
は削除することが必要になれば、顧客はより高いまたは
より低い密度の装置にスイッチしながら、同じパッケー
ジ構成を用いることができる。これはプラグイン置換と
呼ばれる。
【０２５７】この発明に従って、さまざまな種類のメモ
リ、ＭＵＸ、ＤＥＭＵＸ、入力／出力装置、キャッシ
ュ、コントローラ、レジスタおよび／または処理構成要
素を用いることができる。この発明の範囲は、特定の種
類のメモリ、入力／出力装置、キャッシュ、コントロー
ラ、レジスタおよび／または処理構成要素に限定される
ものではない。装置１００のさまざまな実施例が、この
発明の範囲から逸脱することなく、図に示される構成要
素に対し付加的に、またはそれらに代えて、用いられ
る。たとえば、図１内の装置１００は、付加的なメモ
リ、キャッシュ、コントローラ、レジスタおよび／また
は処理構成要素を含み得る。
【０２５８】上述のこの発明の実施例は、限定ではなく
例示を意味する。よって当業者においては、この発明か
ら逸脱することなく、その広い局面においてさまざまな
変更および修正を行ない得ることが明らかであろう。前
掲の特許請求の範囲は、すべてのそのような変更および
修正を、この発明の真の精神および範囲に含む。
【図面の簡単な説明】
【図１】 複数の汎用ロジックブロック（ＧＬＢ）を備
えたプログラマブルなデバイスの一実施例を示す図であ
る。
【図２】 各ＧＬＢが他の要素に加え、複数のマクロセ
ルを含む、図１のプログラマブルなデバイスを示す図で
ある。
【図３】 複数のＧＬＢおよび２レベルのルーティング
を備えたデバイスの一実施例を示す図である。
【図４】 ロジック／演算モードで構成された図１のＧ
ＬＢの一実施例を示す図である。
【図５】 ロジック／演算モードで構成された図１のＧ
ＬＢの一実施例を示す図である。
【図６】 ロジック／演算モードで構成された図１のＧ
ＬＢの一実施例を示す図である。
【図７】 ロジック／演算モードで構成された図１のＧ
ＬＢの一実施例を示す図である。
【図８】 ＲＡＭ、ＲＯＭ、ＣＡＭ、スイッチおよび／
またはＦＩＦＯモード（まとめてＲＣＳＦモードと称さ
れる）で構成された図１のＧＬＢの一実施例を示す図で
ある。
【図９】 デュアルポートメモリモードで構成された図
１のＧＬＢの一実施例を示す図である。
【図１０】 図２のマクロセルおよび周辺ロジックの一
実施例を示す図である。
【図１１】 図２の２つの別個のＧＬＢにおいて２つの
マクロセルの積項（ＰＴ）をカスケードする一実施例を
示す図である。
【図１２】 ＲＣＳＦモードで用いることのできる、図
１のＧＬＢの分割ＡＮＤアレイの一実施例を示す図であ
る。
【図１３】 ＲＡＭとして構成された図１のＧＬＢの実
施例を示す図である。
【図１４】 ＲＡＭとして構成された図１のＧＬＢの実
施例を示す図である。
【図１５】 ＲＡＭとして構成された図１のＧＬＢの実
施例を示す図である。
【図１６】 ＲＡＭとして構成された図１のＧＬＢの実
施例を示す図である。
【図１７】 構成可能な５１２ｘ３２ ＳＲＡＭ（スタ
ティックランダムアクセスメモリ）を備えた、ＲＡＭモ
ードにある図１のＧＬＢの一実施例を示す図である。
【図１８】 構成可能な１６３８４ｘ１ ＳＲＡＭを備
えた、ＲＡＭモードにある図１のＧＬＢの一実施例を示
す図である。
【図１９】 図１７および図１８のＧＬＢで実現された
同期シングルポートＲＡＭの一実施例を示す図である。
【図２０】 図１９のシングルポートＲＡＭ用のメモリ
構成の６つの例を示す図である。
【図２１】 構成可能な５１７ｘ１６ ＳＲＡＭを備え
た、デュアルポートＲＡＭモードにある図１のＧＬＢの
一実施例を示す図である。
【図２２】 構成可能な８１９２ｘ１ ＳＲＡＭを備え
た、デュアルポートＲＡＭモードにある図１のＧＬＢ１
０２の一実施例を示す図である。
【図２３】 図２１および図２２のＧＬＢにおいて実現
された同期デュアルポートＲＡＭの一実施例を示す図で
ある。
【図２４】 図２３のデュアルポートＲＡＭ用のメモリ
構成の５つの例を示す図である。
【図２５】 図２３のデュアルポートＲＡＭ用の信号タ
イミング図およびタイミングパラメータの例を示す図で
ある。
【図２６】 図２３のデュアルポートＲＡＭ用の信号タ
イミング図およびタイミングパラメータの例を示す図で
ある。
【図２７】 図２３のデュアルポートＲＡＭ用のタイミ
ングパラメータの例を示す図である。
【図２８】 図２３のデュアルポートＲＡＭ用の信号タ
イミング図およびタイミングパラメータの例を示す図で
ある。
【図２９】 図２３のデュアルポートＲＡＭ用の信号タ
イミング図およびタイミングパラメータの例を示す図で
ある。
【図３０】 図２３のデュアルポートＲＡＭ用の信号タ
イミング図およびタイミングパラメータの例を示す図で
ある。
【図３１】 図２３のデュアルポートＲＡＭ用の信号タ
イミング図およびタイミングパラメータの例を示す図で
ある。
【図３２】 図２３のデュアルポートＲＡＭ用のタイミ
ングパラメータの例を示す図である。
【図３３】 更新モードにある図１のＧＬＢ内のＣＡＭ
アレイ、２組の入力レジスタおよび制御ロジックの一実
施例を示す図である。
【図３４】 更新モードにある図３３のＣＡＭアレイお
よび対応するロジックに対する信号値の例を示す図であ
る。
【図３５】 比較モードにある、図１のＧＬＢ内の、プ
ライオリティエンコーダ、２組の入力レジスタ、および
制御ロジックを備えたＣＡＭアレイの一実施例を示す図
である。
【図３６】 読出／比較モードにある、図３５のＣＡＭ
アレイに対する信号値および対応するロジックの例を示
す図である。
【図３７】 図３３のプライオリティエンコーダおよび
対応するロジックを備えたＣＡＭアレイによって実行さ
れる比較動作の一例を示す図である。
【図３８】 構成可能な１２８ｘ４８ ＣＡＭアレイを
備えた、ＣＡＭモードにある図１のＧＬＢの一実施例を
示す図である。
【図３９】 図３８のＧＬＢ内に実現されたＣＡＭアレ
イの一実施例を示す図である。
【図４０】 図３８のＣＡＭのパワーオンリセット状態
の例を示す図である。
【図４１】 図３８のＣＡＭの通常ユーザモード状態の
例を示す図である。
【図４２】 図３９のＣＡＭ用の信号タイミング図の例
を示す図である。
【図４３】 ＣＡＭモードにあるカスケードされたＧＬ
Ｂの一実施例を示す図である。
【図４４】 構成可能な５１２ｘ３２ ＦＩＦＯを備
え、ＦＩＦＯモードにある、図１のＧＬＢの一実施例を
示す図である。
【図４５】 構成可能な５１２ｘ３２ ＦＩＦＯを備
え、ＦＩＦＯモードにある、図１のＧＬＢの一実施例を
示す図である。
【図４６】 図４４−図４５のＦＩＦＯ用のＦＩＦＯ構
成の例を示す図である。
【図４７】 図４４−図４５のＧＬＢ内のフラグ制御ロ
ジックの一実施例を示す図である。
【図４８】 ＦＩＦＯモードにある、図４４−図４５の
ＧＬＢによって用いられ得る修正されたマクロセルおよ
び周辺ロジックの一実施例を示す図である。
【図４９】 ＦＩＦＯモードに構成された図８のＧＬＢ
およびマクロセルの一実施例を示す図である。
【図５０】 ＦＩＦＯモードにある、図４４−図４５の
ＧＬＢ用の信号タイミング図およびパラメータの例を示
す図である。
【図５１】 ＦＩＦＯモードにある、図４４−図４５の
ＧＬＢ用の信号タイミング図およびパラメータの例を示
す図である。
【図５２】 ＦＩＦＯモードにある、図４４−図４５の
ＧＬＢ用の信号タイミング図およびパラメータの例を示
す図である。
【図５３】 ＦＩＦＯモードにある、図４４−図４５の
ＧＬＢ用のパラメータの例を示す図である。
【図５４】 メインメモリおよびシャドウメモリを備え
た、スイッチモードにある、図１のＧＬＢの一実施例を
示す図である。
【図５５】 図５４のＧＬＢ内のスイッチブロックの一
実施例を示す図である。
【図５６】 図５４のＧＬＢ内のスイッチブロックの別
の実施例を示す図である。
【図５７】 図５４のＧＬＢ内のスイッチブロックの別
の実施例を示す図である。
【図５８】 １６ビット幅のＡ＿ＯＵＴ出力バスを備
え、ＳＩＮＧＬＥ ＣＹＣＬＥ ＭＵＬＴＩＣＡＳＴモ
ードにある、１６ｘ１６ｘ２ スイッチブロックの一実
施例を示す図である。
【図５９】 ８ビット幅のバスＡ＿ＯＵＴを備え、ＤＵ
ＡＬ ＣＹＣＬＥＭＵＬＴＩＣＡＳＴモードにある、８
ｘ８ｘ４スイッチブロックの一実施例を示す図である。
【図６０】 図５４のＧＬＢ内のスイッチおよび他の構
成要素の一実施例を示す図である。
【図６１】 図５４のＧＬＢ用の複数のスイッチタイミ
ングパラメータを示す図である。
【図６２】 図５４のＧＬＢ用のタイミング図の例を示
す図である。
【図６３】 図５４のＧＬＢ用のタイミング図の例を示
す図である。
【図６４】 図５４のＧＬＢ用のタイミング図の例を示
す図である。
【図６５】 図５４のＧＬＢ用のタイミング図の例を示
す図である。
【図６６】 図４−図７の１つの積項回路の一実施例を
示す図である。
【図６７】 図４−図７の１つの積項回路の一実施例を
示す図である。
【図６８】 図４−図７の１つの積項回路の一実施例を
示す図である。
【図６９】 図６６−図６８に示された積項回路内で用
いられ得るＣＭＯＳ回路の一実施例を示す図である。
【図７０】 図１のＧＬＢの一実施例を示す図である。
【図７１】 図４−図７、図８、図１７、または図１８
におけるＧＬＢを示し得る、ＣＰＬＤ／ＲＡＭ回路の一
実施例を示す図である。
【図７２】 図７１のＡＮＤアレイの半分がロジックに
用いられ、ＡＮＤアレイの別の半分がメモリに用いられ
る、ＣＰＬＤ／ＲＡＭ回路の一実施例を示す図である。
【図７３】 図６９のＳＲＡＭセルの改良版である、Ｓ
ＲＡＭセルの一実施例を示す図である。
【図７４】 図６６−図６８の積項回路で用いられ得
る、ＳＲＡＭセルの別の実施例を示す図である。
【図７５】 スイッチを実現するために図１のＧＬＢ内
で用いられ得る、シャドウメモリを備えたデュアル書込
ポートセルの一実施例を示す図である。
【図７６】 図９、図２１、または図２２においてＧＬ
Ｂを示し得る、デュアルポートＲＡＭ回路の一実施例を
示す図である。
【図７７】 図８、図４４−図４５、または図４９にお
いてＧＬＢを示し得る、ＦＩＦＯ回路の一実施例を示す
図である。
【図７８】 図８、図３３、図３５、または図３８にお
いてＧＬＢを示し得る、ＣＡＭ回路の一実施例を示す図
である。
【符号の説明】
１００ フィールドプログラマブル装置、１０２ フィ
ールドプログラマブルＧＬＢ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイソン・チョン アメリカ合衆国、95134 カリフォルニア 州、サン・ノゼ、ザンカー・ロード、2680 (72)発明者 サイラス・ツーイ アメリカ合衆国、95134 カリフォルニア 州、サン・ノゼ、ザンカー・ロード、2680 (72)発明者 サトワント・シン アメリカ合衆国、95134 カリフォルニア 州、サン・ノゼ、ザンカー・ロード、2680 (72)発明者 アルバート・チェン アメリカ合衆国、95134 カリフォルニア 州、サン・ノゼ、ザンカー・ロード、2680 (72)発明者 ジュ・セン アメリカ合衆国、95134 カリフォルニア 州、サン・ノゼ、ザンカー・ロード、2680 (72)発明者 クレメント・リー アメリカ合衆国、97124 オレゴン州、ヒ ルズボロ、ノース・イースト・ムーア・コ ート、5555 Ｆターム(参考） 5F064 AA07 AA08 BB03 BB04 BB12 BB13 BB15 BB16 BB19 BB37 CC12 EE54 FF27 FF28 5J042 BA01 CA07 CA13 CA16 CA20 CA21 DA06

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数のロジックブロックと、前記ブロッ
    ク間で信号を伝送するためのルーティングリソースとを
    含むプログラマブルロジック装置であって、 前記ロジックブロックは、 複数の積項回路を含み、前記複数の積項回路の各々は、
    ロジックモードにおいて出力端子で積項を提供し、かつ
    メモリモードにおいて出力端子でデータビットを提供す
    るよう動作可能であり、前記積項回路の各々は、各々が
    ロジックモードにおいて構成ビットを記憶し、かつメモ
    リモードにおいてデータビットを記憶するよう動作可能
    である第１のステージの構成セルと、第１のステージか
    ら送られた信号を合成するよう動作可能である第２のス
    テージのロジックゲートとを含み、前記ロジックブロッ
    クはさらにロジックモードにおいて構成セルに対する入
    力信号のソースを選択しかつメモリモードにおいて構成
    セルに対するアドレス信号のソースを選択するよう動作
    可能であるモード選択回路を含む、プログラマブルロジ
    ック装置。
  2. 【請求項２】 前記モード選択回路は、第１の群の積項
    回路に結合される第１のモード選択回路であり、前記プ
    ログラマブルロジック装置は、第２の群の積項回路と、
    入力信号ソースと、アドレス信号ソースとに結合される
    第２の独立したモード選択回路を含み、 前記第１および第２のモード選択回路は、前記第１およ
    び第２の群の積項回路が、ロジックモードまたはメモリ
    モードにおいて独立して動作可能になるようイネーブル
    する、請求項１に記載のプログラマブルロジック装置。
  3. 【請求項３】 前記複数の積項回路は第１の複数の積項
    回路であり、前記ロジックブロックは第２の複数の積項
    回路を含み、前記第２の複数の積項回路はロジックモー
    ドにおいて前記第１の複数の積項回路と積項を生成し、
    かつメモリモードにおいてアドレス信号のソースを前記
    第１の複数の積項回路に提供するよう動作可能である、
    請求項１に記載のプログラマブルロジック装置。
  4. 【請求項４】 前記積項回路の出力端子に結合され、メ
    モリモードにおいて前記積項回路から出力されるデータ
    ビットからさまざまな幅のデータワードを読出すよう動
    作可能であるデータデコーダを含む、請求項１に記載の
    プログラマブルロジック装置。
  5. 【請求項５】 前記構成セルは、 ロジックゲートと、 ロジックゲートの第１の入力端子に結合され、ビットを
    記憶するよう動作可能である第１のラッチと、 前記ラッチに結合され、第１のゲート制御信号に応答す
    る第１のパスゲートと、 前記パスゲートを介して前記ラッチに結合される第１の
    書込ビットラインと、 前記ロジックゲートの第２の入力端子に結合される入力
    信号ラインとを含み、 前記モード選択回路は、ロジックモードにおいて入力信
    号のソースを前記入力信号ラインに結合し、かつメモリ
    モードにおいてアドレス信号のソースを入力信号ライン
    に結合するよう動作可能である、請求項１に記載のプロ
    グラマブルロジック装置。
  6. 【請求項６】 複数のロジックブロックと、前記ブロッ
    ク間で信号を伝送するためのルーティングリソースとを
    含むプログラマブルロジック装置であって、 前記ロジックブロックは、 ロジックモードにおいて入力信号ラインで受取った入力
    信号から積項を生成し、かつメモリモードにおいてメモ
    リとしての役割を果たすよう動作可能である積項回路の
    アレイを含み、前記アレイはメモリモードにおいて、デ
    ータビットを記憶するよう動作可能である第１のアレイ
    部分と、入力信号ラインでデータビットおよびメモリア
    ドレス信号を受けそのデータビットおよびメモリアドレ
    ス信号を第１のアレイ部分に提供する第２のアレイ部分
    とを有し、前記ロジックブロックはさらにモード選択回
    路を含み、前記モード選択回路は、前記第２のアレイ部
    分の出力端子と前記第１のアレイ部分の入力端子との間
    に結合され、ロジックモードにおいて入力信号ラインを
    前記第１のアレイ部分の入力端子に結合するよう動作可
    能であり、かつメモリモードにおいて前記第２のアレイ
    部分の出力端子を前記第１のアレイ部分の入力端子に結
    合するよう動作可能である、プログラマブルロジック装
    置。
  7. 【請求項７】 複数のロジックブロックと、前記ブロッ
    ク間で信号を伝送するためのルーティングリソースとを
    含むプログラマブルロジック装置であって、前記ロジッ
    クブロックは複数の積項回路を含み、前記複数の積項回
    路は、ロジックモードにおいて多数の入力信号から積項
    を生成し、かつメモリモードにおいてデータビットを記
    憶するよう動作可能であり、前記積項回路の各々は、ロ
    ジックモードにおいて構成ビットを記憶しかつメモリモ
    ードにおいてデータビットを記憶するよう動作可能であ
    る構成セルを含み、前記ロジックブロックはさらにロジ
    ックモードにおいて第１の群の積項回路に対する入力信
    号を選択し、かつメモリモードにおいて前記第１の群の
    積項回路に対する第１のメモリアドレス信号を選択する
    よう動作可能である第１のモード選択回路と、 ロジックモードにおいて第２の群の積項回路に対する入
    力信号を選択し、かつメモリモードにおいて前記第２の
    群の積項回路に対する第２のメモリアドレス信号を選択
    するよう動作可能である第２のモード選択回路とを含
    む、プログラマブルロジック装置。
  8. 【請求項８】 前記第１および第２の群の積項回路の各
    々は出力端子を有し、前記プログラマブルロジック装置
    は、 前記第１の群の積項回路の出力端子に結合され、メモリ
    モードにおいて内部の積項回路によって出力されたデー
    タビットからさまざまな幅のデータワードを読み出すよ
    う動作可能である第１のデータデコーダと、 前記第２の群の積項回路の出力端子に結合され、メモリ
    モードにおいて内部の積項回路によって出力されたデー
    タビットからさまざまな幅のデータワードを読み出すよ
    う動作可能である第２のデータデコーダと、 ロジックモードにおいて前記第１および第２の群の積項
    回路と動作して積項を生成し、メモリモードにおいて前
    記第１および第２のデータデコーダにアドレス信号を提
    供するよう動作可能である第３の群の積項回路とを含
    む、請求項７に記載のプログラマブルロジック装置。
  9. 【請求項９】 複数のロジックブロックと、前記ブロッ
    ク間で信号を伝送するためのルーティングリソースとを
    含むプログラマブルロジック装置であって、 前記ロジックブロックは、 複数の積項回路を含み、前記複数の積項回路は、ロジッ
    クモードにおいて多数の入力信号から積項を生成し、か
    つメモリモードにおいてデータビットを先入れ先出し
    （ＦＩＦＯ）順で記憶し検索する先入れ先出し（ＦＩＦ
    Ｏ）メモリとしての役割を果たし、前記積項回路の各々
    は、ロジックモードにおいて構成ビットを記憶し、かつ
    メモリモードにおいてデータビットを記憶するよう動作
    可能である構成セルを含み、前記ロジックブロックはさ
    らにロジックモードにおいて前記積項回路に対する入力
    信号を選択し、かつメモリモードにおいて前記積項回路
    に対する読出アドレス信号を選択するよう動作可能であ
    るモード選択回路と、 前記モード選択回路に読出アドレス信号を提供するよう
    動作可能である読出カウンタと、 前記積項回路に書込アドレス信号を提供するよう動作可
    能である書込カウンタと、 読出アドレス信号の値と書込アドレス信号の値とを比較
    し、比較結果に応答して１つ以上のフラグを生成するよ
    う動作可能であるＦＩＦＯフラグロジックとを含む、プ
    ログラマブルロジック装置。
  10. 【請求項１０】 複数のロジックブロックと、前記ブロ
    ック間で信号を伝送するためのルーティングリソースと
    を含むプログラマブルロジック装置であって、 前記ロジックブロックは、 複数の積項回路を含み、前記複数の積項回路は、ロジッ
    クモードにおいて多数の入力信号から積項を生成し、か
    つメモリモードにおいて前記積項回路の各々内のデータ
    ビットと入力ワードとを比較する連想記憶装置（ＣＡ
    Ｍ）としての役割を果たし、前記積項回路の各々は、ロ
    ジックモードにおいて構成ビットを記憶しかつメモリモ
    ードにおいてデータビットを記憶するよう動作可能であ
    る構成セルを含み、前記ロジックブロックはさらにロジ
    ックモードにおいて構成セルに対する入力信号のソース
    を選択し、かつメモリモードにおいて構成セルに対する
    入力ワードのソースを選択するよう動作可能であるモー
    ド選択回路と、 前記積項回路によって行なわれた入力ワード対データビ
    ット比較の結果を獲得し、かつ結果をアドレスに符号化
    するよう動作可能であるアドレスエンコーダとを含む、
    プログラマブルロジック装置。
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