JP2003318293A - Semiconductor element - Google Patents

Semiconductor element

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JP2003318293A JP2003147383A JP2003147383A JP2003318293A JP 2003318293 A JP2003318293 A JP 2003318293A JP 2003147383 A JP2003147383 A JP 2003147383A JP 2003147383 A JP2003147383 A JP 2003147383A JP 2003318293 A JP2003318293 A JP 2003318293A
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Tadashi Morimoto
Kiyoyuki Morita
Haruyuki Sorada
Shigeo Yoshii
重雄 吉井
廉 森本
清之 森田
晴之 空田
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Matsushita Electric Ind Co Ltd
松下電器産業株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a highly reliable semiconductor element which can be fabricated easily. <P>SOLUTION: A first SiO<SB>2</SB>film 3112, an SiO<SB>x</SB>N<SB>y</SB>layer (0≤x<2, 0<y≤4/3) 3113, and a second SiO<SB>2</SB>layer 3114 are provided on a p-type silicon substrate 3111. Fine gold particles 3115 having a diameter of 2 nm, an SiO<SB>2</SB>film 3116 serving as an insulation layer, and an n-type polysilicon electrode 3117 serving as an electrode layer are provided on the second SiO<SB>2</SB>layer 3114. A level (interface level) capable of delivering/receiving charges to/from the vicinity of interface between an SiO<SB>x</SB>N<SB>y</SB>layer and the second SiO<SB>2</SB>layer and the interior of the SiO<SB>x</SB>N<SB>y</SB>has a function similar to that of fine particles of small particle size effectively and can retain stored charges stably. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、微粒子等に電荷を保持させてメモリとして利用できるようにした半導体素子に関わる。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention is concerned by holding charge in fine particles in the semiconductor device to be available as a memory. 【0002】 【従来の技術】現在のULSIは、多数のMOSトランジスタからなるメモリ素子を集積したメモリ部を有している。 [0002] The current ULSI has a memory unit with an integrated memory device comprising a plurality of MOS transistors. 近年、このメモリ素子における動作の高速化、消費電力の低減、長時間の記録保持の要請が高まっている。 Recently, high-speed operation in the memory device, reduce power consumption, there is an increasing demand for long-term record keeping. そこで、これらの要請を満たすようなMOSトランジスタの開発が進められている。 Therefore, development of a MOS transistor that satisfies these requirements has been developed. 【0003】これまでに提案され、既に試作されたメモリ素子においては、メモリの書き込み、若しくは、消去の際に、半導体等の微粒子中に、非常に少数の電荷を注入し保持することが行われている。 [0003] been proposed so far, in the already memory elements prototyped, a memory write, or during erasing, the microparticles such as semiconductors, a very performed to inject holds a small number of charges ing. このような従来の技術の一例として、S.Tiwariらによる複数のシリコンの微粒子(ドット)を用いたメモリの研究を挙げることができる(非特許文献1)。 As an example of such a conventional art, it can be cited studies memory using the fine particles (dots) of the plurality of silicon by S.Tiwari et al. (1). 【0004】図57は、この従来の複数のシリコンの微粒子を用いたメモリとして機能する半導体メモリ素子を示す断面図である。 [0004] Figure 57 is a sectional view showing a semiconductor memory device that functions as a memory using fine particles of the prior art plurality of silicon. この半導体メモリ素子においては、 In this semiconductor memory device,
p型シリコン基板6201上にSiO 2膜からなるトンネル酸化膜6202、SiO tunnel oxide film 6202 made of SiO 2 film on the p-type silicon substrate 6201, SiO 2膜6204が下から順に堆積されており、さらにその上にはn型多結晶シリコン電極6205が設けられている。 And 2 film 6204 is deposited in order from the bottom, more over it is provided with n-type polycrystalline silicon electrode 6205. トンネル酸化膜620 Tunnel oxide film 620
2とSiO 2膜6204との間には、シリコン微粒子6 Between the 2 and the SiO 2 film 6204, the silicon particles 6
203が埋め込まれている。 203 is embedded. また、下地となるp型シリコン基板6201中のn型多結晶シリコン電極6205 Further, n-type polycrystalline silicon electrode of a p-type silicon substrate 6201 as a base 6205
の両側方に位置する領域には、ソース・ドレイン領域6 In the region which are located on both sides of the source and drain regions 6
206が設けられている。 206 is provided. 【0005】この半導体メモリ素子において、n型多結晶シリコン電極6205に正の電圧を印加することにより、トンネル酸化膜6202を経て、シリコン微粒子6 [0005] In this semiconductor memory device, by applying a positive voltage to the n-type polycrystalline silicon electrode 6205, via the tunnel oxide film 6202, the silicon particles 6
203に電子を注入することができる。 Electrons can be injected into 203. また、n型多結晶シリコン電極6205に負の電圧を印加することにより、シリコン微粒子6203中の電子を引き抜くことができる。 Further, by applying a negative voltage to the n-type polycrystalline silicon electrode 6205, electrons can be extracted of the silicon particles in 6203. シリコン微粒子6203におけるこの電子の有無によって、メモリ素子のしきい値電圧を変化させることができる。 The presence or absence of the electrons in the silicon microparticles 6203, it is possible to change the threshold voltage of the memory device. このしきい値電圧の高低を情報H(ハイ) The level of the threshold voltage information H (high)
と情報L(ロー)とに対応させることにより、情報の書き込み・読み出しを行う。 And by associating the information L (low), the writing and reading of information. 【0006】なお、トンネル酸化膜6202の厚さは極めて薄い(1.5nm〜4nm程度)ため、この電子の注入過程は、FNトンネルによるのではなく、直接トンネルによることになる。 [0006] Since the thickness of the tunnel oxide film 6202 is extremely thin (about 1.5Nm~4nm), injection process of the electron is not due to FN tunneling, so that by direct tunneling. 【0007】 【非特許文献1】Appl.Phys.Lett.68(1996)1377 【0008】 【発明が解決しようとする課題】しかし、本発明者らの研究によれば、この従来の半導体素子において、実際に実用的な性能を有する半導体素子を実現しようとすると、非常に高度で微細な製造技術が必要である。 [0007] [Non-Patent Document 1] Appl.Phys.Lett.68 (1996) 1377 [0008] [SUMMARY OF THE INVENTION However, according to studies by the present inventors, in this conventional semiconductor device , an attempt to realize a semiconductor device having a really practical performance, it requires a very sophisticated and fine fabrication techniques. 【0009】たとえば、トンネル酸化膜6202の厚さが厚すぎる場合には、トンネル過程による電荷注入が困難となるため、低電圧の動作、及び、高速な動作が困難となる。 [0009] For example, when the thickness of the tunnel oxide film 6202 is too thick, the charge injection by tunneling process is difficult, the operation of the low voltage, and high-speed operation becomes difficult. 一方、トンネル酸化膜6202の厚さが薄すぎる場合には、電荷保持時の電荷閉込めが不十分となるため、長期間の電荷保持、つまり、長期間の情報記録が困難となる。 On the other hand, if the thickness of the tunnel oxide film 6202 is too thin, the charge at the time of charge retention confinement is insufficient, long-term charge retention, i.e., long-term data recording becomes difficult. 【0010】また、この従来の半導体素子において、実用的な特性を得るには、シリコン微粒子6203の粒径及びその分散をも高度に制御できる製造技術が必要である。 Further, in this conventional semiconductor device, practically obtain the characteristic, it is necessary manufacturing technique which can highly controlled even particle size and the dispersion of the silicon microparticles 6203. つまり、シリコン微粒子6203の粒径が小さくなりすぎたり、逆に大きくなりすぎてシリコン微粒子62 That is, the particle size becomes too small silicon particles 6203, too large reversed silicon particles 62
03の面内密度が十分でなかったりする場合には、電荷の保持期間が短すぎたり、保持できる電荷量が少なすぎたりしてしまうため、半導体素子の信頼性も低くなる。 When the plane density of 03 or not sufficient, or too short retention period of the charge, since the amount of charge that can be held resulting in too low, even lower reliability of the semiconductor device. 【0011】さらに、温度上昇により熱エネルギーが増加する等の場合には、シリコン微粒子6203からp型シリコン基板6201へのトンネル過程により、シリコン微粒子6203中に蓄積された電荷が自然放出してしまう。 Furthermore, in the case of such thermal energy by the temperature rise is increased, the tunneling process from silicon microparticles 6203 to the p-type silicon substrate 6201, the charges accumulated in the silicon microparticles 6203 resulting in spontaneous emission. 【0012】すなわち、この従来の半導体素子において、実用的な素子特性を得るには、トンネル酸化膜62 Namely, this conventional semiconductor device, in order to obtain a practical device characteristics, the tunnel oxide film 62
02の膜質および厚さを、非常に高精度かつ均一に制御する必要があり、さらに、シリコン微粒子6203の粒径を一定に保ちつつ、高い面内密度で、しかも、均一な分散状態でシリコン微粒子6203を作成しなければならない。 The film quality and thickness of 02, it is necessary to very accurately and uniformly controlled, further, while maintaining the particle size of the silicon particles 6203 fixed with high in-plane density, moreover, silicon microparticles in a uniform dispersion state 6203 must be created. しかし、p型シリコン基板6201上の全面においてこのような制御を行うには非常に高度な製造技術が要求される。 However, highly sophisticated manufacturing techniques for performing such control is required in the entire surface of the p-type silicon substrate 6201. よって、この従来の半導体素子を製造しても、その製造工程において、実用的な特性を有する素子を得られる可能性は低い。 Therefore, even when producing the conventional semiconductor device, in the manufacturing process, it may be obtained an element having a practical characteristic is low. また、製造された従来の半導体素子の信頼性は低いものとなる。 Further, the reliability of the conventional semiconductor device manufactured is low. つまり、本発明者らの研究によれば、この従来の半導体素子において、高速の電荷注入・引き抜きを行い、しかも、長期間の電荷保持を行うことは困難である。 That is, according to studies by the present inventors, in this conventional semiconductor device, performs a fast charge injection-withdrawal, moreover, it is difficult to perform long-term charge retention. 【0013】そこで、本発明は、作製が容易で、かつ、 [0013] Therefore, the present invention is easy to produce, and,
信頼性の高い半導体素子を提供することを目的とする。 And to provide a highly reliable semiconductor device. 【0014】 【課題を解決するための手段】本発明の第1の半導体素子は、導体層を有する基板と、上記導体層の上に設けられた第1のSiO 2層と、上記第1のSiO 2層の上に設けられたSiO x [0014] The first semiconductor device of the present invention solving the problem to means for the] includes a substrate having a conductive layer, a first SiO 2 layer provided on the conductive layer, the first SiO x N provided on the SiO 2 layer y層(0≦x<2,0<y≦4/ y layer (0 ≦ x <2,0 <y ≦ 4 /
3)層と、上記SiO xy層の上に設けられた第2のSiO 2層と、上記第2のSiO 2層の上に設けられた粒子体とを備えている。 3) and the layer comprises the second SiO 2 layer provided on the SiO x N y layer, and a particle body provided on the second SiO 2 layer. 【0015】これにより、SiO xy層と各SiO 2 [0015] As a result, SiO x N y layer and each SiO 2
層との界面付近及びSiO xy層内に電荷の受け渡しをすることができる準位が発生することを利用して、粒子体に電荷を保持させて情報保持体として利用することが可能になる。 By utilizing the fact that level capable of passing near the interface and the charge on the SiO x N y layer with the layer occurs, so can be used as an information carrier by holding the charge to the particles member Become. 【0016】上記粒子体の上に設けられた絶縁体層と、 [0016] an insulator layer provided on said particles member,
上記絶縁体層の上に設けられたゲート電極と、上記導体層における上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域とをさらに備えることにより、MIS型トランジスタとして機能する半導体素子が得られる。 A gate electrode provided on said insulator layer, by further comprising a source-drain region provided in a region located on both sides of the gate electrode in the conductive layer, a semiconductor that functions as a MIS-type transistor element can be obtained. 【0017】本発明の第2の半導体素子は、導体層を有する基板と、上記導体層の上に設けられた絶縁体層と、 [0017] The second semiconductor device of the present invention includes a substrate having a conductor layer, an insulator layer provided on said conductive layer,
上記第1の絶縁体層の上に設けられた第1の粒子体と、 A first particle body provided on the first insulator layer,
上記第1の粒子体の上に設けられた第1のSiO 2層と、上記第1のSiO 2層の上に設けられたSiO x Said a first SiO 2 layer provided on the first particle body, SiO x N provided on the first SiO 2 layer
y層(0≦x<2,0<y≦4/3)層と、上記SiO and y layer (0 ≦ x <2,0 <y ≦ 4/3) layer, the SiO
xy層の上に設けられた第2のSiO 2層と、上記第2のSiO 2層の上に設けられた第2の粒子体とを備えている。 a second SiO 2 layer provided on the x N y layer, and a second particle body provided on the second SiO 2 layer. 【0018】これにより、SiO xy層と各SiO 2 [0018] As a result, SiO x N y layer and each SiO 2
層との界面付近及びSiO xy層内に電荷の受け渡しをすることができる準位が発生することを利用して、第1及び第2の粒子体に電荷を保持させて情報保持体として利用することが可能になる。 By utilizing the fact that level capable of passing near the interface and the charge on the SiO x N y layer with the layer occurs, as is holding charges in the first and second particles body information holding body it is possible to use. 【0019】上記第2の粒子体の上に設けられたもう1 [0019] Another provided on the second particle body
つの絶縁体層と、上記もう1つの絶縁体層の上に設けられたゲート電極と、上記導体層における上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域とをさらに備えることにより、MIS型トランジスタとして機能する半導体素子が得られる。 One of the insulator layer, said gate electrode provided on another insulator layer, further comprising a source-drain region provided in a region located on both sides of the gate electrode in the conductive layer the semiconductor device functions as a MIS-type transistor is obtained. 【0020】 【発明の実施の形態】(第1の実施形態) ―第1の実施形態に係る半導体素子の構造― 図1は、第1の実施形態に係る半導体素子の断面図である。 DETAILED DESCRIPTION OF THE INVENTION (First Embodiment) - structure of a semiconductor device according to a first embodiment - Figure 1 is a cross-sectional view of a semiconductor device according to the first embodiment. この半導体素子において、p型シリコン基板101 In this semiconductor device, p-type silicon substrate 101
1上には、いくつかの微粒子分散領域1012aからなる電荷保持領域1012(厚さ20nm程度)、絶縁膜として機能するSiO 2膜1015(厚さ20nm)、 On 1, several fine particle dispersion region charge holding region 1012 consisting of 1012a (thickness about 20 nm), SiO 2 film 1015 which functions as an insulating film (thickness: 20 nm),
及び上部電極として機能するn型多結晶シリコン電極1 And n-type polycrystalline silicon electrode 1 serving as an upper electrode
016が下から順に設けられている。 016 are provided in order from the bottom. また、各微粒子分散領域1012aでは、シリコン微粒子1013(粒径5nm)が、絶縁体であるSiO Further, SiO Each fine particle dispersion region 1012a, the silicon microparticles 1013 (particle diameter 5 nm), an insulator 2 1014中に分散されている。 It is dispersed in 2 1014. 微粒子分散領域1012aの微粒子を除いた部分(マトリクス)は、微粒子より大きなバンドギャップを有する半導体でもよい。 Portion excluding the microparticles in the microparticle dispersion region 1012a (matrix) may be a semiconductor having a band gap larger than the microparticles. なお、SiO 2膜1015 In addition, SiO 2 film 1015
の厚さを5〜20nm、シリコン微粒子1013の粒径を2〜10nm程度、シリコン微粒子1013の分散密度を1×10 17 cm Thickness of 5 to 20 nm, 2 to 10 nm about the particle size of the silicon particles 1013, 1 × 10 17 dispersion density of the silicon microparticles 1013 cm -3 〜1×10 20 cm -3程度とするのが好ましい。 Preferably between -3 ~1 × 10 20 cm -3 or so. 【0021】―第1の実施形態に係る半導体素子の製造工程― 図13(a)、(b)、(c)は、第1の実施形態に係る半導体素子の製造工程を示す断面図である。 [0021] - the manufacturing process of a semiconductor device according to the first embodiment - FIG. 13 (a), (b), (c) is a cross-sectional view showing a manufacturing process of a semiconductor device according to a first embodiment . 【0022】まず、図13(a)に示す工程で、p型シリコン基板1011を設置したスパッタ装置内において、SiO 2上にシリコンのタブレットを並べ、そこに、加速したイオンを衝突させる。 [0022] First, in the step shown in FIG. 13 (a), in a sputtering apparatus were placed p-type silicon substrate 1011, arranging silicon tablets on SiO 2, therein, impinging accelerated ions. この際の衝撃によってはじき出された原子、分子1017をp型シリコン基板1011上に堆積する。 Depositing this time impact by flicked atoms of the molecule 1017 on the p-type silicon substrate 1011. 【0023】その後、図13(b)に示す工程で、基板の熱処理を行う。 [0023] Then, in the step shown in FIG. 13 (b), performing heat treatment of the substrate. これらの工程によって、p型シリコン基板1011上において、SiO 2 1014中でシリコン微粒子1013が析出した膜、つまり、いくつかの微粒子分散領域1012aからなる電荷保持領域1012 These steps, on p-type silicon substrate 1011, SiO 2 1014 film silicon microparticles 1013 was deposited in, i.e., the charge holding region 1012 consisting of several fine particle dispersion region 1012a
を形成する。 To form. 【0024】次に、図13(c)に示す工程で、CVD Next, in the step shown in FIG. 13 (c), CVD
装置のチャンバー内のサセプター上に基板を設置し、S The substrate is placed on a susceptor in a chamber of a device, S
iO 2膜1015を微粒子分散領域1012a上に堆積した後、同一のチャンバー内で、n型多結晶シリコン電極1016をSiO 2膜1015上に堆積する。 After the iO 2 film 1015 was deposited on fine particle dispersion region 1012a, in the same chamber, to deposit the n-type polycrystalline silicon electrode 1016 on the SiO 2 film 1015. 【0025】―従来の半導体素子の電子注入・保持・引き抜き機構― 上述のように、従来の半導体素子には、図57に示すように、p型シリコン基板6201上にSiO 2膜からなるトンネル酸化膜6202、SiO 2膜6204が下から順に堆積されており、さらにその上にはn型多結晶シリコン電極6205が設けられている。 [0025] - an electron injecting, holding, pulling mechanism of the conventional semiconductor device - as described above, the conventional semiconductor device, as shown in FIG. 57, a tunnel oxide of SiO 2 film on the p-type silicon substrate 6201 film 6202, and the SiO 2 film 6204 is deposited in order from the bottom, more over it is provided with n-type polycrystalline silicon electrode 6205. トンネル酸化膜6202とSiO 2膜6204との間には、シリコン微粒子6203が埋め込まれている。 Between the tunnel oxide film 6202 and the SiO 2 film 6204, silicon microparticles 6203 are buried. 【0026】図2は、図57に示す従来の半導体素子におけるSiO 2膜6204、シリコン微粒子6203、 [0026] Figure 2, SiO 2 film 6204 of the conventional semiconductor device shown in FIG. 57, the silicon microparticles 6203,
トンネル酸化膜6202及びp型シリコン基板6201 Tunnel oxide film 6202 and the p-type silicon substrate 6201
のエネルギーバンド構造を示すバンド図である。 It is a band diagram showing the energy band structure. シリコン微粒子6203内では、シリコン微粒子6203の粒径が極めて小さいため、シリコン微粒子中の電子がとりうるエネルギー状態(エネルギー準位)が量子化されている。 Within the silicon microparticles 6203, since the particle size of the silicon particles 6203 is extremely small, the energy state of electrons can take in the silicon particles (energy level) is quantized. この従来の半導体素子においては、シリコン微粒子6203への電子注入・電子引き抜きは、p型シリコン基板6201−シリコン微粒子6203間のトンネル過程によって起こる。 In this conventional semiconductor device, an electron injecting and electron ejection to silicon microparticles 6203, caused by tunneling process between the p-type silicon substrate 6201- silicon microparticles 6203. 【0027】図3(a)、(b)は、この従来の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。 FIG. 3 (a), (b) is a partial band diagram showing each energy band states in performing electron injection and electron retention in this conventional semiconductor device. なお、 It should be noted that,
図3(a)、(b)においては、理解を容易にするため、荷電子帯の図示は省略されている。 In FIG. 3 (a), (b), for ease of understanding, illustration of the valence band is omitted. 【0028】図3(a)に示すように、この従来の素子では、一定値以上の正の電圧をn型多結晶シリコン電極6205に印加すると、外部電界が生じ、シリコン微粒子6203の電位は、p型シリコン基板6201の電位に比べ、上昇することになる。 As shown in FIG. 3 (a), in this conventional device, upon application of a predetermined value or more positive voltage to the n-type polycrystalline silicon electrodes 6205, occurs external electric field, the potential of the silicon particles 6203, compared to the potential of the p-type silicon substrate 6201 it will rise. このとき、電子が、トンネル現象によって、p型シリコン基板6201における伝導帯からトンネル酸化膜6202を経て、シリコン微粒子6203へと注入される。 At this time, electrons, by tunneling through the tunnel oxide film 6202 from the conduction band in the p-type silicon substrate 6201, are injected into the silicon microparticles 6203. 【0029】一方、図3(b)に示すように、n型多結晶シリコン電極6205への正の電圧の印加をやめると、シリコン微粒子6203に蓄積された電子によって、シリコン微粒子6203自身のポテンシャルが上昇する。 On the other hand, as shown in FIG. 3 (b), the stop application of the positive voltage to the n-type polycrystalline silicon electrode 6205, the electrons stored in the silicon microparticles 6203, the potential of the silicon microparticles 6203 itself To rise. このため、電子注入時とは逆に、トンネル過程によって、電子をシリコン微粒子6203から、トンネル酸化膜6202を経て、p型シリコン基板6201へと自然放出しようとする力が生ずる。 Therefore, contrary to the time of electron injection, the tunneling process, electrons from the silicon microparticles 6203, via the tunnel oxide film 6202, to force occurs attempting to spontaneous emission into the p-type silicon substrate 6201. このポテンシャル上昇が十分小さければ電子はシリコン微粒子6203に保持される。 If this potential rise is sufficiently small electrons are held in the silicon microparticles 6203. 【0030】また、負の電圧をn型多結晶シリコン電極6205に印加すると、シリコン微粒子6203から、 Further, when a negative voltage is applied to the n-type polycrystalline silicon electrode 6205, a silicon microparticles 6203,
トンネル酸化膜6202を経て、p型シリコン基板62 Through the tunnel oxide film 6202, p-type silicon substrate 62
01における伝導帯へと引き抜かれる。 It is drawn to the conduction band at 01. 【0031】なお、半導体基板内のエネルギー準位─微粒子のエネルギー準位間のトンネル過程の詳細なメカニズムとその遷移確率とについては明らかにされていない。 It should be noted, not disclosed detailed mechanism of tunneling process between the energy levels of the energy level ─ particulates in the semiconductor substrate and its transition probability. しかし、電圧を印加することにより微粒子内の電子の注入が起こること、電圧の印加をやめたときにも微粒子中に電子が保持されること、及び、室温において微粒子から電子が徐々に自然放出されることが観測されているため、上述のようなトンネル過程の存在は明確である。 However, the voltage electron injection the microparticles takes place by applying, to the electrons in the fine particles even when the stopped application of the voltage is maintained, and, electrons are gradually spontaneously emitted from the microparticles at room temperature since the fact been observed, the presence of tunneling process described above is clear. 【0032】―第1の実施形態に係る半導体素子の電子注入・保持・引き抜き機構― 次に、第1の実施形態に係る半導体素子における電子注入・保持・引き抜きの機構について、図1を参照しながら説明する。 [0032] - an electron injecting, holding, pulling mechanism of the semiconductor device according to the first embodiment - Next, the mechanism of the electron injection, holding, pulling in the semiconductor device according to the first embodiment, with reference to FIG. 1 It will be described. 【0033】ある一定の正の電圧をn型多結晶シリコン電極1016に印加すると、従来の半導体素子と同様にトンネル過程によって、SiO 2 1014を介してp型シリコン基板1011からp型シリコン基板1011に隣接するシリコン微粒子1013へと電子が注入される。 [0033] Applying a certain positive voltage to the n-type polycrystalline silicon electrode 1016, similarly the tunneling process and the conventional semiconductor device, the p-type silicon substrate 1011 from the p-type silicon substrate 1011 via the SiO 2 1014 electrons are injected into the silicon microparticles 1013 adjacent. しかし、第1の実施形態に係る半導体素子は、従来の半導体素子と異なりシリコン微粒子1013が厚さ方向にも分散した電荷保持領域領域1012を有しているので、電子はp型シリコン基板1011に隣接した位置のシリコン微粒子1013から、さらにn型多結晶シリコン電極1016側(図1において上方)のシリコン微粒子1013に移動しようとする。 However, the semiconductor device according to the first embodiment, since the silicon microparticles 1013 unlike the conventional semiconductor device has a charge holding region area 1012 dispersed in the thickness direction, the electrons in the p-type silicon substrate 1011 silicon microparticles 1013 of adjacent positions, further tries to move to the silicon microparticles 1013 of the n-type polycrystalline silicon electrode 1016 side (upward in FIG. 1). 【0034】ここで、各シリコン微粒子1013間は、 [0034] In this case, between each of the silicon particles 1013,
SiO 2 1014により隔てられている。 It is separated by SiO 2 1014. このSiO 2 This SiO 2
1014によって、周囲のシリコン微粒子1013と遠く離れて孤立しているシリコン微粒子1013には、周囲のシリコン微粒子1013から電子が注入されにくいが、逆に、周囲のシリコン微粒子1013に近接しているシリコン微粒子1013には、周囲のシリコン微粒子1013から電子が注入され易い。 By 1014, the silicon particles in the silicon microparticles 1013 are isolated far away from the surrounding silicon microparticles 1013, electrons from the surrounding silicon microparticles 1013 is hardly injected, conversely, in proximity to the periphery of the silicon microparticles 1013 the 1013 easily electrons are injected from the surrounding silicon microparticles 1013. 【0035】また、p型シリコン基板1011に隣接するシリコン微粒子1013の静電容量は、p型シリコン基板1011から離れたシリコン微粒子1013の静電容量よりも大きい。 Further, the capacitance of the silicon microparticles 1013 adjacent to the p-type silicon substrate 1011 is larger than the capacitance of the silicon microparticles 1013 away from the p-type silicon substrate 1011. 静電容量が大きなシリコン微粒子1 Large silicon particles capacitance 1
013では電荷注入による電位の上昇が小さいので電子移動が容易であり、静電容量が小さなシリコン微粒子1 Since increase in the potential due to charge injection at 013 is small is easy electron transfer, electrostatic capacitance is small silicon particles 1
013では電荷注入による電位上昇が大きいので電荷注入による電子移動が起こりにくくなる。 Potential rise due to charge injection at 013 is less likely to occur electron transfer due to charge injection is larger. すなわち、シリコン微粒子1013への電荷移動は、p型シリコン基板1011との距離が小さいものほど容易である。 That is, charge transfer to the silicon microparticles 1013 are as easy as those the distance between the p-type silicon substrate 1011 is small. 【0036】したがって、p型シリコン基板1011に隣接するシリコン微粒子1013では、電子移動は容易となり、多くの電子はp型シリコン基板1011と隣接する位置からさらにn型多結晶シリコン電極1016側に移動する。 [0036] Thus, the silicon microparticles 1013 adjacent to the p-type silicon substrate 1011, electron transfer is facilitated, many electronic moved further n-type polycrystalline silicon electrode 1016 side from the position adjacent to the p-type silicon substrate 1011 . このようにして、電子はp型シリコン基板1011側から、電子移動が容易な経路を選択しながら、n型多結晶シリコン電極1016側に移動していき、最後には、それ以上の電子移動が困難な比較的孤立したシリコン微粒子1013に蓄積される。 Thus, electrons from the p-type silicon substrate 1011 side, while selecting an easy path electron transfer, continue to move to the n-type polycrystalline silicon electrode 1016 side, finally, the more electron transfer It is accumulated in the silicon microparticles 1013 hard relatively isolated. 【0037】なお、最終的に電子がたどり着く位置は、 [0037] It should be noted, finally electrons reach positions,
n型多結晶シリコン電極1016層に印加する電圧に依存する。 It depends on the voltage applied to the n-type polycrystalline silicon electrode 1016 layer. より大きな電圧をn型多結晶シリコン電極10 n-type polycrystalline silicon electrode 10 a higher voltage
16層に印加することによって、より多くの経路を経て、より多くの電子が、電子注入がより困難なシリコン微粒子1013、つまり、n型多結晶シリコン電極10 By applying the 16 layers, through more pathways, more electrons, electron injection is more difficult silicon microparticles 1013, i.e., n-type polycrystalline silicon electrode 10
16層により近い位置にあるシリコン微粒子1013に蓄積されることになる。 Will be accumulated in the silicon microparticles 1013 located closer to the 16 layers. 【0038】次に、バンド図によって、第1の実施形態に係る半導体素子における電子注入・保持・引き抜きの機構について説明する。 Next, the band diagram, illustrating the mechanism of the electron injection, holding, pulling in the semiconductor device according to the first embodiment. 【0039】図4は、第1の実施形態に係る半導体素子におけるバンド図である。 [0039] FIG. 4 is a band diagram of a semiconductor device according to the first embodiment. 電荷保持領域1012では、 In the charge holding region 1012,
実際には多くのシリコン微粒子1013が存在するが、 But actually a lot of silicon microparticles 1013 exist,
図4においては、p型シリコン基板1011に隣接するシリコン微粒子Aの各エネルギー準位と、p型シリコン基板1011には隣接していないがSiO 2膜1015 Fig In 4, p-type silicon and the energy levels of the silicon microparticles A adjacent the substrate 1011, but not adjacent to the p-type silicon substrate 1011 SiO 2 film 1015
とは隣接しており、電荷保持を行うシリコン微粒子Bの各エネルギー準位の2つのみを、説明を簡単にするため示す。 It is adjacent and, only two of each energy level of the silicon particles B performing charge retention, shown for simplicity of explanation. 【0040】なお、ここでは説明を簡単にするため、シリコン微粒子A─シリコン微粒子B間のトンネル過程を取り上げて説明するが、さらに多数のシリコン微粒子を経る電荷移動でも同じ原理により電荷保持が行われる。 [0040] Here, for simplicity of explanation, will be explained by taking the tunneling process between silicon microparticles A─ silicon microparticles B, the charge retention is performed by the same principle even further charge transfer through the large number of silicon particles . 【0041】シリコン微粒子1013内では、シリコン微粒子1013の粒径が極めて小さいため、シリコン微粒子中の電子がとりうるエネルギー状態(エネルギー準位)が量子化されている。 [0041] Within silicon microparticles 1013, since the particle size of the silicon particles 1013 is extremely small, the energy state of electrons can take in the silicon particles (energy level) is quantized. よって、図4に示すように、 Therefore, as shown in FIG. 4,
シリコン微粒子A及びシリコン微粒子B双方においては、エネルギー準位が量子化されている。 In the silicon particles A and the silicon microparticles B both energy levels are quantized. 【0042】また、シリコン微粒子1013の各エネルギー準位間の間隔(以下では、「離散エネルギー幅」という。)は、エネルギー準位が低次の場合には大きく、 Further, the spacing between the energy levels (hereinafter,. As "discrete energy width") of the silicon microparticles 1013, large when the energy level is low next,
エネルギー準位が高次の場合には小さい。 It is small when the energy level is higher. 【0043】通常のトンネル過程では、通過する障壁層の両側のエネルギー準位のポテンシャルが同一である必要がある。 [0043] In a typical tunneling process, it is necessary potential energy levels on both sides of the barrier layer to pass through are the same. よって、シリコン微粒子B―シリコン微粒子A間では、電圧の印加されていない状態では、第2のトンネル障壁膜1014の両側でいずれも量子化されているシリコン微粒子Bのエネルギー準位の1つとシリコン微粒子Aのエネルギー準位の1つとのポテンシャルが互いに一致したときのみトンネリングが生じるため、トンネリングが生じる確率は非常に低いものになる。 Thus, between the silicon microparticles B- silicon microparticles A, in the state of not being applied voltage, one silicon microparticles energy level of silicon microparticles B are both quantized in both sides of the second tunnel barrier film 1014 since the observed tunneling when one of the potential energy level of the a match with each other occurs, the probability that tunneling occurs becomes very low. したがって、シリコン微粒子B―シリコン微粒子A間では、両者の間で量子化されているエネルギー準位同士のポテンシャルが等しくなるような電圧を加えた場合のみ、共鳴トンネル過程によって電子移動が効率よく行われる一方、それ以外の場合の電子移動は抑制される。 Thus, between the silicon microparticles B- silicon microparticles A, if the potential of the energy levels between which is quantized in between them plus the voltage that is equal only, electron transfer is efficiently performed by resonant tunneling process On the other hand, electron transfer otherwise is suppressed. つまり、 That is,
シリコン微粒子B―シリコン微粒子A間の電子移動は外部から加える電圧によって制御でき、かつ、シリコン微粒子Bに一旦注入された電子は長期間保持されることになる。 Electron transfer between the silicon particles B- silicon particles A can be controlled by a voltage applied from the outside, and, once injected electrons in the silicon microparticles B will be maintained for a long time. 【0044】一方、p型シリコン基板1011の伝導帯においては、電子がとり得るエネルギー状態であるエネルギー準位は、ほぼ連続的に存在しており、その状態密度は高い。 On the other hand, in the conduction band of the p-type silicon substrate 1011, the energy level is the energy state obtained electrons take, are present substantially continuously, the state density is high. よって、シリコン微粒子Aの量子化されているエネルギー準位のいずれに対しても、同じポテンシャルを有するエネルギー準位がp型シリコン基板1011 Thus, for any energy level is quantized silicon microparticles A, energy level p-type silicon substrate 1011 having the same potential
に存在すると考えられるので、シリコン微粒子A―p型シリコン基板1011間のトンネル過程は、少なくともエネルギー的には禁止されることはない。 It is considered to be present in, tunneling process between the silicon particles A-p-type silicon substrate 1011, never at least energetically is prohibited. また、シリコン微粒子Aの面積は十分大きいので、SiO 2 1014 Further, since the area of the silicon particles A is sufficiently large, SiO 2 1014
を挟むシリコン微粒子Aとp型シリコン基板1011との準位間では、状態関数の空間的重なりが大きい。 Between state between the silicon particles A and the p-type silicon substrate 1011 sandwiching a large spatial overlap of the state functions. したがって、n型多結晶シリコン電極1016に印加する電圧をどのように変化させても、シリコン微粒子A―p型シリコン基板1011間では迅速なトンネル過程が生ずるため、シリコン微粒子Aはp型シリコン基板1011 Therefore, no matter how varied the voltage applied to the n-type polycrystalline silicon electrode 1016, for rapid tunneling process occurs in between the silicon particles A-p-type silicon substrate 1011, a silicon fine particles A is p-type silicon substrate 1011
と等電位となる。 The door, etc. potential. つまり、シリコン微粒子A―p型シリコン基板1011間の電子移動は容易である。 That is, electron transfer between the silicon particles A-p-type silicon substrate 1011 is easy. 【0045】図5(a)、(b)、(c)は、第1の実施形態の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。 [0045] FIG. 5 (a), (b), (c) is an energy band state when performing the electron injection and electronic retention in the semiconductor device of the first embodiment is a partial band diagram showing, respectively. なお、図5(a)、(b)、(c)においては、理解を容易にするため、荷電子帯のエネルギーバンド状態の図示は省略する。 In FIG. 5 (a), (b), (c), for easy understanding, the illustrated energy band state of the valence band is omitted. 【0046】図5(a)に示すように、n型多結晶シリコン電極1016に電圧を印加する前には、p型シリコン基板1011と、シリコン微粒子Aあるいはシリコン微粒子Bとの間での電子移動は起こらない。 [0046] As shown in FIG. 5 (a), before a voltage is applied to the n-type polycrystalline silicon electrode 1016, electron transfer between the p-type silicon substrate 1011, a silicon particles A or silicon microparticles B It does not occur. 【0047】しかし、図5(b)に示すように、ある一定の正の電圧をn型多結晶シリコン電極1016に印加すると、上述のようにp型シリコン基板1011からシリコン微粒子Aの空のエネルギー準位への電子移動と、 [0047] However, as shown in FIG. 5 (b), upon application of a certain positive voltage to the n-type polycrystalline silicon electrode 1016, an empty energy of the silicon particles A from p-type silicon substrate 1011 as described above and electron transfer to the level,
シリコン微粒子Aのエネルギー準位からシリコン微粒子B中の空のエネルギー準位への電子移動とが容易に起こる。 And electron transfer from the energy level of silicon particles A to an empty energy level of the silicon particles in the B occurs easily. ここで、通常、複数のシリコン微粒子Bの粒径は、 Here, typically, the particle size of the plurality of silicon microparticles B,
ばらついているため、シリコン微粒子Bの量子化されているエネルギー準位のポテンシャルもばらつく。 Since the variation, also varies the potential of the energy level is quantized silicon microparticles B. よって、特に厳密に電圧の制御を行わなくても、加えられた一定の電圧によりシリコン微粒子Aの電子のエネルギー準位のいくつかと、いくつかのシリコン微粒子Bの各エネルギー準位とが、同じポテンシャルとなる。 Thus, even without particularly strictly perform control of voltage, and some of the potential energy of electrons of silicon particles A with a constant voltage applied, each energy level of some of the silicon particles B is the same potential to become. よって、 Thus,
n型多結晶シリコン電極1016に正の電圧を加えると、p型シリコン基板1011からシリコン微粒子Aを経て複数のシリコン微粒子Bへの電子注入を行うことができることとなる。 When a positive voltage is applied to the n-type polycrystalline silicon electrode 1016, it becomes possible to perform electron injection into the plurality of silicon microparticles B via the silicon microparticles A from p-type silicon substrate 1011. 【0048】また、量子化されたエネルギー準位間の間隔(離散エネルギー幅)は、ポテンシャルが大きくなるほど小さくなるので、より高い電圧を加えることで、シリコン微粒子B及びシリコン微粒子Aの量子化されたエネルギー準位群の高次の密な部分同士が同じポテンシャルを持つようになり、状態密度も増大するので、より多くの高次のシリコン微粒子Bへの電子注入が起こる。 [0048] The interval between the energy levels are quantized (discrete energy width), becomes smaller as the potential increases, the addition of higher voltage, the quantized silicon microparticles B and silicon particles A become dense portions between the higher energy level group have the same potential, and the state density increases, the more higher electron injection into the silicon microparticles B occurs. さらに、印加電圧をある一定範囲で掃引したり、高周波を重畳することでより多くのシリコン微粒子Bへの電子注入が可能となる。 Additionally, or swept at a constant range of the applied voltage, and electrons are injected into more silicon microparticles B by superimposing a high frequency. 【0049】図5(c)に示すように、複数のシリコン微粒子Bへの電子注入の後、n型多結晶シリコン電極1 [0049] As shown in FIG. 5 (c), after injection of electrons into a plurality of silicon microparticles B, n-type polycrystalline silicon electrode 1
016への電圧の印加をなくすと、シリコン微粒子Bのポテンシャルは上昇し、p型シリコン基板1011の伝導帯のポテンシャルは低下する。 Eliminating the application of the voltage to 016, the potential of the silicon particles B rises, the potential of the conduction band of the p-type silicon substrate 1011 is reduced. つまり、電圧の印加をなくすることにより、シリコン微粒子Aの各エネルギー準位、シリコン微粒子Bの各エネルギー準位、p型シリコン基板の伝導帯の相対的なポテンシャルの上下関係が変化する。 That is, by eliminating the applied voltage, the energy levels of the silicon particles A, the vertical relationship of the relative potential of each energy level conduction band of the p-type silicon substrate of the silicon particles B changes. なお、複数のシリコン微粒子Bへの電子注入の後では、シリコン微粒子Bのポテンシャルが、電子注入前(図5(a))と比べ、上昇している。 Incidentally, after the injection of electrons into a plurality of silicon microparticles B, the potential of the silicon particles B are compared with the electron injection before (FIG. 5 (a)), it has risen. 【0050】このとき、印加電圧が除かれた際の電位において、一部のシリコン微粒子Bのエネルギー準位のポテンシャルは、シリコン微粒子Aのエネルギー準位のポテンシャルと偶然、一致することによりトンネル過程が許容されてしまうため、シリコン微粒子Bに注入された電子が失われることもある。 [0050] At this time, in the potential when the applied voltage is removed, the potential energy level of a portion of the silicon particles B is chance and potential energy levels of the silicon microparticles A, tunneling process by matching since thus allowed, sometimes it electrons injected into the silicon fine particles B is lost. この点において、従来の半導体素子と同様である。 In this respect, it is similar to a conventional semiconductor device. しかし、第1の実施形態に係る半導体素子においては、従来の半導体素子と異なり、電子が注入された多くのシリコン微粒子Bのエネルギー準位のポテンシャルは、シリコン微粒子Bのエネルギー準位のポテンシャルとは、一致しないため、シリコン微粒子B―シリコン微粒子A間のトンネル過程による電子移動が禁止される。 However, in the semiconductor device according to the first embodiment, unlike the conventional semiconductor device, the potential of the energy levels of many silicon microparticles B where electrons are injected, the potential energy level of the silicon particles B is , because it does not match, electron transfer by tunneling process between silicon microparticles B- silicon particles a is prohibited. したがって、大多数のシリコン微粒子B中に電子が安定に保持されるので、第1の実施形態に係る半導体素子においては、長期の電子保持が可能となる。 Therefore, the electrons into a large number of silicon particles B is stably maintained, in the semiconductor device according to the first embodiment enables long-term electronic retention. 【0051】上記とは逆に負の電圧をn型多結晶シリコン電極1016に印加することによって、電荷の消去を行うことができる。 [0051] By applying a negative voltage to the contrary to the above n-type polycrystalline silicon electrode 1016, it can be erased in charge. つまり、n型多結晶シリコン電極1 That, n-type polycrystalline silicon electrode 1
016に十分大きい負の電圧を加えると、シリコン微粒子Bのエネルギー準位のポテンシャルとシリコン微粒子Aのエネルギー準位のポテンシャルとが一致したとき、 Adding a negative voltage large enough to 016, when the potential energy level of the energy level of the potential and the silicon particles A of silicon microparticles B match,
シリコン微粒子Bからシリコン微粒子Aへと電子が引き抜かれる。 Electrons are extracted from the silicon particles B into the silicon particles A. シリコン微粒子Bへの電子注入時と同様に、 As in the case electron injection into the silicon microparticles B,
印加する負の電圧を比較的大きくすること、印加電圧を掃引しること、あるいは、高周波を重畳することによって、より効率よく電荷消去ができるようになる。 To relatively large negative voltage applied, it know sweeping the applied voltage, or, by superimposing a high frequency, thus making it more efficient charge erasing. 【0052】第1の実施形態に係る半導体素子においては、静電容量が小さいシリコン微粒子1013とp型シリコン基板1011との間に、静電容が大きいシリコン微粒子1013が存在しているので、静電容量が小さいシリコン微粒子1013とp型シリコン基板1011との間の電荷の移動は、この静電容量が大きいシリコン微粒子1013を介して容易に行なわれる。 [0052] In the semiconductor device according to the first embodiment, between the silicon particles 1013 electrostatic capacitance is small and the p-type silicon substrate 1011, since the silicon particles 1013 electrostatic capacity is large is present, electrostatic transfer of charge between the capacitance is small silicon microparticles 1013 and the p-type silicon substrate 1011 is facilitated through the silicon microparticles 1013 this capacitance is large. したがって、 Therefore,
n型多結晶シリコン電極1016とp型シリコン基板1 n-type polycrystalline silicon electrode 1016 and the p-type silicon substrate 1
011との間に電荷注入用電圧を印加すれば、静電容量の小さい上方のシリコン微粒子1013への電荷の注入が容易に行なわれる。 By applying a charge injection voltage between 011, injection of charges into the small upper silicon microparticles 1013 of capacitance is easily performed. 【0053】特に、第1の実施形態に係る半導体素子においては、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、電荷保持領域1012中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子1013を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子B中に、長期間、電子を保持することが可能となる。 [0053] Particularly, in the semiconductor device according to the first embodiment, unlike the semiconductor device using fine particles of a plurality of conventional silicon, many silicon discrete energy width is greater quantized in the charge holding region 1012 by providing the fine particles 1013, the spontaneous release of accumulated electrons effectively suppressed, in the silicon microparticles B, long term, it is possible to hold the electrons. また、シリコン微粒子1013が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。 Further, by silicon microparticles 1013 are quantized, the injection and release of charges, the voltage, it is easy to control. 【0054】したがって、第1の実施形態に係る半導体素子は、蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域1012に電荷を長時間保持できるため、信頼性の高いものとなる。 [0054] Thus, the semiconductor device according to the first embodiment, by effectively suppressed spontaneous release of accumulated charge, because it kept longer charge holding region 1012, high reliability to become. つまり、第1 In other words, the first
の実施形態に係る半導体素子は、従来の半導体素子に比べ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。 The semiconductor device according to the embodiment, compared with the conventional semiconductor device, it can be said that it is highly reliable to meet the demand for long-term record keeping. 【0055】また、従来の半導体素子において、容易な電子注入を実現するためには、図57に示すシリコン微粒子6203の粒径を微小とし、かつ、シリコン微粒子6203の粒径を高精度に揃え、また、トンネル酸化膜6202の厚さをも高精度で、かつ、均一に制御する必要があった。 [0055] Further, in the conventional semiconductor device, in order to realize easy electron injection, the particle size of the silicon particles 6203 shown in Figure 57 and a minute, and align the particle size of the silicon particles 6203 with high precision, Further, a high accuracy the thickness of the tunnel oxide film 6202, and it is necessary to uniformly control. 一方、第1の実施形態に係る半導体素子においては、種々の粒径を有するシリコン微粒子13がランダムにSiO 2 1014中に拡散されているため、電圧印加時には電子の注入が容易なシリコン微粒子101 On the other hand, in the semiconductor device according to the first embodiment, various for silicon microparticles 13 having a particle size is diffused into SiO 2 1014 randomly silicon when a voltage is applied easy electron injection particles 101
3から、自動的かつ選択的に、電子が注入され、また、 3, automatically and selectively, electrons are injected, also,
最も電子が保持され易いシリコン微粒子1013で電子保持が行われる。 Most electrons electrons holding is performed in the silicon microparticles 1013 likely to be retained. よって、第1の実施形態に係る半導体素子においては、トンネル酸化膜の厚さ及びシリコン微粒子1013の粒径を制御する必要がないので、従来の半導体素子の製造工程よりも第1の実施形態に係る半導体素子の製造工程のほうが容易となる。 Therefore, in the semiconductor device according to the first embodiment, it is not necessary to control the thickness and grain size of the silicon particles 1013 of the tunnel oxide film, the first embodiment than the conventional manufacturing process of a semiconductor device towards the fabrication process of the semiconductor device is facilitated according. 【0056】さらに、第1の実施形態に係る半導体素子においては、電荷保持領域1012中に、様々な静電容量のシリコン微粒子1013が存在しているため、ある電子保持期間(記録時間)を実現するのに必要最小限の電圧によって電子注入を行うことも可能となる。 [0056] Further, in the semiconductor device according to the first embodiment, in the charge holding region 1012, since the silicon microparticles 1013 of the various capacitances are present, realized is an electronic holding period (recording time) it is possible to perform electron injection by minimum voltage required to. また、 Also,
同じ大きさの必要最小限の電圧によって電荷消去を行うこともできる。 It is also possible to perform charge erasing by the minimum required voltage of the same magnitude. 【0057】また、従来の半導体素子においては、図5 [0057] Further, in the conventional semiconductor device, FIG. 5
7に示すp型シリコン基板6201─シリコン微粒子6 p-type silicon substrate shown in 7 6201─ silicon particles 6
203間のみのトンネル過程を利用するので、単一の面上にシリコン微粒子6203を配置する必要があった。 Since utilizing the tunneling process only between 203, it is necessary to place the silicon microparticles 6203 on a single surface.
よって、半導体素子において保持できる電子量が単一の面上に作製できるシリコン微粒子6203の数により制限されていた。 Therefore, the quantity of electrons that can be held in a semiconductor device has been limited by the number of silicon particles 6203 that can be fabricated on a single plane. 一方、第1の実施形態に係る半導体素子においては、図1に示すp型シリコン基板1011─シリコン微粒子1013間のトンネル過程だけでなく、各シリコン微粒子1013間のトンネル過程をも利用するため、シリコン微粒子1013を厚み方向にも配置できる。 On the other hand, in the semiconductor device according to the first embodiment, not only the tunneling process between the p-type silicon substrate 1011─ silicon microparticles 1013 shown in FIG. 1, for use also tunneling process between the respective silicon microparticles 1013, silicon the fine particles 1013 can be arranged in the thickness direction. したがって、第1の実施形態に係る半導体素子においては、従来の半導体素子よりも多くの電子量を保持することができるという利点もある。 Accordingly, in the semiconductor device according to the first embodiment, an advantage that it can hold more electrons weight than the conventional semiconductor device. 【0058】上述のように、第1の実施形態に係る新規な構造を有する半導体素子および第1の実施形態に係る半導体素子の製造方法によって、従来になく、作製プロセスが容易で、かつ、微粒子への電荷注入・保持・消去の信頼性の高い半導体素子が提供される。 [0058] As described above, by the manufacturing method of a semiconductor device according to the semiconductor device and the first embodiment having a novel structure according to the first embodiment, without the prior, easy manufacturing process, and fine particles high reliable semiconductor element of the charge injection and holding and erasing to is provided. 【0059】なお、第1の実施形態に係る半導体素子は、微小な電荷の移動・蓄積を制御する種々の半導体素子に応用できるものであることはいうまでもない。 [0059] The semiconductor device according to the first embodiment, it is needless to say that those that can be applied to various semiconductor devices for controlling the movement and accumulation of minute charges. 【0060】(第2の実施形態) ―第2の実施形態に係る半導体素子の構造― 図6は、第2の実施形態に係る半導体素子を示す断面図である。 [0060] (Second Embodiment) - structure of a semiconductor device according to a second embodiment - FIG. 6 is a sectional view showing a semiconductor device according to the second embodiment. 図6に示すように、第2の実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 As shown in FIG. 6, the semiconductor device according to the second embodiment has a MIS transistor structure. この半導体素子において、p型シリコン基板1071上には、いくつかの微粒子分散領域1073aからなる電荷保持領域1073、SiO 2膜からなるゲート絶縁膜1 In this semiconductor device, on a p-type silicon substrate 1071, a number of the charge holding region 1073 consisting of fine particle dispersed region 1073a, SiO 2 consists film gate insulating film 1
076及びゲート電極として機能するn型多結晶シリコン電極1078が下から順次積み上げられている。 076 and n-type polycrystalline silicon electrode 1078 functioning as a gate electrode are sequentially stacked from the bottom. また、各微粒子分散領域1073aでは、シリコン微粒子1074が、絶縁体であるSiO 2 1075中に分散されている。 Further, the respective fine particle dispersion region 1073a, silicon microparticles 1074 are dispersed in SiO 2 1075 which is an insulator. また、下地となるp型シリコン基板1071 In addition, p-type silicon substrate 1071 which serves as a base
中のn型多結晶シリコン電極1077の両側方に位置する領域にはn型拡散領域(ソース・ドレイン領域)10 n-type diffusion region in a region located on both sides of the n-type polycrystalline silicon electrode 1077 in (source-drain region) 10
72が設けられている。 72 is provided. さらに、n型拡散領域1072 Further, n-type diffusion region 1072
上には、ソース・ドレイン電極として機能する金属電極1078が設けられている。 The upper metal electrode 1078 functioning as source and drain electrodes are formed. 電荷保持領域1073の微粒子を除いた部分(マトリクス)は、微粒子より大きなバンドギャップを有する半導体でもよい。 Portion excluding the fine particles of the charge holding region 1073 (matrix) may be a semiconductor having a band gap larger than the microparticles. 【0061】―第2の実施形態に係る半導体素子の製造工程― 次に、第2の実施形態に係る半導体素子の製造工程について説明する。 [0061] - the manufacturing process of a semiconductor device according to a second embodiment - will now be described a manufacturing process of a semiconductor device according to the second embodiment. 第1の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってp型シリコン基板1071上に、電荷保持領域1073、ゲート絶縁膜1076及びn型多結晶シリコン電極1077を形成する。 After forming the same semiconductor substrate of the first embodiment, on the p-type silicon substrate 1071 by forming a photolithography and etching of the film, charge holding region 1073, a gate insulating film 1076 and the n-type polycrystalline silicon electrode 1077 to form. 次に、イオン注入によって、n型拡散領域1072を形成した後、スパッタ法及びエッチングによって、金属電極1079を形成する。 Next, by ion implantation, after forming the n-type diffusion region 1072, by sputtering and etching, to form the metal electrode 1079. これにより、第2の実施形態に係る半導体素子を製造することができる。 Thus, it is possible to manufacture a semiconductor device according to the second embodiment. 【0062】─第2の実施形態に係る半導体素子の特性─ 第2の実施形態においても、シリコン微粒子1074の静電容量は、p型シリコン基板1071との距離が小さいものほど大きい。 [0062] ─ also in properties ─ second embodiment of a semiconductor device according to the second embodiment, the capacitance of the silicon microparticles 1074 is greater as those the distance between the p-type silicon substrate 1071 is small. よって、第1の実施形態と同様の原理により、シリコン微粒子1074への電子の注入・シリコン微粒子1074内での電子の保持・シリコン微粒子1074からの電子の引き抜きを行うことができる。 Therefore, the same principle as in the first embodiment, it is possible to perform the extraction of electrons from the electron holding silicon particles 1074 in electron injecting and within silicon microparticles 1074 of the silicon microparticles 1074.
また、上述のように、第2の実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 Further, as described above, the semiconductor device according to the second embodiment has a MIS transistor structure. さらに、 further,
第2の実施形態では、電子を保持するためのシリコン微粒子1074がp型シリコン基板1071とn型多結晶シリコン電極1077との間のSiO 2 1075中に設けられている。 In the second embodiment, silicon microparticles 1074 for holding electrons is provided in the SiO 2 1075 between the p-type silicon substrate 1071 and the n-type polycrystalline silicon electrode 1077. よって、シリコン微粒子1074における電子の有無によって、素子のしきい値電圧は高低変化する。 Thus, the presence of electrons in the silicon microparticles 1074, the threshold voltage of the device is changed in height. このしきい値電圧の高低を情報H(ハイ)と情報L(ロー)とに対応させることにより、情報の書き込み・読み出しを行うことができる。 By corresponding to the magnitude of the threshold voltage information H (high) data L and (low), it is possible to perform the writing and reading of information. 【0063】第2の実施形態に係る半導体素子においては、静電容量が小さいシリコン微粒子1074とp型シリコン基板1071との間に、静電容量が大きいシリコン微粒子1074が存在しているので、静電容量の小さいシリコン微粒子1074とp型シリコン基板1071 [0063] In the semiconductor device according to the second embodiment, between the electrostatic capacitance is small silicon microparticles 1074 and the p-type silicon substrate 1071, since the silicon particles 1074 a large capacitance is present, electrostatic silicon microparticles 1074 small capacity and the p-type silicon substrate 1071
との間の電荷の移動は、この静電容量の大きいシリコン微粒子1074を介して容易に行なわれる。 Transfer of charge between is readily accomplished through the larger silicon particles 1074 in capacitance. 【0064】特に、第2の実施形態においても、電荷保持領域1073中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子1074を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子B中に、長期間、電子を保持することが可能となる。 [0064] Particularly, in the second embodiment, by providing a number of silicon microparticles 1074 discrete energy width is greater quantized in the charge holding region 1073, effectively suppress the spontaneous release of accumulated electrons and, in the silicon microparticles B, long term, it is possible to hold the electrons. また、シリコン微粒子1074が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。 Further, by silicon microparticles 1074 are quantized, the injection and release of charges, the voltage, it is easy to control. 【0065】したがって、第2の実施形態に係る半導体素子は、蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域1073に電荷を長時間保持できるため、信頼性の高いものとなる。 [0065] Thus, the semiconductor device according to the second embodiment, by effectively suppressed spontaneous release of accumulated charge, because it kept longer charge holding region 1073, high reliability to become. よって、第2 Thus, the second
の実施形態に係る半導体素子は、素子における動作の高速化、動作消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものとなり得る。 The semiconductor device according to the embodiment, high-speed operation of the element, while satisfying the requirements of the reduction of the operation power can be a highly reliable to meet the demand for long-term record keeping. さらに、第2の実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。 Further, in the second embodiment, since the basic memory operation by a single device is achieved, thereby enabling high-density integration. 【0066】また、第2の実施形態に係る半導体素子においては、第1の実施形態に係る半導体素子と同様に、 [0066] In the semiconductor device according to the second embodiment, like the semiconductor device according to a first embodiment,
トンネル酸化膜の厚さを制御する必要がないので、従来の半導体素子の製造工程よりも、第2の実施形態に係る半導体素子の製造工程のほうが容易となる。 It is not necessary to control the thickness of the tunnel oxide film, than the conventional manufacturing process of semiconductor devices, it is easy to more of the process of manufacturing the semiconductor device according to the second embodiment. 【0067】なお、第2の実施形態においては、n型拡散領域1072のうち少なくとも一方の上あるいは上方には、シリコン微粒子1074が存在しない領域を設けることが好ましい。 [0067] In the second embodiment, at least one of on or above among the n-type diffusion region 1072, it is preferable to provide a region where the silicon microparticles 1074 is not present. これにより、n型拡散領域1072 Thus, n-type diffusion region 1072
に電圧を印加した際にシリコン微粒子1074を経て短絡した電流が、n型拡散領域1072間に流れることを防止することができる。 Current short-circuited through the silicon microparticles 1074 when a voltage is applied to the can be prevented from flowing between the n-type diffusion region 1072. 【0068】また、第2の実施形態においては、シリコン微粒子1074からなる層をいくつかの部分に図6に示す断面に対し垂直な方向に分割することもできる。 [0068] In the second embodiment, it may be divided in a direction perpendicular to the cross-section shown in FIG. 6 a layer made of silicon microparticles 1074 into several parts. これによっても、n型拡散領域1072に電圧を印加した際にシリコン微粒子1074を経て短絡した電流が、n This also current short-circuited through the silicon microparticles 1074 when a voltage is applied to the n-type diffusion regions 1072, n
型拡散領域1072間に流れることを防止することができる。 It can be prevented from flowing between the diffusion region 1072. 【0069】(第3の実施形態) ―第3の実施形態に係る半導体素子の構造― 図7は、第3の実施形態に係る半導体素子の断面図である。 [0069] (Third Embodiment) - structure of a semiconductor device according to a third embodiment - Figure 7 is a cross-sectional view of a semiconductor device according to a third embodiment. この半導体素子において、p型シリコン基板108 In this semiconductor device, p-type silicon substrate 108
1上には、いくつかの微粒子分散領域1082aからなる電荷保持領域1082(厚さ20nm程度)、絶縁膜として機能するSiO 2膜1086(厚さ20nm)、 On 1, several fine particle dispersion region charge holding region 1082 consisting of 1082 (thickness: about 20 nm), SiO 2 film 1086 which functions as an insulating film (thickness: 20 nm),
及び上部電極として機能するn型多結晶シリコン電極1 And n-type polycrystalline silicon electrode 1 serving as an upper electrode
087が下から順に設けられている。 087 is provided in order from the bottom. また、各微粒子分散領域1082aでは、シリコン微粒子1084(粒径5nm程度)が、絶縁体であるSiO 2 1085中に分散されている。 Further, the respective fine particle dispersion region 1082, silicon microparticles 1084 (particle diameter of about 5 nm) have been dispersed in SiO 2 1085 which is an insulator. 電荷保持領域1082の微粒子を除いた部分(マトリクス)は、微粒子より大きなバンドギャップを有する半導体でもよい。 Portion excluding the fine particles of the charge holding region 1082 (matrix) may be a semiconductor having a band gap larger than the microparticles. なお、SiO 2膜1086 In addition, SiO 2 film 1086
の厚さを5〜20nm、シリコン微粒子1084の粒径を2〜10nm程度とするのが好ましい。 Preferred thickness of 5 to 20 nm, the particle size of the silicon particles 1084 to be about 2 to 10 nm. 【0070】図7に示すように、第1の実施形態と異なり、第3の実施形態においては、シリコン微粒子108 [0070] As shown in FIG. 7, unlike the first embodiment, in the third embodiment, the silicon particles 108
4の分散密度は、p型シリコン基板1081に隣接する箇所からSiO 2膜1086に隣接する箇所に向かって、連続して減少している。 Dispersion density of 4, from the position adjacent to the p-type silicon substrate 1081 at a location adjacent to the SiO 2 film 1086, has decreased continuously. なお、電荷保持領域108 Note that the charge holding region 108
2においては、p型シリコン基板1081に隣接する箇所では、シリコン微粒子1084の分散密度は1×10 In 2, in a portion adjacent to the p-type silicon substrate 1081, the dispersion density of the silicon microparticles 1084 1 × 10
20 cm -3である一方、SiO 2膜1086に隣接する箇所では、シリコン微粒子1084の分散密度は1×10 While it is 20 cm -3, in a portion adjacent to the SiO 2 film 1086, the dispersion density of 1 × 10 silicon microparticles 1084
15 cm -3である。 It is a 15 cm -3. また、電荷保持領域1082においては、界面はない。 Further, in the charge holding region 1082, interface no. 【0071】―第3の実施形態に係る半導体素子の製造工程―次に、第3の実施形態に係る半導体素子の製造工程について説明する。 [0071] - the manufacturing process of a semiconductor device according to a third embodiment - will now be described a manufacturing process of a semiconductor device according to the third embodiment. まず、p型シリコン基板1081 First, p-type silicon substrate 1081
を設置したスパッタ装置内において、SiO 2上にシリコンのタブレットを並べ、そこに、加速したイオンを衝突させる。 In the sputtering apparatus was installed, arranging silicon tablets on SiO 2, therein, impinging accelerated ions. この際の衝撃によってはじき出された原子、 It expelled by the impact upon the atoms,
分子をp型シリコン基板1081上に堆積する。 Depositing a molecule on the p-type silicon substrate 1081. ただし、SiO 2上に並べるシリコンのタブレットの量を徐々に減少させながら、このスパッタを繰り返す。 However, while gradually reducing the amount of silicon tablets arranging on SiO 2, repeat the sputtering. その後、基板の熱処理を行う。 Thereafter, a heat treatment of the substrate. これらの工程によって、p型シリコン基板1081上において、SiO 2 1085中でシリコン微粒子1084の分散密度が、p型シリコン基板1081に隣接する箇所からSiO2膜1086に隣接する箇所に向かって、連続して減少した膜、つまり、いくつかの微粒子分散領域1082aからなる電荷保持領域1082を形成する。 These steps, on p-type silicon substrate 1081, the dispersion density of the silicon particles 1084 in SiO 2 1085 is, towards the position adjacent from the point adjacent to the p-type silicon substrate 1081 in the SiO2 film 1086, in succession reduced film, that is, to form a charge holding region 1082 consisting of several fine particle dispersion region 1082. 次に、CVD装置のチャンバー内のサセプター上に基板を設置し、SiO 2膜1 Next, the substrate was placed on a susceptor in a chamber of a CVD apparatus, SiO 2 film 1
086を電荷保持領域1082上に堆積した後、同一のチャンバー内で、n型多結晶シリコン電極1087をS After deposition on the charge holding region 1082 to 086, in the same chamber, the n-type polycrystalline silicon electrode 1087 S
iO 2膜1086上に堆積する。 It is deposited on the iO 2 film 1086. 【0072】なお、ここで、電荷保持領域1082のうちn型多結晶シリコン電極1087に近い箇所の微粒子の分散密度を1×10 17 cm -3以下という十分小さなものにすることによって、電荷保持領域1082のうちn [0072] Depending here, be sufficiently small as the dispersion density of the near portion of the fine particles in n-type polycrystalline silicon electrode 1087 of the charge holding region 1082 1 × 10 17 cm -3 or less, the charge holding region n of 1082
型多結晶シリコン電極1087に近い箇所に、絶縁膜としての機能をも兼ね備えさせることができる。 A position close to the -type polysilicon electrode 1087 can give also has a function as an insulating film. この場合には、第3の実施形態において、SiO 2膜1086の一部を形成しないこと、すなわち、SiO 2膜1086 In this case, in the third embodiment, it does not form part of the SiO 2 film 1086, i.e., SiO 2 film 1086
の一部の厚さを実質的に0とすることも可能である。 It is also possible to substantially 0 part of the thickness of. 【0073】―第3の実施形態に係る半導体素子の電子注入・保持・引き抜き機構― 第3の実施形態においては、シリコン微粒子1084の分散密度が、微粒子分散領域1082の上部になればなるほど減少するため、各シリコン微粒子1084間の平均的な距離が増大する。 [0073] - third electron injection, holding, pulling mechanism of the semiconductor device according to the embodiment - In the third embodiment, the dispersion density of the silicon microparticles 1084 decreases The more the top of the fine particle dispersion region 1082 Therefore, the average distance between the silicon microparticles 1084 increases. よって、電荷保持領域1082 Therefore, the charge holding region 1082
の上部になればなるほどシリコン微粒子1084の静電容量は減少する。 The capacitance of the more silicon microparticles 1084 if the top of the decreases. すなわち、シリコン微粒子1084の静電容量は、p型シリコン基板1081との距離が小さいものほど大きい。 That is, the capacitance of the silicon microparticles 1084 is greater as those the distance between the p-type silicon substrate 1081 is small. また、トンネル障壁が厚くなるため、n型多結晶シリコン電極1087に近いシリコン微粒子1084ほど電子注入が起こりにくくなる。 Further, since the tunnel barrier is increased, as the silicon microparticles 1084 electron injection hardly occurs near the n-type polycrystalline silicon electrode 1087. 【0074】また、第3の実施形態に係る半導体素子においては、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、電荷保持領域1082中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子1084を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子1084中に、長期間、電子を保持することが可能となる。 [0074] In the semiconductor device according to the third embodiment, unlike the semiconductor device using fine particles of a plurality of conventional silicon, many silicon discrete energy width is greater quantized in the charge holding region 1082 by providing the fine particles 1084, the spontaneous release of accumulated electrons effectively suppressed, in the silicon particles 1084, a long period of time, it is possible to hold the electrons. また、 Also,
シリコン微粒子1084が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。 By silicon microparticles 1084 are quantized, the injection and release of charges, the voltage, it is easy to control. 【0075】したがって、第3の実施形態に係る半導体素子は、従来の半導体素子に比べ、長時間の記録保持の要請に応える信頼性の高いものである。 [0075] Thus, the semiconductor device according to the third embodiment, compared with the conventional semiconductor devices, and high reliability to meet the demand for long-term record keeping. 【0076】また、第3の実施形態に係る半導体素子においては、第1の実施形態に係る半導体素子と同様に、 [0076] In the semiconductor device according to the third embodiment, similarly to the semiconductor device according to a first embodiment,
種々の粒径を有するシリコン微粒子1084がSiO 2 Silicon microparticles 1084 having various particle size SiO 2
1085中に拡散されているため、電圧印加時には注入が容易なシリコン微粒子1084から、自動的かつ選択的に、電子が注入され、また、最も電子が保持され易いシリコン微粒子1084で電子保持が行われる。 Because it is diffused into the 1085, the silicon microparticles 1084 injection is easy when a voltage is applied, automatically and selectively, electrons are injected, also electronic holding is performed most electrons are held liable silicon microparticles 1084 . よって、第3の実施形態に係る半導体素子においては、第1 Therefore, in the semiconductor device according to the third embodiment, the first
の実施形態に係る半導体素子と同様に、トンネル酸化膜の厚さ及びシリコン微粒子1084の粒径を制御する必要がないので、従来の半導体素子の製造工程よりも第3 Like the semiconductor device according to the embodiment of, since it is not necessary to control the thickness and grain size of the silicon particles 1084 of the tunnel oxide film, a third than the conventional manufacturing process of a semiconductor device
の実施形態に係る半導体素子の製造工程のほうが容易となる。 Towards the fabrication process of the semiconductor device is facilitated according to the embodiment. 【0077】さらに、第3の実施形態に係る半導体素子においては、第1の実施形態に係る半導体素子と同様に、電荷保持領域1082中に、様々な静電容量のシリコン微粒子1084が存在しているため、ある電子保持期間(記録時間)を実現するのに必要最小限の電圧によって電子注入を行うことも可能となる。 [0077] Further, in the semiconductor device according to the third embodiment, similarly to the semiconductor device according to the first embodiment, in the charge holding region 1082, and there are silicon microparticles 1084 of various capacitance It is therefore, it is also possible to carry out the electron injection by minimum voltage required to achieve a certain electron holding period (recording time). また、同じ大きさの必要最小限の電圧によって電荷消去を行うこともできる。 It is also possible to carry out the charge erasing by the minimum required voltage of the same magnitude. 【0078】なお、第3の実施形態においては、シリコン微粒子1084の分散密度は、p型シリコン基板10 [0078] In the third embodiment, the dispersion density of the silicon microparticles 1084, p-type silicon substrate 10
81に隣接する箇所からSiO 2膜1086に隣接する箇所に向かって、連続して減少している。 From the point adjacent the 81 towards the position adjacent to the SiO 2 film 1086, has decreased continuously. また、電荷保持領域1082においては、界面はない。 Further, in the charge holding region 1082, interface no. しかし、電荷保持領域1082中においてシリコン微粒子1084の分散密度が連続的に変化しないような箇所を設けることも可能である。 However, the dispersion density of the silicon particles 1084 may be provided a portion that does not continuously change in the charge holding region 1082. また、電荷保持領域1082中において、その上下で電荷保持領域1082の微粒子を除いた部分の組成が変化する面、その上下でシリコン微粒子1 Further, in the charge holding region 1082, the surface on which the composition of the portion excluding the fine particles of the charge holding region 1082 at the upper and lower varying, silicon microparticles 1 in the vertical
084の分散密度あるいは組成が変化する面、その他の界面を設けることも可能である。 Dispersion density or surface composition changes in 084, it is also possible to provide another surfactant. なお、界面は複数であってもよい。 Incidentally, the interface may be plural. また、シリコン微粒子1084は、p型シリコン基板1081との距離が共通であるシリコン微粒子1084からなる複数の微粒子体群に群別されていてもよい。 Further, silicon microparticles 1084, the distance between the p-type silicon substrate 1081 may be group-specific multiple particulate matter group consisting of silicon microparticles 1084 are common. これらの場合においても、各シリコン微粒子1 In these cases, the silicon microparticles 1
084間の静電容量は一定でないため、実質的に第3の実施形態と同様の効果が得られる。 Since the capacitance between 084 is not constant, substantially the same effect as the third embodiment can be obtained. 【0079】(第4の実施形態) ―第4の実施形態に係る半導体素子の構造― 図8は、第4の実施形態に係る半導体素子を示す断面図である。 [0079] (Fourth Embodiment) - structure of a semiconductor device according to a fourth embodiment - Figure 8 is a sectional view showing a semiconductor device according to a fourth embodiment. 図8に示すように、第4の実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 As shown in FIG. 8, a semiconductor device according to the fourth embodiment has a MIS transistor structure. この半導体素子において、p型シリコン基板1091上には、いくつかの微粒子分散領域1093aからなる電荷保持領域1093、SiO 2膜からなるゲート絶縁膜1 In this semiconductor device, on a p-type silicon substrate 1091, a number of the charge holding region 1093 consisting of fine particle dispersed region 1093a, SiO 2 consists film gate insulating film 1
097及びゲート電極として機能するn型多結晶シリコン電極1098が下から順次積み上げられている。 n-type polycrystalline silicon electrode 1098 functioning as 097 and the gate electrode are sequentially stacked from the bottom. また、各微粒子分散領域1093aでは、シリコン微粒子1095が、絶縁体であるSiO 2 1096中に分散されている。 Further, the respective fine particle dispersion region 1093a, the silicon particles 1095 are dispersed in SiO 2 1096 which is an insulator. 第4の実施形態においては、シリコン微粒子1095の分散密度は、p型シリコン基板1091に隣接する箇所からゲート絶縁膜1097に隣接する箇所に向かって、連続して減少している点で、第2の実施形態と異なる。 In the fourth embodiment, the dispersion density of the silicon microparticles 1095, towards the position adjacent from the point adjacent to the p-type silicon substrate 1091 to the gate insulating film 1097, in that it decreases continuously, the second different from that of the embodiment. また、下地となるp型シリコン基板1091 In addition, p-type silicon substrate 1091 which serves as a base
中のn型多結晶シリコン電極1098の両側方に位置する領域にはn型拡散領域1092が設けられている。 n-type diffusion region 1092 to a region located on both sides of the n-type polycrystalline silicon electrode 1098 is provided in the. さらに、n型拡散領域1092上には、ソース・ドレイン電極として機能する金属電極1099が設けられている。 Further, on the n-type diffusion region 1092, the metal electrode 1099 functioning as source and drain electrodes are formed. 電荷保持領域1093の微粒子を除いた部分(マトリクス)、微粒子より大きなバンドギャップを有する半導体でもよい。 Portion excluding the fine particles of the charge holding region 1093 (matrix), may be a semiconductor having a band gap larger than the microparticles. 【0080】―第4の実施形態に係る半導体素子の製造工程― 次に、第4の実施形態に係る半導体素子の製造工程について説明する。 [0080] - the manufacturing process of a semiconductor device according to a fourth embodiment - will now be described a manufacturing process of a semiconductor device according to a fourth embodiment. 第3の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってp型シリコン基板1091上に、電荷保持領域1093、ゲート絶縁膜1097及びn型多結晶シリコン電極1098を形成する。 After forming the third same semiconductor substrate and embodiments of, on the p-type silicon substrate 1091 by forming a photolithography and etching of the film, charge holding region 1093, a gate insulating film 1097 and the n-type polycrystalline silicon electrode 1098 to form. 次に、イオン注入によって、n型拡散領域1092を形成した後、スパッタ法及びエッチングによって、金属電極1099を形成する。 Next, by ion implantation, after forming the n-type diffusion region 1092, by sputtering and etching, to form the metal electrode 1099. これにより、第4の実施形態に係る半導体素子を製造することができる。 Thus, it is possible to manufacture a semiconductor device according to a fourth embodiment. 【0081】─第4の実施形態に係る半導体素子の特性─ 第4の実施形態においても、シリコン微粒子1095の静電容量は、p型シリコン基板1091との距離が小さいものほど大きい。 [0081] ─ also in properties ─ fourth embodiment of the semiconductor device according to the fourth embodiment, the capacitance of the silicon microparticles 1095 is greater as those the distance between the p-type silicon substrate 1091 is small. よって、第3の実施形態と同様の原理により、シリコン微粒子1095への電子の注入・シリコン微粒子1095内での電子の保持・シリコン微粒子1095からの電子の引き抜きを行うことができる。 Therefore, the third same principle as the embodiment, it is possible to perform the extraction of electrons from the electron holding silicon microparticles 1095 in the electron injecting and silicon microparticles 1095 of the silicon microparticles 1095.
また、上述のように、第4の実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 Further, as described above, the semiconductor device according to the fourth embodiment has a MIS transistor structure. さらに、 further,
第4の実施形態では、電子を保持するためのシリコン微粒子1095がp型シリコン基板1091とn型多結晶シリコン電極1098との間のSiO 2 1096中に設けられている。 In the fourth embodiment, the silicon microparticles 1095 for holding electrons are provided to the SiO 2 in 1096 between the p-type silicon substrate 1091 and the n-type polycrystalline silicon electrode 1098. よって、シリコン微粒子1095における電子の有無によって、素子のしきい値電圧は高低変化する。 Thus, the presence of electrons in the silicon microparticles 1095, the threshold voltage of the device is changed in height. このしきい値電圧の高低を情報H(ハイ)と情報L(ロー)とに対応させることにより、情報の書き込み・読み出しを行うことができる。 By corresponding to the magnitude of the threshold voltage information H (high) data L and (low), it is possible to perform the writing and reading of information. 【0082】第4の実施形態に係る半導体素子においては、静電容量が小さいシリコン微粒子1095とp型シリコン基板1091との間に、静電容量が大きいシリコン微粒子1095が存在しているので、静電容量の小さいシリコン微粒子1095とp型シリコン基板1091 [0082] In the semiconductor device according to the fourth embodiment, between the electrostatic capacitance is small silicon microparticles 1095 and the p-type silicon substrate 1091, since the silicon particles 1095 a large capacitance is present, electrostatic silicon microparticles 1095 small capacity and the p-type silicon substrate 1091
との間の電荷の移動は、この静電容量が大きいシリコン微粒子1095を介して容易に行なわれる。 Transfer of charge between is readily accomplished through the silicon microparticles 1095 This capacitance is large. 【0083】特に、第4の実施形態においても、電荷保持領域1093中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子1095を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子B中に、長期間、電子を保持することが可能となる。 [0083] Particularly, in the fourth embodiment, by providing a number of silicon microparticles 1095 discrete energy width is greater quantized in the charge holding region 1093, effectively suppress the spontaneous release of accumulated electrons and, in the silicon microparticles B, long term, it is possible to hold the electrons. また、シリコン微粒子1095が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。 Further, by silicon microparticles 1095 are quantized, the injection and release of charges, the voltage, it is easy to control. 【0084】したがって、第4の実施形態に係る半導体素子は、蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域1093に電荷を長時間保持できるため、信頼性の高いものとなる。 [0084] Thus, the semiconductor device according to the fourth embodiment, by effectively suppressed spontaneous release of accumulated charge, because it kept longer charge holding region 1093, high reliability to become. よって、第4 Thus, the fourth
の実施形態に係る半導体素子は、素子における動作の高速化、動作消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものとなり得る。 The semiconductor device according to the embodiment, high-speed operation of the element, while satisfying the requirements of the reduction of the operation power can be a highly reliable to meet the demand for long-term record keeping. さらに、第4の実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。 Further, in the fourth embodiment, since the basic memory operation by a single device is achieved, thereby enabling high-density integration. 【0085】また、第4の実施形態に係る半導体素子においては、第3の実施形態に係る半導体素子と同様に、 [0085] In the semiconductor device according to the fourth embodiment, similarly to the semiconductor device according to a third embodiment,
トンネル酸化膜の厚さを制御する必要がないので、従来の半導体素子の製造工程よりも、第4の実施形態に係る半導体素子の製造工程のほうが容易となる。 It is not necessary to control the thickness of the tunnel oxide film, than the conventional manufacturing process of semiconductor devices, it is easy to more of the process of manufacturing the semiconductor device according to a fourth embodiment. 【0086】なお、第4の実施形態においては、n型拡散領域1092のうち少なくとも一方の上あるいは上方には、シリコン微粒子1095が存在しない領域を設けることもできる。 [0086] In the fourth embodiment, at least one of on or above among the n-type diffusion regions 1092 can also be provided an area where the silicon particles 1095 is not present. これにより、n型拡散領域1092に電圧を印加した際にシリコン微粒子1095を経て短絡した電流が、n型拡散領域1092間に流れることを防止することができる。 Thus, a current short-circuited through the silicon microparticles 1095 when a voltage is applied to the n-type diffusion region 1092 can be prevented from flowing between the n-type diffusion region 1092. 【0087】また、第4の実施形態においては、シリコン微粒子1095からなる層をいくつかの部分に図8に示す断面に対し垂直な方向に分割することもできる。 [0087] In the fourth embodiment, it may be divided in a direction perpendicular to the cross-section shown in FIG. 8 a layer made of silicon microparticles 1095 into several parts. これによっても、n型拡散領域1092に電圧を印加した際にシリコン微粒子1095を経て短絡した電流が、n This also current short-circuited through the silicon microparticles 1095 when a voltage is applied to the n-type diffusion regions 1092, n
型拡散領域1092間に流れることを防止することができる。 It can be prevented from flowing between the diffusion region 1092. 【0088】(第5の実施形態) ―第5の実施形態に係る半導体素子の構造― 図9は、第5の実施形態に係る半導体素子の断面図である。 [0088] (Fifth Embodiment) - structure of a semiconductor device according to a fifth embodiment - Figure 9 is a cross-sectional view of a semiconductor device according to a fifth embodiment. この半導体素子において、p型シリコン基板110 In this semiconductor device, p-type silicon substrate 110
1上には、いくつかの微粒子分散領域1102aからなる電荷保持領域1102(厚さ30nm程度)、絶縁膜として機能するSiO2膜1106(厚さ20nm)、 On 1, the charge holding region 1102 (thickness: about 30 nm) consisting of several fine particle dispersion region 1102a, SiO2 film 1106 which functions as an insulating film (thickness: 20 nm),
及び上部電極として機能するn型多結晶シリコン電極1 And n-type polycrystalline silicon electrode 1 serving as an upper electrode
107が下から順に設けられている。 107 are provided in order from the bottom. また、各微粒子分散領域1102aでは、シリコン微粒子1104が、絶縁体であるSiO 2 1105中に分散されている。 Further, the respective fine particle dispersion region 1102a, silicon microparticles 1104 are dispersed in SiO 2 1105 which is an insulator. 電荷保持領域1102の微粒子を除いた部分(マトリクス) Portion excluding the fine particles of the charge holding region 1102 (matrix)
は、微粒子より大きなバンドギャップを有する半導体でもよい。 It may be a semiconductor having a larger band gap than the fine particles. なお、SiO 2膜1106の厚さを5〜20n Incidentally, 5~20N the thickness of the SiO 2 film 1106
m、シリコン微粒子1104の分散密度を1×10 m, 1 × 10 the dispersion density of the silicon microparticles 1104 15 15 c
-3 〜1×10 20 cm -3程度とするのが好ましい。 preferably with m -3 ~1 × 10 20 cm -3 or so. 【0089】図9に示すように、第1の実施形態と異なり、第5の実施形態においては、シリコン微粒子110 [0089] As shown in FIG. 9, unlike the first embodiment, in the fifth embodiment, the silicon particles 110
4の粒径は、p型シリコン基板1101に隣接する箇所からSiO 2膜1106に隣接する箇所に向かって、連続して減少している。 4 of particle size, from the point adjacent to the p-type silicon substrate 1101 at a location adjacent to the SiO 2 film 1106, has decreased continuously. なお、電荷保持領域1102においては、p型シリコン基板1101に隣接する箇所では、シリコン微粒子1104の粒径は20nm程度である一方、SiO 2膜1106に隣接する箇所では、シリコン微粒子1104の粒径は1nm程度とするのが好ましい。 Note that in the charge holding region 1102, in a portion adjacent to the p-type silicon substrate 1101, while the particle size of the silicon particles 1104 is approximately 20 nm, in a portion adjacent to the SiO 2 film 1106, the particle size of the silicon particles 1104 preferably about 1nm. また、電荷保持領域1102においては、界面はない。 Further, in the charge holding region 1102, interface no. 【0090】―第5の実施形態に係る半導体素子の製造工程― 次に、第5の実施形態に係る半導体素子の製造工程について説明する。 [0090] - the manufacturing process of a semiconductor device according to the fifth embodiment - will now be described a manufacturing process of a semiconductor device according to a fifth embodiment. まず、p型シリコン基板1101を設置したスパッタ装置内において、SiO 2上にシリコンのタブレットを並べ、そこに、加速したイオンを衝突させる。 First, in the sputtering apparatus which was installed p-type silicon substrate 1101, arranging silicon tablets on SiO 2, therein, impinging accelerated ions. この際の衝撃によってはじき出された原子、分子をp型シリコン基板1101上に堆積する。 Depositing this time ejected atoms by impact, the molecules on the p-type silicon substrate 1101. その後、基板の熱処理を行う。 Thereafter, a heat treatment of the substrate. 次に、SiO 2上のシリコンのタブレットの量を減らし、スパッタを行った後、先程の熱処理の際の基板温度よりも低い温度で基板の熱処理を行う。 Next, reduce the amount of silicon tablets on SiO 2, after the sputtering, heat treatment substrate at a temperature lower than the substrate temperature during the previous heat treatment.
その後、同様にして、スパッタによる堆積と熱処理によるシリコン微粒子1104の成長とを繰り返す。 Thereafter, in the same manner, repeating the growth of the silicon particles 1104 by heat treatment and deposition by sputtering. これらの工程によって、p型シリコン基板1101上において、SiO 2 1105中でシリコン微粒子1104の粒径が、p型シリコン基板1101に隣接する箇所からS These steps, on p-type silicon substrate 1101, S from the point the particle size of the silicon particles 1104 in SiO 2 1105 is adjacent to the p-type silicon substrate 1101
iO 2膜1106に隣接する箇所に向かって、連続して減少した膜、つまり、いくつかの微粒子分散領域110 toward the position adjacent to the iO 2 film 1106, decreased membrane continuously, i.e., several fine particle dispersion region 110
2aからなる電荷保持領域1102を形成する。 Forming the charge holding region 1102 consisting 2a. 次に、 next,
CVD装置のチャンバー内のサセプター上に基板を設置し、SiO 2膜1106を電荷保持領域1102上に堆積した後、同一のチャンバー内で、n型多結晶シリコン電極1107をSiO 2膜1106上に堆積する。 The substrate is placed on a susceptor in a chamber of a CVD apparatus, after depositing a SiO 2 film 1106 on the charge holding region 1102, in the same chamber, depositing an n-type polycrystalline silicon electrode 1107 on the SiO 2 film 1106 to. 【0091】なお、電荷保持領域1102を1回のCV [0091] In addition, the charge holding region 1102 one CV
D法によって形成しても、電荷保持領域1102を、S It is formed by Method D, a charge holding region 1102, S
iO 2 1105中でシリコン微粒子1104の粒径が、 The particle size of the silicon particles 1104 in iO 2 1105 is,
p型シリコン基板1101に隣接する箇所からSiO 2 SiO 2 from the point adjacent to the p-type silicon substrate 1101
膜1106に隣接する箇所に向かって、連続して減少している膜とすることが可能である。 Toward the position adjacent to the film 1106 can be a membrane which continuously decreases. 【0092】また、電荷保持領域1102のうちn型多結晶シリコン電極1107に近い箇所の微粒子粒径を3 [0092] Further, the fine particle size of the portion near the n-type polycrystalline silicon electrode 1107 of the charge holding region 1102 3
nm以下という十分小さなものにすることによって、電荷保持領域1102のうちn型多結晶シリコン電極11 nm by a sufficiently small as less, n-type polycrystalline silicon electrode 11 of the charge holding region 1102
07に近い箇所に、絶縁膜としての機能をも兼ね備えさせることができる。 A position close to 07, it is possible to make also has a function as an insulating film. この場合には、第3の実施形態において、SiO 2膜1106の一部を形成しないこと、すなわち、SiO 2膜1106の一部の厚さを実質的に0 In this case, in the third embodiment, it does not form part of the SiO 2 film 1106, i.e., a portion of the thickness of the SiO 2 film 1106 substantially 0
とすることも可能である。 It is also possible to be. 【0093】―第5の実施形態に係る半導体素子の電子注入・保持・引き抜き機構― 第5の実施形態においては、シリコン微粒子1104の粒径が、微粒子分散領域1102の上部になればなるほど減少するため、各シリコン微粒子1104間の平均的な距離が増大する。 [0093] - a fifth embodiment of a semiconductor device according to the electron injecting, holding, pull-out mechanism - in the fifth embodiment, the particle size of the silicon particles 1104, decreases The more the top of the fine particle dispersion region 1102 Therefore, the average distance between the silicon microparticles 1104 increases. よって、電荷保持領域1102の上部になればなるほどシリコン微粒子1104の静電容量は減少する。 Therefore, the capacitance of the more silicon microparticles 1104 if the upper part of the charge holding region 1102 is reduced. すなわち、シリコン微粒子1104の静電容量は、p型シリコン基板1101との距離が小さいものほど大きい。 That is, the capacitance of the silicon microparticles 1104 is greater as those the distance between the p-type silicon substrate 1101 is small. したがって、トンネル障壁が厚くなるため、n型多結晶シリコン電極1107に近いシリコン微粒子1104ほど電子注入が起こりにくくなる。 Accordingly, since the tunnel barrier is increased, as the silicon microparticles 1104 electron injection hardly occurs near the n-type polycrystalline silicon electrode 1107. 【0094】特に、第5の実施形態に係る半導体素子においては、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、電荷保持領域1102中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子1104を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子1104中に、長期間、電子を保持することが可能となる。 [0094] Particularly, in the semiconductor device according to the fifth embodiment, unlike the semiconductor device using fine particles of a plurality of conventional silicon, many silicon discrete energy width is greater quantized in the charge holding region 1102 by providing the fine particles 1104, the spontaneous release of accumulated electrons effectively suppressed, in the silicon particles 1104, a long period of time, it is possible to hold the electrons. また、 Also,
シリコン微粒子1104が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。 By silicon microparticles 1104 are quantized, the injection and release of charges, the voltage, it is easy to control. 【0095】したがって、第5の実施形態に係る半導体素子は、従来の半導体素子及び第1の実施形態に係る半導体素子に比べ、長時間の記録保持の要請に応える信頼性の高いものである。 [0095] Thus, the semiconductor device according to the fifth embodiment, as compared with the semiconductor device according to the conventional semiconductor device and the first embodiment is highly reliable to meet the demand for long-term record keeping. 【0096】また、第5の実施形態に係る半導体素子においては、第1の実施形態に係る半導体素子と同様に、 [0096] In the semiconductor device according to the fifth embodiment, similarly to the semiconductor device according to a first embodiment,
種々の粒径を有するシリコン微粒子1104がSiO 2 Silicon microparticles 1104 having various particle size SiO 2
1105中に拡散されているため、電圧印加時には注入が容易なシリコン微粒子1104から、自動的かつ選択的に、電子が注入され、また、最も電子が保持され易いシリコン微粒子1104で電子保持が行われる。 Because it is diffused into the 1105, the silicon microparticles 1104 injection is easy when a voltage is applied, automatically and selectively, electrons are injected, also electronic holding is performed most electrons are held liable silicon microparticles 1104 . よって、第5の実施形態に係る半導体素子においては、第1 Therefore, in the semiconductor device according to the fifth embodiment, the first
の実施形態に係る半導体素子と同様に、トンネル酸化膜の厚さ及びシリコン微粒子1104の粒径を制御する必要がないので、従来の半導体素子の製造工程よりも第5 Like the semiconductor device according to the embodiment of, since it is not necessary to control the thickness and grain size of the silicon particles 1104 of the tunnel oxide film, a than the conventional manufacturing process of a semiconductor element 5
の実施形態に係る半導体素子の製造工程のほうが容易となる。 Towards the fabrication process of the semiconductor device is facilitated according to the embodiment. 【0097】さらに、第5の実施形態に係る半導体素子においては、第1の実施形態に係る半導体素子と同様に、電荷保持領域1102中に、様々な静電容量のシリコン微粒子1104が存在しているため、ある電子保持期間(記録時間)を実現するのに必要最小限の電圧によって電子注入を行うことも可能となる。 [0097] Further, in the semiconductor device according to the fifth embodiment, similarly to the semiconductor device according to the first embodiment, in the charge holding region 1102, and there are silicon microparticles 1104 of various capacitance It is therefore, it is also possible to carry out the electron injection by minimum voltage required to achieve a certain electron holding period (recording time). また、同じ大きさの必要最小限の電圧によって電荷消去を行うこともできる。 It is also possible to carry out the charge erasing by the minimum required voltage of the same magnitude. 【0098】なお、第5の実施形態においては、シリコン微粒子1104の粒径は、p型シリコン基板1101 [0098] In the fifth embodiment, the particle size of the silicon particles 1104, p-type silicon substrate 1101
に隣接する箇所からSiO 2膜1106に隣接する箇所に向かって、連続して減少している。 Toward the position adjacent to the SiO 2 film 1106 from the point adjacent to, it has decreased continuously. また、電荷保持領域1102においては、界面はない。 Further, in the charge holding region 1102, interface no. しかし、電荷保持領域1102中においてシリコン微粒子1104の粒径が連続的に変化しないような箇所を設けることも可能である。 However, the particle size of the silicon particles 1104 may be provided a portion that does not continuously change in the charge holding region 1102. また、電荷保持領域1102中において、その上下で電荷保持領域1102の微粒子を除いた部分の組成が変化する面、その上下でシリコン微粒子1104の粒径、分散密度、あるいは組成が変化する面、その他の界面を設けることも可能である。 Further, in the charge holding region 1102, the surface on which the composition of the portion excluding the fine particles of the charge holding region 1102 at the upper and lower varying the particle size of the silicon particles 1104 at its top and bottom, the dispersion density or surface composition changes, and other it is also possible to provide the interface. なお、界面は複数であってもよい。 Incidentally, the interface may be plural. また、シリコン微粒子1104は、p型シリコン基板1101との距離が共通であるシリコン微粒子1104からなる複数の微粒子体群に群別されていてもよい。 Further, silicon microparticles 1104, the distance between the p-type silicon substrate 1101 may be group-specific multiple particulate matter group consisting of silicon microparticles 1104 are common. これらの場合においても、各シリコン微粒子11 In these cases, each of the silicon particles 11
04間の静電容量は一定でないため、実質的に第5の実施形態と同様の効果が得られる。 Since the capacitance between 04 not constant, the same effects as in the form of a substantially fifth is obtained. 【0099】(第6の実施形態) ―第6の実施形態に係る半導体素子の構造― 図10は、第6の実施形態に係る半導体素子を示す断面図である。 [0099] (Sixth Embodiment) - structure of a semiconductor device according to a sixth embodiment - FIG. 10 is a sectional view showing a semiconductor device according to a sixth embodiment. 図10に示すように、第6の実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 As shown in FIG. 10, the semiconductor device according to the sixth embodiment has a MIS transistor structure. この半導体素子において、p型シリコン基板111 In this semiconductor device, p-type silicon substrate 111
1上には、いくつかの微粒子分散領域1113aからなる電荷保持領域1113、SiO 2膜からなるゲート絶縁膜1117及びゲート電極として機能するn型多結晶シリコン電極1118が下から順次積み上げられている。 On 1, several fine particle dispersion region charge holding region 1113 composed of 1113a, SiO 2 n-type polycrystalline silicon electrode 1118 functioning as a gate insulating film 1117 and a gate electrode made of film is sequentially stacked from below. また、各微粒子分散領域1113aでは、シリコン微粒子1115が、絶縁体であるSiO 2 1116中に分散されている。 Further, the respective fine particle dispersion region 1113a, silicon microparticles 1115 are dispersed in SiO 2 1116 which is an insulator. 第6の実施形態においては、シリコン微粒子1115の粒径は、p型シリコン基板1111に隣接する箇所からゲート絶縁膜1117に隣接する箇所に向かって、連続して減少している点で、第2の実施形態と異なる。 In the sixth embodiment, the particle size of the silicon particles 1115, towards the position adjacent from the point adjacent to the p-type silicon substrate 1111 to the gate insulating film 1117, in that it decreases continuously, the second different from that of the embodiment. また、下地となるp型シリコン基板111 Further, p-type silicon substrate 111 serving as a base
1中のn型多結晶シリコン電極1118の両側方に位置する領域にはn型拡散領域1112が設けられている。 Is n-type diffusion region 1112 is provided in the region located on both sides of the n-type polycrystalline silicon electrode 1118 in 1.
さらに、n型拡散領域1112上には、ソース・ドレイン電極として機能する金属電極1119が設けられている。 Further, on the n-type diffusion region 1112, the metal electrode 1119 functioning as source and drain electrodes are formed. 電荷保持領域1113の微粒子を除いた部分(マトリクス)は、微粒子より大きなバンドギャップを有する半導体でもよい。 Portion excluding the fine particles of the charge holding region 1113 (matrix) may be a semiconductor having a band gap larger than the microparticles. 【0100】―第6の実施形態に係る半導体素子の製造工程― 次に、第6の実施形態に係る半導体素子の製造工程について説明する。 [0100] - a sixth exemplary manufacturing process of the semiconductor device according to the embodiment of the - following describes a manufacturing process of a semiconductor device according to a sixth embodiment. 第5の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってp型シリコン基板1111上に、電荷保持領域1113、ゲート絶縁膜1117及びn型多結晶シリコン電極1118を形成する。 Fifth Embodiment and after forming the same semiconductor substrate, on the p-type silicon substrate 1111 by forming a photolithography and etching of the film, charge holding region 1113, a gate insulating film 1117 and the n-type polycrystalline silicon electrode 1118 to form. 次に、イオン注入によって、n型拡散領域1112を形成した後、スパッタ法及びエッチングによって、金属電極1119を形成する。 Next, by ion implantation, after forming the n-type diffusion region 1112, by sputtering and etching, to form the metal electrode 1119. これにより、第6の実施形態に係る半導体素子を製造することができる。 Thus, it is possible to manufacture a semiconductor device according to a sixth embodiment. 【0101】─第6の実施形態に係る半導体素子の特性─ 第6の実施形態においても、シリコン微粒子1115の静電容量は、p型シリコン基板1111との距離が小さいものほど小さい。 [0102] ─ also in the sixth characteristic ─ sixth embodiment of the semiconductor device according to an embodiment of the capacitance of the silicon microparticles 1115 is smaller as those the distance between the p-type silicon substrate 1111 is small. よって、第5の実施形態と同様の原理により、シリコン微粒子1115への電子の注入・シリコン微粒子1115内での電子の保持・シリコン微粒子1115からの電子の引き抜きを行うことができる。 Therefore, the same principle as in the fifth embodiment, it is possible to perform the extraction of electrons from the electron holding silicon particles 1115 in electron injecting and within silicon microparticles 1115 of the silicon microparticles 1115.
また、上述のように、第6の実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 Further, as described above, the semiconductor device according to the sixth embodiment has a MIS transistor structure. さらに、 further,
第6の実施形態では、電子を保持するためのシリコン微粒子1115がp型シリコン基板1111とn型多結晶シリコン電極1118との間のSiO 2 1116中に設けられている。 In the sixth embodiment, silicon microparticles 1115 for holding electrons it is provided in the SiO 2 1116 between the p-type silicon substrate 1111 and the n-type polycrystalline silicon electrode 1118. よって、シリコン微粒子1115における電子の有無によって、素子のしきい値電圧は高低変化する。 Thus, the presence of electrons in the silicon microparticles 1115, the threshold voltage of the device is changed in height. このしきい値電圧の高低を情報H(ハイ)と情報L(ロー)とに対応させることにより、情報の書き込み・読み出しを行うことができる。 By corresponding to the magnitude of the threshold voltage information H (high) data L and (low), it is possible to perform the writing and reading of information. 【0102】特に、第6の実施形態においても、電荷保持領域1113中において離散エネルギー幅が大きい量子化された多くのシリコン微粒子1115を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子B中に、長期間、電子を保持することが可能となる。 [0102] In particular, also in the sixth embodiment, by providing a number of silicon microparticles 1115 discrete energy width is greater quantized in the charge holding region 1113, effectively suppress the spontaneous release of accumulated electrons and, in the silicon microparticles B, long term, it is possible to hold the electrons. また、シリコン微粒子1115が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。 Further, by silicon microparticles 1115 are quantized, the injection and release of charges, the voltage, it is easy to control. 【0103】したがって、第6の実施形態に係る半導体素子は、蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域113に電荷を長時間保持できるため、信頼性の高いものとなる。 [0103] Thus, the semiconductor device according to the sixth embodiment, by effectively suppressed spontaneous release of accumulated charge, because it kept longer charge holding region 113, high reliability to become. よって、第6の実施形態に係る半導体素子は、素子における動作の高速化、動作消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものとなり得る。 Thus, the semiconductor device according to the sixth embodiment, high-speed operation of the element, while satisfying the requirements of the reduction of the operation power can be a highly reliable to meet the demand for long-term record keeping.
さらに、第6の実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。 Further, in the sixth embodiment, since the basic memory operation by a single device is achieved, thereby enabling high-density integration. 【0104】また、第6の実施形態に係る半導体素子においては、第5の実施形態に係る半導体素子と同様に、 [0104] In the semiconductor device according to the sixth embodiment, similarly to the semiconductor device according to a fifth embodiment,
トンネル酸化膜の厚さを制御する必要がないので、従来の半導体素子の製造工程よりも、第6の実施形態に係る半導体素子の製造工程のほうが容易となる。 It is not necessary to control the thickness of the tunnel oxide film, than the conventional manufacturing process of semiconductor devices, it is easy to more of the process of manufacturing the semiconductor device according to a sixth embodiment. 【0105】なお、第6の実施形態においては、n型拡散領域1112のうち少なくとも一方の上あるいは上方には、シリコン微粒子1115が存在しない領域を設けることもできる。 [0105] In the sixth embodiment, at least one of on or above among the n-type diffusion regions 1112 can also be provided an area where the silicon particles 1115 is not present. これにより、n型拡散領域1112に電圧を印加した際にシリコン微粒子1115を経て短絡した電流が、n型拡散領域1112間に流れることを防止することができる。 Thus, a current short-circuited through the silicon microparticles 1115 when a voltage is applied to the n-type diffusion region 1112 can be prevented from flowing between the n-type diffusion region 1112. 【0106】また、第6の実施形態においては、シリコン微粒子1115からなる層をいくつかの部分に図10 [0106] In the sixth embodiment, FIG. 10 a layer made of silicon microparticles 1115 into several parts
に示す断面に対し垂直な方向に分割することもできる。 It may be divided in a direction perpendicular to the cross-section shown in.
これによっても、n型拡散領域1112に電圧を印加した際にシリコン微粒子1115を経て短絡した電流が、 This also current short-circuited through the silicon microparticles 1115 when a voltage is applied to the n-type diffusion region 1112,
n型拡散領域1112間に流れることを防止することができる。 It can be prevented from flowing between the n-type diffusion region 1112. 【0107】(第7の実施形態) ―第7の実施形態に係る半導体素子の構造― 図11は、第7の実施形態に係る半導体素子の断面図である。 [0107] (Seventh Embodiment) - structure of a semiconductor device according to a seventh embodiment - FIG. 11 is a cross-sectional view of a semiconductor device according to a seventh embodiment. この半導体素子において、p型シリコン基板11 In this semiconductor device, p-type silicon substrate 11
21上には、いくつかの微粒子分散領域1122aからなる電荷保持領域1122(厚さ30nm程度)、絶縁膜として機能するSiO 2膜1126(厚さ20n On 21, several fine particle dispersion region charge holding region 1122 consisting of 1122a (having a thickness of about 30 nm), SiO 2 film 1126 which functions as an insulating film (thickness of 20n
m)、及び上部電極として機能するn型多結晶シリコン電極1127が下から順に設けられている。 m), and n-type polycrystalline silicon electrode 1127 which functions as an upper electrode are provided in order from the bottom. 電荷保持領域1122の微粒子を除いた部分(マトリクス)は、微粒子より大きなバンドギャップを有する半導体でもよい。 Portion excluding the fine particles of the charge holding region 1122 (matrix) may be a semiconductor having a band gap larger than the microparticles. なお、SiO 2膜1126の厚さを5〜20nmとするのが好ましい。 It is preferable that the 5~20nm the thickness of the SiO 2 film 1126. 【0108】図11に示すように、第1、3、5の実施形態と異なり、第7の実施形態においては、電荷保持領域1122では、SiGe微粒子1124(粒径1〜2 [0108] As shown in FIG. 11, unlike the 1,3,5 embodiment, in the seventh embodiment, the charge holding region 1122, SiGe microparticles 1124 (particle size 1-2
0nm程度、分散密度1×10 15 cm -3 〜1×10 20 About 0 nm, the dispersion density 1 × 10 15 cm -3 ~1 × 10 20 c
-3程度)が、絶縁体であるSiO 2 1125中に分散されている。 m approximately -3) are dispersed in SiO 2 1125 which is an insulator. また、SiGe微粒子1124の組成におけるGeの占める割合は、p型シリコン基板1121に隣接する箇所からSiO 2膜1126に隣接する箇所に向かって、連続して増加している。 Moreover, the proportion of Ge in the composition of the SiGe microparticles 1124 toward the portion adjacent to the p-type silicon substrate 1121 at a location adjacent to the SiO 2 film 1126, has increased continuously. なお、電荷保持領域1122においては、p型シリコン基板1121に隣接する箇所では、SiGe微粒子1124の組成におけるGeの占める割合はほぼ0%である一方、SiGe微粒子1124の組成におけるGeの占める割合はほぼ10 Note that in the charge holding region 1122, in a portion adjacent to the p-type silicon substrate 1121, while the proportion of Ge in the composition of the SiGe microparticles 1124 is almost 0%, the proportion of Ge in the composition of the SiGe microparticles 1124 are approximately 10
0%である。 It is 0%. また、電荷保持領域1122においては、 Further, in the charge holding region 1122,
界面はない。 There is no interface. 【0109】―第7の実施形態に係る半導体素子の製造工程― 次に、第7の実施形態に係る半導体素子の製造工程について説明する。 [0109] - the manufacturing process of a semiconductor device according to the seventh embodiment - will now be described a manufacturing process of a semiconductor device according to a seventh embodiment. まず、p型シリコン基板1121を設置したスパッタ装置内において、SiO 2 、Si、及びG First, in the sputtering apparatus which was installed p-type silicon substrate 1121, SiO 2, Si, and G
eのそれぞれに、加速したイオンを衝突させる。 Each of e, impinging accelerated ions. ただし、SiO 2 、Si、及びGeの堆積量の比は、スパッタ装置内において、SiO 2 、Si、及びGeそれぞれに対して設けられたシャッタの開閉によって調節する。 However, the ratio of the amount of deposited SiO 2, Si, and Ge, in the sputtering apparatus is adjusted by opening and closing of the shutter provided for the SiO 2, Si, and Ge, respectively.
これらのシャッタを用いて、Siに対するGeの堆積量の比を増加させつつ、この際の衝撃によってはじき出された原子、分子をp型シリコン基板1121上に堆積する。 Using these shutters, while increasing the deposition amount of the ratio of Ge for Si, deposited atoms are expelled by impact when this, a molecule on the p-type silicon substrate 1121. その後、基板の熱処理を行う。 Thereafter, a heat treatment of the substrate. これらの工程によって、p型シリコン基板1121上において、SiGe微粒子1124の組成におけるGeの占める割合が、p型シリコン基板1121に隣接する箇所からSiO 2膜1 These steps, on p-type silicon substrate 1121, the proportion of Ge in the composition of the SiGe microparticles 1124, SiO 2 film from the point adjacent to the p-type silicon substrate 1121 1
126に隣接する箇所に向かって、連続して増加するように、いくつかの微粒子分散領域1122aからなる電荷保持領域1122を形成する。 126 toward the position adjacent to, so as to increase continuously, to form a charge holding region 1122 consisting of several fine particle dispersion region 1122a. 次に、CVD装置のチャンバー内のサセプター上に基板を設置し、SiO 2膜1126を電荷保持領域1122上に堆積した後、同一のチャンバー内で、n型多結晶シリコン電極1127をSiO 2膜1126上に堆積する。 Then, the substrate was placed on a susceptor in a chamber of a CVD apparatus, after depositing a SiO 2 film 1126 on the charge holding region 1122, in the same chamber, n-type polycrystalline silicon electrodes 1127 a SiO 2 film 1126 It is deposited on top. 【0110】―第7の実施形態に係る半導体素子の電子注入・保持・引き抜き機構― 第7の実施形態に係る半導体素子においては、SiGe [0110] - a seventh embodiment in accordance semiconductor device of the electron injection-holding and pulling mechanism - in the semiconductor device according to the seventh embodiment, SiGe
微粒子1124の組成におけるGeの占める割合(Ge The proportion of Ge in the composition of the fine particles 1124 (Ge
含有率)は、p型シリコン基板1121との距離が小さいものほど小さく、また、その電子親和力は小さく、電子親和力とバンドギャップとの和は大きい。 Content) is smaller that the distance between the p-type silicon substrate 1121 is small, also the electron affinity is small, the sum of the electron affinity and the bandgap larger. これにより、電子及び正孔に対する周囲のSiO 2 1125の障壁高さはシリコン基板との距離が小さいほど小さくなる。 Accordingly, the barrier height of the surrounding SiO 2 1125 for electrons and holes become as the distance between the silicon substrate is less reduced. この関係については、後述する実施形態において説明する。 This relationship will be described in embodiments described later. よって、Ge含有率が大きなSiGe微粒子1 Thus, large SiGe particles Ge content 1
124とp型シリコン基板1121との間に、Ge含有率が小さなSiGe微粒子1124が存在しているので、Ge含有率の大きなSiGe微粒子1124とp型シリコン基板1121との間の電荷の移動は、Ge含有率が小さなSiGe微粒子1124を介して容易に行なわれる。 Between 124 and p-type silicon substrate 1121, since the Ge content is present is a small SiGe microparticles 1124, transfer of charge between the large SiGe microparticles 1124 and the p-type silicon substrate 1121 of Ge content, Ge content is easily performed through small SiGe microparticles 1124. 【0111】特に、第7の実施形態に係る半導体素子においては、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、電荷保持領域1122中において離散エネルギー幅が大きい量子化された多くのSiGe微粒子1124を設けることによって、蓄積された電子の自然放出を効果的に抑制し、SiGe微粒子1124中に、長期間、電子を保持することが可能となる。 [0111] Particularly, in the semiconductor device according to the seventh embodiment, unlike the semiconductor device using fine particles of a plurality of conventional silicon, many SiGe discrete energy width is greater quantized in the charge holding region 1122 by providing the fine particles 1124, the spontaneous release of accumulated electrons effectively suppressed, in the SiGe microparticles 1124, a long period of time, it is possible to hold the electrons. また、 Also,
SiGe微粒子1124が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。 By SiGe microparticles 1124 are quantized, the injection and release of charges, the voltage, it is easy to control. 【0112】よって、第7の実施形態に係る半導体素子においても、第1の実施形態と同様に、蓄積された電子の自然放出を効果的に抑制し、SiGe微粒子1124 [0112] Therefore, in the semiconductor device according to the seventh embodiment, as in the first embodiment, and effectively suppress the spontaneous release of accumulated electrons, SiGe microparticles 1124
中に、長期間、電子を保持することができる。 In, it can be a long period of time, to hold the electrons. 【0113】図14は、第7の実施形態に係る半導体素子におけるバンド図である。 [0113] Figure 14 is a band diagram of a semiconductor device according to a seventh embodiment. ここで、微粒子分散領域1 Here, fine particle dispersion region 1
125においては、実際には多くのSiGe微粒子11 In 125, in fact many of the SiGe microparticles 11
24が存在するが、説明を簡単にするため、SiGe微粒子1124をp型シリコン基板1121に隣接する箇所からSiO 2膜1126に隣接する箇所に向かって、 While 24 is present, in order to simplify the explanation, toward the position adjacent the locations adjacent the SiGe microparticles 1124 to p-type silicon substrate 1121 in the SiO 2 film 1126,
順に、シリコン微粒子A、シリコン微粒子B、シリコン微粒子C、シリコン微粒子Dとする。 In turn, the silicon particles A, silicone particles B, the silicon particles C, the silicon particles D. そこで、図14においては、シリコン微粒子A、B、C、Dの領域、Si Therefore, in FIG. 14, the silicon particles A, B, C, D region, Si
2 1125の領域におけるバンド構造を示すこととする。 And to exhibit a band structure in the region of O 2 1125. 【0114】一般に、SiGeにおいては、SiGeの組成におけるGeの占める割合が増加すればするほどに、荷電子帯と伝導帯の間の禁制帯幅であるバンドギャップは、小さくなる。 [0114] Generally, in the SiGe, the more you increase the proportion of Ge in the composition of SiGe, the band gap is forbidden band width between the valence band and the conduction band decreases. ここで、上述のように、SiGe Here, as described above, SiGe
微粒子1124の組成におけるGeの占める割合は、p The proportion of Ge in the composition of the fine particles 1124, p
型シリコン基板1121に隣接する箇所からSiO 2膜1126に隣接する箇所に向かって、連続して増加している。 Toward the point adjacent to type silicon substrate 1121 at a location adjacent to the SiO 2 film 1126, it has increased continuously. よって、図14に示すように、シリコン微粒子A、シリコン微粒子B、シリコン微粒子C、シリコン微粒子Dの順に、バンドギャップは小さくなる。 Therefore, as shown in FIG. 14, the silicon particles A, silicone particles B, silicon microparticles C, and the order of the silicon particles D, the band gap becomes smaller. また、同時に、電子親和力は大きくなり、電子親和力とバンドギャップとの和は小さくなる。 At the same time, the electron affinity increases, the sum of the electron affinity and the band gap becomes smaller. このため、この順に、電子及び正孔に対するトンネル障壁(障壁高さ)は大きくなる。 Therefore, in this order, a tunnel barrier (barrier height) for electrons and holes is increased. ゆえに、この順に、トンネル過程によって、電子を注入するのは困難になる反面、電子を保持する能力は高くなる。 Thus, in this order, the tunneling process, although that is difficult to inject electrons, ability to retain electrons increases. 【0115】したがって、第7の実施形態に係る半導体素子は、従来の半導体素子及び第1の実施形態に係る半導体素子に比べ、長時間の記録保持の要請に応える信頼性の高いものである。 [0115] Thus, the semiconductor device according to the seventh embodiment, as compared with the semiconductor device according to the conventional semiconductor device and the first embodiment is highly reliable to meet the demand for long-term record keeping. 【0116】また、第7の実施形態に係る半導体素子においては、第1の実施形態に係る半導体素子と同様に、 [0116] In the semiconductor device according to the seventh embodiment, similarly to the semiconductor device according to a first embodiment,
種々の粒径を有するSiGe微粒子1124がSiO 2 SiGe microparticles 1124 having various particle size SiO 2
1125中に拡散されているため、電圧印加時には注入が容易なSiGe微粒子1124から、自動的かつ選択的に、電子が注入され、また、最も電子が保持され易いSiGe微粒子1124で電子保持が行われる。 Because it is diffused into the 1125, the SiGe microparticles 1124 injection is easy when a voltage is applied, automatically and selectively, electrons are injected, also electronic holding is performed most electrons are held liable SiGe microparticles 1124 . よって、第7の実施形態に係る半導体素子においては、第1 Therefore, in the semiconductor device according to the seventh embodiment, first
の実施形態に係る半導体素子と同様に、トンネル酸化膜の厚さ及びSiGe微粒子1124の粒径を制御する必要がないので、従来の半導体素子の製造工程よりも第7 Like the semiconductor device according to the embodiment of, since it is not necessary to control the thickness and diameter of the SiGe microparticles 1124 of the tunnel oxide film, a than the conventional manufacturing process of semiconductor devices 7
の実施形態に係る半導体素子の製造工程のほうが容易となる。 Towards the fabrication process of the semiconductor device is facilitated according to the embodiment. 【0117】さらに、第7の実施形態に係る半導体素子においては、第1の実施形態に係る半導体素子と同様に、電荷保持領域1122中に、様々な静電容量のSi [0117] Further, in the semiconductor device according to the seventh embodiment, similarly to the semiconductor device according to the first embodiment, in the charge holding region 1122, the various capacitance Si
Ge微粒子1124が存在しているため、ある電子保持期間(記録時間)を実現するのに必要最小限の電圧によって電子注入を行うことも可能となる。 Since the Ge particles 1124 are present, it is also possible to carry out the electron injection by minimum voltage required to achieve a certain electron holding period (recording time). また、同じ大きさの必要最小限の電圧によって電荷消去を行うこともできる。 It is also possible to carry out the charge erasing by the minimum required voltage of the same magnitude. 【0118】微粒子のエネルギー準位を変えることによって、トンネル障壁の高さを制御するには、SiGe微粒子を用いてGe組成を変化させるほか、ZnCdSやZnSTe等の混晶を用いてCd組成やTe組成を変化させる等、他の材料系を用いることもできる。 [0118] By varying the energy level of the fine particles, to control the height of the tunnel barrier, in addition to changing the Ge composition using SiGe microparticles, Cd composition and Te using mixed crystal such as ZnCdS or ZnSTe like changing the composition, it is also possible to use other material systems. 【0119】また、SiO 2 1125に代えてSi x [0119] In addition, in place of the SiO 2 1125 Si x O
yz (4x=2y+3z)を用いてN組成を変化させる等、微粒子周辺の材質の電子親和力あるいは導伝帯エネルギーを変化させることで障壁高さを制御することも可能である。 y N z or the like to vary the N composition with (4x = 2y + 3z), it is also possible to control the barrier height by altering the electron affinity or-conduction band energy of the material of the surrounding particles. つまり、Si xyzにおけるyの値を大きくすることによって、バンドギャップが大きくなり、電子親和力は小さく、また、電子親和力とバンドギャップとの和は大きくなるため、障壁高さは大きくなる。 That is, by increasing the value of y in Si x O y N z, the greater the band gap, electron affinity smaller, also because the sum increases the electron affinity and band gap, the greater the barrier height . これによって、上述と同様の効果が得られる。 Thus, the same effect as described above can be obtained. 【0120】また、電荷保持領域1122のうちn型多結晶シリコン電極1127に近い箇所の微粒子の分散密度を1×10 17 cm -3以下という十分小さなものにすることによって、又は、それらの微粒子粒径を3nm以下という十分小さなものにすることによって、電荷保持領域1122のうちn型多結晶シリコン電極1127に近い箇所に、絶縁膜としての機能をも兼ね備えさせることができる。 [0120] Further, by sufficiently small as a dispersion density of particles of a position close to the n-type polycrystalline silicon electrode 1127 of the charge holding region 1122 1 × 10 17 cm -3 or less, or their fine particle by the diameter 3nm sufficiently small as below the position close to the n-type polycrystalline silicon electrode 1127 of the charge holding region 1122 can give also has a function as an insulating film. この場合には、第3の実施形態において、S In this case, in the third embodiment, S
iO 2膜1126の一部を形成しないこと、すなわち、 it does not form part of the iO 2 film 1126, i.e.,
SiO 2膜1126の一部の厚さを実質的に0とすることも可能である。 It is also possible to substantially zero portion of the thickness of the SiO 2 film 1126. 【0121】なお、電荷保持領域1122においては、 [0121] Incidentally, in the charge holding region 1122,
界面はない。 There is no interface. しかし、電荷保持領域1122中においてバンドギャップが連続的に変化しないような箇所を設けることも可能である。 However, it is also possible to band gap providing portion that does not continuously change in the charge holding region 1122. また、電荷保持領域1122中において、その上下で電荷保持領域1122の微粒子を除いた部分の組成が変化する面、その上下で微粒子112 Further, in the charge holding region 1122, the surface on which the composition of the portion excluding the fine particles of the charge holding region 1122 at the upper and lower changes, microparticles 112 at its upper and lower
4の粒径、分散密度、あるいは組成が変化する面、微粒子分散領域のバンドギャップが変化する面その他の界面を設けることも可能である。 4 of particle size, the dispersion density, or surface composition changes, it is also possible to provide a surface other interface band gaps of the particles dispersed area changes. なお、界面は複数であってもよい。 Incidentally, the interface may be plural. また、シリコン微粒子1124は、p型シリコン基板1121との距離が共通であるシリコン微粒子1 Further, silicon microparticles 1124, silicon microparticles 1 the distance between the p-type silicon substrate 1121 are common
124からなる複数の微粒子体群に群別されていてもよい。 Or it may be group-specific multiple particulate matter group consisting of 124. これらの場合においても、各微粒子1124間の静電容量は一定でないため、実質的に第7の実施形態と同様の効果が得られる。 In these cases, the capacitance between the fine particles 1124 because not constant, substantially the same effect as the seventh embodiment can be obtained. 【0122】界面を有する半導体素子の一例として、図15に、複数のSiGe微粒子1124を有し、基板の下方から順に、電荷保持領域1122内に、配置された複数の微粒子群1128を備える半導体素子の断面図を示す。 [0122] As an example of a semiconductor device having an interface, in Figure 15, has a plurality of SiGe microparticles 1124, in order from the lower side of the substrate, the charge holding region 1122, a semiconductor device having a plurality of microparticles group 1128 arranged It shows a cross-sectional view. この半導体素子においては、基板の下方から順に、微粒子群1128ごとに、SiGeの組成におけるGeの占める割合が増加しているため、この順で、トンネル障壁(障壁高さ)は大きくなることになる。 In this semiconductor device, in order from the lower side of the substrate, each group of fine particles 1128, because of the increasing proportion of Ge in the composition of the SiGe, in this order, so that the greater tunneling barrier (barrier height) . 【0123】(第8の実施形態) ―第8の実施形態に係る半導体素子の構造― 図12は、第8の実施形態に係る半導体素子を示す断面図である。 [0123] (Eighth Embodiment) - structure of a semiconductor device according to the eighth embodiment - Figure 12 is a sectional view showing a semiconductor device according to the eighth embodiment. 図12に示すように、第8の実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 As shown in FIG. 12, the semiconductor device according to the eighth embodiment has a MIS transistor structure. この半導体素子において、p型シリコン基板113 In this semiconductor device, p-type silicon substrate 113
1上には、いくつかの微粒子分散領域1133aからなる電荷保持領域1133、SiO 2膜からなるゲート絶縁膜1137及びゲート電極として機能するn型多結晶シリコン電極1138が下から順次積み上げられている。 On 1, n-type polycrystalline silicon electrode 1138 functioning as a gate insulating film 1137 and a gate electrode consisting of several charge holding region 1133 consisting of fine particle dispersed region 1133a, SiO 2 film is sequentially stacked from below. 第2、4、6の実施形態と異なり、第8の実施形態においては、各微粒子分散領域1133aでは、SiG Unlike the embodiment of the 2,4,6, in the eighth embodiment, the respective fine particle dispersion region 1133a, SiG
e微粒子1135が、絶縁体であるSiO 2 1136中に分散されている。 e particles 1135 are dispersed in SiO 2 1136 which is an insulator. また、SiGe微粒子1135の組成におけるGeの占める割合は、p型シリコン基板11 Moreover, the proportion of Ge in the composition of the SiGe microparticles 1135, p-type silicon substrate 11
31に隣接する箇所からSiO 2膜1137に隣接する箇所に向かって、連続して増加している。 From the point adjacent the 31 towards the position adjacent to the SiO 2 film 1137, has increased continuously. また、下地となるp型シリコン基板1131中のn型多結晶シリコン電極1138の両側方に位置する領域にはn型拡散領域1132が設けられている。 Further, n-type diffusion region 1132 is a region located on both sides of the n-type polycrystalline silicon electrode 1138 of the p-type silicon substrate 1131 serving as a base is provided. さらに、n型拡散領域11 Further, n-type diffusion region 11
32上には、ソース・ドレイン電極として機能する金属電極1139が設けられている。 On 32, the metal electrode 1139 functioning as source and drain electrodes are formed. 電荷保持領域1133 Charge holding region 1133
の微粒子を除いた部分(マトリクス)は、微粒子より大きなバンドギャップを有する半導体でもよい。 Portion excluding the fine particles (matrix) may be a semiconductor having a band gap larger than the microparticles. 【0124】―第8の実施形態に係る半導体素子の製造工程― 次に、第8の実施形態に係る半導体素子の製造工程について説明する。 [0124] - the manufacturing process of a semiconductor device according to the eighth embodiment - Next, a description will be given of a manufacturing process of a semiconductor device according to the eighth embodiment. 第7の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってp型シリコン基板1131上に、電荷保持領域1133、ゲート絶縁膜1137及びn型多結晶シリコン電極1138を形成する。 After forming the seventh same semiconductor substrate and embodiments of, on the p-type silicon substrate 1131 by forming a photolithography and etching of the film, charge holding region 1133, a gate insulating film 1137 and the n-type polycrystalline silicon electrode 1138 to form. 次に、イオン注入によって、n型拡散領域1132を形成した後、スパッタ法及びエッチングによって、金属電極1139を形成する。 Next, by ion implantation, after forming the n-type diffusion region 1132, by sputtering and etching, to form the metal electrode 1139. これにより、第8の実施形態に係る半導体素子を製造することができる。 Thus, it is possible to manufacture a semiconductor device according to the eighth embodiment. 【0125】─第8の実施形態に係る半導体素子の特性─ 第8の実施形態においても、SiGe微粒子1135のGe含有率は、p型シリコン基板131との距離が小さいものほど小さい。 [0125] ─ also in the embodiment of the semiconductor device characteristics ─ eighth according to an embodiment of the eighth, Ge content in the SiGe microparticles 1135 is smaller as those the distance between the p-type silicon substrate 131 is small. よって、第7の実施形態と同様の原理により、SiGe微粒子1135への電子の注入・S Therefore, the same principle as in the seventh embodiment, the electron injection · S of the SiGe microparticles 1135
iGe微粒子1135内での電子の保持・SiGe微粒子1135からの電子の引き抜きを行うことができる。 It is possible to perform extraction of electrons from the electron holding · SiGe microparticles 1135 in iGe particles within 1135.
また、上述のように、第8の実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 Further, as described above, the semiconductor device according to the eighth embodiment has a MIS transistor structure. さらに、 further,
第8の実施形態では、電子を保持するSiGe微粒子1 In an embodiment of the 8, SiGe microparticles 1 for holding the electronic
135がp型シリコン基板1131とn型多結晶シリコン電極1127との間のSiO 2 1136中に設けられている。 135 is provided in the SiO 2 1136 between the p-type silicon substrate 1131 and the n-type polycrystalline silicon electrode 1127. よって、SiGe微粒子1135における電子の有無によって、素子のしきい値電圧は高低変化する。 Thus, the presence or absence of electrons in SiGe microparticles 1135, the threshold voltage of the device is changed in height.
このしきい値電圧の高低を情報H(ハイ)と情報L(ロー)とに対応させることにより、情報の書き込み・読み出しを行うことができる。 By corresponding to the magnitude of the threshold voltage information H (high) data L and (low), it is possible to perform the writing and reading of information. 【0126】特に、第8の実施形態においても、電荷保持領域1133中において離散エネルギー幅が大きい量子化された多くのSiGe微粒子1135を設けることによって、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子B中に、長期間、電子を保持することが可能となる。 [0126] In particular, also in the eighth embodiment, by providing a number of SiGe microparticles 1135 discrete energy width is greater quantized in the charge holding region 1133, effectively suppress the spontaneous release of accumulated electrons and, in the silicon microparticles B, long term, it is possible to hold the electrons. また、SiGe微粒子1135が量子化されていることによって、電荷の注入・放出を、電圧により、制御することが容易になる。 Further, by SiGe microparticles 1135 are quantized, the injection and release of charges, the voltage, it is easy to control. 【0127】したがって、第8の実施形態に係る半導体素子は、蓄積された電荷の自然放出を効果的に抑制することによって、電荷保持領域1133に電荷を長時間保持できるため、信頼性の高いものとなる。 [0127] Thus, the semiconductor device according to the eighth embodiment, by effectively suppressed spontaneous release of accumulated charge, because it kept longer charge holding region 1133, high reliability to become. よって、第8 Therefore, the eighth
の実施形態に係る半導体素子は、素子における動作の高速化、動作消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものとなり得る。 The semiconductor device according to the embodiment, high-speed operation of the element, while satisfying the requirements of the reduction of the operation power can be a highly reliable to meet the demand for long-term record keeping. さらに、第8の実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。 Further, in the eighth embodiment, since the basic memory operation by a single device is achieved, thereby enabling high-density integration. 【0128】また、第8の実施形態に係る半導体素子においては、第7の実施形態に係る半導体素子と同様に、 [0128] In the semiconductor device according to the eighth embodiment, similarly to the semiconductor device according to the seventh embodiment,
トンネル酸化膜の厚さを制御する必要がないので、従来の半導体素子の製造工程よりも、第8の実施形態に係る半導体素子の製造工程のほうが容易となる。 It is not necessary to control the thickness of the tunnel oxide film, than the conventional manufacturing process of semiconductor devices, it is easy to more of the process of manufacturing the semiconductor device according to the eighth embodiment. 【0129】なお、第8の実施形態においては、n型拡散領域1132のうち少なくとも一方の上あるいは上方には、SiGe微粒子1135が存在しない領域を設けることもできる。 [0129] In the eighth embodiment, at least one of on or above among the n-type diffusion regions 1132 can also be provided an area where SiGe microparticles 1135 is not present. これにより、n型拡散領域1132に電圧を印加した際にSiGe微粒子1135を経て短絡した電流が、n型拡散領域1132間に流れることを防止することができる。 Thus, a current short-circuited via the SiGe microparticles 1135 when a voltage is applied to the n-type diffusion region 1132 can be prevented from flowing between the n-type diffusion region 1132. 【0130】また、第8の実施形態においては、SiG [0130] Further, in Embodiment 8, SiG
e微粒子1135からなる層をいくつかの部分に図12 Figure a layer made of e microparticles 1135 into portions 12
に示す断面に対し垂直な方向に分割することもできる。 It may be divided in a direction perpendicular to the cross-section shown in.
これによっても、n型拡散領域1132に電圧を印加した際にSiGe微粒子1135を経て短絡した電流が、 This also current short-circuited via the SiGe microparticles 1135 when a voltage is applied to the n-type diffusion region 1132,
n型拡散領域1132間に流れることを防止することができる。 It can be prevented from flowing between the n-type diffusion region 1132. 【0131】(第1〜第8の実施形態の変形例)上記第1〜第8の実施形態においては、シリコン微粒子中に注入・蓄積される電荷として電子を例に挙げて説明したが、同様にして正孔を注入・蓄積することも可能である。 [0131] In embodiments of the first to eighth (modification of the first to eighth embodiments), but the electrons as injected and charges accumulated in the silicon particles has been described as an example, similarly it is also possible to to inject and accumulate positive holes. 【0132】また、上記第1〜第8の実施形態において、微細なMISFETにおいて一般的に採用されているいわゆるLDD構造を利用して、ゲート電極及びゲート絶縁膜の側方に絶縁体サイドウォール(例えばシリコン酸化膜)を形成してから、ソース・ドレイン領域を形成することにより、ソース・ドレイン領域と微粒子体との間隔を広く確保することにより、希望しないときに微粒子体からソース・ドレイン領域に電荷がリークするのを確実に防止することができる。 [0132] Further, in the above-mentioned first to eighth embodiment, by utilizing the so-called LDD structure is generally employed in fine MISFET, the sides of the gate electrode and the gate insulating film insulator sidewalls ( after forming a silicon oxide film, for example), by forming source and drain regions, by ensuring a wide distance between the source and drain regions and particulate matter, the source and drain regions from the particulate matter when not desired charge can be prevented reliably from leaking. 【0133】―基板― 上述の実施形態においては、基板としてp型シリコン基板を用いているが、この他にn型シリコン基板、GaA [0133] - a substrate - in the above-described embodiment, although a p-type silicon substrate as the substrate, n-type silicon substrate In addition, GaA
s基板その他の半導体材料を用いた基板を用いることもできる。 s substrate can also be used substrates with other semiconductor materials. 【0134】また、上述の実施形態においては基板としてp型シリコン基板を用いているため、高精度のシリコン系プロセス技術が利用でき、また、半導体素子の高密度の集積化が可能となる。 [0134] Also, due to the use of p-type silicon substrate as the substrate in the above embodiments, silicon process technology precision are available, also, it is possible to high-density integration of semiconductor devices. 【0135】また、基板の上に、シリコン酸化膜、シリコン窒化膜及びシリコン酸窒化膜のうち少なくともいずれか1つを設けてもよい。 [0135] Further, on the substrate, a silicon oxide film, at least any one may be provided in the silicon nitride film and a silicon oxynitride film. これらの膜は、トンネル膜として、機能することとなる。 These films, so that the as the tunnel film serves. 【0136】─微粒子の周辺の部材(マトリクス)やゲート絶縁膜─ 上述の実施形態においては、微粒子の周辺の部材(マトリクス)やゲート絶縁膜としては、SiO 2を用いているが、基板─微粒子間および複数の微粒子間においてトンネル障壁として機能する材料であればSiO 2に代えて用いることができる。 [0136] ─ the peripheral member (matrix) and the gate insulating film ─ embodiment of the above fine particles, the periphery of the member (matrix) and the gate insulating film of fine particles, is used to SiO 2, the substrate ─ microparticles it can be used instead of SiO 2 as long as the material functions as a tunnel barrier between and between the plurality of fine particles. トンネル障壁として機能するこの部材は、熱拡散電流を遮るがトンネル電流を透過する性質を有し、また、半導体基板および微粒子に比較して少なくとも100meV以上の障壁高さを有する半導体もしくは絶縁体の薄膜であることが好ましい。 The member blocks the thermal diffusion current but has the property of transmitting a tunnel current and a thin film of semiconductor or insulator having at least 100meV or more barrier height compared to the semiconductor substrate and the fine particles that function as a tunnel barrier it is preferable that. 【0137】ここで、絶縁体材料としてはSiO 2 、S [0137] In this case, SiO 2, S is as an insulator material
34 、Al 23 、CeO 2等が特に適している。 i 3 N 4, Al 2 O 3, CeO 2 or the like are particularly suitable.
また、これらの絶縁体膜を組み合わせたものや混合した組成を有する膜、例えば、Si xyz (4x=2y Further, a film having a composition and that mixed a combination of these insulating films, for example, Si x O y N z ( 4x = 2y
+3z)等の組成を有する膜も利用できる。 Film can also be used with a + 3z) composition or the like. また、半導体材料としては、C(ダイヤモンド)、AlN、Ga As the semiconductor material, C (diamond), AlN, Ga
N、AlP、GaP、ZnO、ZnS、MgO、MgS N, AlP, GaP, ZnO, ZnS, MgO, MgS
等及びこれらの混晶が適している。 Is suitable, and the like, and mixed crystal thereof. 【0138】なお、微粒子の周辺の部材(マトリクス) [0138] In addition, members of the periphery of the fine particles (matrix)
やゲート絶縁膜の材料は均一でなく、位置によって異なっていてもよい。 And the gate insulating film of the material is not uniform, may be different depending on the position. 【0139】―微粒子― 上述の第1〜第8の実施形態においては微粒子としてシリコン微粒子や、SiGe微粒子を用いているが、シリコン微結晶、SiGe微結晶、アモルファスシリコンや単結晶シリコン、その他の材料の半導体や金属を微粒子として用いることもできる。 [0139] - particles - or silicon particles as fine particles in the first to the eighth embodiment described above, but using a SiGe particles, the fine silicon crystal, SiGe microcrystalline, amorphous silicon, single crystal silicon, other materials the semiconductor or metal can also be used as fine particles. 【0140】微粒子としてシリコンの粒子を用いた場合は、製造過程において高温としてもシリコンの粒子は、 [0140] When using silicon particles as the fine particles, particles of silicon as the high temperature in the manufacturing process,
安定で、かつ、汚染されがたいため、高精度であるシリコンプロセス技術を容易に適用できる。 Stable and, because hardly contaminated, can be easily applied to the silicon process technology is accurate. また、微粒子として金属の粒子を用いた場合は、粒径の揃った高品質の微粒子を、容易に高い面内密度で均一に形成できる。 In the case of using the metal particles as fine particles, a high-quality fine particles with uniform particle size, can be uniformly formed with ease high in-plane density. 【0141】微粒子として金属の粒子を用いた場合は、 [0141] In the case of using the metal particles as fine particles,
上述のような、量子化は起こらないが、静電容量に応じた電位上昇や、障壁高さに応じた電荷移動,電荷保持特性の変化は、生じるため、上述の実施形態と同様の効果が得られる。 As described above, but does not occur quantized potential rise or corresponding to the capacitance, charge transfer in response to the barrier height, the change of the charge retention characteristics, to produce, the same effect as the above-described embodiment can get. 【0142】また、複数の微粒子が2.0eV以上のバンドギャップを有する半導体である場合には、微粒子のエネルギー準位間の差が大きくなることにより、電荷閉じ込めの効果が増大する。 [0142] When a plurality of fine particles is a semiconductor having a band gap greater than 2.0eV, by the difference between the energy levels of the particles increases, the effect of confining the charge increases. さらに、微粒子の周辺の部材としてSiO 2等の絶縁体を用いる場合で、複数の微粒子が2.0eV以上のバンドギャップを有する半導体であるときは、トンネル障壁の高さが低くなる。 Furthermore, in the case of using an insulator such as SiO 2 as a member of the neighborhood of the fine particles, when a plurality of fine particles is a semiconductor having a band gap greater than 2.0eV, the height of the tunnel barrier is lowered. よって、 Thus,
このときには、トンネル電流を確保しつつ各微粒子間の間隔を増大することができる。 In this case, it is possible to increase the interval between each particle while maintaining a tunnel current. したがって、電荷を保持する微粒子の容量が低下する。 Therefore, the capacity of the microparticles of retaining charges is reduced. 【0143】ここで、2.0eV以上のバンドギャップを有する半導体としては、GaN、GaP、GaAs、 [0143] Here, as the semiconductor having a band gap of more than 2.0eV, GaN, GaP, GaAs,
AlAs、ZnO、ZnS、ZnSe、CdS、ZnT AlAs, ZnO, ZnS, ZnSe, CdS, ZnT
e、SiC等及びこれら半導体の混晶を挙げることができる。 e, it can be exemplified SiC, etc., and these semiconductor mixed crystal. 【0144】上述の実施形態において、微粒子の分散密度が1×10 15 cm -3から1×10 [0144] In the above embodiment, the dispersion density of particles 1 × 10 15 cm -3 from 1 × 10 20 cm -3の間であることによって、効果的に微粒子内に電荷を保持でき、また、電荷の有無の検出も容易となるため、好ましい。 By is between 20 cm -3, it can be effectively retain charges in the microparticles, also, because it becomes easy detection of the presence or absence of charge, preferred. 【0145】また、上述の実施形態では、微粒子の形状を、偏平な形状としてもよい。 [0145] In the aforementioned embodiment, the shape of the particles may be flat shape. 特に、スパッタリングだけでなくCVDによって、微粒子を形成する場合には、 In particular, by CVD as well sputtering, in the case of forming the microparticles,
素子の作製工程を容易にすることができる。 It can facilitate a manufacturing process of the device. また、微粒子の形状を、偏平な形状とした場合には、微粒子体の静電容量を増加させることができる。 Further, when the shape of the fine particles, and a flat shape can increase the capacitance of the particulate matter. この場合には、電荷を保持するための微粒子とp型シリコン基板とを結ぶ直線付近に、微粒子が存在するようになることがより多くなるため、p型シリコン基板―電荷を保持するための微粒子間の微粒子体を経た電荷移動がより起こりやすくなることとなる。 In this case, a straight line near the line connecting the fine particles and the p-type silicon substrate for holding an electric charge, because it comes to exist fine particles is more, a p-type silicon substrate - microparticles for holding charge charge transfer through the particulate material between the can tends more to occur. 【0146】さらに、微粒子は、重なり合って複数の層を形成していてもよい。 [0146] In addition, the microparticles may form a plurality of layers overlap. 【0147】―第1〜第8の実施形態に係る半導体素子の応用― なお、上述の第1〜第8の実施形態に係る半導体素子を微小な電荷の移動・蓄積を制御するために種々応用できる。 [0147] - Application of a semiconductor device according to the first to eighth embodiments - Note that various applications to control the movement and storage of micro-charge of the semiconductor device according to the first to eighth embodiments described above it can. 例えば、走査型プローブ顕微鏡(SPM)、特に、 For example, scanning probe microscopy (SPM), in particular,
原子間力顕微鏡(AFM)の原理を用いて、第1〜6の実施形態に係る各半導体素子における電荷の分布図を作成することによって、この分布図をメモリとして使用することが考えられる。 Using the principle of the atomic force microscope (AFM), by creating a distribution diagram of electric charge in the semiconductor device according to a sixth embodiment, it is conceivable to use the distribution diagram as a memory. この場合には、半導体素子においてn型多結晶シリコン電極はなくてもよい。 In this case, it may not be n-type polycrystalline silicon electrode in the semiconductor device. また、上述の実施形態の中から、複数の実施形態の特徴を併せ持つ構成を有するような半導体素子であってもよい。 Moreover, among the embodiments described above, it may be a semiconductor device such as to have a structure that combines the features of several embodiments. 【0148】その他、本発明の要旨を逸脱しない範囲内において種々の変形が可能である。 [0148] Other, various modifications are possible without departing from the gist of the present invention. 【0149】(第9の実施形態) ―第9の実施形態に係る半導体素子の構造― 図16は、第9の実施形態に係る半導体素子の断面図である。 [0149] (Ninth Embodiment) - structure of a semiconductor device according to the ninth embodiment - Figure 16 is a cross-sectional view of a semiconductor device according to a ninth embodiment. この半導体素子において、p型シリコン基板20 In this semiconductor device, p-type silicon substrate 20
11上には、シリコン酸窒化膜からなる第1のトンネル障壁膜2012(厚さ2nm)、多結晶シリコン膜からなる半導体膜2013(厚さ5nm)、SiO 2膜からなる第2のトンネル障壁膜2014(厚さ2nm)、 On 11, the first tunnel barrier film 2012 (thickness 2 nm) made of silicon oxynitride film, a semiconductor film 2013 (thickness 5 nm) made of polycrystalline silicon film, a second tunnel barrier film made of SiO 2 film 2014 (with a thickness of 2nm),
SiO 2膜からなる絶縁膜2016(厚さ20nm) Insulating film 2016 made of SiO 2 film (thickness: 20 nm)
及び上部電極として機能するn型多結晶シリコン電極2 And n-type polycrystalline silicon electrode 2 which functions as an upper electrode
017が下から順に設けられている。 017 is provided in order from the bottom. この半導体膜20 The semiconductor film 20
13は量子化されている。 13 is quantized. また、第2のトンネル障壁膜2014と絶縁膜2016との間には、量子化されたシリコン微粒子2015(粒径5nm)が複数埋め込まれている。 Between the second tunnel barrier film 2014 and the insulating film 2016, silicon microparticles 2015 are quantized (particle diameter 5 nm) are embedded plural. なお、シリコン酸窒化膜からなる第1のトンネル障壁膜2012の厚さを2〜3nm、多結晶シリコン膜からなる半導体膜2013の厚さを2〜8nm、Si Incidentally, 2 to 8 nm the thickness of the semiconductor film 2013 made of the thickness of the first tunnel barrier film 2012 made of a silicon oxynitride film 2 to 3 nm, a polycrystalline silicon film, Si
2膜からなる第2のトンネル障壁膜2014の厚さを2〜3nm、SiO 2膜からなる絶縁膜2016の厚さを5〜20nm、シリコン微粒子2015の粒径を2〜 O 2 consisting film second 2~3nm the thickness of the tunnel barrier layer 2014, 5 to 20 nm the thickness of the insulating film 2016 made of SiO 2 film, the grain size of the silicon particles 2015 2
8nm、シリコン微粒子2015の面内密度を1×10 8 nm, 1 × 10 plane density silicon microparticles 2015
12 cm -2から3×10 12 cm -2程度とするのが好ましい。 Preferably from 12 cm -2 to about 3 × 10 12 cm -2. 【0150】―第9の実施形態に係る半導体素子の製造工程― 次に、本実施形態に係る半導体素子の製造工程について説明する。 [0150] - the manufacturing process of a semiconductor device according to the ninth embodiment - will now be described a manufacturing process of a semiconductor device according to the present embodiment. まず、窒素化合物の存在下においてp型シリコン基板2011を酸窒化(基板温度800℃)することにより、p型シリコン基板2011上にシリコン酸窒化膜からなる第1のトンネル障壁膜2012を形成する。 First, by p-type silicon substrate 2011 oxynitride (substrate temperature 800 ° C.) in the presence of a nitrogen compound to form a first tunnel barrier film 2012 made of a silicon oxynitride film on the p-type silicon substrate 2011. 次に、CVD装置のチャンバー内のサセプター上に基板を設置し、多結晶シリコン膜からなる半導体膜20 Next, the semiconductor film 20 of the substrate placed on a susceptor in a chamber of a CVD apparatus, a polycrystalline silicon film
13を第1のトンネル障壁膜2012上に堆積した後、 After 13 deposited on the first tunnel barrier film 2012,
同一のチャンバー内で、連続してSiO 2膜からなる第2のトンネル障壁膜2014を半導体膜2013上に堆積する。 In the same chamber, depositing a second tunnel barrier film 2014 made of SiO 2 film successively on the semiconductor film 2013. 次に、同一のチャンバー内で同じサセプタ上に基板(基板温度580℃)をおいた状態で、材料ガスとしてSiH 4をCVD装置内のチャンバーに短時間、導入する。 Then, with the placed substrate (substrate temperature 580 ° C.) in the same susceptor on in the same chamber, a short time SiH 4 into the chamber of a CVD apparatus as a material gas is introduced. これにより、第2のトンネル障壁膜2014上に、複数のシリコン微粒子2015を形成する。 Thus, on the second tunnel barrier film 2014 to form a plurality of silicon microparticles 2015. その後、p型シリコン基板2011を酸素あるいは水蒸気の存在下に短時間暴露して各シリコン微粒子2015の表面部を1nm程度の厚み分だけ酸化することにより、各シリコン微粒子2015間をSiO 2によって絶縁する。 Thereafter, by oxidation by brief exposure to p-type silicon substrate 2011 in the presence of oxygen or water vapor of the surface portion of the silicon microparticles 2015 by the thickness of about 1 nm, which insulates the respective silicon microparticles 2015 by SiO 2 . 次に、同一のチャンバー内で、SiO 2膜である絶縁膜2016を第2のトンネル障壁膜2014及びシリコン微粒子2015上に堆積した後、さらに絶縁膜20 Then, in the same chamber, after depositing an insulating film 2016 is a SiO 2 film on the second tunnel barrier film 2014 and the silicon microparticles 2015, an insulating film 20
16の上に、n型多結晶シリコン電極2017を堆積する。 Over 16, depositing the n-type polycrystalline silicon electrode 2017. なお、CVD法による第1のシリコン微粒子201 The first silicon microparticles 201 by CVD
5の形成、その後のシリコン微粒子2015の表面の酸化を繰り返すことにより、シリコン微粒子2015の面内密度を適切な値となるように増加させることができる。 Formation of 5, by repeating the subsequent oxidation of the surface of the silicon particles 2015 may be increased so that the plane density of the silicon microparticles 2015 with the appropriate value. 【0151】次に、本実施形態の半導体素子と、図57 [0151] Next, a semiconductor device of this embodiment, FIG. 57
に示す従来の半導体素子における電子注入・保持・引き抜きの機構の相違について説明する。 It explained differences in the electron injecting and holding and pulling of mechanism in the conventional semiconductor device shown in. 【0152】―第9の実施形態に係る半導体素子の電子注入・保持・引き抜き機構― 従来の半導体素子の構造,電子注入・保持・引き抜き機構については、第1の実施形態で説明したとおりである。 [0152] - 9 electron injecting, holding, pulling mechanism of the semiconductor device according to the embodiment - the structure of a conventional semiconductor device, the electron injection-holding and pulling mechanism are as described in the first embodiment . 【0153】そこで、本実施形態に係る半導体素子における電子注入・電子保持の機構について、従来の半導体素子との相違について説明する。 [0153] Therefore, the mechanism of the electron injection and electron retention in the semiconductor device according to the present embodiment will be described differs from the conventional semiconductor device. 【0154】図17は、第9の実施形態に係る半導体素子におけるバンド図である。 [0154] Figure 17 is a band diagram of a semiconductor device according to a ninth embodiment. シリコン微粒子2015内では、シリコン微粒子2015の粒径が極めて小さいため、シリコン微粒子中の電子がとりうるエネルギー状態(エネルギー準位)が量子化されている。 The silicon microparticles within 2015, since the particle size of the silicon particles 2015 is extremely small, the energy state of electrons can take in the silicon particles (energy level) is quantized. また、半導体膜2013では、その厚さが極めて小さいため、半導体膜13のエネルギー準位は量子化されて離散的になっている。 In the semiconductor film 2013, for its thickness it is extremely small, the energy level of the semiconductor film 13 is in a discrete quantized. よって、図17に示すように、シリコン微粒子2 Therefore, as shown in FIG. 17, the silicon microparticles 2
015及び半導体膜2013双方においては、エネルギー準位が量子化されている。 In 015 and the semiconductor film 2013 both energy levels are quantized. 【0155】また、シリコン微粒子2015の状態密度は高エネルギーになるほど増大するので、各エネルギー準位間の間隔(以下では、「離散エネルギー幅」という。)は、一般に、エネルギー準位が低次の場合には大きく、エネルギー準位が高次の場合には小さい。 [0155] Also, since the state density of the silicon microparticles 2015 increases as becomes high energy interval between the energy levels (hereinafter,. As "discrete energy width") is generally energy level of low order large in the case, it is small when the energy level is higher. また、 Also,
状態密度が高いことにより電子の遷移確率も高い。 Electronic transition probabilities by state density is high is high. 一方、半導体膜2013の離散エネルギー幅も、また、エネルギー準位が低次の場合には大きく、エネルギー準位が高次の場合には小さい。 On the other hand, the discrete energy width of the semiconductor film 2013 may, also large when the energy level is low following, is small when the energy level is higher. しかし、半導体膜2013の離散エネルギー幅は、シリコン微粒子2015の離散エネルギー幅よりも小さい。 However, the discrete energy width of the semiconductor film 2013 is smaller than the discrete energy width of silicon microparticles 2015. よって、半導体膜2013の離散エネルギー幅が密である部分のポテンシャルは、シリコン微粒子2015の離散エネルギー幅が密である部分のポテンシャルよりも小さい。 Therefore, the potential of the discrete energy width is dense portion of the semiconductor film 2013 is smaller than the potential of the portion discrete energy width of the silicon particles 2015 is dense. 【0156】通常のトンネル過程では、通過する障壁層の両側のエネルギー準位のポテンシャルが同一である必要がある。 [0156] In a typical tunneling process, it is necessary potential energy levels on both sides of the barrier layer to pass through are the same. よって、シリコン微粒子2015―半導体膜2013間では、電圧の印加されていない状態では、第2のトンネル障壁膜2014の両側でいずれも量子化されているシリコン微粒子2015のエネルギー準位の1 Thus, between the silicon microparticles 2015- semiconductor film 2013, the state of not being applied voltage, the second energy level of silicon microparticles 2015 none on both sides of the tunnel barrier film 2014 are quantized 1
つと半導体膜2013のエネルギー準位の1つとのポテンシャルが互いに一致したときのみトンネリングが生じるため、トンネリングが生じる確率は非常に低いものになる。 Bract for viewing tunneling when one of the potential energy level of the semiconductor film 2013 are matched with each other occurs, the probability that tunneling occurs becomes very low. また、シリコン微粒子2015の静電容量が十分小さい場合、シリコン微粒子2015―半導体膜201 Also, if the capacitance of the silicon microparticles 2015 is sufficiently small, silicon microparticles 2015- semiconductor film 201
3間では、両者の間で量子化されているエネルギー準位同士のポテンシャルが等しくなるような電圧を加えた場合のみ、共鳴トンネル過程によって電子移動が効率よく行われる一方、それ以外の場合の電子移動は抑制される。 In between 3, if the potential of the energy levels between which is quantized in between them plus the voltage that is equal only, while the electron transfer is efficiently performed by resonant tunneling process, the otherwise electronic movement is suppressed. つまり、シリコン微粒子2015―半導体膜201 That is, silicon microparticles 2015- semiconductor film 201
3間の電子移動は外部から加える電圧によって制御でき、かつ、シリコン微粒子2015に一旦注入された電子は長期間保持されることになる。 Electron transfer between 3 can be controlled by a voltage applied from the outside, and, once injected electrons in the silicon microparticles 2015 will be maintained for a long time. 【0157】一方、p型シリコン基板2011の伝導帯においては、電子がとり得るエネルギー状態であるエネルギー準位は、ほぼ連続的に存在しており、その状態密度は高い。 [0157] On the other hand, in the conduction band of the p-type silicon substrate 2011, the energy level is the energy state obtained electrons take, are present substantially continuously, the state density is high. よって、半導体膜2013の量子化されているエネルギー準位のいずれに対しても、同じポテンシャルを有するエネルギー準位がp型シリコン基板2011 Thus, for any energy level are quantized in the semiconductor film 2013, the energy level is p-type silicon substrate 2011 having the same potential
に存在すると考えられるので、半導体膜2013―p型シリコン基板2011間のトンネル過程は、少なくともエネルギー的には禁止されることはない。 It is considered to be present in, tunneling process between the semiconductor film 2013-p-type silicon substrate 2011 is never at least energetically is prohibited. また、半導体膜2013の面積は十分大きいので、第1のトンネル障壁膜2012を挟む半導体膜2013とp型シリコン基板2011との準位間では状態関数の空間的重なりが大きい。 Further, since the area of ​​the semiconductor film 2013 is sufficiently large, a large spatial overlap of the state functions between state between the semiconductor film 2013 and the p-type silicon substrate 2011 sandwiching a first tunnel barrier film 2012. したがって、n型多結晶シリコン電極2017に印加する電圧をどのように変化させても、半導体膜20 Therefore, no matter how varied the voltage applied to the n-type polycrystalline silicon electrode 2017, the semiconductor film 20
13―p型シリコン基板2011間では迅速なトンネル過程が生ずるため、半導体膜2013はp型シリコン基板2011と等電位となる。 For rapid tunneling process occurs at between 13-p-type silicon substrate 2011, the semiconductor film 2013 becomes equipotential with the p-type silicon substrate 2011. つまり、半導体膜2013 In other words, the semiconductor film 2013
―p型シリコン基板2011間の電子移動は容易である。 Electron transfer between -p-type silicon substrate 2011 is easy. 【0158】図18(a)、(b)、(c)は、第9の実施形態の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。 [0158] Figure 18 (a), (b), (c) is an energy band state when performing the electron injection and electronic retention in the semiconductor device of the ninth embodiment is a partial band diagram showing, respectively. なお、図18(a)、(b)、(c)においては、理解を容易にするため、荷電子帯のエネルギーバンド状態の図示は省略する。 Incidentally, FIG. 18 (a), the in (b), (c), for easy understanding, the illustrated energy band state of the valence band is omitted. 【0159】図18(a)に示すように、n型多結晶シリコン電極2017に電圧を印加する前には、p型シリコン基板2011と、半導体膜2013あるいはシリコン微粒子2015との間での電子移動は起こらない。 [0159] As shown in FIG. 18 (a), before a voltage is applied to the n-type polycrystalline silicon electrode 2017, electron transfer between the p-type silicon substrate 2011, a semiconductor film 2013 or the silicon microparticles 2015 It does not occur. 【0160】しかし、図18(b)に示すように、ある一定の正の電圧をn型多結晶シリコン電極2017に印加すると、上述のようにp型シリコン基板2011から半導体膜2013の空のエネルギー準位への電子移動と、半導体膜2013のエネルギー準位からシリコン微粒子2015中の空のエネルギー準位への電子移動とが容易に起こる。 [0160] However, as shown in FIG. 18 (b), upon application of a certain positive voltage to the n-type polycrystalline silicon electrode 2017, an empty energy of the semiconductor film 2013 from the p-type silicon substrate 2011 as described above and electron transfer to the level, and the electron transfer to an empty energy level of the silicon particles in the 2015 occurs readily from the energy levels of the semiconductor film 2013. ここで、通常、複数のシリコン微粒子2 Here, usually, a plurality of silicon microparticles 2
015の粒径はばらついているため、シリコン微粒子2 Since the 015 is the particle size of which varies, silicon fine particles 2
015の量子化されているエネルギー準位のポテンシャルもばらつく。 015 also varies the potential of the energy level is quantized. よって、特に厳密に電圧の制御を行わなくても、加えられた一定の電圧により半導体膜2013 Thus, even without particularly strictly perform control of voltage, the semiconductor film 2013 with a constant voltage applied
の電子のエネルギー準位のいくつかと、いくつかのシリコン微粒子2015の各エネルギー準位とが、同じポテンシャルとなる。 With some of the potential energy of electrons of, and a few of each energy level of silicon microparticles 2015, the same potential. よって、n型多結晶シリコン電極20 Thus, n-type polycrystalline silicon electrode 20
17に正の電圧を加えると、p型シリコン基板2011 When a positive voltage is applied to 17, p-type silicon substrate 2011
から半導体膜2013を経て複数のシリコン微粒子20 From via the semiconductor film 2013 a plurality of silicon particles 20
15への電子注入を行うことができることとなる。 And thus capable of performing electron injection into 15. 【0161】また、量子化されたエネルギー準位間の間隔(離散エネルギー幅)は、ポテンシャルが大きくなるほど小さくなるので、より高い電圧を加えることで、シリコン微粒子2015及び半導体膜2013の量子化されたエネルギー準位群の高次の密な部分同士が同じポテンシャルを持つようになり、また、状態密度も増加するので、より多くの高次の準位を有するシリコン微粒子2 [0161] The interval between the energy levels are quantized (discrete energy width), becomes smaller as the potential increases, the addition of higher voltage, the quantized silicon microparticles 2015 and the semiconductor film 2013 dense portions between the higher energy level group becomes to have the same potential, and since the state density also increases, silicon microparticles 2 with more levels of higher order
015への電子注入が起こる。 Electron injection into the 015 occurs. さらに、印加電圧をある一定範囲で掃引したり、高周波を重畳することでより多くのシリコン微粒子2015への電子注入が可能となる。 Additionally, or swept at a constant range of the applied voltage, and electrons are injected into more silicon microparticles 2015 by superimposing a high frequency. 【0162】図18(c)に示すように、複数のシリコン微粒子2015への電子注入の後、n型多結晶シリコン電極2017への電圧の印加をなくすと、シリコン微粒子2015のポテンシャルは上昇し、p型シリコン基板2011の伝導帯のポテンシャルは低下する。 [0162] As shown in FIG. 18 (c), after injection of electrons into a plurality of silicon microparticles 2015 and eliminate the application of the voltage to the n-type polycrystalline silicon electrode 2017, the potential of the silicon microparticles 2015 increases, potential of the conduction band of the p-type silicon substrate 2011 is reduced. つまり、電圧の印加をなくすることにより、シリコン微粒子の各エネルギー準位、半導体膜の各エネルギー準位、p That is, by eliminating the applied voltage, the energy levels of the silicon particles, each energy level of the semiconductor film, p
型シリコン基板の伝導帯の相対的なポテンシャルの上下関係が変化する。 Hierarchical relationship relative potential of the conduction band of -type silicon substrate changes. なお、複数のシリコン微粒子2015 In addition, a plurality of silicon microparticles 2015
への電子注入の後では、シリコン微粒子2015のポテンシャルが、電子注入前(図18(a))と比べ、上昇している。 After the electron injection to the potential of the silicon microparticles 2015, compared with the electron injection before (FIG. 18 (a)), it has risen. 【0163】このとき、印加電圧が除かれた際の電位において、一部のシリコン微粒子2015のエネルギー準位のポテンシャルは、半導体膜2013のエネルギー準位のポテンシャルと偶然、一致することによりトンネル過程が許容されてしまうため、シリコン微粒子2015 [0163] At this time, in the potential when the applied voltage is removed, the potential of some of the energy levels of the silicon microparticles 2015, potential and accidental energy levels of the semiconductor film 2013, the tunnel process by matching since thus allowed, silicon microparticles 2015
に注入された電子が失われることもある。 Sometimes injected electrons are lost. この点において、従来の半導体素子と同様である。 In this respect, it is similar to a conventional semiconductor device. しかし、本実施形態に係る半導体素子においては、従来の半導体素子と異なり、電子が注入された多くのシリコン微粒子2015 However, in the semiconductor device according to the present embodiment, unlike the conventional semiconductor device, a number of silicon microparticles electrons are injected 2015
のエネルギー準位のポテンシャルは、半導体膜のエネルギー準位のポテンシャルとは、一致しないため、シリコン微粒子2015―半導体膜2013間のトンネル過程による電子移動が禁止される。 Potential energy level, and the potential of the energy levels of the semiconductor film, because it does not match, the electron transfer by tunneling process between the silicon microparticles 2015- semiconductor film 2013 is prohibited. したがって、大多数のシリコン微粒子2015中に電子が安定に保持されるので、本実施形態に係る半導体素子においては、長期の電子保持が可能となる。 Therefore, the electrons in the majority of the silicon particles in 2015 is stably maintained, in the semiconductor device according to the present embodiment enables long-term electronic retention. 【0164】上記とは逆に負の電圧をn型多結晶シリコン電極2017に印加することによって、電荷の消去を行うことができる。 [0164] By applying a negative voltage to the contrary to the above n-type polycrystalline silicon electrode 2017, it can be erased in charge. つまり、n型多結晶シリコン電極2 That, n-type polycrystalline silicon electrode 2
017側が負となる十分大きい電圧を加えると、シリコン微粒子2015のエネルギー準位のポテンシャルと半導体膜2013のエネルギー準位のポテンシャルとが一致したとき、シリコン微粒子2015から半導体膜20 The addition of large enough voltage 017 side is negative, when the potential energy level of the potential and energy levels of the semiconductor film 2013 of silicon microparticles 2015 are matched, the semiconductor film 20 from the silicon microparticles 2015
13へと電子が引き抜かれる。 13 electrons are drawn to. シリコン微粒子2015 Silicon particles 2015
への電子注入時と同様に、印加する負の電圧を比較的大きくすること、印加電圧を掃引すること、あるいは、高周波を重畳することによって、より効率よく電荷消去ができるようになる。 As in the case electron injection into, that a relatively large negative voltage applied, it sweeping the applied voltage, or, by superimposing a high frequency, thus making it more efficient charge erasing. 【0165】すなわち、本実施形態に係る半導体素子においては、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、トンネル障壁膜中にエネルギー準位が量子化された半導体膜2013を設けることによって、 [0165] That is, in the semiconductor device according to the present embodiment, by unlike semiconductor device using fine particles of a plurality of conventional silicon, providing a semiconductor film 2013 which energy level is quantized in the tunnel barrier film ,
シリコン微粒子2015─p型シリコン基板2011間の電子移動を制御することができる。 It is possible to control the electron transfer between the silicon particles 2015─p type silicon substrate 2011. したがって、本実施形態に係る半導体素子においては、第2のトンネル障壁膜2014の厚さを薄くしても、従来の複数のシリコンの微粒子を用いた半導体素子と異なり、蓄積された電子の自然放出を効果的に抑制し、シリコン微粒子201 Accordingly, in the semiconductor device according to this embodiment, even when the thickness of the second tunnel barrier film 2014, unlike the semiconductor device using fine particles of a plurality of conventional silicon, spontaneous release of accumulated electrons effectively suppressed, silicon microparticles 201
5中に、長期間、電子を保持することが可能となる。 In 5, a long period of time, it becomes possible to hold the electrons. そして、上述のような効果を利用して微粒子への電子の注入・保持・引き抜きを確実に制御できるため、本実施形態に係る半導体素子は、素子における動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。 Then, it is possible to reliably control the electron injection, holding, pulling of the fine particles by utilizing the above effect, a semiconductor device according to this embodiment, high-speed operation of the element, demand for reduction in power consumption while meeting, it can be said to be as high reliability to meet the demands of a long time of record-keeping. 【0166】(第10の実施形態) ―第10の実施形態に係る半導体素子の構造― 図19は、第10の実施形態に係る半導体素子を示す断面図である。 [0166] (Tenth Embodiment) - structure of a semiconductor device according to a tenth embodiment of - FIG. 19 is a sectional view showing a semiconductor device according to the tenth embodiment. 図19に示すように、第10の実施形態に係る半導体素子は、第9の実施形態に係る半導体素子を利用したMIS型トランジスタ構造を有している。 As shown in FIG. 19, the semiconductor device according to the tenth embodiment has a MIS transistor structure using a semiconductor device according to a ninth embodiment. この半導体素子において、p型シリコン基板2071上には、シリコン酸窒化膜である第1のトンネル障壁膜20 In this semiconductor device, on a p-type silicon substrate 2071, a first tunnel barrier film is a silicon oxynitride film 20
73、多結晶シリコン膜からなる半導体膜2074、S 73, the semiconductor film 2074 made of polycrystalline silicon film, S
iO 2膜からなる第2のトンネル障壁膜2075、Si The second tunnel barrier film consisting iO 2 film 2075, Si
2膜からなるゲート絶縁膜2077及びゲート電極として機能するn型多結晶シリコン電極2078が下から順次積み上げられている。 O 2 consisting film gate insulating film 2077 and the n-type polycrystalline silicon electrode 2078 functioning as a gate electrode are sequentially stacked from the bottom. 半導体膜2074は量子化されている。 The semiconductor film 2074 is quantized. また、下地となるp型シリコン基板2071 In addition, p-type silicon substrate 2071 which serves as a base
中のn型多結晶シリコン電極2078の両側方に位置する領域にはn型拡散領域(ソース・ドレイン領域)20 n-type diffusion region in a region located on both sides of the n-type polycrystalline silicon electrode 2078 in (source-drain region) 20
72が設けられている。 72 is provided. さらに、n型拡散領域2072 Further, n-type diffusion region 2072
上には、ソース・ドレイン電極として機能する金属電極2079が設けられている。 The upper metal electrode 2079 functioning as source and drain electrodes are formed. また、第2のトンネル障壁膜2075とゲート絶縁膜2077との間には、量子化されたシリコン微粒子2076が複数埋め込まれている。 Between the second tunnel barrier film 2075 and the gate insulating film 2077, silicon microparticles 2076 quantized are embedded plural. 【0167】―第10の実施形態に係る半導体素子の製造工程― 次に、第10の実施形態に係る半導体素子の製造工程について説明する。 [0167] - the manufacturing process of a semiconductor device according to the tenth embodiment - will now be described a manufacturing process of a semiconductor device according to the tenth embodiment. 第9の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってp型シリコン基板2071上に、第1 After forming the same semiconductor substrate in the ninth embodiment, on the p-type silicon substrate 2071 by forming a photolithography and etching of the film, first
のトンネル障壁膜2073、半導体膜2074、第2のトンネル障壁膜2075、シリコン微粒子2076、ゲート絶縁膜2077及びn型多結晶シリコン電極207 Tunnel barrier film 2073, the semiconductor film 2074, the second tunnel barrier film 2075, the silicon particles 2076, the gate insulating film 2077 and the n-type polycrystalline silicon electrode 207
8を形成する。 8 to the formation. 次に、イオン注入によって、n型拡散領域2072を形成した後、スパッタ法及びエッチングによって、金属電極2079を形成する。 Next, by ion implantation, after forming the n-type diffusion region 2072, by sputtering and etching, to form the metal electrode 2079. これにより、第10の実施形態に係る半導体素子を製造することができる。 Thus, it is possible to manufacture a semiconductor device according to the tenth embodiment. 【0168】─第10の実施形態に係る半導体素子の特性─ 本実施形態においても、第9の実施形態と同様の原理により、印加電圧によって、シリコン微粒子2076への電子の注入・シリコン微粒子2076内での電子の保持・シリコン微粒子2076からの電子の引き抜きの制御を行うことができる。 [0168] ─ also in properties ─ embodiment of a semiconductor device according to the tenth embodiment, the same principle as the ninth embodiment, the applied voltage, electrons are injected silicon particles within 2076 to silicon microparticles 2076 electronic control of the withdrawal of electrons from the holding silicon particles 2076 in can be performed. また、上述のように、第10の実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 Further, as described above, the semiconductor device according to the tenth embodiment has a MIS transistor structure. さらに、本実施形態では、電子を保持するためのシリコン微粒子2076が第2のトンネル障壁膜2075とゲート絶縁膜2077との間に設けられている。 Further, in this embodiment, the silicon microparticles 2076 for holding electrons are provided between the second tunnel barrier film 2075 and the gate insulating film 2077. よって、シリコン微粒子2076における電子の有無によって、素子のしきい値電圧は高低変化する。 Thus, the presence of electrons in the silicon microparticles 2076, the threshold voltage of the device is changed in height. このしきい値電圧の高低を情報H(ハイ)と情報L(ロー) Elevation information H of the threshold voltage (high) and information L (low)
とに対応させることにより、情報の書き込み・読み出しを行うことができる。 By correspond to and can be written and read information. 【0169】また、本実施形態においても、第9の実施形態と同様に、第2のトンネル障壁膜7205の厚さを薄くしても、シリコン微粒子2076中に、長期間、電子を保持することが可能となる。 [0169] Also in this embodiment, as in the ninth embodiment, even when the thickness of the second tunnel barrier film 7205, the silicon particles 2076, a long period of time, retaining the electronic it is possible. したがって、本実施形態に係る半導体素子は、素子における動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。 Accordingly, the semiconductor device according to this embodiment, high-speed operation of the element, while satisfying the requirement of reducing power consumption, it can be said that it is highly reliable to meet the demand for long-term record keeping. さらに、本実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。 Further, in the present embodiment, since the basic memory operation by a single device is achieved, thereby enabling high-density integration. 【0170】なお、本実施形態においては、n型拡散領域2072のうち少なくとも一方の上あるいは上方には、半導体膜2074が存在しない領域を設けることもできる。 [0170] In this embodiment, at least one of on or above among the n-type diffusion regions 2072 can also be provided a region where the semiconductor film 2074 is not present. これにより、n型拡散領域2072に電圧を印加した際に半導体膜2074を経て短絡した電流が、n Thus, a current short-circuited through the semiconductor film 2074 when a voltage is applied to the n-type diffusion region 2072, n
型拡散領域2072間に流れることを防止することができる。 It can be prevented from flowing between the diffusion region 2072. 【0171】また、本実施形態においては、半導体膜2 [0171] In the present embodiment, the semiconductor film 2
074をいくつかの部分に図19に示す断面に対し垂直な方向に分割することもできる。 It may be divided in a direction perpendicular to the cross-section shown in FIG. 19 into several parts 074. これによっても、n型拡散領域2072に電圧を印加した際に半導体膜207 This also semiconductor film 207 when a voltage is applied to the n-type diffusion region 2072
4を経て短絡した電流が、n型拡散領域2072間に流れることを防止することができる。 Current short-circuited through 4 can be prevented from flowing between the n-type diffusion region 2072. 【0172】(第11の実施形態) ―第11の実施形態に係る半導体素子の構造― 図20は、第11の実施形態に係る半導体素子の断面図である。 [0172] (Eleventh Embodiment) - 11th structure of a semiconductor device according to an embodiment of - FIG. 20 is a cross-sectional view of a semiconductor device according to the eleventh embodiment. この半導体素子において、p型シリコン基板8 In this semiconductor device, p-type silicon substrate 8
201上には、SiO 2膜からなる第1のトンネル障壁膜2082(厚さ1.5nm)、SiO 2膜からなる第2のトンネル障壁膜2084(厚さ2nm)、SiO 2 On 201, a first tunnel barrier film 2082 (thickness 1.5 nm) made of SiO 2 film, a second tunnel barrier film 2084 (thickness 2 nm) made of SiO 2 film, SiO 2
からなる絶縁膜2086(厚さ20nm)及び上部電極として機能するn型多結晶シリコン電極2087が下から順に設けられている。 Functions as an insulating film 2086 (thickness 20 nm) and an upper electrode made of that n-type polycrystalline silicon electrode 2087 are provided in order from the bottom. また、第1のトンネル障壁膜2 The first tunnel barrier film 2
082と第2のトンネル障壁膜2084との間には、互いに接触する多数のシリコン微粒子からなる微粒子体群2083(粒径5nm)が埋め込まれている。 082 and between the second tunnel barrier film 2084, and particulate matter group 2083 composed of a large number of silicon particles in contact (particle diameter 5 nm) are embedded together. この微粒子体群2083の各微粒子は量子化されている。 Each particle of the particulate matter group 2083 are quantized. さらに、第2のトンネル障壁膜2084と絶縁膜2086との間には、量子化されたシリコン微粒子2085(粒径5nm)が複数埋め込まれている。 Furthermore, between the second tunnel barrier film 2084 and the insulating film 2086, the silicon particles 2085 which are quantized (particle diameter 5 nm) are embedded plural. また、各シリコン微粒子2083の間は、第1、第2のトンネル障壁膜20 Also, during each silicon microparticles 2083, first, second tunnel barrier film 20
82、2084と同一の材料からなるSiO 2により隔てられている。 It is separated by SiO 2 made of the same material and 82,2084. なお、SiO 2膜からなる第1のトンネル障壁膜2082の厚さを1〜2nm、SiO 2膜からなる第2のトンネル障壁膜2084の厚さを2〜3n Incidentally, 1 to 2 nm the thickness of the first tunnel barrier film 2082 made of SiO 2 film, the thickness of the second tunnel barrier film 2084 made of SiO 2 film 2~3n
m、SiO m, SiO 2膜からなる絶縁膜2086の厚さを5〜2 The thickness of the composed of two film insulating film 2086 5-2
0nm、微粒子体群2083のシリコン微粒子の粒径を3〜10nm、微粒子体群2083のシリコン微粒子の面内密度を1×10 13 cm -2から1×10 14 cm -2程度、シリコン微粒子2085の粒径を2〜5nm、シリコン微粒子2085の面内密度を1×10 12 cm -2から1×10 13 cm -2程度とするのが好ましい。 0 nm, the particle size of the silicon particles of the particulate matter group 2083 3 to 10 nm, the in-plane density of the silicon microparticles in the microparticle body group 2083 from 1 × 10 13 cm -2 1 × 10 14 cm -2 order, the silicon microparticles 2085 the particle size 2 to 5 nm, preferably in-plane density of the silicon particles 2085 from 1 × 10 12 cm -2 and about 1 × 10 13 cm -2. 【0173】―第11の実施形態に係る半導体素子の製造工程― 次に、第11の実施形態に係る半導体素子の製造工程について説明する。 [0173] - the manufacturing process of a semiconductor device according to the eleventh embodiment - will now be described a manufacturing process of a semiconductor device according to the eleventh embodiment. まず、p型シリコン基板2081を熱酸化(基板温度800℃)によって、p型シリコン基板2081上にSiO 2膜からなる第1のトンネル障壁膜2082を形成する。 First, by thermal oxidation of the p-type silicon substrate 2081 (substrate temperature 800 ° C.), to form a first tunnel barrier film 2082 made of SiO 2 film on the p-type silicon substrate 2081. 次に、材料ガスとしてSiH 4を基板温度580℃としたCVD装置内のチャンバーに短時間、導入する。 Then, a short time SiH 4 as material gas into a chamber of a CVD apparatus and the substrate temperature was 580 ° C., is introduced. これにより、第1のトンネル障壁膜2 Thus, a first tunnel barrier film 2
082上で、微粒子体群2083を形成する。 On 082, to form a particulate material group 2083. その後、 after that,
p型シリコン基板2081を酸素あるいは水蒸気の存在下に短時間暴露して各シリコン微粒子2083の表面部を1nm程度の厚み分だけ酸化することにより、各シリコン微粒子2083間をSiO 2によって絶縁する。 By the p-type silicon substrate 2081 by brief exposure to the presence of oxygen or water vapor to oxidize the surface portion of the silicon microparticles 2083 by the thickness of about 1 nm, it insulates the respective silicon microparticles 2083 by SiO 2. 次に、同一のチャンバー内で、連続してSiO 2膜からなる第2のトンネル障壁膜2084を微粒子体群2083 Then, in the same chamber, particulate matter group a second tunnel barrier film 2084 made of SiO 2 film are continuously 2083
及び第1のトンネル障壁膜2082上に堆積する。 And deposited on the first tunnel barrier film 2082. 次に、同一チャンバー内で同じサセプタ上に基板(基板温度580℃)をおいた状態で、材料ガスとしてSiH 4 Then, the same susceptor on in the same chamber in a state of placing a substrate (substrate temperature 580 ° C.), SiH 4 as material gas
をCVD装置内のチャンバーに短時間、導入する。 The short time chamber in a CVD apparatus, introducing. これにより、第2のトンネル障壁膜2084上で、複数のシリコン微粒子2085を形成する。 Thus, on the second tunnel barrier film 2084 to form a plurality of silicon microparticles 2085. その後、p型シリコン基板2081を酸素あるいは水蒸気の存在下に短時間暴露して各シリコン微粒子2085の表面部を1nm程度の厚み分だけ酸化することにより、各シリコン微粒子2085間をSiO 2によって絶縁する。 Thereafter, by oxidation by brief exposure to p-type silicon substrate 2081 in the presence of oxygen or water vapor of the surface portion of the silicon microparticles 2085 by the thickness of about 1 nm, which insulates the respective silicon microparticles 2085 by SiO 2 . 次に、同一のチャンバー内で、SiO 2膜からなる絶縁膜2086を第2のトンネル障壁膜2084及びシリコン微粒子20 Then, in the same chamber, the insulating film 2086 made of SiO 2 film second tunnel barrier film 2084 and the silicon particle 20
85上に堆積した後、同一のチャンバー内で、n型多結晶シリコン電極2087を堆積する。 After deposition on the 85, in the same chamber, to deposit the n-type polycrystalline silicon electrode 2087. なお、CVD法による微粒子体群2083の形成、その後の微粒子体群2 The formation of particulate matter group 2083 by CVD, followed by particulate matter group 2
083の表面の酸化を繰り返すことにより、微粒子体群2083の面内密度を適切な値となるように増加させることができる。 By repeating the oxidation of the surface of 083 can be increased so that the plane density of the particulate matter group 2083 with the appropriate value. また、シリコン微粒子2085の面内密度についても同様である。 The same applies to the plane density of the silicon microparticles 2085. 【0174】―第11の実施形態に係る半導体素子の電子注入・保持・引き抜き機構― 第11の実施形態においても、第1の実施形態と同様の原理により、シリコン微粒子2085への電子の注入・ [0174] - an eleventh embodiment in accordance semiconductor device of the electron injection-holding and pulling mechanism - also in the eleventh embodiment, the same principle as in the first embodiment, the injection-electron to the silicon microparticles 2085
シリコン微粒子2085内での電子の保持・シリコン微粒子2085からの電子の引き抜きを行うことができる。 Extraction of electrons from the electron holding silicon microparticles 2085 in the silicon microparticles 2085 can be performed. 本実施形態では、微粒子体群2083が第1の実施形態における半導体膜2013とはぼ同様の役割を果たすからである。 In this embodiment, particulate matter group 2083 is of the same role pot the semiconductor film 2013 of the first embodiment. したがって、本実施形態に係る半導体素子もまた、第9の実施形態に係る半導体素子素子と同様に、動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。 Accordingly, the semiconductor device according to the present embodiment also, similarly to the semiconductor element device according to the ninth embodiment, high-speed operation, while satisfying the requirement of reducing power consumption, meet the demand for long-term record keeping it can be said that it is a reliable one. 【0175】本実施形態では、シリコン微粒子2085 [0175] In the present embodiment, the silicon particles 2085
と微粒子体群2083のシリコン微粒子とが同一の材料により構成されている。 And the silicon particles of the particulate matter group 2083 is composed of the same material. また、それらの粒径は、ほぼ等しい。 Also, their particle size is approximately equal. よって、電子を保持するためのシリコン微粒子2 Therefore, the silicon microparticles 2 for holding electronic
085の各エネルギー準位と、微粒子体群2083のシリコン微粒子の各エネルギー準位とが、同様の条件下において量子箱形状で量子化されるため、両者のバンド構造は類似している。 Each energy level of 085, and each energy level of the silicon particles of the particulate matter group 2083, to be quantized by the quantum box shape in the same conditions, the band structure of both are similar. したがって、本実施形態では、シリコン微粒子2085―微粒子体群2083間のトンネル過程による電子の注入・電子の引き抜きが起こりやすくなるため、第9の実施形態に比べ、電子の注入・電子の引き抜きの制御が容易となる。 Therefore, in the present embodiment, it becomes easy to occur extraction of injection-electrons of the electron by the tunnel process between the silicon microparticles 2085- particulate matter group 2083, compared to the ninth embodiment, the control of the withdrawal of electron injection and electronic it becomes easy. 一方、シリコン微粒子2 On the other hand, silicon fine particles 2
085への電子注入の後では、シリコン微粒子2085 In after the injection of electrons into the 085, the silicon microparticles 2085
のポテンシャルが、電子注入前と比べ、上昇している。 The potential, compared with the previous electron injection, has increased.
よって、仮に、微粒子体群2083のシリコン微粒子とシリコン微粒子2085とが全く同じものであっても、 Therefore, even if the silicon particles and silicon particles 2085 of the particulate material group 2083 is an exactly the same as,
それらのエネルギー準位のポテンシャルが異なるようになるため、シリコン微粒子2085からの電子の自然放出は抑制される。 Since the potential of their energy level is different, the spontaneous emission of electrons from the silicon microparticles 2085 is suppressed. ただし、微粒子体群2083の微粒子の構成と微粒子2085の構成とは異なるものとしてもよい。 However, it may be different from the particulate structure of the fine particles 2085 structure of particulate material group 2083. 例えば、微粒子体群2083の微粒子がアモルファスシリコンにより構成され、微粒子2085が単結晶シリコンにより構成されていてもよい。 For example, fine particles of particulate matter group 2083 is constituted by amorphous silicon, fine particles 2085 may be constituted by a single crystal silicon. 【0176】なお、シリコン微粒子2085の各エネルギー準位と、微粒子体群2083のシリコン微粒子の各エネルギー準位とを、変化させることによって、電子の注入・電子の保持・電子の引き抜きが起きる条件を調節するため、シリコン微粒子2085の粒径を微粒子体群2083のシリコン微粒子の粒径と異なるようにすることも可能である。 [0176] Incidentally, each energy level of the silicon particles 2085, and the energy levels of the silicon microparticles in the microparticle body group 2083, by varying the conditions under which extraction of the holding-electron injection-electrons of the electron occurs to adjust, it is also possible to make the particle size of the silicon particles 2085 to be different from the particle size of the silicon particles of the particulate material group 2083. 【0177】さらに、本実施形態では第9の実施形態に比べ、素子作製における微細形状の制御が容易であるという利点がある。 [0177] Further, in the present embodiment than in the ninth embodiment, it has the advantage that it is easy to control fine shape in device fabrication. すなわち、第9の実施形態における半導体膜2013による量子井戸に比べ、本実施形態における微粒子体群2083による量子箱では、各エネルギー準位の離散化の程度が大きい。 That is, compared to the quantum well by a semiconductor film 2013 of the ninth embodiment, the quantum boxes by particulate matter group 2083 in the present embodiment, a large degree of discretization of the energy levels. よって、本実施形態では、微粒子体群2083のシリコン微粒子のサイズが比較的大きくても量子化の効果が大きくなるため、長期間、電子を保持することが可能となる。 Accordingly, in this embodiment, since the effect of the size of the silicon particles of the particulate matter group 2083 is relatively large even quantization is increased, a long period of time, it is possible to hold the electrons. ゆえに、本実施形態では第9の実施形態に比べ、素子作製において、高い精度は必要とはされない。 Thus, in the present embodiment than in the ninth embodiment, in device fabrication, high accuracy is not required. 【0178】なお、半導体素子の製造工程においては、 [0178] In the production process of a semiconductor device,
第9の実施形態における半導体膜2013の厚さのばらつきの方が、本実施形態における微粒子体群2083のシリコン微粒子の粒径のばらつきよりも、抑制しやすい。 Towards the variation in the thickness of the semiconductor film 2013 of the ninth embodiment is, than the variation of the particle size of the silicon particles of the particulate matter group 2083 in the present embodiment, it is easy to suppress. よって、第9の実施形態に係る半導体素子は、特性の均一性において、本実施形態に係る半導体素子よりも、有利である。 Thus, the semiconductor device according to the ninth embodiment, in uniformity of properties, than the semiconductor device according to the present embodiment is advantageous. 【0179】なお、本実施形態では、微粒子体群208 [0179] In the present embodiment, particulate matter group 208
3の各シリコン微粒子が互いに接触しているので、微粒子群2083内の各微粒子とシリコン微粒子2085及びp型シリコン基板2081との間における迅速な電子移動が妨げられることはない。 Since each of the silicon particles 3 are in contact with each other, will not be rapid electron transfer is blocked between the respective particles and silicon particles 2085 and p-type silicon substrate 2081 in nanoparticle cluster 2083. 【0180】また、本実施形態では、第1のトンネル障壁膜2082の厚さが第2のトンネル障壁膜2084の厚さに比べて小さいことにより、微粒子体群2083とp型シリコン基板2081との間の電子の移動がさらに容易となる。 [0180] In the present embodiment, by the thickness of the first tunnel barrier film 2082 is smaller than the thickness of the second tunnel barrier film 2084, the particulate matter group 2083 and the p-type silicon substrate 2081 electron transfer between is further facilitated. 【0181】また、本実施形態では、微粒子体群208 [0181] In this embodiment, particulate matter group 208
3のシリコン微粒子の粒径を、シリコン微粒子2085 The particle size of the third silicon particles, the silicon particles 2085
の粒径より大きくしてもよい。 Of it may be larger than the particle size. この場合には、シリコン微粒子2085とp型シリコン基板2081とを結ぶ直線付近に、微粒子体群2083のシリコン微粒子が存在するようになることがより多くなるため、p型シリコン基板2081―シリコン微粒子2085間の微粒子体群2083を経た電子移動がより起こりやすくなることとなる。 In this case, a straight line near the line connecting the silicon microparticles 2085 and the p-type silicon substrate 2081, since it comes to exist silicon microparticles in the microparticle body group 2083 is more, the p-type silicon substrate 2081- silicon microparticles 2085 electron transfer through the particulate material group 2083 between the that more likely to occur. 【0182】また、本実施形態では、微粒子体群208 [0182] In this embodiment, particulate matter group 208
3のシリコン微粒子の面内密度を、第2のシリコン微粒子2085の面内密度より大きくすることによって、微粒子体群2083の各シリコン微粒子間の距離が低下する。 3 in the plane density of the silicon particles by larger than the in-plane density of the second silicon microparticles 2085, the distance between each of the silicon particles of the particulate matter group 2083 decreases. この場合にも、シリコン微粒子2085とp型シリコン基板2081とを結ぶ直線付近に、微粒子体群20 In this case, a straight line near the line connecting the silicon microparticles 2085 and the p-type silicon substrate 2081, particulate matter group 20
83のシリコン微粒子が存在するようになることがより多くなるため、p型シリコン基板2081―シリコン微粒子2085間の微粒子体群2083を経た電子移動がより起こりやすくなることとなる。 Since that 83 silicon microparticles will be present consisting more, so that the electron transfer through the particulate material group 2083 between the p-type silicon substrate 2081- silicon microparticles 2085 tends more to occur. 【0183】(第12の実施形態) ―第12の実施形態に係る半導体素子の構造― 図21は、第12の実施形態に係る半導体素子を示す断面図である。 [0183] (Twelfth Embodiment) - structure of a semiconductor device according to a twelfth embodiment of - FIG. 21 is a sectional view showing a semiconductor device according to the twelfth embodiment. 図21に示すように、本実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 As shown in FIG. 21, the semiconductor device according to this embodiment has a MIS transistor structure.
この半導体素子において、p型シリコン基板2091上には、SiO 2膜からなる第1,第2のトンネル障壁膜2093,2095、SiO 2膜からなるゲート絶縁膜2097及びゲート電極として機能するn型多結晶シリコン電極2098が下から順次積み上げられている。 In this semiconductor device, on a p-type silicon substrate 2091, a first consisting of SiO 2 film, a second tunnel barrier film 2093,2095, n-type functions as a gate insulating film 2097 and a gate electrode made of SiO 2 film multi crystalline silicon electrode 2098 are sequentially stacked from the bottom. また、下地となるp型シリコン基板2091中のn型多結晶シリコン電極2098の両側方に位置する領域にはn Further, in a region located on both sides of the n-type polycrystalline silicon electrode 2098 of the p-type silicon substrate 2091 as a base n
型拡散領域2092が設けられている。 -Type diffusion region 2092 is provided. さらに、n型拡散領域2092上には、ソース・ドレイン電極として機能する金属電極2099が設けられている。 Further, on the n-type diffusion region 2092, the metal electrode 2099 functioning as source and drain electrodes are formed. また、第1 In addition, the first
のトンネル障壁膜2093と第2のトンネル障壁膜20 Tunnel barrier film 2093 and the second tunnel barrier layer 20
95との間には、互いに接触する多数のシリコン微粒子からなる微粒子体群2094が埋め込まれている。 Between 95 are embedded particulate material group 2094 composed of a large number of silicon particles in contact with each other. この微粒子体群2094の各微粒子は量子化されている。 Each particle of the particulate matter group 2094 are quantized. さらに、第2のトンネル障壁膜2095とゲート絶縁膜2 Further, the second tunnel barrier film 2095 and the gate insulating film 2
097との間には、量子化されたシリコン微粒子209 Between the 097, silicon fine particles 209 that are quantized
6が複数埋め込まれている。 6 is embedded in multiple. なお、微粒子体群2094 In addition, particulate matter group 2094
のシリコン微粒子は、図21に示すように重なり合って複数の層を形成していてもよい。 Silicon microparticles may form a plurality of layers overlap as shown in FIG. 21. また、微粒子体群20 In addition, particulate matter group 20
94の各シリコン微粒子の間は、第1、第2のトンネル障壁膜2093、2095と同一の材料からなるSiO Between each of the silicon particles 94, made of a first, the same material as that of the second tunnel barrier film 2093,2095 SiO
2膜により隔てられている。 They are separated by 2 film. 【0184】なお、微粒子体群2094の微粒子の構成と微粒子2096の構成とは異なるものとしてもよい。 [0184] Note that may be different from the particulate structure of the fine particles 2096 structure of particulate material group 2094.
例えば、微粒子体群2094の微粒子がアモルファスシリコンにより構成され、微粒子2096が単結晶シリコンにより構成されていてもよい。 For example, fine particles of particulate matter group 2094 is constituted by amorphous silicon, fine particles 2096 may be constituted by a single crystal silicon. 【0185】―第12の実施形態に係る半導体素子の製造工程― 次に、本実施形態に係る半導体素子の製造工程について説明する。 [0185] - the manufacturing process of a semiconductor device according to the twelfth embodiment - will now be described a manufacturing process of a semiconductor device according to the present embodiment. 第11の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってp型シリコン基板2091上に、第1のトンネル障壁膜2093、微粒子体群2094、第2のトンネル障壁膜2095、シリコン微粒子2096、ゲート絶縁膜2097及びn型多結晶シリコン電極2098 After forming the first 11 similar semiconductor substrate and embodiments of, on the p-type silicon substrate 2091 by forming a photolithography and etching of the film, a first tunnel barrier film 2093, particulate matter group 2094, a second tunnel barrier film 2095, the silicon particles 2096, the gate insulating film 2097 and the n-type polycrystalline silicon electrode 2098
を形成する。 To form. 次に、イオン注入によって、n型拡散領域2092を形成した後、スパッタ法及びエッチングによって、金属電極2099を形成する。 Next, by ion implantation, after forming the n-type diffusion region 2092, by sputtering and etching, to form the metal electrode 2099. これにより、本実施形態に係る半導体素子を製造することができる。 Thus, it is possible to manufacture a semiconductor device according to the present embodiment. 【0186】─第12の実施形態に係る半導体素子の特性─ 本実施形態においても、第11の実施形態と同様の原理により、シリコン微粒子2096への電子の注入・シリコン微粒子2096内での電子の保持・シリコン微粒子2096からの電子の引き抜きを行うことができる。 [0186] ─ also in properties ─ embodiment of a semiconductor device according to the twelfth embodiment, the eleventh same principle as the embodiment of, the electrons in the electron injection silicon microparticles 2096 of the silicon particles 2096 extraction of electrons from the holding silicon particles 2096 can be performed. また、上述のように、本実施形態に係る半導体素子は、M Further, as described above, the semiconductor device according to this embodiment, M
IS型トランジスタ構造を有している。 And a IS-type transistor structure. さらに、本実施形態では、電子を保持するためのシリコン微粒子209 Furthermore, in the present embodiment, silicon particles 209 for holding electronic
6が、第1、第2のトンネル障壁膜2093、2095 6, first, second tunnel barrier film 2093,2095
とゲート絶縁膜2097との間に設けられている。 It is provided between the gate insulating film 2097 and. よって、シリコン微粒子2096における電子の有無によって、素子のしきい値電圧は高低変化する。 Thus, the presence of electrons in the silicon microparticles 2096, the threshold voltage of the device is changed in height. このしきい値電圧の高低を情報H(ハイ)と情報L(ロー)とに対応させることにより、情報の書き込み・読み出しを行うことができる。 By corresponding to the magnitude of the threshold voltage information H (high) data L and (low), it is possible to perform the writing and reading of information. 【0187】また、本実施形態に係る半導体素子は、素子における動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものである。 [0187] Further, the semiconductor device of this embodiment, high-speed operation of the element, while satisfying the requirement of reducing power consumption and high reliability to meet the demand for long-term record keeping. さらに、第4の実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。 Further, in the fourth embodiment, since the basic memory operation by a single device is achieved, thereby enabling high-density integration. 【0188】なお、本実施形態においては、n型拡散領域2092のうち少なくとも一方の上あるいは上方には、微粒子体群2094が存在しない領域を設けることもできる。 [0188] In this embodiment, the above or on at least one of the n-type diffusion regions 2092 can also be provided a region where particulate matter group 2094 does not exist. これにより、n型拡散領域2092に電圧を印加した際に微粒子体群2094を経て短絡した電流が、n型拡散領域2092間に流れることを防止することができる。 Thus, a current short-circuited via the particulate matter group 2094 when a voltage is applied to the n-type diffusion region 2092 can be prevented from flowing between the n-type diffusion region 2092. 【0189】また、本実施形態においては、微粒子体群2094からなる層をいくつかの部分に図21に示す断面に対し垂直な方向に分割することもできる。 [0189] In the present embodiment, it may be divided in a direction perpendicular to the cross-section shown in FIG. 21 into several parts a layer made of particulate material group 2094. これによっても、n型拡散領域2092に電圧を印加した際に微粒子体群2094からなる層を経て短絡した電流が、n This also current short-circuited via a layer made of particulate material group 2094 when a voltage is applied to the n-type diffusion regions 2092, n
型拡散領域2092間に流れることを防止することができる。 It can be prevented from flowing between the diffusion region 2092. 【0190】(第13の実施形態) ―第13の実施形態に係る半導体素子の構造― 図22は、第13の実施形態に係る半導体素子の断面図である。 [0190] (Thirteenth Embodiment) - structure of a semiconductor device according to a thirteenth embodiment of - FIG. 22 is a cross-sectional view of a semiconductor device according to the thirteenth embodiment. この半導体素子において、p型シリコン基板2 In this semiconductor device, p-type silicon substrate 2
101上には、SiO 2膜からなる第1のトンネル障壁膜2102(厚さ1.5nm)、SiO 2膜からなる第2のトンネル障壁膜2104(厚さ2nm)、SiO 2 On 101, a first tunnel barrier film 2102 made of SiO 2 film (thickness: 1.5 nm), a second tunnel barrier film 2104 made of SiO 2 film (thickness: 2 nm), SiO 2
膜からなる絶縁膜2106(厚さ20nm)及び上部電極として機能するn型多結晶シリコン電極2107が下から順に設けられている。 n-type polycrystalline silicon electrode 2107 which functions as an insulating film 2106 (thickness 20 nm) and an upper electrode made of film are provided in order from the bottom. また、第1のトンネル障壁膜2102と第2のトンネル障壁膜2104との間には、 Further, a first tunnel barrier film 2102 between the second tunnel barrier film 2104,
多結晶シリコンからなる細線2103(高さ5nm、幅10nm、長さ100nm)が複数埋め込まれている。 Fine line 2103 made of polycrystalline silicon (height 5 nm, width 10 nm, 100 nm length) are embedded plural.
この細線2103は量子化されている。 The thin line 2103 is quantized. さらに、第2のトンネル障壁膜2104と絶縁膜2106との間には、 Furthermore, between the second tunnel barrier film 2104 and the insulating film 2106,
量子化されたシリコン微粒子2105(粒径5nm)が複数埋め込まれている。 Silicon microparticles 2105 are quantized (particle diameter 5 nm) are embedded plural. また、各細線2103の間は、 Further, between the thin lines 2103,
第1、第2のトンネル障壁膜2102、2104と同一の材料からなるSiO 2膜により隔てられている。 The first are separated by SiO 2 film made of a second same material as the tunnel barrier layer 2102 and 2104. なお、SiO 2からなる第1のトンネル障壁膜2102の厚さを1〜2nm、SiO 2からなる第2のトンネル障壁膜2104の厚さを2〜3nm、SiO 2からなる絶縁膜2106の厚さを5〜20nm、シリコン微粒子2 The thickness of the insulating film 2106 made 1~2nm the thickness of the first tunnel barrier film 2102 made of SiO 2, the thickness of the second tunnel barrier film 2104 made of SiO 2 2 to 3 nm, of SiO 2 the 5~20nm, silicon fine particles 2
105の粒径を2〜8nm、シリコン微粒子2105の面内密度を2×10 12 cm -2から6×10 12 cm -2程度とするのが好ましい。 Preferred particle size of 105 2 to 8 nm, that the 2 × 10 12 cm -2 from 6 × 10 12 cm -2 order of the plane density of the silicon microparticles 2105. 【0191】―第13の実施形態に係る半導体素子の製造工程― 次に、本実施形態に係る半導体素子の製造工程について説明する。 [0191] - the manufacturing process of a semiconductor device according to a thirteenth embodiment of the - following describes a manufacturing process of a semiconductor device according to the present embodiment. まず、熱酸化(基板温度800℃)によって、p型シリコン基板2101上にSiO 2からなる第1のトンネル障壁膜2102を形成する。 First, by thermal oxidation (a substrate temperature of 800 ° C.), to form a first tunnel barrier film 2102 made of SiO 2 on a p-type silicon substrate 2101. 次に、CVD Then, CVD
装置のチャンバー内のサセプター上に基板を設置し、厚さ5nmの多結晶シリコン膜を堆積した後、電子ビームリソグラフィーとドライエッチングによって、第1のトンネル障壁膜2102上で、多結晶シリコンからなる複数の細線2103を形成する。 The substrate is placed on a susceptor in a chamber of the device, after depositing a polycrystalline silicon film having a thickness of 5 nm, by electron beam lithography and dry etching, on the first tunnel barrier film 2102, a plurality of polycrystalline silicon to form a thin line 2103. 次に、同一のチャンバー内で、SiO 2らなる第2のトンネル障壁膜2104を細線2103及び第1のトンネル障壁膜2102上に堆積する。 Then, in the same chamber, depositing a SiO 2 Ranaru second tunnel barrier film 2104 on thin line 2103 and the first tunnel barrier film 2102. 次に、同一チャンバー内で同じサセプタ上に基板(基板温度580℃)をおいた状態で、材料ガスとしてSiH 4をCVD装置内のチャンバーに短時間、導入する。 Next, in a state of placing the substrate in the same susceptor on in the same chamber (substrate temperature 580 ° C.), a short time SiH 4 into the chamber of a CVD apparatus as a material gas is introduced. これにより、第2のトンネル障壁膜2104上で、複数のシリコン微粒子2105を形成する。 Thus, on the second tunnel barrier film 2104 to form a plurality of silicon microparticles 2105. その後、p型シリコン基板2101を酸素あるいは水蒸気の存在下に短時間暴露して各シリコン微粒子2105の表面部を1nm程度の厚み分だけ酸化することにより、各シリコン微粒子2105間をSiO 2膜によって絶縁する。 Thereafter insulation, by oxidation by brief exposure to p-type silicon substrate 2101 in the presence of oxygen or water vapor of the surface portion of the silicon microparticles 2105 by the thickness of about 1 nm, between each of the silicon particles 2105 by SiO 2 film to. 次に、同一のチャンバー内で、SiO 2膜からなる絶縁膜2106を第2のトンネル障壁膜2104及びシリコン微粒子2105上に堆積した後、同一のチャンバー内で、n型多結晶シリコン電極2107を堆積する。 Then, in the same chamber, after depositing an insulating film 2106 made of SiO 2 film on the second tunnel barrier film 2104 and the silicon microparticles 2105, in the same chamber, depositing an n-type polycrystalline silicon electrode 2107 to.
なお、CVD法によるシリコン微粒子2105の形成、 The formation of silicon microparticles 2105 by CVD,
その後のシリコン微粒子2105の表面の酸化を繰り返すことにより、シリコン微粒子2105の面内密度を適切な値となるように増加させることができる。 By repeating the subsequent oxidation of the surface of the silicon particles 2105 may be increased so that the plane density of the silicon microparticles 2105 with the appropriate value. 【0192】―第13の実施形態に係る半導体素子の電子注入・保持・引き抜き機構― 本実施形態においても、第9の実施形態と同様の原理により、シリコン微粒子2105への電子の注入・シリコン微粒子2105内での電子の保持・シリコン微粒子2 [0192] - a thirteenth embodiment in accordance semiconductor device of the electron injection-holding and pulling mechanism - also in the present embodiment, the same principle as the ninth embodiment, the electron injecting silicon particles in the silicon particles 2105 of electrons in the 2105 holding and silicon particles 2
105からの電子の引き抜きを行うことができる。 It is possible to perform extraction of electrons from 105. 本実施形態では、細線2103が第9の実施形態における半導体膜2013とはぼ同様の役割を果たすからである。 In the present embodiment, thin line 2103 is from a similar role pot the semiconductor film 2013 in the ninth embodiment.
したがって、本実施形態に係る半導体素子もまた、第9 Accordingly, the semiconductor device according to the present embodiment also 9
の実施形態に係る半導体素子素子と同様に、動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。 Like the semiconductor element device according to an embodiment of the high-speed operation, while satisfying the requirement of reducing power consumption, it can be said that it is highly reliable to meet the demand for long-term record keeping. 【0193】さらに、本実施形態では第9の実施形態に比べ、素子作製における微細形状の制御が容易であるという利点がある。 [0193] Further, in the present embodiment than in the ninth embodiment, it has the advantage that it is easy to control fine shape in device fabrication. すなわち、第9の実施形態における半導体膜2013による量子井戸に比べ、本実施形態における細線2103による量子細線では、各エネルギー準位の離散化の程度が大きい。 That is, compared to the quantum well by a semiconductor film 2013 of the ninth embodiment, in quantum wire by thin line 2103 in the present embodiment, a large degree of discretization of the energy levels. よって、本実施形態では、 Accordingly, in this embodiment,
細線2103のサイズが比較的大きくても量子化の効果が大きくなるため、長期間、電子を保持することが可能となる。 Because even the size of the thin line 2103 is relatively large increases the effect of quantization, long term, it is possible to hold the electrons. ゆえに、本実施形態では第9の実施形態に比べ、素子作製において、高い精度は必要とはされない。 Thus, in the present embodiment than in the ninth embodiment, in device fabrication, high accuracy is not required. 【0194】(第14の実施形態) ―第14の実施形態に係る半導体素子の構造― 図23は、第14の実施形態に係る半導体素子を示す断面図である。 [0194] (Fourteenth Embodiment) - structure of a semiconductor device according to a fourteenth embodiment - FIG. 23 is a sectional view showing a semiconductor device according to a fourteenth embodiment. 図23に示すように、本実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 As shown in FIG. 23, the semiconductor device according to this embodiment has a MIS transistor structure.
この半導体素子において、p型シリコン基板2111上には、SiO 2からなる第1、第2のトンネル障壁膜2 In this semiconductor device, on a p-type silicon substrate 2111, first, second tunnel barrier film made of SiO 2 2
113、2115、SiO 2からなるゲート絶縁膜21 113,2115, gate insulating film 21 made of SiO 2
17及びゲート電極として機能するn型多結晶シリコン電極2118が下から順次積み上げられている。 n-type polycrystalline silicon electrode 2118 functioning as a 17 and a gate electrode are sequentially stacked from the bottom. また、 Also,
下地となるp型シリコン基板2111におけるn型多結晶シリコン電極2118の両側方に位置する領域にはn n is a region located on both sides of the n-type polycrystalline silicon electrode 2118 of the p-type silicon substrate 2111 serving as a base
型拡散領域2112が設けられている。 -Type diffusion region 2112 is provided. さらに、n型拡散領域2112上には、ソース・ドレイン電極として機能する金属電極2119が設けられている。 Further, on the n-type diffusion region 2112, the metal electrode 2119 functioning as source and drain electrodes are formed. また、第1 In addition, the first
のトンネル障壁膜2113と第2のトンネル障壁膜21 Tunnel barrier film 2113 and the second tunnel barrier film 21
15との間には、多結晶シリコンからなる細線2114 Between the 15, made of polycrystalline silicon wire 2114
が複数埋め込まれている。 There has been an embedded multiple. この細線2114は量子化されているが。 This thin line 2114 is quantized. さらに、第2のトンネル障壁膜2115とゲート絶縁膜2117との間には、量子化されたシリコン微粒子2116が複数埋め込まれている。 Furthermore, between the second tunnel barrier film 2115 and the gate insulating film 2117, silicon microparticles 2116 are quantized are embedded plural. また、各細線2114の間は、第1、第2のトンネル障壁膜211 Further, between the thin line 2114, first, second tunnel barrier film 211
3、2115と同一の材料からなるSiO 2膜により隔てられている。 It is separated by SiO 2 film made of the same material as 3,2115. なお、細線2114は、重なり合って複数の層を形成していてもよい。 Incidentally, thin lines 2114 may form a plurality of layers overlap. また、各細線2114の方向は、同一でなくてもよく、さらに、任意でもよい。 The direction of each fine wire 2114 may not be the same, further, may be any. 【0195】―第14の実施形態に係る半導体素子の製造工程― 次に、第14の実施形態に係る半導体素子の製造工程について説明する。 [0195] - the manufacturing process of a semiconductor device according to a fourteenth embodiment - will now be described a manufacturing process of a semiconductor device according to a fourteenth embodiment. 第13の実施形態と同様の半導体基板を形成した後、各膜の形成とフォトリソグラフィー及びエッチングによってp型シリコン基板2111上に、第1のトンネル障壁膜2113、細線2114、第2のトンネル障壁膜2115、シリコン微粒子2116、ゲート絶縁膜2117及びn型多結晶シリコン電極2118 After forming the first 13 similar semiconductor substrate and embodiments of, on the p-type silicon substrate 2111 by forming a photolithography and etching of the film, a first tunnel barrier film 2113, thin line 2114, a second tunnel barrier film 2115, silicon microparticles 2116, the gate insulating film 2117 and the n-type polycrystalline silicon electrode 2118
を形成する。 To form. 次に、イオン注入によって、n型拡散領域2112を形成した後、スパッタ法及びエッチングによって、金属電極21119を形成する。 Next, by ion implantation, after forming the n-type diffusion region 2112, by sputtering and etching, to form the metal electrode 21119. これにより、本実施形態に係る半導体素子を製造することができる。 Thus, it is possible to manufacture a semiconductor device according to the present embodiment. 【0196】─第14の実施形態に係る半導体素子の特性─ 本実施形態においても、第13の実施形態と同様の原理により、シリコン微粒子2116への電子の注入・シリコン微粒子2116内での電子の保持・シリコン微粒子2116からの電子の引き抜きを行うことができる。 [0196] ─ also in properties ─ embodiment of a semiconductor device according to a fourteenth embodiment, the thirteenth same principle as the embodiment of, the electrons in the electron injection silicon microparticles 2116 of the silicon particles 2116 extraction of electrons from the holding silicon particles 2116 can be performed. また、上述のように、第14の実施形態に係る半導体素子は、MIS型トランジスタ構造を有している。 Further, as described above, the semiconductor device according to the fourteenth embodiment has a MIS transistor structure. さらに、 further,
第14の実施形態では、電子を保持するためのシリコン微粒子2116が、第1、第2のトンネル障壁膜211 In the fourteenth embodiment, the silicon microparticles 2116 for holding electrons, first, second tunnel barrier film 211
3、2115とゲート絶縁膜2117との間に設けられている。 It is provided between the 3,2115 and the gate insulating film 2117. よって、シリコン微粒子2116における電子の有無によって、素子のしきい値電圧は高低変化する。 Thus, the presence of electrons in the silicon microparticles 2116, the threshold voltage of the device is changed in height.
このしきい値電圧の高低を情報H(ハイ)と情報L(ロー)とに対応させることにより、情報の書き込み・読み出しを行うことができる。 By corresponding to the magnitude of the threshold voltage information H (high) data L and (low), it is possible to perform the writing and reading of information. 【0197】また、本実施形態に係る半導体素子は、素子における動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものである。 [0197] Further, the semiconductor device of this embodiment, high-speed operation of the element, while satisfying the requirement of reducing power consumption and high reliability to meet the demand for long-term record keeping. さらに、本実施形態においては、単一素子により基本的なメモリ動作が実現されるので、高密度の集積化が可能となる。 Further, in the present embodiment, since the basic memory operation by a single device is achieved, thereby enabling high-density integration. 【0198】なお、本実施形態においては、n型拡散領域2112のうち少なくとも一方の上あるいは上方には、細線2114が存在しない領域を設けることもできる。 [0198] In this embodiment, at least one of on or above among the n-type diffusion regions 2112 can also be provided an area where no thin wire 2114. これにより、n型拡散領域2112に電圧を印加した際に細線2114を経て短絡した電流が、n型拡散領域2112間に流れることを防止することができる。 Thus, a current short-circuited via a thin line 2114 when a voltage is applied to the n-type diffusion region 2112 can be prevented from flowing between the n-type diffusion region 2112. 【0199】また、本実施形態においては、細線211 [0199] Further, in the present embodiment, fine wires 211
4からなる層をいくつかの部分に図23に示す断面に対し垂直な方向に分割することもできる。 It may be divided in a direction perpendicular to the layers of four into several parts to the cross-section shown in FIG. 23. これによっても、n型拡散領域2112に電圧を印加した際に細線2 This also fine line 2 when a voltage is applied to the n-type diffusion region 2112
114からなる層からなる層を経て短絡した電流が、n Current short-circuited via a layer comprising a layer consisting of 114, n
型拡散領域2112間に流れることを防止することができる。 It can be prevented from flowing between the diffusion region 2112. 【0200】(第15の実施形態) ―第15の実施形態に係る半導体素子の構造― 図24は、第15の実施形態に係る半導体素子の断面図である。 [0200] (Fifteenth Embodiment) - structure of a semiconductor device according to a fifteenth embodiment of - FIG. 24 is a cross-sectional view of a semiconductor device according to a fifteenth embodiment. この半導体素子において、p型シリコン基板2 In this semiconductor device, p-type silicon substrate 2
131上には、シリコン酸窒化膜からなる第1のトンネル障壁膜2132(厚さ2nm)、多結晶シリコン膜からなる半導体膜2133(厚さ5nm)、SiO 2からなる第2のトンネル障壁膜2134(厚さ2nm)、S On 131, a first tunnel barrier film 2132 made of a silicon oxynitride film (a thickness of 2 nm), a semiconductor film 2133 (thickness 5 nm) made of polycrystalline silicon film, a second tunnel barrier film made of SiO 2 2134 (thickness 2nm), S
iO 2からなる絶縁膜2136(厚さ20nm)及び上部電極として機能するn型多結晶シリコン電極2137 consisting iO 2 insulating film 2136 (thickness 20 nm) and n-type polycrystalline silicon electrode functions as an upper electrode 2137
が下から順に設けられている。 There are provided in order from the bottom. 半導体膜2133は量子化されている。 The semiconductor film 2133 is quantized. また、第2のトンネル障壁膜2134と絶縁膜2136との間には、多結晶シリコンからなる量子化された細線2135(高さ5nm、幅10nm、長さ100nm)が複数埋め込まれている。 Between the second tunnel barrier film 2134 and the insulating film 2136, quantized fine line 2135 made of polycrystalline silicon (height 5 nm, width 10 nm, 100 nm length) are embedded plural. なお、酸窒化シリコンからなる第1のトンネル障壁膜2132の厚さを2〜3nm、多結晶シリコンからなる半導体膜213 The semiconductor film 213 made of the thickness of the first tunnel barrier film 2132 made of silicon oxynitride 2 to 3 nm, polycrystalline silicon
3の厚さを2〜8nm、SiO 2からなる第2のトンネル障壁膜2134の厚さを2〜3nm、SiO 2からなる絶縁膜2136の厚さを5〜20nmとするのが好ましい。 3 of thickness 2 to 8 nm, 2 to 3 nm the thickness of the second tunnel barrier film 2134 made of SiO 2, that the 5~20nm the thickness of the insulating film 2136 made of SiO 2 preferably. 【0201】―第15の実施形態に係る半導体素子の製造工程― 次に、本実施形態に係る半導体素子の製造工程について説明する。 [0201] - the manufacturing process of a semiconductor device according to a fifteenth embodiment of the - following describes a manufacturing process of a semiconductor device according to the present embodiment. まず、窒素化合物の存在下においてp型シリコン基板2131を酸窒化(基板温度800℃)することにより、p型シリコン基板2131上に酸窒化シリコンからなる第1のトンネル障壁膜2132を形成する。 First, by p-type silicon substrate 2131 oxynitride (substrate temperature 800 ° C.) in the presence of a nitrogen compound to form a first tunnel barrier film 2132 made of silicon oxynitride on the p-type silicon substrate 2131.
次に、CVD装置のチャンバー内のサセプター上に基板を設置し、多結晶シリコンからなる半導体膜2133を第1のトンネル障壁膜2132上に堆積した後、同一のチャンバー内で、連続してSiO Then, the substrate was placed on a susceptor in a chamber of a CVD apparatus, after a semiconductor film 2133 made of polycrystalline silicon deposited on the first tunnel barrier film 2132, in the same chamber, continuously SiO 2からなる第2のトンネル障壁膜2134を半導体膜2133上に堆積する。 Depositing a second tunnel barrier film 2134 made of 2 over the semiconductor film 2133.
次に、同一チャンバー内で、厚さ5nmの多結晶シリコン膜を堆積した後、電子ビームリソグラフィーとドライエッチングによって、第1のトンネル障壁膜2102上で、多結晶シリコンからなる複数の細線2103を形成する。 Then, in the same chamber, after depositing a polycrystalline silicon film having a thickness of 5 nm, by electron beam lithography and dry etching, on the first tunnel barrier film 2102, forming a plurality of thin lines 2103 of polycrystalline silicon to. 次に、同一のチャンバー内で、SiO 2からなる絶縁膜2136を第2のトンネル障壁膜2134及び細線2135上に堆積した後、さらに絶縁膜2136の上に、n型多結晶シリコン電極2137を堆積する。 Then, in the same chamber, after depositing an insulating film 2136 made of SiO 2 on the second tunnel barrier film 2134 and thin lines 2135, over more of the insulating film 2136, depositing an n-type polycrystalline silicon electrode 2137 to. 【0202】―第15の実施形態に係る半導体素子の特性― 本実施形態においても、上述の実施形態と同様に、多結晶シリコン膜からなる半導体膜2133、及び、多結晶シリコンからなる細線2135は、量子化されている。 [0202] - the characteristics of the semiconductor device according to a fifteenth embodiment of the - in the present embodiment, similarly to the above-mentioned embodiment, the semiconductor film 2133 made of a polysilicon film, and fine line 2135 made of polycrystalline silicon , it is quantized.
よって、細線2135─p型シリコン基板2131間の電子移動を制御することができる。 Therefore, it is possible to control the electron transfer between the fine wire 2135─p type silicon substrate 2131. すなわち、細線21 In other words, the thin line 21
35のエネルギー準位のポテンシャルと半導体膜213 Of 35 energy levels of the potential and the semiconductor film 213
3のエネルギー準位のポテンシャルとが一致した場合にのみ電子移動が起こるため、細線2135中に蓄積された電子の自然放出を効果的に抑制でき、細線2135中に、長期間、電子を保持することが可能となる。 Since the potential of the third energy level electron transfer occurs only if they match, the spontaneous emission of electrons accumulated in the fine line 2135 can be effectively suppressed, while thin line 2135, a long period of time, to hold the electronic it becomes possible. よって、適当な電界の存在下で、p型シリコン基板2131 Thus, in the presence of a suitable electric field, p-type silicon substrate 2131
から細線2135へ電子を容易に注入でき、また、細線2135からp型シリコン基板2131へと電子を容易に引き抜くことができる。 An electron can easily injected into fine line 2135, also can be withdrawn from the thin lines 2135 and easily electrons to p-type silicon substrate 2131. したがって、上述のような効果を利用して細線2135への電子の注入・保持・引き抜きを確実に制御できるため、本実施形態に係る半導体素子は、素子における動作の高速化、消費電力の低減の要請を満たしつつ、長時間の記録保持の要請に応える信頼性の高いものであるといえる。 Therefore, it is possible to reliably control the electron injection, holding, pulling of the thin line 2135 by utilizing the above effect, a semiconductor device according to this embodiment, high-speed operation of the element, the reduction of power consumption while satisfying the request, it can be said that it is highly reliable to meet the demands of a long time of record-keeping. 【0203】(第9〜第15の実施形態の変形例)第9 [0203] (Modification of ninth to fifteenth embodiments) 9
〜第15の実施形態では、シリコン微粒子中に注入・蓄積される電荷として電子を例に挙げて説明したが、同様にして正孔を注入・蓄積することも可能である。 ~ In the fifteenth embodiment has been described by way of electronic example as an injection-charges accumulated in the silicon microparticles, it is also possible to inject and accumulate positive holes in the same manner. 【0204】―基板― 第9〜第15の実施形態においては、基板としてp型シリコン基板を用いているが、この他にn型シリコン基板、GaAs基板その他の半導体材料を用いた基板を用いることもできる。 [0204] - a substrate - in the ninth to fifteenth embodiments, although a p-type silicon substrate as the substrate, n-type silicon substrate In addition, the use of a substrate using a GaAs substrate other semiconductor materials It can also be. 【0205】第1〜7の実施形態においては基板としてp型シリコン基板を用いているため、高精度のシリコン系プロセス技術が利用可能であり、また、半導体素子の高密度の集積化が可能となる。 [0205] Since in the first to seventh embodiment uses a p-type silicon substrate as the substrate, silicon process technology precision are available and also allows high-density integration of semiconductor devices Become. 【0206】―トンネル障壁膜― また、第9〜第15の実施形態においては、トンネル障壁膜の材料、及び絶縁膜の材料としてはSiO 2等を用いているが、Si 34 、Si xyz (4x=2y [0206] - a tunnel barrier film - In the ninth to fifteenth embodiments, the material of the tunnel barrier film, and as the material of the insulating film SiO 2 is used, etc., Si 3 N 4, Si x O y N z (4x = 2y
+3z)、CeO 2 、ZnS、ZnO、Al 23その他の絶縁体の材料を用いることもできる。 + 3z), it can be CeO 2, ZnS, ZnO, also possible to use a material Al 2 O 3 other insulator. 【0207】ここで、第9〜第15の実施形態におけるトンネル障壁膜とは、熱拡散電流を遮るがトンネル電流を透過する性質を有する障壁膜をいう。 [0207] Here, the tunnel barrier film in the ninth to fifteenth embodiments, blocks the thermal diffusion current is referred to a barrier film having a property of transmitting a tunnel current. 【0208】また、第1、第2のトンネル障壁膜は、通常、トンネル障壁膜をはさむ上下の膜に比べ、少なくとも1eV以上の障壁高さを有し、また、厚さは50nm [0208] The first and second tunnel barrier film is usually compared to the upper and lower films sandwiching the tunnel barrier film has at least 1eV or more barrier height, also, the thickness of 50nm
以下であることが望ましい。 Less it is desirable. さらに、第1、第2のトンネル障壁膜の厚さが1nm以上6nm以下であり、かつ、それらの材料は、絶縁体材料であること、あるいは、第1、第2のトンネル障壁膜の厚さが3nm以上5 Further, first, the thickness of the second tunnel barrier layer is at 1nm or more 6nm or less, their material, is an insulating material, or the thickness of the first, second tunnel barrier film 5 There 3nm more
0nm以下であり、かつ、それらの材料は、半導体基板、複数の微粒子、半導体膜あるいは細線のバンドギャップに比べて大きなバンドギャップを有する半導体材料であることが望ましい。 0nm or less, and, those materials, a semiconductor substrate, it is desirable that the semiconductor material having a larger band gap than the band gap of the plurality of fine particles, semiconductor film or thin lines. 良好なトンネル障壁膜として機能させるためである。 It is to function as a good tunnel barrier film. 【0209】ここで、絶縁体材料としてはSiO 2 、S [0209] In this case, SiO 2, S is as an insulator material
34 、Al 23 、CeO 2等が特に適している。 i 3 N 4, Al 2 O 3, CeO 2 or the like are particularly suitable.
また、これらの絶縁体膜を組み合わせたものや混合した組成を有する膜、例えば、Si xyz (4x=2y Further, a film having a composition and that mixed a combination of these insulating films, for example, Si x O y N z ( 4x = 2y
+3z)等の組成を有する膜も利用できる。 Film can also be used with a + 3z) composition or the like. 非晶質のS Amorphous S
iO 2を用いる場合には、その厚さは1nmから3nm When using the iO 2 is, 3 nm from the thickness of 1nm
の間であれば、特に良好なトンネル特性を得られる。 If during obtained particularly good tunnel characteristics. S
34を用いる場合には、厚さは2nmから6nmの間であれば、特に良好なトンネル特性を得られる。 When using a i 3 N 4, the thickness is as long as between 6nm from 2 nm, obtained particularly good tunnel characteristics. また、半導体材料としては、C(ダイヤモンド)、Al As the semiconductor material, C (diamond), Al
N、GaN、AlP、GaP、ZnO、ZnS、Mg N, GaN, AlP, GaP, ZnO, ZnS, Mg
O、MgS等及びこれらの混晶が適している。 O, MgS, etc. and these mixed crystals are suitable. 【0210】その際、第1のトンネル障壁膜は電荷閉じ込めとは直接関与しない。 [0210] At this time, the first tunnel barrier film is not directly involved in the charge confinement. よって、第1のトンネル障壁膜の材料として、Si 34 、Si xyz 、CeO Therefore, as the material of the first tunnel barrier film, Si 3 N 4, Si x O y N z, CeO
2などの絶縁体や半導体材料等、SiO 2に比べ高い誘電率を有する材料を用いることが好ましい。 Insulator or a semiconductor material, such as such as 2, it is preferable to use a material having a high dielectric constant compared to SiO 2. また、同じ理由により、第1のトンネル障壁膜の厚さは第2のトンネル障壁膜の厚さに比べ薄くてもよい。 For the same reason, the thickness of the first tunnel barrier layer may be thinner than the thickness of the second tunnel barrier film. 第1のトンネル障壁膜の材料を絶縁体とする場合には、その厚さは1n If the material of the first tunnel barrier layer and the insulator, the thickness of 1n
m以上4nm以下、あるいは、第1のトンネル障壁膜の材料を半導体とする場合には、その厚さは3nm以上2 m or more 4nm or less, or, in the case of the material of the first tunnel barrier film and the semiconductor, the thickness is 3nm or more 2
0nm以下とするのが特に適している。 It is particularly suitable for the 0nm below. 【0211】一方、第2のトンネル障壁膜は電荷閉じ込めに寄与するので、第2のトンネル障壁膜の材料としては、SiO 2 、C(ダイヤモンド)等の比較的低い誘電率を有する材料が特に好ましい。 [0211] On the other hand, since the second tunnel barrier film contribute to the charge confinement, as the material of the second tunnel barrier film, a material having a relatively low dielectric constant, such as SiO 2, C (diamond) are particularly preferred . また、同じ理由により、第2のトンネル障壁膜の厚さは第1のトンネル障壁膜の厚さに比べ厚いことが好ましい。 For the same reason, the thickness of the second tunnel barrier film is preferably thicker than the thickness of the first tunnel barrier film. 第2のトンネル障壁膜の材料を絶縁体とする場合には、その厚さは1.5 If the material of the second tunnel barrier film and the insulating body, its thickness is 1.5
nm以上6nm以下、あるいは、第2のトンネル障壁膜の材料を半導体とする場合には、その厚さは4nm以上40nm以下とするのが特に適している。 nm above 6nm or less, or, in the case of the material of the second tunnel barrier film and the semiconductor, the thickness is that the 4nm or 40nm or less are particularly suitable. 【0212】なお、第11〜第14の実施形態では、第1のトンネル障壁膜の一部分の厚さを実質的に0、すなわち、第1のトンネル障壁膜の一部分を設けることなしに半導体素子を設けることもできる。 [0212] In the eleventh to fourteenth embodiment, substantially zero thickness of the portion of the first tunnel barrier film, i.e., the semiconductor element without providing a portion of the first tunnel barrier film It can also be provided. これにより、半導体素子の作製プロセスを簡素化し、また、微粒子体群のシリコン微粒子、細線の静電容量、又は、細線の静電容量をさらに増加させることもできる。 This not only simplifies the manufacturing process of semiconductor devices, also silicon microparticles in the microparticle body group, the capacitance of the thin line, or may be further increased electrostatic capacitance of the thin line. このときには、半導体素子における電荷移動が促進されることになる。 In this case, so that the charge transfer in the semiconductor device is facilitated. 【0213】―微粒子― 第9〜第14の実施形態においては微粒子としては、シリコン微結晶、アモルファスシリコンや単結晶シリコン、その他の材料の半導体を用いることもできる。 [0213] - particles - The particles in the ninth to fourteenth embodiments, it is also possible to use a semiconductor silicon microcrystal, amorphous silicon, single crystal silicon, other materials. また、それらのうちいずれか1つにより構成されていてもよい。 Also, it may be constituted by any one of them. 【0214】微粒子としてシリコンの粒子を用いた場合は、製造過程において高温としてもシリコンの粒子は、 [0214] When using silicon particles as the fine particles, particles of silicon as the high temperature in the manufacturing process,
安定で、かつ、汚染されがたいため、高精度であるシリコンプロセス技術を容易に適用できる。 Stable and, because hardly contaminated, can be easily applied to the silicon process technology is accurate. また、微粒子として金属の粒子を用いた場合は、粒径の揃った高品質の微粒子を、容易に高い面内密度で均一に形成できる。 In the case of using the metal particles as fine particles, a high-quality fine particles with uniform particle size, can be uniformly formed with ease high in-plane density. 【0215】また、複数の微粒子の材質が2.0eV以上のバンドギャップを有する半導体である場合には、微粒子のエネルギー準位間の差が大きくなることにより、 [0215] When the material of the plurality of fine particles is a semiconductor having a band gap greater than 2.0eV, by the difference between the energy levels of the particles is increased,
電荷閉じ込めの効果が増大する。 The effect of the charge confinement is increased. さらに、トンネル障壁膜としてSiO 2等の絶縁体を用いる場合で、複数の微粒子の材質が2.0eV以上のバンドギャップを有する半導体であるときは、トンネル障壁の高さが低くなる。 Furthermore, in the case of using an insulator such as SiO 2 as a tunnel barrier film, when the material of the plurality of fine particles is a semiconductor having a band gap greater than 2.0eV, the height of the tunnel barrier is lowered.
よって、このときには、トンネル電流を確保しつつ第2 Therefore, at this time, the while ensuring a tunnel current 2
のトンネル障壁膜の厚さを厚くすることができる。 It is possible to increase the thickness of the tunnel barrier film. したがって、電荷を保持する微粒子の容量が低下する。 Therefore, the capacity of the microparticles of retaining charges is reduced. 【0216】また、第9〜第14の実施形態では、シリコン微粒子の形状を、偏平な形状としてもよい。 [0216] In the ninth to fourteenth embodiments, the shape of the silicon particles, may be flat shape. 特に、 In particular,
スパッタリングによって、シリコン微粒子を形成する場合には、素子の作製工程を容易にすることができる。 By sputtering, in the case of forming a silicon microparticles may facilitate the manufacturing process of the element. 特に、第11、第12の実施形態において、微粒子体群のシリコン微粒子の形状を、偏平な形状とした場合には、 In particular, the 11, in the twelfth embodiment, when the shape of the silicon particles of the particulate matter group, was flat shape,
微粒子体群の静電容量を増加させることができる。 It is possible to increase the capacitance of the particulate matter group. この場合には、電荷を保持するためのシリコン微粒子とp型シリコン基板とを結ぶ直線付近に、微粒子体群のシリコン微粒子が存在するようになることがより多くなるため、p型シリコン基板―電荷を保持するためのシリコン微粒子間の微粒子体群を経た電荷移動がより起こりやすくなることとなる。 In this case, a straight line near the line connecting the silicon microparticles and p-type silicon substrate for holding an electric charge, because it comes to exist silicon microparticles in the microparticle member group becomes more, a p-type silicon substrate - charge charges through the particulate material group between silicon microparticles for holding the movement and thus the more likely to occur. 【0217】さらに、第9〜第14の実施形態では、シリコン微粒子は、重なり合って複数の層を形成していてもよい。 [0217] Furthermore, in the ninth to fourteenth embodiments, silicon microparticles may form a plurality of layers overlap. 【0218】―半導体膜― また、第9、第10、第15の実施形態においては半導体膜として多結晶シリコン膜を用いているが、アモルファスシリコンや単結晶シリコン、その他の材料の半導体を半導体膜として用いることもできる。 [0218] - the semiconductor film - The ninth, tenth, in the fifteenth embodiment has a polycrystalline silicon film as a semiconductor film, but an amorphous silicon, single crystal silicon, other semiconductor semiconductor film material It can also be used as. また、それらのうちいずれか1つにより構成されていてもよい。 Also, it may be constituted by any one of them. 半導体膜がアモルファスシリコン膜もしくは多結晶シリコン膜により構成される場合には、製造過程において高温としてもシリコンの半導体膜は、安定で、かつ、汚染されがたいため、高精度であるシリコンプロセス技術を容易に適用できる。 When the semiconductor film is formed of an amorphous silicon film or polycrystalline silicon film, a silicon semiconductor film as a high temperature in the manufacturing process, stable, and, because hardly contaminated, silicon process technology is accurate It can be easily applied. 【0219】また、半導体膜の材質が2.0eV以上のバンドギャップを有する半導体膜である場合には、微粒子のエネルギー準位間の差が大きくなることにより、電荷閉じ込めの効果が増大する。 [0219] When the material of the semiconductor film is a semiconductor film having a band gap greater than 2.0eV, by the difference between the energy levels of the particles increases, the effect of confining the charge increases. さらに、トンネル障壁膜としてSiO 2等の絶縁体を用いる場合で、半導体膜の材質が2.0eV以上のバンドギャップを有する半導体膜であるときは、トンネル障壁の高さが低くなる。 Furthermore, in the case of using an insulator such as SiO 2 as a tunnel barrier film, when the material of the semiconductor film is a semiconductor film having a band gap greater than 2.0eV, the height of the tunnel barrier is lowered. よって、このときには、トンネル電流を確保しつつ第2のトンネル障壁膜の厚さを厚くすることができ、製造が容易となる。 Therefore, at this time, it is possible to increase the thickness of the second tunnel barrier film while maintaining the tunnel current, it is easy to manufacture. 【0220】―細線― 第13、第14の実施形態においては細線として多結晶シリコンを用いているが、アモルファスシリコンや単結晶シリコン、カーボンナノチューブその他の材料の半導体を細線として用いることもできる。 [0220] - thin line - 13, but in Embodiment 14 is used polysilicon as thin lines, amorphous silicon, single crystal silicon, a semiconductor carbon nanotube other materials can be used as thin lines. また、それらのうちいずれか1つにより構成されていてもよい。 Also, it may be constituted by any one of them. 細線がアモルファスシリコンもしくは多結晶シリコンにより構成される場合には、製造過程において高温としてもシリコンの細線は、安定で、かつ、汚染されがたいため、高精度であるシリコンプロセス技術を容易に適用できる。 If fine line is constituted by amorphous silicon or polycrystalline silicon, thin line of silicon as the high temperature in the manufacturing process is stable, and, because hardly contaminated, can be easily applied to the silicon process technology is accurate . 【0221】また、細線の材質が2.0eV以上のバンドギャップを有する半導体である場合には、微粒子のエネルギー準位間の差が大きくなることにより、電荷閉じ込めの効果が増大する。 [0221] The material of the thin line in the case of a semiconductor having a band gap greater than 2.0eV, by the difference between the energy levels of the particles increases, the effect of confining the charge increases. さらに、トンネル障壁膜としてSiO 2等の絶縁体を用いる場合で、半導体膜の材質が2.0eV以上のバンドギャップを有する半導体であるときは、トンネル障壁の高さが低くなる。 Furthermore, in the case of using an insulator such as SiO 2 as a tunnel barrier film, when the material of the semiconductor film is a semiconductor having a band gap greater than 2.0eV, the height of the tunnel barrier is lowered. よって、このときには、トンネル電流を確保しつつ第2のトンネル障壁膜の厚さを厚くすることができる。 Therefore, at this time, it is possible to increase the thickness of the second tunnel barrier film while maintaining the tunnel current. したがって、電荷を保持する微粒子の容量が低下する。 Therefore, the capacity of the microparticles of retaining charges is reduced. 【0222】また、第13、第14の実施形態において、細線は、重なり合って複数の層を形成していてもよい。 [0222] Further, in the thirteenth, fourteenth embodiment, thin lines may form a plurality of layers overlap. また、各細線の方向は、同一でなくてもよく、さらに、任意でもよい。 The direction of each thin line may not be the same, further, may be any. 【0223】ここで、2.0eV以上のバンドギャップを有する半導体としては、GaN、GaP、GaAs、 [0223] Here, as the semiconductor having a band gap of more than 2.0eV, GaN, GaP, GaAs,
AlAs、ZnO、ZnS、ZnSe、CdS、ZnT AlAs, ZnO, ZnS, ZnSe, CdS, ZnT
e、SiC等及びこれら半導体の混晶を挙げることができる。 e, it can be exemplified SiC, etc., and these semiconductor mixed crystal. 【0224】―微粒子の面内密度― 第9〜第14の実施形態において、微粒子の面内密度は、1×10 11 cm -2から1×10 13 cm -2の間であるのがよい。 [0224] - plane density of the fine particles - in the embodiment of the ninth to fourteenth plane density of the fine particles is good is in between 1 × 10 11 cm -2 of 1 × 10 13 cm -2. 効果的に電荷を保持でき、また、電荷の有無の検出も容易となるためである。 Effectively can hold a charge, also, is because the easy detection of the presence or absence of charge. 【0225】また、第11、第12の実施形態においては、第1のトンネル障壁膜と第2のトンネル障壁膜との間に埋め込まれた第1の微粒子の面内密度は1×10 12 [0225] Further, an eleventh, the twelfth embodiment, the in-plane density of the first particles embedded between the first tunnel barrier layer and the second tunnel barrier film 1 × 10 12
cm cm -2以上であり、かつ、第2のトンネル障壁膜と(ゲート)絶縁膜との間に埋め込まれた第2の微粒子の面内密度以上であるのがより好ましい。 And -2 or more and, more preferably the second tunnel barrier film and (gate) or plane density of the second particles embedded between the insulating film. 第2の微粒子―第1 The second of the fine particles - Part 1
の微粒子間の電荷移動がより容易となるためである。 Charge transfer between the particles is to become easier. 【0226】―第9〜第15の実施形態に係る半導体素子の応用― なお、第9〜第15の実施形態に係る半導体素子を微小な電荷の移動・蓄積を制御するために種々応用できる。 [0226] - Application of a semiconductor device according to the ninth through fifteenth embodiments - Note that it various applications to control the movement and storage of micro-charge of the semiconductor device according to the ninth through fifteenth embodiments.
例えば、走査型プローブ顕微鏡(SPM)、特に、原子間力顕微鏡(AFM)の原理を用いて、第1〜7の実施形態に係る各半導体素子における電荷の分布図を作成することによって、この分布図をメモリとして使用することが考えられる。 For example, scanning probe microscopy (SPM), in particular, using the principle of the atomic force microscope (AFM), by creating a distribution diagram of electric charge in the semiconductor device according to a seventh embodiment, the distribution it is conceivable to use the picture as a memory. この場合には、半導体素子においてn In this case, n in the semiconductor device
型多結晶シリコン電極はなくてもよい。 It may not be type polycrystalline silicon electrode. また、上述の実施形態の中から、複数の実施形態の特徴を併せ持つ構成を有するような半導体素子であってもよい。 Moreover, among the embodiments described above, it may be a semiconductor device such as to have a structure that combines the features of several embodiments. 【0227】その他、本発明の要旨を逸脱しない範囲内において種々の変形が可能である。 [0227] Other, various modifications are possible without departing from the gist of the present invention. 【0228】(第16の実施形態)図25は、本発明の第16の実施形態における半導体素子の断面図である。 [0228] Figure 25 (16th Embodiment) is a sectional view of a semiconductor device in a sixteenth embodiment of the present invention.
同図に示すように、半導体基板としてのp型シリコン基板3011上に、まず電荷の移動に対して障壁として機能する第1の障壁層である厚さ2nm程度の熱酸化Si As shown in the figure, on the p-type silicon substrate 3011 as a semiconductor substrate, first, a first thermally oxidized Si having a thickness of about 2nm a barrier layer serving as a barrier to the movement of charge
2膜3012が設けられている。 O 2 film 3012 is provided. また上記第1の障壁層である熱酸化SiO 2膜3012上に、第1の微粒子体として直径2nmのシリコン微粒子3013が設けられている。 Also on the thermally oxidized SiO 2 film 3012 is the first barrier layer, the silicon particles 3013 having a diameter of 2nm is provided as a first particulate matter. また上記第1の微粒子体であるシリコン微粒子3013の上に、電荷の移動に対して障壁として機能する第2の障壁層である厚さ2nm程度のSiO 2膜3 The above on the first silicon microparticles 3013 is particulate material, the second SiO 2 film having a thickness of about 2nm a barrier layer 3 which functions as a barrier to the movement of charge
014が設けられている。 014 is provided. また上記第2の障壁層であるSiO SiO also the above second barrier layer 2膜3014の上に、第2の微粒子体である直径5〜8nmの金微粒子3015が設けられている。 On the 2 film 3014, the gold fine particles 3015 having a diameter 5~8nm a second particulate matter is provided. また上記第2の微粒子体である金微粒子3015の上に絶縁体層として厚さ10nmのSiO 2膜3016が設けられており、最上部には電極層であるn型多結晶シリコン電極3017が設けられている。 The thickness of 10nm and an SiO 2 film 3016 is provided with, n-type polycrystalline silicon electrode 3017 at the top is an electrode layer is formed as an insulating layer on the gold microparticles 3015 is the second particulate matter It is. 【0229】ここで、上記第2の微粒子体である金微粒子3015の直径は上記第1の微粒子体であるシリコン微粒子3013の直径の2.5倍以上となっており、その静電容量は第1の微粒子体に比べて大きい。 [0229] Here, the diameter of the second fine gold particle 3015 is particulate material is equal to or greater than 2.5 times the diameter of the silicon particles 3013 is the first particulate matter, the capacitance is first larger than the 1 of the particulate matter. また、第2の微粒子体の電子親和力は第1の微粒子体より大きく、電子親和力と禁制帯幅の和は第1の微粒子体より小さい。 Further, the electron affinity of the second particulate matter is greater than the first particulate matter, the sum of the band gap and electron affinity is smaller than the first particulate matter. 【0230】シリコン微粒子13は、化学的気相合成(CVD)法により、1×10 11 cm [0230] Silicon particles 13, by chemical vapor synthesis (CVD) method, 1 × 10 11 cm -2 〜1×10 13 -2 ~1 × 10 13 c
-2程度の面内密度で形成され、金微粒子3015は、 formed in-plane density of the order m -2, gold microparticles 3015,
金コロイド溶液へのウエハ浸漬により1×10 10 cm -2 The wafer immersion into a gold colloid solution 1 × 10 10 cm -2
〜1×10 12 cm -2程度の面内密度で固定されている。 Are fixed by in-plane density of the order ~1 × 10 12 cm -2. 【0231】ここで、図57に示す従来の半導体素子においては、書込時、消去時、電荷保持時はそれぞれ微粒子体(シリコン微粒子6203)の電荷数と、微粒子体の半導体基板(p型シリコン基板6201)に対する電位とが異なるだけで、いずれも同じ微粒子体(シリコン微粒子6203)/トンネル障壁膜(トンネル酸化膜6 [0231] Here, in the conventional semiconductor device shown in FIG. 57, the writing time, erasing, and the number of charges each particulate matter during charge retention (silicon microparticles 6203), the semiconductor substrate (p-type silicon microparticles body substrate 6201) potential and are different only with respect to, both the same particulate matter (silicon microparticles 6203) / tunnel barrier layer (tunnel oxide film 6
202)/半導体基板(p型シリコン基板6201)の系でのトンネル現象を利用している。 Utilizing a tunnel phenomenon in the system of 202) / semiconductor substrate (p-type silicon substrate 6201). したがって、この系のトンネル電流を、上部電極(n型多結晶シリコン電極6205)への低い外部電圧(上部電極電圧)で大きく変えることは容易ではない。 Accordingly, the tunneling current of the system, greatly it is not easy to change at a low external voltage to the upper electrode (n-type polycrystalline silicon electrode 6205) (the upper electrode voltage). 例えばリーク電流を抑制しようとしてトンネル障壁の高さや厚さを大きくすると、書込・消去電流も減少して書込・消去速度が低下してしまう。 For example, increasing the height and thickness of the tunnel barrier leakage current in an attempt to suppress, the write-erase current also decreases the write-erase speed decreases. リーク電流の大きさは各微粒子体内に保持される電荷数にも依存するが、電子(あるいは正孔)1個のとき最もリーク電流が少ないと考えられ、改善の余地は少ない。 The size of the leak current also depends on the number of charges held in the respective fine body, electrons (or holes) most leakage current is considered to be small when one, room for improvement is small. 【0232】また、書込み時(あるいは消去時)の微粒子体体の電位はデバイス構造と微粒子体の位置関係により決まる。 [0232] The potential of the particulate matter of the time of writing (or erasing) is determined by the positional relationship between the device structure and particulate matter. ここで、微粒子体(シリコン微粒子620 Here, particulate matter (silicon particles 620
3)を上部電極(n型多結晶シリコン電極6205)の間の距離を小さくすると、書込み時の微粒子体の電位上昇が大きくなるので、原理的には書込電流を増大できる。 When the 3) to reduce the distance between the upper electrode (n-type polycrystalline silicon electrode 6205), the potential rise of the particulate matter during writing is increased, in principle can increase the write current. しかし、微粒子体を上部電極側にあまり近付けるとデバイス読み取り時のゲート電圧シフトが小さくなり感度が下がりすぎる問題が発生する。 However, problems gate voltage shift during device read too low is small it becomes sensitivity to particulate matter so much closer to the upper electrode side is generated. 【0233】また、微粒子体の静電容量を大きくすれば電荷保持時の微粒子体の電位上昇を抑制できるので、リーク電流を抑制する効果がある。 [0233] Further, since the potential rise of the particulate material with the charge holding by increasing the capacitance of the particulate matter can be suppressed, an effect of suppressing leakage current. しかし、実際には微粒子体の静電容量を大きくするため微粒子体の粒径を大きくしたり、微粒子体と半導体間の距離を小さくすると微粒子体/半導体基板間のトンネル確率が増大し、逆にリーク電流が増大してしまう結果となる。 However, actually increases the tunneling probability between the electrostatic capacity or by increasing the particle size of the particulate matter for increasing and decreasing the distance between the particles and the semiconductor particulate matter / semiconductor substrate of particulate matter, on the contrary resulting in the leakage current is increased. 原理的には、微粒子体の粒径を大きくし、同時にトンネル障壁膜の厚さを大きくするとリーク電流のみをある程度抑制できる可能性があるが、あまり微粒子サイズを大きくすると微粒子体の面内密度が低下し、デバイスの感度を支えるのに必要量の電荷が保持できなくなる。 In principle, the particle size of the particulate matter is increased, at the same time by increasing the thickness of the tunnel barrier film could only be to some extent suppressed leakage current, in-plane density of the particulate matter is an increase in the very fine size reduced, the charge required amount to support the sensitivity of the device can not be maintained. さらに障壁厚さが大きすぎるとフラッシュEEPROMに近い構成となり、 Is too large more barrier thickness as the structure close to the flash EEPROM,
障壁膜に大きな電圧が印可されるので電荷移動による膜質劣化が起こる問題が発生する。 Since a large voltage to the barrier film is applied problems quality degradation due to the charge transfer occurs is generated. また作製工程においても長寿命の素子を得るには微粒子サイズや微粒子の分布状態、障壁厚さの制御に高い精度が要求される。 The distribution of particle size and fine particles to obtain a device of long life in the manufacturing process, a high precision control of the barrier thickness is required. 【0234】上述のように、図57に示す従来の半導体素子により、高速な書込・消去動作が可能で長寿命の記録が可能な素子を実現することは困難である。 [0234] As described above, the conventional semiconductor device shown in FIG. 57, it is difficult to realize a recording capable device fast write and erase operation can a long life. これに対して、本実施形態の半導体素子の構成によれば下記のようにして書込・消去の速度を低下することなく電荷保持時のリーク電流を大幅に低減できる。 In contrast, the leak current during charge retention without reducing the speed of writing and erasing as follows according to the configuration of the semiconductor device of this embodiment can be greatly reduced. 【0235】本実施形態においては、第1の障壁層(熱酸化SiO 2膜3012)を介した半導体基板と第1の微粒子体(シリコン微粒子3013)との間の電荷移動と、第2の障壁層(SiO 2膜3014)を介した第1 [0235] In this embodiment, the charge transfer between the first barrier layer (thermal oxide SiO 2 film 3012) of the semiconductor substrate and the first particulate matter through (silicon microparticles 3013), the second barrier the via layer (SiO 2 film 3014) 1
の微粒子体(シリコン微粒子3013)と第2の微粒子体(金微粒子3015)の間の電荷移動が存在する。 There is charge transfer between the fine particles of (silicon microparticles 3013) and the second particulate matter (gold microparticles 3015). 第1の障壁層を介した電荷の移動確率は、半導体基板の電子が占める状態の波動関数と、微粒子体の空の状態の波動関数の密度および空間的重なりにより決まる。 Movement probability of charge through the first barrier layer has a wave function of the state occupied electrons of the semiconductor substrate is determined by the density and spatial overlap of the wave functions of the empty state of the particulate matter. 半導体基板と第1の微粒子体では第1の微粒子体の方が状態密度がはるかに小さく、波動関数の広がりも少ないので、 Towards the first particle-semiconductor substrate and the first particulate material is the density of states is much smaller, since the spread of the wave function is small,
電荷移動はほぼ第1の微粒子体が支配することになる。 Charge transfer will be substantially the first particulate matter dominates.
また、第1の微粒子体は第2の微粒子体よりも粒径が小さいため状態密度および波動関数の広がりが少なく、第1の微粒子体と第2の微粒子体の間の電荷移動も第1の微粒子体が支配することとなる。 The first particulate material is a second small spread of the density of states and wave functions for particle diameter is smaller than the particulate material, also the charge transfer between the first particulate matter and the second particulate matter first so that the particulate matter will dominate. この結果、第1の微粒子体を介した半導体基板と第2の微粒子体の電荷移動は主に第1の微粒子体の状態により支配され、たとえば第2の微粒子体の粒径が大きくても第1の微粒子体の粒径が小さければ、そのトンネル確率は抑制されて低いものになる。 As a result, the semiconductor substrate through a first particulate matter charge transfer of the second particulate matter is mainly governed by the state of the first particulate matter, for example be larger the particle size of the second particulate matter is first if the particle size of the first particulate matter is small, the tunnel probability becomes as low is suppressed. 【0236】本発明の素子の具体的な電荷注入と電荷保持な動作を以下に説明する。 [0236] The specific charge injection and charge retention behavior of the device of the present invention will be described below. 電荷注入時の書込み過程では、上部電極3017に外部から書込電圧を印可することにより、まず第1の障壁層(熱酸化SiO 2膜301 In the write process when the charge injection, by applying a write voltage to the upper electrode 3017 from the outside, first, the first barrier layer (thermal oxide SiO 2 film 301
2)を介したトンネリングにより半導体基板3011から電荷が引抜かれて第1の微粒子体(シリコン微粒子3 First microparticles body withdrawn charge from the semiconductor substrate 3011 by tunneling through 2) (silicon microparticles 3
013)に移動する。 To move to 013). この過程における第1の微粒子体の電位や第1の微粒子体と半導体表面の関係は、ほぼ従来技術の書き込み過程と同一であるので、従来技術による素子とほぼ同じ速度で第1の微粒子体(シリコン微粒子3013)への電荷移動が可能である。 The relation of the first particulate matter potential and first microparticles and the semiconductor surface in this process is identical to substantially prior art writing process, the first particulate matter at approximately the same speed as the prior art devices ( charge transfer to the silicon microparticles 3013) is possible. 【0237】本発明では、第1の微粒子体(シリコン微粒子3013)上の電荷はさらに第2の障壁層(SiO [0237] In the present invention, the charge on the first particulate matter (silicon microparticles 3013) further second barrier layer (SiO
2膜3014)を介して隣接する第2の微粒子体(金微粒子3015)に移動することとなる。 Through 2 film 3014) and thus moving to the second particulate bodies adjacent (gold microparticles 3015). ここで、第2の微粒子体の粒径が大きい場合、第1の微粒子体と第2の微粒子体の間のトンネル遷移は、第1の微粒子体と半導体基板の表面の間のトンネル遷移とほぼ同等の条件下にある。 Here, when the particle diameter of the second particulate matter is large, the tunnel transition between the first particulate matter and the second particulate matter is substantially the tunnel transition between the first particles and the semiconductor substrate of the surface in the comparable conditions. 従って電位差が同じ場合には、半導体基板の表面から第1の微粒子体(シリコン微粒子3013)への電荷移動速度と第1の微粒子体から第2の微粒子体(金微粒子3015)への電荷移動速度はぼぼ同じ程度となる。 If the potential difference is the same, therefore, the charge transfer rate from the surface of the semiconductor substrate into the first particulate matter charge transfer speed and the second particulate matter from the first particulate material into (silicon microparticles 3013) (gold microparticles 3015) Wabobo the same degree. しかし、本実施形態では、既に電荷を有する第1の微粒子体と電荷を持たない第2の微粒子体の間には、外部からの書込電圧に加えて電荷による第1の微粒子体の電位上昇(ΔV1 =Δq/Cdot1)(Δqは電荷量、C However, in the present embodiment, previously uncharged and first microparticles having a charge between the second particulate matter, increasing the potential of the first particulate matter by addition charge to the writing voltage from the outside (ΔV1 = Δq / Cdot1) (Δq charge amount, C
dot1は第1の微粒子体の静電容量)に起因する電界が発生している。 dot1 is the electric field due to the electrostatic capacitance) of the first particulate matter is generated. 静電容量が小さい第1の微粒子体(シリコン微粒子3013)の電荷による電位上昇の効果は大きく、第1の微粒子体から第2の微粒子体(金微粒子30 The effect of the potential rise due to the charge of the electrostatic capacity is small first particulate matter (silicon microparticles 3013) is large, the second particulate matter from the first particulate matter (gold microparticles 30
15)への電荷移動はさらに加速されることとなる。 Charge transfer to 15) is to be further accelerated. 本発明の書込み過程では2回のトンネル過程を経る必要があるが、第1の微粒子体(シリコン微粒子3013)から第2の微粒子体(金微粒子3015)への電荷移動が半導体基板から第1の微粒子体への電荷移動と同等以上の速度で行われるので、全体の電荷移動速度は従来技術による素子と同等の書込み速度を実現できる。 Although a write process of the present invention it is necessary to go through two tunneling process, charge transfer from the first particulate matter (silicon microparticles 3013) to the second particulate matter (gold microparticles 3015) from the semiconductor substrate and the first since carried out in the charge transfer equal to or higher than the rate of the particulate matter, charge transfer speed of the whole can realize write speed equivalent to the device according to the prior art. なお、ここでは書込過程について記述したが、上部電極3017 Note that, although described for writing process, the upper electrode 3017
に書込電圧と逆の電圧を印加して微粒子体から蓄積電荷を放出させる消去過程においても同様である。 The same applies to the erasing process of releasing by applying a write voltage and reverse voltage accumulated charge from the microparticles body. 【0238】書込みを終了して上部からの書込電圧を除去すると、第1の微粒子体(シリコン微粒子3013) [0238] Upon removal of the writing voltage from the top completed the program, the first particulate matter (silicon microparticles 3013)
と第2の微粒子体(金微粒子3015)はそれぞれの電荷と静電容量に対応する電位になる。 When the second particulate matter (gold microparticles 3015) is a potential corresponding to each of the charge and the electrostatic capacitance. 一部の第1の微粒子体には余剰電荷を有するものもあるが、第1の微粒子体は半導体基板に隣接しており、また静電容量が小さくて電荷あたりの電位上昇も大きいので余剰電荷は速やかに半導体基板に戻る。 Some first microparticles of some of which having excessive charges, but the first particulate matter is adjacent to the semiconductor substrate, and excess charges the capacitance is greater potential rise per charge small promptly returns to the semiconductor substrate. 一方、第2の微粒子体ではその静電容量Cdot2が大きいため、その電位上昇(ΔV2 =Δ On the other hand, in the second particulate matter larger its capacitance Cdot2, the potential rise ([Delta] V2 = delta
q/Cdot2)が低く抑制される。 q / Cdot2) is suppressed low. 一方、第2の微粒子体自身は粒径が大きく状態密度も大きいが、隣接する第1 On the other hand, the second particulate matter itself is also large large state density particle size, the adjacent 1
の微粒子体の状態密度が低いため、電位上昇の低い第2 For the low density of states of particulate matter, low potential increase second
の微粒子体から第1の微粒子体への電荷移動確率は低く抑制され、結果として第2の微粒子体に蓄積された電荷は長期間保持されることとなる。 Charge transfer probability from particulate matter into the first particulate matter is suppressed low, as a result the charge stored in the second particle body so that the long term is retained. 【0239】なお、微粒子体が複数層に渡って設けられていても、第1の微粒子体に対する第2の微粒子体の粒径が同等である場合は、第2の微粒子体のほうが半導体基板から離れているため半導体基板に対する静電容量が減少し、上述のような効果は得られない。 [0239] Incidentally, even if particulate matter is provided over a plurality of layers, when the particle diameter of the second particulate matter with respect to the first particulate matter is equivalent, towards the second particulate matter from a semiconductor substrate capacitance is reduced with respect to the semiconductor substrate because you are away, the effect as described above can not be obtained. 【0240】上記では本発明による素子の書込・消去速度を従来の半導体素子と同等と述べたが、リーク電流が抑制されて電荷保持が安定化される効果を利用して、さらに障壁層の厚さを薄くすることにより書込・消去速度の高速化や書込・消去電圧の低電圧化を実現することもできる。 [0240] In the above, but the writing and erasing speed of the device according to the present invention said comparable conventional semiconductor devices, charge retention leakage current is suppressed by use of the effect to be stabilized further barrier layer the thickness can also be realized a low voltage of the speed and write-erase voltage of the write and erase speed by the thinning. 【0241】第1の微粒子体の状態が量子化され、量子準位のエネルギー間隔が室温の熱エネルギーおよび第2 [0241] state of the first particulate matter is quantized and thermal energy at room temperature the energy gap of the quantum level and a second
の微粒子体の電位上昇に比べて大きい場合は、次に示すようにさらなる電荷保持の安定化が可能である。 If larger than the increase in the potential of the particulate matter is capable of stabilizing the additional charge retention as shown below. 図26 Figure 26
(a)〜(c)は、注入電荷として電子を用いる場合の伝導帯付近のバンド構造の概略図を示す。 (A) ~ (c) shows a schematic diagram of a band structure in the vicinity of the conduction band in the case where electrons are used as injection charge. 図26(a) Figure 26 (a)
に示すように、微粒子体に電荷が無い状態で、第1の微粒子体(シリコン微粒子3013)が量子化され、その基底準位3031は電子が占め、第1励起準位3032 As shown in a state charge is not in particulate matter, the first particulate matter (silicon microparticles 3013) is quantized and the ground level 3031 accounted electrons, first excited level 3032
は空で両者のエネルギー間隔が熱エネルギーより十分大きいとする。 And is sufficiently large energy gap of both than the thermal energy at the sky. 外部より書込みのため電界を加えると、図26(b)のように半導体基板から第1励起準位303 When outside from application of an electric field for writing, the first excited level from the semiconductor substrate as shown in FIG. 26 (b) 303
2を介したトンネル過程3033により電子が第2の微粒子体(金微粒子3015)に注入される。 Electrons by tunneling process 3033 via a 2 is injected into the second particulate matter (gold microparticles 3015). この後、外部電界を除くと第2の微粒子体の粒径が大きい場合、図26(c)のように第2の微粒子体のフェルミレベル3 Thereafter, when the particle diameter of the second particulate matter Excluding external electric field is large, the Fermi level 3 of the second particulate matter as shown in FIG. 26 (c)
034は第1励起準位3032より低くなる。 034 is lower than the first excited level 3032. 両者の差が熱エネルギーよりも大きい場合は電荷の放出が困難となり、第2の微粒子体内の電荷が安定に保持されることとなる。 If the difference therebetween is larger than the thermal energy becomes difficult to release the charge, a second particulate body, electric charge is to be held stably. ここでは電子が注入電荷として用いられる場合について述べたが、正孔を用いる場合も同様の効果がある。 We have dealt with the case where electrons are used as the injection charge here, the same effect even when using a hole. 【0242】−微粒子体のバンド構造と電荷の移動・保持との関係− 図27(a)〜(c)は、電荷として電子を用いる場合における半導体基板(又は基板上の半導体層)−第2の微粒子体間の電圧の高低と電荷の移動特性とのより好ましい関係を説明するための半導体基板,第1の障壁層, [0242] - the relationship between the movement and holding of the band structure and charge of the particulate matter - Figure 27 (a) ~ (c) is (semiconductor layer or the substrate) a semiconductor substrate in a case where electrons are used as charge - second more preferred semiconductor substrate for explaining the relationship, first barrier layer between transfer characteristics of high and low and the charge of the voltage between the fine particles of,
第1の微粒子体,第2の障壁層及び第2の微粒子体の伝導帯端のみを示すバンド図である。 First particulate matter, is a band diagram showing only the conduction band edge of the second barrier layer and the second particulate matter. 図27(a)は、電圧が印加されていないときの状態を示す図である。 Figure 27 (a) is a diagram illustrating a state in which no voltage is applied. 同図に示すように、この例においては、第1の微粒子体の電子親和力χe1よりも第2の微粒子体の電子親和力χe2の方が大きい。 As shown in the figure, in this example, than the electron affinity χe1 the first particulate matter is more of a second electron affinity χe2 of particulate matter larger. その結果、図27(b)に示すように、第2の微粒子体と半導体基板その間で第2の微粒子体の方が高電位となるように電界を印加した場合、半導体基板から第1の微粒子体を経て第2の微粒子体に容易に電子が流れる。 As a result, as shown in FIG. 27 (b), if the direction of the second particulate matter and the second particulate matter in the semiconductor substrate between which is applied an electric field so that the high potential, the first particles from the semiconductor substrate easily electrons flow into the second particulate matter through the body. 一方、図27(c)に示すように、第2の微粒子体に電荷が蓄積され、その結果、第2の微粒子体の方が低電位となる弱い電界が発生した場合、第1の微粒子体から第2の微粒子体への電子の移動が困難となる。 On the other hand, as shown in FIG. 27 (c), charges are accumulated in the second particulate matter, as a result, when a weak electric field towards the second particulate matter has a low potential is generated, the first particulate matter from the electrons to the second of the fine body movement becomes difficult.
つまり、半導体基板側に所定の高い電界を印加しないと、第1の微粒子体から第2の微粒子体を経て半導体基板側に電子が移動するのが困難となる。 That is, when not applying a predetermined high electric field to the semiconductor substrate side, electrons in the semiconductor substrate side is difficult to move from a first particulate material through the second particulate matter. 言い換えると、 In other words,
第2の微粒子体における電荷の保持が容易となる。 Charge of the retention in the second particulate matter is facilitated. また、第2の微粒子体の電子親和力χe2の大きさが半導体基板の電子親和力χsmに比べて大きいことにより、第2 Further, by the magnitude of the electron affinity χe2 the second particulate matter is larger than the electron affinity χsm semiconductor substrate, the second
の微粒子体の伝導帯端のポテンシャルが半導体基板の伝導帯端のポテンシャルよりも高くなるのを抑制でき、電荷保持力がより向上する。 Potential of the conduction band edge of the particulate matter can be suppressed from becoming higher than the potential of the conduction band edge of the semiconductor substrate, the charge retention is further improved. 特に、第1の微粒子体が半導体材料により構成され、第2の微粒子体が金属材料により構成されていることにより、第2の微粒子体の伝導帯端のポテンシャルの上昇抑制効果が大きい。 In particular, the first particulate material is formed of a semiconductor material, by the second particulate matter is composed of a metal material, increase inhibitory effect of the potential of the conduction band edge of the second particulate matter is large. 【0243】一方、電荷が正孔の場合には、図27 [0243] On the other hand, if the charge is positive holes, 27
(a)〜(c)から容易に類推できるように、第2の微粒子体の電子親和力χe2と禁制帯幅gy2との和(χe2+ (A) As it can be easily inferred from ~ (c), the sum of the electron affinity Kaii2 the second particulate matter and bandgap gy2 (χe2 +
gy2)が、第1の微粒子体の電子親和力χe1と禁制帯幅gy1との和(χe1+gy1)よりも小さいことにより、第2の微粒子体の価電子帯端のポテンシャルの上昇を抑制できるので電荷保持が容易となる。 gy2) is, by smaller than the sum of the electron affinity Kaii1 the first particulate matter and bandgap gy1 (χe1 + gy1), charge retention can be suppressed the increase of the potential of the valence band edge of the second particulate matter it becomes easy. また、第2の微粒子体の電子親和力χe2と禁制帯幅gy2との和(χe2+gy Further, the sum of the electron affinity Kaii2 the bandgap gy2 of the second particulate matter (χe2 + gy
2)が、半導体基板の電子親和力χsmと禁制帯幅gsmとの和(χsm+gsm)に比べて小さいことにより、第2の微粒子体の価電子帯端のポテンシャルの上昇抑制効果が大きい。 2) it is, by smaller than the sum of the electron affinity Kaism the bandgap gsm semiconductor substrate (χsm + gsm), a large increase suppressing effect of the potential of the valence band edge of the second particulate matter. 【0244】−第1の微粒子体の粒径及び粒径比と電荷の移動・保持との関係− 次に、第1の微粒子体の粒径と、第1,第2の微粒子体の粒径比とが電荷の保持特性に与える影響について説明する。 [0244] - a first particle size and relationship between the moving and holding the particle size ratio and the charge of particulate matter - Next, the particle size of the first particulate matter, the particle size of the first, second particulate matter ratio and is described influence of the charge holding characteristics. 【0245】図28に示すように、上部電極と基板上導電層(半導体基板)との間の距離をtg 、互いに接する第1の微粒子体と第2の微粒子体の距離をd、第1の微粒子体の半径をr1 、第2の微粒子体の半径をr2 、絶縁体および障壁層の誘電率をε、単位電荷をeとする。 [0245] As shown in FIG. 28, tg the distance between the upper electrode and the substrate over the conductive layer (semiconductor substrate), the distance between the first particulate matter and the second particulate matter in contact with each other d, first the radius of the particulate matter r1, the radius of the second particulate matter r2, the dielectric constant of the insulator and barrier layer epsilon, the unit charge is as e. 【0246】ここで、半導体基板の導電層の電位を0V [0246] Here, 0V potential of the semiconductor substrate of the conductive layer
に固定しておいて、電荷保持時には、上部電極の電位V Keep fixed to, during charge retention, the upper electrode potential V
gを0Vとし、電荷の注入および放出はVgを制御することによって行うものとする。 The g and 0V, injection and release of charges will be made by controlling the Vg. 【0247】まず、微粒子体に電荷が無い状態でVg= [0247] First, in a state charge is not in the particulate matter Vg =
0として電荷の無い状態の保持を行う際には、半導体基板側から微粒子体へ電荷が拡散により自然に注入してしまわないことが必要である。 When performing the maintenance of the absence of the charge as 0, the charge from the semiconductor substrate side to the particulate matter is required not would provide an infusion naturally by diffusion. 【0248】基板上の導電層から、基板に隣接する第1 [0248] a conductive layer on the substrate, first adjacent to the substrate 1
の微粒子体に電荷を注入する過程で、第1の微粒子体の充電エネルギーΔE1 は、下記式ΔE1 =(e 2 /8πε)・(1/r1 ) のように表される。 Of the particulate matter in the process of injecting the charge, charge energy .DELTA.E1 the first particulate matter is represented by the following formula ΔE1 = (e 2 / 8πε) · (1 / r1). 【0249】ここで、Vg=0のときには、第2の微粒子体に電荷が無い状態に比較して、第2の微粒子体に電荷が注入された状態はエネルギー的に高いので、第1の微粒子体に移動した電荷のうち多くは基板に戻り、第2 [0249] Here, when Vg = 0, compared to the state charge is not in the second particulate matter, and the state of charge on the second particulate material has been injected is energetically higher, first fine particles many of charge transferred to the body returns to the substrate, the second
の微粒子体にまで移動する確率は高くない。 The probability of moving up to the particulate matter is not high. しかし、半導体基板は量子化されていないのでその状態密度は高く、半導体基板と半導体基板に隣接する第1の微粒子体間の電荷移動は比較的起こりやすい。 However, the semiconductor substrate is the state density is high because it is not quantized, charge transfer between the first particulate matter adjacent to the semiconductor substrate and the semiconductor substrate is relatively likely to occur. 【0250】そこで、上述の充電エネルギーΔE1 を熱エネルギーkT(k:ボルツマン定数、T:絶対温度) [0250] Therefore, the charging energy ΔE1 above thermal energy kT (k: Boltzmann constant, T: absolute temperature)
よりも高くすることにより(ΔE1>kT)、熱的に励起された電荷の注入を抑制することができる。 By higher than (ΔE1> kT), it is possible to suppress the injection of thermally excited charge. その場合、第1の微粒子体の粒径が5nm以下であれば、充電エネルギーΔE1 が熱エネルギーkTに比較して十分大きくなり、電荷の自然注入を防ぐことができる。 In that case, if the particle size of the first particulate matter is 5nm or less, is sufficiently large charging energy ΔE1 compared to the thermal energy kT, it is possible to prevent spontaneous injection of charge. また、 Also,
さらに長期の電荷の保持が要求される場合には、第1の微粒子体の粒径が2nm以下であれば、充電エネルギーΔE1 が熱エネルギーkTの7倍以上となる。 Further, when the holding of the long-term charge is required, the particle size of the first particulate matter is equal to 2nm or less, the charging energy ΔE1 becomes more than seven times the thermal energy kT. このときには、電子の励起確率が通常の1/1000以下となるので、素子の情報保持状態をより安定化できる点で好ましいといえる。 At this time, the electron excitation probability is a normal 1/1000 or less, it is preferred in that it can further stabilize the information holding state of the element. 【0251】次に、メモリ素子における情報の書き込み時等には、上部電極に正の電圧Vg(charge)の電圧を印加して電界を与え、基板側から第2の微粒子体に電荷を注入する。 [0251] Then, when writing of information in the memory device or the like, giving an electric field to the upper electrode by applying a voltage of positive voltage Vg (charge), injecting charges from the substrate side to the second particulate matter . このときは、上記充電エネルギーΔE1 に抗する電界を印加して第1の微粒子体に電荷を注入し、 At this time, charge is injected into the first particulate matter by applying an electric field to resist the charging energy .DELTA.E1,
第2の微粒子体まで移動させる必要がある。 It is necessary to move to the second particulate matter. 従って、あまりに第1の微粒子体の粒径が小さいと充電エネルギーΔE1 が過大になり、電荷の注入が阻害される可能性が有る。 Accordingly, the excessive charging energy ΔE1 the particle size too first particulate matter is small, there is a possibility that the injection of charge is inhibited. しかし、前述のように、半導体基板の状態密度は高いので半導体基板と第1の微粒子体との間の電荷移動は比較的起こりやすい。 However, as mentioned above, charge transfer is relatively likely between the state density of the semiconductor substrate is high because the semiconductor substrate and the first particulate matter. また、さらにVg(charge)の印加により、第2の微粒子体におけるエネルギー状態は、電荷が注入される前よりも電荷が注入された状態の方がポテンシャルが低いので、第1の微粒子体に移動した電荷は速やかに第2の微粒子体に注入される。 Moreover, further by application of Vg (charge), the energy state of the second particulate matter, since the direction of an electric charge has been injected than before charge is injected is lower potential, moving to the first particulate matter charges were is rapidly injected into the second particulate matter. この結果、実際には、第1の微粒子体の粒径の下限への制限は緩やかで、粒径が原子サイズオーダーの0.1nm以上であれば電荷の注入が可能であり、イオン注入により導入した原子やそれに起因する準位を第1の微粒子体として用いることも可能である。 As a result, in practice, limited to the lower limit of the particle size of the first particulate matter is slow, it is possible to charge injection if the particle diameter is more than 0.1nm atoms order size, introduced by ion implantation it is also possible to use level due and the atoms to it as the first particulate material. すなわち、第1の微粒子体の粒径の下限は約0.1nmである。 That is, the lower limit of the particle size of the first particulate matter is about 0.1 nm. 【0252】なお、特に高速動作を必要とする用途においては、第1の微粒子体の粒径を0.5nm以上とすることにより、第1の微粒子体の充電エネルギーΔE1 が過大になるのを抑制でき、迅速な電荷注入が可能となるので望ましい。 [0252] In the applications which require particularly high-speed operation, by the particle size of the first particulate matter and more 0.5 nm, the charging energy ΔE1 of first microparticles body prevented from becoming excessive can, because rapid charge injection is possible desirable. 【0253】次に、第2の微粒子体に単一の電荷を蓄積した状態でVg=0として電荷保持を行う際には、微粒子体側から基板側へ自然に電荷が放出してしまわないことが必要である。 [0253] Next, when performing the charge retention as Vg = 0 while storing a single charge to a second particle body can naturally charge from the microparticles side to the substrate side does not would provide an emission is necessary. 本発明においては、電荷の放出は第2 In the present invention, the release of charges and the second
の微粒子体からこれに隣接する第1の微粒子体への電荷移動の過程で決定される。 It is determined by the first process of charge transfer to particulate matter adjacent thereto from the particulate matter. この電荷移動に伴う電子のエネルギー変化(ΔE1 −ΔE2 )は第1の微粒子体と第2の微粒子体の粒径比(r2 /r1 )をfとすると、下記式ΔE1 −ΔE2 ={e 2 (f−1)}/8π・f・r1 によって表される。 If the electron energy changes associated with charge transfer (ΔE1 -ΔE2) is the particle size ratio of the first particulate matter and the second particle body (r2 / r1) is is f, the following formula ΔE1 -ΔE2 = {e 2 ( represented by f-1)} / 8π · f · r1. ここで、第1の微粒子体の状態密度は基板表面に比較して低いので、第2の微粒子から第1 Since the state density of the first particulate matter is lower than the substrate surface, first from the second microparticles 1
の微粒子への電荷移動あるいはその逆の電荷移動は、第1の微粒子体−半導体基板表面間の電荷移動に比較して起こりにくい。 Charge transfer or charge transfer in the opposite to the fine particles, the first particulate matter - less likely to occur compared to the charge transfer between the semiconductor substrate surface. しかし、熱励起作用によって第2の微粒子体のバンドエネルギーが高められると、第1の微粒子体に電荷がある確率で移動することになる。 However, the band energy of the second particulate matter by thermal excitation effect is enhanced, it will move a certain rate of charge on the first particulate matter. そして、第1の微粒子体にいったん電荷が保持されると、上述のように微粒子体間よりも第1の微粒子−半導体基板間の方が電界移動が容易であることから、第1の微粒子体の電荷の多くは半導体基板に移動することになる。 Then, once the charge on the first particulate matter is retained, the first particles than between particulate matter as described above - since people between the semiconductor substrate is easier to field movement, the first particulate matter many of the charges will move in the semiconductor substrate. 従って、 Therefore,
このような遷移をくい止めて安定して電荷を保持するためには、エネルギー変化が熱ΔE1 −ΔE2 >kTとすることが望ましい。 To retain stably charge stemmed such transition, it is desirable that the energy change is a thermal ΔE1 -ΔE2> kT. 例えば、第1の微粒子体の粒径を5 For example, the particle size of the first particulate matter 5
nm以下とすると、第1の微粒子体と第2の微粒子体の粒径比fが1.8倍以上であれば、エネルギー変化(Δ When nm or less, if the particle size ratio f of the first particulate matter and the second particulate material is 1.8 times or more, the energy change (delta
E1 −ΔE2 )が熱エネルギーkTより大きくなるので、電荷の自然放出を防ぐことができる。 Since E1 -ΔE2) is greater than the thermal energy kT, it is possible to prevent the spontaneous release of charge. また、さらに長期の電荷保持が要求される場合、粒径比fが4倍以上であることにより、電荷の保持をさらに安定化することができる点で好ましい。 Still if a long charge retention is required, by the particle size ratio f is 4 times or more is preferable in that it is possible to further stabilize the charge retention. 【0254】また、上部電極にVg(discharge )の電圧を印加して外部より電界を与え、第2の微粒子体に蓄積された電荷を放出させる際には、第2の微粒子体上の電荷が迅速に基板側へ移動する必要がある。 [0254] Moreover, given the electric field from the outside by applying a voltage of Vg (Discharge) to the upper electrode, when releasing the charge accumulated in the second microparticles body, the charge on the second particulate matter quickly it is necessary to move toward the substrate. このときには、エネルギー変化(ΔE1−ΔE2 )に抗する電界を印加して第2の微粒子体から第1の微粒子体に電荷を注入し、この電荷を半導体基板まで移動させる必要がある。 At this time, the second charge is injected from the particulate matter in the first particulate matter by applying an electric field against the energy change (.DELTA.E1-.DELTA.E2), it is necessary to move the charges to the semiconductor substrate. ここで、電圧Vg(discharge )の印加により、第2の微粒子体から電荷が放出される前の状態に比較して、第2の微粒子体から半導体基板に電荷が移動した状態の方をエネルギー的に低くすることができ、その場合には、第2の微粒子体から第1の微粒子体に電荷が移動する確率が高まる。 Here, by applying a voltage Vg (Discharge), compared to the state before charge from the second particulate matter is released energetically towards the state charges in the semiconductor substrate from the second particulate matter moves it can be lowered to, in this case, increases the probability of charge from the second particulate matter into the first particulate body moves. また、第1の微粒子体に移動した電荷は、上述のようにほとんど半導体基板に放出される。 Also, charge transferred to the first particulate matter is released into almost the semiconductor substrate as described above.
しかし、微粒子体の状態密度は、半導体基板表面に比較して低いので、微粒子体間の電荷移動は微粒子体−半導体基板表面間の電荷移動に比較して起こりにくい。 However, the state density of the particulate matter is lower compared to the semiconductor substrate surface, charge transfer particulate matter between particulate matter - less likely to occur compared to the charge transfer between the semiconductor substrate surface. 【0255】そこで、前述の第2の微粒子体から第1の微粒子体への電荷移動に伴う電子のエネルギー変化(Δ [0255] Therefore, energy change of electrons due to charge transfer from the second fine particles of the above to the first particulate matter (delta
E1 −ΔE2 )を、外部からの電界による二つの微粒子体の電位差によるエネルギー変化ΔE' ΔE'=eVg (discharge )・(d/tg ) に比較して、同等あるいは同等以下とすることにより、 The E1 -ΔE2), as compared to the energy change ΔE 'ΔE' = eVg Potentiometric two particulate matter due to the electric field from the outside (discharge) · (d / tg), by equal or equivalent or less,
容易に第2の微粒子体上の電荷を放出させることができる。 It can be easily release the charge on the second particulate material. ここで、第1の微粒子体の粒径が0.1nm以上であることで、容易にエネルギー変化(ΔE1 −ΔE2 ) Here, by the particle size of the first particulate matter is 0.1nm or more, easily energy change (ΔE1 -ΔE2)
をΔE'と同等にすることができ、迅速な電荷消去を行うことができる。 The can be made equal with Delta] E ', it is possible to perform quick charge erasing. 【0256】また、さらに第1の微粒子体の粒径を0. [0256] In addition, further the particle size of the first particulate matter 0.
5nm以上とすることにより、エネルギー変化(ΔE1 With 5nm or more, energy change (.DELTA.E1
−ΔE2 )をΔE'より十分低くすることができ、高速動作が可能となるので望ましい。 -Derutai2) can be sufficiently lower than Delta] E ', since high-speed operation can be desirable. 【0257】−第2の微粒子体の粒径及び粒径比と電荷の移動・保持との関係− 次に、第2の微粒子体の粒径と、第1,第2の微粒子体の粒径比の上限について説明する。 [0257] - a second particle size and relationship between the moving and holding the particle size ratio and the charge of particulate matter - Next, the particle size of the second particulate matter, the particle size of the first, second particulate matter the upper limit of the ratio will be described. 【0258】本発明を利用する典型的な半導体素子として、0.4μm角程度の電荷蓄積領域を有する素子を考える。 [0258] Typical semiconductor devices utilizing the present invention, consider a device having a charge storage region of about 0.4μm square. これは、例えばMIS型トランジスタ素子のゲート幅およびゲート長が0.4μmであることに対応する。 This corresponds to e.g. the gate width and gate length of the MIS transistor element is 0.4 .mu.m. ここで、第2の微粒子体が多数分散していることにより、障壁層の欠陥等に起因するリーク電流への耐性を向上することができる。 Here, it is possible to second particulate material is by that many dispersed, to improve the resistance to leakage current caused by defects or the like of the barrier layer. そこで、第2の微粒子体の粒径を30nm以下とすることにより、上記半導体素子において電荷蓄積領域に平均40個以上と多数の第2の微粒子体を設けることができる。 Therefore, by setting the particle size of the second particulate matter and 30nm or less, it is possible to provide a second particulate matter average 40 or more and a number of the charge accumulation region in the semiconductor device. 【0259】また、さらに微細化した素子に対しては、 [0259] Also, for further miniaturized device,
第2の微粒子体の粒径を10nm以下とすることにより、例えば0.13μm角の電荷蓄積領域にも同様に多数の第2の微粒子体を設けることができる。 By the particle size of the second particulate matter and 10nm or less, can be provided, for example, 0.13μm angle number of the second particulate matter as well to the charge storage region. 【0260】前述のように、第1の微粒子体の粒径は0.1nm以上であるから、第2の微粒子体の粒径r2 [0260] As described above, because the particle size of the first particulate matter is 0.1nm or more, the particle size of the second particulate matter r2
と第1の微粒子体の粒径r1 との比fは300倍以下であることが好ましい。 When it is preferred that the ratio f of the particle size r1 of the first particulate matter is 300 times or less. また、特に微細化した素子に対しては粒径比を100倍以下にすることが、より好ましい。 Further, it is more preferable that the particle diameter ratio to 100 times or less, particularly for miniaturized device. 【0261】一方、第2の微粒子体の粒径をあまり小さくすると、下記式ΔE2 =(e 2 /8πε)・(1/r2 ) によって表される電荷を注入した際の電位上昇ΔE2 が大きくなり、蓄積された電荷が不安定となる。 [0261] On the other hand, if the particle size of the second particulate matter is too small, the following formula ΔE2 = (e 2 / 8πε) · (1 / r2) large potential rise .DELTA.E2 when injected charges represented by it , accumulated charge becomes unstable. ここで、 here,
第2の微粒子体の粒径を1nm以上とすることにより、 By the particle size of the second particulate matter and more 1 nm,
過大な電位上昇を抑制し、電荷保持が容易となる。 Suppressing excessive potential rise, it is easy to charge retention. 特に、第2の微粒子体の粒径を3nm以上とすることにより、長期の電荷保持が容易となる。 In particular, by making the grain size of the second particulate matter or more 3 nm, long charge retention is facilitated. 【0262】以上から、第2の微粒子体の粒径r2 は、 [0262] From the above, the particle diameter r2 of the second particulate matter is,
第1の微粒子体の粒径r1 に対して1.8倍以上300 The first 300 1.8 times or more with respect to the particle diameter r1 of the particulate matter
倍以下とすることが好ましい。 It is preferable that the times below. なお、微細化した半導体素子において、電荷保持をより安定化させるには、第2 In the semiconductor device is miniaturized, in order to further stabilize the charge retention, second
の微粒子体の粒径r2 は、第1の微粒子体の粒径r1 に対して4倍以上100倍以下であることが、より好ましい。 Particle size r2 of the fine particles of, it is more preferred for the first particles having a particle size of r1 is 100 times or less 4 times. 【0263】また、第1の微粒子体の粒径r1 は、0. [0263] The particle size r1 of the first particulate matter is 0.
1nm以上5nm以下であることが好ましい。 It is preferably 1nm or more 5nm or less. なお、高速で動作させ、また電荷保持をより安定化させるには第1の微粒子体の粒径r1 は0.5nm以上2nm以下であることがより好ましい。 Incidentally, to operate at high speed, also it is more preferred to further stabilize the charge retention particle diameter r1 of the first particulate matter is 0.5nm or more 2nm or less. 【0264】また、第2の微粒子体の粒径r2 は、1n [0264] In addition, the particle diameter r2 of the second particulate matter is, 1n
m以上30nm以下であることが好ましい。 Is preferably 30nm or less than m. なお、微細化した半導体素子において、電荷保持をより安定化させるには、第2の微粒子体の粒径r2 は、3nm以上10 In the semiconductor device is miniaturized, in order to further stabilize the charge retention, particle size r2 of the second particulate matter is 3 nm or more 10
nm以下とすることがより好ましい。 And more preferably to nm or less. 【0265】以上のように、本実施形態の半導体素子では、電荷保持を担う微粒子体と電荷移動を制御する微粒子体を独立に設け、各々の機能を特化させることにより書込・消去が高速でかつ、従来になく長時間の電荷保持が可能で信頼性の高い微粒子体への電荷注入、保持、消去の手段が提供される。 [0265] As described above, in the semiconductor device of this embodiment, is provided independently particulate matter for controlling charge transfer and particulate matter responsible for charge retention, writing and erasing by specialized respective functions fast in and charge injection into conventionally no possible long charge retention and reliable particulate matter, holding, it means erasing is provided. 【0266】本実施形態では、微粒子体中に注入・蓄積される電荷としては、電子と正孔のいずれをも利用可能である。 [0266] In this embodiment, the charge injected and accumulated particulate matter in, can also be utilized any of electrons and holes. 【0267】また本実施形態では、半導体基板としてp [0267] In this embodiment, p as a semiconductor substrate
型のシリコン基板を用いたが、同様にn型の半導体基板やその他の材料の半導体基板を用いることもできる。 It was used type silicon substrate, similarly it is also possible to use a semiconductor substrate of n-type semiconductor substrate or other materials. 注入電荷として電子を用いる場合はn型の半導体基板を、 The n-type semiconductor substrate when electrons are used as injection charge,
また注入電荷として正孔を用いる場合はp型の半導体基板を用いることにより、蓄積電荷の放出の抑制が容易となり、より好ましい。 Also by using a p-type semiconductor substrate in the case of using the hole as the injected charge, it is easy to suppress the release of stored charges, and more preferably. 【0268】また、本実施形態では、微粒子体としてシリコン微粒子と金微粒子を用いたが、同様に金属や他の半導体材料を用いることもできる。 [0268] Further, in the present embodiment, a silicon microparticles and gold microparticles as particulate matter, it is also possible to use the same metal or other semiconductor materials. 【0269】また、本実施形態では、第2の微粒子体と半導体基板の間に第1の障壁層と第2の障壁層にはさまれた第1の微粒子体を1層のみ設けているが、第1の微粒子体を複数層設け、各層の間にさらに障壁層をはさんだ構造によりさらに第2の微粒子体内の電荷保持を安定化させることもできる。 [0269] Further, in this embodiment, is provided between the second particles and the semiconductor substrate and the first barrier layer a first particulate matter sandwiched between the second barrier layer only one layer the first particulate material a plurality layers, the further second microparticles within the charge held by further sandwiching the barrier layer structure between the layers can also be stabilized. 【0270】(第17の実施形態)図29は、本発明の第17の実施形態における半導体メモリ素子の断面図である。 [0270] Figure 29 (seventeenth embodiment) is a cross-sectional view of a semiconductor memory device in the seventeenth embodiment of the present invention. 同図に示すように、半導体メモリ素子は、半導体基板であるp型シリコン基板3041中に形成されたソース領域あるいはドレイン領域として機能するn型領域3042と、ソース/ドレイン電極である金属電極30 As shown, the semiconductor memory device, the metal electrode 30 and the n-type region 3042, a source / drain electrode serving as a source region or drain region formed in the p-type silicon substrate 3041 is a semiconductor substrate
49と、ゲート絶縁膜である厚さが7nmのSiO 2ゲート絶縁層3047と、ゲート電極であるn型多結晶シリコン電極3048とを備え、MIS型トランジスタ構造を有している。 49, a gate insulating film in a thickness of 7nm of SiO 2 gate insulating layer 3047, and an n-type polycrystalline silicon electrode 3048 is a gate electrode, and a MIS transistor structure. また、上記MIS型トランジスタ構造のゲート絶縁膜3047と半導体基板3041の間に、 Further, between the gate insulating film 3047 and the semiconductor substrate 3041 of the MIS-type transistor structure,
以下の部材が設けらている。 The following members are al provided. 半導体基板上には電荷の移動に対して障壁として機能する第1の障壁層として、厚さ1.9nm程度の熱酸化SiO 2膜3043が設けられている。 A first barrier layer functioning as a barrier to the movement of charges in the semiconductor substrate, the thickness of 1.9nm approximately thermally oxidized SiO 2 film 3043 is provided. また、上記第1の障壁層である熱酸化SiO The thermal oxidation SiO is the first barrier layer
2膜3043の上に、第1の微粒子体として直径2.5 On the 2 film 3043, a diameter of 2.5 as a first particulate matter
nmのシリコン微粒子3044が設けられている。 nm silicon microparticles 3044 is provided for. また、上記第1の微粒子体であるシリコン微粒子3044 Further, silicon microparticles 3044 is the first particulate matter
の上に、電荷の移動に対して障壁として機能する第2の障壁層である厚さ1.8nm程度のSiO 2膜3045 On the second thickness of approximately 1.8nm a barrier layer of SiO 2 film serving as a barrier to the movement of charges 3045
が設けられている。 It is provided. また上記第2の障壁層であるSiO SiO also the above second barrier layer
2膜3045の上に、第2の微粒子体として直径6nm On the 2 film 3045, the diameter 6nm as a second particulate matter
の金微粒子3046が設けられている。 Gold microparticles 3046 is provided for. ここで、シリコン微粒子の面内密度は1×10 11 cm Here, the in-plane density of the silicon microparticles 1 × 10 11 cm -2 〜1×10 13 -2 ~1 × 10 13 c
-2 、金微粒子の面内密度は1×10 10 cm -2 〜1×1 m -2, plane density of the gold microparticles 1 × 10 10 cm -2 ~1 × 1
12 cm -2程度である。 0 is about 12 cm -2. 【0271】本実施形態でも、第16の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を制御できる構造を実現できる。 [0271] Also in this embodiment, the same principle as the sixteenth embodiment, it is possible to realize a structure capable of controlling the injection and holding and release of charges to particulate matter. さらに、本実施形態では電荷を保持する構造がMIS型トランジスタ構造のゲート領域に形成されていることにより、第2の微粒子体中に電荷が保持されている状態と電荷が無い状態とではM Further, by the structure for holding electric charges in the present embodiment is formed in the gate region of the MIS type transistor structure, in the state as the charge is not to charge the second particulate matter in are held M
IS型トランジスタ特性の閾値電圧が変化する。 Threshold voltage of the IS type transistor characteristics are changed. これにより、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。 Thus, operating as a low-voltage, high-speed and the semiconductor memory device of nonvolatile long-term recording. さらに単一素子により基本的なメモリ動作が実現されるので高密度の集積化が可能である。 Facilitating high-density integration because more basic memory operation is realized by a single device. 【0272】本実施形態においては、図29に示すように、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域において微粒子体が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。 [0272] In this embodiment, as shown in FIG. 29, there is particulate matter in the upper and the region in contact with the source region of at least the upper and the region adjacent to the source region of the source region or the drain region, of the gate region since non part is provided, it is possible to prevent current short-circuited through the particulate matter to flow when a voltage is applied from the source region to the drain region. 【0273】また、本実施形態において、微粒子体の設けられた領域が少なくともソース−ドレイン間の短絡電流を妨げる方向で複数の領域に分割された形状を有することにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することもできる。 [0273] Further, in the present embodiment, the region provided with the particulate matter is at least a source - by having a shape which is divided into a plurality of regions in the direction preventing the short-circuit current between the drain voltage from the source region to the drain region it is also possible to prevent current short-circuited via the particulate matter upon application of flows. 【0274】(第18の実施形態)図30は、本発明の第18の実施形態における半導体素子の断面図である。 [0274] Figure 30 (the eighteenth embodiment) is a sectional view of a semiconductor device in an eighteenth embodiment of the present invention.
同図に示すように、半導体基板であるp型シリコン基板3051上に、電荷の移動に対して障壁として機能する表面障壁層である厚さ1nm程度の熱酸化SiO 2膜3 As shown in the figure, on the p-type silicon substrate 3051 is a semiconductor substrate, a surface barrier layer at a thickness of 1nm about thermally oxidized SiO 2 film 3 functioning as a barrier to the movement of charge
052aが設けられている。 052a is provided. また、表面障壁層である熱酸化SiO 2膜3052aの上に、電荷の移動に対して障壁として機能するSiO 2膜が設けられ、このSiO Further, on the thermal oxide SiO 2 film 3052a is a surface barrier layer, the SiO 2 film is provided serves as a barrier to the movement of charge, the SiO
2膜に第1の微粒子体であるシリコン微粒子3054が分散した微粒子分散層であるSiO x層(1.5<x< SiO x layer 2 film silicon microparticles 3054 is a first particulate matter is fine particle dispersion layer dispersed (1.5 <x <
2)からなるシリコン過多酸化膜3053が設けられている。 Silicon excess oxide film 3053 is provided consisting of 2). また、微粒子分散層であるシリコン過多酸化膜(Silicon rich oxide)3053の上に、障壁層として機能する堆積SiO 2膜3052bが設けられている。 Further, on the silicon excess oxide film (Silicon rich oxide) 3053 is a fine particle dispersion layer is provided deposited SiO 2 film 3052b which functions as a barrier layer.
そして、堆積SiO 2膜2052bの上に、第2の微粒子体である直径2nmの金微粒子3055が設けられている。 Then, on the deposited SiO 2 film 2052B, gold microparticles 3055 of diameter 2nm a second particulate matter is provided. また、上記第2の微粒子体である金微粒子305 Further, gold microparticles 305 is the second particulate matter
5の上に絶縁体層である厚さ8nmのSiO 2膜305 SiO 2 having a thickness of 8nm is an insulator layer on the 5 film 305
6が設けられており、最上部に電極層であるn型多結晶シリコン電極3057が設けられている。 6 is provided, n-type polycrystalline silicon electrode 3057 is provided, which is an electrode layer on top. 金微粒子30 Gold particles 30
55は、金コロイド溶液へのウエハ浸漬により、直径2 55 by the wafer immersion into a gold colloid solution, diameter 2
〜5nmの微粒子が1×10 10 cm -2 〜1×10 12 cm Microparticles ~5nm is 1 × 10 10 cm -2 ~1 × 10 12 cm
-2程度の面内密度で固定されたものである。 Those fixed in-plane density of the order -2. 【0275】上述の第16の実施形態では、第1の微粒子体を第1の障壁層の上に微細構造として作製しているので、第1の微粒子体の粒径分布や面内分散状態等を制御する必要がある。 [0275] In the sixteenth embodiment described above, since the prepared first particulate matter as fine structure on top of the first barrier layer, the particle size distribution and in-plane dispersion state of the first particulate matter it is necessary to control the. しかし、本実施形態では、SiO x However, in this embodiment, SiO x
層(1.5<x<2)からなるシリコン過多酸化膜30 Silicon excess oxide film 30 having a layer (1.5 <x <2)
53(微粒子分散層)を用いることにより、容易に障壁層であるSiO 2膜中に微小なシリコン微粒子3054 53 The use of (fine particle dispersion layer), readily fine silicon particles in SiO 2 film is a barrier layer 3054
が分散した構造を実現できる。 There can be realized a distributed structure. すなわち、SiO x膜中の微小なシリコンアイランドが微粒子体として機能するので、特に微細構造を制御する必要がない。 That is, since fine silicon island in SiO x film serves as a particulate matter, it is not necessary to control the microstructure. この結果、 As a result,
半導体素子の製造が容易となり、素子特性の再現性も高い。 Manufacturing of the semiconductor device is facilitated, high reproducibility of the device characteristics. SiO x層は、CVD法により容易に高品質の膜が製造できるが、スパッタ法等の他の方法によっても作製できる。 SiO x layer can easily manufacture a high quality film by the CVD method, it can be produced by other methods such as sputtering. なお、SiO x層(1.5<x<2)中の酸素含有比xが1.8<x<2の範囲にあることにより、より微小なシリコンアイランドを形成することができ好ましい。 Note that by SiO x layer (1.5 <x <2) oxygen-containing ratio in x is in the range of 1.8 <x <2, preferably it is possible to form a finer silicon island. SiO x層(1.5<x<2)の厚さは3〜10 The thickness of the SiO x layer (1.5 <x <2) 3-10
nmの範囲にあることにより、低電圧での素子動作が可能となる。 By the range of nm, it is possible to device operation at a low voltage. 本実施形態では、厚さ6nmのSiO 1. 9層を用いている。 In the present embodiment uses a SiO 1. 9 thick layer of 6 nm. ここで、第1の微粒子体として機能するSiO x層(1.5<x<2)中のシリコン微粒子30 The silicon fine particles of SiO x layer (1.5 <x <2) in which functions as a first particulate matter 30
54の粒径は1nm以下であり、金微粒子3055(第2の微粒子体)の直径は、このシリコン微粒子3054 54 particle size of is a 1nm or less, the diameter of the gold fine particles 3055 (second particulate matter), the silicon microparticles 3054
の直径の2倍以上である。 It is at least 2 times the diameter. 【0276】特に、金微粒子3055(第2の微粒子体)とシリコン過多酸化膜3053(微粒子分散層)との間に障壁層として機能する堆積SiO 2膜3052b [0276] In particular, deposited SiO 2 film functioning as a barrier layer between the gold microparticles 3055 (second particulate material) and silicon excess oxide film 3053 (fine particle dispersion layer) 3052B
を設けたので、金微粒子3055に保持された電荷が所望しないときにシリコン過多酸化膜3053中のシリコン微粒子(第1の微粒子体)に移動するのを確実に防止することができる利点がある。 Since the provided, can be advantageously electric charges held in the gold microparticles 3055 is reliably prevented from moving to the silicon particles in the silicon excess oxide film 3053 (the first particulate matter) when not desired. 【0277】なお、本実施形態では、作製したSiO x [0277] In the present embodiment, SiO x prepared
層を特に熱処理することなくそのまま使用し、SiO x As it is used without particular heat treatment of the layer, SiO x
層中の微小なシリコンアイランドを微粒子体として利用しているが、SiO x層を1000℃程度で熱処理することにより、シリコン微粒子を成長させ、その粒径を制御することもできる。 Fine silicon island in the layer has been utilized as a particulate matter, by heat-treating SiO x layer at about 1000 ° C., the silicon particles are grown, it is also possible to control the particle size. 【0278】また、本実施形態では、微粒子分散層としてSiO x層を使用しているが、絶縁体層内に半導体イオンあるいは金属イオンを注入することにより、微粒子分散層を形成することにより、本実施形態の微粒子分散層と同等の電荷制御機能を有する構造をさらに容易に形成することもできる。 [0278] Further, in the present embodiment, the use of the SiO x layer as a fine particle dispersion layer, by implanting the semiconductor ions or metal ions in the insulator layer, by forming a particle dispersion layer, the it is also possible to more easily form a structure having the same charge controlling function and the fine particles dispersed layer embodiment. 半導体あるいは金属イオンが注入された絶縁体層は微粒子を分散した構造とは異なるが、 Insulator layer semiconductor or metal ions have been implanted is different than the dispersed structure fine particles but,
絶縁体中で半導体や金属原子が形成する準位は、本実施形態における粒径の小さな第1の微粒子体と実質的に同様の機能を得られるので、本実施形態における微粒子分散層として使用することができる。 Level to form a semiconductor or a metal atom in the insulator, since the resulting small first particulate matter substantially similar functions of particle diameter in the present embodiment, used as a fine particle dispersion layer in this embodiment be able to. かかる半導体イオンや金属イオンの例としては、SiイオンやWイオン等があり、これらのイオンが注入したSiO 2膜などを微粒子分散層として使用することで、本実施形態の半導体素子と同様の機能を得ることができる。 Examples of such semiconductor ions or metal ion, there are Si ions and W ions, and SiO 2 film which these ions are implanted by using as a fine particle dispersion layer, same function as the semiconductor device of this embodiment it is possible to obtain. 【0279】本実施形態においても、第16の実施形態と同様の原理により、微粒子体への電荷の注入・保持・ [0279] Also in this embodiment, the same principle as the sixteenth embodiment, the injection-holding and charge to particulate matter
放出を効率よく制御できる。 Release can be controlled efficiently. さらに、本実施形態では前述のように、第1の微粒子体を微細構造として作製する必要がないため、製造が容易で素子特性の再現性が高い利点がある。 Furthermore, in the present embodiment as described above, there is no need to prepare a first particulate material as a fine structure, it is manufactured highly reproducible easy and element characteristic advantages. 【0280】さらに、本実施形態では第16の実施形態と異なり、半導体基板と第2の微粒子体の間の電荷移動は通常、単一の第1の微粒子体だけではなく、複数の第1の微粒子体を介して行われる。 [0280] Further, in the present embodiment differs from the 16th embodiment, the charge transfer between the semiconductor substrate and the second particulate matter are usually not only a first particle of a single, multiple first It is performed via the particulate matter. このような複数の微粒子体を介したトンネル過程では単一の微粒子体を介した過程に比べてトンネル電流は減少するが、その減少率は書込み時のような比較的強い電界下に比べて電荷保持時のような弱い電界下の方が大きい。 In such multiple tunneling process through the particulate matter tunnel current is reduced compared to the process through a single particulate material, but the reduction rate charge than under the relatively strong electric field, such as at the time of writing If the weak electric field under, such as at the time of retention is high. その結果、書込・消去時のトンネル電流(書込・消去電流)と、電荷保持時のトンネル電流(リーク電流)の比がさらに増大され高速で長寿命の素子を実現できる。 As a result, the write and erase time of the tunnel current (write-erase current), can be realized element having a long lifetime at high speed is the ratio is further increased charge retention time of the tunnel current (leakage current). 【0281】なお、第2の微粒子体を設けず、単に第1 [0281] Incidentally, instead of providing the second particulate matter, just the first
の微粒子分散層を設けただけの構造では電荷保持が静電容量の高い第1の微粒子体で行われ、さらに電荷保持時に第1の微粒子分散層の中でもより静電容量の高い半導体基板に隣接する微粒子体へと逆流するので長期間の電荷保持は困難である。 Charge retention in the structure of merely providing a fine particle dispersion layer is performed in the first particulate matter higher capacitance, yet adjacent to the high semiconductor substrate capacitances than among the first fine particle dispersion layer during charge retention long term charge retention because flowing back into particulate matter which is difficult. また、この場合、第1の微粒子分散層では横方向に電荷が分散しやすいので一部のリーク電流により広範囲の蓄積電荷を失う場合があり信頼性の高い半導体素子の実現が困難である。 In this case, the first fine particle dispersed layer is extremely high reliable semiconductor element may charge transversely to lose a wide range of stored charge by a part of a leakage current so easily dispersed difficult. 【0282】また、後述の第xの実施形態で記載の第2 [0282] The second described embodiments of the x below
の微粒子体に代えて、単一の浮遊導電体を設けた構造でも、一部のリーク電流により全ての電荷を失ってしまうことになる。 The place of the particulate matter, have a structure in which a single floating conductor, so that lose all charge by a part of the leakage current. 本実施形態では、リーク位置の真上にある第2の微粒子体のみが電荷を失うだけで、他の第2の微粒子体には影響が及ばないので高い信頼性を有する。 In the present embodiment, only only the second particulate matter immediately above the leak position loses charge, has a high reliability since no from affecting the second particulate matter other. 【0283】なお、本実施形態の半導体素子において、 [0283] In the semiconductor device of this embodiment,
微粒子分散層と第2の微粒子体の間に、第2の障壁層が設けられていることによりリーク電流をさらに抑制することもできる。 During the particle dispersion layer and the second particulate matter, it is also possible to further suppress the leakage current by the second barrier layer is provided. 【0284】また、本実施形態の半導体素子においては、半導体基板と微粒子分散層の間に表面障壁層を設けているが、微粒子分散層の微粒子密度があまり高くない場合等はこれを省略して半導体基板上に直接微粒子分散層を設けることもできる。 [0284] In the semiconductor device of this embodiment is provided with a surface barrier layer between the semiconductor substrate and the fine particle dispersion layer, or when fine particles density of the fine particle dispersion layer is not so high is this is omitted It may be directly provided a fine particle dispersion layer on a semiconductor substrate. 【0285】本実施形態の半導体素子の構造を利用して、第17の実施形態と同様の半導体メモリ素子を構成することができる。 [0285] structure using the semiconductor device of the present embodiment, it is possible to configure the same semiconductor memory device and the seventeenth embodiment. 【0286】図31は、本実施形態の半導体素子を利用して形成される半導体メモリ素子の断面図である。 [0286] Figure 31 is a cross-sectional view of a semiconductor memory device formed by using the semiconductor device of this embodiment. 半導体基板であるp型シリコン基板3061上に、ソース・ On the p-type silicon substrate 3061 is a semiconductor substrate, the source
ドレイン領域3062と、表面障壁層である熱酸化Si A drain region 3062, thermally oxidized Si is a surface barrier layer
2膜3063aと、障壁層であるSiO 2膜中に第1 And O 2 film 3063A, first to SiO 2 film is a barrier layer
の微粒子体であるシリコン微粒子3065が分散したシリコン過多酸化膜3064と、障壁層である堆積SiO SiO and silicon excess oxide film 3064 that silicon microparticles 3065 are dispersed in particulate material of a barrier layer deposited
2膜3063bと、第2の微粒子体である金微粒子30 And 2 film 3063B, gold microparticles 30 is a second particulate matter
66と、SiO 2膜からなるゲート絶縁膜3067と、 66, a gate insulating film 3067 made of SiO 2 film,
電極層であるn型多結晶シリコン電極3068と、ソース・ドレイン電極3069とが設けられている。 And n-type polycrystalline silicon electrode 3068 is an electrode layer is provided with source and drain electrodes 3069. つまり、第17の実施形態と同様のMIS型トランジスタ構造が形成されており、そのゲート絶縁膜3067と半導体基板3061の間に、微粒子分散層(SiO x層)が介在している。 In other words, the 17 is formed with a similar MIS transistor structure and embodiments, during the gate insulating film 3067 and the semiconductor substrate 3061, fine particle dispersion layer (SiO x layer) is interposed. これにより、第2の微粒子体である金微粒子3066中に電荷が保持されている状態と電荷が無い状態とではMIS型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。 Thus, in the state state and charge is no charge to the gold microparticles in 3066 as the second particulate material is retained threshold voltage changes in the MIS-type transistor characteristics, low-voltage, high-speed and long-term recording possible operating as nonvolatile semiconductor memory device. 【0287】また、本実施形態の半導体メモリ素子においては、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層および微粒子体が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を通って短絡した電流が流れることをより効果的に防止することができる。 [0287] In the semiconductor memory device of this embodiment, at least the upper and the region adjacent to the source region of the source region or one or both of the region in contact with the upper and the source region of the drain region, of the gate region in the region, at least since the fine particle dispersion layer and particulate matter is nonexistent part is provided, more effective current short-circuited through said particulate matter to flow when a voltage is applied from the source region to the drain region it is possible to prevent the. 【0288】(第19の実施形態)図32は、本発明の第19の実施形態における半導体素子の断面図である。 [0288] Figure 32 (nineteenth embodiment) is a cross-sectional view of a semiconductor device in a nineteenth embodiment of the present invention.
半導体基板であるp型シリコン基板3071の上に、電荷の移動に対して障壁として機能する表面障壁層として、厚さ1.2nm程度の熱酸化SiO 2膜3072a On the p-type silicon substrate 3071 is a semiconductor substrate, a surface barrier layer which functions as a barrier to the movement of charge, the thickness 1.2nm approximately thermally oxidized SiO 2 film 3072a
が設けられている。 It is provided. また、上記表面障壁層である熱酸化SiO 2膜3072aの上に、電荷の移動に対して障壁として機能するSiO 2膜中に第1の微粒子体としてシリコン微粒子3074が分散した第1の微粒子分散層となる厚さ3nm程度の第1のSiO x層(1.5<x< Further, on the thermal oxide SiO 2 film 3072a is the surface barrier layer, a first particle-dispersed silicon particles 3074 are dispersed as a first particulate matter in the SiO 2 film functioning as a barrier to the movement of charge the first SiO x layer having a thickness of about 3nm which is a layer (1.5 <x <
2)からなるシリコン過多酸化膜3073が設けられている。 Silicon excess oxide film 3073 is provided consisting of 2). また、第1の微粒子分散層であるシリコン過多酸化膜3073の上に、障壁層として機能する堆積SiO Further, deposition SiO which on the silicon excess oxide film 3073 which is the first fine particle dispersion layer serves as a barrier layer
2膜3073bと、電荷の移動に対して障壁層として機能するSiO 2膜中に第2の微粒子体であるシリコン微粒子3076が分散した第2の微粒子分散層である厚さ5nm程度の第2のSiO And 2 film 3073b, SiO 2 film on the silicon particles 3076 are dispersed thickness of 5nm approximately second a second particle dispersed layer is a second particle which functions as a barrier layer to the movement of charge SiO x層(1.5<x<2)からなるシリコン過多酸化膜3075とが順次設けられている。 a silicon excess oxide film 3075 made of x layer (1.5 <x <2) are sequentially provided. また、上記第2の微粒子分散層であるシリコン過多酸化膜3075の上に絶縁体層である厚さ10nmのS Further, a thickness of 10nm, which is an insulator layer on the silicon excess oxide film 3075 is the second fine particle dispersion layer S
iO 2膜3077が設けられており、最上部に電極層であるn型多結晶シリコン電極3078が設けられている。 iO 2 film 3077 is provided, n-type polycrystalline silicon electrode 3078 is provided, which is an electrode layer on top. 【0289】第1の微粒子体3074と第2の微粒子体3076はいずれもSiO x層(1.5<x<2)中に分散されたシリコン微粒子であるが、SiO x膜の組成制御と熱処理により微粒子体の粒径を制御できる。 [0289] While the first particulate matter 3074 second microparticles body 3076 is a silicon particles dispersed in both SiO x layer (1.5 <x <2), heat treatment and composition control of SiO x film It can control the particle size of the particulate matter by. いずれの層も、CVD装置を用いてSiO x層(1.5<x Any of the layers, SiO x layer using a CVD apparatus (1.5 <x
<2)を堆積した後、約1100℃で熱処理することによりシリコン微粒子を成長させているが、第2の微粒子分散層(シリコン過多酸化膜3075)のSi含有比を第1の微粒子分散層(シリコン過多酸化膜3073)のSi組成比含有比に比べて高くすることにより、第2の微粒子分散層に成長するシリコン微粒子の粒径を大きくすることができる。 <After depositing 2), although the silicon particles are grown by heat treatment at about 1100 ° C., the second fine particle dispersion layer (silicon excess oxide film 3075) Si content ratio of the first particle dispersion layer ( by higher than the Si composition ratio content ratio of the silicon excess oxide film 3073), it is possible to increase the particle size of the silicon particles to grow into the second fine particle dispersion layer. 本実施形態では、第1の微粒子分散層(シリコン過多酸化膜3073)の組成をSiO 1.9 In this embodiment, the composition of the first fine particle dispersion layer (silicon excess oxide film 3073) SiO 1.9
とする一方、第2の微粒子分散層(シリコン過多酸化膜3075)の組成をSiO 1.7としている。 While a, and the composition of the second fine particle dispersion layer (silicon excess oxide film 3075) and SiO 1.7. ここで、第2の微粒子体の粒径は1.7nm以上である。 Here, the particle size of the second particulate matter is more than 1.7 nm. また、第1の微粒子体の粒径は約0.8nm以下である。 The particle size of the first particulate matter is less than about 0.8 nm. そして、第2の微粒子体の粒径は、第1の微粒子体の粒径の約1.8倍以上である。 Then, the particle size of the second particulate matter is about 1.8 times the diameter of the first particulate matter. その結果、上述のように、第2 As a result, as described above, the second
の微粒子体における電荷の注入・保持特性を良好に発揮することができる。 Injection and retention properties of charge in particulate matter can be satisfactorily exhibited for. 【0290】また、本実施形態では、第1,第2の微粒子分散層としてSiO x層を使用しているが、絶縁体層内に半導体イオンあるいは金属イオンを注入することにより、微粒子分散層層を形成することにより、本実施形態の第1,第2の微粒子分散層と同等の電荷制御機能を有する構造をさらに容易に形成することもできる。 [0290] Further, in the present embodiment, first, the use of the SiO x layer as the second fine particle dispersion layer, by implanting the semiconductor ions or metal ions in the insulator layer, fine particle dispersion layer layer the by forming, first embodiment can be further easily form a structure having a second particle dispersed layer equivalent to a charge control function. 【0291】本実施形態でも、第18の実施形態と同様の原理により微粒子体への電荷の注入・保持・放出を効率よく制御できる。 [0291] Also in this embodiment, the injection-holding and release of charges to particulate matter can be efficiently controlled by the 18 same principle as the embodiment of. また、第18の実施形態では第2の微粒子体を第1の微粒子分散層上に微細構造として作製する必要があるが、本実施形態では、第2の障壁層中に第2の微粒子体が分散された構造を用いることにより、 Further, in the embodiment of the 18 it is necessary to produce a microstructure of the second particulate matter in the first fine particle dispersion layer, in the present embodiment, the second particulate matter in the second barrier layer by using the distributed structure,
さらに半導体素子の作製が容易となり素子特性の再現性も高い利点がある。 Furthermore the reproducibility of the ease with it device characteristics for manufacturing a semiconductor device also has a high advantage. 【0292】なお、第2の微粒子分散層を設けず、単に第1の微粒子分散層を設けただけの構造では電荷保持が静電容量の小さな第1の微粒子体で行われ、さらに電荷保持時に第1の微粒子分散層の中でもより静電容量の高い半導体基板に隣接する微粒子体へと逆流するので長期間の電荷保持は困難である。 [0292] Incidentally, instead of providing the second fine particle dispersion layer, simply charge retention in the structure of merely providing the first fine particle dispersion layer is performed with a small first particulate matter in capacitance further during charge retention long term charge retention because flowing back into particulate matter adjacent to the semiconductor substrate having high capacitance from among the first fine particle dispersed layer is difficult. 【0293】なお、本実施形態の半導体素子において、 [0293] In the semiconductor device of this embodiment,
第1の微粒子分散層と第2の微粒子分散層の間に、第2 During the first fine particle dispersion layer and the second fine particle dispersion layer, a second
の障壁層が設けられていることによりリーク電流をさらに抑制することもできる。 It is also possible to further suppress the leakage current by the barrier layer is provided for. 【0294】また、本実施形態の半導体素子においては、半導体基板と第1の微粒子分散層の間に表面障壁層を設けているが、第1の微粒子分散層の微粒子密度があまり高くない場合等はこれを省略して半導体基板上に直接第1の微粒子分散層を設けることもできる。 [0294] In the semiconductor device of this embodiment is provided with a surface barrier layer between the semiconductor substrate and the first fine particle dispersion layer, if such particulate density of the first particle dispersion layer is not so high It may also be provided with a first fine particle dispersion layer directly on a semiconductor substrate omitted. 【0295】本実施形態では、第1の微粒子分散層と第2の微粒子分散層の間に明確な界面があるが、第1の微粒子分散層と第2の微粒子分散層が連続的な微粒子密度分布を有し、両者の間に明確な界面がないような構成にすることも可能である。 [0295] In the present embodiment, there is a clear interface between the first fine particle dispersion layer and the second fine particle dispersion layer, the first fine particle dispersion layer and the second fine particle dispersion layer continuous particle density has a distribution, it is also possible to such that there is no clear interface structure between them. この場合でも実質的に本実施形態と同様の効果が得られる。 Substantially the same effect as the present embodiment even in this case can be obtained. 【0296】本実施形態の半導体素子の構造を利用して、第17の実施形態と同様の半導体メモリ素子を構成することができる。 [0296] structure using the semiconductor device of the present embodiment, it is possible to configure the same semiconductor memory device and the seventeenth embodiment. 【0297】図33は、本実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。 [0297] Figure 33 is a cross-sectional view of a semiconductor memory device formed by using the semiconductor device of this embodiment. 半導体基板であるp型シリコン基板3081上に、ソース・ On the p-type silicon substrate 3081 is a semiconductor substrate, the source
ドレイン領域3082と、表面障壁層である熱酸化Si A drain region 3082, thermally oxidized Si is a surface barrier layer
2膜3083aと、障壁層であるSiO 2膜中に第1 And O 2 film 3083A, first to SiO 2 film is a barrier layer
の微粒子体であるシリコン微粒子3085が分散した第1の微粒子分散層であるシリコン過多酸化膜3084 Silicon excess oxide film of silicon microparticles 3085 is particulate body is a first fine particle dispersion layer dispersed 3084
と、障壁層として機能する堆積SiO 2膜3083b If, deposited SiO 2 film 3083b which functions as a barrier layer
と、障壁層であるSiO 2膜中に第2の微粒子体である金微粒子3087が分散した第2の微粒子分散層であるシリコン過多酸化膜3086と、SiO 2膜からなるゲート絶縁膜3088と、電極層であるn型多結晶シリコン電極3089と、ソース・ドレイン電極3080とが設けられている。 When a silicon excess oxide film 3086 second fine gold particle 3087 is particulate material in the SiO 2 film is the barrier layer is a second fine particle dispersion layer dispersed, a gate insulating film 3088 made of SiO 2 film, and n-type polycrystalline silicon electrode 3089 is an electrode layer is provided with source and drain electrodes 3080. つまり、第17の実施形態と同様のM In other words, similar to the embodiment of the 17 M
IS型トランジスタ構造が形成されており、そのゲート絶縁膜3088と半導体基板3081の間に、2つの微粒子分散層(SiO x層及び金微粒子がSiO 2中に分散した層)が介在している。 IS-type transistor structure is formed, the between the gate insulating film 3088 and the semiconductor substrate 3081, two fine particle dispersion layer (layer SiO x layer and the gold particles are dispersed in SiO 2) is interposed. これにより、第2の微粒子体である金微粒子3087中に電荷が保持されている状態と電荷が無い状態とではMIS型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。 Thus, in the state state and charge is no charge to the gold microparticles in 3087 as the second particulate material is retained threshold voltage changes in the MIS-type transistor characteristics, low-voltage, high-speed and long-term recording possible operating as nonvolatile semiconductor memory device. 【0298】なお、本実施形態の半導体メモリ素子においては、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を通って短絡した電流が流れることを防止することができる。 [0298] In the semiconductor memory device of this embodiment, at least the upper and the region adjacent to the source region of the source region or one or both of the region in contact with the upper and the source region of the drain region, of the gate region in the region, at least the portion of fine particle dispersion layer is not present is provided, thereby preventing current short-circuited through said particulate matter to flow when a voltage is applied from the source region to the drain region. 【0299】(第20の実施形態)図34は、本発明の第20の実施形態における半導体素子の断面図である。 [0299] Figure 34 (20th Embodiment) is a sectional view of a semiconductor device in the twentieth embodiment of the present invention.
半導体基板であるp型シリコン基板3091上に、電荷の移動に対して障壁として機能する表面障壁層である厚さ1.3nm程度の熱酸化SiO 2膜3092が設けられている。 On the p-type silicon substrate 3091 is a semiconductor substrate, a thermal oxide SiO 2 film 3092 having a thickness of about 1.3nm as the surface barrier layer which functions as a barrier is provided for charge transfer. また、上記表面障壁層上に、電荷の移動に対して障壁として機能する障壁層であるSiO 2膜中に第1の微粒子体であるシリコン微粒子3094と第2の微粒子体であるイオン注入されたタングステン原子309 Further, the surface barrier layer, the ion-implanted silicon microparticles 3094 is a first particulate matter as the second particulate material to the SiO 2 film is a barrier layer which functions as a barrier to the movement of charge tungsten atom 309
5とが分散した厚さ5nm程度の微粒子分散層3093 5 about a thickness of 5nm dispersed fine particle dispersed layer 3093
が設けられている。 It is provided. また、上記微粒子分散層3093の上に絶縁体層として厚さ6nmのSiO 2膜3096が設けられており、最上部に電極層であるn型多結晶シリコン電極3097が設けられている。 Further, a thickness of 6nm of the SiO 2 film 3096 is provided as an insulator layer on the fine particle dispersion layer 3093, the n-type polycrystalline silicon electrode 3097 is an electrode layer on top is provided. 【0300】ここで第1の微粒子体94と第2の微粒子体3095はいずれも障壁層であるSiO 2膜中に分散された微粒子体であるが、第2の微粒子体3095の粒径は2.6nm以上であり実質的な粒径が約0.5nm [0300] Here, although the first particle 94 second microparticles body 3095 is a particulate matter dispersed in the SiO 2 film are both barrier layer, the particle size of the second particulate matter 3095 2 It is a .6nm more substantial particle size of about 0.5nm
以下の第1の微粒子体3094の1.8倍以上である。 The following is the first 1.8 times or more of the particulate matter 3094. 【0301】上述のような微粒子分散層はCVD装置を用いてSiO x (1.5<x<2)膜を堆積した後、約1100℃で熱処理することによりシリコン微粒子を成長し、さらにタングステン原子をイオン注入することで作製できる。 [0301] After particles dispersed layer as described above was deposited SiO x (1.5 <x <2 ) film using CVD apparatus, the silicon particles grown by heat treatment at about 1100 ° C., further tungsten atoms the can be produced by ion implantation. 本実施形態では、第1の微粒子体である絶縁体層に注入されたタングステン原子を使用しているが、この他のイオン注入により導入された半導体原子あるいは金属原子、あるいはその他の半導体微粒子あるいは金属微粒子を利用することもできる。 In the present embodiment uses the first tungsten atoms injected into the insulating layer is a particulate matter, the other semiconductor atoms or metal atoms are introduced by ion implantation or other semiconductor fine particles or metal, it is also possible to use the fine particles. 【0302】本実施形態でも、第18の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を効率よく制御できる。 [0302] Also in this embodiment, the eighteenth same principle as the embodiment of the can efficiently control injection and retention and release of charges to particulate matter. また、第18の実施形態では、適切な素子動作速度と記録保持期間を得るには第1の微粒子分散層の厚さを制御する必要があるが、本実施形態では、許容される厚さ範囲が広く、素子作製が容易である。 Further, in the eighteenth embodiment, in order to obtain a recording holding period with a suitable device operating speed it is necessary to control the thickness of the first fine particle dispersion layer, in this embodiment, acceptable thicknesses range wide, it is easy to device fabrication. すなわち、分散された第1の微粒子体と第2の微粒子体が様々な位置関係にあるが、書込み時に半導体表面から引抜かれた電荷はより電荷移動の容易な経路を選択し、比較的注入の容易な第2の微粒子体から注入されていく。 That is, the first dispersed but particulate matter and the second particulate matter is in the different positional relationship, select an easy path for more charge transfer charge is withdrawn from the semiconductor surface during writing, the relatively injection It will be injected from the easy second particulate matter. 電荷保持時は、半導体表面に隣接する等の第2の微粒子体からは速やかに電荷が放出されるが、より電荷放出の困難な位置では、長期にわたり電荷の保持が行われる。 During charge retention is rapidly charges the second particulate material such as adjacent to the semiconductor surface is released, the difficult position of more charge release, long time charge retention is performed. 本実施形態では、第18の実施形態に比べて注入される電荷に対する保持される電荷の割合が少いが、素子構成がより簡素であるため再現性の高い半導体素子を容易に作製できる利点を有する。 In this embodiment, although small proportion of charge held against the charge injected as compared with the eighteenth embodiment, the advantage of easily producing a high semiconductor element reproducible for device configuration is simpler a. 【0303】なお、本実施形態では、第1の微粒子体と第2の微粒子体に明確な区別があるが、同一材料でも十分広い範囲にわたる様々な粒径を有する微粒子体を作製することにより連続的な粒径分布を有する微粒子体を設け、粒径の小さな微粒子体を第1の微粒子体として機能させ、粒径の大きな微粒子体を第2の微粒子体として機能させることもできる。 [0303] In the present embodiment, the continuous by a first particulate matter there is a clear distinction to the second particulate matter, to produce a fine particle having a variety of particle sizes over a sufficiently wide range is also the same material specific particle size of the particulate material is provided with a cloth, a small particle having a particle size to function as a first particulate matter, can function large particles having a particle size as a second particulate matter. この場合、第1の微粒子体と第2の微粒子体の間に明確な区別を行うことはできないが、注入された電荷は粒径が大きく静電容量の大きな微粒子に選択的に保持されるので、電荷によって選択された微粒子体が第2の微粒子体として機能することになる。 In this case, it is not possible to make a clear distinction between the first particulate matter and the second particulate matter, charges injected has particle size is selectively retained in the large particles of large capacitance , so that the particulate matter that has been selected by the charge acts as a second particulate matter. 半導体表面付近の微粒子体への電荷の逆流を防ぐためには微粒子体の粒径分布は少なくとも中間的な粒径を有する微粒子の0.7倍から1.4倍の範囲より広い範囲に分布を持つ必要がある。 The particle size distribution of the particulate material in order to prevent the reverse flow of charges to particulate matter in the vicinity of the semiconductor surface has a distribution in a range wider than the range 1.4 times from 0.7 times the microparticles having at least intermediate particle size There is a need. また長期の電荷保持を行うには少なくとも0.4倍から1.6倍以上の範囲に粒径分布を持つことが望ましい。 Also it is desirable that the range of at least 0.4 times more than 1.6 times to do long charge retention having a particle size distribution. 【0304】また、微粒子体の粒径分布は、中央に谷を有し、その両側に2つのピークを有する形状とすることが好ましい。 [0304] The particle size distribution of the particulate matter is, the center has a valley, it is preferable that a shape having two peaks on both sides. 【0305】また、本実施形態の半導体素子においては、半導体基板と微粒子分散層の間に表面障壁層を設けているが、微粒子分散層の微粒子密度があまり高くない場合等はこれを省略して半導体基板上に直接微粒子分散層を設けることもできる。 [0305] In the semiconductor device of this embodiment is provided with a surface barrier layer between the semiconductor substrate and the fine particle dispersion layer, or when fine particles density of the fine particle dispersion layer is not so high is this is omitted It may be directly provided a fine particle dispersion layer on a semiconductor substrate. 【0306】本実施形態の半導体素子の構造を利用して、第17の実施形態と同様の半導体メモリ素子を構成することができる。 [0306] structure using the semiconductor device of the present embodiment, it is possible to configure the same semiconductor memory device and the seventeenth embodiment. 【0307】図35は、本実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。 [0307] Figure 35 is a cross-sectional view of a semiconductor memory device formed by using the semiconductor device of this embodiment. 半導体基板であるp型シリコン基板3101の上に、ソース・ドレイン領域3102と、表面障壁層である熱酸化S On the p-type silicon substrate 3101 is a semiconductor substrate, source and drain regions 3102, thermal oxidation S is a surface barrier layer
iO 2膜3103と、障壁層であるSiO 2膜中に第1 and iO 2 film 3103, first to SiO 2 film is a barrier layer 1
の微粒子体であるシリコン微粒子3105と第2の微粒子体であるタングステン微粒子3106とが分散した微粒子分散層3104と、SiO 2膜からなるゲート絶縁膜3107と、電極層であるn型多結晶シリコン電極3 Silicon microparticles 3105 is a particulate material and the second fine particle dispersion layer 3104 and the tungsten particles 3106 are dispersed in particulate material, the gate insulating film 3107 made of SiO 2 film, n-type polycrystalline silicon electrode is an electrode layer 3
108と、ソース・ドレイン電極3109とが設けられている。 And 108, are provided and the source and drain electrodes 3109. これにより、第2の微粒子体中に電荷が保持されている状態と電荷が無い状態とではMIS型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。 Thus, in the state as the charge is not to charge the second particulate matter in are held threshold voltage changes in the MIS-type transistor characteristics, low-voltage, high-speed and long-term recording possible of non-volatile It operates as a semiconductor memory device. 【0308】本実施形態の半導体メモリ素子において、 [0308] In the semiconductor memory device of this embodiment,
ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層が存在しない部分が設けられていることにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。 Regions in contact with the upper and the source region of at least the source region of the gate region or in either or both regions of the region in contact with the upper and the source region of the drain region, is provided with a portion which is not there are at least fine particle dispersion layer by that, it is possible to prevent current short-circuited through the particulate matter to flow when a voltage is applied from the source region to the drain region. 【0309】(第21の実施形態)図36は、本発明の第21の実施形態における半導体素子の断面図である。 [0309] Figure 36 (twenty-first embodiment) is a cross-sectional view of a semiconductor device in the twenty-first embodiment of the present invention.
半導体基板であるp型シリコン基板3111上に、まず第1のSiO 2層である厚さ1nm程度の熱酸化SiO On the p-type silicon substrate 3111 is a semiconductor substrate, first, the first thickness 1nm about thermally oxidized SiO is SiO 2 layer
2膜3112が設けられている。 2 film 3112 is provided. また、上記第1のSi Further, the first Si
2層上にSiO xy層(0≦x<2,0<y≦4/ SiO x on O 2 layer on N y layer (0 ≦ x <2,0 <y ≦ 4 /
3)である厚さ1.2nm程度のSi 34層3113 Having a thickness of about 1.2nm is 3) Si 3 N 4 layer 3113
が設けられており、さらに上記SiO xy層上に厚さ1.8nm程度の第2のSiO 2層3114が設けられている。 Is provided, the further the SiO x N y second SiO 2 layer having a thickness of about 1.8nm on layer 3114 is provided. また上記第2のSiO 2層3114の上に、微粒子体である直径2nmの金微粒子3115が設けられている。 Also on the second SiO 2 layer 3114, gold fine particles 3115 having a diameter of 2nm is particulate body is provided. また、上記微粒子体上に絶縁体層である厚さ1 Further, a thickness of 1, which is an insulator layer on the particulate matter
0nmのSiO 2膜3116が設けられており、最上部に電極層であるn型多結晶シリコン電極3117が設けられている。 SiO 2 film 3116 is provided for 0 nm, n-type polycrystalline silicon electrode 3117 is provided, which is an electrode layer on top. 金微粒子3115の面内密度は1×10 10 Plane density of the gold microparticles 3115 1 × 10 10
cm -2 〜1×10 12 cm -2の範囲である。 in the range of cm -2 ~1 × 10 12 cm -2 . 【0310】本実施形態では、第16の実施形態と異なり、粒径の異なる2種の微粒子体を設けてはいない。 [0310] In this embodiment, unlike the 16th embodiment, not the provided two types of particulate matter of different particle sizes. しかし、本実施形態では、SiO xy層(0≦x<2, However, in this embodiment, SiO x N y layer (0 ≦ x <2,
0<y≦4/3)が第1のSiO 2層と第2のSiO 2 0 <y ≦ 4/3) is the first SiO 2 layer and the second SiO 2
層にはさまれた構成となっているので、SiO xy層と第2のSiO 2層の間の界面付近およびSiO x Since it has a configuration which is sandwiched a layer, near the interface between the SiO x N y layer and second SiO 2 layer and the SiO x N y y
層内部に電荷を授受することのできる準位(界面準位) Level capable of transferring charge to the internal layer (interface state)
が発生する。 There occur. この界面準位における準位間のエネルギー間隔が大きく、また、電荷を受取った際の界面準位の電位上昇が大きいので、実効的に粒径の小さな微粒子体と同様の機能を提供することができる。 The energy spacing between the state at the interface level is large, also, the potential increase in the interface state at the time of receiving the charge is greater, to provide the same function as small particles of effectively particle size it can. すなわち、本実施形態ではSiO xy層と第2のSiO That, SiO x N y layer and the second SiO in this embodiment 2層の間の界面準位が第16の実施形態における第1の微粒子体と同等の機能を有している。 Interface state between the two layers has a first particulate matter equivalent functions in the sixteenth embodiment. その結果、本実施形態における微粒子体では、第16の実施形態における第2の微粒子体と同様に蓄積された電荷を安定に保持することができる。 As a result, particulate matter in the present embodiment, the second particulate matter as well as the charges accumulated in the sixteenth embodiment can be stably held. したがって、本実施形態でも、第16の実施形態と同様の原理により微粒子体への電荷の注入・保持・放出を効率よく制御できる。 Therefore, also in this embodiment, the injection-holding and release of charges to particulate matter can be efficiently controlled by the same principle as the sixteenth embodiment. 【0311】また、第16の実施形態では第1の微粒子体を第1の障壁層上に微細構造として作製する必要があるが、本実施形態では、SiO xy層を利用するので、第1の微粒子体の微細構造を特に制御する必要がない。 [0311] In the sixteenth embodiment there is a need to produce a microstructure a first particulate matter in the first barrier layer, but in the present embodiment, since the use of SiO x N y layer, the it is not necessary to control the microstructure of the first particulate material. この結果、半導体素子の製造が容易となり、素子特性の再現性も高い利点がある。 As a result, manufacturing of the semiconductor device is facilitated, there is a high advantage reproducibility of the device characteristics. SiO xy層はCVD SiO x N y layer CVD
法により容易に高品質の膜が製造できる。 Readily high quality films are produced by law. 【0312】本実施形態では、SiO xy層(0≦x [0312] In this embodiment, SiO x N y layer (0 ≦ x
<2,0<y≦4/3)であるSi <2, 0 Si is <y ≦ 4/3) 34層を用いたが、この他、一般式SiO xy (0<x<2,0<y It was used 3 N 4 layer, the other, the general formula SiO x N y (0 <x <2,0 <y
<4/3)で表される組成を有するシリコン酸窒化膜を使用することもできる。 <It can also be used a silicon oxynitride film having a composition represented by 4/3). 【0313】なお、微粒子体を設けず、単にSiO x [0313] It should be noted that, without providing the particulate matter, simply SiO x N
y層が第1のSiO 2層と第2のSiO 2層にはさまれている構造のみでは、電荷保持が静電容量の高い界面準位で行われるので長期間の電荷保持は困難である。 alone structure y layer is sandwiched with the first SiO 2 layer and the second SiO 2 layer, is difficult long-term charge holding the charge holding is performed at a high interface state capacitances . さらに、電荷保持が行われる界面準位間では横方向の電荷分散が無視できないので、一部のリーク電流により全ての蓄積電荷を失う場合があり半導体素子の信頼性が低い。 Further, the charge distribution of the lateral direction is not negligible among the interface states charge retention is performed, a low reliability of the semiconductor device may by a portion of the leakage current lose all accumulated charges. 【0314】本実施形態の半導体素子の構造を利用して、第17の実施形態と同様の半導体メモリ素子を構成することができる。 [0314] structure using the semiconductor device of the present embodiment, it is possible to configure the same semiconductor memory device and the seventeenth embodiment. 【0315】図37は、本実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。 [0315] Figure 37 is a cross-sectional view of a semiconductor memory device formed by using the semiconductor device of this embodiment. 半導体基板であるp型シリコン基板3121の上に、ソース・ドレイン領域3122と、第1のSiO 2層である熱酸化SiO 2膜3123と、SiO xy層(0≦x< On the p-type silicon substrate 3121 is a semiconductor substrate, source and drain regions 3122, and a thermal oxide SiO 2 film 3123 which is the first SiO 2 layer, SiO x N y layer (0 ≦ x <
2,0<y≦4/3)であるSiO 1.53.5層312 2,0 <SiO 1.5 N 3.5 layer 312 is a y ≦ 4/3)
4と、第2のSiO 2層3125と、微粒子体である金微粒子3126と、SiO 2膜3127と、n型多結晶シリコン電極3128と、ソース・ドレイン電極312 4, a second SiO 2 layer 3125, gold microparticles 3126 is particulate material, the SiO 2 film 3127, the n-type polycrystalline silicon electrode 3128, the source-drain electrode 312
9とが設けられている。 9 and are provided. これにより、第2の微粒子体中に電荷が保持されている状態と電荷が無い状態とではM Thus, in the state as the charge is not to charge the second particulate matter in are held M
IS型トランジスタ特性の閾値電圧が変化し、低電圧・ Threshold voltage changes in the IS-type transistor characteristics, low-voltage,
高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。 Fast and operates as a semiconductor memory device of nonvolatile long-term recording. 【0316】また、本実施形態の半導体メモリ素子においては、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域のいずれか一方あるいは両方の領域において、少なくともSiO [0316] In the semiconductor memory device of this embodiment, at least the upper and the region adjacent to the source region of the source region or one or both of the region in contact with the upper and the source region of the drain region, of the gate region in the region, at least SiO
xy層および微粒子体が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。 Since x N y layer and moieties which particulate matter is not present is provided, thereby preventing current short-circuited through the particulate matter to flow when a voltage is applied from the source region to the drain region. 【0317】(第22の実施形態)図38は、本発明の第22の実施形態における半導体素子の断面図である。 [0317] Figure 38 (twenty-second embodiment) is a cross-sectional view of a semiconductor device in the twenty-second embodiment of the present invention.
半導体基板としてp型シリコン基板3131上に、第1 On the p-type silicon substrate 3131 as a semiconductor substrate, a first
のSiO 2層である厚さ1.3nm程度の熱酸化SiO Thermal oxidation of SiO having a thickness of about 1.3nm is SiO 2 layer
2膜3132が設けられている。 2 film 3132 is provided. また、上記第1のSi Further, the first Si
2層上に厚さ1.8nm程度のSiO xy層(0≦ Thickness O 2 layer on 1.8nm approximately SiO x N y layer (0 ≦
x<2,0<y≦4/3)であるSiO 0.5 N層313 x <2,0 <SiO 0.5 N layer 313 is a y ≦ 4/3)
3が設けられており、さらにSiO 0.5 N層上に、電荷の移動に対して障壁として機能する障壁層であるSiO 3 is provided, which is further SiO 0.5 N layer, a barrier layer which functions as a barrier to the movement of charge SiO
2中に微粒子体であるシリコン微粒子3135が分散した第1の微粒子分散層であるSiO x層(1.5<x< SiO x layer silicon microparticles 3135 is particulate material in 2 is the first fine particle dispersion layer dispersed (1.5 <x <
2)からなるシリコン過多酸化膜3134が設けられている。 Silicon excess oxide film 3134 is provided consisting of 2). また、第1の微粒子分散層上に、絶縁体層である厚さ10nmのSiO 2膜3136が設けられており、 Further, the first fine particle dispersion layer, SiO 2 film 3136 having a thickness of 10nm, which is an insulator layer is provided,
最上部に電極層であるn型多結晶シリコン電極3137 An electrode layer on top n-type polycrystalline silicon electrode 3137
が設けられている。 It is provided. 本実施形態において、SiO x層の厚さは約5nm、その組成はSiO 1.8である。 In the present embodiment, the thickness of the SiO x layer is approximately 5 nm, its composition is SiO 1.8. 【0318】本実施形態においても、第21の実施形態と同様の原理により微粒子体への電荷の注入・保持・放出を効率よく制御できる。 [0318] Also in this embodiment, the injection-holding and release of charges to particulate matter can be efficiently controlled by the same principle as the twenty-first embodiment. また、第21の実施形態では微粒子体を微細構造として粒径分布や面内分散状態等を制御して作製する必要があるが、本実施形態では、障壁層中に微粒子体が分散した構造を用いることにより素子の作製が容易となり再現性が高い利点がある。 Further, in the twenty-first embodiment has to be produced by controlling the particle size distribution and in-plane dispersion state or the like particulate matter as a fine structure, in this embodiment, a structure in which particulate matter is dispersed in the barrier layer in that it has a high reproducibility becomes easy fabrication of elements by using. 【0319】本実施形態では、SiO xy層(0≦x [0319] In this embodiment, SiO x N y layer (0 ≦ x
<2,0<y≦4/3)としてSiO 0.5 N層を用いたが、この他、Si 34層や、他の組成を有するシリコン酸窒化膜を使用することもできる。 <2,0 <was used y ≦ 4/3) as a SiO 0.5 N layer, In addition, it is also possible to use a silicon oxynitride film having Si 3 N 4 layer or other compositions. 【0320】また、本実施形態において、SiO xy [0320] Further, in this embodiment, SiO x N y
層(0≦x<2,0<y≦4/3)層と微粒子分散層の間に、第2のSiO 2層が設けられていることによりリーク電流をさらに抑制することもできる。 Between layers (0 ≦ x <2,0 <y ≦ 4/3) layer and the fine particle dispersed layer can be further suppressed leakage current by the second SiO 2 layer is provided. 【0321】本実施形態の半導体素子の構造を利用して、第17の実施形態と同様の半導体メモリ素子を構成することができる。 [0321] structure using the semiconductor device of the present embodiment, it is possible to configure the same semiconductor memory device and the seventeenth embodiment. 【0322】図39は、本実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。 [0322] Figure 39 is a cross-sectional view of a semiconductor memory device formed by using the semiconductor device of this embodiment. 半導体基板であるp型シリコン基板3141の上に、ソース・ドレイン領域3142と、熱酸化SiO 2膜3143 On the p-type silicon substrate 3141 is a semiconductor substrate, source and drain regions 3142, the thermal oxide SiO 2 film 3143
と、Si 34層3144と、微粒子体であるシリコン微粒子3146と、シリコン過多酸化膜3145と、S When an Si 3 N 4 layer 3144, a silicon microparticles 3146 is particulate material, a silicon excess oxide film 3145, S
iO 2膜3147と、n型多結晶シリコン電極3148 and iO 2 film 3147, n-type polycrystalline silicon electrode 3148
と、ソース・ドレイン電極3149とが設けられている。 When, are provided and the source and drain electrodes 3149. これにより、微粒子体中に電荷が保持されている状態と電荷が無い状態とではMIS型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。 Thus, the threshold voltage changes in the MIS-type transistor characteristics in a state of charge to particulate matter in are held in a state charge no, low-voltage, high-speed and long-term recording non-volatile semiconductor memory device to operate as. 【0323】本実施形態の半導体メモリ素子においては、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域のいずれか一方あるいは両方の領域において、少なくともSiO x [0323] In the semiconductor memory device of this embodiment, at least the upper and the region adjacent to the source region of the source region or either or both regions of the region in contact with the upper and the source region of the drain region, of the gate region in, at least SiO x N
y層および微粒子分散層が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。 Since y layer and portions fine particle dispersion layer is not present is provided, thereby preventing current short-circuited through the particulate matter to flow when a voltage is applied from the source region to the drain region. 【0324】(第23の実施形態)図40は、本発明の第23の実施形態における半導体素子の断面図である。 [0324] Figure 40 (twenty-third embodiment of the) is a sectional view of a semiconductor device in the 23 embodiment of the present invention.
同図に示すように、半導体基板としてのp型シリコン基板3151上に、まず電荷の移動に対して障壁として機能する第1の障壁層である厚さ2nm程度の熱酸化Si As shown in the figure, on the p-type silicon substrate 3151 as a semiconductor substrate, first, a first thermally oxidized Si having a thickness of about 2nm a barrier layer serving as a barrier to the movement of charge
2膜3152が設けられている。 O 2 film 3152 is provided. また上記第1の障壁層である熱酸化SiO 2膜3152上に、第1の微粒子体として直径2nmのシリコン微粒子3153が設けられている。 Also on the thermally oxidized SiO 2 film 3152 is the first barrier layer, the silicon particles 3153 having a diameter of 2nm is provided as a first particulate matter. また上記第1の微粒子体であるシリコン微粒子3153の上に、電荷の移動に対して障壁として機能する第2の障壁層である厚さ2nm程度のSiO 2膜3 The above on the first silicon particulate 3153 is particulate material, the second SiO 2 film having a thickness of about 2nm a barrier layer 3 which functions as a barrier to the movement of charge
154が設けられている。 154 is provided. また上記第2の障壁層であるSiO SiO also the above second barrier layer 2膜3154の上に、第2の微粒子体である直径2nmのSiGe微粒子3155が設けられている。 On the 2 film 3154, SiGe microparticles 3155 of diameter 2nm a second particulate matter is provided. また上記第2の微粒子体であるSiGe微粒子3155の上に絶縁体層として厚さ10nmのSiO 2膜3156 The SiO 2 film having a thickness of 10nm as an insulator layer on the SiGe microparticles 3155 is the second particulate matter 3156
が設けられており、最上部には電極層であるn型多結晶シリコン電極3157が設けられている。 Is provided, n-type polycrystalline silicon electrode 3157 is at the top an electrode layer is provided. 【0325】ここで、上記第2の微粒子体であるSiG [0325] a wherein said second particulate matter SiG
e微粒子3155の直径は上記第1の微粒子体であるシリコン微粒子3153の直径と同じとなっているが、両者の電子親和力が異なる。 The diameter of e microparticles 3155 has become the same as the diameter of the silicon particles 3153 is the first particulate matter, both the electron affinity differs. すなわち、第1の微粒子体であるシリコン微粒子3153の電子親和力は、第2の微粒子体であるSiGe微粒子3155の電子親和力よりも小さい。 That is, the electron affinity of the silicon microparticles 3153 is a first particulate matter is smaller than the electron affinity of the SiGe microparticles 3155 as the second particulate material. また、この場合には、第1の微粒子体であるシリコン微粒子3153の電子親和力と禁制帯幅との和が、第2の微粒子体であるSiGe微粒子3155の電子親和力と禁制帯幅との和よりも大きい。 Further, in this case, the sum of the first electron affinity and band gap of silicon microparticles 3153 is particulate body, than the sum of the band gap and electron affinity of the SiGe microparticles 3155 as the second particulate matter also large. したがって、 Therefore,
本実施形態の構造は、第2の微粒子体であるSiGe微粒子3155に、電子,正孔のいずれをも情報媒体である電荷として保持させて使用することができる構造である。 Structure of this embodiment, the SiGe microparticles 3155 as the second particulate material, an electron, a structure that can be used by holding a charge is information medium any of holes. 【0326】以上のように、本発明の新規な構造を有する半導体素子により、従来になく作製が容易で信頼性の高く、長期の電荷保持が可能な微粒子体への電荷注入、 [0326] As described above, a semiconductor device having a novel structure of the present invention, prepared without the conventional easily with high reliability, charge injection into the long-term charge retention microparticles body,
保持、消去の手段が提供される。 Holding, it means erasing is provided. 【0327】図41は、本発明の第23の実施形態における半導体素子を利用して得られる半導体メモリ素子の断面図である。 [0327] Figure 41 is a cross-sectional view of a semiconductor memory device obtained by using the semiconductor device in the twenty-third embodiment of the present invention. 同図に示すように、半導体メモリ素子は、半導体基板であるp型シリコン基板3161中に形成されたソース領域あるいはドレイン領域として機能するn型領域3162と、厚さ1.9nm程度の熱酸化S As shown, the semiconductor memory device includes an n-type region 3162 functioning as a source region or drain region formed in the p-type silicon substrate 3161 is a semiconductor substrate, the thickness of 1.9nm approximately thermally oxidized S
iO 2膜3043と、第1の微粒子体であるシリコン微粒子3164と、第2の障壁層であるSiO 2膜316 and iO 2 film 3043, the silicon microparticles 3164 is a first particulate matter, SiO 2 film 316 is a second barrier layer
5と、第2の微粒子体であるSiGe微粒子3046 And 5, SiGe microparticles as the second particulate matter 3046
と、ゲート絶縁膜であるSiO 2ゲート絶縁層3167 If, SiO 2 gate insulating layer is a gate insulating film 3167
と、ゲート電極であるn型多結晶シリコン電極3168 When a gate electrode n-type polycrystalline silicon electrode 3168
と、ソース/ドレイン電極である金属電極3169とを備え、MIS型トランジスタ構造を有している。 When, a metal electrode 3169 is a source / drain electrode, and a MIS transistor structure. 【0328】この構造によっても、第23の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を制御できる構造を実現できる。 [0328] With this structure, the same principle as the twenty-third embodiment, it is possible to realize a structure capable of controlling the injection and holding and release of charges to particulate matter. さらに、本実施形態では電荷を保持する構造がMIS型トランジスタ構造のゲート領域に形成されていることにより、第2の微粒子体中に電荷が保持されている状態と電荷が無い状態とではMIS型トランジスタ特性の閾値電圧が変化する。 Further, by the structure for holding electric charges in the present embodiment is formed in the gate region of the MIS type transistor structure, the MIS in the state state and charge is no charge on the second particulate matter in are held threshold voltage of the transistor characteristics are changed. これにより、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。 Thus, operating as a low-voltage, high-speed and the semiconductor memory device of nonvolatile long-term recording. さらに単一素子により基本的なメモリ動作が実現されるので高密度の集積化が可能である。 Facilitating high-density integration because more basic memory operation is realized by a single device. 【0329】本実施形態においては、図40に示すように、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ソース領域に接する領域において微粒子体が存在しない部分が設けられているので、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。 [0329] In this embodiment, as shown in FIG. 40, there is particulate matter in the upper and the region in contact with the source region of at least the upper and the region adjacent to the source region of the source region or the drain region, of the gate region since non part is provided, it is possible to prevent current short-circuited through the particulate matter to flow when a voltage is applied from the source region to the drain region. 【0330】なお、第16〜第23の実施形態においては、半導体基板としてp型シリコン基板を用いているが、本発明では、この他にn型シリコン基板、GaAs [0330] Note that in Embodiment 16 23, but using p-type silicon substrate as the semiconductor substrate, in the present invention, n-type silicon substrate In addition, GaAs
基板等他の半導体材料を用いた基板を用いることもできる。 It is also possible to use a substrate with a substrate or the like other semiconductor materials. 【0331】また、第16〜第23の実施形態においては、絶縁層を構成する材料としてSiO 2を用いているが、前述のように、Si 34 、Si xyz (4x [0331] Further, in Embodiment 16 23, but using SiO 2 as the material constituting the insulating layer, as described above, Si 3 N 4, Si x O y N z (4x
=2y+3z)、CeO 2 、ZnS、ZnO、Al 2 = 2y + 3z), CeO 2 , ZnS, ZnO, Al 2 O
3 、等他の絶縁体材料を用いることもできる。 3, it can also be used like other insulating materials. 【0332】また、第16〜第23の実施形態においては、微粒子体としてシリコン微粒子や金微粒子、タングステン原子、SiGe微粒子等を用いているが、前述のように他の半導体材料や金属を用いることもできる。 [0332] Further, in Embodiment 16 23, silicon microparticles and gold microparticles as particulate matter, tungsten atoms, although using SiGe fine particles, the use of other semiconductor materials or metal, as described above It can also be. 【0333】(第24の実施形態)図42は、本発明の第24の実施形態の半導体素子の断面図である。 [0333] Figure 42 (embodiments 24) is a cross-sectional view of a semiconductor device of the 24th embodiment of the present invention. 半導体基板としてp型シリコン基板4011上に、第1の絶縁層である厚さ4nmのSiO 2膜4012が設けられ、 On the p-type silicon substrate 4011 as a semiconductor substrate, SiO 2 film 4012 having a thickness of 4nm is first insulating layer is provided,
第1の絶縁体層の上に第1の微粒子体である金微粒子4 First fine gold particle 4 is a first particulate matter on the insulator layer
013が設けられている。 013 is provided. また、上記第1の微粒子体上に、電荷の移動に対して障壁として機能する第1の障壁層である厚さ2nm程度の熱酸化SiO 2膜4014が設けられている。 Further, in the first particulate matter on the first thermal oxide thickness of about 2nm a barrier layer SiO 2 film 4014 which functions as a barrier is provided for charge transfer. また上記第1の障壁層上に、第2の微粒子体である直径約1nmのシリコン微粒子4015が設けられている。 Also on the first barrier layer, the silicon particles 4015 having a diameter of about 1nm is a second particulate matter is provided. また、第2の微粒子体上に、電荷の移動に対して障壁として機能する厚さ2nm程度のSiO Further, on the second particulate material, SiO having a thickness of about 2nm to function as a barrier to the movement of charge
2膜4016(第2の障壁層)が設けられている。 2 film 4016 (the second barrier layer) is provided. また、第2の障壁層上に、第3の微粒子体である金微粒子4017が設けられている。 Further, on the second barrier layer, the gold fine particles 4017 is provided as a third particle of. また、第3の微粒子体上に第2の絶縁体層である厚さ10nmのSiO 2膜401 Further, SiO 2 film 401 of the second thickness 10nm is an insulator layer on the third particulate matter
8が設けられており、最上部には電極層であるn型多結晶シリコン電極4019が設けられている。 8 is provided, n-type polycrystalline silicon electrode 4019 is provided on the uppermost part is an electrode layer. 金微粒子はいずれも高さが約1nm、横方向の直径が5〜8nmである。 Gold particles of about 1nm even height all the lateral diameter of 5 to 8 nm. ここで、第1の微粒子体および第3の微粒子体の実効的な粒径は、第2の微粒子体の1.8倍以上となっており、その静電容量は第2の微粒子体に比べて大きい。 Here, the effective particle size of the first particulate matter and the third particulate material is a 1.8 times or more of the second particulate matter, the capacitance than the second particulate matter large. また、第1及び第3の微粒子体の電子親和力は第2 Further, the electron affinity of the first and third particle body second
の微粒子体より大きく、第1及び第3の微粒子体の電子親和力と禁制帯幅の和は第2の微粒子体より小さい。 Larger than the particulate material of the sum of the band gap and electron affinity of the first and third particulate matter is smaller than the second particulate matter. 【0334】シリコン微粒子は、化学的気相合成(CV [0334] silicon fine particles, chemical vapor-phase synthesis (CV
D)法により、1×10 11 cm -2 〜1×10 13 cm -2程度の面内密度で形成されており、金微粒子は、金コロイド溶液へのウエハ浸漬により、1×10 10 cm -2 〜1× By D) method, 1 × 10 11 cm -2 ~1 × 10 13 are formed in plane density of the order cm -2, gold microparticles, the wafer immersion into a gold colloid solution, 1 × 10 10 cm - 2 ~1 ×
10 12 cm -2程度の面内密度で固定されている。 It is fixed by 10 12 cm -2 order of plane density. 【0335】図57に示す従来の半導体素子においては、すでに説明したように、半導体表面の電場状態に応じて微粒子体上の電荷量が徐々に変動するため、信頼性の高い電荷保持を行うことが困難であった。 [0335] In the conventional semiconductor device shown in FIG. 57, as previously described, because the amount of charge on the particulate matter varies gradually in accordance with the electric field state of the semiconductor surface, to perform a reliable charge retention it was difficult. これに対して、本発明の構成によれば下記のようにして大幅に素子の信頼性を高めることができる。 In contrast, it is possible to increase the reliability of the significant elements as follows according to the configuration of the present invention. 【0336】本実施形態においては、第2の微粒子体を介した第1の微粒子体と第3の微粒子体の間の電荷移動により情報が記録される。 [0336] In this embodiment, information is recorded by charge transfer between the first particulate matter and the third particulate matter through the second particulate matter. 情報の記録(書込・消去)は上部電極と半導体基板の間に外部から書込(消去)電界を加えることにより第1の微粒子体と第3の微粒子体の間に電場勾配を与えて両者の間で電荷を移動させ、電荷の分布状態を変化させることで行う。 Recording information both giving an electric field gradient between (writing and erasing) the first particulate matter by adding a write (erase) external electric field between the upper electrode and the semiconductor substrate and the third particulate matter moving the charge between it, thereby changing the distribution of charge. 【0337】本実施形態において、第1の微粒子体と半導体基板表面の間には絶縁体層が設けられており、通常、半導体基板と微粒子体の間の電荷移動は起こらない。 [0337] In this embodiment, between the first particles and the semiconductor substrate surface is provided with an insulating layer, normally, charge transfer between the semiconductor substrate and the particulate matter does not occur. 電荷が保持される微粒子体が半導体表面から隔離された位置に設けられているので半導体表面の状態の影響は間接的なものに抑制される。 Particulate material charge is held the influence of the state of the semiconductor surface because the provided position separated from the semiconductor surface is suppressed to indirect ones. たとえ、電荷保持時に半導体表面が蓄積状態あるいは強反転状態となり、表面に多数の正孔あるいは電子が存在しても、これらは微粒子体間の電荷移動に直接関与しない。 For example, the semiconductor surface during charge retention becomes accumulation state or strong inversion, even in the presence of a large number of holes or electrons on the surface, it is not directly involved in charge transfer between particulate matter. 半導体基板の表面状態が変化した場合、それに対応する電場勾配の変化が第1の微粒子体と第3の微粒子体の間にも発生するが、この電場勾配は書込・消去時の外部電界による電場勾配に比較して十分小さく抑制することができる。 When the surface state of the semiconductor substrate is changed, but the change in the electric field gradient corresponding thereto also occurs between the first particulate matter and the third particulate material, the electric field gradient due to external electric field during writing and erasing it can be suppressed sufficiently small compared to the electric field gradient. 【0338】上記の効果により、本実施形態による半導体素子は、半導体基板の表面状態からの影響による微粒子体の電荷保持状態の変動が少なく、信頼性の高い半導体素子を実現できる。 [0338] The above effect, a semiconductor device according to the present embodiment, change in the charge holding state of the particulate matter due to the influence of the surface state of the semiconductor substrate is reduced, thereby realizing a highly reliable semiconductor device. 【0339】本実施形態の素子の具体的な電荷注入と電荷保持の動作を以下に説明する。 [0339] Specific charge injection device of this embodiment and the operation of the charge retention is described below. 【0340】外部から書込み電圧として、例えば正電圧がn型多結晶シリコン電極4019に印可されると、第1の微粒子体(金微粒子4013)から電子が引抜かれて第2の微粒子体(シリコン微粒子4015)に移動する。 [0340] As a write voltage from the outside, for example, when a positive voltage is applied to the n-type polycrystalline silicon electrode 4019, the second particulate matter from the first particulate matter (gold microparticles 4013) is electrons withdrawn (silicon microparticles to move to 4015). ここで、第2の微粒子体の粒径は第1の微粒子体あるいは第3の微粒子体(金微粒子4017)の粒径に比べて小さいのでその静電容量は小さく、第2の微粒子体上の電荷は不安定である。 Here, the particle size of the second particulate matter is the capacitance is smaller than the particle size of the first particulate matter or the third particulate matter (gold microparticles 4017) small, the second microparticles of charge is unstable. このため、余剰の電子は速やかに第2の微粒子体から第3の微粒子体に移動する。 Therefore, excess electrons move from the second particulate matter quickly the third minute particle of. この電荷移動により、第1の微粒子体に+e、第3の微粒子体に−eの電荷が蓄積される。 This charge transfer, the first particulate matter to + e, -e charge is accumulated in the third minute particle of. 第1の微粒子体および第3の微粒子体の静電容量は第2の微粒子体の静電容量に比較して大きいので、蓄積された電荷により生じる電界は書き込み時の外部電界に比べて十分小さく、一度蓄積された電荷は長期間放電せずに保持されることとなる。 Since the capacitance of the first particulate matter and the third particulate material is large compared to the capacitance of the second particulate matter, an electric field generated by accumulated charges is sufficiently smaller than the external electric field during writing , once accumulated charge so that the held without long-term discharge. 特に、第2の微粒子体の粒径が5nm以下のときは、その単電荷による電位上昇が蓄積電荷による電場勾配や熱エネルギーに比較して大きくなるため、第2の微粒子を介した電荷移動が困難となり長期の電荷保持が可能となる。 In particular, when the particle size of the second particulate material is less 5 nm, the potential rise caused by the single electric charge is larger than the electric field gradient and thermal energy by accumulating charges, charge transfer through the second microparticles the possible long-term charge retention becomes difficult. なお、消去時は書込み時と反対方向で同程度の大きさの外部電界を印可することにより容易に蓄積された電荷を放電させることができる。 Note that erasing can be discharged easily accumulated charge by applying an external electric field of the same order of magnitude in the opposite direction as when writing. 【0341】第2の微粒子体の状態が量子化され、量子準位のエネルギー間隔が室温の熱エネルギーおよび第3 [0341] The second state of the particulate matter is quantized and thermal energy at room temperature the energy gap of the quantum level and the third
の微粒子体の電位上昇に比べて大きい場合は、次に示すようにさらなる電荷保持の安定化が可能である。 If larger than the increase in the potential of the particulate matter is capable of stabilizing the additional charge retention as shown below. 【0342】図43(a),(b)は、電子による電荷移動の際の伝導帯端付近のバンド構造を概略的に示すバンド図である。 [0342] Figure 43 (a), (b) is a band diagram schematically illustrating the band structure in the vicinity of the conduction band edge at the time of charge transfer by electrons. 図43(a)に示すように、第1〜第3 As shown in FIG. 43 (a), first to third
の微粒子体に電荷が無い状態で、第2の微粒子体が量子化され、その基底準位4032は電子が占め、第1励起準位4031は空で両者のエネルギー間隔が熱エネルギーより十分大きいとする。 While charge to particles of no, the second particulate matter is quantized and the ground level 4032 electrons occupy an energy gap therebetween first excited level 4031 is empty is sufficiently larger than the thermal energy to. 外部より書込みのため電界を加えると、図43(b)に示すように、第1の微粒子体から第2の微粒子体の第1励起準位4031を介したトンネル過程4035により電子が第3の微粒子体に注入される。 When outside from application of an electric field for writing, as shown in FIG. 43 (b), electrons third by tunneling process 4035 through the first excited level 4031 of the second particulate matter from the first particulate matter It is injected into the particulate matter. 第3の微粒子体の粒径が大きい場合は外部電界を除いても、図43(c)に示すように、第3の微粒子体のフェルミレベル4034は第1励起準位4031より低くなる。 Even when the particle size of the third particle body is large exclusive of external electric field, as shown in FIG. 43 (c), the Fermi level 4034 of the third particulate material is lower than the first excited level 4031. 両者の差が熱エネルギーよりも小さい場合は電荷の放出が困難となり、第3の微粒子体および第1 If the difference therebetween is smaller than the thermal energy becomes difficult to release the charge, third particulate matter and of the first
の微粒子体の電荷が安定に保持されることとなる。 Charge of the particulate matter is to be maintained stably in. ここでは、電子を注入電荷として用いる場合について述べたが同様に正孔を用いることもできる。 Here, it has dealt with the case where electrons are used as injection charge can also be used hole as well. 【0343】なお、リーク電流が抑制されて電荷保持が安定化される効果を利用して、障壁層の厚さを薄くすることにより書込・消去速度を高速化したり書込・消去電圧を低電圧化することもできる。 [0343] Note that the charge retention leakage current is suppressed by use of the effect to be stabilized, the write-erase voltage or speed up write and erase speed by reducing the thickness of the barrier layer low it is also possible to voltage. 【0344】電荷として電子を用いる場合には、第1の微粒子体および第3の微粒子体の電子親和力が第2の微粒子体に比べて大きいことにより、また、電荷として正孔を用いる場合には、第1の微粒子体および第3の微粒子体の電子親和力と禁制帯幅の和が第2の微粒子体に比べて小さいことにより、第2の微粒子体を介した電荷リークが抑制できるので電荷保持がさらに容易となる。 [0344] When electrons are used as charges, by the electron affinity of the first particulate matter and the third particulate material is larger than the second particulate matter, also in the case of using holes as charge by the sum of the first particulate matter and third electron affinity and band gap of the particulate matter is smaller than the second particles and the charge retaining the charge leakage through the second particulate matter can be suppressed There is further facilitated. 特に、第2の微粒子体が半導体材料により構成され、第1 In particular, the second particulate material is formed of a semiconductor material, the first
の微粒子体および第3の微粒子体が金属材料により構成されることにより長期の電荷保持が安定となる。 Particulate matter and the third particulate material is long charge retention by being composed of a metal material is stable. 【0345】さらに、あらかじめ上部電極(多結晶シリコン層)4019に書込・消去時に比べて大きな電界を加えて第1の微粒子体あるいは第3の微粒子体に、p型シリコン基板4011あるいは上部電極であるn型多結晶シリコン電極4019から余剰の初期電荷を蓄積させることもできる。 [0345] Further, in advance upper electrode (polycrystalline silicon layer) 4019 in the first particulate matter added a large electric field as compared with the writing and erasing or third minute particle of, p-type silicon substrate 4011 or on the upper electrode may be from one n-type polycrystalline silicon electrodes 4019 to accumulate excess initial charge. 初期電荷として、例えば、各第1の微粒子体(金微粒子4013)あるいは第3の微粒子体(金微粒子4017)に平均1個の単電荷を与えた場合、この単電荷が第1の微粒子体にある状態と、第3の微粒子体にある状態の区別により情報を記録することができる。 As an initial charge, for example, when you are given an average of one single charge to the first particulate matter (gold microparticles 4013) or the third particulate matter (gold microparticles 4017), the single charge to the first particulate matter and a condition, information can be recorded by distinguishing a state in a third particle of. 初期電荷が無い場合の単電荷の移動により発生する電場勾配が約2q/(C×d)(ただし、qは電荷素量、C:第1の微粒子体と第3の微粒子体の間の静電容量、d:第1の微粒子体と第3の微粒子対の間の有効距離)であるのに比較して、単電荷の初期電荷が第1の微粒子体あるいは第3の微粒子体に存在する場合の電場勾配は約q/(C×d)と小さくなる。 Electric field gradient generated by the movement of a single charge of the case where the initial charge is not about 2q / (C × d) (however, q is the elementary charge, C: electrostatic between the first particulate matter and the third particulate matter capacity, d: as compared to an effective distance) between the first and the particulate matter third particle pairs, the initial charge of the single charge is present in the first particulate matter or the third particles of electric field gradient in the case is reduced to about q / (C × d). これにより、さらに情報保持時の電荷移動は抑制され、長期間情報を保持することが容易となる。 This further charge transfer at the time of data retention is suppressed, it is easy to hold the long term information. 【0346】以上のように、本実施形態による半導体素子では、従来に無く長時間の電荷保持が可能で信頼性の高い情報記録、保持、消去の手段が提供される。 [0346] As described above, in the semiconductor device according to the present embodiment, conventionally without long charge retention is possible reliable information recording, holding, it means erasing is provided. 【0347】本実施形態では、微粒子体中に注入・蓄積される電荷としては、電子と正孔のいずれをも利用可能である。 [0347] In this embodiment, the charge injected and accumulated particulate matter in, can also be utilized any of electrons and holes. 【0348】また、本実施形態では、半導体基板としてp型のシリコン基板を用いたが、同様にn型のシリコン基板やその他の材料からなる半導体基板を用いることもできる。 [0348] Further, in this embodiment uses a p-type silicon substrate as a semiconductor substrate, it is also possible to use a semiconductor substrate made similarly n-type silicon substrate or other materials. 【0349】また、本実施形態では微粒子体としてシリコン微粒子と金微粒子を用いたが、同様に、金属や他の半導体材料を用いることもできる。 [0349] Further, in the present embodiment is a silicon microparticles and gold microparticles as particulate matter, as well, it is also possible to use metal or other semiconductor materials. 【0350】また、本実施形態では第1の微粒子体(金微粒子4013)と第3の微粒子体(金微粒子401 [0350] The first particulate material in the present embodiment (gold microparticles 4013) and the third particulate matter (gold microparticles 401
7)との間に、第1の障壁層(熱酸化SiO 2膜401 Between 7), the first barrier layer (thermal oxide SiO 2 film 401
4)と第2の障壁層(SiO 2膜4016)とによって挟まれた第2の微粒子体(シリコン微粒子4015)を1層のみ設けているが、第2の微粒子体を複数層設け、 4) and the second barrier layer (SiO 2 film 4016) and are provided only the second particulate matter (silicon microparticles 4015) a first layer sandwiched by, a plurality layers of the second particulate matter,
各層の間にさらに障壁層をはさんだ構造によりさらに第1の微粒子体および第3の微粒子体内の電荷保持を安定化させることもできる。 Furthermore the first particulate matter by further sandwiching the barrier layer structure between the layers and the third particle body of the charge holding can also be stabilized. 【0351】本実施形態において、微粒子体が設けられた領域の周囲が絶縁体により覆われていることにより、 [0351] In the present embodiment, by the surrounding area where particulate material is provided is covered by an insulator,
蓄積された電荷が周辺からの短絡により消失することが無く望ましい。 It is not desirable that the accumulated charge is lost by short circuit from the surrounding. また特に初期電荷を蓄積する場合、電荷が外部に放出してしまわないために周囲を絶縁体で覆う必要がある。 Also, especially when storing the initial charge, it is necessary to cover the periphery with an insulating material for electric charge does would provide an emission to the outside. 【0352】(第25の実施形態)図44は、本発明の第25の実施形態における半導体メモリ素子の断面図である。 [0352] Figure 44 (25th Embodiment) is a sectional view of a semiconductor memory device in the twenty-fifth embodiment of the present invention. 半導体基板であるp型シリコン基板4041中にはソース領域あるいはドレイン領域として機能するn型伝導領域4042が設けられており、ソース/ドレイン電極である金属電極4411、ゲート絶縁膜であるSi The p-type silicon substrate 4041 is a semiconductor substrate is provided with n-type conduction region 4042 functioning as a source region or a drain region, the metal electrode 4411 is a source / drain electrode, a gate insulating film Si
2ゲート絶縁層4049、ゲート電極であるn型多結晶シリコン電極4410と合わせてMIS型トランジスタ構造が形成されている。 O 2 gate insulating layer 4049, MIS-type transistor structure in conjunction with the n-type polycrystalline silicon electrode 4410 is a gate electrode is formed. また、上記MIS型トランジスタ構造のゲート絶縁膜4049とp型シリコン基板4 Further, the gate insulating film 4049 of the MIS-type transistor structure and the p-type silicon substrate 4
041の間に、以下の構造が設けらている。 During the 041, the following structures are found provided. 【0353】p型シリコン基板4041上に、絶縁層である厚さ4nmのSiO 2膜4043が設けられ、絶縁層上に第1の微粒子体である金微粒子4044が設けられている。 [0353] On the p-type silicon substrate 4041, SiO 2 film 4043 having a thickness of 4nm is an insulating layer is provided, the first fine gold particle 4044 is particulate body is provided on the insulating layer. 第1の微粒子体上に、電荷の移動に対して障壁として機能する厚さ2nm程度の熱酸化SiO 2膜4 First on the particulate matter, the thermal oxidation having a thickness of about 2nm to function as a barrier to the movement of charge SiO 2 film 4
045(第1の障壁層)が設けられている。 045 (first barrier layer) is provided. 第1の障壁層上に、第2の微粒子体である直径1nmのシリコン微粒子4046が設けられている。 A first barrier layer, the silicon particles 4046 having a diameter of 1nm a second particulate matter is provided. 第2の微粒子体上に、 On the second of the particulate matter,
電荷の移動に対して障壁として機能する厚さ2nm程度のSiO 2膜4047(第2の障壁層)が設けられている。 Thickness of about 2nm of SiO 2 film 4047 (the second barrier layer) is provided which acts as a barrier to the movement of the charge. 第2の障壁層上に、第3の微粒子体である金微粒子4048が設けられている。 On the second barrier layer, the gold fine particles 4048 is provided as a third particle of. さらに、SiO 2膜404 In addition, SiO 2 film 404
3,金微粒子4044,熱酸化SiO 2膜4045,シリコン微粒子4046,SiO 2膜4047及び金微粒子4048の側面上に、SiO 2サイドウォール441 3, the gold fine particles 4044, the thermal oxide SiO 2 film 4045, on the side surfaces of the silicon particles 4046, the SiO 2 film 4047 and the gold microparticles 4048, SiO 2 sidewalls 441
2が設けられている。 2 is provided. ここで、金微粒子4044,40 Here, the gold particles 4044,40
48は、いずれも高さが約1nm、横方向の直径が5〜 48 are all about 1nm height, the lateral diameter 5
8nmである。 It is a 8nm. 【0354】ここで、第1の微粒子体(金微粒子404 [0354] In this case, the first of particulate matter (fine gold particles 404
4)および第3の微粒子体(金微粒子4048)の実効的な粒径は、第2の微粒子体(シリコン微粒子404 4) and the effective particle size of the third particulate matter (gold microparticles 4048), the second particulate matter (silicon microparticles 404
6)の1.8倍以上となっており、それらの静電容量は第2の微粒子体に比べてそれぞれ大きい。 Has a 1.8 times or more of 6), their capacitance respectively larger than the second particulate matter. ここで、シリコン微粒子4044,4048の面内密度は1×10 11 Here, the in-plane density of the silicon particles 4044,4048 is 1 × 10 11
cm -2 〜1×10 13 cm -2であり、金微粒子の面内密度は1×10 10 cm -2 〜1×10 12 cm -2程度である。 cm -2 it was to 1 × 10 13 cm -2, plane density of the gold microparticles is 1 × 10 10 cm -2 ~1 × 10 12 cm -2 order. また、微粒子体が設けられた領域の周囲には、絶縁体からなるSiO 2サイドウォール4412が設けらている。 Around the region where particulate matter is provided, SiO 2 sidewalls 4412 are found provided made of an insulating material.
このように、微粒子体を設けた領域の周囲を絶縁体サイドウォールにより覆われているにより、蓄積された電荷が周辺からの短絡により消失するのを確実に防止することができる。 Thus, more the surrounding region in which a particulate material is covered by an insulator side wall, it is possible to reliably prevent the stored charge disappears due shorts from around. また、微粒子体に初期電荷を蓄積しても、 Further, even if accumulate initial charge to particulate matter,
電荷が外部に放出するのを有効に抑制することができる。 Charge can be effectively suppressed from being discharged to the outside. 【0355】また、本実施形態の半導体メモリ素子において、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ドレイン領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層が存在しない部分が設けられていることにより、 [0355] In the semiconductor memory device of the present embodiment, the region in contact with the upper and the source region of at least the source region of the gate region or the drain region top and one or both of the region in contact with said drain region, in the region, by partial absence of at least fine particle dispersion layer is provided,
ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。 It is possible to prevent current short-circuited through the particulate matter to flow when a voltage is applied to the drain region from the source region. 【0356】本実施形態においても、第24の実施形態と同様の原理により、微粒子体への電荷の注入・保持・ [0356] Also in this embodiment, the same principle as the twenty-fourth embodiment, the injection-holding and charge to particulate matter
放出を制御できる構造を実現できる。 Possible to realize a structure capable of controlling the release. さらに、本実施形態では電荷を保持する構造がMIS型トランジスタ構造のゲート領域に形成されていることにより、第1の微粒子体および第3の微粒子体中の電荷の分布状態の変化に応じてMIS型トランジスタ特性の閾値電圧が変化する。 Further, by the structure for holding electric charges in the present embodiment is formed in the gate region of the MIS type transistor structure, MIS in response to changes in the distribution of charge in the first particulate matter and the third particulate matter in threshold voltage type transistor characteristics are changed. これにより高速かつ信頼性の高い不揮発性の半導体メモリ素子として動作する。 Thereby it operates as a high-speed and a semiconductor memory device of high reliability non-volatile. 【0357】また、本実施形態において、ゲート領域の微粒子体の設けられた領域が少なくともソース−ドレイン間の短絡電流を妨げる方向で複数の領域に分割された形状を有することにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することもできる。 [0357] Further, in the present embodiment, the region provided with the fine particles of the gate region of at least a source - by having been divided into a plurality of regions in the direction preventing the short-circuit current between the drain shape, drain from the source region it is also possible to prevent current short-circuited through the particulate matter to flow when a voltage is applied to the region. 【0358】(第26の実施形態)図45は、本発明の第26の実施形態における半導体素子の断面図である。 [0358] Figure 45 (26th Embodiment) is a sectional view of a semiconductor device in the 26th embodiment of the present invention.
半導体基板であるp型シリコン基板4051上に、第1 On the p-type silicon substrate 4051 is a semiconductor substrate, a first
の絶縁体層である厚さ4nmのSiO 2膜4052が設けられ、第1の絶縁体層上に第1の微粒子体である直径5nmのシリコン微粒子4053が設けられている。 The SiO 2 film 4052 having a thickness of 4nm is an insulator layer is provided, the silicon particles 4053 having a diameter of 5nm a first particulate matter is provided on the first insulator layer. 第1の微粒子体上には、電荷の移動に対して障壁として機能する障壁層としての,SiO 2中に第2の微粒子体であるシリコン微粒子4055が分散した第1の微粒子分散層,つまり,CVD装置を用いて堆積したSiO x On the first particulate matter, as a barrier layer which functions as a barrier to the movement of charge, the first fine particle dispersion layer silicon microparticles 4055 as the second particulate material in the SiO 2 are dispersed, i.e., SiO x was deposited using the CVD apparatus
(1.5<x<2)からなるシリコン過多酸化膜405 Silicon excess oxide film 405 made of (1.5 <x <2)
4が設けられている。 4 is provided. さらに、微粒子分散層上に、第2 Furthermore, on the fine particle dispersion layer, a second
の微粒子体である直径5nmのシリコン微粒子4056 Silicon microparticles of diameter 5nm is particulate material 4056
が設けられている。 It is provided. 【0359】ここで、第1の微粒子体と第3の微粒子体であるシリコン微粒子4053,4056の表面はいずれも酸化され、シリコン微粒子4053,4056の周囲は、電荷の移動に対して障壁として機能する厚さ1n [0359] Here, the surface of the silicon particles 4053,4056 and first microparticles which is a third particulate matter of any oxidized, around the silicon particles 4053,4056, functions as a barrier to the movement of charge thickness 1n to
m程度のSiO 2膜(障壁層)により覆われている。 It covered by m order of the SiO 2 film (barrier layer). 第3の微粒子体上には、第2の絶縁体層である厚さ10n Third On particulate matter, a thickness of the second insulator layer 10n
mのSiO 2膜4057が設けられており、最上部には電極層であるn型多結晶シリコン電極4058が設けられている。 m is the SiO 2 film 4057 is provided with, n-type polycrystalline silicon electrode 4058 is provided on the uppermost part is an electrode layer. 【0360】第1,第3の微粒子体であるシリコン微粒子4053,4056は、CVD法により形成され、その面内密度は、いずれも1×10 10 cm -2 〜1×10 12 [0360] First, silicon microparticles 4053,4056 a third particle of is formed by the CVD method, the plane density are both 1 × 10 10 cm -2 ~1 × 10 12
cm cm -2程度である。 It is about -2. 【0361】第24の実施形態においては、第2の微粒子体を第1の障壁層上に微細構造として作製するので粒径分布や面内分散状態等を制御する必要がある。 [0361] In the 24th embodiment, the need to control the particle size distribution and in-plane dispersion state, etc. so making the second particulate matter as fine structure on the first barrier layer. しかし、本実施形態では、SiO x層(1.5<x<2) However, in this embodiment, SiO x layer (1.5 <x <2)
(シリコン過多酸化膜4054)を利用することにより、容易に障壁層であるSiO 2中に微小なシリコン微粒子4055が分散した構造を実現できる。 The (silicon excess oxide film 4054) utilizing, can be realized easily barrier layer is a SiO 2 fine silicon particles 4055 in dispersed structure. すなわち、 That is,
SiO x層中の微小なシリコンアイランド(シリコン微粒子4055)が第2の微粒子体として機能するので、 Since small silicon islands SiO x layer (silicon microparticles 4055) functions as a second particulate matter,
特に微細構造を制御する必要がない。 In particular it is not necessary to control the microstructure. この結果、半導体素子の製造が容易となり素子特性の再現性も高い。 As a result, reproducibility of the device characteristics becomes easy to manufacture the semiconductor device is high. Si Si
x層(シリコン過多酸化膜4054)は、CVD法により容易に高品質の膜が製造できるが、この他スパッタ法等によっても作製できる。 O x layer (silicon excess oxide film 4054) is easily high-quality film is produced by CVD can also be produced by the other method such as sputtering. なおSiO x層(1.5< The SiO x layer (1.5 <
x<2)の酸素含有比xが1.8<x<2の範囲にあることにより、より微小なシリコンアイランドを形成することができ、好ましい。 By oxygen content ratio x of x <2) is in the range of 1.8 <x <2, it is possible to form a finer silicon island, preferred. SiO x層(1.5<x<2) SiO x layer (1.5 <x <2)
の厚さは5〜20nmの範囲にあることにより、低電圧での素子動作が可能となる。 The thickness of the in the range of 5 to 20 nm, it is possible to device operation at a low voltage. 本実施形態では厚さ10n The thickness 10n in this embodiment
mのSiO 1.9を用いている。 It is used SiO 1.9 of m. 【0362】ここで、第2の微粒子体として機能するS [0362] In this case, S, which functions as a second particulate matter
iO x層(1.5<x<2)中のシリコン微粒子405 iO x layer (1.5 <x <2) silicon particles 405 in
5の粒径は1nm以下であり、第1,第3の微粒子体であるシリコン微粒子4053,4056の直径はその1.8倍以上である。 5 particle size is at 1nm or less, the first, the diameter of the silicon particles 4053,4056 a third particle of is the 1.8 times or more. 【0363】なお、本実施形態では、作製したSiO x [0363] In the present embodiment, SiO x prepared
層を特に熱処理することなくそのまま使用し、微小なシリコンアイランドを微粒子体として利用しているが、S It was used without particular heat treatment of the layer, but a very small silicon islands are used as particulate matter, S
iO iO x層を1000℃程度で熱処理することによりシリコン微粒子を成長させ、その粒径を制御することもできる。 The silicon particles are grown by heat treatment of the x layer at about 1000 ° C., it is also possible to control the particle size. 【0364】また、本実施形態では微粒子分散層としてSiO x膜を用いているが、絶縁体に半導体イオンあるいは金属イオンを注入することにより作製された層を本実施形態の微粒子分散層の代わりに用いることにより、 [0364] Further, although the present embodiment uses a SiO x film as a fine particle dispersion layer, a layer made by implanting semiconductor ions or metal ions in an insulator instead of a fine particle dispersion layer of the present embodiment by using,
さらに容易に本実施形態の微粒子分散層と同等の電荷制御機能を有する構造を作製することもできる。 More easily it can be produced a structure having the same charge controlling function and the fine particles dispersed layer of the present embodiment. 半導体イオンあるいは金属イオンを注入した絶縁体は、シリコン微結晶等を分散した構造とは異なるが、絶縁体中で半導体や金属原子が形成する準位は本発明における粒径の小さな第1の微粒子体と実質的に同様の機能を発揮するので、本発明における微粒子分散層として使用することができる。 Insulator injected with semiconductor ions or metal ion is different from the dispersed structure of the fine silicon crystal or the like, a small first fine particle size in the level present invention for forming a semiconductor and a metal atom in an insulator since exerts body and substantially the same functions can be used as a fine particle dispersion layer in the present invention. 例えば、SiイオンやWイオン等を注入したS For example, S injected with Si ions and W ions
iO 2膜などを微粒子分散層として使用することで、本実施形態と同様の効果を発揮することができる。 iO 2 film or the like by using as a fine particle dispersion layer, can exhibit the same effects as in this embodiment. 【0365】本実施形態でも、第24の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を効率よく制御できる。 [0365] Also in this embodiment, the same principle as the twenty-fourth embodiment can efficiently control injection and retention and release of charges to particulate matter. さらに、本実施形態では、前述のように、第2の微粒子体を微細構造として作製する必要がないため、製造が容易で素子特性の再現性が高い利点がある。 Furthermore, in the present embodiment, as described above, there is no need to prepare a second particulate material as a fine structure, is reproducible high advantage of easy device characteristics production. 【0366】さらに、本実施形態では、第24の実施形態と異なり、第1の微粒子体と第3の微粒子体との間の電荷移動は、通常、単一の第2の微粒子体だけではなく、複数の第2の微粒子体を介して行われる。 [0366] Further, in the present embodiment, unlike the 24th embodiment, charge transfer between the first particulate matter and the third particulate material, typically, not just a single second particulate matter It is performed via a plurality of second particulate matter. 複数の微粒子体を介したトンネル過程では、単一の微粒子体を介した過程に比べ、特に電荷保持時の弱い電界下でのトンネル電流が減少するので、より長期の電荷保持が容易となる。 The plurality of tunneling process through the particulate matter, compared to the process through a single particulate material, particularly since a tunnel current in the weak electric field of the time charge retention is reduced, thereby facilitating a more long-term charge retention. 【0367】なお、本実施形態の半導体素子においては、第1,第3の微粒子体であるシリコン微粒子405 [0367] In the semiconductor device of this embodiment, the silicon particles 405 first, a third fine particle of
3,4056の表面はいずれも酸化され、その周囲は電荷の移動に対して障壁として機能する障壁層により覆われているが、上記障壁層のない構造により素子作製工程を簡素化することもできる。 Surface of 3,4056 are both oxidized, it is also possible that Ambient is covered by a barrier layer which functions as a barrier to the movement of charge, to simplify the device manufacturing process by structure without the barrier layer . 【0368】また、本実施形態の半導体素子において、 [0368] In the semiconductor device of this embodiment,
第1の微粒子体あるいは第3の微粒子体と微粒子分散層の間に、障壁層が設けられていることによりリーク電流をさらに抑制することもできる。 During the first particulate matter or the third particle of the fine particle dispersion layer may be further suppress the leakage current by the barrier layer is provided. 【0369】また、本実施形態の半導体素子において、 [0369] In the semiconductor device of this embodiment,
第1の微粒子体および第3の微粒子体についても、電荷の移動に対して障壁として機能する障壁層内部に分散された状態とすることにより素子作製を簡易化することもできる。 For even the first particulate matter and the third particulate material, it is also possible to simplify the device made by a state of being dispersed within the barrier layer functioning as a barrier to the movement of the charge. 【0370】本実施形態の半導体素子の構造を利用して、第25の実施形態と同様の半導体メモリ素子を構成することができる。 [0370] Using the structure of the semiconductor device of the present embodiment, it is possible to configure the same semiconductor memory device and the twenty-fifth embodiment. 【0371】図46は、本実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。 [0371] Figure 46 is a cross-sectional view of a semiconductor memory device formed using the semiconductor device of this embodiment. 同図に示すように、半導体基板であるp型シリコン基板406 As shown in the figure, p-type silicon substrate 406 is a semiconductor substrate
1上に、ソース領域あるいはドレイン領域として機能するn型伝導領域4062と、SiO 2膜4063と、第1の微粒子体である金微粒子4064と、熱酸化SiO On 1, and n-type conduction region 4062 functioning as a source region or a drain region, a SiO 2 film 4063, and gold microparticles 4064 is a first particulate matter, thermal oxidation SiO
2膜4065と、第2の微粒子体であるシリコン微粒子4067と、SiO 2膜4068と、n型多結晶シリコン電極4069とが設けられている。 2 film 4065, the silicon microparticles 4067 as the second particulate material, and SiO 2 film 4068 is provided with n-type polycrystalline silicon electrode 4069. さらに、SiO 2 In addition, SiO 2
膜4063,金微粒子4064,熱酸化SiO 2膜40 Film 4063, the gold fine particles 4064, the thermal oxide SiO 2 film 40
65,シリコン微粒子4067及びSiO 2膜4068 65, the silicon microparticles 4067 and the SiO 2 film 4068
の側面上に、SiO 2サイドウォールが設けられている。 On the side, SiO 2 side wall is provided. また、n型伝導領域4062の上に、ソース/ドレイン電極である金属電極4610が設けられ、全体としてMIS型トランジスタ構造が形成されている。 Further, on the n-type conduction region 4062, the metal electrode 4610 is a source / drain electrode are provided, MIS-type transistor structure is formed as a whole. 【0372】これにより、第1の微粒子体(シリコン微粒子4064)および第3の微粒子体(シリコン微粒子4067)中の電荷の分布状態の変化に応じてMIS型トランジスタ特性の閾値電圧が変化するのを利用して、 [0372] Thus, from the threshold voltage of the MIS-type transistor characteristics in accordance with a change in the distribution of charge in the first particulate matter (silicon microparticles 4064) and the third particulate material (silicon microparticles 4067) changes using,
この半導体素子を高速かつ信頼性の高い不揮発性の半導体メモリ素子として動作させることができる。 The semiconductor device can be operated as a semiconductor memory device of high speed and reliable non-volatile. 【0373】本実施形態の半導体メモリ素子においても、第25の実施形態と同様に、微粒子分散層等を設けた領域の周囲が絶縁体により覆われていることにより、 [0373] In the semiconductor memory device of this embodiment, as in the 25th embodiment, by the surrounding area in which a fine particle dispersion layer, etc. are covered by an insulator,
蓄積された電荷分布が周辺からの短絡により消失することが無く望ましい。 It is not desirable that the accumulated charge distribution is lost by short circuit from the surrounding. また微粒子体に初期電荷を蓄積しても、電荷が外部に放出してしまわないので望ましい。 Also to accumulate initial charge to the particulate matter, the charge is not would provide an emission to the outside desirable. 【0374】また、本実施形態の半導体メモリ素子において、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ドレイン領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層が存在しない部分が設けられていることにより、 [0374] In the semiconductor memory device of the present embodiment, the region in contact with the upper and the source region of at least the source region of the gate region or the drain region top and one or both of the region in contact with said drain region, in the region, by partial absence of at least fine particle dispersion layer is provided,
ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。 It is possible to prevent current short-circuited through the particulate matter to flow when a voltage is applied to the drain region from the source region. 【0375】(第27の実施形態)図47は、本発明の第27の実施形態における半導体素子の断面図である。 [0375] (27 Embodiment) FIG. 47 is a cross-sectional view of a semiconductor device in the 27th embodiment of the present invention.
半導体基板であるp型シリコン基板4071の上に、第1の絶縁体層である厚さ4nmのSiO 2膜4072 On the p-type silicon substrate 4071 is a semiconductor substrate, SiO 2 film with a thickness of 4nm is a first insulator layer 4072
と、電荷の移動に対して障壁として機能する障壁層であるSiO 2層中に第1の微粒子体であるシリコン微粒子4075と第2の微粒子体であるイオン注入されたタングステン原子4074とが分散された厚さ5nm程度の微粒子分散層4073とが設けられている。 If, silicon microparticles 4075 is a first particulate matter and the tungsten atom 4074 which is ion-implanted as a second particulate matter is dispersed in the SiO 2 layer in a barrier layer which functions as a barrier to the movement of charge the thickness of 5nm approximately fine particle dispersion layer 4073 is provided with. 微粒子分散層4073上に第2の絶縁体層である厚さ10nmのS S thickness 10nm as a second insulator layer on the fine particle dispersion layer 4073
iO 2膜4076が設けられており、最上部に電極層であるn型多結晶シリコン電極4077が設けられている。 iO 2 film 4076 is provided, n-type polycrystalline silicon electrode 4077 is provided, which is an electrode layer on top. 【0376】ここで、第1の微粒子体(シリコン微粒子4075)と第2の微粒子体(タングステン原子407 [0376] Here, the first particulate matter (silicon microparticles 4075) second particulate material (tungsten atoms 407
4)とは、いずれも障壁層であるSiO 2層中に分散された微粒子体であるが、第2の微粒子体(タングステン原子4074)の粒径は2.6nm以上であり、実質的な粒径が約0.5nm以下である第1の微粒子体(シリコン微粒子4075)の1.8倍以上である。 4) and is both a particulate material dispersed in the SiO 2 layer in a barrier layer, the particle size of the second particulate matter (tungsten atoms 4074) is at least 2.6 nm, substantial grain diameter is 1.8 times or more of the first particulate matter is about 0.5nm or less (silicon microparticles 4075). 【0377】上述のような微粒子分散層4073は、C [0377] fine particle dispersion layer 4073 as described above, C
VD装置を用いてSiO x膜(1.5<x<2)を堆積した後、約1100℃で熱処理することによりシリコン微粒子4075を成長させて、さらに、タングステン原子4074をイオン注入することによって作製することができる。 After depositing the SiO x film (1.5 <x <2) with a VD device, and the silicon microparticles 4075 are grown by heat treatment at about 1100 ° C., further made by the tungsten atoms 4074 ion implantation can do. 【0378】本実施形態では、第2の微粒子体として、 [0378] In the present embodiment, as the second particulate material,
絶縁体に注入されたタングステン原子4074を用いているが、この他のイオン注入により導入された半導体粒子あるいは金属原子、あるいはその他の方法により導入された半導体粒子もしくは金属微粒子を利用することもできる。 Is used tungsten atoms 4074 injected into the insulator, but can also be utilized Other introduced semiconductor particles or metal atoms by ion implantation or other semiconductor particles or metal particles which are introduced by the method. 【0379】本実施形態においても、第24の実施形態と同様に微粒子体間の電荷移動および保持が可能である。 [0379] In this embodiment, as in the 24th embodiment it is possible charge transfer and retention between particles thereof. 本実施形態における第1の微粒子体は、第24の実施形態における第1の微粒子体と第3の微粒子体のいずれか、あるいは両者を兼ねた機能を担う。 The first particulate matter in the present embodiment, either the first particulate matter and the third particulate matter in the 24 embodiment, or performs a function that serves as both. 例えば書込み時に上部電極に正電圧を印可すると、比較的基板側にある第1の微粒子体から電子が引き抜かれ、いくつかの第2の微粒子体を介した電荷移動によって、より上部電極に近い第1の微粒子に注入・蓄積される。 For example, when applying a positive voltage to the upper electrode at the time of writing, electrons are extracted from a first particulate material which is relatively to the substrate side, by a charge transfer through a number of the second particulate matter, the closer to the upper electrode It is injected and accumulated in the first fine particles. 微粒子分散層中には第1の微粒子体と第2の微粒子体が様々な位置関係にあるが、電荷の引き抜きと蓄積はより電荷移動の容易な微粒子間から選択的に起こる。 The fine particle dispersion layer in a first particulate matter and the second particulate matter is different positional relationship, but the withdrawal of the charge accumulation occurs more selective from among easy microparticles of charge transfer. また、場合によっては蓄積された第1の微粒子体からさらに電子が引き抜かれ、より上方の第1の微粒子へと移動する。 Further, when the first further electrons from particulate matter accumulated is withdrawn by, moving to a more above the first particles. 【0380】このようにして特に第1の微粒子体と第2 [0380] Thus in particular the first particulate matter second
の微粒子体の位置関係を制御しなくても自己選択的に容易な場所から電荷移動が起こり、最終的により下方の第1の微粒子体には正電荷が、またより上方の微粒子体には負電荷が多く分布する。 Of even without controlling the positional relationship of the particulate matter occurs charge transfer from the self-selection and easily place, the first fine particles of lower Final positive charge, also negative and more above the particulate matter charge a lot to distribution. 書込み電圧を除去するとこの電荷分布はいくらか減少するが、多くは消失せずに長期間保持される。 The charge distribution upon removal of the write voltage is somewhat decreased but is maintained for a long time without much loss. 【0381】なお、初期的に上部電極に高電圧を印可する等して、外部より一定の余剰電荷(例えば電子)を微粒子分散層に注入・蓄積しておき、外部電圧により余剰電荷の分布を変化させることで情報を記録することも可能である。 [0381] Note that example, by applying an initial high voltage to the upper electrode, previously injected and accumulated certain excess charges from the outside (for example, electrons) to the fine particle dispersion layer, the distribution of excess charges by an external voltage it is also possible to record information by changing. 【0382】上記のように、本実施形態においても、第24の実施形態と同様の原理により、微粒子体への電荷の注入・保持・放出を効率よく制御できる。 [0382] As described above, in the present embodiment, the same principle as the twenty-fourth embodiment, the injection-holding and release of charges to particulate matter can be efficiently controlled. また、第2 In addition, the second
4の実施形態では、適切な素子動作速度と記録保持期間を得るには微粒子分散層の厚さを制御する必要があるが、本実施形態では、電荷移動が容易な場所から選択的に行われるので許容される厚さ範囲が広く、素子作製が容易である。 In fourth embodiment, in order to obtain a recording holding period with a suitable device operating speeds, it is necessary to control the thickness of the fine particle dispersion layer, but in this embodiment, is selectively performed from readily place charge transfer wide thickness range allowed, so it is easy to device fabrication. 【0383】なお、本実施形態では第1の微粒子体と第2の微粒子体に明確な区別があるが、同一材料でも十分広い範囲にわたる様々な粒径を有する微粒子体を作製することにより連続的な粒径分布を有する微粒子体を設け、粒径の大きな微粒子体を第1の微粒子体として機能させ、粒径の小さな微粒子体を第2の微粒子体として機能させることもできる。 [0383] In the present embodiment continuously by making fine particles having a first, but there is a clear distinction particulate matter and the second particulate matter, various particle sizes over sufficiently wide range in the same material a particle size of particulate matter is provided with a cloth, the large particles having a particle size to function as a first particulate matter, can function with small particles having a particle size as a second particulate matter. この場合、第1の微粒子体と第2の微粒子体の間に明確な区別を行うことはできないが、注入された電荷は粒径が大きく静電容量の大きな微粒子に選択的に保持されるので、電荷によって選択された微粒子体が第1の微粒子体として機能することになる。 In this case, it is not possible to make a clear distinction between the first particulate matter and the second particulate matter, charges injected has particle size is selectively retained in the large particles of large capacitance , so that the particulate matter that has been selected by the charge acts as a first particulate matter. 電荷分布保持のためには微粒子の粒径分布は少なくとも中間的な粒径を有する微粒子の0.7倍から1.4 1.4 to 0.7 times the microparticles having at least intermediate particle size particle size distribution of the fine particles is due to the charge distribution retention
倍の範囲より広い範囲に分布を持つ必要がある。 There is a need to have a distribution in the range wider than the multiple of the range. また長期の電荷保持を行うには少なくとも0.4倍から1.6 The 1.6 at least 0.4 times to do long charge retention
倍以上の範囲に粒径分布を持つことが望ましい。 It is desirable to have a particle size distribution to more than double the range. 【0384】本実施形態の半導体素子の構造を利用して、第25の実施形態と同様の半導体メモリ素子を構成することができる。 [0384] Using the structure of the semiconductor device of the present embodiment, it is possible to configure the same semiconductor memory device and the twenty-fifth embodiment. 【0385】図48は、本実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。 [0385] Figure 48 is a cross-sectional view of a semiconductor memory device formed using the semiconductor device of this embodiment. 同図に示すように、半導体基板であるp型シリコン基板408 As shown in the figure, p-type silicon substrate 408 is a semiconductor substrate
1上に、ソース領域あるいはドレイン領域として機能するn型伝導領域4082と、SiO 2膜4083と、第1の絶縁体層であるSiO 2膜4083と、障壁層であるSiO 2層中に第1の微粒子体であるシリコン微粒子4086と第2の微粒子体であるイオン注入されたタングステン原子4085とが分散された厚さ5nm程度の微粒子分散層4084と、SiO 2膜4087と、n型多結晶シリコン電極4088とが設けられている。 On 1, and n-type conduction region 4082 functioning as a source region or a drain region, a SiO 2 film 4083, and the SiO 2 film 4083 which is a first insulator layer, the SiO 2 layer in a barrier layer 1 the silicon microparticles 4086 is particulate material and a second particulate material a is ion-implanted tungsten atoms 4085 about the thickness of 5nm dispersed in fine particle dispersion layer 4084, the SiO 2 film 4087, n-type polycrystalline silicon and an electrode 4088 are provided. さらに、SiO 2膜4083,微粒子分散層4084及びS Further, SiO 2 film 4083, fine particle dispersed layer 4084 and S
iO 2膜4087の側面上に、SiO 2サイドウォール4810が設けられている。 iO on the side of the 2 film 4087, SiO 2 sidewalls 4810 are provided. また、n型伝導領域408 Further, n-type conductivity region 408
2の上に、ソース/ドレイン電極である金属電極408 Over 2, the metal electrode 408 is a source / drain electrode
9が設けられ、全体としてMIS型トランジスタ構造が形成されている。 9 is provided, MIS-type transistor structure is formed as a whole. 【0386】これにより、第2の微粒子体中に電荷が保持されている状態と電荷が無い状態とではMIS型トランジスタ特性の閾値電圧が変化し、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。 [0386] Thus, the second threshold voltage of the MIS transistor characteristics change in the state of charge to particulate matter in are held in a state charge is not capable of low-voltage, high-speed and long-term recording It operates as a nonvolatile semiconductor memory device. 【0387】また、微粒子分散層4084の周囲に絶縁体であるSiO 2サイドウォール4810が設けられていることにより、蓄積された電荷が周辺からの短絡により消失することが無く望ましい。 [0387] Also, by SiO 2 sidewalls 4810 around the fine particle dispersed layer 4084 is an insulating body is provided, it is not desirable that the accumulated charge is lost by short circuit from the surrounding. また微粒子体に初期電荷を蓄積しても、電荷が外部に放出してしまわない点でも好ましい。 Even by accumulating the initial charge to the particulate matter, it is preferred because the charge is not would provide an emission to the outside. 【0388】また、本実施形態の半導体メモリ素子において、ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ドレイン領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層が存在しない部分が設けられていることにより、 [0388] In the semiconductor memory device of the present embodiment, the region in contact with the upper and the source region of at least the source region of the gate region or the drain region top and one or both of the region in contact with said drain region, in the region, by partial absence of at least fine particle dispersion layer is provided,
ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。 It is possible to prevent current short-circuited through the particulate matter to flow when a voltage is applied to the drain region from the source region. 【0389】(第28の実施形態)図49は、本発明の第28の実施形態における半導体素子の断面図である。 [0389] Figure 49 (the 28th embodiment) is a cross-sectional view of a semiconductor device in the 28 embodiment of the present invention.
半導体基板であるp型シリコン基板4091上に、第1 On the p-type silicon substrate 4091 is a semiconductor substrate, a first
の絶縁体層である厚さ5nmのSiO 2膜4092が設けられ、第1の絶縁体層上に第1の微粒子体である直径3nmのシリコン微粒子4093が設けられている。 The SiO 2 film 4092 having a thickness of 5nm, which is an insulator layer is provided, the silicon particles 4093 having a diameter of 3nm a first particulate matter is provided on the first insulator layer. 第1の微粒子体上には、第1のSiO 2層である厚さ1. On the first particulate matter, thickness 1 is a first SiO 2 layer.
8nm程度のSiO 2膜4094が設けられている。 SiO 2 film 4094 of about 8nm is provided. 第1のSiO 2層上には、SiO xy層(0≦x<2, The first SiO 2 layer on, SiO x N y layer (0 ≦ x <2,
0<y≦4/3)である厚さ8nm程度のSi 34層4095が設けられており、さらにSiO xy層上に厚さ1.8nm程度の第2のSiO 2層4096が設けられている。 0 <y ≦ 4/3) Si 3 N 4 layer 4095 with a thickness of about 8nm is provided a further SiO x N y second SiO 2 layer having a thickness of about 1.8nm on layer 4096 is It is provided. 第2のSiO 2層上には、第2の微粒子体である直径3nmのシリコン微粒子4097が設けられている。 The second SiO 2 layer on the silicon particles 4097 having a diameter of 3nm a second particulate matter is provided. 第2の微粒子体上には、第2の絶縁体層である厚さ12nmのSiO 2膜4098が設けられており、 On the second particulate matter, and the SiO 2 film 4098 having a thickness of 12nm as a second insulator layer is provided,
最上部には電極層であるn型多結晶シリコン電極409 At the top is an electrode layer n-type polycrystalline silicon electrode 409
9が設けられている。 9 is provided. 【0390】ここで、第1の微粒子体と第2の微粒子体のシリコン微粒子はCVD法により形成されており、その面内密度は、いずれも1×10 10 cm -2 〜1×10 12 [0390] Here, the silicon particles of the first particulate matter and the second particulate matter is formed by the CVD method, the plane density are both 1 × 10 10 cm -2 ~1 × 10 12
cm cm -2程度である。 It is about -2. 【0391】本実施形態では、第24の実施形態と異なり、粒径の異なる2種の微粒子体を設けてはいない。 [0391] In this embodiment, unlike the 24th embodiment, not the provided two types of particulate matter of different particle sizes. しかし、本実施形態では、SiO xy層(0≦x<2, However, in this embodiment, SiO x N y layer (0 ≦ x <2,
0<y≦4/3)が第1のSiO 2層と第2のSiO 2 0 <y ≦ 4/3) is the first SiO 2 layer and the second SiO 2
層とによって挟まれた構成となっているので、SiO x Since has a configuration which is sandwiched between the layers, SiO x
y層と各SiO 2層の間の界面付近およびSiO xy Near the interface and SiO x N y between N y layer and the SiO 2 layer
層内部に電荷を授受することのできる準位(界面準位)が発生する。 Level (interface state) occurs which can exchange the charge inside the layer. この界面準位は、準位間のエネルギー間隔が大きく、電荷を受取った際の電位上昇が大きいので、実効的に粒径の小さな微粒子体と同様の機能を提供することができる。 The interface state, large energy gap between the levels, the potential rise at the time of receiving the charge is large, it is possible to provide the same function as small particles of effectively particle size. 【0392】すなわち、本実施形態では、SiO xy [0392] That is, in this embodiment, SiO x N y
層と各SiO 2層との間の界面付近およびSiO xy Near the interface and SiO x N y between the layer and the SiO 2 layer
層内部の界面準位が第24の実施形態における第2の微粒子体と同等の機能を有している。 Layer internal interface state has a second particulate matter equivalent function in the 24th embodiment. その結果、本実施形態の半導体素子においては、第1の微粒子体(シリコン微粒子4093)と第2の微粒子体(シリコン微粒子4 As a result, in the semiconductor device of this embodiment, the first particulate matter (silicon microparticles 4093) second particulate material (silicon microparticles 4
097)とに蓄積された電荷を安定に保持することができる。 The charge accumulated in the 097) can be stably held. したがって、本実施形態でも、第24の実施形態と同様の原理により微粒子体への電荷の注入・保持・放出を効率よく制御できる。 Therefore, also in this embodiment, the injection-holding and release of charges to particulate matter can be efficiently controlled by the same principle as the 24th embodiment. 【0393】また、第24の実施形態では第2の微粒子体を第1の障壁層上に微細構造として作製する必要があるが、本実施形態では、SiO xy層を利用するので、この点で微細構造を特に制御する必要がない。 [0393] In the 24th embodiment has to be fabricated as a microstructure of the second particulate matter in the first barrier layer, but in the present embodiment, since the use of SiO x N y layer, the it is not necessary to control the microstructure at the point. この結果、半導体素子の製造が容易となり素子特性の再現性も高い利点がある。 As a result, reproducibility of the ease with it device characteristics the fabrication of semiconductor devices also have high advantage. SiO xy層はCVD法により容易に高品質の膜が製造できる。 SiO x N y layer can be easily high-quality film is produced by CVD. 【0394】本実施形態では、SiO xy層(0≦x [0394] In this embodiment, SiO x N y layer (0 ≦ x
<2,0<y≦4/3)であるSi <2, 0 Si is <y ≦ 4/3) 34層を用いたが、この他、SiO xy層(0<x<2,0<y<4 3 was used N 4 layer, the addition, SiO x N y layer (0 <x <2,0 <y <4
/3)として表される組成を有するシリコン酸窒化膜を使用することもできる。 / 3) a silicon oxynitride film having a composition expressed as can also be used. 【0395】本実施形態の半導体素子の構造を利用して、第25の実施形態と同様の半導体メモリ素子を構成することができる。 [0395] Using the structure of the semiconductor device of the present embodiment, it is possible to configure the same semiconductor memory device and the twenty-fifth embodiment. 【0396】図50は、本実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。 [0396] Figure 50 is a cross-sectional view of a semiconductor memory device formed using the semiconductor device of this embodiment. 同図に示すように、半導体基板であるp型シリコン基板410 As shown in the figure, p-type silicon substrate 410 is a semiconductor substrate
1上に、ソース領域あるいはドレイン領域として機能するn型伝導領域4102と、第1の絶縁体層であるSi On 1, and n-type conduction region 4102 functioning as a source region or a drain region, a first insulator layer Si
2膜4103と、第1の微粒子体であるシリコン微粒子4104と、第1のSiO 2層であるSiO 2膜41 O 2 film 4103, the silicon microparticles 4104 is a first particulate matter, SiO 2 film 41 which is a first SiO 2 layer
05と、SiO xy層(0≦x<2,0<y≦4/ And 05, SiO x N y layer (0 ≦ x <2,0 <y ≦ 4 /
3)であるSi 34層4106と、第2のSiO 2層4107と、第2の微粒子体であるシリコン微粒子41 A Si 3 N 4 layer 4106 is 3), and a second SiO 2 layer 4107, silicon microparticles 41 is a second particulate matter
08と、第2の絶縁体層であるSiO 2膜4109と、 And 08, a SiO 2 film 4109 is a second insulator layer,
電極層であるn型多結晶シリコン電極4110とが設けられている。 And n-type polycrystalline silicon electrode 4110 is an electrode layer is provided. さらに、SiO 2膜4103,シリコン微粒子4104,SiO 2膜4105,Si 34層41 Further, SiO 2 film 4103, the silicon microparticles 4104, SiO 2 film 4105, Si 3 N 4 layer 41
06,第2のSiO 2層4107,シリコン微粒子41 06, the second SiO 2 layer 4107, silicon microparticles 41
08及びSiO 2膜4109の側面上に、SiO 2サイドウォールが設けられている。 08 and on the side surfaces of the SiO 2 film 4109, SiO 2 sidewalls are provided. また、n型伝導領域41 Further, n-type conductivity region 41
02の上に、ソース/ドレイン電極である金属電極41 Over 02, the metal electrode 41 is a source / drain electrode
11が設けられ、全体としてMIS型トランジスタ構造が形成されている。 11 is provided, MIS-type transistor structure is formed as a whole. 【0397】これにより、第1の微粒子体および第2の微粒子体中の電荷の分布状態の変化に応じてMIS型トランジスタ特性の閾値電圧が変化し、高速かつ信頼性の高い不揮発性の半導体メモリ素子として動作する。 [0397] Thus, the threshold voltage of the MIS-type transistor characteristics in accordance with a change in the distribution of charge in the first particulate matter and the second particulate matter in the changes, fast and reliable non-volatile semiconductor memory to operate as an element. 【0398】本実施形態の半導体メモリ素子において、 [0398] In the semiconductor memory device of this embodiment,
ゲート領域のうち少なくともソース領域の上部および上記ソース領域に接する領域、あるいはドレイン領域の上部および上記ドレイン領域に接する領域のいずれか一方あるいは両方の領域において、少なくとも微粒子分散層および微粒子体が存在しない部分が設けられていることにより、ソース領域からドレイン領域に電圧を印加した際に上記微粒子体を介して短絡した電流が流れることを防止することができる。 At least the upper and the area in contact with the source region of the source region or at one or both of the regions of the region in contact with the upper and the drain region of the drain region, a portion not there are at least fine particle dispersion layer and particulate matter, in the gate region by is provided, it is possible to prevent current short-circuited through the particulate matter to flow when a voltage is applied from the source region to the drain region. 【0399】また、微粒子体等を設けた領域の周囲が絶縁体により覆われていることにより、蓄積された電荷分布が周辺からの短絡により消失することがない点で好ましい。 [0399] Further, by the surrounding region in which a particulate material and the like are covered by an insulator, the accumulated charge distribution is preferred from the viewpoint never lost by short circuit from the surrounding. また、微粒子体に初期電荷を蓄積しても、電荷が外部に放出してしまわない点でも好ましい構造である。 Further, even if accumulate initial charge to the particulate matter, in that the charge is not would provide an emission to the outside is also a preferred structure. 【0400】以上のように、本発明の新規な構造を有する半導体素子により従来になく信頼性が高く、作製が容易で長期の電荷保持が可能な微粒子体への電荷注入、保持、消去の手段が提供される。 [0400] As described above, reliable than ever a semiconductor device having a novel structure of the present invention, fabricated charge injection into easy long-term charge retention microparticles body, holding means for erasing There is provided. 【0401】第24〜第28実施形態においては、半導体基板としてp型シリコン基板を用いているが、本発明ではこの他にn型シリコン基板、GaAs基板等他の半導体材料を用いた基板を用いることもできる。 [0401] In the 24 to 28 embodiment uses a p-type silicon substrate as the semiconductor substrate, the present invention n-type silicon substrate In addition, a substrate using other semiconductor materials such as GaAs substrate it is also possible. 【0402】また、第24〜第28の実施形態においては、絶縁層をSiO 2により構成したが、前述のように、Si 34 、Si xyz (4x=2y+3 [0402] Further, in Embodiment 24 to 28, but the insulating layer is constituted by SiO 2, as described above, Si 3 N 4, Si x O y N z (4x = 2y + 3
z)、CeO 2 、ZnS、ZnO、Al 23 、等の他の絶縁体材料により絶縁層を形成してもよい。 z), CeO 2, ZnS, ZnO, Al 2 O 3, by other insulation material such as an insulating layer may be formed. 【0403】また、第24〜第28の実施形態においては、微粒子体としてシリコン微粒子や金微粒子、タングステン原子等を用いているが、前述のように他の半導体材料や金属を用いることもできる。 [0403] Further, in Embodiment 24 to 28, silicon microparticles and gold microparticles as particulate matter, is used tungsten atom, it is also possible to use other semiconductor materials or metal, as described above. 【0404】(第29の実施形態)図51は、本発明の第29の実施形態における半導体素子の断面図である。 [0404] (29 Embodiment) FIG. 51 is a cross-sectional view of a semiconductor device in the 29th embodiment of the present invention.
基板上に設けられた半導体層であるp型シリコン層50 p-type silicon layer 50 is a semiconductor layer provided on a substrate
11上に、電荷の移動に対して障壁として機能する障壁層である厚さ4nm程度のSiO 2膜5012が設けられている。 On 11, SiO 2 film 5012 having a thickness of about 4nm is barrier layer functioning as a barrier is provided for charge transfer. 障壁層上には、電荷保持担体である厚さ9n On the barrier layer, thick 9n the charge holding carrier
mの金属タングステン5014が設けられ、電荷保持担体上には、絶縁体層である厚さ10nmのSiO 2膜5 m metallic tungsten 5014 is provided for, on the charge retaining support, SiO 2 film 5 having a thickness of 10nm, which is an insulator layer
015が設けられており、最上部には、電極層であるn 015 is provided, the top, an electrode layer n
型多結晶シリコン電極5016が設けられている。 -Type polycrystalline silicon electrodes 5016 are provided. さらに、上記半導体層と上記電荷保持担体の間には、上記障壁層の内部に微粒子体である直径2nmのシリコン微粒子5013が設けられている。 Further, between the semiconductor layer and the charge holding carrier, silicon microparticles 5013 of diameter 2nm is particulate material is provided inside of the barrier layer. 本実施形態では、微粒子体を設ける領域は半導体層と電荷保持担体の間の一部の領域に限定されており、シリコン微粒子5013は、化学的気相合成(CVD)法により1×10 11 cm -2 〜1 In the present embodiment, the region providing the particulate matter is limited to a part of the region between the charge holding carrier and the semiconductor layer, silicon microparticles 5013, by chemical vapor synthesis (CVD) method 1 × 10 11 cm -2 to 1
×10 13 cm -2程度の面内密度で形成されている。 × is formed in plane density of about 10 13 cm -2. 【0405】本構造の機能を説明するため、まず従来技術による構成と電荷注入・保持機構について記述する。 [0405] To explain the function of this structure, first, the prior techniques described by the configuration and the charge injection and holding mechanism. 【0406】図52は、上述の文献に記載されている従来の複数のシリコンの微粒子を用いた半導体素子を示す断面図である。 [0406] Figure 52 is a sectional view showing a semiconductor device using fine particles of a plurality of conventional silicon are described in the above-mentioned literature. この半導体メモリ素子においては、p型シリコン基板5021上にSiO 2膜からなるトンネル酸化膜5022、SiO 2膜5024が下から順に堆積されており、さらにその上にはn型多結晶シリコン電極5025が設けられている。 In this semiconductor memory device, a tunnel oxide film 5022 made of SiO 2 film on the p-type silicon substrate 5021, a SiO 2 film 5024 are deposited in this order from the bottom, more n-type polycrystalline silicon electrode 5025 thereon It is provided. トンネル酸化膜5022とSiO 2膜5024との間には、微粒子体であるシリコン微粒子5203が埋め込まれている。 Between the tunnel oxide film 5022 and the SiO 2 film 5024, silicon microparticles 5203 are buried is particulate material. 【0407】この半導体素子において、n型多結晶シリコン電極5025に正の電圧を印加することにより、トンネル酸化膜5022を経て、シリコン微粒子5023 [0407] In this semiconductor device, by applying a positive voltage to the n-type polycrystalline silicon electrode 5025, via the tunnel oxide film 5022, the silicon microparticles 5023
に電子を注入することができる。 Electrons can be injected into. また、n型多結晶シリコン電極5025に負の電圧を印加することにより、シリコン微粒子5023中の電子を引き抜くことができる。 Further, by applying a negative voltage to the n-type polycrystalline silicon electrode 5025, electrons can be extracted of the silicon particles in 5023. シリコン微粒子5023におけるこの電子の有無によって、半導体素子を利用したメモリ素子のしきい値電圧を変化させることができる。 The presence or absence of the electrons in the silicon microparticles 5023, it is possible to change the threshold voltage of the memory device using the semiconductor element. このしきい値電圧の高低を情報H(ハイ)と情報L(ロー)とに対応させることにより、情報の書き込み・読み出しを行う。 By corresponding to the magnitude of the threshold voltage information H (high) data L and (low), the writing and reading of information. 【0408】図52に示す従来の半導体素子によっては、高速な電荷注入・放出を可能とし、しかも長期間の電荷保持を保証できる実用的な半導体メモリ素子の作製は困難であることがわかっている。 [0408] by a conventional semiconductor device shown in FIG. 52, it has been found that to enable high-speed charge injection and release, yet produced a practical semiconductor memory device which can ensure the long-term charge retention is difficult . この種の半導体素子では、書込・消去の速度と電荷保持時の保持特性はいずれも障壁を介した微粒子体と半導体基板の間のトンネル遷移確率により支配される。 The semiconductor device of this type, retention characteristics during charge retention and speed of the writing and erasing is governed by the tunnel transition probability between particles and the semiconductor substrate through any barrier. したがって、高速で長寿命の素子を実現するには、書込・消去時のトンネル電流(書込・消去電流)と、電荷保持時のトンネル電流(リーク電流)の比を十分大きくする必要がある。 Therefore, in order to realize the element having a long life high speed, the writing and erasing at the time of the tunnel current (write-erase current), it is necessary to sufficiently increase the ratio of the charge retention time of the tunnel current (leakage current) . 【0409】しかし、上記図52に示す従来の半導体素子では、書込時、消去時、電荷保持時はそれぞれ微粒子体の電荷数と微粒子体の半導体基板に対する電位が異なるだけで、いずれも微粒子体/トンネル障壁/半導体基板という同じ系でのトンネル現象を利用しているので、 [0409] However, in the conventional semiconductor device shown in FIG. 52, the write time, erasing, the potential is different only with respect to the semiconductor substrate of the charge number and the fine particles of the respective time charge retention particulate matter, any particulate matter since / utilizes tunneling in the same system as the tunnel barrier / semiconductor substrate,
この系のトンネル電流を低い外部電圧(上部電極電圧) Tunnel current low external voltage of the system (upper electrode voltage)
で大きく変えることは容易ではない。 In large it is not easy to change. 例えばリーク電流を抑制しようとしてトンネル障壁の高さや厚さを大きくすると、書込・消去電流も減少して書込・消去速度が低下してしまう。 For example, increasing the height and thickness of the tunnel barrier leakage current in an attempt to suppress, the write-erase current also decreases the write-erase speed decreases. 【0410】また、書込み時(あるいは消去時)の微粒子体の電位はデバイス構造と微粒子体の位置関係により決まる。 [0410] The potential of the particulate matter during writing (or erasing) is determined by the positional relationship between the device structure and particulate matter. ここで、微粒子体を上部電極(図52におけるn型多結晶シリコン電極5025)に近付けると、書込み時の微粒子体の電位上昇が大きくなるので、原理的には書込電流を増大できる。 Here, the closer the particulate matter in the upper electrode (n-type polycrystalline silicon electrode 5025 in FIG. 52), the potential rise of the particulate matter during writing is increased, in principle can increase the write current. しかし、微粒子体を上部電極側にあまり近付けるとデバイス読み取り時のゲート電圧シフトが小さくなり感度が下がりすぎる問題が発生する。 However, problems gate voltage shift during device read too low is small it becomes sensitivity to particulate matter so much closer to the upper electrode side is generated. 【0411】また、微粒子体の静電容量を大きくすれば電荷保持時の微粒子体の電位上昇を抑制できるので、リーク電流を抑制する効果がある。 [0411] Further, since the potential rise of the particulate material with the charge holding by increasing the capacitance of the particulate matter can be suppressed, an effect of suppressing leakage current. しかし、実際には微粒子体の静電容量が大きくなるため、微粒子体の粒径を大きくしたり、微粒子体と半導体基板間の距離を小さくすると、微粒子体/半導体基板間のトンネル確率が増大し、逆にリーク電流が増大してしまう結果となる。 However, in practice due to the capacitance of the particulate matter becomes larger, or to increase the particle size of the particulate matter, reducing the distance between the particles and the semiconductor substrate, the tunneling probability between particulate matter / semiconductor substrate is increased , resulting in the leakage current is increased to the contrary. 原理的には、微粒子体の粒径を大きくし、同時にトンネル障壁の厚さを大きくすると、リーク電流のみをある程度抑制できる可能性があるが、あまり微粒子サイズを大きくすると微粒子体の面内密度が低下し、デバイスの感度を支えるのに必要量の電荷が保持できなくなる。 In principle, the particle size of the particulate matter is increased, at the same time increasing the thickness of the tunnel barrier, there is a possibility only to some extent prevented the leakage current, in-plane density of the particulate matter is an increase in the very fine size reduced, the charge required amount to support the sensitivity of the device can not be maintained. さらに、 further,
障壁厚さが大きすぎると、フラッシュEEPROMに近い構成となり、障壁膜に大きな電圧が印可されるので電荷移動による膜質劣化が起こる問題が発生する。 If the barrier thickness is too large, the structure close to the flash EEPROM, the problem that the film quality deterioration due to charge transfer occurs since a large voltage to the barrier film is applied is generated. また、 Also,
作製工程においても長寿命の素子を得るには微粒子サイズや微粒子の分布状態、障壁厚さの制御に高い精度が要求される。 Particulate size and particulate to obtain a device of long life in the manufacturing process distribution, high precision control of the barrier thickness is required. 【0412】以上のように、従来技術により高速な書込・消去動作が可能で長寿命の記録が可能な素子を実現することは困難である。 [0412] As described above, it is difficult to record the prior art length allows fast writing and erasing operations by life to realize the device possible. これに対して、本発明の構成によれば下記のようにして書込・消去の速度を低下することなく電荷保持時のリーク電流を大幅に低減できる。 In contrast, the leak current during charge retention without reducing the speed of writing and erasing as follows according to the configuration of the present invention can be significantly reduced. 【0413】本発明の素子の具体的な電荷注入と電荷保持な動作は以下に説明する。 [0413] Specific charge injection and charge retention behavior of the device of the present invention will be described below. 電荷注入時の書込み過程では、上部電極(n型多結晶シリコン電極5016)に外部から書込電圧を印可することにより、まず障壁層(S In writing process at the time of charge injection, by applying a write voltage from the outside to the upper electrode (n-type polycrystalline silicon electrode 5016), first barrier layer (S
iO 2膜5012)を介したトンネル電流により半導体基板から電荷が引抜かれて微粒子体(シリコン微粒子5 iO 2 film 5012) is the charge from the semiconductor substrate is drawn out by the tunneling current through the particulate matter (silicon microparticles 5
013)に移動する。 To move to 013). この過程における微粒子体の電位や微粒子体と半導体表面の関係は、ほぼ従来技術の書込み過程と同一であるので電荷移動速度も同等である。 Relationship potential or microparticles and the semiconductor surface of the particulate matter in this process is equally charge transfer rate is identical to the substantially prior art writing process. 【0414】本発明では、微粒子体上の電荷はさらに障壁層を介して隣接する電荷保持担体(金属タングステン5015)に移動することとなる。 [0414] In the present invention, the charge on the particulate matter becomes possible to move to the charge holding carrier adjacent further through the barrier layer (metal tungsten 5015). ここで、微粒子体と電荷保持担体の間のトンネル遷移は、微粒子体と半導体表面の間のトンネル遷移とほぼ同等の条件下にある。 Here, the tunnel transition between the microparticles and the charge holding carrier is in substantially the same conditions as the tunnel transition between the microparticles and the semiconductor surface. 従って電位差が同じ場合には、半導体表面から微粒子体への電荷移動速度と微粒子体から電荷保持担体への電荷移動速度はぼぼ同じ程度となる。 Therefore, when the potential difference is the same, the charge transfer rate from the semiconductor surface into the charge holding carrier from the charge moving speed and the fine particles of the particulate matter becomes very nearly the same extent. しかし、本実施形態では、既に電荷を有する微粒子体と電荷を持たない電荷保持担体の間には、外部からの書込電圧に加えて電荷による微粒子体の電位上昇(ΔV=Δq/Cdot )(ただし、qは電荷素量,Cdot は、シリコン微粒子5013 However, in this embodiment, between the already charge holding carrier having no charge and microparticles having a charge, potential increase of the particulate matter due to the charge in addition to the writing voltage from the outside (ΔV = Δq / Cdot) ( However, q is the elementary charge, Cdot is, silicon particles 5013
の静電容量)に起因する電界が発生している。 Electric field due to the electrostatic capacity) has occurred. 静電容量が小さい微粒子体の電荷による電位上昇の効果は大きく、微粒子体から電荷保持担体への電荷移動はさらに加速されることとなる。 The effect of the potential rise due to the charge of the capacitance is small particulate matter is large, so that the charge transfer from the particulate matter into the charge holding carrier is further accelerated. 本発明の書込み過程では、2回のトンネル過程を経る必要があるが、微粒子体から電荷保持担体への電荷移動が半導体基板から微粒子体への電荷移動と同等以上の速度で行われるので、全体の電荷移動速度は従来技術による素子と同等の書込み速度を実現できる。 In the write process of the present invention, it is necessary to go through two tunneling process, the charge transfer from the particulate matter into the charge holding carrier is performed in the charge transfer equal to or higher than the rate from the semiconductor substrate to particulate matter, total charge transfer speed of can realize write speed equivalent to the device according to the prior art. なお、ここでは書込過程について記述したが、負の電圧を微粒子体から蓄積電荷を放出させる消去過程においても同様である。 Here, has been described for writing process is the same in the erasing process to release accumulated charge a negative voltage from the particulate matter. 【0415】次に、書込みを終了して上部からの書込電圧を除去すると、微粒子体と電荷保持担体はそれぞれの電荷と静電容量に対応する電位になる。 [0415] Then, upon removal of the writing voltage from the top completed the program, the charge holding carrier and particulate matter is a potential corresponding to each of the charge and the electrostatic capacitance. 一部の微粒子体には余剰電荷を有するものもあるが、微粒子体は半導体層に隣接しており、また静電容量が小さくて電荷あたりの電位上昇も大きいので余剰電荷は速やかに半導体層に戻る。 Some particulate matter and some having excessive charges, but particulate matter is adjacent to the semiconductor layer, and the capacitance is greater potential rise per charge small excess charges rapidly to the semiconductor layer Return. 一方、電荷保持担体では静電容量が大きいため、 On the other hand, since the capacitance is large in the charge holding carrier,
その電位上昇は低く抑制される。 Its potential rise is suppressed low. 電荷保持担体自身は状態密度が大きいが、隣接する微粒子体の状態密度が低いため、電位上昇の低い電荷保持担体から微粒子体への電荷移動確率は低い。 Although the charge holding carrier itself is large state density, because the density of states of the adjacent particulate matter is low, charge transfer probability to particulate matter from a low charge retaining carrier of potential rise is low. また電荷移動の際には、微粒子体が電位上昇の半分(ΔV/2)に相当するエネルギーを消費するので、微粒子体が十分小さい場合はこれよりエネルギーレベルの低い電荷は遷移が抑制される。 Also during the charge transfer, since particulate matter to consume energy corresponding to half the potential rise ([Delta] V / 2), the charge lower if particulate matter is sufficiently small than this energy level transition is suppressed. 以上の結果として電荷保持担体に蓄積された電荷は長期間保持されることとなる。 These results as the charge accumulated in the charge holding carrier so that the long term is retained. 【0416】上述の説明では、本発明による素子の書込・消去速度を従来技術による素子と同等としたが、リーク電流が抑制されて電荷保持が安定化される効果を利用して、さらに障壁層の厚さを薄くすることにより書込・ [0416] In the above description, the write and erase speed of the device according to the present invention is equivalent to the device according to the prior art, by utilizing the effect of charge retention leakage current is suppressed is stabilized, further barriers writing by reducing the thickness of the layer,
消去速度の高速化や書込・消去電圧の低電圧化を実現することもできる。 It is also possible to realize a low voltage of speed and write-erase voltage of the erase speed. 【0417】また、微粒子体の電子親和力が電荷保持担体に比較して小さい場合には、蓄積された電子はさらに安定化される。 [0417] Also, when the electron affinity of the particulate matter is smaller than the charge holding carrier, the accumulated electrons are further stabilized. 【0418】本実施形態における半導体基板,第1の障壁層,第1の微粒子体,第2の障壁層及び第2の微粒子体における伝導帯端のバンド状態の微粒子体に電荷が無い状態,電子注入状態及び電荷保持状態における変化は、図27(a)〜(c)に示すとおりである。 [0418] The semiconductor substrate in the present embodiment, the first barrier layer, a first particulate matter, the second barrier layer and the second particulate matter in the charge is not state of the band state of the conduction band edge in the particulate matter, electronic changes at the injection state and the charge storage state is as shown in FIG. 27 (a) ~ (c). 【0419】すなわち、電荷保持状態(図27(c)参照)における第2の微粒子体のフェルミ準位は、電荷の無い状態(図27(a)参照)に比べて上昇しているが、微粒子体の伝導帯端のエネルギーレベルよりはポテンシャルが低いので、電荷を長期間安定して保持することができる。 [0419] That is, the Fermi level of the second particulate matter in the charge holding state (see FIG. 27 (c)), although increased in comparison with the absence of charge (see FIG. 27 (a)), particles since than the energy level of the conduction band edge of the body is low potential, it is possible to hold the electric charge stably for a long period of time. 電荷として電子を用いる場合には、第2の微粒子体の電子親和力が第1の微粒子体の電子親和力よりも大きいことにより、電荷として正孔を用いる場合には、第2の微粒子体の禁制帯幅と電子親和力との和が第2の微粒子体よりも小さいことにより、それぞれ第2の微粒子体に電荷が安定して保持される。 When electrons are used as charges, by the electron affinity of the second particulate matter is larger than the electron affinity of the first particulate matter, in the case of using holes as charge, forbidden band of the second particulate matter by the sum of the width and the electron affinity is smaller than the second particulate matter, charges the second particulate matter respectively stably held. また、電荷として電子を用いる場合には、微粒子体の電子親和力が半導体層より小さいことにより、また電荷として正孔を用いる場合、微粒子体の電子親和力と禁制帯幅の和が半導体層より大きいことにより、第2の微粒子体に電荷が安定して保持される。 Further, when electrons are used as charges, by the electron affinity of the particulate matter is smaller than the semiconductor layer, the case of using holes as charge, the sum of the electron affinity and the forbidden band width of the particulate matter is larger than the semiconductor layer the charge on the second particulate material is stably held. 【0420】微粒子体の状態が量子化され、量子準位のエネルギー間隔が室温の熱エネルギーおよび電荷保持担体の電位上昇に比べて大きい場合は、量子効果による電荷保持の安定化も可能である。 [0420] state of the particulate matter is quantized, if the energy gap of the quantum level is larger than the potential increase of the thermal energy and the charge holding carrier at room temperature can be also stabilized in the charge retention due to quantum effect. 【0421】図53(a)〜(c)は、注入電荷として電子を用いる場合の伝導帯端付近のバンド構造を概略的に示す図である。 [0421] Figure 53 (a) ~ (c) is a band structure in the vicinity of the conduction band edge when electrons are used as injection charge is a diagram schematically showing. 図53(a)に示すように、第1の微粒子体に電荷が無い状態で、微粒子体が量子化され、その基底準位5042は電子が占め、第1励起準位504 As shown in FIG. 53 (a), while the charge is not in the first particulate matter, particulate matter is quantized, the ground level 5042 accounted electrons, first excited level 504
1は空で両者のエネルギー間隔が熱エネルギーより十分大きいとする。 1 energy gap therebetween in the sky is sufficiently larger than the thermal energy. 外部より書込みのため電界を加えると、 When outside from application of an electric field for writing,
図53(b)に示すように、半導体基板から第1励起準位5041を介したトンネル過程5043により電子が電荷保持担体に注入される。 As shown in FIG. 53 (b), electrons are injected into the charge holding carrier by tunneling process 5043 through the first excited level 5041 of the semiconductor substrate. この後、外部電界を除くと、電荷保持担体の粒径が大きい場合、図53(c)に示すように、電荷保持担体のフェルミ準位5044は第1励起準位5041より低くなる。 Thereafter, except for the external electric field, when the particle size of the charge holding carrier is large, as shown in FIG. 53 (c), the Fermi level 5044 of the charge holding carrier is lower than the first excited level 5041. 両者の差が熱エネルギーよりも小さいと電荷の放出が困難となり、電荷保持担体内の電荷が安定に保持される。 Release of the charge and the difference therebetween is smaller than the thermal energy becomes difficult, the charge of the charge-retaining carrier is stably retained. ここでは、電子が注入電荷として用いられる場合について述べたが、正孔を用いる場合も同様の効果がある。 Here, we have dealt with the case where electrons are used as the injection charge, a similar effect even when using a hole. 【0422】以上のように、本発明による半導体素子では、電荷保持担体と電荷移動を制御する微粒子体を独立に設けることにより書込・消去が高速でかつ、従来になく長時間の電荷保持が可能で信頼性の高い微粒子体への電荷注入、保持、消去の手段が提供される。 [0422] As described above, in the semiconductor device according to the invention, and a writing and erasing at high speed by providing independently particulate matter to control the charge transfer and charge holding carrier, long charge retention than ever possible charge injection into reliable particulate matter, holding, it means erasing is provided. 【0423】(第30の実施形態)図54は、本発明の第30の実施形態の半導体メモリ素子の断面図である。 [0423] (30th Embodiment) FIG. 54 is a cross-sectional view of a semiconductor memory device of the 30th embodiment of the present invention.
半導体層であるp型シリコン層5051中にはソース領域あるいはドレイン領域である機能するn型伝導領域5 n-type conductivity region 5 functioning as a source region or a drain region in the p-type silicon layer 5051 is a semiconductor layer
052が設けられている。 052 is provided. さらに、p型シリコン層50 Further, p-type silicon layer 50
41の上には、ソース/ドレイン電極である金属電極5 Over 41 is a metal electrode 5 as the source / drain electrodes
058と、ゲート絶縁膜であるSiO 2ゲート絶縁層5 And 058, SiO 2 gate insulating layer 5 which is a gate insulating film
056と、ゲート電極であるn型多結晶シリコン電極5 And 056, n-type polycrystalline silicon electrode 5 is the gate electrode
057とが設けられている。 And 057 are provided. すなわち、本実施形態の半導体素子は、MIS型トランジスタ構造の半導体メモリ素子である。 That is, the semiconductor device of the present embodiment is a semiconductor memory device of a MIS transistor structure. 【0424】また、上記MIS型トランジスタ構造のゲート絶縁層5056とp型シリコン層5051との間に、以下の構造が設けらている。 [0424] Further, between the MIS type transistor structure of the gate insulating layer 5056 and the p-type silicon layer 5051, the following structure is al provided. p型シリコン層505 p-type silicon layer 505
1の上には、電荷の移動に対して障壁として機能する障壁層である厚さ3.5nmのSiO 2膜53が設けられている。 Over 1, SiO 2 film 53 having a thickness of 3.5nm is barrier layer functioning as a barrier is provided for charge transfer. また、上記障壁層上に電荷保持担体である厚さ8nmの金属鉄5055が設けられている。 Further, a charge holding carrier on the barrier layer thickness 8nm metallic iron 5055 is provided. 【0425】さらに、上記半導体層と上記電荷保持担体の間で、上記障壁層の内部に微粒子体である直径1nm [0425] Furthermore, between the semiconductor layer and the charge holding carrier, diameter 1nm is particulate material in the interior of the barrier layer
のシリコン微粒子5054が設けられている。 Silicon microparticles 5054 is provided for. 本実施形態では、微粒子体が設けられている領域は、MIS型トランジスタのソース領域の上部および上記ソース領域に接する領域に限定されており、シリコン微粒子5054 In the present embodiment, the region where particulate matter is provided is limited to the area in contact with the upper and the source region of the source region of the MIS type transistor, silicon microparticles 5054
は、化学的気相合成(CVD)法により、1×10 11 By chemical vapor phase synthesis (CVD) method, 1 × 10 11 c
-2 〜1×10 13 cm m -2 ~1 × 10 13 cm -2程度の面内密度で形成されている。 It is formed in plane density of about -2. 【0426】本実施形態においても、第29の実施形態と同様の原理により、電荷保持担体への電荷の注入・保持・放出を制御できる構造を実現できる。 [0426] Also in this embodiment, the same principle as the 29th embodiment, it is possible to realize a structure capable of controlling the injection and holding and release of charges to the charge holding carrier. さらに、本実施形態では電荷を保持する構造がMIS型トランジスタ構造のゲート領域に形成されていることにより、電荷保持担体に電荷が保持されている状態と電荷が無い状態とではMIS型トランジスタ特性の閾値電圧が変化する。 Further, by the structure for holding electric charges in the present embodiment is formed in the gate region of the MIS type transistor structure, the MIS-type transistor characteristics in a state charge and without state charge holding carrier is held the threshold voltage is changed.
これにより、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。 Thus, operating as a low-voltage, high-speed and the semiconductor memory device of nonvolatile long-term recording. さらに単一素子により基本的なメモリ動作が実現されるので高密度の集積化が可能である。 Facilitating high-density integration because more basic memory operation is realized by a single device. 【0427】本実施形態においては、微粒子体を設ける領域をMIS型トランジスタのソース領域の上部および上記ソース領域に接する領域に限定しているので、例え素子の読出し時にドレイン領域およびチャネル領域の電位が変動しても、ソース領域の電位を一定にすれば読出し動作よる電荷保持担体との間の電荷移動を抑制できる。 [0427] In this embodiment, since the limited region adjacent areas providing a particulate matter in the upper and the source region of the source region of the MIS type transistor, is even the potential of the drain region and the channel region during the read element be varied, it is possible to suppress the charge movement between the charge holding carrier by the read operation when the potential of the source region constant. 素子の書込/消去時には、ソース電極とゲート電極の間に読出し時より大きな電位差を加えることで電荷の注入/放出を制御できる。 The writing / erasing device, can be controlled injection / discharge of a charge by applying a large potential difference from the time of reading between the source electrode and the gate electrode. 【0428】なお、半導体素子を駆動する回路方式によっては、本実施形態とは逆に微粒子体を設ける領域をM [0428] Incidentally, the area by the circuit system for driving the semiconductor device, the present embodiment to provide a particulate matter in the reverse M
IS型トランジスタのドレイン領域の上部および上記ドレイン領域に接する領域に限定したり、あるいはチャネル領域に接する領域のみに限定することにより、より適切に電荷制御ができる場合もある。 Or limited to the region in contact with the upper and the drain region of the drain region of the IS type transistors, or by limiting only to the region in contact with the channel region, in some cases it is better charge control. 【0429】また、微粒子体を設ける領域を限定せず、 [0429] In addition, without limiting the area of ​​providing a particulate material,
半導体層と電荷保持担体の間の全面に微粒子体を設ける構成を用いれば、素子作製の工程を簡素化することもできる。 With the entire surface provided particulate matter structure between the semiconductor layer and the charge holding carrier, it is also possible to simplify the device fabrication process. 【0430】以上のように、本発明の新規な構造を有する半導体素子により、従来になく作製が容易で信頼性の高く、長期の電荷保持が可能な電荷注入、保持、消去の手段が提供される。 [0430] As described above, a semiconductor device having a novel structure of the present invention, prepared without the conventional easily with high reliability, long charge retention can charge injection, holding, means erasing is provided that. 【0431】(第31の実施形態)図55は、本発明の第31の実施形態における半導体素子の断面図である。 [0431] Figure 55 (a 31 Embodiment) is a sectional view of a semiconductor device in the 31 embodiment of the present invention.
基板上に設けられた半導体層であるp型シリコン層50 p-type silicon layer 50 is a semiconductor layer provided on a substrate
61上に、電荷の移動に対して障壁として機能する障壁層である厚さ4nm程度のSiO 2膜5062が設けられている。 On 61, SiO 2 film 5062 having a thickness of about 4nm is barrier layer functioning as a barrier is provided for charge transfer. 障壁層上には、電荷保持担体である厚さ9n On the barrier layer, thick 9n the charge holding carrier
mの金属タングステン5064が設けられ、電荷保持担体上には、絶縁体層である厚さ10nmのSiO 2膜5 m metallic tungsten 5064 is provided for, on the charge retaining support, SiO 2 film 5 having a thickness of 10nm, which is an insulator layer
065が設けられており、最上部には、電極層であるn 065 is provided, the top, an electrode layer n
型多結晶シリコン電極5066が設けられている。 -Type polycrystalline silicon electrodes 5066 are provided. さらに、上記半導体層と上記電荷保持担体の間には、第29 Further, between the semiconductor layer and the charge holding carrier, 29
の実施形態における微粒子体に代えて、SiO xy層5063(0≦x<2,0<y≦4/3)(Si 34 Instead of the particulate matter in the embodiment, SiO x N y layer 5063 (0 ≦ x <2,0 < y ≦ 4/3) (Si 3 N 4
膜あるいはSiON膜)が設けられている。 Film or SiON film) is provided. 本実施形態では、SiO xy層5063を設ける領域は半導体層と電荷保持担体の間の一部の領域に限定されており、S In the present embodiment, the region providing the SiO x N y layer 5063 is limited to a part of the region between the charge holding carrier and the semiconductor layer, S
iO xy層5063はCVD方により容易に形成される。 iO x N y layer 5063 is easily formed by CVD side. 【0432】本実施形態においては、SiO xy層5 [0432] In this embodiment, SiO x N y layer 5
063とSiO 2膜5065との界面付近又はSiO x Near the interface or SiO x of 063 and the SiO 2 film 5065
y層5063内部に形成される界面準位が、第29の実施形態における微粒子体と同等の電荷の受け渡し機能を有する。 N y layer 5063 interface states formed therein, it has a transfer function of the particulate matter equivalent charge in the embodiment of the 29th. よって、第29の実施形態と同様の効果を発揮することができる。 Therefore, it is possible to realize effects same as those in the embodiment of the 29th. 【0433】しかも、シリコン微粒子を形成するのに比べて、SiO xy層5063はCVDによって容易に形成できるので、製造の容易化を図ることができる。 [0433] Moreover, as compared to forming the silicon particles, since SiO x N y layer 5063 can be easily formed by CVD, it is possible to facilitate the manufacturing. 【0434】本実施形態の半導体素子の構造を利用して、第29実施形態と同様の半導体メモリ素子を構成することができる。 [0434] structure using the semiconductor device of the present embodiment, it is possible to configure the same semiconductor memory device and a 29th embodiment. 【0435】図56は、第31の実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。 [0435] Figure 56 is a cross-sectional view of a semiconductor memory device formed using the semiconductor device of the 31st embodiment.
同図に示すように、半導体基板であるp型シリコン基板5071上に、ソース領域あるいはドレイン領域として機能するn型伝導領域5072と、絶縁体層であるSi As shown in the figure, on the p-type silicon substrate 5071 is a semiconductor substrate, an n-type conduction region 5072 functioning as a source region or a drain region, an insulator layer Si
2膜5073と、SiO xy層5074(0≦x< And O 2 film 5073, SiO x N y layer 5074 (0 ≦ x <
2,0<y≦4/3)と、電荷保持担体である金属タングステン5075と、SiO 2膜5076と、n型多結晶シリコン電極5077とが設けられている。 2,0 and <y ≦ 4/3), and tungsten metal 5075 as the charge holding carrier, and the SiO 2 film 5076 is provided with n-type polycrystalline silicon electrode 5077. また、n In addition, n
型伝導領域5072の上に、ソース/ドレイン電極である金属電極5078が設けられ、全体としてMIS型トランジスタ構造が形成されている。 On the type conduction region 5072, the metal electrode 5078 is a source / drain electrode are provided, MIS-type transistor structure is formed as a whole. 【0436】これにより、低電圧・高速かつ長期間の記録が可能な不揮発性の半導体メモリ素子として動作する。 [0436] Accordingly, operating as a low-voltage, high-speed and the semiconductor memory device of nonvolatile long-term recording. さらに単一素子により基本的なメモリ動作が実現されるので高密度の集積化が可能である。 Facilitating high-density integration because more basic memory operation is realized by a single device. 【0437】上記各実施形態では、微粒子体中に注入・ [0437] In the above embodiments, injection and the particulate matter in the
蓄積される電荷としては、電子と正孔のいずれをも利用可能である。 The charges stored, it is also available to any of electrons and holes. 【0438】第29〜第31の実施形態においては、半導体層としてp型のシリコン層を用いたが、この他にn [0438] In the first 29 to second 31 embodiments, although a p-type silicon layer as a semiconductor layer, n In addition
型シリコン層や、ポリシリコン薄膜、GaAs層等他の半導体材料膜を用いることもできる。 And type silicon layer, a polysilicon thin film, it is also possible to use a GaAs layer or the like other semiconductor material film. 【0439】また、第29〜第31の実施形態においては、微粒子体としてシリコン微粒子を用いているが、他の半導体材料や金属からなる微粒子体を用いることもできる。 [0439] Further, in the first 29 to second 31 embodiments, but by using a silicon fine particles as particulate matter, it is also possible to use a particulate material comprising other semiconductor materials or metals. 【0440】また、第29〜第31の実施形態においては、電荷保持担体としてタングステンおよび鉄を用いているが、金属や他の半導体材料を用い手も、同様の効果を発揮することができる。 [0440] Further, in the first 29 to second 31 embodiments, is used tungsten and iron as the charge retaining carrier hand using a metal or other semiconductor materials can also exhibit the same effects. 【0441】またmだい29〜第31の実施形態においては、電荷保持担体と半導体基板の間に障壁層内部に微粒子体を1層のみ設けているが、微粒子体を複数層設けたり、微粒子を分散させた領域を設けた構造にすることもできる。 [0441] In an embodiment of m Chapter 29 to Chapter 31, it is provided with the particulate matter only one layer inside a barrier layer between the charge holding carrier and the semiconductor substrate, or a plurality layers of particulate material, the particulate it is also possible to provided regions dispersed structure. 【0442】また、第29〜第31の実施形態においては、絶縁層をSiO 2により構成しているが、前述のように、Si 34 、Si xyz (4x=2y+3 [0442] Further, in the first 29 to second 31 embodiments, although the insulating layer is constituted by SiO 2, as described above, Si 3 N 4, Si x O y N z (4x = 2y + 3
z)、CeO 2 、ZnS、ZnO、Al 23 、等、他の絶縁体材料により絶縁層を構成してもよい。 z), CeO 2, ZnS, ZnO, Al 2 O 3, etc., may be the insulating layer by another insulating material. 【0443】上記第1〜第31の実施形態において、半導体基板として、絶縁体基板の上にエピタキシャル半導体層を形成したものや、半導体基板内に絶縁層を形成したいわゆるSOI基板を用いても、上記各実施形態と同じ効果を発揮することができる。 [0443] In an embodiment of the first to 31, as a semiconductor substrate, and that by forming an epitaxial semiconductor layer on an insulator substrate, be a so-called SOI substrate obtained by forming an insulating layer on a semiconductor substrate, it can exert the same effect as the above embodiments. 【0444】また、上記各実施形態のうちいくつかの実施形態においては、微粒子体を含む層の側面上にSiO [0444] Further, in some embodiments of the above embodiments, SiO on the side of the layer containing the particulate matter
2サイドウォールを設けたが、必ずしもSiO 2サイドウォールを設ける必要はない。 It provided with a second side wall, but not always necessary to provide the SiO 2 side wall. つまり、ソース・ドレイン領域の双方又は一方の上に微粒子が存在している構造であっても、他の手段によりリーク電流などの発生を防止することは可能である。 In other words, it has a structure in which fine particles onto one or both of the source and drain regions are present, it is possible to prevent the occurrence of leakage current by other means. 【0445】 【発明の効果】本発明によれば、半導体素子において、 [0445] According to the present invention, in the semiconductor device,
微粒子体を絶縁体等の中に分散して構成する電荷保持領域を設けることにより、従来の半導体素子のようにトンネル酸化膜の厚さ及び微粒子体の粒径を制御する必要がなく、かつ、蓄積された電子の自然放出を効果的に抑制できるため、作製が容易で、かつ、信頼性の高い、新規な半導体素子を実現できる。 By particulate material forming the charge holding region configured dispersed in such an insulator, it is not necessary to control the particle size of thickness and fine particles of a tunnel oxide film as in the conventional semiconductor device, and, because spontaneous release of accumulated electrons can be effectively suppressed, it is easy to produce, and can be realized highly reliable, a novel semiconductor device.

【図面の簡単な説明】 【図1】第1の実施形態に係る半導体素子の断面図である。 BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a cross-sectional view of a semiconductor device according to the first embodiment. 【図2】従来の半導体素子におけるSiO 2膜、シリコン微粒子、トンネル酸化膜及びp型シリコン基板のエネルギーバンド構造を示すバンド図である。 [2] Conventional semiconductor devices SiO 2 film in the silicon microparticles, it is a band diagram showing the energy band structure of a tunnel oxide film and the p-type silicon substrate. 【図3】従来の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。 [3] Conventional energy band state when performing the electron injection and electronic retention in the semiconductor device is a partial band diagram showing, respectively. 【図4】第1の実施形態に係る半導体素子におけるバンド図である。 4 is a band diagram of a semiconductor device according to the first embodiment. 【図5】第1の実施形態の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。 5 is a partial band diagram showing each energy band state when performing the electron injection and electronic retention in the semiconductor device of the first embodiment. 【図6】第2の実施形態に係る半導体素子を示す断面図である。 6 is a sectional view showing a semiconductor device according to the second embodiment. 【図7】第3の実施形態に係る半導体素子の断面図である。 7 is a cross-sectional view of a semiconductor device according to a third embodiment. 【図8】第4の実施形態に係る半導体素子を示す断面図である。 8 is a sectional view showing a semiconductor device according to a fourth embodiment. 【図9】第5の実施形態に係る半導体素子の断面図である。 9 is a cross-sectional view of a semiconductor device according to a fifth embodiment. 【図10】第6の実施形態に係る半導体素子を示す断面図である。 10 is a cross-sectional view showing a semiconductor device according to a sixth embodiment. 【図11】第7の実施形態に係る半導体素子の断面図である。 11 is a cross-sectional view of a semiconductor device according to a seventh embodiment. 【図12】第8の実施形態に係る半導体素子を示す断面図である。 12 is a sectional view showing a semiconductor device according to the eighth embodiment. 【図13】第1の実施形態に係る半導体素子の製造工程を示す断面図である。 13 is a cross-sectional view showing a manufacturing process of a semiconductor device according to the first embodiment. 【図14】第7の実施形態に係る半導体素子におけるバンド図である。 14 is a band diagram of a semiconductor device according to a seventh embodiment. 【図15】複数のSiGe微粒子を有し、基板の下方から順に、電荷保持域内に、配置された複数の微粒子群を備える半導体素子の断面図である。 [Figure 15] has a plurality of SiGe microparticles, in order from the lower side of the substrate, the charge holding region, a cross-sectional view of a semiconductor device comprising a distributed multiple of microparticles groups. 【図16】第9の実施形態に係る半導体素子の断面図である。 16 is a sectional view of a semiconductor device according to a ninth embodiment. 【図17】第9の実施形態に係る半導体素子におけるバンド図である。 17 is a band diagram of a semiconductor device according to a ninth embodiment. 【図18】(a)、(b)、(c)は、第9の実施形態の半導体素子における電子注入・電子保持を行う際のエネルギーバンド状態をそれぞれ示す部分バンド図である。 [18] (a), (b), (c) is a partial band diagram showing each energy band states in performing electron injection and electron retention in the semiconductor device of the ninth embodiment. 【図19】第10の実施形態に係る半導体素子を示す断面図である。 19 is a cross-sectional view showing a semiconductor device according to the tenth embodiment. 【図20】第11の実施形態に係る半導体素子の断面図である。 20 is a sectional view of a semiconductor device according to the eleventh embodiment. 【図21】第12の実施形態に係る半導体素子を示す断面図である。 21 is a cross-sectional view showing a semiconductor device according to the twelfth embodiment. 【図22】第13の実施形態に係る半導体素子の断面図である。 22 is a cross-sectional view of a semiconductor device according to the thirteenth embodiment. 【図23】第14の実施形態に係る半導体素子を示す断面図である。 23 is a cross-sectional view showing a semiconductor device according to a fourteenth embodiment. 【図24】第15の実施形態に係る半導体素子の断面図である。 24 is a cross-sectional view of a semiconductor device according to a fifteenth embodiment. 【図25】本発明の第16の実施形態における半導体素子の断面図である。 It is a cross-sectional view of a semiconductor device in a sixteenth embodiment of Figure 25 the present invention. 【図26】(a)〜(c)は、注入電荷として電子を用いる場合の伝導帯付近のバンド構造の概略図を示すバンド図である。 [Figure 26] (a) ~ (c) is a band diagram showing a schematic band structure in the vicinity of the conduction band in the case where electrons are used as injection charge. 【図27】(a)〜(c)は、電荷として電子を用いる場合における半導体基板−第2の微粒子体間の電圧の高低と電荷の移動特性とのより好ましい関係を説明するためのバンド図である。 [Figure 27] (a) ~ (c) is a semiconductor substrate in a case where electrons are used as charge - band diagram for explaining a preferred relationship between the transfer characteristics of the high and low and the charge of the voltage between the second particulate matter it is. 【図28】第1の微粒子体の粒径と、第1,第2の微粒子体の粒径比とが電荷の保持特性に与える影響について説明するための図である。 [Figure 28] and the particle size of the first particulate matter, first, a diagram for the particle diameter ratio of the second particulate matter will be described influence of the charge holding characteristics. 【図29】第17の実施形態における半導体メモリ素子の断面図である。 29 is a cross-sectional view of a semiconductor memory device in the seventeenth embodiment. 【図30】第18の実施形態における半導体素子の断面図である。 Figure 30 is a cross-sectional view of a semiconductor device in the eighteenth embodiment. 【図31】第18の実施形態の半導体素子を利用して形成される半導体メモリ素子の断面図である。 31 is a cross-sectional view of a semiconductor memory device formed by using the semiconductor device of the eighteenth embodiment. 【図32】第19の実施形態における半導体素子の断面図である。 32 is a cross-sectional view of a semiconductor device in the nineteenth embodiment. 【図33】第19の実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。 33 is a cross-sectional view of a semiconductor memory device formed by using the semiconductor device of the nineteenth embodiment. 【図34】第20の実施形態における半導体素子の断面図である。 34 is a cross-sectional view of a semiconductor device in the twentieth embodiment. 【図35】第20の実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。 35 is a sectional view of a 20 semiconductor memory device formed by using the semiconductor device of the embodiment of. 【図36】第21の実施形態における半導体素子の断面図である。 36 is a cross-sectional view of a semiconductor device in an embodiment of the 21. 【図37】第21の実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。 37 is a cross-sectional view of a semiconductor memory device formed by using the semiconductor device of the twenty-first embodiment. 【図38】第22の実施形態における半導体素子の断面図である。 38 is a cross-sectional view of a semiconductor device in an embodiment of the 22. 【図39】第22の実施形態の半導体素子を利用して形成された半導体メモリ素子の断面図である。 39 is a cross-sectional view of a semiconductor memory device formed by using the semiconductor device of the twenty-second embodiment. 【図40】第23の実施形態における半導体素子の断面図である。 Figure 40 is a cross-sectional view of a semiconductor device in an embodiment of the 23. 【図41】第23の実施形態における半導体素子を利用して得られる半導体メモリ素子の断面図である。 41 is a cross-sectional view of a semiconductor memory device obtained by using the semiconductor device in an embodiment of the 23. 【図42】第24の実施形態の半導体素子の断面図である。 42 is a cross-sectional view of a semiconductor device of the 24th embodiment. 【図43】(a),(b)は、電子による電荷移動の際の伝導帯端付近のバンド構造を概略的に示すバンド図である。 [Figure 43] (a), (b) is a band diagram schematically illustrating the band structure in the vicinity of the conduction band edge at the time of charge transfer by electrons. 【図44】第25の実施形態における半導体メモリ素子の断面図である。 44 is a cross-sectional view of a semiconductor memory device in the twenty-fifth embodiment. 【図45】第26の実施形態における半導体素子の断面図である。 FIG. 45 is a cross-sectional view of a semiconductor device in an embodiment of the 26. 【図46】第26の実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。 46 is a cross-sectional view of a semiconductor memory device formed using the semiconductor device of the twenty-sixth embodiment. 【図47】第27の実施形態における半導体素子の断面図である。 47 is a cross-sectional view of a semiconductor device in an embodiment of the 27. 【図48】第27の実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。 FIG. 48 is a cross-sectional view of a semiconductor memory device formed using the semiconductor device of the twenty-seventh embodiment. 【図49】第28の実施形態における半導体素子の断面図である。 49 is a cross-sectional view of a semiconductor device in the 28th embodiment. 【図50】第28の実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。 FIG. 50 is a cross-sectional view of a semiconductor memory device formed using the semiconductor device of the 28th embodiment. 【図51】第29の実施形態における半導体素子の断面図である。 51 is a cross-sectional view of a semiconductor device in an embodiment of the 29. 【図52】従来の文献に記載されている従来の複数のシリコンの微粒子を用いた半導体素子を示す断面図である。 FIG. 52 is a sectional view showing a semiconductor device using fine particles of a plurality of conventional silicon are described in the conventional literature. 【図53】(a)〜(c)は、注入電荷として電子を用いる場合の伝導帯端付近のバンド構造を概略的に示す図である。 [Figure 53] (a) ~ (c) is a band structure in the vicinity of the conduction band edge when electrons are used as injection charge is a diagram schematically showing. 【図54】第30の実施形態の半導体メモリ素子の断面図である。 FIG. 54 is a cross-sectional view of a semiconductor memory device of the 30th embodiment. 【図55】第31の実施形態における半導体素子の断面図である。 FIG. 55 is a cross-sectional view of a semiconductor device in the 31 embodiment. 【図56】31の実施形態の半導体素子を用いて形成される半導体メモリ素子の断面図である。 FIG. 56 is a cross-sectional view of a semiconductor memory device formed using the semiconductor device 31 of the embodiment. 【図57】従来の複数のシリコンの微粒子を用いたメモリとして機能する半導体メモリ素子を示す断面図である。 FIG. 57 is a sectional view showing a semiconductor memory device that functions as a memory using fine particles of a plurality of conventional silicon. 【符号の説明】 1011 p型シリコン基板1012 電荷保持領域1012a 微粒子分散領域1013 シリコン微粒子1014 SiO 2 1015 SiO 2膜1016 n型多結晶シリコン電極1017 衝撃によってはじき出された原子、分子 [Reference Numerals] 1011 p-type silicon substrate 1012 charge holding region 1012a particle dispersion region 1013 silicon microparticles 1014 SiO 2 1015 SiO 2 film 1016 n-type polycrystalline silicon electrode 1017 bombarded by flicked atoms, molecules

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願2000−25930(P2000−25930) (32)優先日 平成12年2月3日(2000.2.3) (33)優先権主張国 日本(JP) (31)優先権主張番号 特願2000−48820(P2000−48820) (32)優先日 平成12年2月25日(2000.2.25) (33)優先権主張国 日本(JP) (72)発明者 森田 清之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内(72)発明者 空田 晴之 大阪府門真市大字門真1006番地 松下電器 産業株式会社内Fターム(参考) 5F083 EP03 EP04 EP07 EP08 EP09 EP14 EP15 EP17 EP18 EP23 ER07 ER09 ER19 ER21 ER30 GA01 GA05 GA06 GA21 HA06 JA01 JA02 JA05 JA19 JA31 JA33 JA34 JA38 JA39 PR01 PR12 PR21 PR22 PR33 PR36 5F101 BA03 BA07 BA12 BA16 BA19 BA26 BA29 BA35 BA45 BA49 BA52 BA54 BB05 BC02 BD02 BD40 BE02 ────────────────────────────────────────────────── ─── of the front page continued (31) priority claim number Japanese Patent Application No. 2000-25930 (P2000-25930) (32) priority date 2000 February 3 (2000.2.3) (33) priority Country Japan (JP) (31) priority claim number Japanese Patent Application No. 2000-48820 (P2000-48820) (32) priority Date 2000 February 25 (2000.2.25) (33) priority Country Japan (JP ) (72) inventor Kiyoyuki Morita Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric industrial Co., Ltd. in the (72) inventor Sorata Haruyuki Osaka Prefecture Kadoma Oaza Kadoma 1006 address Matsushita Electric industrial Co., Ltd. in the F-term (reference) 5F083 EP03 EP04 EP07 EP08 EP09 EP14 EP15 EP17 EP18 EP23 ER07 ER09 ER19 ER21 ER30 GA01 GA05 GA06 GA21 HA06 JA01 JA02 JA05 JA19 JA31 JA33 JA34 JA38 JA39 PR01 PR12 PR21 PR22 PR33 PR36 5F101 BA03 BA07 BA12 BA16 BA19 BA26 BA29 BA35 BA45 BA49 BA52 BA54 BB05 BC02 BD02 BD40 BE02 BE05 BE07 BF02 BF09 BH02 BH03 BH05 BH10 BH16 BE05 BE07 BF02 BF09 BH02 BH03 BH05 BH10 BH16

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 導体層を有する基板と、 上記導体層の上に設けられた第1のSiO 2層と、 上記第1のSiO 2層の上に設けられたSiO xy層(0≦x<2,0<y≦4/3)層と、 上記SiO xy層の上に設けられた第2のSiO 2層と、 上記第2のSiO 2層の上に設けられた粒子体とを備えていることを特徴とする半導体素子。 [Claimed is: 1. A substrate having a conductive layer, a first SiO 2 layer provided on the conductive layer, the first SiO x provided on the SiO 2 layer and N y layer (0 ≦ x <2,0 <y ≦ 4/3) layer, and a second SiO 2 layer provided on the SiO x N y layer, on the second SiO 2 layer the semiconductor device characterized by comprising the a particle body provided. 【請求項2】 請求項1に記載の半導体素子において、 上記粒子体の上に設けられた絶縁体層と、 上記絶縁体層の上に設けられたゲート電極と、 上記導体層における上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域とをさらに備え、 MIS型トランジスタとして機能することを特徴とする半導体素子。 2. A semiconductor device according to claim 1, an insulator layer provided on said particles member, and a gate electrode provided on the insulator layer, the gate electrode in the conductive layer further comprising, a semiconductor device characterized by functioning as a MIS-type transistor and the source and drain regions provided in region located on both sides of. 【請求項3】 導体層を有する基板と、 上記導体層の上に設けられた絶縁体層と、 上記第1の絶縁体層の上に設けられた第1の粒子体と、 上記第1の粒子体の上に設けられた第1のSiO 2層と、 上記第1のSiO 2層の上に設けられたSiO xy層(0≦x<2,0<y≦4/3)層と、 上記SiO xy層の上に設けられた第2のSiO 2層と、 上記第2のSiO 2層の上に設けられた第2の粒子体とを備えていることを特徴とする半導体素子。 A substrate having a 3. A conductor layer, an insulator layer provided on said conductive layer, a first particle body provided on the first insulator layer, said first a first SiO 2 layer provided on the particle bodies, SiO x N y layer (0 ≦ x <2,0 <y ≦ 4/3) provided on the first SiO 2 layer layer When, characterized in that it comprises a second SiO 2 layer provided on the SiO x N y layer, and a second particle body provided on the second SiO 2 layer semiconductor element. 【請求項4】 請求項3記載の半導体素子において、 上記第2の粒子体の上に設けられたもう1つの絶縁体層と、 上記もう1つの絶縁体層の上に設けられたゲート電極と、 上記導体層における上記ゲート電極の両側方に位置する領域に設けられたソース・ドレイン領域とをさらに備え、 MIS型トランジスタとして機能することを特徴とする半導体素子。 4. A semiconductor device according to claim 3, wherein the second another insulator layer provided on the particles of a gate electrode provided on said another insulating layer a semiconductor device characterized by further comprising a source-drain region provided in a region located on both sides of the gate electrode in the conductive layer, which functions as an MIS-type transistor.
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