JP2003309502A - 中間周波数に適用するためのアナログ・マルチプレクサ及び可変利得増幅器 - Google Patents

中間周波数に適用するためのアナログ・マルチプレクサ及び可変利得増幅器

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ハリー・エス・ハーバーツ
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ロバート・イー・ジョンストン
William R Goyette
ウィリアム・アール・ゴイェット
Colin S Phan
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Abstract

(57)【要約】 【課題】 単一の集積回路チップ上にマルチプレクサ及
び可変利得増幅器を集積し、部品数削減や速度および分
離に関する最適化を図った受信回路を提供する。 【解決手段】 ダイバーシティ受信回路システム（１
０）は、主チャネル（２０）及びダイバーシティ・チャ
ネル（２２）を含む。両チャネルにおいて、アナログ入
力信号を差動信号に変換する。受信回路システムは、単
一のＲＦ集積回路チップ（１６）上に形成されたマルチ
プレクサ（１４）及び可変利得増幅器（１２）を含み、
マルチプレクサが増幅器の前に配置される。主チャネル
およびダイバーシティ・チャネルにおける差動信号は、
マルチプレクサ（１４）における増幅経路（７２、７
８）および非増幅経路（７６、８２）に印加される。制
御信号により、増幅主チャネル信号、非増幅主チャネル
信号、増幅ダイバーシティ・チャネル信号、非増幅ダイ
バーシティ・チャネル信号の内１つを選択する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般的には、多数
のＲＦアナログ信号を多重化し増幅する回路に関し、更
に特定すれば、単一の集積回路上に設けられ、セルラー
電話基地局受信機において、主アナログ信号およびダイ
バーシティ・アナログ信号を多重化し増幅するマルチプ
レクサおよび可変利得増幅器に関し、チップ上において
マルチプレクサが増幅器よりも前方に位置するものであ
る。
【０００２】
【従来の技術】従前より、通信システムはアナログ信号
をサンプリングし、当該システム内において信号処理を
行っていた。最近の傾向では、一般に、通信システムに
おける信号を時間サンプル・ディジタル・データ信号と
して表している。超高周波回路が利用可能になったため
に、ディジタル信号の処理は増々高い周波数においても
可能となり、１００ＭＨｚ台に達している。ディジタル
信号処理によってもたらされる利点には、変更に対する
柔軟性、温度や経年的影響を受けるアナログ構成要素
（素子）の較正を必要としない絶対精度、適度なコスト
で非常に複雑な信号処理ができることが含まれる。更
に、ディジタル信号処理は、多数のタスクで回路構成素
子を共有することができ、システムのハードウエアおよ
び関連するコストが更に削減する。しかしながら、ディ
ジタル回路構成素子は、高周波では非常に高価となる。
更に、無線周波数（ＲＦ）および中間周波数（ＩＦ）信
号双方を処理するようなディジタル・システムでは、特
に、複雑な変調を採用する波形に対して、信号の精度を
維持するために特別な注意を払わなければならない。
【０００３】セルラー電話基地局は、セルラー電話信号
を受信し処理するために、多くの受信回路を用いてい
る。各受信回路は、通例では、２つのチャネル、主チャ
ネルおよびダイバーシティ・チャネルを用い、各々が別
個のアンテナを有するので、受信回路は、２つの受信信
号の内強い方を選択し、後続の処理を行うことができ
る。受信回路には、主チャネル信号およびダイバーシテ
ィ・チャネル信号を組み合わせ、性能向上を図ったもの
もある。これによって、受信機は、セルラー通話が途切
れる可能性を低下させ、信頼性を高めることができる。
しかしながら、この種の受信機は、回路構成素子の削
減、ＩＦサンプリング回路の小型化および低コスト化、
ならびに高周波数における信号忠実性の維持について
は、その有効性に限界があった。
【０００４】セルラー基地局用受信回路は、可変利得増
幅器（ＶＧＡ）、ならびに主チャネルおよびダイバーシ
ティ・チャネルを伝搬するアナログ信号を増幅し選択す
るマルチプレクサを用いた自動利得制御を採用してい
る。また、アナログ信号は、アナログ‐ディジタル変換
器（ＡＤＣ）にも印加され、ディジタル信号に変換して
ディジタル処理を行う。ＶＧＡおよびマルチプレクサに
関係する回路では、種々の場所で１つ以上のＡＤＣが用
いられている。
【０００５】公知のアナログ・デバイスＡＤ６６００ダ
イバーシティ受信チップセットは、独立したチャネル減
衰、多重化、信号利得、およびアナログ‐ディジタル変
換を単一のチップ上で行う。この設計では、アナログ・
マルチプレクサの前に、チャネル毎に個別の可変利得減
衰段、およびピーク検出利得制御回路がある。
【０００６】
【発明が解決しようとする課題】米国特許第５，８６
１，８３１号は、クロック単位自動範囲設定ＡＤＣ(clo
ck-to-clock auto-ranging ADC)を開示している。これ
は、ＩＦバンド以上のアナログ信号上で直接動作し、ク
ロック単位でその利得範囲を追跡し、クリッピング(cli
pping)や信号感度損失なく、アナログ信号の高分解能を
維持するディジタル信号を生成する。このＡＤＣは、十
分高い周波数でアナログ信号をサンプリングするので、
ピーク検出器は少なくとも信号周期の半分にわたって最
大信号レベルを精度高く判定し、次いで、次のサンプル
周期が開始する前に、ＡＤＣに入る信号利得をリセット
することができる。’８３１号特許は、アナログ‐ディ
ジタル変換の改善に寄与するが、高周波数の多重化アー
キテクチャについては考慮していない。更に、’８３１
号特許において行うように、単一チップ上にあらゆる機
能を組み合わせると、信号スループットの速度低下を招
き、主チャネルおよびダイバーシティ・チャネル間の分
離が悪化する。
【０００７】National Semiconductor社は、ここで論じ
ている種類のダイバーシティ受信チップセットを有して
おり、これは高周波数で動作するが、様々なアーキテク
チャの別個のチップをいくつか必要とする。更に、この
チップセットは、アナログ信号を多重化するのではな
く、主チャネルおよびダイバーシティ・チャネル毎に別
個の並列ＶＧＡおよびＡＤＣを有する。この設計では、
優れた分離が得られるが、実施コストの上昇を招く。
【０００８】
【課題を解決するための手段】本発明の教示によれば、
単一の集積回路チップ上にマルチプレクサおよび可変利
得増幅器を組み合わせた、信号処理回路を開示する。マ
ルチプレクサを増幅器の前に配置して、部品数を削減
し、速度および分離に関して最適化を図る。更に、マル
チプレクサは、処理対象信号の増幅も行う。また、この
回路は、速度に対して最適化された別個の単一ＡＤＣも
含む。
【０００９】一実施形態では、主チャネルおよびダイバ
ーシティ・チャネルを含む受信回路内に集積チップを用
いる。ここで、アナログ信号は差動信号である。主チャ
ネルおよびダイバーシティ・チャネルの差動（差分）信
号は、マルチプレクサ内の増幅経路および非増幅経路に
印加される。マルチプレクサに制御信号を印加して、増
幅主チャネル信号、非増幅主チャネル信号、増幅ダイバ
ーシティ・チャネル信号、または非増幅ダイバーシティ
・チャネル信号の内１つを選択する。次に、選択した信
号は、可変利得増幅器における第１増幅段および第２増
幅段に印加される。両増幅段は、増幅経路および非増幅
経路を含む。こうして、多くの利得レベルに対して信号
を選択的に増幅することができる。
【００１０】本発明の更に別の目的、利点および特徴
は、添付図面と関連付けた以下の説明および特許請求の
範囲から明らかになるであろう。
【００１１】
【発明の実施の形態】本発明は、二重ダイバーシティ受
信システム用に共通集積回路チップ上に設けた可変利得
増幅器およびマルチプレクサを対象とし、以下の説明は
その性質上単なる一例に過ぎず、本発明あるいはその用
途または使用を限定することは全く意図していない。例
えば、マルチプレクサおよび増幅器は、セルラー基地局
におけるダイバーシティ受信システムと共に用いられ
る。しかしながら、当業者には理解されるであろうが、
本発明の増幅器およびマルチプレクサは、その他のアナ
ログまたはディジタル処理システムにおいても採用可能
である。
【００１２】図１は、本発明の一実施形態による、セル
ラー電話基地局用ダイバーシティ受信システム１０のブ
ロック構成図である。以下で詳しく説明するが、システ
ム１０は、本発明の一実施形態にしたがって、共通のＲ
Ｆ集積回路（ＩＣ）チップ１６上に形成されたＶＧＡ１
２およびアナログ・マルチプレクサ１４を含む。システ
ム１０は、主チャネル２０およびダイバーシティ・チャ
ネル２２を含み、それぞれ、アンテナ１８および２４か
らの同じアナログ・セルラー信号を受信し、信頼性の目
的のためにシステムの冗長性を備えている。受信した高
周波アナログ信号は、主チャネル２０ではイメージ・フ
ィルタ２６によって濾波され、低雑音増幅器（ＬＮＡ）
２８によって増幅され、一方ダイバーシティ・チャネル
２２ではイメージ・フィルタ３０によって濾波され、Ｌ
ＮＡ３２によって増幅される。
【００１３】主チャネル２０は、アンテナ１８からの信
号および局部発振器（ＬＯ）３６からの、これよりも周
波数が低い信号を受け、高周波アナログ信号を後続の処
理に適したＩＦ信号に変換するミキサ３４を含む。その
方法については、当業者であれば熟知しているはずであ
る。同様に、ダイバーシティ・チャネル２２は、アンテ
ナ２４からの信号およびＬＯ３６からの信号を受け、同
じ目的で高周波信号をＩＦ信号にダウンコンバートする
ミキサ３８を含む。
【００１４】主チャネル２０におけるＩＦ信号は、増幅
器４０によって増幅され、バンドパス・フィルタ４２に
よって濾波される。ダイバーシティ・チャネル２２にお
けるＩＦ信号は、増幅器４４によって増幅され、バンド
パス・フィルタ４８によって濾波される。増幅器４０お
よび４４は、ＩＦ信号を後続の処理に適したレベルに増
幅する。この実施形態では、フィルタ４２および４８
は、単一の入力信号を差動出力信号に変換する。別の実
施形態では、信号をチップ外部に送出し、変換器のよう
な適当な回路（図示せず）によって差動（差分）信号に
変換することも可能である。差動信号とは、互いに１８
０度位相がずれた２つの部分に分割された信号であり、
これらを組み合わせることによって完全な信号を形成す
る。当技術分野では公知であるが、差動信号は、この種
の通信システムにおいて、ノイズ耐性を高めるために発
生される場合がある。
【００１５】主チャネル２０における差動ＩＦ信号は、
ステップ減衰器５０に印加され、一方ダイバーシティ・
チャネル２２における差動ＩＦ信号は、ステップ減衰器
５２に印加される。減衰器５０および５２は、受信信号
の大きさがシステム構成要素にとって高過ぎる場合に、
信号利得を低減させる。減衰器５０および５２は、個々
のシステムにとって適当なレベルであればあらゆる減衰
を行うことができる。この実施形態では、減衰器５０お
よび５２は、以下で更に詳しく説明するディジタル信号
プロセッサ４６からの制御信号を受け、受信信号が強過
ぎた場合に、必要であれば、前述の信号を低いパワー・
レベルに減衰させ、システムの飽和および部品の損傷を
防止する。減衰器５０および５２は、ＰＩＮダイオード
減衰器のように、ここに記載する目的に適した減衰器で
あれば、いずれでも可能である。本発明による適当なＰ
ＩＮダイオード減衰器の１つを、図７を参照しながら以
下に説明する。
【００１６】主チャネル２０における減衰器５０からの
差動信号は、利得調節（トリム）器(trim device)５４
に印加され、一方ダイバーシティ・チャネル２２におけ
る減衰器５２からの差動信号は、利得調節器５６に印加
される。調節器５４および５６は、信号に対して減衰ま
たは利得を与えて、製造におけるばらつきに起因するシ
ステム構成要素の挿入損失および利得のばらつきを較正
することができる。この実施形態では、調節器５４およ
び５６は、１ｄＢ刻みで−７．５ｄＢから＋７．５ｄＢ
までの減衰および利得を与える。しかしながら、当業者
には認められるように、これらの値は用途によって特定
されるものである。適当な調節器の１つについて、図６
を参照しながら以下で詳しく説明する。差動信号は、次
に、主チャネル２０ではナイキスト・フィルタ５８に、
ダイバーシティ・チャネル２２ではナイキスト・フィル
タ６０に印加される。
【００１７】図示のように、両チャネル２０および２２
における差動信号は、マルチプレクサ１４に印加され
る。マルチプレクサ１４は、主チャネル２０およびダイ
バーシティ・チャネル２２の差動信号を順次選択し、そ
こから出力する。即ち、一実施形態では５２ＭＨｚのク
ロック信号によって、マルチプレクサ１４は入力の１つ
を連続的に選択し、マルチプレクサ１４の出力とする。
したがって、マルチプレクサ１４の出力は、所与の時点
におけるチャネル２０または２２の一方からのデータを
含むアナログ信号となる。本発明によれば、マルチプレ
クサ１４は、信号の増幅も選択的に行う。次に、アナロ
グ信号はＶＧＡ１２によって増幅され、自動利得制御
（ＡＧＣ）が行われる。本発明によれば、マルチプレク
サ１４は、ＶＧＡ１２の前に配置され、部品数を削減し
ている。即ち、マルチプレクサ１４は１つのアナログ信
号を出力するだけであるので、ＶＧＡは１つだけあれば
よい。マルチプレクサ１４およびＶＧＡ１２について
は、以下で更に詳しく説明することにする。
【００１８】選択され増幅された信号は、次にＡＤＣ６
２に送られ、ディジタル信号に変換される。これは、プ
ロセッサ４６に必要なためである。次に、ディジタル信
号はディジタル・プロセッサ４６に送られ、本明細書に
おける論述に沿った処理が行われる。プロセッサ４６
は、ＡＤＣ６２からのディジタル・データ・ストリーム
を処理し、この情報から種々の制御信号をシステム１０
に供給する。即ち、以下で詳しく説明するが、プロセッ
サ４６はステップ減衰器５０および５２に制御信号を供
給し、信号強度に基づいて減衰を行うか否か判断する。
更に、プロセッサ４６は、利得調節器５４および５６に
制御信号を供給し、適正な較正のために差動アナログ信
号に適用する利得または減衰の量を判定する。また、プ
ロセッサ４６は、マルチプレクサ１４に制御信号を供給
し、その出力のために選択信号および利得信号を供給す
る。加えて、プロセッサ４６はＶＧＡ１２に選択利得信
号を供給し、そこから得られる利得の量を決定する。
【００１９】図２は、システム１０から分離したＲＦＩ
Ｃチップ１６の構成図である。マルチプレクサ１４は、
差動増幅器７４を含む増幅経路７２と、主チャネル２０
から差動信号を受ける非増幅経路７６とを含む。更に、
マルチプレクサ１４は、増幅器８０を含む増幅経路７８
と、ダイバーシティ・チャネル２２から差動信号を受け
る非増幅経路８２とを含む。この実施形態では、増幅経
路７２および７８は、差動信号を＋１２ｄＢだけ増幅す
る。しかしながら、これは非限定的な一例に過ぎず、そ
の他の設計では、異なるレベルの利得を採用する場合も
ある。図示のように、マルチプレクサ１４は増幅経路７
２を選択している。
【００２０】ＶＧＡ１２は、増幅経路９０および非増幅
経路９２を有する第１増幅段８８を含み、増幅経路９０
内に増幅器９４が設けられている。また、ＶＧＡ１２
は、増幅経路９８および非増幅経路１００を含む第２増
幅段９６も備えており、増幅経路９８は差動増幅器１０
２を含む。以下で詳しく説明するが、第１増幅段８８
は、マルチプレクサ１４が選択した信号に対して、＋１
２ｄＢの利得を加えるか、または利得を加えない。ま
た、第２増幅段９６は、マルチプレクサ１４が選択した
信号に対して、＋６ｄＢの利得を加えるか、または利得
を加えない。したがって、ここで論ずるマルチプレクサ
１４およびＶＧＡ１２の組み合わせの種々の経路におけ
る利得を選択し組み合わせることによって、主チャネル
２０またはダイバーシティ・チャネル２２上の差動信号
は、ＲＦＩＣチップ１６の出力において、０、＋６、＋
１２、＋１８、＋２４、＋３０ｄＢのいずれかの利得を
加えることができる。これらの利得は、用途によって特
定的であり、本発明の範囲内で、他の実施形態では別の
利得の選択も可能である。
【００２１】利得選択制御信号は、低電圧トランジスタ
−トランジスタ（ＬＶＴＴＬ）回路１０４に印加され
る。即ち、プロセッサ４６からのＡＧＣ ＳＥＬディジ
タル制御線が、主チャネル２０または副チャネル２２を
選択し、プロセッサ４６からのＡＧＣ０、ＡＧＣ１およ
びＡＧＣ２ディジタル制御線が、選択した差動信号にＲ
ＦＩＣチップ１６が与える利得を決定する。回路１０４
は、本明細書における論述に沿ったディジタル制御信号
をデコードするのに適したいずれかのディジタル論理構
成素子を含む。回路１０４からのデコードされた制御信
号は、ラッチ制御回路１０６に送られる。ラッチ制御回
路１０６は、一連のフリップ・フロップ（図示せず）を
含み、クロック・サイクル毎に選択制御信号を保持す
る。ラッチ制御回路１０６の出力は、マルチプレクサ１
４、第１増幅段８８および第２増幅段９６に印加され、
各構成素子即ち各段において増幅経路または非増幅経路
の一方を選択する。例えば、６００オームの適正な負荷
をＲＦＩＣチップ１６の出力に印加し、アナログ差動信
号の所望の利得が得られるようにしなければならない。
【００２２】図３は、公知のマルチプレクサ１１０の構
成図である。マルチプレクサ１１０の設計は、セル設計
による電流モード・ロジック（ＣＭＬ：current mode l
ogic）を採用している。更に、マルチプレクサ１１０
は、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）を
採用している。これは、広帯域の信号（ＤＣないし２．
５ＧＨＺ）、スイッチング速度（１００ＭＨｚ）および
線形性（典型的には３０ｄＢの三次インターセプト(thi
rd order intercept)）に対して最適化されている。本
発明に沿った他の設計も、種々のトランジスタ技術にお
いて実施することができ、その中には、Ｓｉバイポー
ラ、ＳｉＧｅ ＨＢＴ、ＧａＡｓ ＨＢＴ、ＩｎＰ Ｈ
ＢＴ、およびＣＭＯＳ ＦＥＴまたはその他のＦＥＴ技
術が含まれる。
【００２３】マルチプレクサ１１０は、差動入力線１１
２、１１４、１１６および１１８上の４つの差動アナロ
グ入力信号を受け、これらの入力信号から１つを選択
し、差動出力線１２０上に供給する。また、４つのディ
ジタル制御線１２２、１２４、１２６および１２８もマ
ルチプレクサ１１０に結合され、選択機能を備えてい
る。マルチプレクサ１１０は、線１３０上の電圧電位を
受け、抵抗Ｒ1およびＲ2に印加する。更に、電流源１３
２が出力基準ポート１３４および１３６に結合されてお
り、抵抗Ｒ3およびＲ4ならびにバイポーラ・トランジス
タ１３８および１４０を含む。適正に動作するために
は、抵抗Ｒ1およびＲ2の値ならびに抵抗Ｒ3およびＲ4の
値は、同一値またはほぼ同一値でなければならない。
【００２４】以下に説明するが、マルチプレクサ１１０
は、出力線１２０に転送する差動入力を選択する際に、
４つの導通経路１４２、１４４、１４６および１４８の
内１つを通じて電圧線１３０から電流源１３２に電流を
導通させる。各導通経路１４２〜１４８は、２つの線を
含み、これらは出力線１２０に結合されている。２つず
つ４組のバイポーラ・トランジスタが導通して、個々の
導通経路１４２〜１４８の線を通じて、電流を流さなけ
ればならない。バイポーラ・トランジスタをオンにす
る、即ち、導通させるには、適当なＤＣバイアスをその
ベース端子に印加する。導通経路１４２〜１４８の線
は、図示のように相互接続され、線１３０から電流源１
３２まで電流を導通させる。
【００２５】入力線１１２は、導通経路１４２における
バイポーラ・トランジスタ１５０および１５２のベース
端子に結合されている。入力線１１４は、導通経路１４
４におけるバイポーラ・トランジスタ１５４および１５
６のベース端子に結合されている。入力線１１６は、導
通経路１４６におけるバイポーラ・トランジスタ１５８
および１６０のベース端子に結合されている。入力線１
１８は、導通経路１４８におけるバイポーラ・トランジ
スタ１６２および１６４のベース端子に結合されてい
る。制御線１２２は、導通経路１４４におけるバイポー
ラ・トランジスタ１６６および１６８のベース端子、な
らびに導通経路１４８におけるバイポーラ・トランジス
タ１７０および１７２のベース端子に結合されている。
制御線１２４は、導通経路１４２におけるバイポーラ・
トランジスタ１７４および１７６のベース端子、ならび
に導通経路１４６におけるバイポーラ・トランジスタ１
７８および１８０のベース端子に結合されている。制御
線１２６は、導通経路１４２におけるバイポーラ・トラ
ンジスタ１８２および１８４のベース端子に結合されて
いる。制御線１２８は、導通経路１４６におけるバイポ
ーラ・トランジスタ１８６および１８８のベース端子に
結合されている。
【００２６】ＲＦ入力信号が線１１２〜１１８に印加さ
れるか否かには係わらず、入力線１１２〜１１８上には
常にＤＣバイアス信号がある。したがって、導通経路に
おける制御線を適正に構成すれば、トランジスタ１５０
〜１６４のいずれかが、それに関連する導通経路を導通
させることができる。つまり、制御線１２２〜１２８
は、信号選択プロセスを行うために導通させる導通経路
を１４２〜１４８の中から決定する。入力線１１２を選
択するには、制御線１２４および１２６上に論理高信号
を供給し、バイポーラ・トランジスタ１７４、１７６、
１８２および１８４をオンにすることによって、導通経
路１４２を導通させる。入力線１１４を選択するには、
制御線１２２および１２６上に論理高信号を供給し、バ
イポーラ・トランジスタ１６６、１６８、１８２および
１８４をオンにすることによって、導通経路１４４を導
通させる。入力線１１６を選択するには、制御線１２４
および１２８上に論理高信号を供給し、バイポーラ・ト
ランジスタ１７８、１８０、１８６および１８８をオン
にすることによって、導通経路１４６を導通させる。入
力線１１８を選択するには、制御線１２２および１２８
上に論理高信号を供給し、バイポーラ・トランジスタ１
７０、１７２、１８６および１８８をオンにすることに
よって、導通経路１４８を導通させる。尚、このセル・
アーキテクチャを拡張すれば、４つよりも多い差動入力
線上でも信号の選択が可能となることは、当業者には明
白であろう。
【００２７】図４は、印加された差動信号を選択的に２
つの異なる利得で増幅するために適用可能な、公知の二
重切換利得回路２００の構成図である。一実施形態で
は、回路２００を増幅段８８および９６に用いることが
できる。利得回路２００のＣＭＬアーキテクチャは、前
述のマルチプレクサ１１０と同じ原理を基本としてい
る。利得回路２００は、１対の差動信号入力線２０２、
１対の差動出力線２０４、第１制御線２０６、第２制御
線２０８、ならびに抵抗Ｒ1およびＲ2に結合されている
電圧線２１０を含む。また、利得回路２００は、電圧基
準ポート２１８および２４０に結合されている、バイポ
ーラ・トランジスタ２１４および２１６ならびに抵抗Ｒ
5およびＲ6を有する電流源２１２も含む。更に、利得回
路２００は、電圧線２１０および電流源２１２の間に、
第１利得導通経路２２０および第２利得導通経路２２２
を含む。両導通経路２２０および２２２は、出力線２０
４に結合されている。
【００２８】利得経路２２０および２２２は、それぞ
れ、縮退抵抗(degenerative resistor)Ｒ3およびＲ4に
よって設定される、異なる利得を与える。抵抗Ｒ3およ
びＲ4を縮退抵抗と呼ぶのは、これらがギルバート・ミ
キサ型アーキテクチャのバイポーラ・トランジスタ集合
（セット）のエミッタ端子に連結されているからである
（例えば、Ｒ3がトランジスタ２２４および２２６に、
Ｒ4がトランジスタ２２８および２３０に連結されてい
る）。抵抗Ｒ3の値の抵抗Ｒ1およびＲ2の値に対する比
率によって決定される伝達関数が、導通経路２２０の利
得を決定する。同様に、抵抗Ｒ3の値の抵抗Ｒ1およびＲ
2の値に対する比率が、導通経路２２２の利得を決定す
る。伝達関数は、２ＲL／（ＲG＋２ｒe）で規定され、
ここで、ＲLはＲ 1またはＲ2（これらは同一であるた
め）、ＲGは経路利得縮退抵抗、およびｒeは各バイポー
ラ・トランジスタのエミッタ抵抗である。ＲGが比例し
てＲL未満の場合、導通経路は利得を与え、ＲGが比例し
てＲLよりも大きい場合、導通経路は減衰を与える。利
得回路２００を増幅段８８または９６に用いる場合、抵
抗Ｒ3またはＲ4の一方の値を選択する際、関連する導通
経路が１の利得を与え、入力信号を不変のまま通過させ
るようにする。あるいは、所望の利得が得られるように
他方の抵抗のサイズを決定する。非増幅経路９２または
１００は、利得を与えない導通経路であり、増幅経路９
０または９８は、利得を与える導通経路である。
【００２９】入力線２０２は、導通経路２２０における
バイポーラ・トランジスタ２２４および２２６のベース
端子、ならびに導通経路２２２におけるバイポーラ・ト
ランジスタ２２８および２３０のベース端子に結合され
ている。差動アナログ入力信号は連続的に入力線２０２
に印加されており、バイポーラ・トランジスタ２２４、
２２６、２２８および２３０には全て適正にＤＣバイア
スがかけられている。何故ならこれらの段がＤＣ結合さ
れているからである。したがって、制御線２０６および
２０８は、経路２２０または２２２のどちらを導通させ
るか決定する。即ち、制御線２０６上の論理高信号がバ
イポーラ・トランジスタ２３２および２３４のベース端
子に印加されると、トランジスタ２３２および２３４を
オンにして、導通経路２２０を導通させる。同様に、制
御線２０８上の論理高信号がバイポーラ・トランジスタ
２３６および２３８のベース端子に印加されると、トラ
ンジスタ２３６および２３８をオンにして、導通経路２
２２を導通させる。導通した経路からの増幅入力信号
は、出力線２０４上に供給される。
【００３０】図５は、本発明の一実施形態による、マル
チプレクサ／切換利得回路２５０の構成図であり、先に
説明したマルチプレクサ１４に用いることができる。回
路２５０の設計は、マルチプレクサ１１０および利得回
路２００の特徴を組み合わせたものである。回路２５０
は、第１差動入力線２５２、第２差動入力線２５４、第
１ディジタル制御線２５６、第２ディジタル制御線２５
８、第３ディジタル制御線２６０、第４ディジタル制御
線２６２、差動出力線２６４、電圧線２６６、および電
流源２６８を含む。電圧線２６６は、先に説明したのと
同様に、抵抗Ｒ 1およびＲ2に結合されている。同様に、
電流源２６８は、出力基準ポート２７０および２７６に
結合されている抵抗Ｒ7およびＲ8ならびにバイポーラ・
トランジスタ２７２および２７４を含む。回路２５０
は、電圧線２６６および電流源２６８間に４つの利得導
通経路を規定し、第１利得導通経路２７８、第２利得導
通経路２８０、第３利得導通経路２８２、および第４利
得導通経路２８４を含む。それぞれの導通経路２７８〜
２８４における縮退抵抗Ｒ3、Ｒ4、Ｒ5およびＲ6が、当
該経路の利得（または利得無し）を決定する。各導通経
路２７８〜２８４は、出力線２６４に結合されている。
【００３１】第１差動入力線２５２は、第１導通経路２
７８におけるバイポーラ・トランジスタ２８８および２
９０のベース端子、ならびに導通経路２８０におけるバ
イポーラ・トランジスタ２９２および２９４のベース端
子に結合されている。第２差動入力線２５４は、導通経
路２８２におけるバイポーラ・トランジスタ２９６およ
び２９８のベース端子、ならびに導通経路２８４におけ
るバイポーラ・トランジスタ３００および３０２のベー
ス端子に結合されている。制御線２５６は、導通経路２
７８におけるバイポーラ・トランジスタ３１０および３
１２のベース端子に結合されている。制御線２５８は、
導通経路２８０におけるバイポーラ・トランジスタ３１
４および３１６のベース端子に結合されている。制御線
２６０は、導通経路２８２におけるバイポーラ・トラン
ジスタ３１８および３２０のベース端子に結合されてい
る。制御線２６２は、導通経路２８４におけるバイポー
ラ・トランジスタ３２２および３２４のベース端子に結
合されている。
【００３２】トランジスタ２８８〜３０２のベース端子
にＤＣバイアスを印加して、これらがターンオンできる
ようにする。制御線２４６〜２６２は、所望の利得を有
する入力信号を選択するために、導通経路２７８〜２８
４の内どれを選択するかを決定する。ここで論ずる場
合、１つの制御線２５６〜２６２上における論理高と
は、当該制御線に他の制御線よりも高いＤＣ電圧が印加
されることを意味する。制御線２５６上に論理高信号が
あると、導通経路２７８が導通し、線２５２上の入力信
号に、抵抗Ｒ3によって決定される利得を与えて、出力
線２６４上に出力する。制御線２５８上に論理高信号が
あると、導通経路２８０が導通し、線２５２上の入力信
号に、抵抗Ｒ4によって決定される利得を与えて、出力
線２６４上に出力する。制御線２６０上に論理高信号が
あると、導通経路２８２が導通し、線２５４上の入力信
号に、抵抗Ｒ5によって決定される利得を与え、出力線
２６４上に出力する。制御線２６２上に論理高信号があ
ると、導通経路２８４が導通し、線２５４上の入力信号
に、抵抗Ｒ6によって決定される利得を与え、出力線２
６４上に出力する。
【００３３】回路２５０をマルチプレクサ１４に用いる
場合、両入力信号の導通経路の内一方は利得がない。更
に具体的には、非増幅経路７６を設けるために、抵抗Ｒ
3またはＲ4の一方は、線２５２上の入力信号に無利得導
通経路を設ける。同様に、非増幅経路８２を設けるため
に、抵抗Ｒ5またはＲ6の一方は、線２５４上の入力信号
に無利得導通経路を設ける。
【００３４】利得回路２５０は、単一の電流源を用いる
ので、電力消費の抑制を含む、種々の利点がある。更
に、別の利得導通経路を追加することもでき、その場
合、追加の電力を必要とせず、制御線およびトランジス
タを追加するだけでよい。この設計では、各入力は２つ
の利得経路を有するが、他の実施形態では、入力毎にも
っと多くの利得経路を用いてもよい。更に、入力毎に、
異なる数の利得経路を設けることもできる。
【００３５】図６は、ここで説明したＣＭＬセル・アー
キテクチャに基づく、本発明の一実施形態による四重切
換利得回路３５０の構成図である。利得回路３５０は、
入力３５２上で差動アナログ入力信号を受け、選択した
利得構成に基づいて、差動アナログ入力信号に利得また
は減衰を加える。一実施形態では、利得回路３５０は、
特に利得調節器５４および５６に適用され、−７．５ｄ
Ｂないし＋７．５ｄＢ間で１ｄＢの減衰または利得変化
が得られる。しかしながら、当業者には認められよう
が、利得回路３５０は、送信回路のようなその他の回路
にも適用することができる。
【００３６】回路３５０は、第１制御線３５６、第２制
御線３５８、第３制御線３６０、第４制御線３６２、差
動出力線３６４、電圧線３６６、および電流源３６８を
含む。電圧線３６６は、先に説明したのと同様に、抵抗
Ｒ1およびＲ2に結合されている。同様に、電流源３６８
は、基準ポート３５４および３７０に結合されている抵
抗Ｒ7およびＲ8ならびにバイポーラ・トランジスタ３７
２および３７４を含む。回路３５０は、電圧線３６６お
よび電流源３６８間に、４つの導通経路を規定し、第１
導通経路３７８、第２導通経路３８０、第３導通経路３
８２、および第４導通経路３９４を含む。各導通経路３
７８〜３８４における縮退抵抗Ｒ3、Ｒ4、Ｒ5およびＲ6
が、当該経路の利得を決定する。各導通経路３７８〜２
８４は、出力線３６４に結合されている。
【００３７】差動入力線３５２は、導通経路３７８にお
けるバイポーラ・トランジスタ３８８および３９０のベ
ース端子、導通経路３８０におけるバイポーラ・トラン
ジスタ３９２および３９４のベース端子、導通経路３８
２におけるバイポーラ・トランジスタ３９６および３９
８のベース端子、ならびに導通経路３８４におけるバイ
ポーラ・トランジスタ４００および４０２のベース端子
に結合されている。制御線３５６は、導通経路３７８に
おけるバイポーラ・トランジスタ４１０および４１２の
ベース端子に結合されている。制御線３５８は、導通経
路３８０におけるバイポーラ・トランジスタ４１４およ
び４１６のベース端子に結合されている。制御線２６０
は、導通経路３８２におけるバイポーラ・トランジスタ
４１８および４２０のベース端子に結合されている。制
御線３６２は、導通経路３８４におけるバイポーラ・ト
ランジスタ４２２および４２４のベース端子に結合され
ている。
【００３８】適切なＤＣバイアスをトランジスタ３８８
〜４０２のベース端子に印加し、トランジスタ３８８〜
４０２がターンオンできるようにする。制御線３５６〜
３６２は、入力信号に対して所望の利得または減衰を設
定するために、導通経路３７８〜３８４の内どれを選択
するかを決定する。制御線３５６上に論理高信号がある
と、導通経路３７８が導通し、抵抗Ｒ3によって決定さ
れる利得または減衰を、出力線３６４上に与える。制御
線３５８上に論理高信号があると、導通経路３８０が導
通し、抵抗Ｒ4によって決定される利得または減衰を出
力線３６４上に与える。制御線３６０上に論理高信号が
あると、導通経路３８２が導通し、抵抗Ｒ5によって決
定される利得または減衰を出力線３６４上に与える。制
御線３６２上に論理高信号があると、導通経路３８４が
導通し、抵抗Ｒ6によって決定される利得または減衰を
出力経路３６４上に与える。
【００３９】先に説明したように、抵抗Ｒ1およびＲ2の
値のそれぞれの導通経路３７８〜３８４における縮退抵
抗の値に対する比率が、導通経路３７８〜３８４が利得
を与えるのかまたは減衰を与えるのかを決定する。ここ
で説明している実施形態では、利得または減衰は、−
７．５ｄＢないし＋７．５ｄＢの間で１ｄＢ刻み（ステ
ップ）で（１６段階）与えられる。回路３５０の利得ま
たは減衰には４種類の変形しかないことは明らかであ
る。１６段階の利得を得るには、別の四重切換利得回路
を設け、回路３５０とカスケード接続する必要がある。
即ち、第２切換利得回路を出力線３６４に結合し、入力
線３５２に印加されるアナログ入力信号が２つの導通経
路を通過して、所望の利得または減衰を与えるようにす
る。両切換回路における各導通経路は、異なる抵抗値を
有する。１６個の１ｄＢ刻みを設けるにはこれらの抵抗
値をどのように決定するかは、当業者であれば容易にわ
かるであろう。
【００４０】別の実施形態では、回路３５０は、１６の
区分即ち導通経路を有し、所望の利得を１６段階で１ｄ
Ｂずつ与えることができる。しかしながら、このような
設計は１６本の制御線を必要とし、制御回路の増大を招
く。本発明の範囲内において可能な別の設計では、用い
る切換回路の区分数を増減したり、結合する切換回路を
増減することにより、ｄＢ刻みを変えたり、利得および
減衰の範囲を広めたりまたは狭めたりすることが可能で
ある。
【００４１】図７は、先に論じたステップ減衰器５０ま
たは５２のいずれにも使用可能な、本発明の一実施形態
による、差動ＰＩＮダイオード減衰器４５０の構成図で
ある。以下の説明から明らかとなろうが、減衰器４５０
は、その構成素子の全てを単一の集積回路チップ上に含
む。何故なら、これは、公知の差動ＰＩＮダイオード設
計において用いられているインダクタを不要としたから
である。公知の設計では、ＲＦ入力信号がＤＣ制御バイ
アス線に進入するのを防ぐためにインダクタが必要であ
った。即ち、従来の手法では、４つのインダクタを用い
た積層（スタック）ＰＩパッド構成を採用し、ＲＦを外
部バイアス／制御回路から阻止（ブロック）していた。
１００〜５００ＭＨｚというような低ＲＦ周波数では、
これらのインダクタは大き過ぎて、ＲＦ ＬＳＩチップ
上に製作することはできない。したがって、インダクタ
のために、８つの入出力パッドをチップから引き出し、
そしてチップに戻す必要があった。
【００４２】入力線４５２上の差動信号は、減衰線路４
５６または非減衰線路４５８に導かれ、次いで出力線４
６０に導かれる。減衰線路４５６は、抵抗Ｒ1を含み、
これが分圧ネットワークにおける抵抗Ｒ5およびＲ7と結
合して、減衰が行われる。非減衰線路４５８は、ＰＩＮ
ダイオード４６２を含み、バイアスされていないとき
に、信号を減衰させずに通過させる。同様に、入力線４
５４上の差動信号は、減衰線路４６６または非減衰線路
４６８に導かれ、次いで出力線４７０に導かれる。減衰
線路４６６は、抵抗Ｒ2を含み、これが分圧ネットワー
クにおける抵抗Ｒ6およびＲ8と結合して、減衰が行われ
る。非減衰線路４６８は、ＰＩＮダイオード４７２を含
み、バイアスされていないときに、信号を減衰させずに
通過させる。制御線４７４上に論理高信号および制御線
４７８上に論理低信号があると、ダイオード４６２およ
び４７２がバイアスされ、非減衰線路４５８および４６
８を選択する。制御線４７４上に論理低信号および制御
線４７８上に論理高信号があると、ダイオード４６２お
よび４７２上からバイアスが除去されるので、非減衰線
路４５８および４６８はＲＦ信号に対して開放（オープ
ン）回路となり、したがって信号は減衰線路４５６およ
び４６６を通過する。
【００４３】入力信号は差動信号であるので、入力線４
５２および４５４上の信号は互いに１８０度位相がずれ
ている。信号が線４５２および４５４に沿って伝搬する
と、線４８２に入る。信号が線４５２および４５４の中
間点にあるノード４８４に達すると、これらは互いに打
ち消し合う。したがって、制御線４７４をノード４８４
に結合することによって、ＲＦ信号は制御線４７４に入
らなくなる。同様に、制御線４７８を出力線４６０およ
び４７０間の中間にあるノード４８６に結合すれば、Ｒ
Ｆ信号は制御線４７８に入らなくなる。このように、Ｄ
Ｃバイアス制御信号の保全性を保護するための、インダ
クタのようなＲＦ阻止構成要素は不要となる。
【００４４】減衰器４５０は比較的大きな量の減衰を与
えることができるので、通例では、Ｒ1およびＲ2を大き
くして所望の減衰が得られるようにしなければならな
い。しかしながら、Ｒ1およびＲ2が大きくなるに伴っ
て、これらは減衰モードにおいてダイオード４６２およ
び４７２によって得られる開放回路と競合し初め、減衰
の有効性が低下し、信号の有効帯域幅が減少する。この
問題を克服するために、本発明は、線４５６に分路（シ
ャント）ダイオード４９０を用い、そして線４６６に分
路ダイオード４９２を用いることを提案している。制御
線４７８が高で、減衰線路４５６および４６６を選択す
ると、ダイオード４９０がバイアスされ、並列抵抗Ｒ5
およびＲ7によって発生する分路抵抗の直列抵抗Ｒ1に対
する比率で、減衰が行われる。同様に、制御線４７８が
高で、減衰線路４５６および４６６を選択すると、ダイ
オード４９２がバイアスされ、並列抵抗Ｒ6およびＲ8に
よって発生する分路抵抗の直列抵抗Ｒ2に対する比率
で、減衰が行われる。この構成では、抵抗Ｒ1およびＲ2
を比較的小さくすることができ、しかも大きな減衰を与
えることができる。抵抗Ｒ11があるので、ダイオード４
９０および４９２がバイアスされたときに、電流制限能
力が高められている。
【００４５】減衰器４５０が非減衰モードにある場合、
入力インピーダンスは、抵抗Ｒ3およびＲ4と抵抗Ｒ5お
よびＲ6との並列結合に等しい。しかしながら、減衰器
４５０が減衰モードにある場合、減衰線路４５６および
４６６内にある抵抗Ｒ1およびＲ2によって入力インピー
ダンスが増大する。一実施形態では、非減衰モードにお
ける入力インピーダンスは約２００オームであり、減衰
モードにおける入力インピーダンスは約４００オームで
ある。
【００４６】本発明によれば、両減衰モードに対して、
減衰器４５０のインピーダンスをシステムのその他の部
分のインピーダンスと一致させる回路が設けられてい
る。即ち、減衰器４５０は、抵抗Ｒ9およびＲ10ならび
にダイオード４９８および５００から成るインピーダン
ス整合ネットワークを含む。減衰状態を得るために制御
線４７８に高信号が供給されると、制御線５０２にも高
信号が供給され、前述の回路においてダイオード４９８
および５００をバイアスし、抵抗Ｒ9およびＲ10を結合
し、入力インピーダンスを変化させる。この実施形態で
は、制御線４７８および５０２を別個の入力として、電
力制御性を向上させている。しかしながら、別の設計で
は、制御線４７８および５０２を同じ線に連結すること
もできる。何故なら、これらは双方共同時に高に移行す
るからである。コンデンサＣ1〜Ｃ4は、ＤＣ阻止コンデ
ンサであり、ＤＣ信号が減衰器４５０のＲＦ入力および
出力信号を妨害するのを防止する。
【００４７】以上の論述は、本発明の実施形態例につい
て開示し説明したに過ぎない。当業者は、このような論
述および添付した図面および特許請求の範囲から、種々
の変更、修正、および変形が、特許請求の範囲に規定し
た本発明の精神およびその範囲から逸脱することなく、
本発明において可能であることを容易に理解するであろ
う。
【図面の簡単な説明】
【図１】図１は、セルラー電話基地局において、本発明
の一実施形態による可変利得増幅器／マルチプレクサＲ
Ｆ集積回路を採用したダイバーシティ受信機の構成図で
ある。
【図２】図２は、受信機から分離した、図１の可変利得
増幅器／マルチプレクサ集積回路の詳細な構成図であ
る。
【図３】図３は、バイポーラ・トランジスタを用いた公
知のアナログ・マルチプレクサ回路の構成図である。
【図４】図４は、バイポーラ・トランジスタを用いた公
知の二重切換利得回路の構成図である。
【図５】図５は、信号利得を与え、図２に示したマルチ
プレクサに適用可能な、本発明の一実施形態によるアナ
ログ・マルチプレクサ／切換利得回路の構成図である。
【図６】図６は、図１に示した受信機の各チャネルに用
いるために適用可能な、本発明の一実施形態による四重
切換利得回路の構成図である。
【図７】図７は、図１に示した受信機の各チャネルに用
いるために適用可能な、本発明の一実施形態による差動
ＰＩＮダイオード減衰器の構成図である。
【符号の説明】
１０ セルラー電話基地局用ダイバーシティ受信シス
テム １２ 可変利得増幅器（ＶＧＡ） １４ アナログ・マルチプレクサ １６ 共通のＲＦ集積回路（ＩＣ）チップ １８、２４ アンテナ ２０ 主チャネル ２２ ダイバーシティ・チャネル ２６、３０ イメージ・フィルタ ２８、３２ 低雑音増幅器（ＬＮＡ） ３４、３８ ミキサ ３６ 局部発振器（ＬＯ） ４０、４４ 増幅器 ４２、４８ バンドパス・フィルタ ４６ プロセッサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハリー・エス・ハーバーツ アメリカ合衆国カリフォルニア州92069, サン・マルコス，ティエラ・デュラ・ロー ド 932 (72)発明者 デービッド・エル・ギャノン アメリカ合衆国カリフォルニア州92128, サンディエゴ，カミニト・デ・ラス・ミッ ショネス 11888 (72)発明者 ロバート・イー・ジョンストン アメリカ合衆国カリフォルニア州92109, サンディエゴ，チャルスドニー・ストリー ト・ナンバー１ 945 (72)発明者 ウィリアム・アール・ゴイェット アメリカ合衆国カリフォルニア州92078, サン・マルコス，ウィンドリッジ・サーク ル 875 (72)発明者 コリン・エス・ファン アメリカ合衆国カリフォルニア州92064, ポーウェイ，ベニー・リー・ドライブ 16128 Ｆターム(参考） 5J100 JA01 KA05 LA00 LA11 QA01 SA02 5K059 CC03 DD31 DD36 EE02

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 アナログ信号を受信する受信回路であっ
    て、該受信回路が主チャネルおよびダイバーシティ・チ
    ャネルを含み、各々前記アナログ信号を受信し、 前記主チャネルおよび前記ダイバーシティ・チャネル双
    方からのアナログ信号に応答するマルチプレクサであっ
    て、前記アナログ信号の一方を選択するマルチプレクサ
    と、 前記マルチプレクサからの選択したアナログ信号に応答
    する可変利得増幅器であって、前記選択したアナログ信
    号を増幅する、可変利得増幅器と、 を備え、前記マルチプレクサおよび前記可変利得増幅器
    を共通の集積回路上に形成し、前記集積回路上の信号経
    路に対して、前記マルチプレクサを前記可変利得増幅器
    の前に配置した、受信回路。
  2. 【請求項２】 請求項１記載の受信回路において、前記
    マルチプレクサが信号利得を与える回路構成要素を含む
    受信回路。
  3. 【請求項３】 請求項２記載の受信回路において、前記
    マルチプレクサが、前記主チャネル上のアナログ信号に
    応答する第１増幅信号経路と、前記主チャネル上のアナ
    ログ信号に応答する第１非増幅信号経路と、前記ダイバ
    ーシティ・チャネル上のアナログ信号に応答する第２増
    幅信号経路と、前記ダイバーシティ・チャネル上のアナ
    ログ信号に応答する第２非増幅信号経路とを含み、前記
    マルチプレクサが、前記第１増幅経路、前記第１非増幅
    経路、前記第２増幅経路、および前記第２非増幅経路上
    の信号の内１つを選択する受信回路。
  4. 【請求項４】 請求項３記載の受信回路において、前記
    第１増幅経路が第１増幅器を含み、前記第２増幅経路が
    前記アナログ信号を増幅する第２増幅器を含む受信回
    路。
  5. 【請求項５】 請求項１記載の受信回路において、前記
    可変利得増幅器が第１増幅段と第２増幅段とを含む受信
    回路。
  6. 【請求項６】 請求項５記載の受信回路において、前記
    第１増幅段が増幅信号経路と非増幅信号経路とを含み、
    前記第２増幅段が増幅信号経路と非増幅信号経路とを含
    む受信回路。
  7. 【請求項７】 請求項１記載の受信回路において、更
    に、前記マルチプレクサおよび前記可変利得増幅器を制
    御するプロセッサを備えている受信回路。
  8. 【請求項８】 請求項１記載の受信回路において、前記
    主チャネルおよびダイバーシティ・チャネル双方におい
    て前記マルチプレクサに印加されるアナログ信号が差動
    アナログ信号である受信回路。
  9. 【請求項９】 請求項１記載の受信回路において、更
    に、前記可変利得増幅器からのアナログ信号に応答する
    アナログ‐ディジタル変換器を備え、該アナログ‐ディ
    ジタル変換器が前記アナログ信号をディジタル信号に変
    換する受信回路。
  10. 【請求項１０】 請求項１記載の受信回路において、前
    記受信回路をセルラー電話基地局において用いる受信回
    路。
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