JP4335566B2

JP4335566B2 - 差動ｐｉｎダイオード減衰器

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Publication number: JP4335566B2
Application number: JP2003099528A
Authority: JP
Inventors: ウィリアム・アール・ゴイェット; ハリー・エス・ハーバーツ
Original assignee: Northrop Grumman Corp
Current assignee: Northrop Grumman Corp
Priority date: 2002-04-02
Filing date: 2003-04-02
Publication date: 2009-09-30
Anticipated expiration: 2023-04-02
Also published as: US6667669B2; US20030184461A1; JP2003318688A; EP1351382A3; EP1351382A2

Description

【０００１】
【発明の属する技術分野】
本発明は、一般的に言えば、差動アナログ信号を減衰させる差動ダイオード減衰器に関し、更に特定すれば、選択的に差動アナログ信号を減衰させる差動ＰＩＮダイオード減衰器に関し、減衰回路内において信号の差動部分が相殺する位置にダイオードＤＣバイアス電圧を印加することにより、ＤＣブロッキング・インダクタを不要として、回路全体を単一の集積回路チップ上に設けることを可能にしたものである。
【０００２】
【従来の技術】
従前より、通信システムはアナログ信号をサンプリングし、当該システム内において信号処理を行っていた。最近の傾向では、一般に、通信システムにおける信号を時間サンプル・ディジタル・データ信号として表している。超高周波回路が利用可能になったために、ディジタル信号の処理は増々高い周波数においても可能となり、１００ＭＨｚ台に達している。ディジタル信号処理によってもたらされる利点には、変更に対する柔軟性、温度や経年的影響を受けるアナログ構成要素（素子）の較正を必要としない絶対精度、適度なコストで非常に複雑な信号処理ができることが含まれる。更に、ディジタル信号処理は、多数のタスクで回路構成素子を共有することができ、システムのハードウエアおよび関連するコストが更に削減する。しかしながら、ディジタル回路構成素子は、高周波では非常に高価となる。更に、無線周波数（ＲＦ）および中間周波数（ＩＦ）信号双方を処理するようなディジタル・システムでは、特に、複雑な変調を採用する波形に対して、信号の精度を維持するために特別な注意を払わなければならない。
【０００３】
セルラー電話基地局は、セルラー電話信号を受信し処理するために、多くの受信回路を用いている。各受信回路は、通例では、２つのチャネル、主チャネルおよびダイバーシティ・チャネルを用い、各々が別個のアンテナを有するので、受信回路は、２つの受信信号の内強い方を選択し、後続の処理を行うことができる。受信回路には、主チャネル信号およびダイバーシティ・チャネル信号を組み合わせ、性能向上を図ったものもある。これによって、受信機は、セルラー通話が途切れる可能性を低下させ、信頼性を高めることができる。しかしながら、この種の受信機は、回路構成素子の削減、ＩＦサンプリング回路の小型化および低コスト化、ならびに高周波数における信号忠実性の維持については、その有効性に限界があった。
【０００４】
セルラー基地局用受信回路は、可変利得増幅器（ＶＧＡ）、ならびに主チャネルおよびダイバーシティ・チャネルを伝搬するアナログ信号を増幅し選択するマルチプレクサを用いた自動利得制御を採用している。また、アナログ信号は、アナログ‐ディジタル変換器（ＡＤＣ）にも印加され、ディジタル信号に変換してディジタル処理を行う。ＶＧＡおよびマルチプレクサに関係する回路では、種々の場所で１つ以上のＡＤＣが用いられている。
【０００５】
公知のアナログ・デバイスＡＤ６６００ダイバーシティ受信チップセットは、独立したチャネル減衰、多重化、信号利得、およびアナログ‐ディジタル変換を単一のチップ上で行う。この設計では、アナログ・マルチプレクサの前に、チャネル毎に個別の可変利得減衰段、およびピーク検出利得制御回路がある。
【０００６】
【発明が解決しようとする課題】
米国特許第５，８６１，８３１号は、クロック単位自動範囲設定ＡＤＣ(clock-to-clock auto-ranging ADC)を開示している。これは、ＩＦバンド以上のアナログ信号上で直接動作し、クロック単位でその利得範囲を追跡し、クリッピング(clipping)や信号感度損失なく、アナログ信号の高分解能を維持するディジタル信号を生成する。このＡＤＣは、十分高い周波数でアナログ信号をサンプリングするので、ピーク検出器は少なくとも信号周期の半分にわたって最大信号レベルを精度高く判定し、次いで、次のサンプル周期が開始する前に、ＡＤＣに入る信号利得をリセットすることができる。’８３１号特許は、アナログ‐ディジタル変換の改善に寄与するが、高周波数の多重化アーキテクチャについては考慮していない。更に、’８３１号特許において行うように、単一チップ上にあらゆる機能を組み合わせると、信号スループットの速度低下を招き、主チャネルおよびダイバーシティ・チャネル間の分離が悪化する。
【０００７】
National Semiconductor社は、ここで論じている種類のダイバーシティ受信チップセットを有しており、これは高周波数で動作するが、様々なアーキテクチャの別個のチップをいくつか必要とする。更に、このチップセットは、アナログ信号を多重化するのではなく、主チャネルおよびダイバーシティ・チャネル毎に別個の並列ＶＧＡおよびＡＤＣを有する。この設計では、優れた分離が得られるが、実施コストの上昇を招く。
【０００８】
【課題を解決するための手段】
本発明の教示によれば、差動アナログ入力信号を選択的に減衰させる差動ＰＩＮダイオード減衰器を開示する。差動信号の２部分を別個の入力線に印加する。これらは互いに１８０゜位相がずれている。一方の入力線は、抵抗を含む第１減衰経路と、ＰＩＮダイオードを含む第１非減衰経路とに結合されている。他方の入力線は、抵抗を含む第２減衰経路と、ＰＩＮダイオードを含む第２非減衰経路とに結合されている。減衰器が非減衰モードにあるとき、差動アナログ信号が減衰経路を迂回（バイパス）できるように、ダイオードがＤＣバイアス信号によってバイアスされる。入力線の間の中間で、差動信号の２部分が相殺する位置にある制御入力ノードにＤＣバイアス信号を印加する。したがって、ＤＣバイアス入力位置にＲＦ信号が存在するとＤＣバイアス信号に悪影響を与える場合があるが、この位置にはＲＦ信号が存在しない。このため、ＲＦ阻止インダクタが不要となり、減衰回路全体を単一の集積回路チップ上に設けることが可能となる。
【０００９】
一実施形態では、所望の減衰が比較的高く、このため両減衰経路内にある抵抗は、通常、この減衰量を得るために比較的大きくなる。しかしながら、減衰抵抗が大きくなる程、バイアスされていないダイオードは信号帯域幅を制限するように作用する。本発明によれば、減衰抵抗と組み合わせて、分路（シャント）ダイオードおよび並列分路（シャント）抵抗を設け、減衰抵抗が比較的小さな値を有することを可能にした。また、減衰モードおよび非減衰モード双方に対して同じ入力インピーダンスを維持するために、１対のダイオードを入力線に連結し、減衰モードでは選択的にバイアスして追加の抵抗を組み入れることにより、入力インピーダンスが非減衰モードの場合と同一となるようにした。
【００１０】
本発明の更に別の目的、利点および特徴は、添付図面と関連付けた以下の説明および特許請求の範囲から明らかとなるであろう。
【００１１】
【発明の実施の形態】
本発明は、二重ダイバーシティ受信システム用に共通集積回路チップ上に設けた可変利得増幅器およびマルチプレクサを対象とし、以下の説明はその性質上単なる一例に過ぎず、本発明あるいはその用途または使用を限定することは全く意図していない。例えば、マルチプレクサおよび増幅器は、セルラー基地局におけるダイバーシティ受信システムと共に用いられる。しかしながら、当業者には理解されるであろうが、本発明の増幅器およびマルチプレクサは、その他のアナログまたはディジタル処理システムにおいても採用可能である。
【００１２】
図１は、本発明の一実施形態による、セルラー電話基地局用ダイバーシティ受信システム１０のブロック構成図である。以下で詳しく説明するが、システム１０は、本発明の一実施形態にしたがって、共通のＲＦ集積回路（ＩＣ）チップ１６上に形成されたＶＧＡ１２およびアナログ・マルチプレクサ１４を含む。システム１０は、主チャネル２０およびダイバーシティ・チャネル２２を含み、それぞれ、アンテナ１８および２４からの同じアナログ・セルラー信号を受信し、信頼性の目的のためにシステムの冗長性を備えている。受信した高周波アナログ信号は、主チャネル２０ではイメージ・フィルタ２６によって濾波され、低雑音増幅器（ＬＮＡ）２８によって増幅され、一方ダイバーシティ・チャネル２２ではイメージ・フィルタ３０によって濾波され、ＬＮＡ３２によって増幅される。
【００１３】
主チャネル２０は、アンテナ１８からの信号および局部発振器（ＬＯ）３６からの、これよりも周波数が低い信号を受け、高周波アナログ信号を後続の処理に適したＩＦ信号に変換するミキサ３４を含む。その方法については、当業者であれば熟知しているはずである。同様に、ダイバーシティ・チャネル２２は、アンテナ２４からの信号およびＬＯ３６からの信号を受け、同じ目的で高周波信号をＩＦ信号にダウンコンバートするミキサ３８を含む。
【００１４】
主チャネル２０におけるＩＦ信号は、増幅器４０によって増幅され、バンドパス・フィルタ４２によって濾波される。ダイバーシティ・チャネル２２におけるＩＦ信号は、増幅器４４によって増幅され、バンドパス・フィルタ４８によって濾波される。増幅器４０および４４は、ＩＦ信号を後続の処理に適したレベルに増幅する。この実施形態では、フィルタ４２および４８は、単一の入力信号を差動出力信号に変換する。別の実施形態では、信号をチップ外部に送出し、変換器のような適当な回路（図示せず）によって差動（差分）信号に変換することも可能である。差動信号とは、互いに１８０度位相がずれた２つの部分に分割された信号であり、これらを組み合わせることによって完全な信号を形成する。当技術分野では公知であるが、差動信号は、この種の通信システムにおいて、ノイズ耐性を高めるために発生される場合がある。
【００１５】
主チャネル２０における差動ＩＦ信号は、ステップ減衰器５０に印加され、一方ダイバーシティ・チャネル２２における差動ＩＦ信号は、ステップ減衰器５２に印加される。減衰器５０および５２は、受信信号の大きさがシステム構成要素にとって高過ぎる場合に、信号利得を低減させる。減衰器５０および５２は、個々のシステムにとって適当なレベルであればあらゆる減衰を行うことができる。この実施形態では、減衰器５０および５２は、以下で更に詳しく説明するディジタル信号プロセッサ４６からの制御信号を受け、受信信号が強過ぎた場合に、必要であれば、前述の信号を低いパワー・レベルに減衰させ、システムの飽和および部品の損傷を防止する。減衰器５０および５２は、ＰＩＮダイオード減衰器のように、ここに記載する目的に適した減衰器であれば、いずれでも可能である。本発明による適当なＰＩＮダイオード減衰器の１つを、図７を参照しながら以下に説明する。
【００１６】
主チャネル２０における減衰器５０からの差動信号は、利得調節（トリム）器(trim device)５４に印加され、一方ダイバーシティ・チャネル２２における減衰器５２からの差動信号は、利得調節器５６に印加される。調節器５４および５６は、信号に対して減衰または利得を与えて、製造におけるばらつきに起因するシステム構成要素の挿入損失および利得のばらつきを較正することができる。この実施形態では、調節器５４および５６は、１ｄＢ刻みで−７．５ｄＢから＋７．５ｄＢまでの減衰および利得を与える。しかしながら、当業者には認められるように、これらの値は用途によって特定されるものである。適当な調節器の１つについて、図６を参照しながら以下で詳しく説明する。差動信号は、次に、主チャネル２０ではナイキスト・フィルタ５８に、ダイバーシティ・チャネル２２ではナイキスト・フィルタ６０に印加される。
【００１７】
図示のように、両チャネル２０および２２における差動信号は、マルチプレクサ１４に印加される。マルチプレクサ１４は、主チャネル２０およびダイバーシティ・チャネル２２の差動信号を順次選択し、そこから出力する。即ち、一実施形態では５２ＭＨｚのクロック信号によって、マルチプレクサ１４は入力の１つを連続的に選択し、マルチプレクサ１４の出力とする。したがって、マルチプレクサ１４の出力は、所与の時点におけるチャネル２０または２２の一方からのデータを含むアナログ信号となる。本発明によれば、マルチプレクサ１４は、信号の増幅も選択的に行う。次に、アナログ信号はＶＧＡ１２によって増幅され、自動利得制御（ＡＧＣ）が行われる。本発明によれば、マルチプレクサ１４は、ＶＧＡ１２の前に配置され、部品数を削減している。即ち、マルチプレクサ１４は１つのアナログ信号を出力するだけであるので、ＶＧＡは１つだけあればよい。マルチプレクサ１４およびＶＧＡ１２については、以下で更に詳しく説明することにする。
【００１８】
選択され増幅された信号は、次にＡＤＣ６２に送られ、ディジタル信号に変換される。これは、プロセッサ４６に必要なためである。次に、ディジタル信号はディジタル・プロセッサ４６に送られ、本明細書における論述に沿った処理が行われる。プロセッサ４６は、ＡＤＣ６２からのディジタル・データ・ストリームを処理し、この情報から種々の制御信号をシステム１０に供給する。即ち、以下で詳しく説明するが、プロセッサ４６はステップ減衰器５０および５２に制御信号を供給し、信号強度に基づいて減衰を行うか否か判断する。更に、プロセッサ４６は、利得調節器５４および５６に制御信号を供給し、適正な較正のために差動アナログ信号に適用する利得または減衰の量を判定する。また、プロセッサ４６は、マルチプレクサ１４に制御信号を供給し、その出力のために選択信号および利得信号を供給する。加えて、プロセッサ４６はＶＧＡ１２に選択利得信号を供給し、そこから得られる利得の量を決定する。
【００１９】
図２は、システム１０から分離したＲＦＩＣチップ１６の構成図である。マルチプレクサ１４は、差動増幅器７４を含む増幅経路７２と、主チャネル２０から差動信号を受ける非増幅経路７６とを含む。更に、マルチプレクサ１４は、増幅器８０を含む増幅経路７８と、ダイバーシティ・チャネル２２から差動信号を受ける非増幅経路８２とを含む。この実施形態では、増幅経路７２および７８は、差動信号を＋１２ｄＢだけ増幅する。しかしながら、これは非限定的な一例に過ぎず、その他の設計では、異なるレベルの利得を採用する場合もある。図示のように、マルチプレクサ１４は増幅経路７２を選択している。
【００２０】
ＶＧＡ１２は、増幅経路９０および非増幅経路９２を有する第１増幅段８８を含み、増幅経路９０内に増幅器９４が設けられている。また、ＶＧＡ１２は、増幅経路９８および非増幅経路１００を含む第２増幅段９６も備えており、増幅経路９８は差動増幅器１０２を含む。以下で詳しく説明するが、第１増幅段８８は、マルチプレクサ１４が選択した信号に対して、＋１２ｄＢの利得を加えるか、または利得を加えない。また、第２増幅段９６は、マルチプレクサ１４が選択した信号に対して、＋６ｄＢの利得を加えるか、または利得を加えない。したがって、ここで論ずるマルチプレクサ１４およびＶＧＡ１２の組み合わせの種々の経路における利得を選択し組み合わせることによって、主チャネル２０またはダイバーシティ・チャネル２２上の差動信号は、ＲＦＩＣチップ１６の出力において、０、＋６、＋１２、＋１８、＋２４、＋３０ｄＢのいずれかの利得を加えることができる。これらの利得は、用途によって特定的であり、本発明の範囲内で、他の実施形態では別の利得の選択も可能である。
【００２１】
利得選択制御信号は、低電圧トランジスタ−トランジスタ（ＬＶＴＴＬ）回路１０４に印加される。即ち、プロセッサ４６からのＡＧＣＳＥＬディジタル制御線が、主チャネル２０または副チャネル２２を選択し、プロセッサ４６からのＡＧＣ０、ＡＧＣ１およびＡＧＣ２ディジタル制御線が、選択した差動信号にＲＦＩＣチップ１６が与える利得を決定する。回路１０４は、本明細書における論述に沿ったディジタル制御信号をデコードするのに適したいずれかのディジタル論理構成素子を含む。回路１０４からのデコードされた制御信号は、ラッチ制御回路１０６に送られる。ラッチ制御回路１０６は、一連のフリップ・フロップ（図示せず）を含み、クロック・サイクル毎に選択制御信号を保持する。ラッチ制御回路１０６の出力は、マルチプレクサ１４、第１増幅段８８および第２増幅段９６に印加され、各構成素子即ち各段において増幅経路または非増幅経路の一方を選択する。例えば、６００オームの適正な負荷をＲＦＩＣチップ１６の出力に印加し、アナログ差動信号の所望の利得が得られるようにしなければならない。
【００２２】
図３は、公知のマルチプレクサ１１０の構成図である。マルチプレクサ１１０の設計は、セル設計による電流モード・ロジック（ＣＭＬ：current mode logic）を採用している。更に、マルチプレクサ１１０は、ヘテロ接合バイポーラ・トランジスタ（ＨＢＴ）を採用している。これは、広帯域の信号（ＤＣないし２．５ＧＨＺ）、スイッチング速度（１００ＭＨｚ）および線形性（典型的には３０ｄＢの三次インターセプト(third order intercept)）に対して最適化されている。本発明に沿った他の設計も、種々のトランジスタ技術において実施することができ、その中には、Ｓｉバイポーラ、ＳｉＧｅＨＢＴ、ＧａＡｓＨＢＴ、ＩｎＰＨＢＴ、およびＣＭＯＳＦＥＴまたはその他のＦＥＴ技術が含まれる。
【００２３】
マルチプレクサ１１０は、差動入力線１１２、１１４、１１６および１１８上の４つの差動アナログ入力信号を受け、これらの入力信号から１つを選択し、差動出力線１２０上に供給する。また、４つのディジタル制御線１２２、１２４、１２６および１２８もマルチプレクサ１１０に結合され、選択機能を備えている。マルチプレクサ１１０は、線１３０上の電圧電位を受け、抵抗Ｒ₁およびＲ₂に印加する。更に、電流源１３２が出力基準ポート１３４および１３６に結合されており、抵抗Ｒ₃およびＲ₄ならびにバイポーラ・トランジスタ１３８および１４０を含む。適正に動作するためには、抵抗Ｒ₁およびＲ₂の値ならびに抵抗Ｒ₃およびＲ₄の値は、同一値またはほぼ同一値でなければならない。
【００２４】
以下に説明するが、マルチプレクサ１１０は、出力線１２０に転送する差動入力を選択する際に、４つの導通経路１４２、１４４、１４６および１４８の内１つを通じて電圧線１３０から電流源１３２に電流を導通させる。各導通経路１４２〜１４８は、２つの線を含み、これらは出力線１２０に結合されている。２つずつ４組のバイポーラ・トランジスタが導通して、個々の導通経路１４２〜１４８の線を通じて、電流を流さなければならない。バイポーラ・トランジスタをオンにする、即ち、導通させるには、適当なＤＣバイアスをそのベース端子に印加する。導通経路１４２〜１４８の線は、図示のように相互接続され、線１３０から電流源１３２まで電流を導通させる。
【００２５】
入力線１１２は、導通経路１４２におけるバイポーラ・トランジスタ１５０および１５２のベース端子に結合されている。入力線１１４は、導通経路１４４におけるバイポーラ・トランジスタ１５４および１５６のベース端子に結合されている。入力線１１６は、導通経路１４６におけるバイポーラ・トランジスタ１５８および１６０のベース端子に結合されている。入力線１１８は、導通経路１４８におけるバイポーラ・トランジスタ１６２および１６４のベース端子に結合されている。制御線１２２は、導通経路１４４におけるバイポーラ・トランジスタ１６６および１６８のベース端子、ならびに導通経路１４８におけるバイポーラ・トランジスタ１７０および１７２のベース端子に結合されている。制御線１２４は、導通経路１４２におけるバイポーラ・トランジスタ１７４および１７６のベース端子、ならびに導通経路１４６におけるバイポーラ・トランジスタ１７８および１８０のベース端子に結合されている。制御線１２６は、導通経路１４２におけるバイポーラ・トランジスタ１８２および１８４のベース端子に結合されている。制御線１２８は、導通経路１４６におけるバイポーラ・トランジスタ１８６および１８８のベース端子に結合されている。
【００２６】
ＲＦ入力信号が線１１２〜１１８に印加されるか否かには係わらず、入力線１１２〜１１８上には常にＤＣバイアス信号がある。したがって、導通経路における制御線を適正に構成すれば、トランジスタ１５０〜１６４のいずれかが、それに関連する導通経路を導通させることができる。つまり、制御線１２２〜１２８は、信号選択プロセスを行うために導通させる導通経路を１４２〜１４８の中から決定する。入力線１１２を選択するには、制御線１２４および１２６上に論理高信号を供給し、バイポーラ・トランジスタ１７４、１７６、１８２および１８４をオンにすることによって、導通経路１４２を導通させる。入力線１１４を選択するには、制御線１２２および１２６上に論理高信号を供給し、バイポーラ・トランジスタ１６６、１６８、１８２および１８４をオンにすることによって、導通経路１４４を導通させる。入力線１１６を選択するには、制御線１２４および１２８上に論理高信号を供給し、バイポーラ・トランジスタ１７８、１８０、１８６および１８８をオンにすることによって、導通経路１４６を導通させる。入力線１１８を選択するには、制御線１２２および１２８上に論理高信号を供給し、バイポーラ・トランジスタ１７０、１７２、１８６および１８８をオンにすることによって、導通経路１４８を導通させる。尚、このセル・アーキテクチャを拡張すれば、４つよりも多い差動入力線上でも信号の選択が可能となることは、当業者には明白であろう。
【００２７】
図４は、印加された差動信号を選択的に２つの異なる利得で増幅するために適用可能な、公知の二重切換利得回路２００の構成図である。一実施形態では、回路２００を増幅段８８および９６に用いることができる。利得回路２００のＣＭＬアーキテクチャは、前述のマルチプレクサ１１０と同じ原理を基本としている。利得回路２００は、１対の差動信号入力線２０２、１対の差動出力線２０４、第１制御線２０６、第２制御線２０８、ならびに抵抗Ｒ₁およびＲ₂に結合されている電圧線２１０を含む。また、利得回路２００は、電圧基準ポート２１８および２４０に結合されている、バイポーラ・トランジスタ２１４および２１６ならびに抵抗Ｒ₅およびＲ₆を有する電流源２１２も含む。更に、利得回路２００は、電圧線２１０および電流源２１２の間に、第１利得導通経路２２０および第２利得導通経路２２２を含む。両導通経路２２０および２２２は、出力線２０４に結合されている。
【００２８】
利得経路２２０および２２２は、それぞれ、縮退抵抗(degenerative resistor)Ｒ₃およびＲ₄によって設定される、異なる利得を与える。抵抗Ｒ₃およびＲ₄を縮退抵抗と呼ぶのは、これらがギルバート・ミキサ型アーキテクチャのバイポーラ・トランジスタ集合（セット）のエミッタ端子に連結されているからである（例えば、Ｒ₃がトランジスタ２２４および２２６に、Ｒ₄がトランジスタ２２８および２３０に連結されている）。抵抗Ｒ₃の値の抵抗Ｒ₁およびＲ₂の値に対する比率によって決定される伝達関数が、導通経路２２０の利得を決定する。同様に、抵抗Ｒ₃の値の抵抗Ｒ₁およびＲ₂の値に対する比率が、導通経路２２２の利得を決定する。伝達関数は、２Ｒ_L／（Ｒ_G＋２ｒ_e）で規定され、ここで、Ｒ_LはＲ₁またはＲ₂（これらは同一であるため）、Ｒ_Gは経路利得縮退抵抗、およびｒ_eは各バイポーラ・トランジスタのエミッタ抵抗である。Ｒ_Gが比例してＲ_L未満の場合、導通経路は利得を与え、Ｒ_Gが比例してＲ_Lよりも大きい場合、導通経路は減衰を与える。利得回路２００を増幅段８８または９６に用いる場合、抵抗Ｒ₃またはＲ₄の一方の値を選択する際、関連する導通経路が１の利得を与え、入力信号を不変のまま通過させるようにする。あるいは、所望の利得が得られるように他方の抵抗のサイズを決定する。非増幅経路９２または１００は、利得を与えない導通経路であり、増幅経路９０または９８は、利得を与える導通経路である。
【００２９】
入力線２０２は、導通経路２２０におけるバイポーラ・トランジスタ２２４および２２６のベース端子、ならびに導通経路２２２におけるバイポーラ・トランジスタ２２８および２３０のベース端子に結合されている。差動アナログ入力信号は連続的に入力線２０２に印加されており、バイポーラ・トランジスタ２２４、２２６、２２８および２３０には全て適正にＤＣバイアスがかけられている。何故ならこれらの段がＤＣ結合されているからである。したがって、制御線２０６および２０８は、経路２２０または２２２のどちらを導通させるか決定する。即ち、制御線２０６上の論理高信号がバイポーラ・トランジスタ２３２および２３４のベース端子に印加されると、トランジスタ２３２および２３４をオンにして、導通経路２２０を導通させる。同様に、制御線２０８上の論理高信号がバイポーラ・トランジスタ２３６および２３８のベース端子に印加されると、トランジスタ２３６および２３８をオンにして、導通経路２２２を導通させる。導通した経路からの増幅入力信号は、出力線２０４上に供給される。
【００３０】
図５は、本発明の一実施形態による、マルチプレクサ／切換利得回路２５０の構成図であり、先に説明したマルチプレクサ１４に用いることができる。回路２５０の設計は、マルチプレクサ１１０および利得回路２００の特徴を組み合わせたものである。回路２５０は、第１差動入力線２５２、第２差動入力線２５４、第１ディジタル制御線２５６、第２ディジタル制御線２５８、第３ディジタル制御線２６０、第４ディジタル制御線２６２、差動出力線２６４、電圧線２６６、および電流源２６８を含む。電圧線２６６は、先に説明したのと同様に、抵抗Ｒ₁およびＲ₂に結合されている。同様に、電流源２６８は、出力基準ポート２７０および２７６に結合されている抵抗Ｒ₇およびＲ₈ならびにバイポーラ・トランジスタ２７２および２７４を含む。回路２５０は、電圧線２６６および電流源２６８間に４つの利得導通経路を規定し、第１利得導通経路２７８、第２利得導通経路２８０、第３利得導通経路２８２、および第４利得導通経路２８４を含む。それぞれの導通経路２７８〜２８４における縮退抵抗Ｒ₃、Ｒ₄、Ｒ₅およびＲ₆が、当該経路の利得（または利得無し）を決定する。各導通経路２７８〜２８４は、出力線２６４に結合されている。
【００３１】
第１差動入力線２５２は、第１導通経路２７８におけるバイポーラ・トランジスタ２８８および２９０のベース端子、ならびに導通経路２８０におけるバイポーラ・トランジスタ２９２および２９４のベース端子に結合されている。第２差動入力線２５４は、導通経路２８２におけるバイポーラ・トランジスタ２９６および２９８のベース端子、ならびに導通経路２８４におけるバイポーラ・トランジスタ３００および３０２のベース端子に結合されている。制御線２５６は、導通経路２７８におけるバイポーラ・トランジスタ３１０および３１２のベース端子に結合されている。制御線２５８は、導通経路２８０におけるバイポーラ・トランジスタ３１４および３１６のベース端子に結合されている。制御線２６０は、導通経路２８２におけるバイポーラ・トランジスタ３１８および３２０のベース端子に結合されている。制御線２６２は、導通経路２８４におけるバイポーラ・トランジスタ３２２および３２４のベース端子に結合されている。
【００３２】
トランジスタ２８８〜３０２のベース端子にＤＣバイアスを印加して、これらがターンオンできるようにする。制御線２４６〜２６２は、所望の利得を有する入力信号を選択するために、導通経路２７８〜２８４の内どれを選択するかを決定する。ここで論ずる場合、１つの制御線２５６〜２６２上における論理高とは、当該制御線に他の制御線よりも高いＤＣ電圧が印加されることを意味する。制御線２５６上に論理高信号があると、導通経路２７８が導通し、線２５２上の入力信号に、抵抗Ｒ₃によって決定される利得を与えて、出力線２６４上に出力する。制御線２５８上に論理高信号があると、導通経路２８０が導通し、線２５２上の入力信号に、抵抗Ｒ₄によって決定される利得を与えて、出力線２６４上に出力する。制御線２６０上に論理高信号があると、導通経路２８２が導通し、線２５４上の入力信号に、抵抗Ｒ₅によって決定される利得を与え、出力線２６４上に出力する。制御線２６２上に論理高信号があると、導通経路２８４が導通し、線２５４上の入力信号に、抵抗Ｒ₆によって決定される利得を与え、出力線２６４上に出力する。
【００３３】
回路２５０をマルチプレクサ１４に用いる場合、両入力信号の導通経路の内一方は利得がない。更に具体的には、非増幅経路７６を設けるために、抵抗Ｒ₃またはＲ₄の一方は、線２５２上の入力信号に無利得導通経路を設ける。同様に、非増幅経路８２を設けるために、抵抗Ｒ₅またはＲ₆の一方は、線２５４上の入力信号に無利得導通経路を設ける。
【００３４】
利得回路２５０は、単一の電流源を用いるので、電力消費の抑制を含む、種々の利点がある。更に、別の利得導通経路を追加することもでき、その場合、追加の電力を必要とせず、制御線およびトランジスタを追加するだけでよい。この設計では、各入力は２つの利得経路を有するが、他の実施形態では、入力毎にもっと多くの利得経路を用いてもよい。更に、入力毎に、異なる数の利得経路を設けることもできる。
【００３５】
図６は、ここで説明したＣＭＬセル・アーキテクチャに基づく、本発明の一実施形態による四重切換利得回路３５０の構成図である。利得回路３５０は、入力３５２上で差動アナログ入力信号を受け、選択した利得構成に基づいて、差動アナログ入力信号に利得または減衰を加える。一実施形態では、利得回路３５０は、特に利得調節器５４および５６に適用され、−７．５ｄＢないし＋７．５ｄＢ間で１ｄＢの減衰または利得変化が得られる。しかしながら、当業者には認められようが、利得回路３５０は、送信回路のようなその他の回路にも適用することができる。
【００３６】
回路３５０は、第１制御線３５６、第２制御線３５８、第３制御線３６０、第４制御線３６２、差動出力線３６４、電圧線３６６、および電流源３６８を含む。電圧線３６６は、先に説明したのと同様に、抵抗Ｒ₁およびＲ₂に結合されている。同様に、電流源３６８は、基準ポート３５４および３７０に結合されている抵抗Ｒ₇およびＲ₈ならびにバイポーラ・トランジスタ３７２および３７４を含む。回路３５０は、電圧線３６６および電流源３６８間に、４つの導通経路を規定し、第１導通経路３７８、第２導通経路３８０、第３導通経路３８２、および第４導通経路３９４を含む。各導通経路３７８〜３８４における縮退抵抗Ｒ₃、Ｒ₄、Ｒ₅およびＲ₆が、当該経路の利得を決定する。各導通経路３７８〜２８４は、出力線３６４に結合されている。
【００３７】
差動入力線３５２は、導通経路３７８におけるバイポーラ・トランジスタ３８８および３９０のベース端子、導通経路３８０におけるバイポーラ・トランジスタ３９２および３９４のベース端子、導通経路３８２におけるバイポーラ・トランジスタ３９６および３９８のベース端子、ならびに導通経路３８４におけるバイポーラ・トランジスタ４００および４０２のベース端子に結合されている。制御線３５６は、導通経路３７８におけるバイポーラ・トランジスタ４１０および４１２のベース端子に結合されている。制御線３５８は、導通経路３８０におけるバイポーラ・トランジスタ４１４および４１６のベース端子に結合されている。制御線２６０は、導通経路３８２におけるバイポーラ・トランジスタ４１８および４２０のベース端子に結合されている。制御線３６２は、導通経路３８４におけるバイポーラ・トランジスタ４２２および４２４のベース端子に結合されている。
【００３８】
適切なＤＣバイアスをトランジスタ３８８〜４０２のベース端子に印加し、トランジスタ３８８〜４０２がターンオンできるようにする。制御線３５６〜３６２は、入力信号に対して所望の利得または減衰を設定するために、導通経路３７８〜３８４の内どれを選択するかを決定する。制御線３５６上に論理高信号があると、導通経路３７８が導通し、抵抗Ｒ₃によって決定される利得または減衰を、出力線３６４上に与える。制御線３５８上に論理高信号があると、導通経路３８０が導通し、抵抗Ｒ₄によって決定される利得または減衰を出力線３６４上に与える。制御線３６０上に論理高信号があると、導通経路３８２が導通し、抵抗Ｒ₅によって決定される利得または減衰を出力線３６４上に与える。制御線３６２上に論理高信号があると、導通経路３８４が導通し、抵抗Ｒ₆によって決定される利得または減衰を出力経路３６４上に与える。
【００３９】
先に説明したように、抵抗Ｒ₁およびＲ₂の値のそれぞれの導通経路３７８〜３８４における縮退抵抗の値に対する比率が、導通経路３７８〜３８４が利得を与えるのかまたは減衰を与えるのかを決定する。ここで説明している実施形態では、利得または減衰は、−７．５ｄＢないし＋７．５ｄＢの間で１ｄＢ刻み（ステップ）で（１６段階）与えられる。回路３５０の利得または減衰には４種類の変形しかないことは明らかである。１６段階の利得を得るには、別の四重切換利得回路を設け、回路３５０とカスケード接続する必要がある。即ち、第２切換利得回路を出力線３６４に結合し、入力線３５２に印加されるアナログ入力信号が２つの導通経路を通過して、所望の利得または減衰を与えるようにする。両切換回路における各導通経路は、異なる抵抗値を有する。１６個の１ｄＢ刻みを設けるにはこれらの抵抗値をどのように決定するかは、当業者であれば容易にわかるであろう。
【００４０】
別の実施形態では、回路３５０は、１６の区分即ち導通経路を有し、所望の利得を１６段階で１ｄＢずつ与えることができる。しかしながら、このような設計は１６本の制御線を必要とし、制御回路の増大を招く。本発明の範囲内において可能な別の設計では、用いる切換回路の区分数を増減したり、結合する切換回路を増減することにより、ｄＢ刻みを変えたり、利得および減衰の範囲を広めたりまたは狭めたりすることが可能である。
【００４１】
図７は、先に論じたステップ減衰器５０または５２のいずれにも使用可能な、本発明の一実施形態による、差動ＰＩＮダイオード減衰器４５０の構成図である。以下の説明から明らかとなろうが、減衰器４５０は、その構成素子の全てを単一の集積回路チップ上に含む。何故なら、これは、公知の差動ＰＩＮダイオード設計において用いられているインダクタを不要としたからである。公知の設計では、ＲＦ入力信号がＤＣ制御バイアス線に進入するのを防ぐためにインダクタが必要であった。即ち、従来の手法では、４つのインダクタを用いた積層（スタック）ＰＩパッド構成を採用し、ＲＦを外部バイアス／制御回路から阻止（ブロック）していた。１００〜５００ＭＨｚというような低ＲＦ周波数では、これらのインダクタは大き過ぎて、ＲＦＬＳＩチップ上に製作することはできない。したがって、インダクタのために、８つの入出力パッドをチップから引き出し、そしてチップに戻す必要があった。
【００４２】
入力線４５２上の差動信号は、減衰線路４５６または非減衰線路４５８に導かれ、次いで出力線４６０に導かれる。減衰線路４５６は、抵抗Ｒ₁を含み、これが分圧ネットワークにおける抵抗Ｒ₅およびＲ₇と結合して、減衰が行われる。非減衰線路４５８は、ＰＩＮダイオード４６２を含み、バイアスされていないときに、信号を減衰させずに通過させる。同様に、入力線４５４上の差動信号は、減衰線路４６６または非減衰線路４６８に導かれ、次いで出力線４７０に導かれる。減衰線路４６６は、抵抗Ｒ₂を含み、これが分圧ネットワークにおける抵抗Ｒ₆およびＲ₈と結合して、減衰が行われる。非減衰線路４６８は、ＰＩＮダイオード４７２を含み、バイアスされていないときに、信号を減衰させずに通過させる。制御線４７４上に論理高信号および制御線４７８上に論理低信号があると、ダイオード４６２および４７２がバイアスされ、非減衰線路４５８および４６８を選択する。制御線４７４上に論理低信号および制御線４７８上に論理高信号があると、ダイオード４６２および４７２上からバイアスが除去されるので、非減衰線路４５８および４６８はＲＦ信号に対して開放（オープン）回路となり、したがって信号は減衰線路４５６および４６６を通過する。
【００４３】
入力信号は差動信号であるので、入力線４５２および４５４上の信号は互いに１８０度位相がずれている。信号が線４５２および４５４に沿って伝搬すると、線４８２に入る。信号が線４５２および４５４の中間点にあるノード４８４に達すると、これらは互いに打ち消し合う。したがって、制御線４７４をノード４８４に結合することによって、ＲＦ信号は制御線４７４に入らなくなる。同様に、制御線４７８を出力線４６０および４７０間の中間にあるノード４８６に結合すれば、ＲＦ信号は制御線４７８に入らなくなる。このように、ＤＣバイアス制御信号の保全性を保護するための、インダクタのようなＲＦ阻止構成要素は不要となる。
【００４４】
減衰器４５０は比較的大きな量の減衰を与えることができるので、通例では、Ｒ₁およびＲ₂を大きくして所望の減衰が得られるようにしなければならない。しかしながら、Ｒ₁およびＲ₂が大きくなるに伴って、これらは減衰モードにおいてダイオード４６２および４７２によって得られる開放回路と競合し初め、減衰の有効性が低下し、信号の有効帯域幅が減少する。この問題を克服するために、本発明は、線４５６に分路（シャント）ダイオード４９０を用い、そして線４６６に分路ダイオード４９２を用いることを提案している。制御線４７８が高で、減衰線路４５６および４６６を選択すると、ダイオード４９０がバイアスされ、並列抵抗Ｒ₅およびＲ₇によって発生する分路抵抗の直列抵抗Ｒ₁に対する比率で、減衰が行われる。同様に、制御線４７８が高で、減衰線路４５６および４６６を選択すると、ダイオード４９２がバイアスされ、並列抵抗Ｒ₆およびＲ₈によって発生する分路抵抗の直列抵抗Ｒ₂に対する比率で、減衰が行われる。この構成では、抵抗Ｒ₁およびＲ₂を比較的小さくすることができ、しかも大きな減衰を与えることができる。抵抗Ｒ₁₁があるので、ダイオード４９０および４９２がバイアスされたときに、電流制限能力が高められている。
【００４５】
減衰器４５０が非減衰モードにある場合、入力インピーダンスは、抵抗Ｒ₃およびＲ₄と抵抗Ｒ₅およびＲ₆との並列結合に等しい。しかしながら、減衰器４５０が減衰モードにある場合、減衰線路４５６および４６６内にある抵抗Ｒ₁およびＲ₂によって入力インピーダンスが増大する。一実施形態では、非減衰モードにおける入力インピーダンスは約２００オームであり、減衰モードにおける入力インピーダンスは約４００オームである。
【００４６】
本発明によれば、両減衰モードに対して、減衰器４５０のインピーダンスをシステムのその他の部分のインピーダンスと一致させる回路が設けられている。即ち、減衰器４５０は、抵抗Ｒ₉およびＲ₁₀ならびにダイオード４９８および５００から成るインピーダンス整合ネットワークを含む。減衰状態を得るために制御線４７８に高信号が供給されると、制御線５０２にも高信号が供給され、前述の回路においてダイオード４９８および５００をバイアスし、抵抗Ｒ₉およびＲ₁₀を結合し、入力インピーダンスを変化させる。この実施形態では、制御線４７８および５０２を別個の入力として、電力制御性を向上させている。しかしながら、別の設計では、制御線４７８および５０２を同じ線に連結することもできる。何故なら、これらは双方共同時に高に移行するからである。コンデンサＣ₁〜Ｃ₄は、ＤＣ阻止コンデンサであり、ＤＣ信号が減衰器４５０のＲＦ入力および出力信号を妨害するのを防止する。
【００４７】
以上の論述は、本発明の実施形態例について開示し説明したに過ぎない。当業者は、このような論述および添付した図面および特許請求の範囲から、種々の変更、修正、および変形が、特許請求の範囲に規定した本発明の精神およびその範囲から逸脱することなく、本発明において可能であることを容易に理解するであろう。
【図面の簡単な説明】
【図１】図１は、セルラー電話基地局において、本発明の一実施形態による可変利得増幅器／マルチプレクサＲＦ集積回路を採用したダイバーシティ受信機の構成図である。
【図２】図２は、受信機から分離した、図１の可変利得増幅器／マルチプレクサ集積回路の詳細な構成図である。
【図３】図３は、バイポーラ・トランジスタを用いた公知のアナログ・マルチプレクサ回路の構成図である。
【図４】図４は、バイポーラ・トランジスタを用いた公知の二重切換利得回路の構成図である。
【図５】図５は、信号利得を与え、図２に示したマルチプレクサに適用可能な、本発明の一実施形態によるアナログ・マルチプレクサ／切換利得回路の構成図である。
【図６】図６は、図１に示した受信機の各チャネルに用いるために適用可能な、本発明の一実施形態による四重切換利得回路の構成図である。
【図７】図７は、図１に示した受信機の各チャネルに用いるために適用可能な、本発明の一実施形態による差動ＰＩＮダイオード減衰器の構成図である。
【符号の説明】
１０セルラー電話基地局用ダイバーシティ受信システム
１２可変利得増幅器（ＶＧＡ）
１４アナログ・マルチプレクサ
１６共通のＲＦ集積回路（ＩＣ）チップ
１８、２４アンテナ
２０主チャネル
２２ダイバーシティ・チャネル
２６、３０イメージ・フィルタ
２８、３２低雑音増幅器（ＬＮＡ）
３４、３８ミキサ
３６局部発振器（ＬＯ）
４０、４４増幅器
４２、４８バンドパス・フィルタ
４６プロセッサ

Claims

相互に１８０゜位相がずれている第１部分および第２部分を有する差動アナログ信号を選択的に減衰させる差動ダイオード減衰回路であって、
前記差動アナログ信号の第１部分に応答する第１差動入力線と、
前記差動アナログ信号の第２部分に応答する第２差動入力線と、
前記第１入力線に結合される第１非減衰線であって、第１通過ダイオードを含む第１非減衰線と、
前記第１入力線に結合される第１減衰線であって、第１減衰抵抗性エレメントを含む第１減衰線と、
前記第２入力線に結合される第２非減衰線であって、第２通過ダイオードを含む第２非減衰線と、
前記第２入力線に結合される第２減衰線であって、第２減衰抵抗性エレメントを含む第２減衰線と、
前記第１非減衰線および前記第１減衰線に結合される第１差動出力線と、
前記第２非減衰線および前記第２減衰線に結合される第２差動出力線と、
前記差動アナログ信号の第１部分および前記差動アナログ信号の第２部分が実質上相殺する位置において、前記回路に結合される第１制御線であって、前記第１および第２通過ダイオードをバイアスするＤＣバイアス信号に応答して、前記差動アナログ信号が前記第１および第２非減衰線を通過させるようにして、前記第１および第２出力線を実質上減衰させない、第１制御線と、
を備えていることを特徴とする差動ダイオード減衰回路。
請求項１記載の回路において、前記第１制御線が、前記第１入力線、前記第２入力線、前記第１非減衰線、前記第２非減衰線、前記第１減衰線、および前記第２減衰線の全てに結合されている回路線に結合されている回路。
請求項２記載の回路において、前記第１制御線が、前記第１入力線と前記第２入力線との間の距離の約半分において、前記回路線に結合されている回路。
請求項１記載の回路であって、更に、前記差動アナログ信号の第１部分および第２部分が実質上相殺する位置において、前記回路に結合されている第２制御線を備えている回路。
請求項４記載の回路において、前記第２制御線が、前記第１出力線と前記第２出力線との間の距離の約半分において、前記回路に結合されている回路。
請求項１記載の回路であって、更に、前記第１減衰線に結合されている第１シャント副回路と、前記第２減衰線に結合されている第２シャント副回路とを備え、前記第１および第２シャント副回路がシャント抵抗を与え、前記第１および第２抵抗性エレメントのサイズを制限する回路。
請求項６記載の回路において、前記第１および第２シャント副回路双方が、シャント・ダイオードと並列抵抗性エレメントとを含む回路。
請求項７記載の回路において、前記第１および第２通過ダイオードをバイアスしないとき、前記シャント・ダイオードをバイアスする回路。
請求項１記載の回路であって、更に、前記第１入力線および前記第２入力線に結合されるインピーダンス整合副回路を備えており、前記第１制御線に印加される前記ＤＣバイアス信号がオフのとき、前記インピーダンス整合副回路を前記減衰回路に組み入れる回路。
請求項９記載の回路において、前記インピーダンス整合副回路が、２つのインピーダンス整合ダイオードと、少なくとも１つのインピーダンス整合抵抗性エレメントとを含み、前記インピーダンス整合ダイオードにＤＣバイアスを印加して、前記インピーダンス整合抵抗性エレメントを前記減衰回路に組み入れる回路。