JP2003309368A - Multilayer wiring circuit board and its manufacture method - Google Patents
Multilayer wiring circuit board and its manufacture methodInfo
- Publication number
- JP2003309368A JP2003309368A JP2002066410A JP2002066410A JP2003309368A JP 2003309368 A JP2003309368 A JP 2003309368A JP 2002066410 A JP2002066410 A JP 2002066410A JP 2002066410 A JP2002066410 A JP 2002066410A JP 2003309368 A JP2003309368 A JP 2003309368A
- Authority
- JP
- Japan
- Prior art keywords
- copper
- bump
- bumps
- interlayer insulating
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、銅層上に一体乃至
一体的に銅からなる上下配線間接続用バンプを形成し、
上記銅層上の該バンプのない部分に層間絶縁層を形成し
た一つの配線回路形成用基板の該層間絶縁層及びバンプ
の上面上に銅層又は他の配線回路形成用基板を積層した
多層配線回路形成用基板と、その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention forms a bump for connecting upper and lower wirings made of copper integrally or integrally on a copper layer,
Multilayer wiring in which a copper layer or another wiring circuit forming substrate is laminated on the interlayer insulating layer and the upper surface of the bump of one wiring circuit forming substrate in which an interlayer insulating layer is formed on the bump-free portion on the copper layer The present invention relates to a circuit forming substrate and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】本願出願人会社は、多層配線回路基板製
造技術として、突起形成用の銅層（厚さ例えば１００μ
ｍ）の一方の主面に例えばニッケルからなるエッチング
バリア層（厚さ例えば１μｍ）を例えばメッキにより形
成し、更に、該エッチングバリア層の主表面に導体回路
形成用の銅箔（厚さ例えば１８μｍ）を形成した配線回
路基板形成用部材をベースとして用い、それを適宜加工
することにより多層配線回路基板を得る技術を開発し
た。2. Description of the Related Art As a technique for manufacturing a multilayer wiring circuit board, the applicant company of the present application proposes a copper layer for forming protrusions (thickness of 100 μm, for example).
m) an etching barrier layer (thickness: 1 μm, for example) made of nickel, for example, is formed on one main surface by plating, and a copper foil for forming a conductor circuit (thickness: 18 μm, for example) is formed on the main surface of the etching barrier layer. ) Was used as a base, and a technique for obtaining a multilayer printed circuit board by appropriately processing it was developed.
【０００３】図７（Ａ）〜（Ｅ）はそのような技術の概
略を工程順に示す断面図である。（Ａ）先ず、図７
（Ａ）に示すように、上記配線回路基板形成用部材（便
宜上以後単に「銅部材」という。）ａを用意する。該銅
部材ａは、突起形成用の銅層（厚さ例えば１００μｍ）
ｂと、例えばニッケルからなるエッチングバリア層（厚
さ例えば１μｍ）ｃと、導体回路形成用の銅箔（厚さ例
えば１８μｍ）ｄを積層した断面構造を有している。FIGS. 7A to 7E are sectional views showing the outline of such a technique in the order of steps. (A) First, FIG.
As shown in (A), the printed circuit board forming member (hereinafter, simply referred to as “copper member”) a is prepared. The copper member a is a copper layer for forming protrusions (thickness of 100 μm, for example).
b, an etching barrier layer (thickness, for example, 1 μm) c made of nickel, and a copper foil (thickness, for example, 18 μm) d for forming a conductor circuit are laminated.
【０００４】（Ｂ）次に、図７（Ｂ）に示すように、ド
ライフィルムからなるレジストを露光、現像により配線
回路形成用銅層ｂの表面上に選択的に形成してなるマス
ク膜ｅをマスクとして該銅層ｂを選択的にエッチング
し、以て、上下配線間接続用のバンプｆを形成する。ｇ
はその選択的エッチングにより生じた凹部である。この
選択的エッチングにおいて上記エッチングバリア層ｃが
文字通りエッチングバリアとなって導体回路形成用の銅
層ｄがエッチングされるのを阻む。その後、該エッチン
グバリア層ｃをバンプｆをマスクとして除去する。(B) Next, as shown in FIG. 7B, a mask film e formed by selectively forming a resist made of a dry film on the surface of the wiring circuit forming copper layer b by exposure and development. Using the as a mask, the copper layer b is selectively etched to form bumps f for connecting upper and lower wirings. g
Is a concave portion formed by the selective etching. In this selective etching, the etching barrier layer c literally serves as an etching barrier and prevents the copper layer d for forming a conductor circuit from being etched. Then, the etching barrier layer c is removed using the bump f as a mask.
【０００５】（Ｃ）次に、貫通機を用いて樹脂製の絶縁
シートを部材ａのバンプｆが形成された側の面に重ね、
加圧して該絶縁シートがそのバンプｆにより貫通されて
上記バンプｆ間を埋める状態を形成する。図７（Ｃ）は
その状態を示し、ｈはその絶縁シート等からなり各バン
プｆ間を埋めて層間絶縁をする層間絶縁層である。尚、
該層間絶縁層ｈの形成は、より具体的には、絶縁シート
の上に剥離シートを１枚乃至２枚重ねた状態で、バンプ
形成面側を研磨してバンプｆ上面を研磨することにより
行われる。(C) Next, using a penetrating machine, a resin insulating sheet is laid on the surface of the member a on which the bumps f are formed,
By applying pressure, the insulating sheet is penetrated by the bumps f to fill the spaces between the bumps f. FIG. 7C shows the state, and h is an interlayer insulating layer which is made of the insulating sheet or the like and fills the spaces between the bumps f to perform interlayer insulation. still,
More specifically, the interlayer insulating layer h is formed by polishing one side or two release sheets on the insulating sheet and polishing the bump forming surface side to polish the bump f upper surface. Be seen.
【０００６】（Ｄ）次に、図７（Ｄ）に示すように、絶
縁層ｈ、バンプｆの上面上に導体回路形成用の銅箔ｉ
（厚さ例えば１８μｍ）を積層し、加熱圧着して一体化
する。
（Ｅ）次に、図７（Ｅ）に示すように、上下両面の銅層
ｄ、ｉを選択的にエッチングすることにより配線膜ｊ、
ｋを形成する。これにより、上下両面に配線膜ｊ、ｋを
有し、且つ、配線膜ｊ・ｋ間が適宜バンプｆにより接続
された両面配線基板が形成される。そして、更に斯かる
両面配線基板を複数重ねて層数の多い高集積度配線基板
を構成することもできる。(D) Next, as shown in FIG. 7D, a copper foil i for forming a conductor circuit is formed on the upper surfaces of the insulating layer h and the bumps f.
(Thickness of, for example, 18 μm) is laminated and thermocompression bonded to be integrated. (E) Next, as shown in FIG. 7 (E), the wiring layers j,
form k. As a result, a double-sided wiring board having wiring films j and k on the upper and lower surfaces and in which the wiring films j and k are appropriately connected by the bumps f is formed. Further, a plurality of such double-sided wiring boards can be further stacked to form a highly integrated wiring board having a large number of layers.
【０００７】[0007]
【発明が解決しようとする課題】ところで、従来の技術
には、先ず、図７（Ｄ）に示すように、銅層ｉを銅部材
ａのバンプｂ及び層間絶縁層ｈの上面に積層後におい
て、或いは、その銅層ｉをパターニングして図７（Ｅ）
に示すように配線膜ｊを形成した後において、バンプｆ
と銅層ｉ或いは配線膜ｊとの間の部分において銅と銅層
の圧接によって導通を図るが、単に圧接しただけでは導
通が最初からとれなかったり、たとえ導通がとれなくて
も長期間の使用での想定の加速試験で、圧接面が劣化
し、甚だしき場合は導通がなくなる現象があった。In the prior art, first, as shown in FIG. 7D, after the copper layer i is laminated on the bumps b of the copper member a and the upper surface of the interlayer insulating layer h, Alternatively, by patterning the copper layer i, FIG.
After forming the wiring film j as shown in FIG.
Conduction is achieved by pressure contact between copper and the copper layer in a portion between the contact layer and the copper layer i or the wiring film j. However, even if the pressure contact is not made, the conduction cannot be obtained from the beginning, or even if the conduction is not obtained, long-term use is possible. In the acceleration test assumed in the above, there was a phenomenon that the pressure contact surface deteriorates and the electrical connection disappears in the extreme case.
【０００８】圧接部の劣化は、具体的には徐々に絶縁層
ｈを成す樹脂その他の異物、水分、酸素等が圧接部に侵
入する現象、又はバンプｆと銅層ｉ或いは配線膜ｊの圧
接面が酸化の進行により酸化銅その他の皮膜が進行し、
その結果、バンプｆと銅層ｉ或いは配線膜ｊとの間の電
気抵抗値が増大する、長期の接続信頼性が低下という問
題が生じたのである。Degradation of the press contact portion is specifically the phenomenon that resin or other foreign matter, moisture, oxygen or the like forming the insulating layer h gradually intrudes into the press contact portion, or the press contact between the bump f and the copper layer i or the wiring film j. As the surface progresses oxidation, copper oxide and other films progress,
As a result, there arises a problem that the electrical resistance value between the bump f and the copper layer i or the wiring film j increases, and the long-term connection reliability decreases.
【０００９】そこで、本願発明者はその問題を解決すべ
く、その原因を追及したところ、複数の原因の存在が確
認された。第１に、銅素材の硬度がバンプｆと銅層ｉ或
いは配線膜ｊとの間への樹脂等の異物の侵入し易さに影
響していることが判明した。即ち、使用する銅素材のビ
ッカース硬度が６０Ｈｖ程度だと、軟らか過ぎて異物侵
入が生じ易く、その異物の侵入によりバンプｆと銅層ｉ
或いは配線膜ｊとの間の接触面積が徐々に狭くなり、導
通が全くとれなかったり、電気的抵抗が徐々に大きくな
り、接続信頼性が低くなるということが判明したのであ
る。また、その異物の侵入がバンプｆと銅層ｉ或いは配
線膜ｊの形状を変化させる要因にもなっていた。Therefore, when the inventors of the present application pursued the cause to solve the problem, the existence of a plurality of causes was confirmed. First, it has been found that the hardness of the copper material affects the ease with which foreign matter such as resin penetrates between the bump f and the copper layer i or the wiring film j. That is, if the Vickers hardness of the copper material used is about 60 Hv, it is too soft and foreign matter easily enters, and the foreign matter enters the bump f and the copper layer i.
Alternatively, it has been found that the contact area between the wiring film j and the wiring film j is gradually narrowed, electrical continuity cannot be obtained at all, or the electric resistance is gradually increased, resulting in low connection reliability. Further, the entry of the foreign matter has been a factor that changes the shapes of the bump f and the copper layer i or the wiring film j.
【００１０】第２に、バンプｆと銅層ｉ或いは配線膜ｊ
との間に介在する酸化銅ないし痕跡の有機皮膜がその間
の接触抵抗を大きくする無視できない要因になっている
ことが判明した。この点について少し詳しく説明する
と、銅は基本的に非常に酸化され易く、その酸化により
表面に酸化銅ができてしまう金属であり、従って、銅を
電気部品に用いる場合には、表面を安定化させるため
に、予め所定の処理を施す、つまり表面処理を施すのが
普通であり、上記従来技術においてもそのように処理し
た銅素材が使用される。Second, the bump f and the copper layer i or the wiring film j
It was found that the copper oxide or the trace organic film interposed between and became a non-negligible factor for increasing the contact resistance between them. Explaining this point a little in detail, copper is basically a metal that is very easily oxidized, and the oxidation causes copper oxide on the surface. Therefore, when copper is used for electrical parts, it stabilizes the surface. In order to do so, it is usual to perform a predetermined treatment in advance, that is, a surface treatment, and the copper material treated as such is also used in the above-mentioned prior art.
【００１１】具体的には、例えば、銅素材表面に亜鉛
（Ｚｎ）メッキ処理を施し、更に、クロメート処理を施
し、更に、シランカップリング処理を施したものが配線
回路形成用基板の製造に用いられていたのである。この
ようにすれば、銅素材は表面が純銅以外の物質で構成さ
れるも、表面の物質は安定するからである。しかし、や
はり、これらの物質は酸化物、有機物からなり、バンプ
ｆと銅層ｉ或いは配線膜ｊとの間の接触抵抗を大きくす
る要因になるので、看過できないのである。Specifically, for example, a copper material whose surface is zinc (Zn) plated, chromate-treated, and then silane-coupling-treated is used for manufacturing a wiring circuit forming substrate. It was being done. By doing so, even if the surface of the copper material is made of a substance other than pure copper, the substance on the surface is stable. However, these substances cannot be overlooked because they are composed of oxides and organic substances and cause a large contact resistance between the bump f and the copper layer i or the wiring film j.
【００１２】第３に、絶縁シートを密着して加圧して層
間絶縁層ｈを形成した後、銅層ｉ等を積層する前に表面
に樹脂、ガラスクロス等が積層面に付着し、それがバン
プｆと銅層ｉ或いは配線膜ｊとの間の接触面積を減少さ
せ、接触抵抗を増大させ、電気的接続性の信頼度を低め
る要因になっていたことが判明した。Thirdly, after the insulating sheet is adhered and pressed to form the inter-layer insulating layer h, resin, glass cloth or the like adheres to the surface before laminating the copper layer i or the like. It was found that the contact area between the bump f and the copper layer i or the wiring film j was reduced, the contact resistance was increased, and the reliability of electrical connectivity was lowered.
【００１３】また、バンプｆ形成後、バンプｆの形成さ
れていない部分に層間絶縁層ｈを形成する際に、シート
状の層間絶縁層ｈに剥離シートを重ねた状態で研磨する
ときに生じるゴミもバンプの表面に付着し、接触抵抗を
増大させ、電気的接続性の信頼度を低める要因になって
いたことも判明した。Further, after forming the bumps f, when the interlayer insulating layer h is formed on the portions where the bumps f are not formed, dust generated when polishing is performed in a state where a release sheet is stacked on the sheet-like interlayer insulating layer h. It was also found that the ash also adhered to the surface of the bump, increasing the contact resistance and reducing the reliability of electrical connectivity.
【００１４】そして、本願発明者は、その原因をなく
し、バンプｆと銅層ｉ或いは配線膜ｊとの間の部分にお
いて劣化が生じることを防止すべく模索して本発明を為
すに至った。The inventor of the present invention sought to eliminate the cause and prevent deterioration from occurring in the portion between the bump f and the copper layer i or the wiring film j, and arrived at the present invention.
【００１５】即ち、本発明は、銅層上に一体乃至一体的
に銅からなる上下配線間接続用のバンプを形成し、上記
銅層上の該バンプのない部分に層間絶縁層を形成した銅
部材の該層間絶縁層及び上記バンプの上面上に銅層又は
他の配線回路形成用基板を積層した多層配線回路基板
の、上記バンプと、それと接続される銅箔又は銅からな
る配線膜との間の電気抵抗値を少なくし、電気的接続性
をより良好にし、且つ安定性を高めることを目的とし、
更には、上下配線間接続用バンプが高い多層配線回路基
板を提供することを目的とする。That is, according to the present invention, a copper bump is formed integrally or integrally on the copper layer for connection between the upper and lower wirings, and an interlayer insulating layer is formed on the bump-free portion of the copper layer. A multilayer wiring circuit board in which a copper layer or another wiring circuit forming substrate is laminated on the interlayer insulating layer of the member and the upper surface of the bump, and the bump and a copper foil or a wiring film made of copper connected to the bump. The purpose is to reduce the electric resistance value between, to improve the electrical connectivity, and to improve the stability,
Further, it is another object of the present invention to provide a multilayer wiring circuit board having high bumps for connecting upper and lower wirings.
【００１６】[0016]
【課題を解決する手段】請求項１の多層配線回路基板
は、銅部材の銅からなるバンプ、積層によりそれと接続
される銅層（銅箔）のビッカース硬度が８０〜１５０Ｈ
ｖであることを特徴とする。According to a first aspect of the present invention, there is provided a multilayer wiring circuit board having bumps made of copper of a copper member, and a copper layer (copper foil) connected to the bumps having a Vickers hardness of 80 to 150H.
It is characterized in that it is v.
【００１７】請求項２の多層配線回路基板の製造方法
は、積層前に、一つの銅部材のバンプ上面と、該銅部材
に積層される銅層又は別の配線回路形成用基板の配線膜
或いは配線膜となる銅層の表面との一方又は両方に対し
て黒化還元処理することを特徴とする。According to a second aspect of the present invention, there is provided a method of manufacturing a multilayer printed circuit board, wherein, before laminating, the bump upper surface of one copper member and a copper layer laminated on the copper member or a wiring film of another wiring circuit forming substrate or It is characterized in that one or both of the surface of the copper layer to be the wiring film is subjected to blackening reduction treatment.
【００１８】請求項３の多層配線回路基板の製造方法
は、銅層上に一体乃至一体的に銅からなる上下配線間接
続用のバンプを形成した一つの配線回路形成用基板の上
記銅層上の該バンプのない部分への層間絶縁層の形成
を、層間絶縁層として、上記各上下配線間接続用のバン
プと対応する部分に該各バンプが嵌るバンプ孔を有する
ものを用意し、該層間絶縁層を、それの上記各バンプ孔
にそれと対応する上記各上下配線間接続用のバンプを嵌
めさせて上記銅層上に重ね、更に、上記層間絶縁層上に
配線形成用の銅層を加圧することにより行うことを特徴
とする。According to a third aspect of the present invention, there is provided a method of manufacturing a multilayer wiring circuit board, wherein a bump for connecting between upper and lower wirings made of copper is integrally or integrally formed on the copper layer on the copper layer of the wiring circuit forming board. The interlayer insulating layer is formed on the portion where the bumps are absent by preparing an interlayer insulating layer having bump holes into which the bumps fit in the portions corresponding to the bumps for connecting the upper and lower wirings. An insulating layer is placed on the copper layer by fitting the bumps for connecting the upper and lower wirings corresponding to the insulating layer to the bump holes of the insulating layer, and further adding a copper layer for forming a wiring on the interlayer insulating layer. It is characterized in that it is performed by pressing.
【００１９】請求項４の多層配線回路基板の製造方法
は、請求項３記載の多層配線回路基板の製造方法におい
て、前記層間絶縁層の前記バンプ孔の形成を、層間絶縁
層を上記上下配線間接続用のバンプが形成された配線回
路形成用基板の該バンプ形成面に当てて該上下配線間接
続用のバンプにより該層間絶縁層を貫通させることによ
り行うことを特徴とする。A method for manufacturing a multilayer wiring circuit board according to a fourth aspect is the method for manufacturing a multilayer wiring circuit board according to the third aspect, in which the bump holes in the interlayer insulating layer are formed and the interlayer insulating layer is formed between the upper and lower wirings. It is characterized in that it is performed by contacting the bump forming surface of the wiring circuit forming substrate on which connection bumps are formed and penetrating the interlayer insulating layer by the bumps for connecting the upper and lower wirings.
【００２０】請求項５の多層配線回路基板の製造方法
は、請求項３記載の多層配線回路基板の製造方法におい
て、前記層間絶縁層の前記バンプ孔の形成を、層間絶縁
層を、前記配線回路形成用基板の前記各上下配線間接続
用のバンプと略同じパターンを有するマスク体をマスク
としてレーザ光照射により選択的に貫通させることによ
り行うことを特徴とする。A method for manufacturing a multilayer wired circuit board according to a fifth aspect is the method for manufacturing a multilayer wired circuit board according to claim 3, wherein the bump holes are formed in the interlayer insulating layer, the interlayer insulating layer is used as the wiring circuit. It is characterized in that the mask is formed by selectively piercing it by irradiating a laser beam with a mask body having substantially the same pattern as the bumps for connecting the upper and lower wirings of the formation substrate.
【００２１】請求項６の多層配線回路基板は、銅層上に
一体乃至一体的に銅からなる上下配線間接続用のバンプ
を形成し、上記銅層上の該バンプのない部分に層間絶縁
層を形成した一つの基板の該層間絶縁層及び上記上下配
線間接続用のバンプの上面上に、上記各上下配線間接続
用のバンプと対応する位置に延長バンプが形成された金
属板が該各バンプとそれに対応する上記各上下配線間接
続用のバンプとが電気的に接続されるように積層され、
上記金属板の延長バンプが形成されていない部分に層間
絶縁層が形成されたことを特徴とする。According to a sixth aspect of the present invention, there is provided a multilayer wiring circuit board, wherein bumps for connecting upper and lower wirings made of copper are integrally or integrally formed on a copper layer, and an interlayer insulating layer is provided on a portion of the copper layer without the bumps. A metal plate having extension bumps formed on the upper surface of the interlayer insulating layer and the upper and lower interconnection connecting bumps of one substrate on which extension bumps are formed at positions corresponding to the upper and lower interconnection connecting bumps The bumps and the corresponding bumps for connecting the respective upper and lower wirings are laminated so as to be electrically connected,
An interlayer insulating layer is formed on a portion of the metal plate where the extended bump is not formed.
【００２２】請求項７の多層配線回路基板の製造方法
は、銅層上に一体乃至一体的に銅からなる上下配線間接
続用のバンプを形成し、上記銅層上の該バンプのない部
分に層間絶縁層を形成した一つの基板の該層間絶縁層及
び上記上下配線間接続用のバンプの上面上に、金属板を
積層する工程と、該金属板を選択的にエッチングするこ
とにより上記各上下配線間接続用のバンプと対応する位
置にそれと接続された延長バンプを形成する工程と、上
記金属板の延長バンプが形成されていない部分に層間絶
縁層を形成する工程を有することを特徴とする。According to a seventh aspect of the present invention, there is provided a method of manufacturing a multilayer wiring circuit board, wherein bumps for connecting upper and lower wirings made of copper are integrally or integrally formed on a copper layer, and the bump-free portion is formed on the copper layer. A step of laminating a metal plate on the upper surface of the interlayer insulating layer and the bumps for connecting the upper and lower wirings of one substrate on which the interlayer insulating layer is formed, and the above-mentioned upper and lower parts by selectively etching the metal plate. It is characterized by including a step of forming extension bumps connected to the bumps for connecting the wirings at positions corresponding to the bumps, and a step of forming an interlayer insulating layer on a portion of the metal plate where the extension bumps are not formed. .
【００２３】請求項８の多層配線回路形成用基板は、銅
層上に一体乃至一体的に銅からなる上下配線間接続用の
バンプを形成し、上記銅層上の該バンプのない部分に層
間絶縁層を形成した一つの配線回路形成用基板の該層間
絶縁層及び上記バンプの上面上に銅層又は他の配線回路
形成用基板を積層した多層配線回路形成用基板の製造方
法であって、銅層上に一体乃至一体的に銅からなる上下
配線間接続用のバンプを形成し、その銅層の上下配線間
接続用のバンプ形成側の面へ上記層間絶縁層を成す絶縁
シートを積層して層間絶縁層を形成した上記一つの配線
回路形成用基板を、銅層或いは他の配線回路形成用基板
と積層する前に、上記研磨ローラとバックアップローラ
の間に通して研磨をすることを特徴とする。According to a eighth aspect of the present invention, there is provided a multilayer wiring circuit forming substrate, wherein bumps for connecting upper and lower wirings made of copper are integrally or integrally formed on a copper layer, and an interlayer is formed on a portion of the copper layer where there is no bump. A method for manufacturing a multilayer wiring circuit forming substrate, in which a copper layer or another wiring circuit forming substrate is laminated on an upper surface of the interlayer insulating layer and the bump of one wiring circuit forming substrate on which an insulating layer is formed, Bumps for connecting the upper and lower wirings made of copper are integrally or integrally formed on the copper layer, and the insulating sheet forming the interlayer insulating layer is laminated on the surface of the copper layer on the bump forming side for connecting the upper and lower wirings. Before laminating the one wiring circuit forming substrate having an interlayer insulating layer formed thereon with a copper layer or another wiring circuit forming substrate, polishing is performed by passing between the polishing roller and the backup roller. And
【００２４】[0024]
【発明の実施の形態】以下、本発明を図示実施の形態例
に従って詳細に説明する。図１（Ａ）〜（Ｄ）は本発明
多層配線回路基板の一つの実施の形態の説明するための
もので、（Ａ）は銅を主体とする銅部材１の断面図、
（Ｂ）は加工された銅部材１とそれに接合される銅層
（銅箔）２の断面図、（Ｃ）は該銅層２の積層後の状態
を示し、（Ｄ）は銅部材のビッカース硬度を８０〜１５
０Ｈｖにする根拠を示す表である。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in detail below with reference to the illustrated embodiments. FIGS. 1 (A) to 1 (D) are for explaining one embodiment of a multilayer wiring circuit board of the present invention. FIG. 1 (A) is a sectional view of a copper member 1 mainly composed of copper,
(B) is a cross-sectional view of the processed copper member 1 and a copper layer (copper foil) 2 joined thereto, (C) shows a state after the copper layer 2 is laminated, and (D) shows Vickers of the copper member. Hardness of 80 to 15
It is a table which shows the grounds which make it 0 Hv.
【００２５】図１（Ａ）に示す上記銅部材１は厚さ例え
ば１００μｍ程度の略純銅のタフピッチ銅、合金銅、電
解銅箔からなる銅層３の表面にニッケル層（厚さ例えば
１μｍ）４をメッキにより形成し、更に、該ニッケル層
４の表面に銅層（厚さ例えば１８μｍ）５をメッキある
いはクラッド法により形成するようにしても良い。The copper member 1 shown in FIG. 1A has a nickel layer (thickness of 1 μm, for example) 4 on the surface of a copper layer 3 made of tough pitch copper of substantially pure copper having a thickness of, for example, about 100 μm, copper alloy, and electrolytic copper foil. May be formed by plating, and further, a copper layer (thickness, for example, 18 μm) 5 may be formed on the surface of the nickel layer 4 by plating or a clad method.
【００２６】この銅部材１は銅層３が略純銅ではある
が、ビッカース硬度が８０〜１５０ｈＶになるよう硬度
調整（圧延度合い、焼き鈍し、メッキの組成等により調
整）されている。これが本実施の形態における銅部材１
の特徴である。Although the copper layer 3 of the copper member 1 is substantially pure copper, the hardness is adjusted (adjusted by the degree of rolling, annealing, plating composition, etc.) so that the Vickers hardness is 80 to 150 hV. This is the copper member 1 in this embodiment.
Is a feature of.
【００２７】この銅部材１は、銅層３が選択的にエッチ
ングされてバンプ６が形成され、そのエッチングの際に
マスク膜として使用されたレジストの除去後、絶縁シー
トの積層、加圧により層間絶縁層７が形成され、そし
て、それに銅層（銅箔）２が積層されるが、図１（Ｂ）
はその積層前における銅部材１と銅層２を示し、図１
（Ｂ）は積層後の銅部材１と銅層２を示すが、この銅層
２もやはり銅部材１の銅層３と同様にビッカース硬度が
８０〜１５０ｈＶになるよう硬度調整（不純物の混入、
焼き鈍し方等による調整）されている。これが本実施の
形態における銅層２の特徴である。図１（Ｃ）はその銅
層２を銅部材１の層間絶縁層２及びバンプ６表面上に積
層した状態を示す。In this copper member 1, the copper layer 3 is selectively etched to form bumps 6, and after removing the resist used as a mask film during the etching, insulating layers are laminated and pressure is applied between the layers. The insulating layer 7 is formed, and the copper layer (copper foil) 2 is laminated thereon, as shown in FIG.
Shows the copper member 1 and the copper layer 2 before the lamination, and FIG.
(B) shows the copper member 1 and the copper layer 2 after being laminated, and this copper layer 2 is also adjusted in hardness so that the Vickers hardness is 80 to 150 hV, similarly to the copper layer 3 of the copper member 1.
It is adjusted by the method of annealing. This is the characteristic of the copper layer 2 in the present embodiment. FIG. 1C shows a state in which the copper layer 2 is laminated on the surface of the interlayer insulating layer 2 of the copper member 1 and the bump 6.
【００２８】図１（Ｄ）はそのように銅部材１の銅層３
及びそれと積層される銅層２の硬度をビッカース硬度８
０〜１５０ｈＶにする根拠を表にして示している。この
図１（Ｄ）は、具体的には、上記銅部材１の銅層３及び
銅層２の硬度を６２Ｈｖ、８１Ｈｖ、１０３Ｈｖ、１３
５Ｈｖ、１５５Ｈｖに変えて配線回路形成用基板を製造
したもの各々についてＨＯ(Hot Oil)試験、半田耐熱試
験、ＰＣＴ（Pressure Cooker Test)、マイグレーショ
ン試験を行って合格したか否かを示すもので、○は合
格、×は不合格を示す。図１（Ｄ）において硬度とは当
然のことながらビッカース硬度［Ｈｖ］のことを指す。FIG. 1D shows the copper layer 3 of the copper member 1 as such.
And the hardness of the copper layer 2 laminated with the Vickers hardness of 8
The grounds for setting 0 to 150 hV are shown in a table. Specifically, in FIG. 1D, the hardness of the copper layer 3 and the copper layer 2 of the copper member 1 is 62 Hv, 81 Hv, 103 Hv, 13 Hv.
5Hv, 155Hv changed to 5Hv, the wiring circuit forming substrate is manufactured, HO (Hot Oil) test, solder heat resistance test, PCT (Pressure Cooker Test), shows the migration test, showing whether or not passed, ○ indicates pass, and × indicates fail. In FIG. 1D, the hardness means Vickers hardness [Hv] as a matter of course.
【００２９】また、ＨＯ試験とは、出来上がった銅部材
（以後「ワーク」という。）を所定の高い温度（本例で
は２６０℃）に加熱されたシリコンオイル中に所定時間
（本例では１０秒間）浸漬し、その後、直ぐに所定の低
い温度（本例では２０℃）にされたシリコンオイル中に
所定時間（本例では２０秒）浸漬することを所定回数
（例えば５０回）繰り返し、ワークの配線膜と、それに
電気的に接続されたバンプからなる経路を多数個直列に
接続にものの抵抗値の変動率を測定して良否を判定する
ものである。試験用のワーク（テストピース）として、
例えば、上層の配線膜、それに接合するバンプ、該バン
プに接合する下層の配線膜、該配線膜に接合する別のバ
ンプ、該バンプに接合する上層の別の配線膜、・・・と
いうように形成した経路、換言すれば、バンプと配線膜
からなる経路を多数直列に接続したディジーパターンを
有するものを使用し、そのディジーパターン部分の抵抗
の抵抗値（直列抵抗値）の上記浸漬の繰り返しの前と後
の変化率を求めることによりＨＯ試験を行う。例えば、
上記高温、低温二種のシリコンオイル中への交互の浸漬
を行う前における上記抵抗値（初期値）に対する、その
浸漬後における上記抵抗値の変化率が例えば１０％以下
だと合格、１０％より大きいと不合格というように判定
する。The HO test means that the finished copper member (hereinafter referred to as "work") is heated in a silicone oil heated to a predetermined high temperature (260 ° C. in this example) for a predetermined time (10 seconds in this example). ) Immersion, and immediately thereafter, immersing in a predetermined low temperature (20 ° C. in this example) in silicon oil for a predetermined time (20 seconds in this example) a predetermined number of times (for example, 50 times), and wiring the work. The pass / fail judgment is made by measuring the variation rate of the resistance value of a film in which a large number of paths made up of a film and bumps electrically connected to the film are connected in series. As a test work (test piece),
For example, an upper wiring film, a bump bonded to the upper wiring film, a lower wiring film bonded to the bump, another bump bonded to the wiring film, another upper wiring film bonded to the bump, and so on. The formed path, in other words, the one having a daisy pattern in which a large number of paths consisting of bumps and wiring films are connected in series is used, and the resistance value (series resistance value) of the resistance of the daisy pattern portion is repeated by repeating the dipping. The HO test is performed by determining the rate of change before and after. For example,
Passed if the rate of change of the resistance value after the immersion is 10% or less with respect to the resistance value (initial value) before the alternate immersion in the high temperature and low temperature two types of silicon oil is 10%. If it is larger, it is judged as rejected.
【００３０】半田耐熱試験とは、所定温度（本例では２
６０℃）に加熱され溶融状態になった半田槽中に、例え
ば、上記ＨＯ試験にテストピースとして用いられると同
様のワーク（上記ディジーパターンを有するワーク）を
所定時間浸漬し、異常（銅層３の剥がれ等）がないか否
かについて調べ、また、前記ディジーパターンの前記抵
抗値の前記処理の前後での変化が例えば１０％以内か否
かによって異常がないか否かを判定する試験である。Ｐ
ＣＴとは、水を圧力釜中に入れ、更に該圧力釜中におい
てかご等に上述したようなワーク、即ちテストピースを
載せてその水の液面より高い位置に保ち、その水を所定
温度（本例では１２１℃）に加熱して圧力釜内を所定の
蒸気圧（本例では２気圧）に所定時間（本例では２４時
間）保ち、抵抗値の変動率が１０％以内であるか否か、
また、フクレ、はがれ等の異常（銅層３の剥がれ等）が
ないか否かについて調べる試験である。The solder heat resistance test means a predetermined temperature (2 in this example).
For example, a work (work having the above-mentioned daisy pattern) similar to that used as a test piece in the HO test is immersed in a solder bath heated to 60 ° C. and in a molten state for a predetermined time to detect an abnormality (copper layer 3). Is peeled off, etc.), and whether there is no abnormality is determined by whether the change in the resistance value of the daisy pattern before and after the treatment is within 10%, for example. . P
The CT means that water is put in a pressure cooker, a work such as described above, that is, a test piece is placed on a cage or the like in the pressure cooker and kept at a position higher than the liquid level of the water, and the water is kept at a predetermined temperature ( Whether or not the fluctuation rate of the resistance value is within 10% by heating the inside of the pressure cooker to a predetermined vapor pressure (2 atm in this example) for a predetermined time (24 hours in this example) by heating to 121 ° C in this example) Or
In addition, it is a test for examining whether there is any abnormality such as blistering or peeling (such as peeling of the copper layer 3).
【００３１】マイグレーションテストは、配線回路形成
用基板に、銅層からなり、櫛歯状の正の電極と櫛歯状の
負の電極が一定の間隔で対向し合うようにした配線膜を
形成したものをテストピースとして用い、その配線膜に
よる電極間に所定の電圧（例えばＤＣ５０Ｖ）をかけて
パターン金属のマイグレーション現象により一定時間
（例えば１０００時間）内にプラスとマイナスの極間の
短絡現象が生じるか否かを、或いは絶縁抵抗がその低下
で１０8Ω以下になったか否かで電流漏洩の有無を検出
するものである。短絡現象が生じたり、絶縁抵抗が１０
8Ω以下になったとき電流漏洩が有りとされる。In the migration test, a wiring film made of a copper layer and having a comb-shaped positive electrode and a comb-shaped negative electrode facing each other at regular intervals was formed on a wiring circuit forming substrate. The test piece is used as a test piece, and a predetermined voltage (for example, DC 50 V) is applied between the electrodes by the wiring film to cause a short circuit between the positive and negative electrodes within a certain time (for example, 1000 hours) due to a migration phenomenon of the pattern metal. The presence or absence of current leakage is detected based on whether or not the insulation resistance is reduced to 10 8 Ω or less. Short circuit may occur or insulation resistance may be 10
It is considered that there is current leakage when it becomes less than 8 Ω.
【００３２】ビッカース硬度が８０Ｈｖより低い場合、
例えば図１（Ｄ）に示すように、６２Ｈｖだと、導通の
とれたテストピースを試験にかけても、マイグレーショ
ン試験には合格するが、他のＨＯ試験、半田耐熱試験、
ＰＣＴ試験は合格しない。このようにビッカース硬度が
６２Ｈｖというように低いと、バンプ６の上面と銅層２
との間に界面剥離が生じ、その間の圧接部接触面積を狭
め、抵抗を大きくし、銅バンプと銅層の圧接部分が少な
くなり、また、その圧接状態も不安定なため接続性を悪
化させ、長期信頼性を低下させる。When the Vickers hardness is lower than 80 Hv,
For example, as shown in FIG. 1D, at 62 Hv, even if a test piece having continuity is tested, it passes the migration test, but other HO tests, solder heat resistance tests,
The PCT test does not pass. Thus, when the Vickers hardness is as low as 62 Hv, the upper surface of the bump 6 and the copper layer 2
Interfacial delamination occurs between the and, narrowing the contact area of the pressure contact area between them, increasing the resistance, reducing the pressure contact area between the copper bump and the copper layer, and making the pressure contact state unstable, which deteriorates the connectivity. , Reduce long-term reliability.
【００３３】逆に、ビッカース硬度を１５０Ｈｖより高
めると、例えば１５５Ｈｖ程度に高めると、ＨＯ試験、
半田耐熱試験、ＰＣＴの試験、マイグレーション試験は
問題はないが、バンプがプレス時に変形しにくく、銅箔
［図１（Ｃ）の２参照］が膨らみ、次に続くパターニン
グをを行う場合に感光性レジストを良好にコーティング
できない、或いは露光についてもマスクと密着させるこ
とができないためパターン不良が多発すること等の不具
合が生じる。On the contrary, if the Vickers hardness is increased to more than 150 Hv, for example, to about 155 Hv, the HO test,
Solder heat resistance test, PCT test, and migration test have no problem, but the bumps are not easily deformed during pressing, the copper foil [see 2 in FIG. 1 (C)] swells, and photosensitivity occurs when the next patterning is performed. Since the resist cannot be coated well, or the mask cannot be brought into close contact with the substrate even during exposure, problems such as frequent pattern defects occur.
【００３４】それに対して、ビッカース硬度が８０〜１
５０Ｈｖの場合には、ＨＯ試験、半田耐熱試験、ＰＣ
Ｔ、マイグレーション試験のすべてにおいて満足すべき
試験結果が得られ、また、工程上におけるパターニング
の不具合がなく、合格である。そこで、本実施の形態に
おいては、前述のように、銅素材１として銅層３が８０
〜１５０Ｈｖのビッカース硬度のものを、また、積層す
る銅層２としてやはり８０〜１５０Ｈｖのビッカース硬
度のものを用いるのである。On the other hand, the Vickers hardness is 80 to 1
In case of 50Hv, HO test, solder heat resistance test, PC
Satisfactory test results were obtained in all of the T and migration tests, and there was no patterning defect in the process, and the test was passed. Therefore, in the present embodiment, as described above, the copper layer 3 is 80
The Vickers hardness of ~ 150 Hv is used, and the copper layer 2 to be laminated is also the Vickers hardness of 80 to 150 Hv.
【００３５】本実施の形態の技術は、銅材料を使用して
バンプを上下配線間接続手段として用い、そのバンプに
より銅のパターニングにより形成された配線間を電気的
に接続するタイプの配線回路形成用基板の製造にはすべ
て適用が可能である。The technique of the present embodiment uses a bump as a means for connecting upper and lower wirings by using a copper material, and a wiring circuit formation of a type for electrically connecting the wirings formed by patterning copper by the bumps. All of them can be applied to the production of the substrate for use.
【００３６】図２（Ａ）〜（Ｅ）は本発明多層配線回路
基板の製造方法の第２の実施の形態を示すもので、
（Ａ）〜（Ｄ）は製造方法を工程順に示す断面図であ
り、（Ｅ）は各種処理内容に対するバンプ形成部材側と
それに積層される銅箔（銅層）の状態の良否を表にして
示すものである。FIGS. 2A to 2E show a second embodiment of the method for manufacturing a multilayer wiring circuit board according to the present invention.
(A)-(D) is sectional drawing which shows a manufacturing method in order of a process, (E) shows the quality of the state of the copper foil (copper layer) laminated | stacked on the bump formation member side with respect to various processing contents in a table | surface. It is shown.
【００３７】（Ａ）銅箔２［（図１（Ｂ）に示す銅箔
（銅層）２に相当するもの］を用意し、図２（Ａ）に示
すように、過硫酸アンモニウム液等によるソフトエッチ
ング処理を施すのである。その用意する銅箔２は電解銅
箔という範疇にはいるが、市販のものは、その表面が先
ず亜鉛メッキ処理され、更に、クロメート処理され、更
に、シランカップリング処理されている。これをそのま
ま使用すると、銅バンプの上面と銅配線膜の表面との間
の銅上に強固な酸化膜、有機物の絶縁層が形成されてお
り、積層後における導通性が不充分である。(A) A copper foil 2 [(corresponding to the copper foil (copper layer) 2 shown in FIG. 1 (B)] is prepared and, as shown in FIG. 2 (A), softened with an ammonium persulfate solution or the like. Although the copper foil 2 to be prepared falls within the category of electrolytic copper foil, the surface of commercially available copper foil 2 is first galvanized, then chromate treated, and then silane coupling treated. If this is used as it is, a strong oxide film and an organic insulating layer are formed on the copper between the upper surface of the copper bump and the surface of the copper wiring film, and the conductivity after lamination is insufficient. Is.
【００３８】そこで、図２（Ａ）に示すように、ソフト
エッチング処理を施すのであるが、その処理は、銅の表
面の酸化物及び有機物を除去し、純銅層を露出させるた
めに過硫酸アンモンを主成分とする水溶液からなるソフ
トエッチング浴でピュアな銅表面にする。従って、直ぐ
に、この銅箔２を前記銅部材１［図１（Ｂ）参照］に積
層しても良い。但し、銅箔２とバンプ６との接着性をよ
り高めるためには、次の黒化処理をし、更に、還元処理
をする方がよい。というのは、図２（Ａ）に示すような
ソフトエッチング処理を施すと表面が滑面になり、バン
プ６と銅箔２との接着性が充分ではなく、ある程度凹凸
をつけないと絶縁樹脂と銅層の接着性を確保できないか
らである。Therefore, as shown in FIG. 2 (A), a soft etching process is performed. The process is to remove the oxides and organic substances on the copper surface and expose the pure copper layer with ammonium persulfate. A pure copper surface is formed with a soft etching bath consisting of an aqueous solution containing as a main component. Therefore, the copper foil 2 may be immediately laminated on the copper member 1 [see FIG. 1 (B)]. However, in order to further improve the adhesiveness between the copper foil 2 and the bumps 6, it is better to perform the following blackening treatment and further reduction treatment. This is because the surface becomes smooth when the soft etching treatment as shown in FIG. 2 (A) is performed, the adhesiveness between the bumps 6 and the copper foil 2 is not sufficient, and the bumps 6 and the copper foil 2 will not be uneven to some extent, and the insulating resin This is because the adhesiveness of the copper layer cannot be secured.
【００３９】（Ｂ）次に、図２（Ｂ）に示すように、黒
化処理をする。具体的には、例えば過酸化水素水を処理
液として用いて酸化する。すると、銅酸化物と銅による
針状結晶状物が銅箔２表面に形成される。この針状結晶
状物が銅箔２表面に凹凸をつくるのである。(B) Next, as shown in FIG. 2B, blackening processing is performed. Specifically, for example, hydrogen peroxide solution is used as a treatment liquid for oxidation. Then, a needle-shaped crystalline substance made of copper oxide and copper is formed on the surface of the copper foil 2. This needle-like crystalline material creates irregularities on the surface of the copper foil 2.
【００４０】（Ｃ）次に、図２（Ｃ）に示すように、還
元処理を施す。還元液として例えばジメチルアミノボラ
ン、苛性ソーダを主成分とする液を使用する。すると、
図２（Ｂ）に示す黒化処理により銅箔２の表面に生じた
銅酸化物を主体とする針状結晶状物のうち銅酸化物が還
元され、針状結晶状物の銅のみが銅箔表面に形成された
状態になり、銅箔２の表面は凹凸が生じた状態になる。(C) Next, as shown in FIG. 2C, a reduction process is performed. As the reducing liquid, for example, a liquid containing dimethylaminoborane and caustic soda as main components is used. Then,
2 (B), the copper oxide is reduced out of the needle-shaped crystalline material mainly composed of the copper oxide generated on the surface of the copper foil 2 by the blackening treatment, and only the copper of the needle-shaped crystalline material is copper. The copper foil 2 is formed on the surface of the foil, and the surface of the copper foil 2 is uneven.
【００４１】（Ｄ）その後、直ちに、或いは銅の表面が
酸化しないように保管して、その銅箔２を図２（Ｄ）に
示すように、銅部材１［図１（Ａ）の銅部材１と同じで
ある。］に積層する。図２（Ｅ）は、銅箔２に対した処
理の種類と、それに対応しての銅箔の初期道通性と、絶
縁樹脂との密着性に関する良否を示すもので、○は良
好、×は不良を示す。(D) Immediately thereafter, or the copper foil 2 is stored so as not to oxidize the surface of the copper, and the copper foil 2 is formed as shown in FIG. 2 (D) by the copper member 1 [the copper member of FIG. 1 (A)]. Same as 1. ] To stack. FIG. 2 (E) shows the types of treatments for the copper foil 2, the corresponding initial conductivity of the copper foil, and the quality of the adhesion with the insulating resin. Indicates a defect.
【００４２】そして、図２（Ｅ）における、処理の種類
の、「無処理」とは、銅箔２として亜鉛メッキ、クロメ
ート処理、シランカップリング処理された市販の電解銅
箔そのまま使用した場合を示し、「黒化処理」とは、銅
箔２として亜鉛メッキ、クロメート処理、シランカップ
リング処理等の処理を施された通常の銅箔をソフトエッ
チング処理で処理層を除去し、その後、黒化処理した場
合を示し、「黒化還元処理」とは、その後、還元した場
合を、化学研磨は化学的な研磨をした場合を、ソフトエ
ッチは例えば前述のようなソフトエッチング処理を施し
た場合を示す。In FIG. 2 (E), the term "non-treatment" of the type of treatment means that a commercially available electrolytic copper foil which has been galvanized, chromated, or silane-coupled as the copper foil 2 is used as it is. The term "blackening treatment" means that the copper foil 2 is zinc-plated, chromate-treated, silane-coupling-treated or the like, and then the treatment layer is removed by soft etching, followed by blackening. The term "blackening reduction treatment" refers to the case of subsequent reduction, the chemical polishing is the case of chemical polishing, and the soft etching is the case of performing the above-described soft etching treatment. Show.
【００４３】この図から明らかなように、銅箔２とし
て、銅部材１への積層の前に少なくとも黒化還元処理を
施すことが好ましいことが明らかである。ソフトエッチ
ングは導通性は良好なものの銅箔面の粗化が充分ではな
く樹脂への密着性に劣り、実用的ではない。As is clear from this figure, it is clear that the copper foil 2 is preferably subjected to at least a blackening reduction treatment before being laminated on the copper member 1. Soft etching has good conductivity but is not practical because the copper foil surface is not sufficiently roughened and adhesion to the resin is poor.
【００４４】なお、銅部材１のバンプ６の上面に対して
も黒化還元処理を施すようにすると接触抵抗を低減する
上でなお良いと言える。更に、黒化還元処理は、バンプ
６と銅箔２との接続性をより高める上でより好ましいと
言える。It can be said that it is even better to reduce the contact resistance by subjecting the upper surface of the bump 6 of the copper member 1 to blackening reduction treatment. Furthermore, it can be said that the blackening reduction treatment is more preferable in order to further enhance the connectivity between the bump 6 and the copper foil 2.
【００４５】図３（Ａ）〜（Ｃ）は本発明多層配線回路
基板の製造方法の第２の実施の形態を工程順に示す断面
図ある。本実施の形態は、バンプを選択的に形成した銅
箔のバンプ形成側の面上の各バンプ間の部分に絶縁層を
形成した銅部材１ａ、１ｂ［図３（Ａ）参照］を、絶縁
板の両面の配線膜を形成し、更に該絶縁板にその両面の
配線膜をスルーホールにより電気的に接続した配線基板
１０［図３（Ｂ）参照］のその両面に積層し、更に、銅
部材１ａ、１ｂの銅箔をパターニングして配線膜とした
多層配線基板の製造方法である。FIGS. 3A to 3C are sectional views showing the second embodiment of the method for manufacturing a multilayer wiring circuit board according to the present invention in the order of steps. In the present embodiment, the copper members 1a and 1b [see FIG. 3 (A)] in which an insulating layer is formed between the bumps on the surface of the copper foil on which the bumps are selectively formed on the bump formation side are insulated from each other. Wiring films on both sides of the board are formed, and wiring films on both sides of the board are electrically connected by through holes to the wiring board 10 [see FIG. 3 (B)]. This is a method for manufacturing a multilayer wiring board in which the copper foil of the members 1a, 1b is patterned to form a wiring film.
【００４６】（Ａ）図３（Ａ）に示すように、銅箔５の
選択的エッチングによるバンプ６の形成及び絶縁シート
の積層による層間絶縁層７の形成を終えた銅部材１ａ、
１ｂを用意し、その少なくともバンプ６の表面に対して
黒化還元処理を施す。これらの処理は、図２に示す実施
の形態の場合と同様にして行うことができる。(A) As shown in FIG. 3 (A), the copper member 1a which has completed the formation of the bumps 6 by selective etching of the copper foil 5 and the formation of the interlayer insulating layer 7 by laminating the insulating sheets,
1b is prepared, and at least the surface of the bump 6 is subjected to blackening reduction treatment. These processes can be performed in the same manner as in the embodiment shown in FIG.
【００４７】尚、５は銅部材１ａ、１ｂのベースを成し
ていた銅箔で、後に選択的エッチングによりパターニン
グされて配線膜となる。６は銅箔５の選択的ハーフエッ
チング（ハーフエッチング：銅箔５の厚さよりもエッチ
ング厚さを浅くするエッチング、必ずしも２分の１の厚
さとは限らない。）により形成されたバンプである。本
例では、エッチングバリア層［（図１（Ａ）の符号４で
示す部分参照］はない銅部材１ａ、１ｂを使用している
が、本実施の形態においては、図１（Ａ）に示すような
エッチングバリア層４を有する銅部材１を使用するよう
にしても良い。Reference numeral 5 denotes a copper foil that has formed the base of the copper members 1a and 1b, which will later be patterned by selective etching to form a wiring film. Reference numeral 6 denotes a bump formed by selective half etching of the copper foil 5 (half etching: etching for making the etching thickness shallower than the thickness of the copper foil 5, not necessarily half the thickness). In this example, the copper members 1a and 1b without the etching barrier layer [(see the part indicated by reference numeral 4 in FIG. 1A)] are used, but in the present embodiment, it is shown in FIG. The copper member 1 having such an etching barrier layer 4 may be used.
【００４８】（Ｂ）次に、図３（Ｂ）に示すように、配
線基板１０の両面に上記銅部材１ａ、１ｂを、その各バ
ンプ６が、それと対応する、配線基板１０両面の銅から
なる粗化処理されている（好適には黒化還元処理されて
いる）配線膜１１と整合するように位置合わせして積層
し、加圧して一体化する。この積層、一体化は、酸化を
阻み上記黒化還元処理、銅パターン１１と銅バンプ６の
圧接状態をより好ましくする。尚、黒化還元処理後、そ
れに引き続いて黒化処理、還元処理を行う場合において
は、その積層、一体化は、その黒化還元処理後の黒化処
理、還元処理の後にできるだけ早急に行うことが好まし
い。尚、１２は配線基板１０のベースを成す絶縁板、１
３は該絶縁基板１２を貫通するスルーホール、１４は該
スルーホール１３の表面に形成されて上下配線間接続を
行うスルーホール配線膜である。(B) Next, as shown in FIG. 3B, the copper members 1a and 1b are provided on both surfaces of the wiring board 10, and the bumps 6 are formed from the copper on both surfaces of the wiring board 10 corresponding thereto. The wiring film 11 is roughened (preferably blackened and reduced) so as to be aligned and laminated so as to be aligned with the wiring film 11, and is pressed and integrated. This lamination and integration hinders the oxidation, and makes the above-mentioned blackening reduction treatment and the pressed state of the copper pattern 11 and the copper bump 6 more preferable. If the blackening treatment and the reduction treatment are performed after the blackening reduction treatment, the stacking and integration should be performed as soon as possible after the blackening reduction treatment and the reduction treatment after the blackening reduction treatment. Is preferred. In addition, 12 is an insulating plate which forms the base of the wiring substrate 10,
Reference numeral 3 is a through hole penetrating the insulating substrate 12, and reference numeral 14 is a through hole wiring film formed on the surface of the through hole 13 for connecting the upper and lower wirings.
【００４９】（Ｃ）その後、図３（Ｃ）に示すように、
上記銅部材１ａ、１ｂの銅箔５を選択的にエッチングす
ることにより配線膜１５を形成する。本実施の形態によ
れば、銅部材１ａ、１ｂのバンプ６の上面の酸化物を除
去した上で、更には、粗化のための針状結晶化黒化処理
及び該黒化処理による酸化物の還元のための還元処理に
より接続性の改良を図った上で、銅部材１ａ、１ｂを配
線基板１０の両面に積層できるので、バンプ６と配線膜
１１との間の電気的抵抗を小さくすることができる。(C) After that, as shown in FIG.
The wiring film 15 is formed by selectively etching the copper foil 5 of the copper members 1a and 1b. According to the present embodiment, the oxide on the upper surface of the bumps 6 of the copper members 1a and 1b is removed, and further, the acicular crystallization blackening treatment for roughening and the oxide by the blackening treatment are performed. Since the copper members 1a and 1b can be laminated on both surfaces of the wiring substrate 10 after improving the connectivity by the reduction treatment for reducing the copper, the electrical resistance between the bump 6 and the wiring film 11 is reduced. be able to.
【００５０】また、配線基板１０についても、銅部材１
ａ、１ｂと同様に、両面の銅からなる配線膜１１に対し
て黒化還元処理を施すようにすることが好ましい。する
と、更に、バンプ６と配線膜１１との間の接触抵抗の低
減、接続性の改良を図ることができる。Also for the wiring board 10, the copper member 1 is used.
Similarly to a and 1b, it is preferable to subject the wiring film 11 made of copper on both surfaces to blackening reduction treatment. Then, it is possible to further reduce the contact resistance between the bump 6 and the wiring film 11 and improve the connectivity.
【００５１】図４（１）〜（７）は本発明多層配線回路
基板の製造方法の第３の実施の形態を工程順に示す断面
図、図４（１１）〜（１５）はその第３の実施の形態の
変形例を工程順に示す断面図である。先ず、図４（１）
〜（７）を参照して第３の実施の形態を説明する。本実
施の形態は、銅層５の表面上にバンプ６が形成された銅
部材１のバンプ６が形成されていない部分に層間絶縁層
７を、研磨粉が製品に付着しないように形成しようとす
るものである。FIGS. 4 (1) to 4 (7) are cross-sectional views showing a third embodiment of the method for manufacturing a multilayer wiring circuit board according to the present invention in the order of steps, and FIGS. 4 (11) to 4 (15) are the third embodiment. It is sectional drawing which shows the modification of embodiment of process order. First, Fig. 4 (1)
The third embodiment will be described with reference to (7). In the present embodiment, an interlayer insulating layer 7 is formed on a portion of the copper member 1 where the bumps 6 are formed on the surface of the copper layer 5 where the bumps 6 are not formed so that the polishing powder does not adhere to the product. To do.
【００５２】即ち、本願出願人は、層間絶縁層の形成方
法として、シート状の層間絶縁層７をそれに剥離フィル
ムを重ねた状態で銅部材１のバンプ形成面側に積層して
その層間絶縁層７がバンプ６に貫通されるようにする方
法を開発した。しかし、この方法には、積層後、銅部材
１のバンプ形成面側を研磨してバンプ６表面を露出させ
る際に離形フィルム、銅等による研磨粉が発生し、それ
が製品に付着するおそれがあった。この第３の実施の形
態はその欠点をなくそうとするものである。That is, as a method of forming the interlayer insulating layer, the applicant of the present invention laminates the sheet-shaped interlayer insulating layer 7 on the bump forming surface side of the copper member 1 in the state where the release film is stacked on the sheet-like interlayer insulating layer 7 and forms the interlayer insulating layer. A method has been developed in which 7 is penetrated by bump 6. However, in this method, after lamination, when the bump forming surface side of the copper member 1 is polished to expose the surface of the bumps 6, polishing powder due to a release film, copper, or the like is generated, which may adhere to the product. was there. The third embodiment is intended to eliminate the drawback.
【００５３】（１）図４（１）に示すように、銅層５の
一方の表面にバンプ６を形成した銅部材１のバンプ形成
面側に、離形フィルム３１、シート状層間絶縁層７、離
形フィルム３１及び例えば３枚の重ねた間紙３２の積層
体をあてがう。
（２）次いで、その離形フィルム３１、シート状層間絶
縁層７、離形フィルム３１、及び例えば３枚の重ねた間
紙３２、３２、３２の積層体を、銅部材１のバンプ形成
面に積層し、バンプ６によって一番下の離形フィルム３
１及び層間絶縁層７が貫通された状態になる。その後、
例えば３枚の間紙３２を除去する。図４（２）はその間
紙３２除去後の状態を示す。この工程で、層間絶縁層７
に各バンプ６によりそれが嵌合される各バンプ孔３３が
形成されることになる。(1) As shown in FIG. 4A, the release film 31 and the sheet-like interlayer insulating layer 7 are provided on the bump forming surface side of the copper member 1 having the bumps 6 formed on one surface of the copper layer 5. , A release film 31 and, for example, a stack of three stacked interleaving papers 32 are applied. (2) Next, the release film 31, the sheet-like interlayer insulating layer 7, the release film 31, and a laminated body of, for example, three stacked interleaf sheets 32, 32, 32 are provided on the bump forming surface of the copper member 1. Release film 3 at the bottom by stacking and bumps 6
1 and the interlayer insulating layer 7 are penetrated. afterwards,
For example, the three interleaf sheets 32 are removed. FIG. 4B shows the state after the interleaf sheet 32 is removed. In this process, the interlayer insulating layer 7
Then, the bump holes 33 into which the bumps 6 are fitted are formed by the bumps 6.
【００５４】（３）その後、銅部材１のバンプ形成面を
研磨することにより図４（３）に示すように、各バンプ
６の上部を露出させる。
（４）次いで、図４（４）に示すように、離形フィルム
３１／層間絶縁層７／離形フィルム３１からなる三層構
造部分を銅部材１から分離する。この三層構造部分には
上記各バンプ６に対応してそれが嵌合し、貫通するバン
プ孔３３が存在していることは言うまでもない。(3) Then, the bump forming surface of the copper member 1 is polished to expose the upper portions of the bumps 6 as shown in FIG. 4 (3). (4) Next, as shown in FIG. 4 (4), the three-layer structure portion composed of the release film 31 / interlayer insulating layer 7 / release film 31 is separated from the copper member 1. It goes without saying that the three-layer structure portion has bump holes 33 which are fitted to and penetrate the bumps 6 corresponding to the bumps 6.
【００５５】（５）次に、上記離形フィルム３１／層間
絶縁層７／離形フィルム３１からなる三層構造体からそ
の両面の離形フィルム３１、３１を除去する。すると、
図４（５）に示すように、バンプ孔３３が形成された層
間絶縁層７が残る。
（６）次に、図４（６）に示すように、上記銅部材１の
バンプ形成面に、上記層間絶縁層７を、この各バンプ孔
３３がそれと対応する各バンプ６と対応するように位置
合わせして臨ませ、更に、その層間絶縁層７上方に配線
膜形成用の銅層２を臨ませる。(5) Next, the release films 31 and 31 on both surfaces of the three-layer structure composed of the release film 31 / interlayer insulating layer 7 / release film 31 are removed. Then,
As shown in FIG. 4 (5), the interlayer insulating layer 7 in which the bump holes 33 are formed remains. (6) Next, as shown in FIG. 4 (6), the interlayer insulating layer 7 is provided on the bump forming surface of the copper member 1 so that each bump hole 33 corresponds to each bump 6 corresponding thereto. It is aligned and exposed, and further, the copper layer 2 for forming a wiring film is exposed above the interlayer insulating layer 7.
【００５６】（７）次に、図４（７）に示すように、上
記層間絶縁層７及び銅層２を上記銅部材１に加圧して一
体化する。図４（１）〜（７）に示す多層配線回路基板
の製造方法が請求項３に係る発明の一つの実施の形態に
該当する。該実施の形態によれば、銅部材１の銅層５上
のバンプ６のない部分への層間絶縁層７の形成を、層間
絶縁層７として、各バンプ６と対応する部分に該各バン
プが嵌るバンプ孔３３を有するものを用意し、層間絶縁
層７を、それの上記各バンプ孔３３にそれと対応するバ
ンプ６を嵌めさせて上記銅層５上に重ね、更に、上記層
間絶縁層上に配線形成用の銅層２を加熱、加圧すること
により行うので、例えば剥離フィルム等を重ねた状態で
バンプ露出させる研磨させることにより積層する場合に
おけるような研磨粉が発生して製品に付着するというお
それが無くなる。(7) Next, as shown in FIG. 4 (7), the interlayer insulating layer 7 and the copper layer 2 are pressed and integrated with the copper member 1. The method for manufacturing the multilayer printed circuit board shown in FIGS. 4 (1) to 4 (7) corresponds to one embodiment of the invention according to claim 3. According to this embodiment, the interlayer insulating layer 7 is formed on the copper layer 5 of the copper member 1 where the bumps 6 are not present. A bump hole 33 to be fitted is prepared, and the interlayer insulating layer 7 is stacked on the copper layer 5 by fitting the bumps 6 corresponding to the bump holes 33 in the interlayer insulating layer 7, and further on the interlayer insulating layer. Since it is performed by heating and pressurizing the copper layer 2 for forming the wiring, polishing powder is generated and adheres to the product, for example, when laminating by peeling a release film or the like to expose bumps and laminating. There is no fear.
【００５７】図４（１１）〜（１５）は図４（１）〜
（７）に示す実施の形態の変形例を工程順に示す断面図
である。本変形例は層間絶縁層７のバンプ孔３３の形成
をその層間絶縁層７に対して選択的エッチング処理を施
すことにより行うものであり、転写的にバンプ孔３３を
形成する図４（１）〜（７）に示す実施の形態とはその
バンプ孔３３の形成方法においてのみ異なる。FIGS. 4 (11) to 4 (15) show FIGS.
It is sectional drawing which shows the modification of embodiment shown to (7) in order of a process. In this modification, the bump holes 33 in the interlayer insulating layer 7 are formed by selectively etching the interlayer insulating layer 7, and the bump holes 33 are formed by transfer. Only the method of forming the bump holes 33 is different from the embodiment shown in FIGS.
【００５８】以下に、図４（１１）〜（１５）を参照し
て該変形例を工程順に説明する。
（１１）先ず、層間絶縁層７を用意し、その表面にマス
ク型３４を当てる。該マスク型３４は、銅部材１のバン
プ６と対応したところに開口４１を有している。このマ
スク型４の形成は、例えばステンレス等の金属その他の
板状体を用意し、それをフォトエッチング（フォトレジ
スト膜の形成、露光、現像）することによりパターニン
グする方法でつくることができる。図４（１１）はその
マスク体３４を層間絶縁層７上に当てた状態を示す。The modification will be described below in the order of steps with reference to FIGS. 4 (11) to 4 (15). (11) First, the interlayer insulating layer 7 is prepared, and the mask die 34 is applied to the surface thereof. The mask mold 34 has an opening 41 at a position corresponding to the bump 6 of the copper member 1. The mask mold 4 can be formed by, for example, preparing a metal or other plate-shaped body such as stainless steel and performing patterning by photoetching (forming a photoresist film, exposing and developing). FIG. 4 (11) shows a state in which the mask body 34 is applied to the interlayer insulating layer 7.
【００５９】（１２）次に、図４（１２）に示すよう
に、上記版３４をマスター版として上記シート状層間絶
縁層７を選択的にレーザ光照射することにより該層間絶
縁層７にバンプ孔３３を形成する。
（１３）その後、マスク体３４を外すと、図４（１３）
に示すようにバンプ孔３３が形成された層間絶縁層７が
出来上がる。(12) Next, as shown in FIG. 4 (12), the sheet-like interlayer insulating layer 7 is selectively irradiated with laser light using the plate 34 as a master plate to bump the interlayer insulating layer 7 with bumps. The hole 33 is formed. (13) After that, when the mask body 34 is removed, FIG.
As shown in FIG. 5, the interlayer insulating layer 7 having the bump holes 33 is completed.
【００６０】（１４）次に、図４（１４）に示すよう
に、上記銅部材１のバンプ形成面に、上記層間絶縁層７
をこの各バンプ孔３３がそれと対応する各バンプ６と対
応するように位置合わせして臨ませ、更に、その層間絶
縁層７上方に配線膜形成用の銅層２を臨ませる。(14) Next, as shown in FIG. 4 (14), the interlayer insulating layer 7 is formed on the bump forming surface of the copper member 1.
The bump holes 33 are aligned so as to correspond to the bumps 6 corresponding to the bump holes 33, and the copper layer 2 for forming the wiring film is exposed above the interlayer insulating layer 7.
【００６１】（１５）次に、図４（１５）に示すよう
に、上記層間絶縁層７及び銅層２を上記銅部材１に加圧
して一体化する。図４（１１）〜（１５）に示す多層配
線回路基板の製造方法が請求項４に係る発明の一つの実
施の形態に該当する。このような変形例によっても、図
４（１）〜（７）に示す実施の形態と同様の効果を享受
することができる。(15) Next, as shown in FIG. 4 (15), the interlayer insulating layer 7 and the copper layer 2 are pressed and integrated with the copper member 1. The manufacturing method of the multilayer printed circuit board shown in FIGS. 4 (11) to (15) corresponds to an embodiment of the invention according to claim 4. Even with such a modification, it is possible to obtain the same effects as those of the embodiment shown in FIGS.
【００６２】尚、層間絶縁層７へのバンプ孔３３の形成
は、或いはバンプ孔３３のある層間絶縁層７の形成は、
必ずしも上記例に限定されず、ドリルやレーザによりバ
ンプ孔３３を形成しても良いし、表面にバンプ孔を形成
すべき部分に突起のあるローラを層間絶縁層７に当て回
転させることによりその突起の在る部分が抜けてバンプ
孔３３になるようにするとか、印刷によりバンプ孔３３
のある層間絶縁層７を形成する等種々のバリエーション
があり得る。The formation of the bump holes 33 in the interlayer insulating layer 7 or the formation of the interlayer insulating layer 7 having the bump holes 33 is
The bump holes 33 may be formed by a drill or a laser, and the protrusions may be formed by applying a roller having a protrusion on the surface where the bump hole should be formed to the interlayer insulating layer 7 and rotating the protrusion. The bump hole 33 is formed by removing the part where the
There can be various variations such as forming the inter-layer insulating layer 7 having a certain thickness.
【００６３】図５（１）〜（５）は本発明多層配線回路
基板の製造方法の第４の実施の形態を工程順に示す断面
図である。本実施の形態はバンプの高さを高くすること
のできるようにするためのものである。多層配線回路基
板のバンプは高さが例えば１００μｍ程度の高さのもの
が多いが、バンプ７高さを高くすることが要求される場
合もある。しかし、従来の技術ではその要求に応えるこ
とが難しい。というのは、バンプを高くするには、当然
にそのバンプを形成するための選択的エッチングにおけ
るエッチング深さを深くする必要があり、エッチング深
さが深くなるほど、サイドエッチング量が増え、パター
ンの微細化が阻まれるからである。そこで、そのような
パターンの微細化が阻まれないようにしつつバンプの高
さを高くしようとするのが本実施の形態なのである。5 (1) to 5 (5) are sectional views showing the fourth embodiment of the method for manufacturing a multilayer wiring circuit board according to the present invention in the order of steps. The present embodiment is for making the height of the bump high. Most of the bumps of the multilayer wiring circuit board have a height of, for example, about 100 μm, but in some cases, it is required to increase the height of the bump 7. However, it is difficult to meet the demand with the conventional technology. The reason is that in order to raise the bump, it is necessary to deepen the etching depth in the selective etching for forming the bump, and the deeper the etching depth, the larger the side etching amount and the finer the pattern becomes. This is because it is prevented from becoming. Therefore, the present embodiment aims to increase the height of the bump while preventing the miniaturization of such a pattern.
【００６４】以下に、図５（１）〜（５）を参照して第
４の実施の形態を工程順に説明する。
（１）先ず、図５（１）に示ように、銅層５にバンプ６
が形成され、更にバンプ６の内部分に層間絶縁層７が形
成された銅部材１と、延長バンプ形成用銅板（厚さ例え
ば１００μｍ）３５を用意し、その銅板３５の一方の主
表面に、銅部材１をバンプ６形成側の面をその銅板３５
の主表面に対向させて加圧することにより積層する。The fourth embodiment will be described below in the order of steps with reference to FIGS. 5 (1) to 5 (5). (1) First, as shown in FIG. 5A, bumps 6 are formed on the copper layer 5.
And a copper member 1 on which an interlayer insulating layer 7 is formed on the inner portion of the bump 6 and an extended bump forming copper plate (thickness 100 μm, for example) 35 are prepared, and one main surface of the copper plate 35 is The copper member 1 is attached to the copper plate 35 on the surface on which the bumps 6 are formed.
Are laminated by applying pressure while facing the main surface of.
【００６５】（２）次に、図５（２）に示すように、銅
部材１及び銅板３５の積層体の両主表面上にフォトレジ
スト膜３７を形成する。このフォトレジスト膜３７は銅
板３５を延長バンプ（３８）を形成するためのエッチン
グマスクとして用いるためのものである。尚、延長バン
プ（３８）は上記銅部材１の各バンプ６と対応したとこ
ろに位置するように形成される。
（２）次に、図５（３）に示すように、フォトレジスト
膜３７を、露光、現像によりパターニングし、そのパタ
ーニングしたフォトレジスト膜３７をマスクとして銅板
３５を選択的にエッチングすることにより、上記銅部材
１の各バンプ６の頂面に底面が接する延長バンプ３８を
形成する。(2) Next, as shown in FIG. 5B, a photoresist film 37 is formed on both main surfaces of the laminated body of the copper member 1 and the copper plate 35. The photoresist film 37 serves to use the copper plate 35 as an etching mask for forming the extension bumps (38). The extension bumps (38) are formed so as to be positioned corresponding to the bumps 6 of the copper member 1. (2) Next, as shown in FIG. 5C, the photoresist film 37 is patterned by exposure and development, and the copper plate 35 is selectively etched using the patterned photoresist film 37 as a mask. An extension bump 38 whose bottom surface contacts the top surface of each bump 6 of the copper member 1 is formed.
【００６６】（４）次に、図５（４）に示すように、銅
板３５による延長バンプ３８が形成されていない部分に
各隣接延長バンプ３８間及び層間絶縁する層間絶縁層３
９を形成する。この層間絶縁層３９は例えば既に述べた
図４に示した層間絶縁層７の形成方法と同じ方法で形成
することができるし、それ以外の方法でも良い。
（５）その後、図５（５）に示すように、層間絶縁層３
９及び延長バンプ３８の表面上に配線形成用の銅層４０
を加圧により積層する。(4) Next, as shown in FIG. 5 (4), the interlayer insulating layer 3 for insulating between the adjacent extended bumps 38 and the interlayer is formed in a portion of the copper plate 35 where the extended bumps 38 are not formed.
9 is formed. The interlayer insulating layer 39 can be formed, for example, by the same method as the method for forming the interlayer insulating layer 7 shown in FIG. 4 described above, or by any other method. (5) After that, as shown in FIG.
9 and a copper layer 40 for forming wiring on the surfaces of the extension bumps 38.
Are laminated by pressing.
【００６７】このような方法によれば、バンプの実質高
さは、バンプ７と延長バンプ３８の高さの和になり高く
なる。従って、従来よりも高いバンプを形成することが
できる。尚、銅板３５を積層し、その銅板３５を選択的
エッチングにより延長バンプ３８を形成し、層間絶縁層
３９を形成する一連の工程を複数回繰り返すことにより
延長バンプ３８によるバンプの高さの延長量を段階的に
高めることも可能である。According to such a method, the substantial height of the bumps becomes the sum of the heights of the bumps 7 and the extension bumps 38 and becomes high. Therefore, it is possible to form bumps higher than the conventional one. In addition, by stacking the copper plates 35, forming the extension bumps 38 by selective etching of the copper plates 35, and repeating the series of steps of forming the interlayer insulating layer 39 a plurality of times, the extension amount of the bump height by the extension bumps 38 is increased. It is also possible to gradually increase.
【００６８】図６は本発明多層配線回路基板の製造方法
の第５の実施の形態を示す断面図である。本実施の形態
は、銅箔の選択的エッチングによるバンプの形成及び絶
縁シートの積層による絶縁層７の形成を終えた銅部材１
（或いは１ａ、１ｂ）に対して、他（例えば銅箔２或い
は配線基板１０との）を積層する前に、ローラー２０・
２１間に通し、ドンバンプの表面を研磨する処理を施す
というものである。FIG. 6 is a sectional view showing a fifth embodiment of the method for manufacturing a multilayer printed circuit board according to the present invention. In the present embodiment, the copper member 1 in which the formation of bumps by selective etching of a copper foil and the formation of the insulating layer 7 by laminating insulating sheets are completed.
Before laminating another (for example, with the copper foil 2 or the wiring board 10) on (or 1a, 1b), the roller 20.
It is passed through the gap 21 and is subjected to a treatment for polishing the surface of the don bump.
【００６９】ローラ２０はプレスローラ、ローラ２１は
例えばセラミックからなる研磨ローラ、２２は搬送コン
ベアであり、該搬送コンベア２２上に銅部材１をバンプ
形成側の面を搬送コンベア２２に接するように載置して
ローラ２０・２１間に通すことにより研磨する。する
と、その後、この銅部材１（或いは１ａ、１ｂ）と他
（例えば銅箔２或いは配線基板１０）を積層して得た配
線基板のバンプ６と銅箔２或いは配線基板１０の両面の
配線膜１１との間の接触抵抗の低減、接続性の改良を図
ることができることが確認されている。The roller 20 is a press roller, the roller 21 is a polishing roller made of, for example, ceramic, and 22 is a conveyer conveyor. The copper member 1 is placed on the conveyer conveyor 22 so that the surface on the bump forming side is in contact with the conveyer conveyor 22. Place and pass between rollers 20 and 21 to polish. Then, thereafter, the bumps 6 of the wiring board obtained by laminating the copper member 1 (or 1a, 1b) and others (for example, the copper foil 2 or the wiring board 10) and the wiring films on both surfaces of the copper foil 2 or the wiring board 10. It has been confirmed that it is possible to reduce the contact resistance with 11 and improve the connectivity.
【００７０】そして、接触抵抗の低減、接続性の改良を
図ることができるのは、それによってバンプ６の表面の
樹脂などによる汚染が除去されるためであることも確認
されている。即ち、バンプ６の形成を終えた銅部材１
（或いは１ａ、１ｂ）に絶縁シートを積層して層間絶縁
層７の形成をすると、該層間絶縁層７を構成する樹脂の
一部、その他の異物がバンプ表面に付着してバンプ表面
が汚染され、その汚染を除去することなくそのまま積層
をすると、その汚染によりバンプと他（例えば銅箔２或
いは配線基板１０）との間の接触抵抗が若干大きくな
り、不良率が高くなる。It has been also confirmed that the reason why the contact resistance can be reduced and the connectivity can be improved is that the contamination on the surface of the bump 6 by the resin or the like is removed. That is, the copper member 1 on which the bumps 6 have been formed
When the insulating sheet is laminated on (or 1a, 1b) to form the interlayer insulating layer 7, a part of the resin forming the interlayer insulating layer 7 and other foreign matter adhere to the bump surface to contaminate the bump surface. If the layers are stacked as they are without removing the contaminants, the contaminants increase the contact resistance between the bumps and others (for example, the copper foil 2 or the wiring substrate 10) a little and increase the defective rate.
【００７１】そこで、図６に示すようにローラ２０・２
１間にバンプ・層間絶縁層形成済み銅部材１を通す研磨
処理をすると、それによりバンプ上面の樹脂、或いはガ
ラスクロス等による異物が除去され、バンプ６と、銅箔
２或いは配線基板１０の両面の配線膜１１との間の接触
抵抗の低減、接続性の改良を図ることができるのであ
る。Therefore, as shown in FIG.
When a polishing process is performed to pass the bump / interlayer insulating layer-formed copper member 1 between the two, foreign matter such as resin or glass cloth on the upper surface of the bump is removed, and the bump 6 and both surfaces of the copper foil 2 or the wiring substrate 10 are removed. The contact resistance between the wiring film 11 and the wiring film 11 can be reduced and the connectivity can be improved.
【００７２】[0072]
【発明の効果】請求項１の多層配線回路基板によれば、
銅部材の銅或いは銅箔のビッカース硬度を８０以上にし
たので、前述のように、バンプの上面と銅層との間に絶
縁層を成す樹脂等が侵入し、その間の接触面積を狭め、
抵抗を大きくし、接続性を悪化させ、信頼性を低下させ
るという問題を回避することができ、延いては、ＨＯ試
験、半田耐熱試験及びＰＣＴの試験に合格するようにす
ることができる。そして、ビッカース硬度を１５０Ｈｖ
以下にしたのでマイグレーション試験にも合格するよう
にすることができる。According to the multilayer wiring circuit board of the first aspect,
Since the copper or copper foil of the copper member has a Vickers hardness of 80 or more, as described above, the resin or the like forming the insulating layer invades between the upper surface of the bump and the copper layer to narrow the contact area between them.
It is possible to avoid the problems of increasing the resistance, deteriorating the connectivity, and lowering the reliability, and in turn, passing the HO test, the solder heat resistance test and the PCT test. And, the Vickers hardness is 150 Hv
Since it has been described below, it is possible to pass the migration test.
【００７３】請求項２の多層配線回路基板の製造方法に
よれば、積層前に、バンプとそれに接続される銅箔或い
は銅からなる配線膜の一方乃至両方表面に対して黒化還
元処理するので、積層される銅の表面の酸化物を還元す
ることができ、接触抵抗の低減を図ることができる。According to the method of manufacturing a multilayer printed circuit board of claim 2, the blackening reduction treatment is performed on one or both surfaces of the bump and the copper foil or the wiring film made of copper connected to the bump before the lamination. The oxide on the surface of the laminated copper can be reduced, and the contact resistance can be reduced.
【００７４】請求項３の多層配線回路基板の製造方法よ
れば、配線回路形成用基板の銅層上の上下配線間接続用
のバンプのない部分への層間絶縁層を形成を、層間絶縁
層として、上記各上下配線間接続用のバンプと対応する
部分に該各バンプが嵌るバンプ孔を有するものを用意
し、上記層間絶縁層を、それの上記各バンプ孔にそれと
対応する上記各上下配線間接続用のバンプを嵌めさせて
上記銅層上に重ね、更に、上記層間絶縁層上に配線形成
用の銅層を加圧することにより行うので、上下配は線間
接続用のバンプを層間絶縁層及び剥離シートで覆った状
態でその層間絶縁層及び剥離シートを研磨して該バンプ
頂面を露出させるという工程が必要ではないので、層間
絶縁層、剥離シートによる研磨粉が製品に付着するとい
うおそれがない。According to the method of manufacturing a multilayer printed circuit board of claim 3, the interlayer insulating layer is formed on the copper layer of the wiring circuit forming board at a portion without bumps for connecting upper and lower wirings as an interlayer insulating layer. , A bump hole into which each bump is fitted is provided at a portion corresponding to the bump for connecting the respective upper and lower wirings, and the interlayer insulating layer is provided between the respective upper and lower wirings corresponding to the bump holes of the interlayer insulating layer. The bumps for connection are fitted and overlapped on the copper layer, and the copper layer for wiring formation is further pressed on the interlayer insulating layer. Since the step of polishing the interlayer insulating layer and the release sheet to expose the bump top surface while being covered with the release sheet is not necessary, there is a possibility that polishing powder from the interlayer insulating layer and the release sheet may adhere to the product. There is no.
【００７５】請求項４の多層配線回路基板の製造方法に
よれば、バンプ孔を、上下配線間接続用のバンプが形成
された配線回路形成用基板の該バンプ形成面に層間絶縁
層を当てて上記上下配線間接続用のバンプにより該層間
絶縁層を貫通させることにより行うことにより請求項３
の多層配線回路基板の製造方法を実施することができ
る。According to the method of manufacturing a multilayer wiring circuit board of claim 4, the bump hole is formed by applying an interlayer insulating layer to the bump forming surface of the wiring circuit forming board on which bumps for connecting upper and lower wirings are formed. 4. The method according to claim 3, wherein the bumps for connecting the upper and lower wirings are made to penetrate the interlayer insulating layer.
The method for manufacturing a multilayer printed circuit board can be performed.
【００７６】請求項５の多層配線回路基板によれば、バ
ンプ孔の形成を、前記配線回路形成用基板の前記各上下
配線間接続用のバンプと略同じパターンを有するマスク
体をマスクとして層間絶縁層に選択的にレーザ光を照射
することにより行うことによって、請求項３の多層配線
回路基板の製造方法を実施することができる。According to the multilayer wiring circuit board of the fifth aspect, the formation of the bump holes is performed by the interlayer insulation by using the mask body having the substantially same pattern as the bumps for connecting the upper and lower wirings of the wiring circuit forming board as a mask. The method of manufacturing a multilayer printed circuit board according to claim 3 can be implemented by selectively irradiating the layer with laser light.
【００７７】請求項６の多層配線回路基板によれば、上
下配線間接続用のバンプに延長バンプを積層してなるの
で、バンプの高さを高くする要求に応えることができ
る。請求項７の多層配線回路基板の製造方法によれば、
上下配線間接続用のバンプに延長バンプを積層するの
で、バンプの高さを高くする要求に応えることができ
る。According to the multilayer wiring circuit board of the sixth aspect, since the extension bumps are laminated on the bumps for connecting the upper and lower wirings, it is possible to meet the demand for increasing the height of the bumps. According to the method for manufacturing a multilayer printed circuit board of claim 7,
Since the extension bumps are laminated on the bumps for connecting the upper and lower wirings, it is possible to meet the demand for increasing the height of the bumps.
【００７８】請求項８の多層配線回路基板の製造方法に
よれば、銅層上に一体乃至一体的に銅からなる上下配線
間接続用のバンプを形成し、その銅層の上下配線間接続
用のバンプ形成側の面へ上記層間絶縁層を成す絶縁シー
トを積層した後、銅層或いは他の配線回路形成用基板を
積層する前に、上記銅層或いは上記研磨ローラとバック
アップローラの間に通して圧入することにより研磨をす
るので、バンプ上面の樹脂等の異物による汚染を除去す
ることができ、バンプと銅箔２或いは配線基板の両面の
配線膜との間の接触抵抗の低減、接続性の改良を図るこ
とができる。According to the method of manufacturing a multilayer wiring circuit board of claim 8, bumps for connecting the upper and lower wirings made of copper are integrally or integrally formed on the copper layer, and the bumps for connecting the upper and lower wirings of the copper layer are formed. After laminating the insulating sheet forming the interlayer insulating layer on the surface on which the bumps are formed, before laminating the copper layer or another wiring circuit forming substrate, pass the copper layer or the polishing roller between the polishing roller and the backup roller. Since the polishing is performed by press-fitting, it is possible to remove contaminants such as resin on the upper surface of the bump, and reduce the contact resistance between the bump and the copper foil 2 or the wiring film on both surfaces of the wiring board, and connectability. Can be improved.
【図１】（Ａ）〜（Ｄ）は本発明多層配線回路基板の一
つの実施の形態の説明するためのもので、（Ａ）は銅を
主体とする銅部材１の断面図、（Ｂ）は加工された銅部
材１とそれに接合される銅層（銅箔）２の断面図、
（Ｃ）は該銅層２の積層後の状態を示し、（Ｄ）は銅部
材のビッカース硬度を８０〜１５０Ｈｖにする根拠を示
す表である。1A to 1D are views for explaining one embodiment of a multilayer wiring circuit board of the present invention, wherein FIG. 1A is a sectional view of a copper member 1 mainly composed of copper, and FIG. ) Is a cross-sectional view of the processed copper member 1 and a copper layer (copper foil) 2 bonded to it.
(C) shows the state after the copper layer 2 is laminated, and (D) is a table showing the basis for setting the Vickers hardness of the copper member to 80 to 150 Hv.
【図２】（Ａ）〜（Ｅ）は本発明多層配線回路基板の製
造方法の第１の実施の形態を示すもので、（Ａ）〜
（Ｄ）は製造方法を工程順に示す断面図であり、（Ｅ）
は各種処理内容に対するバンプ形成部材側とそれに積層
される銅箔（銅層）の状態の良否を表にして示すもので
ある。2A to 2E show a first embodiment of a method for manufacturing a multilayer wiring circuit board according to the present invention.
(D) is sectional drawing which shows a manufacturing method in order of a process, (E)
Is a table showing the quality of the state of the bump forming member side and the copper foil (copper layer) laminated thereon for various types of processing.
【図３】（Ａ）〜（Ｃ）は本発明多層配線回路基板の製
造方法の第２の実施の形態を工程順に示す断面図であ
る。3A to 3C are cross-sectional views showing a second embodiment of a method for manufacturing a multilayer wiring circuit board according to the present invention in the order of steps.
【図４】（１）〜（７）は本発明多層配線回路基板の製
造方法の第３の実施の形態を、（１１）〜（１５）はそ
の実施の形態の変形例をそれぞれ工程順に示す断面図で
ある。4 (1) to (7) show a third embodiment of the method for manufacturing a multilayer wiring circuit board according to the present invention, and (11) to (15) show modified examples of the embodiment in the order of steps. FIG.
【図５】（１）〜（５）は本発明多層配線回路基板の製
造方法の第４の実施の形態を工程順に示す断面図であ
る。5 (1) to (5) are cross-sectional views showing a fourth embodiment of a method for manufacturing a multilayer wiring circuit board according to the present invention in the order of steps.
【図６】本発明多層配線回路基板の製造方法の第５の実
施の形態を示す断面図である。FIG. 6 is a sectional view showing a fifth embodiment of a method for manufacturing a multilayer printed circuit board according to the present invention.
【図７】（Ａ）〜（Ｅ）は本発明の技術的背景を説明す
るために、配線回路基板形成用部材（銅部材）をベース
として用い、それを適宜加工することにより多層配線回
路基板を得る技術を工程順に示す断面図である。FIGS. 7 (A) to 7 (E) are used to explain the technical background of the present invention, in which a wiring circuit board forming member (copper member) is used as a base and is appropriately processed to form a multilayer wiring circuit board. FIG. 6 is a cross-sectional view showing a technique for obtaining the above in the order of steps.
１・・・配線回路基板形成用部材（銅部材）、２・・・
銅箔、３・・・バンプ形成用銅箔、６・・・上下配線間
接続用のバンプ、７・・・層間絶縁層、１０・・・他の
配線回路基板形成用部材、１１・・・銅からなる配線
膜。３３・・・バンプ孔、３４・・・マスク体、３５・
・・金属板、３８・・・延長バンプ、３９・・・層間絶
縁層、４１・・・開口。1 ... Wiring circuit board forming member (copper member), 2 ...
Copper foil, 3 ... Bump forming copper foil, 6 ... Upper and lower wiring connecting bumps, 7 ... Interlayer insulating layer, 10 ... Other wiring circuit board forming member, 11 ... A wiring film made of copper. 33 ... Bump holes, 34 ... Mask body, 35 ...
..Metal plate, 38 ... extension bumps, 39 ... interlayer insulating layer, 41 ... openings.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 3/40 Ｈ０５Ｋ 3/40 Ｚ (72)発明者 遠藤 仁誉 東京都豊島区南大塚三丁目32番１号 株式 会社ノース内 (72)発明者 黒澤 稲太郎 東京都豊島区南大塚三丁目32番１号 株式 会社ノース内 Ｆターム(参考） 5E317 AA24 BB12 BB15 CC25 CD25 CD32 GG03 GG11 5E343 AA12 BB24 BB44 BB67 EE52 EE60 GG04 GG13 GG20 5E346 AA15 AA35 AA43 CC08 CC32 CC37 DD12 DD32 FF24 GG08 GG22 GG27 GG28 HH07 HH08 HH18 HH32 HH33 HH40 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 7 Identification code FI theme code (reference) H05K 3/40 H05K 3/40 Z (72) Inventor Yoshinori Endo 3-32 Minamiotsuka, Toshima-ku, Tokyo No. 1 in North Company (72) Inventor Inataro Kurosawa 3 32-1 Minamiotsuka, Toshima-ku, Tokyo F-Term in North Company (Reference) 5E317 AA24 BB12 BB15 CC25 CD25 CD32 GG03 GG11 5E343 AA12 BB24 BB44 BB67 EE52 EE60 GG04 GG13 GG20 5E346 AA15 AA35 AA43 CC08 CC32 CC37 DD12 DD32 FF24 GG08 GG22 GG27 GG28 HH07 HH08 HH18 HH32 HH33 HH40
Claims (8)
下配線間接続用のバンプを形成し、上記銅層上の該バン
プのない部分に層間絶縁層を形成した一つの配線回路形
成用基板の該層間絶縁層及び上記バンプの上面上に銅層
又は他の配線回路形成用基板を積層した多層配線回路形
成用基板において、 上記銅層及び上記バンプのビッカース硬度が８０〜１５
０Ｈｖであることを特徴とする多層配線回路基板。1. A wiring circuit formation in which bumps for connecting between upper and lower wirings, which are integrally or integrally made of copper, are formed on a copper layer, and an interlayer insulating layer is formed on a portion without the bumps on the copper layer. In a multilayer wiring circuit forming substrate in which a copper layer or another wiring circuit forming substrate is laminated on the interlayer insulating layer of the wiring board and the upper surface of the bump, a Vickers hardness of the copper layer and the bump is 80 to 15
A multi-layer printed circuit board, which is 0 Hv.
下配線間接続用のバンプを形成し、上記銅層上の該バン
プのない部分に層間絶縁層を形成した一つの配線回路形
成用基板の該層間絶縁層及び上記バンプの上面上に銅箔
又は他の配線回路形成用基板を積層することにより上記
バンプを上記銅箔又は上記他の配線回路形成用基板の銅
からなる配線膜と電気的に接続して多層配線回路基板を
製造する多層配線回路基板の製造方法であって、 上記積層前に、上記一つの配線回路形成用基板のバンプ
の上面と、それに積層される上記銅箔又は別の配線回路
形成用基板の銅からなる配線膜の表面うちの一方又は両
方に対して黒化還元処理することを特徴とする多層配線
回路基板の製造方法。2. A wiring circuit formation in which bumps for connecting upper and lower wirings made of copper integrally or integrally on a copper layer are formed, and an interlayer insulating layer is formed on a portion without the bumps on the copper layer. A wiring film made of copper of the copper foil or the other wiring circuit forming substrate by laminating a copper foil or another wiring circuit forming substrate on the interlayer insulating layer of the wiring substrate and the upper surface of the bump. A method for manufacturing a multilayer wired circuit board, which is electrically connected to a multilayer wired circuit board, comprising: before the stacking, the upper surface of the bump of the one wiring circuit forming board and the copper stacked on the bump. A method for producing a multilayer printed circuit board, characterized in that one or both of surfaces of a wiring film made of copper of a foil or another wiring circuit forming substrate is subjected to blackening reduction treatment.
下配線間接続用のバンプを形成し、上記銅層上の該バン
プのない部分に層間絶縁層を形成した一つの配線回路形
成用基板の該層間絶縁層及び上記バンプの上面上に銅層
又は他の配線回路形成用基板を積層した多層配線回路形
成用基板の製造方法において、 前記銅層上に一体乃至一体的に銅からなる上下配線間接
続用のバンプを形成した一つの配線回路形成用基板の上
記銅層上の該バンプのない部分への上記層間絶縁層の形
成を、 層間絶縁層として、上記各上下配線間接続用のバンプと
対応する部分に該各バ ンプが嵌るバンプ孔を有するものを用意し、 上記層間絶縁層を、それの上記各バンプ孔にそれと対応
する上記各上下配線間接続用バンプを嵌めさせて上記銅
層上に重ね、 更に、上記層間絶縁層上に配線形成用の銅層を加圧する
ことにより行うことを特徴とする多層配線回路基板の製
造方法。3. A wiring circuit formation in which bumps for connecting upper and lower wirings made of copper are integrally or integrally formed on a copper layer, and an interlayer insulating layer is formed on a portion of the copper layer where there is no bump. In the method for manufacturing a multilayer wiring circuit forming substrate in which a copper layer or another wiring circuit forming substrate is laminated on the interlayer insulating layer of the substrate and the upper surface of the bump, a copper layer is integrally or integrally formed from copper on the copper layer. The wiring between the upper and lower wirings is formed by using the formation of the interlayer insulating layer on the copper layer-free portion of the one wiring circuit forming substrate on which the bumps for connecting the upper and lower wirings are formed. A bump hole in which each bump fits is prepared in a portion corresponding to the bump for use, and the interlayer insulating layer is fitted in the bump hole in which the bumps for connecting the upper and lower wirings corresponding thereto are fitted. Overlay on the copper layer, Method for manufacturing a multilayer printed circuit board, which comprises carrying out by pressurizing the copper layer for wiring formed over the interlayer insulating layer.
を、 上記層間絶縁層を上記上下配線間接続用バンプが形成さ
れた配線回路形成用基板の該バンプ形成面に当てて該上
下配線間接続用バンプにより該層間絶縁層を貫通させる
ことにより行うことを特徴とする請求項３記載の多層配
線回路基板の製造方法。4. The bump holes in the interlayer insulating layer are formed by applying the interlayer insulating layer to the bump forming surface of a wiring circuit forming substrate on which the bumps for connecting the upper and lower wirings are formed. The method for manufacturing a multilayer printed circuit board according to claim 3, wherein the step is performed by penetrating the interlayer insulating layer with a connecting bump.
を、 上記層間絶縁層を、前記配線回路形成用基板の前記各上
下配線間接続用バンプと略同じパターンを有するマスク
体をマスクとしてレーザ光照射することにより選択的に
貫通することにより行うことを特徴とする請求項３記載
の多層配線回路基板の製造方法。5. The formation of the bump holes in the interlayer insulating layer is performed using the interlayer insulating layer as a mask with a mask body having a pattern substantially the same as the bumps for connecting the upper and lower wirings of the wiring circuit forming substrate as a mask. 4. The method for manufacturing a multilayer printed circuit board according to claim 3, wherein the method is performed by selectively penetrating by irradiating with light.
下配線間接続用のバンプを形成し、上記銅層上の該バン
プのない部分に層間絶縁層を形成した一つの基板の該層
間絶縁層及び上記上下配線間接続用のバンプの上面上
に、上記各上下配線間接続用バンプと対応する位置に延
長バンプが形成された金属板が該各バンプとそれに対応
する上記各上下配線間接続用のバンプとが電気的に接続
されるように積層され、 上記金属板の延長バンプが形成されていない部分に層間
絶縁層が形成されたことを特徴とする多層配線回路基
板。6. A substrate of one substrate, wherein bumps for connecting upper and lower wirings made of copper are integrally or integrally formed on a copper layer, and an interlayer insulating layer is formed on a portion of the copper layer without the bumps. A metal plate having extension bumps formed on the upper surface of the interlayer insulating layer and the bumps for connecting the upper and lower wirings at positions corresponding to the bumps for connecting the upper and lower wirings is provided with the bumps and the respective upper and lower wirings. A multilayer wiring circuit board, characterized in that a bump for inter-connection is laminated so as to be electrically connected, and an interlayer insulating layer is formed on a portion of the metal plate where the extended bump is not formed.
下配線間接続用のバンプを形成し、上記銅層上の該バン
プのない部分に層間絶縁層を形成した一つの基板の該層
間絶縁膜及び上記上下配線間接続用バンプの上面上に、
金属板を積層する工程と、 上記金属板を選択的にエッチングすることにより上記各
上下配線間接続用のバンプと対応する位置にそれと接続
された延長バンプを形成する工程と、 上記金属板の延長バンプが形成されていない部分に層間
絶縁層を形成する工程と、 を有することを特徴とする多層配線回路基板の製造方
法。7. A substrate of one substrate, wherein bumps for connecting upper and lower wirings made of copper are integrally or integrally formed on a copper layer, and an interlayer insulating layer is formed on the bump-free portion of the copper layer. On the upper surface of the interlayer insulating film and the bump for connecting the upper and lower wirings,
Stacking the metal plates, forming the extension bumps connected to it by selectively etching the metal plates at the positions corresponding to the bumps for connecting the upper and lower wirings, and extending the metal plate And a step of forming an interlayer insulating layer on a portion where the bumps are not formed.
下配線間接続用のバンプを形成し、上記銅層上の該バン
プのない部分に層間絶縁層を形成した一つの配線回路形
成用基板の該層間絶縁膜及び上記バンプの上面上に銅層
又は他の配線回路形成用基板を積層した多層配線回路形
成用基板の製造法であって、 銅層上に一体乃至一体的に銅からなる上下配線間接続用
のバンプを形成し、その銅層の上下配線間接続用のバン
プ形成側の面へ上記層間絶縁層を成す絶縁シートを積層
して層間絶縁層を形成した上記一つの配線回路形成用基
板を、銅層或いは他の配線回路形成用基板と積層する前
に、上記研磨ローラとバックアップローラの間に通して
研磨をすることを特徴とする多層配線回路基板の製造方
法。8. A wiring circuit formation in which bumps for connecting between upper and lower wirings, which are integrally or integrally made of copper, are formed on a copper layer, and an interlayer insulating layer is formed on a portion without the bumps on the copper layer. A method of manufacturing a multilayer wiring circuit forming substrate, in which a copper layer or another wiring circuit forming substrate is laminated on the interlayer insulating film of the wiring substrate and the upper surface of the bump, and the copper layer is integrally or integrally formed on the copper layer. Forming a bump for connecting between upper and lower wirings, and laminating an insulating sheet forming the interlayer insulating layer on the surface of the copper layer on the bump forming side for connecting between upper and lower wirings to form an interlayer insulating layer. A method for manufacturing a multilayer printed circuit board, which comprises polishing the wiring circuit forming substrate by passing it between the polishing roller and the backup roller before laminating the wiring circuit forming substrate on a copper layer or another wiring circuit forming substrate.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002066410A JP2003309368A (en) | 2002-02-13 | 2002-03-12 | Multilayer wiring circuit board and its manufacture method |
| CNB028008820A CN100553410C (en) | 2001-03-28 | 2002-03-27 | The metallic plate of multi-layer wire substrate, multi-layer wire substrate manufacture method, multi-layer wire substrate grinder and manufacturing circuit board |
| EP02707177A EP1377145A4 (en) | 2001-03-28 | 2002-03-27 | Multilayer wiring board, method for producing multilayer wiring board, polisher for multilayer wiring board, and metal sheet for producing wiring board |
| PCT/JP2002/002982 WO2002080639A1 (en) | 2001-03-28 | 2002-03-27 | Multilayer wiring board, method for producing multilayer wiring board, polisher for multilayer wiring board, and metal sheet for producing wiring board |
| KR10-2002-7016105A KR100495958B1 (en) | 2001-03-28 | 2002-03-27 | Multilayer wiring board, method for producing multilayer wiring board, polisher for multilayer wiring board, and metal sheet for producing wiring board |
| TW091106171A TW558777B (en) | 2001-03-28 | 2002-03-28 | Method for manufacturing multi-layer wiring substrate and a polishing machine therefor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002034798 | 2002-02-13 | ||
| JP2002-34798 | 2002-02-13 | ||
| JP2002066410A JP2003309368A (en) | 2002-02-13 | 2002-03-12 | Multilayer wiring circuit board and its manufacture method |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005234622A Division JP4459131B2 (en) | 2002-02-13 | 2005-08-12 | Method for manufacturing substrate for forming multilayer wiring circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003309368A true JP2003309368A (en) | 2003-10-31 |
Family
ID=29405093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002066410A Pending JP2003309368A (en) | 2001-03-28 | 2002-03-12 | Multilayer wiring circuit board and its manufacture method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003309368A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060047A (en) * | 2004-08-20 | 2006-03-02 | North:Kk | Wiring board and its manufacturing method |
| JP2006165130A (en) * | 2004-12-03 | 2006-06-22 | Sony Chem Corp | Multilayer wiring board and manufacturing method thereof |
| US7622329B2 (en) | 2005-11-29 | 2009-11-24 | Samsung Electro-Mechanics Co., Ltd. | Method for fabricating core substrate using paste bumps |
-
2002
- 2002-03-12 JP JP2002066410A patent/JP2003309368A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006060047A (en) * | 2004-08-20 | 2006-03-02 | North:Kk | Wiring board and its manufacturing method |
| JP2006165130A (en) * | 2004-12-03 | 2006-06-22 | Sony Chem Corp | Multilayer wiring board and manufacturing method thereof |
| JP4509757B2 (en) * | 2004-12-03 | 2010-07-21 | ソニーケミカル＆インフォメーションデバイス株式会社 | Manufacturing method of multilayer wiring board |
| US7622329B2 (en) | 2005-11-29 | 2009-11-24 | Samsung Electro-Mechanics Co., Ltd. | Method for fabricating core substrate using paste bumps |
| US7859106B2 (en) | 2005-11-29 | 2010-12-28 | Samsung Electro-Mechanics Co., Ltd. | Multilayer printed circuit board using paste bumps |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5188809B2 (en) | Multilayer printed wiring board and manufacturing method thereof | |
| TW401726B (en) | Multiple layer printing circuit board | |
| JP5188816B2 (en) | Multilayer printed wiring board and manufacturing method thereof | |
| JP4673207B2 (en) | Multilayer printed wiring board and manufacturing method thereof | |
| KR100728754B1 (en) | Printed circuit board using bump and method for manufacturing thereof | |
| WO1998056219A1 (en) | Multilayer printed wiring board and method for manufacturing the same | |
| US20080236872A1 (en) | Printed Wiring Board, Process For Producing the Same and Semiconductor Device | |
| JPH06318783A (en) | Manufacturing method of multilayered circuit substrate | |
| JP4273837B2 (en) | Insulating sheet with metal foil, multilayer wiring board, and method for producing multilayer wiring board | |
| JP2003309368A (en) | Multilayer wiring circuit board and its manufacture method | |
| JP3942535B2 (en) | Manufacturing method of multilayer wiring board | |
| JP2001230551A (en) | Printed wiring board, multil ayered printed wiring board and its manufacturing method | |
| WO2002080639A1 (en) | Multilayer wiring board, method for producing multilayer wiring board, polisher for multilayer wiring board, and metal sheet for producing wiring board | |
| TW201414367A (en) | Printed circuit board and method for manufacturing the same | |
| KR100688755B1 (en) | Method for forming solder ball pad in BGA printed circuit board and BGA printed circuit board manufactured therefrom | |
| CN216087116U (en) | Through hole between wiring boards | |
| JPH1154926A (en) | One-sided circuit board and its manufacture | |
| KR100525589B1 (en) | Printed circuit board and its manufacturing method | |
| JP2009295957A (en) | Method for manufacturing of printed wiring board | |
| JP2008235561A (en) | Manufacturing method of multilayer flexible printed wiring board | |
| JP2000269647A (en) | Single-side circuit board, multilayer printed wiring board and manufacture thereof | |
| JPH0573359B2 (en) | ||
| JP2002124762A (en) | Production method for multilayered printed wiring board | |
| JP4732411B2 (en) | Method for manufacturing substrate for forming multilayer wiring circuit | |
| JP4459131B2 (en) | Method for manufacturing substrate for forming multilayer wiring circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050614 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050804 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051004 |
|
| A711 | Notification of change in applicant |
Effective date: 20051018 Free format text: JAPANESE INTERMEDIATE CODE: A711 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051209 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060309 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070202 |