JP2003299350A - 電源回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＣ−ＤＣコンバータの制御回路において、
ラジオ受信へのノイズ妨害を抑え、且つ、昇圧電圧量を
最適化した制御回路を提供することを目的とする。 【解決手段】 基準電圧ＶＲ１と昇圧電圧ＶＤＣとを比
較するコンパレータＣＭＰ２の出力に応じてアップ又は
ダウンカウントするカウンタ回路５１と、チューナから
のローカル周波数を利用した第１のクロック信号ＣＬＫ
を遅延する複数の遅延素子ＤＬから成る遅延回路５２
と、カウンタ回路５１のカウント値に応じて遅延回路５
２から出力される遅延クロック信号を択一選択出力する
デコード回路５３とを備え、デコード回路５３から選択
出力される遅延クロック信号ＤＬＣＬＫと第１のクロッ
ク信号ＣＬＫとをゲートＡＮＤで論理積することにより
デューティが変更された制御信号ＴＧに基づいて昇圧動
作を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基準電圧を用いて
所定の昇圧電圧を発生する電源回路に関し、特に、基準
電圧を利用して所定の昇圧電圧を発生する昇圧型ＤＣ−
ＤＣコンバータの制御回路に関する。

【０００２】

【従来の技術】電池を使用する携帯機器において、例え
ば、マイクロコンピュータやＥＴＲ（Electric Tuning
Radio）コントローラは、一部の回路に対し昇圧型ＤＣ
−ＤＣコンバータを用いて昇圧電圧を電源としている。
また、乾電池などを使用した携帯ラジオなどにおいて
は、液晶パネルが備えられており、乾電池などの電圧を
そのまま印加すると電池の電圧変動に応じて表示の明暗
が変動する。そこで、昇圧型ＤＣ−ＤＣコンバータを利
用して一定の昇圧電圧を発生し、その昇圧電圧を液晶パ
ネルとのインターフェース回路や液晶パネルの電源とし
ている。

【０００３】図３は、従来の電源回路の構成を示す図で
ある。１は基準電圧発生回路である。電源ＶＤＣに抵抗
Ｒ１の一端が接続され、抵抗Ｒ１の他端にダイオードＤ
１のアノードが接続され、ダイオードＤ１のカソードが
グランドに接続されている。これより、電源ＶＤＣから
抵抗Ｒ１及びダイオードＤ１を介してグランドに電流が
流れる。このダイオードＤ１において順方向電流による
０．６Ｖ程度の電流降下が発生する。よって、ダイオー
ドＤ１のアノードでは、電源ＶＤＣの電圧に依らず、電
圧Ｖ１の０．６Ｖが発生される。

【０００４】また、抵抗Ｒ１とダイオードＤ１との接続
点には、コンパレータＣＭＰ１の正入力端が接続されて
いる。コンパレータＣＭＰ１の出力は、Ｎチャンネルト
ランジスタＴＲ１のゲートが接続されている。このトラ
ンジスタＴＲ１のドレインは電源ＶＤＣが接続され、ソ
ースは抵抗Ｒ２及びＲ３を介してグランドに接続されて
いる。また、抵抗Ｒ２とＲ３との接続点は、コンパレー
タＣＭＰ１の負入力に接続されている。

【０００５】ここで、抵抗Ｒ２とＲ３との接続点の電圧
をＶ２とすると、コンパレータＣＭＰ１では、電圧Ｖ１
とＶ２とを比較し両者の電圧が等しくなるように、トラ
ンジスタＴＲ１を制御する。例えば、電圧Ｖ１より電圧
Ｖ２の方が低いとコンパレータＣＭＰ１の出力がＨレベ
ルとなり、トランジスタＴＲ１がオンする。これより、
トランジスタＴＲ１でのＶＣＥ（ドレイン−ソース間電
圧）、抵抗Ｒ２、Ｒ３での電圧降下に応じて電圧Ｖ２が
発生される。そして、トランジスタＴＲ１のソースと抵
抗Ｒ２との接続点から基準電圧ＶＲ１が出力される。な
お、電圧Ｖ２がダイオードＤ１における電圧降下の０．
６Ｖである電圧Ｖ１と等しい場合に、基準電圧ＶＲ１が
所定の基準電圧となるように抵抗Ｒ２及びＲ３の抵抗値
を設定してある。また、この基準電圧の出力端ＶＲ１に
は、他端がグランドに接続されたコンデンサＣ１などが
接続され、基準電圧ＶＲ１の変動を防止している。な
お、半導体集積回路において、ダイオードの順方向電圧
降下は一定であり、この一定電圧に基づいて基準電圧を
発生している。

【０００６】２は制御回路であって、抵抗Ｒ４の一端に
は電源ＶＤＣが接続され、抵抗Ｒ４の他端は抵抗Ｒ５介
してグランドに接続されている。抵抗Ｒ４とＲ５との接
続点は、コンパレータＣＭＰ２の負入力に接続されてい
る。ここで、抵抗Ｒ４とＲ５との接続点の電圧をＶ３と
する。また、コンパレータＣＭＰ２の正入力には、基準
電圧ＶＲ１が印加される。コンパレータＣＭＰ２の出力
は、ゲートＡＮＤの一方の入力に接続される。ゲートＡ
ＮＤの他方の入力には、昇圧動作に用いられるクロック
信号ＣＬＫが入力される。

【０００７】コンパレータＣＭＰ２では、電圧Ｖ３と基
準電圧ＶＲ１とを比較し、例えば、基準電圧ＶＲ１より
電圧Ｖ３の方が低いとコンパレータＣＭＰ２の出力信号
ＥＮがＨレベルとして出力される。そして、ゲートＡＮ
Ｄでは、信号ＥＮのＨレベルになると、クロック信号Ｃ
ＬＫが制御信号ＴＧとして出力される。また、基準電圧
ＶＲ１より電圧Ｖ３の方が高いとコンパレータＣＭＰ２
の出力信号ＥＮがＬレベルとして出力される。そして、
ゲートＡＮＤでは、信号ＥＮのＬレベルになると、クロ
ック信号ＣＬＫが遮断される。

【０００８】３は昇圧回路であって、例えば、電池から
供給される０．９Ｖ〜１．８Ｖ程度の電池電圧である入
力電圧ＶＤＤがコイルＬ１の入力端に印加され、他端が
グランドに接続されたスイッチング素子ＴＲ２がコイル
Ｌ１の出力端に接続され、そのスイッチング素子ＴＲ２
を制御信号ＴＧによってオンオフすることによって、コ
イルＬ１に生じる逆起電力がダイオードＤ２を介してコ
ンデンサＣ２に蓄えられることにより、所定の昇圧電圧
である電圧ＶＤＣを得る。

【０００９】この図３に示す従来のＤＣ−ＤＣコンバー
タにおいて、クロック信号ＣＬＫは、例えば、ＥＴＲコ
ントローラのシステムクロック、又は、そのシステムク
ロックを分周した分周クロックを用いていた。このシス
テムクロック信号は、ラジオ受信周波数とは非同期であ
るが、システムクロックの基本波、又は、高調波が、特
定のラジオ周波数と同じ周波数となる場合が生じ、ラジ
オ受信機の受信周波数にノイズとして妨害を与えてしま
う問題が生じた。このため、ローカル周波数ｆｃ、又
は、ローカル周波数を分周した分周信号をクロック信号
ＣＬＫに用いることで、クロック信号ＣＬＫの基本波ま
たは高調波がラジオの受信周波数と常に異なるようにな
り、ラジオ受信機の受信周波数と同じ周波数のノイズが
発生するのを防止した。なお、ローカル周波数は、受信
周波数と中間周波数ＩＦ（ＡＭの場合、４５０ｋＨｚ）
を加算した周波数である。具体的には、例えば、ＡＭラ
ジオの１０００ＫＨｚの周波数を受信中の場合、ローカ
ル周波数ｆｃは、１０００ＫＨｚ＋４５０ＫＨｚ＝１４
５０ＫＨｚとなる。

【００１０】

【発明が解決しようとする課題】しかし、上述した昇圧
型ＤＣ−ＤＣコンバータにおいては、クロック信号に起
因するノイズの問題が解決できたが、昇圧電圧ＶＤＣが
印加される負荷の変動によりコンパレータＣＭＰ２から
出力される出力信号ＥＮの遷移するタイミングが、例え
ば、ＡＭラジオの中間周波数ＩＦの４５０ＫＨｚと同じ
か、または、可聴周波数帯域内となると、ラジオのノイ
ズ妨害となる問題が残っている。

【００１１】また、スイッチング素子ＴＲ２をオンオフ
するクロック信号ＣＬＫのデューティが５０％固定のた
め、常に一定量の昇圧動作が行われるので、昇圧動作に
必要以上の電流量がコイルＬ１に流される場合があり、
消費電流上効率が悪いという問題があった。

【００１２】このため、本発明の課題は、ラジオ受信機
の受信周波数及び中間周波数に対するノイズ妨害を抑え
て、昇圧動作における、スイッチング素子ＴＲ２のオン
時間を制御して昇圧動作の電流量を最適化するＤＣ−Ｄ
Ｃコンバータの制御回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明は、上記課題に鑑
みてなされたものであり、その特徴とするところは、入
力電圧を所定の電圧に昇圧する昇圧回路と、前記入力電
圧又は前記昇圧回路から発生される昇圧電圧を用いて所
定の基準電圧を発生する基準電圧発生回路と、前記昇圧
回路の昇圧電圧出力に応じた比較電圧と前記基準電圧と
を比較し、その比較結果に応じて前記昇圧回路の昇圧動
作を制御する制御手段とを有する電源回路において、前
記制御手段は、第１のクロック信号を所定量遅延する遅
延素子を複数個備える遅延手段と、前記比較結果に応じ
て第２のクロック信号によってアップ又はダウンカウン
トするカウンタと、前記カウンタのカウント値に応じて
前記遅延手段から出力されるそれぞれの遅延クロック信
号の何れか一つを選択出力する選択手段と、前記第１ク
ロック信号と前記遅延クロック信号とに応じてデューテ
ィが変更された制御信号を出力する出力手段とを有し、
前記制御信号によって前記昇圧回路が昇圧動作を行うこ
とを特徴とする。

【００１４】また、前記第１のクロック信号はラジオの
受信周波数と中間周波数が加算されたローカル周波数で
あることを特徴とする。

【００１５】さらに、前記カウンタは前記昇圧回路から
発生される前記昇圧電圧が所定の電圧より低いときアッ
プカウントし、また、前記昇圧電圧が所定の電圧より高
いときダウンカウントすることを特徴とする。

【００１６】このように、本発明によれば、基準電圧Ｖ
Ｒ１と比較電圧Ｖ３とを比較する比較手段と、比較結果
に応じてアップ又はダウンカウントするカウンタと、カ
ウント値に応じてチューナからのローカル周波数の第１
クロック信号を遅延する複数の遅延素子を有する遅延手
段の遅延クロック信号の何れか一つの遅延クロック信号
を出力するデコーダ回路と、第１クロック信号と遅延ク
ロック信号とを論理積するゲートとを備え、昇圧電圧Ｖ
ＤＣの電圧に応じて昇圧回路のスイッチング素子のオン
時間を可変するようにしたので、ラジオ受信時の受信周
波数及び中間周波数に対して、受信妨害となる周期のノ
イズ発生を防ぐことができる。

【００１７】さらに、昇圧動作パルスのデューティを必
要昇圧電圧量に応じて可変するので、従来のディーティ
が５０％固定時の昇圧動作パルスによる昇圧電圧量対し
て必要以上に流していた電流量を確実に低減することが
できる。

【００１８】

【発明の実施の形態】本発明の詳細を図面に従って具体
的に説明する。図１は、ＤＣ−ＤＣコンバータの構成を
示す図である、図１において、基準電圧発生回路１と昇
圧回路３とは、従来と同じ構成であり、同一の符号を付
して、その説明を省略する。

【００１９】図１において、５は本発明に係る制御回路
であって、抵抗Ｒ４の一端には昇圧電圧ＶＤＣが印加さ
れ、抵抗Ｒ４の他端は抵抗Ｒ５を介してグランドに接続
される。ここで、抵抗Ｒ４とＲ５との接続点の電圧を比
較電圧Ｖ３とする。なお、基準電圧ＶＲ１と比較電圧Ｖ
３とが等しくなると、昇圧電圧ＶＤＣは、所定の昇圧電
圧値となる。そして、比較電圧Ｖ３は、コンパレータＣ
ＭＰ２の反転入力に印加される。また、コンパレータＣ
ＭＰ２の非反転入力には、基準電圧ＶＲ１が印加され
る。よって、コンパレータＣＭＰ２では、電圧Ｖ３と基
準電圧ＶＲ１とが比較される。昇圧電圧ＶＤＣが所定の
昇圧電圧より高くなると、比較電圧Ｖ３は基準電圧ＶＲ
１より高い電圧となり、コンパレータＣＭＰ２では出力
信号ＵＰがＬレベルとして出力される。また、昇圧電圧
ＶＤＣが所定の昇圧電圧より低くなると、比較電圧Ｖ３
は基準電圧ＶＲ１より低い電圧となり、コンパレータＣ
ＭＰ２では出力信号ＵＰがＨレベルとして出力される。
５１はｎビットのアップ／ダウンカウンタ回路であっ
て、コンパレータＣＭＰ２から出力される出力信号ＵＰ
に応じて、クロック信号ＣＬＫ２がアップ又はダウンカ
ウントされる。詳しくは、信号ＵＰがＨレベルである
と、カウンタ回路５１は、クロック信号ＣＬＫ２によっ
てアップカウントされる。また、信号ＵＰがＬレベルで
あると、カウンタ回路５１では、クロック信号ＣＬＫ２
によってダウンカウントされる。なお、クロック信号Ｃ
ＬＫ２は、昇圧電圧の電圧状態をモニターする周期を定
めるサンプリングクロックであり、クロック信号ＣＬＫ
１より低い周波数である。なお、クロック信号ＣＬＫ１
は、チューナからのローカル周波数または、ローカル周
波数を分周したクロック信号とする。

【００２０】５２は遅延回路であって、クロック信号Ｃ
ＬＫ１が入力され、そのクロック信号ＣＬＫ１が所定量
遅延されるｍ個の遅延素子ＤＬで構成され、そのそれぞ
れの遅延素子ＤＬの出力から遅延信号ＤＬ１〜ＤＬｍが
出力される。なお、遅延信号ＤＬ１は、図２に示すよう
にクロック信号ＣＬＫ１が遅延素子ＤＬのｍ個分遅延さ
れた信号である。なお、遅延信号ＤＬ１は、クロック信
号ＣＬＫ１のデューティ５０％のパルス幅分の時間より
短い時間となるように一つの遅延素子ＤＬの遅延量が設
定されている。また、遅延信号ＤＬ２は、クロック信号
ＣＬＫ１が遅延素子ＤＬの（ｍ−１）個分遅延された信
号であり、遅延信号ＤＬ３、ＤＬ４、・・・となるに従
って遅延量が減り、そして、遅延信号ＤＬｍは、クロッ
ク信号ＣＬＫ１が一つの遅延素子ＤＬの遅延量分遅延さ
れた信号である。

【００２１】５３はデコーダ回路であって、ｎビットの
デコーダから成り、カウンタ回路５１から出力されるカ
ウント信号ＣＴ１〜ＣＴｎがデコードされるとともに、
そのデコード値が大きくなると、遅延信号ＤＬ１〜ＤＬ
ｍのうち、より遅延量の小さい遅延信号が遅延クロック
信号ＤＬＣＬＫとして選択出力されるように構成され
る。そして、ゲートＡＮＤでは、遅延クロック信号ＤＬ
ＣＬＫとクロック信号ＣＬＫ１とが論理積され、その論
理積されることによってクロック信号ＣＬＫ１のデュー
ティが可変された制御信号ＴＧが出力される。このデュ
ーティが可変された制御信号ＴＧのパルスのＨレベル期
間、昇圧回路３では、コイルＬ１に電流が流れ、その電
流量に応じた逆起電力が発生することにより、最適な昇
圧量の昇圧電圧ＶＤＣが得られる。

【００２２】次に、図１のＤＣ−ＤＣコンバータの動作
を具体的に説明する。まず、例えば、１．８Ｖの電池４
の電圧が、昇圧回路３に投入印加されると、コイルＬ１
及びダイオードＤ２を介して昇圧電圧ＶＤＣが電池電圧
まで上昇する。すると、基準電圧発生回路１では、基準
電圧ＶＲ１が発生出力される。昇圧動作を開始する前の
初期状態では、昇圧電圧ＶＤＣは、電池４の電圧と同じ
電圧であるので、基準電圧ＶＲ１より電圧Ｖ３の方が低
い電圧となる。よって、コンパレータＣＭＰ２の出力信
号ＵＰがＨレベルとして出力される。信号ＵＰのＨレベ
ルによって、カウンタ回路５１では、アップカウントモ
ードとなる。これより、カウンタ回路５１では、クロッ
クＣＬＫ２によってカウントアップされ、ｎビット分の
カウンタ出力信号ＣＴ１〜ＣＴｎが出力される。なお、
初期状態でのカウンタ回路５１の出力信号ＣＴ１〜ＣＴ
ｎの値は、全て”０”とする。なお、デコーダ回路５３
では、信号ＣＴ１〜ＣＴｎの値が、全て”０”である
と、遅延量が最も大きい遅延信号ＤＬ１を選択すると共
に、遅延信号ＤＬ１が遅延クロック信号ＤＬＣＬＫとし
て出力される。これより、ゲートＡＮＤでは、遅延クロ
ックＤＬＣＬＫとクロック信号ＣＬＫ１とが論理積さ
れ、遅延素子ＤＬの遅延量がｍ個分短くなったパルス幅
のパルス信号が制御信号ＴＧとして出力される。そし
て、制御信号ＴＧに応じて昇圧回路３のスイッチング素
子ＴＲ２がオンし、そのオン期間でコイルＬ１に流れる
電流量分に応じて、コイルＬ１に発生する逆起電力量分
の昇圧された昇圧電圧ＶＤＣが出力される。

【００２３】そして、基準電圧ＶＲ１より電圧Ｖ３の方
が高くなり、昇圧電圧ＶＤＣが所定の昇圧電圧まで昇圧
されるまで、コンパレータＣＭＰ２では、出力信号ＵＰ
がＨレベルとして出力される。信号ＵＰがＨレベルであ
ると、カウンタ回路５１はカウントアップ動作を行う。
よって、デコーダ回路５３では、昇圧電圧が所定の昇圧
電圧まで上昇するまで、遅延信号ＤＬ１からＤＬ２とい
うように順次遅延量が小さい遅延信号が遅延クロック信
号ＤＬＣＬＫとして選択出力される。よって、ゲートＡ
ＮＤでは、クロック信号ＣＬＫ１と遅延クロック信号Ｄ
ＬＣＬＫとが論理積され、遅延量が小さくなった分のパ
ルスのデューティが増加した制御信号ＴＧが出力され
る。そして、制御信号ＴＧに応じて昇圧回路３のスイッ
チング素子ＴＲ２がオンし、そのオンした期間コイルＬ
１に流れた電流量に応じて、スイッチング素子ＴＲ２が
オフしたときにコイルＬ１に逆起電力が生じ、上昇した
昇圧電圧が得られる。

【００２４】次に、昇圧電圧ＶＤＣが所定の昇圧電圧よ
り高い電圧に達すると、基準電圧ＶＲ１より電圧Ｖ３の
方が高い電圧となり、コンパレータＣＭＰ２では、出力
信号ＵＰがＬレベルとして出力される。すると、カウン
タ回路５１は、信号ＵＰのＬレベルに応じて、ダウンカ
ウントされたカウント値のカウント信号ＣＴ１〜ＣＴｎ
が出力される。そして、デコーダ回路５３では、それま
で選択出力していた遅延信号ＤＬｙ（１＜ｙ＜ｍ）より
遅延素子ＤＬの一つ分の遅延量少ない遅延信号ＤＬｘ
（ｘ＝ｙ−１）が遅延クロックＤＬＣＬＫとして選択出
力される。これにより、遅延信号ＤＬｘとクロック信号
ＣＬＫ１とを論理積された制御信号ＴＧのパルス長が短
くなり、昇圧回路３のスイッチング素子ＴＲ２のオン時
間も短くなり、コイルＬ１に流れる電流量も減り、逆起
電力量も減る。よって、昇圧電圧ＶＤＣの昇圧量も減
り、昇圧電圧ＶＤＣの昇圧電圧が下がる。

【００２５】このように、昇圧電圧ＶＤＣが所定の昇圧
電圧より低い電圧であると、昇圧回路３のスイッチング
素子ＴＲ２のオンする時間を長くすることにより、逆起
電力が大きくなり、昇圧電圧ＶＤＣの電圧が上昇され、
また、昇圧電圧ＶＤＣが所定の昇圧電圧より高い電圧と
なると、昇圧回路３のスイッチング素子ＴＲ２のオンす
る時間を短くし、逆起電力が小さくなるので、昇圧電圧
ＶＤＣが所定の昇圧電圧を維持できる。

【００２６】なお、カウンタ５１は、カウント値がオー
バーフロー又はアンダーフローすることを防止する機能
を備えている。これにより、昇圧電圧ＶＤＣの電圧が下
がりすぎて、所定の所圧電圧が得られなくなった場合で
も、カウンタ５１は、カウント値が全て”１”となって
も、その値を保持し、オーバーフローしてカウント値が
全て”０”となるのを防止しているので、カウント値全
てが”０”となって昇圧動作がより昇圧量の少ない昇圧
動作となることを防いでいる。

【００２７】また、実施例では、カウンタ５１の初期値
が全て”０”で説明したが、初期値が全て”１”でも良
く、その場合、昇圧量が最初から最大量となり、昇圧電
圧が所定の昇圧電圧に達してから、昇圧量を減じるの
で、初期状態における、昇圧動作による昇圧電圧は所定
の昇圧電圧より相当量高い電圧となるので、昇圧動作は
徐々に増加させる方が有利である。

【００２８】このように、昇圧回路３の昇圧動作を制御
する制御信号ＴＧにローカルクロックｆｃの分周したク
ロックを用いてので、ラジオの受信周波数と確実に異な
る周期で昇圧動作が行われ、受信機への妨害を防ぐこと
ができる。また、制御信号ＴＧのデューティを変更する
制御としたので、ラジオの中間周波数と同じとなる制御
信号とがなく、ラジオ受信時の中間周波数に対する妨害
が起きなくなる。

【００２９】さらに、昇圧電圧ＶＤＣの電圧に応じて、
昇圧回路３のスイッチング素子ＴＲ２のオン時間を制御
するので、コイルＬ１に流される電流が最適化され、必
要以上の電流が流されないという消費電流に対して効率
が良いという有利な効果が得られる。

【００３０】

【発明の効果】上述の如く、本発明によれば、昇圧回路
３の昇圧動作を制御する制御信号ＴＧにローカルクロッ
クｆｃの分周したクロック信号ＣＬＫ１を用いて、制御
信号ＴＧのデューティを可変して昇圧動作を行うように
したので、ラジオの受信周波数と確実に異なる周期で昇
圧動作が行われ、受信機への妨害を防ぐことができる。
また、制御信号ＴＧのデューティを変更する制御とした
ので、制御信号ＴＧの遷移はクロック信号ＣＬＫ１の連
続したサイクルとなり、従来の制御回路のように制御信
号ＴＧを通過／遮断するタイミングが発生せず、即ち、
ラジオの中間周波数と同じとなる制御タイミングがな
く、ラジオ受信時の中間周波数に対する妨害が起きなく
なる。

【００３１】さらに、昇圧電圧ＶＤＣの電圧に応じて、
昇圧回路３のスイッチング素子ＴＲ２のオン時間を制御
するので、コイルＬ１に流される電流が最適化され、必
要以上の電流が流されないという消費電流に対して効率
が良いという有利な効果が得られる。

【図面の簡単な説明】

【図１】本発明の実施の形態のＤＣ−ＤＣコンバータの
構成例を示す図である。

【図２】図１の遅延クロックＤＬＣＬＫと昇圧動作との
タイミングを説明する図である。

【図３】従来のＤＣ−ＤＣコンバータの構成例を示す図
である。

【符号の説明】

１ 基準電圧発生回路 ３ 昇圧回路 ４ 電池 ５ 制御回路 ５１ カウンタ回路 ５２ 遅延回路 ５３ デコーダ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力電圧を所定の電圧に昇圧する昇圧回
   路と、 前記入力電圧又は前記昇圧回路から発生される昇圧電圧
   を用いて所定の基準電圧を発生する基準電圧発生回路
   と、前記昇圧回路の昇圧電圧出力に応じた比較電圧と前
   記基準電圧とを比較し、その比較結果に応じて前記昇圧
   回路の昇圧動作を制御する制御手段とを有する電源回路
   において、 前記制御手段は、第１のクロック信号を所定量遅延する
   遅延素子を複数個備える遅延手段と、 前記比較結果に応じて第２のクロック信号によってアッ
   プ又はダウンカウントするカウンタと、 前記カウンタのカウント値に応じて前記遅延手段から出
   力されるそれぞれの遅延クロック信号の何れか一つを選
   択出力する選択手段と、 前記第１クロック信号と前記遅延クロック信号とに応じ
   てデューティが変更された制御信号を出力する出力手段
   とを有し、 前記制御信号によって前記昇圧回路が昇圧動作を行うこ
   とを特徴とする電源回路。
2. 【請求項２】 前記第１のクロック信号はラジオの受信
   周波数と中間周波数が加算されたローカル周波数である
   ことを特徴とする請求項１記載の電源回路。
3. 【請求項３】 前記カウンタは前記昇圧回路から発生さ
   れる前記昇圧電圧が所定の電圧より低いときアップカウ
   ントし、また、前記昇圧電圧が所定の電圧より高いとき
   ダウンカウントすることを特徴とする請求項１または２
   記載の電源回路。