JP2003297892A - 半導体装置のプロセスパラメータの決定方法およびそれを用いた半導体装置の製造方法 - Google Patents
半導体装置のプロセスパラメータの決定方法およびそれを用いた半導体装置の製造方法Info
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- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体装置の試作・開発段階における複数の
プロセスパラメータの適正値の設定に必要な半導体ウエ
ハの数を削減することにより、半導体装置の開発コスト
の増大を抑えることのできる技術を提供する。 【解決手段】 半導体素子のデバイス特性に影響を与え
る複数のプロセスパラメータを選び、それぞれのプロセ
スパラメータの値を１枚の半導体ウエハで幾つか変えて
半導体素子を形成し、１枚の半導体ウエハに形成された
半導体素子のデバイス特性と複数のプロセスパラメータ
との関係を解析することによって、それぞれのプロセス
パラメータの適正値を決定する。
プロセスパラメータの適正値の設定に必要な半導体ウエ
ハの数を削減することにより、半導体装置の開発コスト
の増大を抑えることのできる技術を提供する。 【解決手段】 半導体素子のデバイス特性に影響を与え
る複数のプロセスパラメータを選び、それぞれのプロセ
スパラメータの値を１枚の半導体ウエハで幾つか変えて
半導体素子を形成し、１枚の半導体ウエハに形成された
半導体素子のデバイス特性と複数のプロセスパラメータ
との関係を解析することによって、それぞれのプロセス
パラメータの適正値を決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体装置の試作・開発段階におい
て、各製造工程のプロセスパラメータの適正値を決定す
る方法に適用して有効な技術に関する。
技術に関し、特に、半導体装置の試作・開発段階におい
て、各製造工程のプロセスパラメータの適正値を決定す
る方法に適用して有効な技術に関する。
【０００２】
【従来の技術】半導体装置の高集積化、高性能化に伴
い、半導体素子の微細化およびその構造の複雑化が進ん
でいる。このため、半導体装置の試作・開発にかかる期
間および費用は、半導体装置の最小加工寸法または記憶
容量などで述べられる、いわゆる世代が進むに従って著
しく増加しており、半導体装置の試作・開発段階におけ
る製造期間の短縮と費用の低減とは、大きな課題となっ
ている。
い、半導体素子の微細化およびその構造の複雑化が進ん
でいる。このため、半導体装置の試作・開発にかかる期
間および費用は、半導体装置の最小加工寸法または記憶
容量などで述べられる、いわゆる世代が進むに従って著
しく増加しており、半導体装置の試作・開発段階におけ
る製造期間の短縮と費用の低減とは、大きな課題となっ
ている。
【０００３】ところで、半導体装置の各製造工程におけ
るプロセスパラメータの適正値は、半導体装置の試作・
開発段階において、主として半導体素子の電気的特性、
たとえばデバイス特性または配線抵抗などを評価するこ
とによって決定される。しかし、一般に半導体素子の電
気的特性は複数のプロセスパラメータの組み合わせによ
り決定されるため、半導体素子の電気的特性とそれに影
響を与える複数のプロセスパラメータとの関係を明らか
にする必要がある。
るプロセスパラメータの適正値は、半導体装置の試作・
開発段階において、主として半導体素子の電気的特性、
たとえばデバイス特性または配線抵抗などを評価するこ
とによって決定される。しかし、一般に半導体素子の電
気的特性は複数のプロセスパラメータの組み合わせによ
り決定されるため、半導体素子の電気的特性とそれに影
響を与える複数のプロセスパラメータとの関係を明らか
にする必要がある。
【０００４】上記関係を求めるにあたっては、たとえば
半導体ウエハにテスト素子群（以下、ＴＥＧ（Test Ele
ment Group）と記す）を製造し、そのＴＥＧにおいて半
導体素子の電気的特性と複数のプロセスパラメータとの
関係が評価される。この際、通常、１枚の半導体ウエハ
に対して設定される複数のプロセスパラメータの値はそ
れぞれ１つであって、それぞれ１つの値に設定された複
数のプロセスパラメータによって１枚の半導体ウエハに
半導体素子を形成し、その電気的特性を各半導体ウエハ
毎に評価して、複数のプロセスパラメータの適正値が得
られる。しかしこの方法では、複数のプロセスパラメー
タの値の組み合わせに必要な枚数の半導体ウエハを用意
しなくてはならず、ＴＥＧの試作に多くの半導体ウエハ
が必要とされることから、開発コストの増大を招いてし
まう。
半導体ウエハにテスト素子群（以下、ＴＥＧ（Test Ele
ment Group）と記す）を製造し、そのＴＥＧにおいて半
導体素子の電気的特性と複数のプロセスパラメータとの
関係が評価される。この際、通常、１枚の半導体ウエハ
に対して設定される複数のプロセスパラメータの値はそ
れぞれ１つであって、それぞれ１つの値に設定された複
数のプロセスパラメータによって１枚の半導体ウエハに
半導体素子を形成し、その電気的特性を各半導体ウエハ
毎に評価して、複数のプロセスパラメータの適正値が得
られる。しかしこの方法では、複数のプロセスパラメー
タの値の組み合わせに必要な枚数の半導体ウエハを用意
しなくてはならず、ＴＥＧの試作に多くの半導体ウエハ
が必要とされることから、開発コストの増大を招いてし
まう。
【０００５】たとえば半導体ウエハの表面に絶縁膜を成
膜する際は、たとえばバッチ式熱酸化装置に半導体ウエ
ハを設置し、熱酸化処理を施すことによって１枚の半導
体ウエハの全面にほぼ同じ厚さの絶縁膜を形成する。こ
のため、絶縁膜の厚さを、たとえば３仕様変えたい場合
は、１仕様に対して１枚の半導体ウエハが必要となり、
３枚の半導体ウエハが用意される。
膜する際は、たとえばバッチ式熱酸化装置に半導体ウエ
ハを設置し、熱酸化処理を施すことによって１枚の半導
体ウエハの全面にほぼ同じ厚さの絶縁膜を形成する。こ
のため、絶縁膜の厚さを、たとえば３仕様変えたい場合
は、１仕様に対して１枚の半導体ウエハが必要となり、
３枚の半導体ウエハが用意される。
【０００６】そこで、たとえばイオン打ち込み工程また
はリソグラフィ工程では、１枚の半導体ウエハを複数の
領域に分けて、各領域毎に異なる条件でＴＥＧを製造す
る方法がとられている。
はリソグラフィ工程では、１枚の半導体ウエハを複数の
領域に分けて、各領域毎に異なる条件でＴＥＧを製造す
る方法がとられている。
【０００７】たとえば、特開２０００−１５０４０７号
公報には、半導体基板の表面に複数の分割された領域を
設け、各領域の半導体基板内に領域毎に異なるドーズ量
のイオンビームを、走査速度を変えながら連続的に照射
する方法が開示されている。
公報には、半導体基板の表面に複数の分割された領域を
設け、各領域の半導体基板内に領域毎に異なるドーズ量
のイオンビームを、走査速度を変えながら連続的に照射
する方法が開示されている。
【０００８】また、特開２００１−１８９２８１号公報
には、半導体ウエハへ照射されるイオンビームの一部を
遮る遮蔽板を稼動させることによって、同一のイオン打
ち込み工程で打ち込み仕様の異なる複数の不純物濃度分
布を形成する方法が記載されている。
には、半導体ウエハへ照射されるイオンビームの一部を
遮る遮蔽板を稼動させることによって、同一のイオン打
ち込み工程で打ち込み仕様の異なる複数の不純物濃度分
布を形成する方法が記載されている。
【０００９】
【発明が解決しようとする課題】しかしながら、本発明
者が検討したところ、１枚の半導体ウエハに異なる値の
プロセスパラメータを実現できる工程はイオン打ち込み
工程とリソグラフィ工程とであり、他の製造工程では未
だ複数枚の半導体ウエハを用いたプロセスパラメータの
評価が行われている。特にバッチ式製造装置を用いた製
造工程におけるプロセスパラメータは１枚の半導体ウエ
ハでは評価することができない。このため、依然として
ＴＥＧの試作に多くの半導体ウエハが使用されて、開発
コストの増大という課題が残されることが明らかとなっ
た。
者が検討したところ、１枚の半導体ウエハに異なる値の
プロセスパラメータを実現できる工程はイオン打ち込み
工程とリソグラフィ工程とであり、他の製造工程では未
だ複数枚の半導体ウエハを用いたプロセスパラメータの
評価が行われている。特にバッチ式製造装置を用いた製
造工程におけるプロセスパラメータは１枚の半導体ウエ
ハでは評価することができない。このため、依然として
ＴＥＧの試作に多くの半導体ウエハが使用されて、開発
コストの増大という課題が残されることが明らかとなっ
た。
【００１０】特に、相対的に径の大きい半導体ウエハ、
たとえば３００ｍｍ径の半導体ウエハを用いた製造ライ
ンでは、相対的に径の大きい半導体ウエハのコストが、
相対的に径の小さい半導体ウエハのコストに比べて高い
ことから、半導体装置の試作・開発を行う場合の開発コ
ストの増大は大きな問題となる。
たとえば３００ｍｍ径の半導体ウエハを用いた製造ライ
ンでは、相対的に径の大きい半導体ウエハのコストが、
相対的に径の小さい半導体ウエハのコストに比べて高い
ことから、半導体装置の試作・開発を行う場合の開発コ
ストの増大は大きな問題となる。
【００１１】本発明の目的は、半導体装置の試作・開発
段階における複数のプロセスパラメータの適正値の設定
に必要な半導体ウエハの数を削減することにより、半導
体装置の開発コストの増大を抑えることのできる技術を
提供することにある。
段階における複数のプロセスパラメータの適正値の設定
に必要な半導体ウエハの数を削減することにより、半導
体装置の開発コストの増大を抑えることのできる技術を
提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１４】本発明の半導体装置のプロセスパラメータ
の決定方法は、半導体素子の電気的特性に影響を与える
複数のプロセスパラメータを選び、１枚の半導体ウエハ
で複数のプロセスパラメータの値を幾つか変えて、半導
体素子を形成する工程と、半導体素子の電気的特性およ
び複数のプロセスパラメータの値を測定し、半導体素子
の電気的特性と複数のプロセスパラメータの値との関係
を解析する工程と、解析結果から複数のプロセスパラメ
ータの適正値を決定する工程とを有するものである。
の決定方法は、半導体素子の電気的特性に影響を与える
複数のプロセスパラメータを選び、１枚の半導体ウエハ
で複数のプロセスパラメータの値を幾つか変えて、半導
体素子を形成する工程と、半導体素子の電気的特性およ
び複数のプロセスパラメータの値を測定し、半導体素子
の電気的特性と複数のプロセスパラメータの値との関係
を解析する工程と、解析結果から複数のプロセスパラメ
ータの適正値を決定する工程とを有するものである。
【００１５】本発明の半導体装置の製造方法は、半導体
素子の電気的特性に影響を与える複数のプロセスパラメ
ータを選び、１枚の半導体ウエハで複数のプロセスパラ
メータの値を幾つか変えて、半導体素子を形成する工程
と、半導体素子の電気的特性および複数のプロセスパラ
メータの値を測定し、半導体素子の電気的特性と複数の
プロセスパラメータの値との関係を解析する工程と、解
析結果から複数のプロセスパラメータの適正値を決定す
る工程と、複数のプロセスパラメータの適正値を実現す
るため、各製造装置の製造条件を設定する工程とを有す
るものである。
素子の電気的特性に影響を与える複数のプロセスパラメ
ータを選び、１枚の半導体ウエハで複数のプロセスパラ
メータの値を幾つか変えて、半導体素子を形成する工程
と、半導体素子の電気的特性および複数のプロセスパラ
メータの値を測定し、半導体素子の電気的特性と複数の
プロセスパラメータの値との関係を解析する工程と、解
析結果から複数のプロセスパラメータの適正値を決定す
る工程と、複数のプロセスパラメータの適正値を実現す
るため、各製造装置の製造条件を設定する工程とを有す
るものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１７】（実施の形態１）本発明の実施の形態１で
は、試作・開発段階における半導体素子のデバイス特性
に影響を与える複数のプロセスパラメータの適正値を求
める方法の一例を、図１〜図８および表１を用いて説明
する。図１は、半導体素子のデバイス特性に影響を与え
る複数のプロセスパラメータの適正値を求める方法の一
例を示す工程図、図２、図４および図５は、１つのプロ
セスパラメータの半導体ウエハ面内分布の一例を示す概
略図、図３は、枚葉式熱酸化装置を用いて半導体ウエハ
に成膜された絶縁膜の厚さの半導体ウエハ面内分布の一
例を示すグラフ図、図６は、複数のプロセスパラメータ
の半導体ウエハ面内分布の一例を示す概略図、図７は、
テスト素子の近傍に配置されたプロセスパラメータ測定
用の素子の一例を示す配置図、図８は、半導体素子のデ
バイス特性とプロセスパラメータとの関係の一例を示す
グラフ図である。なお、本実施の形態１を適用する半導
体素子の一例として、ＭＩＳＦＥＴ（Metal Insulator
Semiconductor Field Effect Transistor）を記載す
る。
は、試作・開発段階における半導体素子のデバイス特性
に影響を与える複数のプロセスパラメータの適正値を求
める方法の一例を、図１〜図８および表１を用いて説明
する。図１は、半導体素子のデバイス特性に影響を与え
る複数のプロセスパラメータの適正値を求める方法の一
例を示す工程図、図２、図４および図５は、１つのプロ
セスパラメータの半導体ウエハ面内分布の一例を示す概
略図、図３は、枚葉式熱酸化装置を用いて半導体ウエハ
に成膜された絶縁膜の厚さの半導体ウエハ面内分布の一
例を示すグラフ図、図６は、複数のプロセスパラメータ
の半導体ウエハ面内分布の一例を示す概略図、図７は、
テスト素子の近傍に配置されたプロセスパラメータ測定
用の素子の一例を示す配置図、図８は、半導体素子のデ
バイス特性とプロセスパラメータとの関係の一例を示す
グラフ図である。なお、本実施の形態１を適用する半導
体素子の一例として、ＭＩＳＦＥＴ（Metal Insulator
Semiconductor Field Effect Transistor）を記載す
る。
【００１８】まず、１枚の半導体ウエハＳＷに複数の半
導体素子を形成する（図１の工程１００）。
導体素子を形成する（図１の工程１００）。
【００１９】ここでは、半導体素子のデバイス特性に影
響を与える複数のプロセスパラメータを選び、それぞれ
のプロセスパラメータの値を１枚の半導体ウエハＳＷで
幾つか変えて、半導体素子を形成する。従って、少なく
ともプロセスパラメータの適正値を求める工程では、枚
葉式装置を用いることが前提となる。また、後述するよ
うに、半導体素子のデバイス特性とプロセスパラメータ
との関係を解析する工程において、それぞれのプロセス
パラメータの影響を個別に評価するためには、統計的実
験計画法に則してプロセスパラメータの値を変えること
が望ましい。
響を与える複数のプロセスパラメータを選び、それぞれ
のプロセスパラメータの値を１枚の半導体ウエハＳＷで
幾つか変えて、半導体素子を形成する。従って、少なく
ともプロセスパラメータの適正値を求める工程では、枚
葉式装置を用いることが前提となる。また、後述するよ
うに、半導体素子のデバイス特性とプロセスパラメータ
との関係を解析する工程において、それぞれのプロセス
パラメータの影響を個別に評価するためには、統計的実
験計画法に則してプロセスパラメータの値を変えること
が望ましい。
【００２０】表１に、一般に半導体素子が形成される際
に考慮されるプロセスパラメータ、およびＭＩＳＦＥＴ
のデバイス特性に影響を与えるプロセスパラメータの一
例を示す。
に考慮されるプロセスパラメータ、およびＭＩＳＦＥＴ
のデバイス特性に影響を与えるプロセスパラメータの一
例を示す。
【００２１】
【表１】
【００２２】プロセスパラメータの値は、たとえば以下
のように１枚の半導体ウエハＳＷに分布させることがで
きる。 （１）絶縁膜の厚さは、以下のように分布させることが
できる。
のように１枚の半導体ウエハＳＷに分布させることがで
きる。 （１）絶縁膜の厚さは、以下のように分布させることが
できる。
【００２３】たとえば枚葉式熱酸化装置を用いて、ラン
プに与えるパワーまたはチャンバ内の圧力等を制御す
る、あるいは枚葉式ＣＶＤ（Chemical Vapor Depositio
n）装置を用いて、チャンバ内の圧力等を制御すること
によって、厚さが互いに異なる絶縁膜を１枚の半導体ウ
エハＳＷに形成する。たとえば枚葉式熱酸化装置におい
てランプパワーを制御する場合は、半導体ウエハＳＷの
外周付近のパワーを低く、半導体ウエハＳＷの中心付近
のパワーを高く設定することにより、図２に示すよう
に、中心部には相対的に厚い熱酸化膜、周辺部には相対
的に薄い熱酸化膜が形成される。また、図３に示すよう
に、枚葉式熱酸化装置のチャンバ内の圧力（Pressure1
〜Pressure3）は膜厚の面内均一性に影響を与えること
から、半導体ウエハＳＷの面内の膜厚変化が大きくなる
圧力を設定することにより、半導体ウエハＳＷに厚さが
互いに異なる熱酸化膜を形成する。 （２）パターンの寸法は、以下のように分布させること
ができる。
プに与えるパワーまたはチャンバ内の圧力等を制御す
る、あるいは枚葉式ＣＶＤ（Chemical Vapor Depositio
n）装置を用いて、チャンバ内の圧力等を制御すること
によって、厚さが互いに異なる絶縁膜を１枚の半導体ウ
エハＳＷに形成する。たとえば枚葉式熱酸化装置におい
てランプパワーを制御する場合は、半導体ウエハＳＷの
外周付近のパワーを低く、半導体ウエハＳＷの中心付近
のパワーを高く設定することにより、図２に示すよう
に、中心部には相対的に厚い熱酸化膜、周辺部には相対
的に薄い熱酸化膜が形成される。また、図３に示すよう
に、枚葉式熱酸化装置のチャンバ内の圧力（Pressure1
〜Pressure3）は膜厚の面内均一性に影響を与えること
から、半導体ウエハＳＷの面内の膜厚変化が大きくなる
圧力を設定することにより、半導体ウエハＳＷに厚さが
互いに異なる熱酸化膜を形成する。 （２）パターンの寸法は、以下のように分布させること
ができる。
【００２４】たとえばレジスト膜に対して露光および現
像処理を施すことにより半導体ウエハＳＷ上にレジスト
パターンを形成するフォトリソグラフィ工程において、
露光量を変えることによって、図４に示すように、寸法
が互いに異なるレジストパターン（Size1〜Size3）を１
枚の半導体ウエハＳＷ上に形成し、これをエッチング技
術におけるマスクとする。または、露光用マスクに互い
に寸法の異なるパターンを配置することによって、半導
体ウエハＳＷ上に寸法が互いに異なるレジストパターン
を形成し、これをエッチング技術におけるマスクとす
る。 （３）パターンの断面形状は、以下のように分布させる
ことができる。
像処理を施すことにより半導体ウエハＳＷ上にレジスト
パターンを形成するフォトリソグラフィ工程において、
露光量を変えることによって、図４に示すように、寸法
が互いに異なるレジストパターン（Size1〜Size3）を１
枚の半導体ウエハＳＷ上に形成し、これをエッチング技
術におけるマスクとする。または、露光用マスクに互い
に寸法の異なるパターンを配置することによって、半導
体ウエハＳＷ上に寸法が互いに異なるレジストパターン
を形成し、これをエッチング技術におけるマスクとす
る。 （３）パターンの断面形状は、以下のように分布させる
ことができる。
【００２５】たとえばレジストパターンをマスクとした
エッチングにより半導体膜、金属・導体膜を加工してパ
ターンを形成する際、半導体ウエハＳＷを搭載するステ
ージの温度を変えることにより、同一形状のレジストパ
ターンを用いて、断面形状が互いに異なるパターンを１
枚の半導体ウエハＳＷに形成する。ステージの温度変化
は、たとえばステージ冷却ガスの流量を制御することに
より実現することができて、ステージの温度が相対的に
低いところでは順テーパ形状、ステージの温度が相対的
に高いところでは垂直形状または逆テーパ形状のパター
ンが得られる。または半導体チップ内に、パターンの占
有面積が異なる複数のレジストパターンを形成し、これ
をエッチング技術におけるマスクとすることによって、
断面形状が互いに異なるパターンを１枚の半導体ウエハ
ＳＷに形成する。 （４）パターンの厚さは、以下のように分布させること
ができる。
エッチングにより半導体膜、金属・導体膜を加工してパ
ターンを形成する際、半導体ウエハＳＷを搭載するステ
ージの温度を変えることにより、同一形状のレジストパ
ターンを用いて、断面形状が互いに異なるパターンを１
枚の半導体ウエハＳＷに形成する。ステージの温度変化
は、たとえばステージ冷却ガスの流量を制御することに
より実現することができて、ステージの温度が相対的に
低いところでは順テーパ形状、ステージの温度が相対的
に高いところでは垂直形状または逆テーパ形状のパター
ンが得られる。または半導体チップ内に、パターンの占
有面積が異なる複数のレジストパターンを形成し、これ
をエッチング技術におけるマスクとすることによって、
断面形状が互いに異なるパターンを１枚の半導体ウエハ
ＳＷに形成する。 （４）パターンの厚さは、以下のように分布させること
ができる。
【００２６】たとえば枚葉式ＣＶＤ装置を用いて、チャ
ンバ内の圧力等を制御することによって。厚さが互いに
異なる半導体膜、金属・導体膜を１枚の半導体ウエハＳ
Ｗに形成する。なお、厚さが互いに異なる金属・導体膜
を１枚の半導体ウエハＳＷに形成する方法として、枚葉
式スパッタ装置を用いた成膜方法があるが、これについ
ては実施の形態２で説明する。 （５）イオン打ち込みのドーズ量は、以下のように分布
させることができる。
ンバ内の圧力等を制御することによって。厚さが互いに
異なる半導体膜、金属・導体膜を１枚の半導体ウエハＳ
Ｗに形成する。なお、厚さが互いに異なる金属・導体膜
を１枚の半導体ウエハＳＷに形成する方法として、枚葉
式スパッタ装置を用いた成膜方法があるが、これについ
ては実施の形態２で説明する。 （５）イオン打ち込みのドーズ量は、以下のように分布
させることができる。
【００２７】たとえば遮蔽板を備えたイオン打ち込み装
置を用いる、またはイオンビーム走査速度を変更するこ
とによって、図５に示すように、１枚の半導体ウエハＳ
Ｗの複数の領域に異なるドーズ量（Dose1〜Dose4）のイ
オン打ち込みを行う。遮蔽板を備えたイオン打ち込み装
置では、まず半導体ウエハＳＷの全面に不純物を注入
し、さらに遮蔽板で半導体ウエハＳＷの半分を覆い隠し
て半導体ウエハＳＷの半分に不純物を注入した後、半導
体ウエハＳＷを９０度回転させて上記と同様の操作を行
う。これにより、半導体ウエハＳＷの面内に不純物濃度
が異なる４つの領域を形成する。 （６）アニール処理の温度は、以下のように分布させる
ことができる。
置を用いる、またはイオンビーム走査速度を変更するこ
とによって、図５に示すように、１枚の半導体ウエハＳ
Ｗの複数の領域に異なるドーズ量（Dose1〜Dose4）のイ
オン打ち込みを行う。遮蔽板を備えたイオン打ち込み装
置では、まず半導体ウエハＳＷの全面に不純物を注入
し、さらに遮蔽板で半導体ウエハＳＷの半分を覆い隠し
て半導体ウエハＳＷの半分に不純物を注入した後、半導
体ウエハＳＷを９０度回転させて上記と同様の操作を行
う。これにより、半導体ウエハＳＷの面内に不純物濃度
が異なる４つの領域を形成する。 （６）アニール処理の温度は、以下のように分布させる
ことができる。
【００２８】たとえば枚葉式熱処理装置を用いて、ラン
プに与えるパワーを制御することによって、１枚の半導
体ウエハＳＷに互いにアニール温度が異なる領域を分布
させる。
プに与えるパワーを制御することによって、１枚の半導
体ウエハＳＷに互いにアニール温度が異なる領域を分布
させる。
【００２９】図６に、１枚の半導体ウエハＳＷに、絶縁
膜の厚さ（前記図２）、パターンの寸法（前記図４）お
よびイオン打ち込みのドーズ量（前記図５）をそれぞれ
分布させた場合の半導体ウエハＳＷ面内分布の概略図を
示す。図中に示す領域Ａでは、絶縁膜の厚さが相対的に
厚く、パターンの寸法がSize2、イオン打ち込みのドー
ズ量がDose1の半導体素子が得られることになる。
膜の厚さ（前記図２）、パターンの寸法（前記図４）お
よびイオン打ち込みのドーズ量（前記図５）をそれぞれ
分布させた場合の半導体ウエハＳＷ面内分布の概略図を
示す。図中に示す領域Ａでは、絶縁膜の厚さが相対的に
厚く、パターンの寸法がSize2、イオン打ち込みのドー
ズ量がDose1の半導体素子が得られることになる。
【００３０】次に、１枚の半導体ウエハＳＷに形成され
た半導体素子のデバイス特性および複数のプロセスパラ
メータを測定する（図１の工程１０１）。
た半導体素子のデバイス特性および複数のプロセスパラ
メータを測定する（図１の工程１０１）。
【００３１】プロセスパラメータの測定には、半導体素
子のデバイス特性を測定するテスト素子が用いられる
が、プロセスパラメータの測定ができない場合または測
定精度が悪い場合などには、上記テスト素子の間近に配
置され、テスト素子とは異なる構造のプロセスパラメー
タ測定用の素子が用いられる。
子のデバイス特性を測定するテスト素子が用いられる
が、プロセスパラメータの測定ができない場合または測
定精度が悪い場合などには、上記テスト素子の間近に配
置され、テスト素子とは異なる構造のプロセスパラメー
タ測定用の素子が用いられる。
【００３２】図７に、テスト素子の近傍に配置されたプ
ロセスパラメータ測定用の素子の配置図の一例を示す。
ロセスパラメータ測定用の素子の配置図の一例を示す。
【００３３】１枚の半導体ウエハＳＷには複数のショッ
トが存在し、半導体チップＳＣのサイズが相対的に大き
い半導体装置の場合、通常１ショットに複数の半導体チ
ップＳＣが存在する。隣接する半導体チップＳＣと半導
体チップＳＣとの間にテスト素子（図中、相対的に濃い
網掛けのハッチングで示す）およびプロセスパラメータ
測定用の素子（図中、相対的に薄い網掛けのハッチング
で示す）が配置される。テスト素子Ｔ１で測定すること
が難しいプロセスパラメータ、たとえばＭＩＳＦＥＴの
ゲート絶縁膜の厚さなどは、プロセスパラメータ測定用
の素子Ｔ２で測定される。この素子Ｔ２は、できるだけ
テスト素子Ｔ１の近傍に配置することが望ましく、テス
ト素子Ｔ１の横に配置される。
トが存在し、半導体チップＳＣのサイズが相対的に大き
い半導体装置の場合、通常１ショットに複数の半導体チ
ップＳＣが存在する。隣接する半導体チップＳＣと半導
体チップＳＣとの間にテスト素子（図中、相対的に濃い
網掛けのハッチングで示す）およびプロセスパラメータ
測定用の素子（図中、相対的に薄い網掛けのハッチング
で示す）が配置される。テスト素子Ｔ１で測定すること
が難しいプロセスパラメータ、たとえばＭＩＳＦＥＴの
ゲート絶縁膜の厚さなどは、プロセスパラメータ測定用
の素子Ｔ２で測定される。この素子Ｔ２は、できるだけ
テスト素子Ｔ１の近傍に配置することが望ましく、テス
ト素子Ｔ１の横に配置される。
【００３４】また、たとえば、半導体ウエハＳＷに施さ
れる活性化アニール処理の温度によって基板に注入され
た不純物の濃度分布が変わるが、これはＭＩＳＦＥＴの
デバイス特性、たとえばショートチャネル効果に表れる
ことから、アニール処理の温度が互いに異なる複数のＭ
ＩＳＦＥＴ構造のテスト素子を測定することにより、ア
ニール処理の温度の適正値、および半導体ウエハＳＷの
面内ばらつきの許容値を得ることができる。さらに、ゲ
ート電極の寸法が互いに異なる複数のＭＩＳＦＥＴ構造
のテスト素子を半導体ウエハＳＷに用意すれば、より高
精度にアニール処理の温度の適正値、および半導体ウエ
ハＳＷの面内ばらつきの許容値を得ることができる。
れる活性化アニール処理の温度によって基板に注入され
た不純物の濃度分布が変わるが、これはＭＩＳＦＥＴの
デバイス特性、たとえばショートチャネル効果に表れる
ことから、アニール処理の温度が互いに異なる複数のＭ
ＩＳＦＥＴ構造のテスト素子を測定することにより、ア
ニール処理の温度の適正値、および半導体ウエハＳＷの
面内ばらつきの許容値を得ることができる。さらに、ゲ
ート電極の寸法が互いに異なる複数のＭＩＳＦＥＴ構造
のテスト素子を半導体ウエハＳＷに用意すれば、より高
精度にアニール処理の温度の適正値、および半導体ウエ
ハＳＷの面内ばらつきの許容値を得ることができる。
【００３５】次に、半導体素子のデバイス特性と複数の
プロセスパラメータとの関係を解析する（図１の工程１
０２）。
プロセスパラメータとの関係を解析する（図１の工程１
０２）。
【００３６】ここでは、実験計画法に則してプロセスパ
ラメータの値を変化させ、これにより得られた半導体素
子のデバイス特性のデータを解析することによって、半
導体素子のデバイス特性に与えるそれぞれのプロセスパ
ラメータの影響を個別に評価することができる。
ラメータの値を変化させ、これにより得られた半導体素
子のデバイス特性のデータを解析することによって、半
導体素子のデバイス特性に与えるそれぞれのプロセスパ
ラメータの影響を個別に評価することができる。
【００３７】図８に、プロセスパラメータを評価する方
法の一例として、ＭＩＳＦＥＴのしきい値電圧とソース
・ドレイン領域にイオン打ち込みされる不純物のドーズ
量との関係を示す。ここでは、イオン打ち込みのドーズ
量がプロセスパラメータとなり、ドーズ量の８×１０12
ｃｍ-2、１.８×１０13ｃｍ-2および２.８×１０13ｃｍ
-2がプロセスパラメータの値となる。
法の一例として、ＭＩＳＦＥＴのしきい値電圧とソース
・ドレイン領域にイオン打ち込みされる不純物のドーズ
量との関係を示す。ここでは、イオン打ち込みのドーズ
量がプロセスパラメータとなり、ドーズ量の８×１０12
ｃｍ-2、１.８×１０13ｃｍ-2および２.８×１０13ｃｍ
-2がプロセスパラメータの値となる。
【００３８】他のプロセスパラメータに関係なく、全て
のＭＩＳＦＥＴのしきい値電圧とイオン打ち込みドーズ
量との関係を求める。他のプロセスパラメータの影響に
よりしきい値電圧にばらつきが生ずるが、それぞれのド
ーズ量においてしきい値電圧の平均値をとることで、他
のプロセスパラメータの影響を除いたしきい値電圧に及
ぼすイオン打ち込みドーズ量の影響を評価することがで
きる。
のＭＩＳＦＥＴのしきい値電圧とイオン打ち込みドーズ
量との関係を求める。他のプロセスパラメータの影響に
よりしきい値電圧にばらつきが生ずるが、それぞれのド
ーズ量においてしきい値電圧の平均値をとることで、他
のプロセスパラメータの影響を除いたしきい値電圧に及
ぼすイオン打ち込みドーズ量の影響を評価することがで
きる。
【００３９】なお、実験計画法に則してプロセスパラメ
ータの値を変えることができない場合は、たとえば重回
帰分析等の多変量解析手法を用いることができる。
ータの値を変えることができない場合は、たとえば重回
帰分析等の多変量解析手法を用いることができる。
【００４０】次に、上記実験計画法によって得られた解
析結果から複数のプロセスパラメータの適正値を決定す
る（図１の工程１０３）。
析結果から複数のプロセスパラメータの適正値を決定す
る（図１の工程１０３）。
【００４１】その後、複数のプロセスパラメータの適正
値を実現するため、各製造装置の製造条件が設定される
（図１の工程１０４）。
値を実現するため、各製造装置の製造条件が設定される
（図１の工程１０４）。
【００４２】次に、本発明を試作・開発段階のＣＭＯＳ
（Complementary Metal Oxide Semiconductor）デバイ
スの製造方法に適用した一例を、図９に示すＣＭＯＳデ
バイスの製造工程図、および図１０〜図１３に示す半導
体基板の要部断面図を用いて説明する。なお、このＣＭ
ＯＳデバイスの製造では、図９の点線で囲んだ工程でプ
ロセスパラメータの評価を行うとした。また、図１０〜
図１３には２つのＣＭＯＳデバイスを記載したが、１枚
の半導体ウエハには複数の半導体チップが配置されてお
り、それぞれの半導体チップに複数のＣＭＯＳデバイス
ＴＥＧが作り込まれている。
（Complementary Metal Oxide Semiconductor）デバイ
スの製造方法に適用した一例を、図９に示すＣＭＯＳデ
バイスの製造工程図、および図１０〜図１３に示す半導
体基板の要部断面図を用いて説明する。なお、このＣＭ
ＯＳデバイスの製造では、図９の点線で囲んだ工程でプ
ロセスパラメータの評価を行うとした。また、図１０〜
図１３には２つのＣＭＯＳデバイスを記載したが、１枚
の半導体ウエハには複数の半導体チップが配置されてお
り、それぞれの半導体チップに複数のＣＭＯＳデバイス
ＴＥＧが作り込まれている。
【００４３】まず、図１０に示すように、たとえばｐ型
のシリコン単結晶からなる半導体基板１を１枚用意す
る。半導体基板１は、たとえば３００ｍｍ径の円形の薄
い板状に加工された半導体ウエハである。次に、素子分
離領域の半導体基板１に素子分離溝を形成した後、半導
体基板１上にＣＶＤ法で堆積したシリコン酸化膜をエッ
チバックまたはＣＭＰ（Chemical Mechanical Polishin
g）法で研磨して、素子分離溝の内部にシリコン酸化膜
を残すことにより素子分離部２を形成する（図９の工程
１００）。
のシリコン単結晶からなる半導体基板１を１枚用意す
る。半導体基板１は、たとえば３００ｍｍ径の円形の薄
い板状に加工された半導体ウエハである。次に、素子分
離領域の半導体基板１に素子分離溝を形成した後、半導
体基板１上にＣＶＤ法で堆積したシリコン酸化膜をエッ
チバックまたはＣＭＰ（Chemical Mechanical Polishin
g）法で研磨して、素子分離溝の内部にシリコン酸化膜
を残すことにより素子分離部２を形成する（図９の工程
１００）。
【００４４】次に、レジストパターンをマスクとして半
導体基板１に不純物をイオン注入し、ｐウェル３および
ｎウェル４を形成する。ｐウェル３にはｐ型の導電型を
示す不純物、たとえばボロンをイオン注入し、ｎウェル
４にはｎ型の導電型を示す不純物、たとえばリンをイオ
ン注入する（図９の工程１０１）。
導体基板１に不純物をイオン注入し、ｐウェル３および
ｎウェル４を形成する。ｐウェル３にはｐ型の導電型を
示す不純物、たとえばボロンをイオン注入し、ｎウェル
４にはｎ型の導電型を示す不純物、たとえばリンをイオ
ン注入する（図９の工程１０１）。
【００４５】この後、図示はしないが、イオン打ち込み
装置を用いて、各ウェル領域にＭＩＳＦＥＴのしきい値
を制御するための不純物をイオン注入する（図９の工程
１０２）。ここで、不純物のドーズ量が互いに異なる複
数の領域を形成する。
装置を用いて、各ウェル領域にＭＩＳＦＥＴのしきい値
を制御するための不純物をイオン注入する（図９の工程
１０２）。ここで、不純物のドーズ量が互いに異なる複
数の領域を形成する。
【００４６】次に、枚葉式熱酸化装置を用いて、ゲート
絶縁膜５となるシリコン酸化膜を半導体基板１の表面に
形成する（図９の工程１０３）。ここで、たとえば前記
図２に示したように、厚さが互いに異なるシリコン酸化
膜を形成する。なお、枚葉式ＣＶＤ装置を用いて、厚さ
が互いに異なるシリコン酸化膜を形成してもよい。
絶縁膜５となるシリコン酸化膜を半導体基板１の表面に
形成する（図９の工程１０３）。ここで、たとえば前記
図２に示したように、厚さが互いに異なるシリコン酸化
膜を形成する。なお、枚葉式ＣＶＤ装置を用いて、厚さ
が互いに異なるシリコン酸化膜を形成してもよい。
【００４７】次に、図１１に示すように、枚葉式ＣＶＤ
装置を用いて、ゲート電極となるシリコン多結晶膜６ａ
およびキャップ絶縁膜となるシリコン酸化膜７ａを順次
堆積して積層膜を形成する（図９の工程１０４）。ここ
で、厚さが互いに異なるシリコン多結晶膜６ａを形成す
る。この後、半導体基板１上にフォトレジストパターン
８を形成する（図９の工程１０５）。ここで、寸法が互
いに異なるフォトレジストパターン８を形成する。
装置を用いて、ゲート電極となるシリコン多結晶膜６ａ
およびキャップ絶縁膜となるシリコン酸化膜７ａを順次
堆積して積層膜を形成する（図９の工程１０４）。ここ
で、厚さが互いに異なるシリコン多結晶膜６ａを形成す
る。この後、半導体基板１上にフォトレジストパターン
８を形成する（図９の工程１０５）。ここで、寸法が互
いに異なるフォトレジストパターン８を形成する。
【００４８】次に、図１２に示すように、ドライエッチ
ング装置を用いて、レジストパターンをマスクとして上
記積層膜をエッチングし、ゲート電極６およびキャップ
絶縁膜７を形成する（図９の工程１０６）。ここで、寸
法または断面形状が互いに異なるゲート電極６を形成す
る。
ング装置を用いて、レジストパターンをマスクとして上
記積層膜をエッチングし、ゲート電極６およびキャップ
絶縁膜７を形成する（図９の工程１０６）。ここで、寸
法または断面形状が互いに異なるゲート電極６を形成す
る。
【００４９】次いで、イオン打ち込み装置を用いて、ｐ
ウェル３にｎ型不純物、たとえばヒ素をイオン注入し、
ｐウェル３上のゲート電極６の両側にｎ型拡張領域９ａ
を形成する（図９の工程１０７）。ｎ型拡張領域９ａ
は、ゲート電極６に対して自己整合的に形成される。こ
こで、不純物のドーズ量が互いに異なる複数の領域をｐ
ウェル３に形成する。
ウェル３にｎ型不純物、たとえばヒ素をイオン注入し、
ｐウェル３上のゲート電極６の両側にｎ型拡張領域９ａ
を形成する（図９の工程１０７）。ｎ型拡張領域９ａ
は、ゲート電極６に対して自己整合的に形成される。こ
こで、不純物のドーズ量が互いに異なる複数の領域をｐ
ウェル３に形成する。
【００５０】同様に、イオン打ち込み装置を用いて、ｎ
ウェル４にｐ型不純物、たとえばフッ化ボロンをイオン
注入し、ｎウェル４上のゲート電極６の両側にｐ型拡張
領域１０ａを形成する（図９の工程１０７）。ｐ型拡張
領域1０ａは、ゲート電極６に対して自己整合的に形成
される。ここで、不純物のドーズ量が互いに異なる複数
の領域をｎウェル４に形成する。
ウェル４にｐ型不純物、たとえばフッ化ボロンをイオン
注入し、ｎウェル４上のゲート電極６の両側にｐ型拡張
領域１０ａを形成する（図９の工程１０７）。ｐ型拡張
領域1０ａは、ゲート電極６に対して自己整合的に形成
される。ここで、不純物のドーズ量が互いに異なる複数
の領域をｎウェル４に形成する。
【００５１】次いで、半導体基板１上にＣＶＤ法でシリ
コン酸化膜を堆積した後、このシリコン酸化膜を異方性
エッチングすることにより、ゲート電極６の側壁にサイ
ドウォールスペーサ１１を形成する（図９の工程１０
８）。
コン酸化膜を堆積した後、このシリコン酸化膜を異方性
エッチングすることにより、ゲート電極６の側壁にサイ
ドウォールスペーサ１１を形成する（図９の工程１０
８）。
【００５２】その後、イオン打ち込み装置を用いて、ｐ
ウェル３にｎ型不純物、たとえばヒ素をイオン注入し、
ｐウェル３上のゲート電極６の両側にｎ型拡散領域９ｂ
を形成する（図９の工程１０９）。ｎ型拡散領域９ｂ
は、ゲート電極６およびサイドウォールスペーサ１１に
対して自己整合的に形成され、ｎ型拡張領域９ａおよび
ｎ型拡散領域９ｂからなるｎ型半導体領域９は、ｎチャ
ネルＭＩＳＦＥＴＱｎのソース・ドレインとして機能す
る。ここで、不純物のドーズ量が互いに異なる複数の領
域をｐウェル３に形成する。
ウェル３にｎ型不純物、たとえばヒ素をイオン注入し、
ｐウェル３上のゲート電極６の両側にｎ型拡散領域９ｂ
を形成する（図９の工程１０９）。ｎ型拡散領域９ｂ
は、ゲート電極６およびサイドウォールスペーサ１１に
対して自己整合的に形成され、ｎ型拡張領域９ａおよび
ｎ型拡散領域９ｂからなるｎ型半導体領域９は、ｎチャ
ネルＭＩＳＦＥＴＱｎのソース・ドレインとして機能す
る。ここで、不純物のドーズ量が互いに異なる複数の領
域をｐウェル３に形成する。
【００５３】同様に、イオン打ち込み装置を用いて、ｎ
ウェル４にｐ型不純物、たとえばフッ化ボロンをイオン
注入し、ｎウェル４上のゲート電極６の両側にｐ型拡散
領域1０ｂを形成する（図９の工程１０９）。ｐ型拡散
領域1０ｂは、ゲート電極６およびサイドウォールスペ
ーサ１１に対して自己整合的に形成され、ｐ型拡張領域
１０ａおよびｐ型拡散領域１０ｂからなるｐ型半導体領
域１０は、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレ
インとして機能する。ここで、不純物のドーズ量が互い
に異なる複数の領域をｎウェル４に形成する。
ウェル４にｐ型不純物、たとえばフッ化ボロンをイオン
注入し、ｎウェル４上のゲート電極６の両側にｐ型拡散
領域1０ｂを形成する（図９の工程１０９）。ｐ型拡散
領域1０ｂは、ゲート電極６およびサイドウォールスペ
ーサ１１に対して自己整合的に形成され、ｐ型拡張領域
１０ａおよびｐ型拡散領域１０ｂからなるｐ型半導体領
域１０は、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレ
インとして機能する。ここで、不純物のドーズ量が互い
に異なる複数の領域をｎウェル４に形成する。
【００５４】次いで、枚葉式熱処理装置を用いて、半導
体基板１にイオン打ち込みされた不純物の活性化のため
のアニールを半導体基板１に施す（図９の工程１１
０）。ここで、たとえばアニールの温度が互いに異なる
領域を半導体基板１に分布させる。
体基板１にイオン打ち込みされた不純物の活性化のため
のアニールを半導体基板１に施す（図９の工程１１
０）。ここで、たとえばアニールの温度が互いに異なる
領域を半導体基板１に分布させる。
【００５５】次に、図１３に示すように、枚葉式ＣＶＤ
装置を用いて、半導体基板１上にシリコン酸化膜１２を
形成した後、このシリコン酸化膜１２を、たとえばＣＭ
Ｐ法で研磨することにより表面が平坦化された層間絶縁
膜を形成する（図９の工程１１１）。ここで、厚さが互
いに異なるシリコン酸化膜１２を形成する。続いてレジ
ストパターンをマスクとしたエッチングによってシリコ
ン酸化膜１２に接続孔１３を形成する。この接続孔１３
はｎ型半導体領域９またはｐ型半導体領域１０上などの
必要部分に形成する。
装置を用いて、半導体基板１上にシリコン酸化膜１２を
形成した後、このシリコン酸化膜１２を、たとえばＣＭ
Ｐ法で研磨することにより表面が平坦化された層間絶縁
膜を形成する（図９の工程１１１）。ここで、厚さが互
いに異なるシリコン酸化膜１２を形成する。続いてレジ
ストパターンをマスクとしたエッチングによってシリコ
ン酸化膜１２に接続孔１３を形成する。この接続孔１３
はｎ型半導体領域９またはｐ型半導体領域１０上などの
必要部分に形成する。
【００５６】続いて、接続孔１３の内部を含む半導体基
板１の全面にチタン窒化膜を、たとえばＣＶＤ法で形成
し、さらに接続孔１３を埋め込むタングステン膜を、た
とえばＣＶＤ法で形成した後、接続孔１３以外の領域の
チタン窒化膜およびタングステンをＣＭＰ法により除去
して、接続孔１３の内部にタングステン膜を主導体層と
するプラグ１４を形成する。
板１の全面にチタン窒化膜を、たとえばＣＶＤ法で形成
し、さらに接続孔１３を埋め込むタングステン膜を、た
とえばＣＶＤ法で形成した後、接続孔１３以外の領域の
チタン窒化膜およびタングステンをＣＭＰ法により除去
して、接続孔１３の内部にタングステン膜を主導体層と
するプラグ１４を形成する。
【００５７】次に、半導体基板１上に、たとえばタング
ステン膜を形成した後、レジストパターンをマスクとし
たエッチングによってタングステン膜を加工し、第１配
線層の配線１５を形成する。タングステン膜は、たとえ
ばＣＶＤ法またはスパッタ法により形成できる。さらに
上層の配線を形成することにより、ＣＭＯＳデバイスが
略完成するが、その図示および説明は省略する。
ステン膜を形成した後、レジストパターンをマスクとし
たエッチングによってタングステン膜を加工し、第１配
線層の配線１５を形成する。タングステン膜は、たとえ
ばＣＶＤ法またはスパッタ法により形成できる。さらに
上層の配線を形成することにより、ＣＭＯＳデバイスが
略完成するが、その図示および説明は省略する。
【００５８】この後、前記図１の工程１０１〜１０３で
説明したように、ＣＭＯＳデバイスのデバイス特性と複
数のプロセスパラメータとの関係を解析し、複数のプロ
セスパラメータの適正値を決定する。すなわち、１枚の
半導体基板１には、チャネルイオン打ち込み、ゲート絶
縁膜形成、ゲート材料成膜、ゲート加工（フォトリソグ
ラフィ）、ゲート加工（ドライエッチング）、ソース・
ドレインイオン打ち込み、アニール処理、層間絶縁膜形
成の各工程において、それぞれプロセスパラメータの値
を幾つか変えた製造が行われている。従って、１枚の半
導体基板１上には、これらプロセスパラメータのそれぞ
れの値が異なるテスト素子およびプロセスパラメータ測
定用の素子が形成されている。
説明したように、ＣＭＯＳデバイスのデバイス特性と複
数のプロセスパラメータとの関係を解析し、複数のプロ
セスパラメータの適正値を決定する。すなわち、１枚の
半導体基板１には、チャネルイオン打ち込み、ゲート絶
縁膜形成、ゲート材料成膜、ゲート加工（フォトリソグ
ラフィ）、ゲート加工（ドライエッチング）、ソース・
ドレインイオン打ち込み、アニール処理、層間絶縁膜形
成の各工程において、それぞれプロセスパラメータの値
を幾つか変えた製造が行われている。従って、１枚の半
導体基板１上には、これらプロセスパラメータのそれぞ
れの値が異なるテスト素子およびプロセスパラメータ測
定用の素子が形成されている。
【００５９】そこで、テスト素子およびプロセスパラメ
ータ測定用の素子の全てまたは一部を測定した後、たと
えば前記図８に示したＭＩＳＦＥＴのしきい値電圧とイ
オン打ち込みドーズ量との関係のように、１つまたは複
数のデバイス特性と１つのプロセスパラメータとの関係
を解析することによって、プロセスパラメータの適正値
を得ることができる。
ータ測定用の素子の全てまたは一部を測定した後、たと
えば前記図８に示したＭＩＳＦＥＴのしきい値電圧とイ
オン打ち込みドーズ量との関係のように、１つまたは複
数のデバイス特性と１つのプロセスパラメータとの関係
を解析することによって、プロセスパラメータの適正値
を得ることができる。
【００６０】その後、プロセスパラメータの適正値を実
現するため、各製造装置、たとえばイオン打ち込み装
置、熱酸化装置、ＣＶＤ装置、露光装置、ドライエッチ
ング装置、熱処理装置の製造条件が設定される。得られ
た各製造装置の製造条件に従ってＣＭＯＳデバイスを試
作し、さらに電気的特性、歩留まり、信頼性などの評価
を行い、量産に耐えられると判断されると、ＣＭＯＳデ
バイスの製造は、試作・開発過程から量産へと移行され
る。
現するため、各製造装置、たとえばイオン打ち込み装
置、熱酸化装置、ＣＶＤ装置、露光装置、ドライエッチ
ング装置、熱処理装置の製造条件が設定される。得られ
た各製造装置の製造条件に従ってＣＭＯＳデバイスを試
作し、さらに電気的特性、歩留まり、信頼性などの評価
を行い、量産に耐えられると判断されると、ＣＭＯＳデ
バイスの製造は、試作・開発過程から量産へと移行され
る。
【００６１】このように、本実施の形態１によれば、半
導体素子のデバイス特性に影響を与える複数のプロセス
パラメータを選び、それぞれのプロセスパラメータの値
を１枚の半導体ウエハで幾つか変えて半導体素子を形成
し、１枚の半導体ウエハに形成された半導体素子のデバ
イス特性と複数のプロセスパラメータとの関係を解析す
ることによって、それぞれのプロセスパラメータの適正
値を決定することができる。従って、半導体製品の試作
・開発段階において複数のプロセスパラメータの適正値
を求めるにあたり、使用される半導体ウエハの数を従来
よりも削減することができて、開発コストの増大を抑え
ることができる。
導体素子のデバイス特性に影響を与える複数のプロセス
パラメータを選び、それぞれのプロセスパラメータの値
を１枚の半導体ウエハで幾つか変えて半導体素子を形成
し、１枚の半導体ウエハに形成された半導体素子のデバ
イス特性と複数のプロセスパラメータとの関係を解析す
ることによって、それぞれのプロセスパラメータの適正
値を決定することができる。従って、半導体製品の試作
・開発段階において複数のプロセスパラメータの適正値
を求めるにあたり、使用される半導体ウエハの数を従来
よりも削減することができて、開発コストの増大を抑え
ることができる。
【００６２】（実施の形態２）本発明の実施の形態２で
は、試作・開発段階において配線抵抗とプロセスパラメ
ータとの関係を解析し、複数のプロセスパラメータの適
正値を求める方法の一例を説明する。
は、試作・開発段階において配線抵抗とプロセスパラメ
ータとの関係を解析し、複数のプロセスパラメータの適
正値を求める方法の一例を説明する。
【００６３】ここでは、接触抵抗またはプラグの抵抗な
どを含む配線抵抗に影響を与える複数のプロセスパラメ
ータを選び、それぞれのプロセスパラメータの値を１枚
の半導体ウエハで幾つか変えて、配線を形成する。従っ
て、ここでもプロセスパラメータの適正値を求める工程
では、枚葉式装置を用いることが前提となり、また配線
抵抗と複数のプロセスパラメータとの関係を解析する工
程において、それぞれのプロセスパラメータの影響を個
別に評価するためには、統計的実験計画法に則してプロ
セスパラメータの値を変えることが望ましい。またプロ
セスパラメータの測定には、半導体ウエハに形成された
テスト素子またはプロセスパラメータ測定用の素子が用
いられる。
どを含む配線抵抗に影響を与える複数のプロセスパラメ
ータを選び、それぞれのプロセスパラメータの値を１枚
の半導体ウエハで幾つか変えて、配線を形成する。従っ
て、ここでもプロセスパラメータの適正値を求める工程
では、枚葉式装置を用いることが前提となり、また配線
抵抗と複数のプロセスパラメータとの関係を解析する工
程において、それぞれのプロセスパラメータの影響を個
別に評価するためには、統計的実験計画法に則してプロ
セスパラメータの値を変えることが望ましい。またプロ
セスパラメータの測定には、半導体ウエハに形成された
テスト素子またはプロセスパラメータ測定用の素子が用
いられる。
【００６４】表２に、配線抵抗に影響を与えるプロセス
パラメータの一例を示す。
パラメータの一例を示す。
【００６５】
【表２】
【００６６】プロセスパラメータの値は、たとえば以下
のように１枚の半導体ウエハに分布させることができ
る。 （１）絶縁膜の厚さは、以下のように分布させることが
できる。
のように１枚の半導体ウエハに分布させることができ
る。 （１）絶縁膜の厚さは、以下のように分布させることが
できる。
【００６７】たとえば枚葉式ＣＶＤ装置を用いて、チャ
ンバ内の圧力等を制御することによって、厚さが互いに
異なる絶縁膜を１枚の半導体ウエハに形成する。 （２）パターンの寸法は、前記実施の形態１に記載した
パターンの寸法と同様である。 （３）パターンの厚さは、以下のように分布させること
ができる。
ンバ内の圧力等を制御することによって、厚さが互いに
異なる絶縁膜を１枚の半導体ウエハに形成する。 （２）パターンの寸法は、前記実施の形態１に記載した
パターンの寸法と同様である。 （３）パターンの厚さは、以下のように分布させること
ができる。
【００６８】配線工程のパターンは、一般にスパッタ技
術により半導体ウエハ上に堆積された金属膜によって構
成される。そこで、ターゲットとステージとの間にシャ
ッターを備えた枚葉式スパッタ装置によって上記金属膜
を堆積する。シャッターに覆われた領域は成膜されない
ため、第１の領域に相対的に薄い膜を形成したい場合
は、成膜途中でこの第１の領域を覆う。シャッターに覆
われていない第１の領域以外の第２の領域には相対的に
厚い膜が形成される。この操作を繰り返すことにより、
１枚の半導体ウエハの複数の領域に厚さが互いに異なる
金属膜を形成する。なお、前記実施の形態１に記載した
パターンの厚さと同様に、枚葉式ＣＶＤ装置を用いるこ
ともできる。
術により半導体ウエハ上に堆積された金属膜によって構
成される。そこで、ターゲットとステージとの間にシャ
ッターを備えた枚葉式スパッタ装置によって上記金属膜
を堆積する。シャッターに覆われた領域は成膜されない
ため、第１の領域に相対的に薄い膜を形成したい場合
は、成膜途中でこの第１の領域を覆う。シャッターに覆
われていない第１の領域以外の第２の領域には相対的に
厚い膜が形成される。この操作を繰り返すことにより、
１枚の半導体ウエハの複数の領域に厚さが互いに異なる
金属膜を形成する。なお、前記実施の形態１に記載した
パターンの厚さと同様に、枚葉式ＣＶＤ装置を用いるこ
ともできる。
【００６９】次に、本発明を試作・開発段階の配線の製
造方法に適用した一例を、図１４に示す配線の製造工程
図、および図１５〜図１８に示す半導体基板の要部断面
図を用いて説明する。なお、配線の製造では、図１４の
点線で囲んだ工程でプロセスパラメータの評価を行うと
した。
造方法に適用した一例を、図１４に示す配線の製造工程
図、および図１５〜図１８に示す半導体基板の要部断面
図を用いて説明する。なお、配線の製造では、図１４の
点線で囲んだ工程でプロセスパラメータの評価を行うと
した。
【００７０】まず、たとえば前記実施の形態１において
前記図１０〜図１２を用いて説明した製造方法と同様
に、１枚の半導体基板１上にＣＭＯＳデバイスを形成す
る。
前記図１０〜図１２を用いて説明した製造方法と同様
に、１枚の半導体基板１上にＣＭＯＳデバイスを形成す
る。
【００７１】次に、図１５に示すように、半導体基板１
上にシリコン酸化膜１２を形成した後、このシリコン酸
化膜１２を、たとえばＣＭＰ法で研磨することにより表
面を平坦化する（図１４の工程１００）。
上にシリコン酸化膜１２を形成した後、このシリコン酸
化膜１２を、たとえばＣＭＰ法で研磨することにより表
面を平坦化する（図１４の工程１００）。
【００７２】次いで、半導体基板１上にフォトレジスト
パターン１６を形成する（図１４の工程１０１）。ここ
で、寸法が互いに異なるフォトレジストパターン１６を
形成する。
パターン１６を形成する（図１４の工程１０１）。ここ
で、寸法が互いに異なるフォトレジストパターン１６を
形成する。
【００７３】続いて、ドライエッチング装置を用いて、
フォトレジストパターン１６をマスクとしたエッチング
によってシリコン酸化膜１２に接続孔１３を形成する
（図１４の工程１０２）。
フォトレジストパターン１６をマスクとしたエッチング
によってシリコン酸化膜１２に接続孔１３を形成する
（図１４の工程１０２）。
【００７４】次に、フォトレジストパターン１６を除去
した後、図１６に示すように、接続孔１３の内部を含む
半導体基板１の全面にチタン窒化膜を、たとえばＣＶＤ
法で形成し、さらに接続孔１３を埋め込むタングステン
膜を、たとえばＣＶＤ法で形成した後、接続孔１３以外
の領域のチタン窒化膜およびタングステンをＣＭＰ法に
より除去して、接続孔１３の内部にタングステン膜を主
導体層とするプラグ１４を形成する（図１４の工程１０
３）。
した後、図１６に示すように、接続孔１３の内部を含む
半導体基板１の全面にチタン窒化膜を、たとえばＣＶＤ
法で形成し、さらに接続孔１３を埋め込むタングステン
膜を、たとえばＣＶＤ法で形成した後、接続孔１３以外
の領域のチタン窒化膜およびタングステンをＣＭＰ法に
より除去して、接続孔１３の内部にタングステン膜を主
導体層とするプラグ１４を形成する（図１４の工程１０
３）。
【００７５】次いで、スパッタ装置を用いて、半導体基
板１上に配線を構成する金属膜、たとえばタングステン
膜を堆積する（図１４の工程１０４）。ここで、厚さが
互いに異なるタングステン膜を形成する。
板１上に配線を構成する金属膜、たとえばタングステン
膜を堆積する（図１４の工程１０４）。ここで、厚さが
互いに異なるタングステン膜を形成する。
【００７６】次いで、半導体基板１上にフォトレジスト
パターン１７を形成する（図１４の工程１０５）。ここ
で、寸法が互いに異なるフォトレジストパターン１７を
形成する。
パターン１７を形成する（図１４の工程１０５）。ここ
で、寸法が互いに異なるフォトレジストパターン１７を
形成する。
【００７７】続いて、ドライエッチング装置を用いて、
フォトレジストパターン１７をマスクとしたエッチング
によってタングステン膜を加工し、第１配線層の配線１
５を形成する（図１４の工程１０６）。
フォトレジストパターン１７をマスクとしたエッチング
によってタングステン膜を加工し、第１配線層の配線１
５を形成する（図１４の工程１０６）。
【００７８】次に、フォトレジストパターン１７を除去
した後、図１７に示すように、枚葉式ＣＶＤ装置を用い
て、配線１５を覆う絶縁膜、たとえばシリコン酸化膜を
形成した後、その絶縁膜を、たとえばＣＭＰ法で研磨す
ることにより、表面が平坦化された層間絶縁膜１８を形
成する（図１４の工程１０７）。ここで、厚さが互いに
異なる絶縁膜を形成する。
した後、図１７に示すように、枚葉式ＣＶＤ装置を用い
て、配線１５を覆う絶縁膜、たとえばシリコン酸化膜を
形成した後、その絶縁膜を、たとえばＣＭＰ法で研磨す
ることにより、表面が平坦化された層間絶縁膜１８を形
成する（図１４の工程１０７）。ここで、厚さが互いに
異なる絶縁膜を形成する。
【００７９】次いで、図示はしないが、半導体基板１上
にフォトレジストパターンを形成する（図１４の工程１
０８）。ここで、寸法が互いに異なるフォトレジストパ
ターンを形成する。
にフォトレジストパターンを形成する（図１４の工程１
０８）。ここで、寸法が互いに異なるフォトレジストパ
ターンを形成する。
【００８０】続いて、ドライエッチング装置を用いて、
フォトレジストパターンをマスクとしたエッチングによ
って層間絶縁膜１８の所定の領域に接続孔１９を形成す
る（図１４の工程１０９）。
フォトレジストパターンをマスクとしたエッチングによ
って層間絶縁膜１８の所定の領域に接続孔１９を形成す
る（図１４の工程１０９）。
【００８１】次に、接続孔１９の内部を含む半導体基板
１の全面にバリアメタル層を形成し、さらに接続孔１９
を埋め込む銅膜を形成する。バリアメタル層は、たとえ
ばチタン窒化膜、タンタル膜、タンタル窒化膜などであ
り、たとえばＣＶＤ法またはスパッタ法で形成する。銅
膜は主導体層として機能し、たとえばメッキ法で形成で
きる。メッキ法による銅膜の形成前に、たとえばＣＶＤ
法またはスパッタ法によりシード層として薄い銅膜を形
成できる。その後、接続孔１９以外の領域の銅膜および
バリアメタル層をＣＭＰ法により除去して、接続孔１９
の内部にプラグ２０を形成する（図１４の工程１１
０）。
１の全面にバリアメタル層を形成し、さらに接続孔１９
を埋め込む銅膜を形成する。バリアメタル層は、たとえ
ばチタン窒化膜、タンタル膜、タンタル窒化膜などであ
り、たとえばＣＶＤ法またはスパッタ法で形成する。銅
膜は主導体層として機能し、たとえばメッキ法で形成で
きる。メッキ法による銅膜の形成前に、たとえばＣＶＤ
法またはスパッタ法によりシード層として薄い銅膜を形
成できる。その後、接続孔１９以外の領域の銅膜および
バリアメタル層をＣＭＰ法により除去して、接続孔１９
の内部にプラグ２０を形成する（図１４の工程１１
０）。
【００８２】次いで、半導体基板１上にストッパ絶縁膜
２１を形成し、さらに枚葉式ＣＶＤ装置を用いて、配線
形成用の絶縁膜２２を形成する。ストッパ絶縁膜２１
は、たとえばシリコン窒化膜とし、絶縁膜２２は、たと
えばシリコン酸化膜とする（図１４の工程１１１）。こ
こで、厚さが互いに異なる絶縁膜２２を形成する。
２１を形成し、さらに枚葉式ＣＶＤ装置を用いて、配線
形成用の絶縁膜２２を形成する。ストッパ絶縁膜２１
は、たとえばシリコン窒化膜とし、絶縁膜２２は、たと
えばシリコン酸化膜とする（図１４の工程１１１）。こ
こで、厚さが互いに異なる絶縁膜２２を形成する。
【００８３】次いで、半導体基板１上にフォトレジスト
パターン２３を形成する（図１４の工程１１２）。ここ
で、寸法が互いに異なるフォトレジストパターン２３を
形成する。
パターン２３を形成する（図１４の工程１１２）。ここ
で、寸法が互いに異なるフォトレジストパターン２３を
形成する。
【００８４】続いて、ドライエッチング装置を用いて、
フォトレジストパターン２３をマスクとしたエッチング
によってストッパ絶縁膜２１および絶縁膜２２の所定の
領域に配線溝２４を形成する（図１４の工程１１３）。
フォトレジストパターン２３をマスクとしたエッチング
によってストッパ絶縁膜２１および絶縁膜２２の所定の
領域に配線溝２４を形成する（図１４の工程１１３）。
【００８５】次に、フォトレジストパターン２３を除去
した後、図１８に示すように、配線溝２４の内部を含む
半導体基板１の全面にバリアメタル層を形成し、さらに
配線溝２４を埋め込む銅膜を形成する。その後、配線溝
２４以外の領域の銅膜およびバリアメタル層をＣＭＰ法
により除去して、配線溝２４の内部に銅膜を主導体層と
する第２配線層の配線２５を形成する（図１４の工程１
１４）。さらに上層の配線が形成されるが、その図示お
よび説明は省略する。
した後、図１８に示すように、配線溝２４の内部を含む
半導体基板１の全面にバリアメタル層を形成し、さらに
配線溝２４を埋め込む銅膜を形成する。その後、配線溝
２４以外の領域の銅膜およびバリアメタル層をＣＭＰ法
により除去して、配線溝２４の内部に銅膜を主導体層と
する第２配線層の配線２５を形成する（図１４の工程１
１４）。さらに上層の配線が形成されるが、その図示お
よび説明は省略する。
【００８６】この後、前記実施の形態１と同様に、１枚
の半導体基板１上に形成されたテスト素子またはプロセ
スパラメータ測定用の素子を用いて、配線抵抗と複数の
プロセスパラメータとの関係を解析し、複数のプロセス
パラメータ（層間絶縁膜の厚さ、配線形成用絶縁膜の厚
さ、接続孔の孔径、配線の寸法、配線の厚さ）の適正値
を決定する。その後、プロセスパラメータの適正値を実
現するため、各製造装置、たとえばＣＶＤ装置、露光装
置、スパッタ装置の製造条件が設定される。得られた各
製造装置の製造条件に従って配線を試作し、さらに電気
的特性、歩留まり、信頼性などの評価を行い、試作・開
発過程から量産へと移行される。
の半導体基板１上に形成されたテスト素子またはプロセ
スパラメータ測定用の素子を用いて、配線抵抗と複数の
プロセスパラメータとの関係を解析し、複数のプロセス
パラメータ（層間絶縁膜の厚さ、配線形成用絶縁膜の厚
さ、接続孔の孔径、配線の寸法、配線の厚さ）の適正値
を決定する。その後、プロセスパラメータの適正値を実
現するため、各製造装置、たとえばＣＶＤ装置、露光装
置、スパッタ装置の製造条件が設定される。得られた各
製造装置の製造条件に従って配線を試作し、さらに電気
的特性、歩留まり、信頼性などの評価を行い、試作・開
発過程から量産へと移行される。
【００８７】このように、本実施の形態２によれば、前
記実施の形態１と同様に、配線抵抗に影響を与える複数
のプロセスパラメータを選び、それぞれのプロセスパラ
メータの値を１枚の半導体ウエハで幾つか変えて配線を
形成し、１枚の半導体ウエハに形成された配線と複数の
プロセスパラメータとの関係を解析することによって、
それぞれのプロセスパラメータの適正値を決定すること
ができる。従って、半導体製品の試作・開発段階におい
て複数のプロセスパラメータの適正値を求めるにあた
り、使用される半導体ウエハの数を従来よりも削減する
ことができて、開発コストの増大を抑えることができ
る。
記実施の形態１と同様に、配線抵抗に影響を与える複数
のプロセスパラメータを選び、それぞれのプロセスパラ
メータの値を１枚の半導体ウエハで幾つか変えて配線を
形成し、１枚の半導体ウエハに形成された配線と複数の
プロセスパラメータとの関係を解析することによって、
それぞれのプロセスパラメータの適正値を決定すること
ができる。従って、半導体製品の試作・開発段階におい
て複数のプロセスパラメータの適正値を求めるにあた
り、使用される半導体ウエハの数を従来よりも削減する
ことができて、開発コストの増大を抑えることができ
る。
【００８８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００８９】たとえば、前記実施の形態では、本発明を
ＭＩＳＦＥＴおよび配線の製造方法に適用した場合につ
いて説明したが、いかなる半導体素子の製造方法にも適
用することができる。
ＭＩＳＦＥＴおよび配線の製造方法に適用した場合につ
いて説明したが、いかなる半導体素子の製造方法にも適
用することができる。
【００９０】また、前記実施の形態では、半導体装置の
試作・開発段階において半導体素子の製造に必要なプロ
セスパラメータの適正値を求める過程に適用したが、た
とえば半導体装置の量産において、半導体素子の不良解
析または電気的特性の改善や変更を行う際にも適用する
ことが可能である。
試作・開発段階において半導体素子の製造に必要なプロ
セスパラメータの適正値を求める過程に適用したが、た
とえば半導体装置の量産において、半導体素子の不良解
析または電気的特性の改善や変更を行う際にも適用する
ことが可能である。
【００９１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００９２】１枚の半導体ウエハを用いて、半導体素子
の電気的特性、たとえばデバイス特性または配線抵抗な
どに影響を与える複数のプロセスパラメータの適正値を
決定することができるので、半導体装置の試作・開発段
階における複数のプロセスパラメータの適正値の設定に
必要な半導体ウエハの数を従来よりも削減することがで
きて、半導体装置の開発コストの増大を抑えることがで
きる。
の電気的特性、たとえばデバイス特性または配線抵抗な
どに影響を与える複数のプロセスパラメータの適正値を
決定することができるので、半導体装置の試作・開発段
階における複数のプロセスパラメータの適正値の設定に
必要な半導体ウエハの数を従来よりも削減することがで
きて、半導体装置の開発コストの増大を抑えることがで
きる。
【図１】本発明の一実施の形態である半導体素子のデバ
イス特性に影響を与える複数のプロセスパラメータの適
正値を求める方法の一例を示す工程図である。
イス特性に影響を与える複数のプロセスパラメータの適
正値を求める方法の一例を示す工程図である。
【図２】本発明の一実施の形態であるプロセスパラメー
タの半導体ウエハ面内分布の一例を示す概略図である。
タの半導体ウエハ面内分布の一例を示す概略図である。
【図３】本発明の一実施の形態である枚葉式熱酸化装置
を用いて半導体ウエハ上に成膜された絶縁膜の厚さの面
内分布の一例を示すグラフ図である。
を用いて半導体ウエハ上に成膜された絶縁膜の厚さの面
内分布の一例を示すグラフ図である。
【図４】本発明の一実施の形態であるプロセスパラメー
タの半導体ウエハ面内分布の一例を示す概略図である。
タの半導体ウエハ面内分布の一例を示す概略図である。
【図５】本発明の一実施の形態であるプロセスパラメー
タの半導体ウエハ面内分布の一例を示す概略図である。
タの半導体ウエハ面内分布の一例を示す概略図である。
【図６】本発明の一実施の形態である複数のプロセスパ
ラメータの半導体ウエハ面内分布の一例を示す概略図で
ある。
ラメータの半導体ウエハ面内分布の一例を示す概略図で
ある。
【図７】本発明の一実施の形態であるテスト素子の近傍
に配置されたプロセスパラメータ測定用の素子の配置図
である。
に配置されたプロセスパラメータ測定用の素子の配置図
である。
【図８】本発明の一実施の形態であるＭＩＳＦＥＴのデ
バイス特性とプロセスパラメータとの関係の一例を示す
グラフ図である。
バイス特性とプロセスパラメータとの関係の一例を示す
グラフ図である。
【図９】本発明の一実施の形態であるＣＭＯＳデバイス
の製造工程図である。
の製造工程図である。
【図１０】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＣＭＯＳデバイ
スの製造方法を示す半導体基板の要部断面図である。
スの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の他の実施の形態である配線の製造工
程図である。
程図である。
【図１５】本発明の他の実施の形態である配線の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１６】本発明の他の実施の形態である配線の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態である配線の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
【図１８】本発明の他の実施の形態である配線の製造方
法を示す半導体基板の要部断面図である。
法を示す半導体基板の要部断面図である。
１ 半導体基板
２ 素子分離部
３ ｐウェル
４ ｎウェル
５ ゲート絶縁膜
６ ゲート電極
６ａ シリコン多結晶膜
７ キャップ絶縁膜
７ａ シリコン酸化膜
８ フォトレジストパターン
９ ｎ型半導体領域
９ａ ｎ型拡張領域
９ｂ ｎ型拡散領域
１０ ｐ型半導体領域
１０ａ ｐ型拡張領域
１０ｂ ｐ型拡散領域
１１ サイドウォールスペーサ
１２ シリコン酸化膜
１３ 接続孔
１４ プラグ
１５ 配線
１６ フォトレジストパターン
１７ フォトレジストパターン
１８ 層間絶縁膜
１９ 接続孔
２０ プラグ
２１ ストッパ絶縁膜
２２ 絶縁膜
２３ フォトレジストパターン
２４ 配線溝
２５ 配線
ＳＷ 半導体ウエハ
ＳＣ 半導体チップ
Ｔ１ テスト素子
Ｔ２ プロセスパラメータ測定用の素子
Ｑｎ ｎチャネルＭＩＳＦＥＴ
Ｑｐ ｐチャネルＭＩＳＦＥＴ
Ａ 領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/04
27/092
(72)発明者 西原 晋治
茨城県ひたちなか市堀口751番地 トレセ
ンティテクノロジーズ株式会社内
(72)発明者 小森 和宏
茨城県ひたちなか市堀口751番地 トレセ
ンティテクノロジーズ株式会社内
(72)発明者 鈴木 範夫
茨城県ひたちなか市堀口751番地 トレセ
ンティテクノロジーズ株式会社内
(72)発明者 加藤 毅
茨城県ひたちなか市堀口751番地 トレセ
ンティテクノロジーズ株式会社内
(72)発明者 徳永 謙二
茨城県ひたちなか市堀口751番地 トレセ
ンティテクノロジーズ株式会社内
(72)発明者 定岡 征人
茨城県ひたちなか市堀口751番地 トレセ
ンティテクノロジーズ株式会社内
(72)発明者 鈴木 匡
茨城県ひたちなか市堀口751番地 トレセ
ンティテクノロジーズ株式会社内
(72)発明者 鳥居 善三
茨城県ひたちなか市堀口751番地 トレセ
ンティテクノロジーズ株式会社内
Ｆターム(参考） 4M106 AA01 AA07 AB20 BA01
5F038 AV06 CD12 DT12 DT16 EZ10
EZ13 EZ14 EZ15 EZ20
5F048 AC03 BA01 BB16 BB18 BD04
BE03 BE06 BF01 BF11 BF16
Claims (8)
- 【請求項１】 （ａ）半導体素子の電気的特性に影響を
与える複数のプロセスパラメータを選び、１枚の半導体
ウエハで前記複数のプロセスパラメータの値を幾つか変
えて、前記半導体素子を形成する工程と、（ｂ）前記半
導体素子の電気的特性および前記複数のプロセスパラメ
ータの値を測定し、前記半導体素子の電気的特性と前記
複数のプロセスパラメータの値との関係を解析する工程
と、（ｃ）解析結果から前記複数のプロセスパラメータ
の適正値を決定する工程とを有することを特徴とする半
導体装置のプロセスパラメータの決定方法。 - 【請求項２】 （ａ）半導体素子の電気的特性に影響を
与える複数のプロセスパラメータを選び、１枚の半導体
ウエハで前記複数のプロセスパラメータの値を幾つか変
えて、前記半導体素子を形成する工程と、（ｂ）前記半
導体素子の電気的特性および前記複数のプロセスパラメ
ータの値を測定し、前記半導体素子の電気的特性と前記
複数のプロセスパラメータの値との関係を解析する工程
と、（ｃ）解析結果から前記複数のプロセスパラメータ
の適正値を決定する工程と、（ｄ）前記複数のプロセス
パラメータの適正値を実現するため、各製造装置の製造
条件を設定する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置のプロセスパ
ラメータの決定方法において、枚葉式の製造装置を用い
て、１枚の半導体ウエハで前記複数のプロセスパラメー
タの値を幾つか変えることを特徴とする半導体装置のプ
ロセスパラメータの決定方法。 - 【請求項４】 請求項１記載の半導体装置のプロセスパ
ラメータの決定方法において、前記半導体素子の電気的
特性と前記複数のプロセスパラメータの値との関係は、
実験計画法または多変量解析手法によって解析すること
を特徴とする半導体装置のプロセスパラメータの決定方
法。 - 【請求項５】 請求項１記載の半導体装置のプロセスパ
ラメータの決定方法において、前記複数のプロセスパラ
メータの値を実験計画法に則して変えることにより、前
記半導体素子の電気的特性に与える前記複数のプロセス
パラメータの影響を個別に評価することを特徴とする半
導体装置のプロセスパラメータの決定方法。 - 【請求項６】 請求項１記載の半導体装置のプロセスパ
ラメータの決定方法において、前記複数のプロセスパラ
メータの値の測定には、前記半導体素子の電気的特性の
テスト素子、または前記テスト素子の間近に配置され、
前記テスト素子とは異なる構造の素子を用いることを特
徴とする半導体装置のプロセスパラメータの決定方法。 - 【請求項７】 請求項１記載の半導体装置のプロセスパ
ラメータの決定方法において、前記複数のプロセスパラ
メータは、絶縁膜の厚さ、パターンの寸法、パターンの
断面形状、パターンの厚さ、イオン打ち込みのドーズ量
またはアニール処理の温度であることを特徴とする半導
体装置のプロセスパラメータの決定方法。 - 【請求項８】 請求項１記載の半導体装置のプロセスパ
ラメータの決定方法において、前記（ａ）〜（ｃ）工程
は、前記半導体素子の試作・開発段階におけるプロセス
パラメータの設定、前記半導体素子の不良解析、または
前記半導体素子の電気的特性の改善や変更を行う半導体
装置の製造過程に適用されることを特徴とする半導体装
置のプロセスパラメータの決定方法。
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