JP2003297094A - 強誘電体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 全メモリセルに均等な書き込み条件でテスト
データを高速に書き込んで試験を行うことを可能とした
強誘電体メモリ装置を提供する。 【解決手段】 メモリセルアレイ１は、トランジスタを
介して一端がビット線ＢＬ，ＢＢＬに、他端がプレート
線ＰＬ，ＢＰＬに接続される強誘電体キャパシタを持
つ。センスアンプ（ＳＡ）２は、対をなすビット線Ｂ
Ｌ，ＢＢＬに接続される第１及び第２のセンスノードＢ
ＬＳＡ，ＢＢＬＳＡを有する。対をなすビット線ＢＬ，
ＢＢＬと第１及び第２のセンスノードＢＬＳＡ，ＢＢＬ
ＳＡとの間には、オール“１”のテストデータを書き込
むために、“０”データ読み出しを行った後のビット線
データをスワッピングして同じメモリセルに“１”デー
タを書き込むための切り換え回路１１が設けられてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体キャパ
シタを用いてデータを不揮発に記憶する強誘電体メモリ
装置に関する。

【０００２】

【従来の技術】強誘電体メモリは、強誘電体キャパシタ
の残留分極の大きさによって二値データを不揮発に記憶
する。従来の強誘電体メモリのメモリセルは一般に、Ｄ
ＲＡＭと同様に強誘電体キャパシタとトランジスタを直
列接続して構成される。しかしＤＲＡＭと異なり、強誘
電体メモリでは残留分極量でデータを保持するため、信
号電荷をビット線に読み出すには、プレート線を駆動す
ることが必要になる。このため、従来型の強誘電体メモ
リでは、プレート線駆動回路が大きな面積を必要とす
る。

【０００３】これに対して、プレート線駆動回路の面積
を小さくできる強誘電体メモリのセルアレイ方式が高島
等によって提案されている。これは、セルトランジスタ
（Ｔ）のソース、ドレインに強誘電体キャパシタ（Ｃ）
の両端をそれぞれ接続してユニットセルを構成し、この
ユニットセルを複数個直列接続してセルブロックを構成
するものである（D.Takashima et al.,"High-density c
hain feroelectric random memory (CFRAM)" in Proc.
VSLI Symp. June 1997,pp.83-84）。このＴＣ並列ユニ
ット直列接続型強誘電体メモリでは、例えば８個のユニ
ットセルでプレート線駆動回路を共有できるため、セル
アレイを高集積化することができる。

【０００４】強誘電体メモリのデータは、例えば正の残
留分極の状態をデータ“１”、負の残留分極の状態をデ
ータ“０”とする。このときデータ読み出しの原理は、
図７に示すようになる。“１”データの読み出しは、プ
レート線から強誘電体キャパシタに電圧を印加して、分
極を反転させる破壊読み出しとなる。“１”データ読み
出し後、プレート線を低レベルに戻すと、センスアンプ
で増幅された読み出し電圧により強誘電体キャパシタに
は逆電圧がかかり、再度分極反転して“１”データが再
書き込みされる。“０”データ読み出しは、分極反転し
ない非破壊読み出しであって、読み出し後も強誘電体キ
ャパシタには電圧がかからず、そのまま“０”が再書き
込みされる。

【０００５】強誘電体メモリは、データの読み出し／書
き込みを繰り返すと、強誘電体キャパシタが疲労劣化を
起こすことが知られている。具体的に強誘電体キャパシ
タは、図８に実線で示すように、初期状態では大きな正
負の残留分極を持つヒステリシス特性を示すが、読み出
し／書き込みを多数回繰り返すことにより、一点鎖線で
示すように残留分極量が減少して、信号量が低下する。

【０００６】従って、強誘電体メモリの寿命特性を保証
するためには、加速劣化試験が欠かせない。このため、
強誘電体メモリチップに所定のデータパターン、例えば
オール“１”を書き込んで高温放置する試験が行われ
る。高温放置後、チップ内の全セルデータを読み出して
書き込みデータパターンと比較することにより、メモリ
セルの劣化の状態を知ることができる。全メモリセルに
“１”データを書き込むためには、アドレスをインクリ
メントして書き込み動作を多数回繰り返すことが必要に
なる。

【０００７】

【発明が解決しようとする課題】上述した強誘電体メモ
リの高温放置試験には、アドレスをインクリメントし
て、全セルに“１”データを書き込むのに、時間がかか
るという問題がある。更に重要な問題は、オール“１”
のテストデータの実際の書き込み条件がチップ内で異な
ることである。その事情を具体的に説明する。強誘電体
メモリでは、ＤＲＡＭと同様に、あるロウ，カラムアド
レスを指定してデータ書き込みを行うとき、同じロウ
（ワード線）の選択されたカラム（ビット線）以外のカ
ラムでは、セルアレイ内で読み出し／再書き込み動作が
行われる。従って、外部からデータ“１”書き込みを行
う選択カラムアドレスより下位のカラムの既に“１”デ
ータが書かれたメモリセルでは、繰り返し“１”データ
の読み出し／再書き込みが行われることになる。

【０００８】一方、強誘電体メモリは、書き込み時間に
より分極反転量が大きく異なるという性質を有する。こ
こで分極反転量とは、“０”が書かれたメモリセルに
“１”書き込み動作を行ったときの強誘電体キャパシタ
内のダイポールが反転する割合をいい、これが読み出し
信号量の大きさを規定する。図９に示したように、分極
反転量は、書き込み時間に大きく依存する。従って、前
述のようにカラムアドレスをインクリメントして“１”
のテストデータを順次書き込みを行った場合には、全カ
ラムに“１”データ書き込みが終了した時点で、図９に
示すように、最下位カラムアドレスでは書き込み時間が
十分で分極反転量が十分大きく、正の大きな残留分極を
持つ状態になるが、上位カラムに行くにつれて、残留分
極量が小さい“１”データ状態になる。これでは、チッ
プ全体を同じ条件でテストすることができない。具体的
には例えば、全セルに最小書き込み時間で“１”データ
を書き込んで高温放置するといったテストができない。

【０００９】この発明は、上記事情を考慮してなされた
もので、全メモリセルに均等な書き込み条件でテストデ
ータを高速に書き込んで試験を行うことを可能とした強
誘電体メモリ装置を提供することを目的としている。

【００１０】

【課題を解決するための手段】この発明に係る強誘電体
メモリ装置は、ワード線とビット線が互いに交差して配
設され、その交差部に、ワード線により駆動されるトラ
ンジスタ及びこのトランジスタを介して一端がビット線
に他端がプレート線に接続される強誘電体キャパシタか
らなるメモリセルが配置されたメモリセルアレイと、対
をなすビット線に接続される第１及び第２のセンスノー
ドを備えて、選択されたメモリセルのデータを検知増幅
するセンサアンプと、前記対をなすビット線と第１及び
第２のセンスノードとの間に設けられて、前記対をなす
ビット線と第１及び第２のセンスノードとの間の接続を
切り換えることによって読み出しが行われたメモリセル
にその読み出しデータと逆のデータを書き込むための切
り換え回路と、を有することを特徴とする。

【００１１】この発明によると、相補データとしてセン
スアンプにより読み出されるメモリセルデータを反転し
て同じメモリセルに再書き込みできるような切り換え回
路をビット線とセンスアンプの間に設ける。これによ
り、外部からテストデータを供給して、アドレスインク
リメントして順次テストデータを書き込むという動作に
よらず、全メモリセルに短い書き込み時間で均等にテス
トデータを書き込むことができる。これにより、信頼性
の高い高温放置試験が可能になる。

【００１２】この発明において具体的に、切り換え回路
は、テスト時に、初期状態又は“０”データ状態のメモ
リセルアレイのデータを読み出して、“１”データをテ
ストデータとして書き込むために選択的に制御されるも
のであり、通常動作時には、対をなすビット線と第１及
び第２のセンスノードの接続関係を固定した状態に保持
される。

【００１３】より具体的に切り換え回路は、対をなすビ
ット線の一方とセンスアンプの第１のセンスノードの間
に設けられた第１の転送ゲート及び、対をなすビット線
の他方とセンスアンプの第２のセンスノードの間に設け
られて前記第１の転送ゲートとゲートが共通駆動される
第２の転送ゲートと、対をなすビット線の一方とセンス
アンプの第２のセンスノードの間に設けられた第３の転
送ゲート及び、対をなすビット線の他方とセンスアンプ
の第１のセンスノードの間に設けられて前記第３の転送
ゲートとゲートが共通駆動される第４の転送ゲートとを
備えて構成される。この切り換え回路は、通常動作時
は、第１及び第２の転送ゲートがオン状態に固定され、
テスト時は、対をなすビット線の読み出しデータを交換
するために、第１及び第２の転送ゲートをオフ、第３及
び第４の転送ゲートをオンとする制御が行われる。

【００１４】この発明が適用される好ましいメモリセル
アレイは、トランジスタのソース、ドレインに強誘電体
キャパシタの両端を接続してメモリセルが構成され、複
数のワード線により駆動されるメモリセルを直列接続し
てセルブロックが構成され、セルブロックの一端はブロ
ック選択トランジスタを介してビット線に接続され、他
端はプレート線に接続された、いわゆるＴＣ並列ユニッ
ト直列接続型として構成される。より具体的には、ワー
ド線方向に並ぶ複数のセルブロックについて、偶数番目
のセルブロックの各一端はそれぞれブロック選択トラン
ジスタを介して偶数番目のビット線に接続され、他端は
第１のプレート線に共通接続され、奇数番目のセルブロ
ックの各一端はそれぞれブロック選択トランジスタを介
して奇数番目のビット線に接続され、他端は第２のプレ
ート線に共通接続され、隣接して対をなす偶数番目のビ
ット線と奇数番目のビット線が切り換え回路を介してセ
ンスアンプの第１及び第２のセンスノードに接続され
る。

【００１５】この様なＴＣ並列ユニット直列接続型セル
アレイ構成の場合、テストデータの書き込みは、一つの
ロウにつき二つのロウアクティブサイクルで行われる。
第１のロウアクティブサイクルでは、ワード線を活性化
し、第１のプレート線を選択して偶数番目のセルブロッ
ク内のメモリセルの“０”データを偶数番目のビット線
に読み出して増幅した後、切り換え回路を制御して奇数
番目のビット線の“１”データを同じメモリセルに書き
込む。第２のロウアクティブサイクルでは、第１のロウ
アクティブサイクルと同じワード線を再度活性化し、第
２のプレート線を選択して奇数番目のセルブロック内の
メモリセルの“０”データを奇数番目のビット線に読み
出して増幅した後、切り換え回路を制御して偶数番目の
ビット線の“１”データを同じメモリセルに書き込む。

【００１６】

【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明が適用され
る強誘電体メモリのチップ構成を示している。メモリセ
ルアレイ１は後述するように、強誘電体キャパシタとト
ランジスタからなるメモリセルが配列されている。メモ
リセルアレイ１のビット線はデータを検知増幅するセン
スアンプ回路３に接続され、またカラムゲート３を介
し、データ線を介してデータバッファ４に接続される。

【００１７】メモリセルアレイ１の強誘電体キャパシタ
の一端に接続されるプレート線を駆動するためにプレー
ト線ドライバ６が設けられ、ワード線を選択駆動するた
めにロウデコーダ７とワード線ドライバ５が設けられて
いる。外部から供給されるアドレスはアドレスバッファ
９に取り込まれ、カラム及びロウアドレスがそれぞれカ
ラムデコーダ８及びロウデコーダ７でデコードされて、
ビット線及びワード線選択が行われる。

【００１８】図２は、メモリセルアレイ１、センスアン
プ回路２及びカラムゲート３の部分の具体構成を示し、
図３はメモリセルアレイ１の更に具体構成を示してい
る。ユニットセル（メモリセル）ＭＣは、強誘電体キャ
パシタＣとワード線ＷＬにより駆動されるセルトランジ
スタＴの並列接続により構成されている。図の例では、
８本のワード線ＷＬ（ＷＬ０〜ＷＬ７）により駆動され
る８個のユニットセルＭＣが直列接続されて、セルブロ
ックＭＣＢ（ＭＣＢ０，ＭＣＢ１，…）を構成してい
る。このようなセルアレイ構成を、ＴＣ並列ユニット直
列接続型という。図２及び図３では、二対のビット線Ｂ
Ｌ，ＢＢＬに接続される４つのセルブロックＭＣＢが示
されている。

【００１９】ワード線方向に並ぶセルブロックＭＣＢの
うち、偶数番目のセルブロックＭＣＢ０，ＭＣＢ２，…
の各一端Ｎ１はそれぞれ、ブロック選択トランジスタＱ
１０を介して偶数番目のビット線ＢＬ０，ＢＬ２，…に
接続され、他端Ｎ２は第１のプレート線ＰＬに共通接続
される。奇数番目のセルブロックＭＣＢ１，ＭＣＢ３，
…の各一端Ｎ１はそれぞれ、ブロック選択トランジスタ
Ｑ１１を介して奇数番目のビット線ＢＢＬ１，ＢＬ３，
…に接続され、他端Ｎ２は第２のプレート線ＢＰＬに共
通接続される。プレート線ＰＬ，ＢＰＬにはプレート線
ドライバ６が接続される。

【００２０】各セルブロックのセルトランジスタのゲー
トは、ワード線ＷＬに接続され、対をなすビット線Ｂ
Ｌ，ＢＢＬには読み出しデータを検知増幅するセンスア
ンプＳＡが接続される。ビット線ＢＬ，ＢＢＬに接続さ
れるセンスアンプＳＡのセンスノードＢＬＳＡ，ＢＢＬ
ＳＡは、カラムゲート３を構成する、カラム選択線ＣＳ
Ｌにより駆動されるＮＭＯＳトランジスタＱ４１，Ｑ４
２を介してデータ線ＤＱ，ＢＤＱに接続される。

【００２１】ビット線ＢＬ，ＢＢＬにはまた、その一方
にデータが読み出されるときに他方に参照電圧を与える
ための参照電圧発生回路１２が設けられる。この例では
参照電圧発生回路１２は、一端が駆動線ＤＰＬにより駆
動されるキャパシタＣｒを用いて構成される。キャパシ
タＣｒの他端は、スタンバイ時はリセット用ＮＭＯＳト
ランジスタＱ３３を介してＶｓｓに接続され、アクティ
ブ時にはＮＭＯＳトランジスタＱ３１，Ｑ３２により選
択的にビット線ＢＢＬ，ＢＬに接続される。

【００２２】これにより、データ読み出し時、例えば一
方のビット線ＢＬにデータが読み出される時には、他方
のビット線ＢＢＬに対してキャパシタＣｒのノードを接
続する。そして、駆動線ＤＰＬに与えられる電圧をキャ
パシタＣｒにより容量カップリングさせることにより、
ビット線ＢＢＬに参照電圧Ｖｒｅｆが与えられる。参照
電圧Ｖｒｅｆを、データ“０”，“１”の読み出し電圧
の中間に設定することにより、センスアンプＳＡにより
データ判別できることになる。

【００２３】この実施の形態においては、ビット線ＢＬ
とセンスアンプＳＡの間に、テストモードでのみ用いら
れる切り換え回路１１が設けられている。この切り換え
回路１１は、テストデータ書き込み時、対をなすビット
線ＢＬ，ＢＢＬの間で読み出しデータをスワッピングし
て、逆データを再書き込みするために用いられるものあ
る。より具体的に切り換え回路１１は、対をなす隣接ビ
ット線ＢＬ，ＢＢＬとセンスノードＢＬＳＡ，ＢＢＬＳ
Ａの接続を切り換える機能を持つ。即ち、ビット線Ｂ
Ｌ，ＢＢＬとセンスノードＢＬＳＡ，ＢＢＬＳＡの間を
それぞれ短絡する転送ゲートとしてのＮＭＯＳトランジ
スタＱ２１，Ｑ２２と、その接続を切り換えて、ビット
線ＢＬ，ＢＢＬをそれぞれセンスノードＢＢＬＳＡ，Ｂ
ＬＳＡに接続するための転送ゲートとしてのＮＭＯＳト
ランジスタＱ２３，Ｑ２４とを有する。

【００２４】ＮＭＯＳトランジスタＱ２１，Ｑ２２の組
は、制御線ＰＴ０によりゲートが共通に駆動され、ＮＭ
ＯＳトランジスタＱ２３，Ｑ２４の組は、制御線ＰＴ１
によりゲートが共通に駆動される。通常のメモリ動作に
おいては、制御線ＰＴ０は“Ｈ”固定、制御線ＰＴ１は
“Ｌ”固定である。このとき、ＮＭＯＳトランジスタＱ
２１，Ｑ２２がオン、ＮＭＯＳトランジスタＱ２３，Ｑ
２４がオフであって、ビット線ＢＬ，ＢＢＬはそれぞれ
センスノードＢＬＳＡ，ＢＢＬＳＡに接続され、この状
態で通常の読み出し／書き込みが行われる。高温放置試
験を行うためのテストデータ書き込みの動作では、デー
タ読み出し後に選択的に制御線ＰＴ０＝“Ｌ”，制御線
ＰＴ１＝“Ｈ”として、読み出しデータのスワッピング
が行われる。その詳細は後述する。

【００２５】具体的にこの実施の形態の強誘電体メモリ
の動作を説明する。図４は、強誘電体メモリの通常動作
のタイミング図である。ユニットセルＭＣは、強誘電体
キャパシタの残留分極が正の状態をデータ“１”、残留
分極が負の状態をデータ“０”として記憶するものとす
る。通常動作時、制御線ＰＴ０，ＰＴ１は、前述のよう
にそれぞれ“Ｈ”，“Ｌ”固定である。スタンバイ時、
全てのワード線ＷＬは“Ｈ”、ブロック選択信号ＢＳ
０，ＢＳ１は“Ｌ”、ビット線ＢＬ，ＢＢＬ及びプレー
ト線ＰＬ，ＢＰＬは低レベルＶＳＳに保たれる。このと
き、強誘電体キャパシタＣはオン状態のセルトランジス
タＴにより端子間が短絡されており、データを保持す
る。

【００２６】アクティブ動作に入り、ロウアドレスによ
り選択された例えばワード線ＷＬ６によりビット線ＢＬ
側のユニットセルを選択する場合には、ビット線ＢＬを
フローティングとし、ワード線ＷＬ６を“Ｌ”にした
後、ブロック選択信号ＢＳ０を“Ｈ”、プレート線ＰＬ
を低レベルＶｓｓ（接地電圧）から高レベルＶａａ（正
電圧）に上げる（時刻ｔ０）。これにより、選択された
ユニットセルＭＣの強誘電体キャパシタＣにプレート線
から電圧が印加され、データ“０”，“１”に応じて信
号電圧がビット線ＢＬに読み出される。

【００２７】ビット線ＢＬに読み出された信号電圧は、
対をなすビット線ＢＢＬに与えた参照電圧Ｖｒｅｆとの
比較により検出される。即ち、時刻ｔ１でセンタアンプ
活性化信号ＳＡＥを立ち上げることにより、センスアン
プＳＡによって、ビット線ＢＬは、データ“１”の場
合、“Ｈ”（＝Ｖａａ）に、データ“０”の場合には
“Ｌ”（＝Ｖｓｓ）になる。読み出しモードでは、セン
スアンプデータは、カラムゲート３により選択されてデ
ータ線ＤＱ，ＢＤＱを介し、データバッファに転送され
る。その後、時刻ｔ２でプレート線ＰＬをＶｓｓに戻す
ことにより、センスアンプＳＡに読み出されたデータは
そのまま再書き込みされる。この後、ブロック選択トラ
ンジスタをオフにした後、センスアンプＳＡを非活性化
し、選択ワード線ＷＬ６をＶａａに戻す。書き込みモー
ドの場合は、選択されたカラムではセンスアンプＳＡに
外部から供給されたデータが転送され、そのデータが書
き込まれる。読み出しモード、書き込みモード共に、非
選択カラムでは、ユニットセルから読み出されたデータ
がそのまま再書き込みされる。

【００２８】以上の動作において、“１”データ読み出
しの場合には破壊読み出しとなり、“０”データ読み出
しの場合は非破壊読み出しとなる。即ち、図７に示した
ように、“１”データの場合には、プレート線ＰＬから
の正電圧Ｖａａの印加により、強誘電体キャパシタの残
留分極が大きく減少して分極反転を生じる。そして読み
出し後、プレート線ＰＬの電圧をＶｓｓに下げると、ビ
ット線が読み出しデータにより正電圧Ｖａａとなってい
るために、読み出し時とは逆電圧が強誘電体キャパシタ
にかかって、再度残留分極が正の“１”データ状態に再
書き込みされる。“０”データの場合には、プレート線
電圧による分極反転は生ぜず、また読み出し後に逆電圧
が掛かることもなく、元の負の残留分極状態に再書き込
みされる。

【００２９】次に、高温放置試験のためのテストデータ
書き込み動作について説明する。高温放置試験のための
テストデータは、オール“１”である。例えば全メモリ
セルに予め“０”を書き込んだ後、外部からのデータ供
給を行うことなく、またカラムアドレスのインクリメン
トを行うことなく、全メモリセルにデータ“１”書き込
みを行う。但し、予め“０”データ書き込み行うことな
く、初期状態のメモリチップの全メモリセルに同様の手
法でデータ“１”書き込みを行うこともできる。

【００３０】図５は、テストデータ書き込みのタイミン
グ図であり、二つのロウアクティブサイクルで、あるワ
ード線ＷＬｉに沿った全てのメモリセルにテストデータ
“１”を書き込む動作を示している。Ｖｓｓにプリチャ
ージされたビット線ＢＬ，ＢＢＬをフローティングにし
て、第１のロウアクティブ動作に入る。ロウアドレスに
より選択されたワード線ＷＬｉを“Ｌ”にした後、ブロ
ック選択信号ＢＳ０を“Ｈ”、プレート線ＰＬを低レベ
ルＶｓｓ（接地電圧）から高レベルＶａａ（正電圧）に
上げる（時刻ｔ１０）。これにより、偶数番目のセルブ
ロックＭＣＢ０，ＭＣＢ２，…において、選択されたユ
ニットセルＭＣの強誘電体キャパシタＣに電圧が印加さ
れ、“０”データが読み出される。

【００３１】そして、センスアンプ活性化信号ＳＡＥ＝
“Ｈ”としてセンスアンプＳＡを活性化すると、ビット
線ＢＬ＝“Ｌ”，ＢＢＬ＝“Ｈ”となる（時刻ｔ１
１）。これは通常の“０”読み出しデータである。その
後、通常“Ｈ”である制御線ＰＴ０を“Ｌ”にした後、
他方の制御線ＰＴ１を“Ｈ”にすると、トランジスタＱ
２１，Ｑ２２がオフ、トランジスタＱ２３，Ｑ２４がオ
ンとなる（時刻ｔ１２）。これにより、オンしたトラン
ジスタＱ２３，Ｑ２４を介して、センスノードＢＬＳＡ
（＝“Ｈ”），ＢＢＬＳＡ（＝“Ｌ”）がそれぞれ、ビ
ット線ＢＬ，ＢＢＬに接続され、ビット線ＢＬ，ＢＢＬ
の読み出しデータ状態がセンスアンプＳＡにより逆転さ
れて、ＢＬ＝“Ｈ”、ＢＢＬ＝“Ｌ”となる。

【００３２】そして、プレート線ＰＬを“Ｌ”にすると
（時刻ｔ１３）、ブロック選択信号ＢＳ０により選択さ
れた偶数番目のセルブロック内でワード線ＷＬｉにより
選択された全てのユニットセルの強誘電体キャパシタ
に、“Ｈ”の正電圧がかかり、“１”が書き込まれる。
即ち、ワード線ＷＬｉで選択された偶数番目のメモリセ
ルでは、“０”データ読み出しと、それを反転した
“１”データの書き込みが行われたことになる。

【００３３】その後、ブロック選択信号ＢＳ０を“Ｌ”
にした後（時刻ｔ１４）、センスアンプ活性化信号ＳＡ
Ｅを“Ｌ”、また制御信号ＰＴ０，ＰＴ１を元に戻し
て、第１のロウアクティブサイクルを終了する。この
間、奇数番目のセルブロックを選択，駆動するプレート
線ＢＰＬ、ブロック選択信号ＢＳ１は“Ｌ”を保持す
る。

【００３４】次いで、ビット線ＢＬ，ＢＢＬをプリチャ
ージした後フローティングにして、第２のロウアクティ
ブ動作に入る。第１のロウアクティブサイクルと同じロ
ウアドレスにより選択されたワード線ＷＬｉを“Ｌ”に
した後、ブロック選択信号ＢＳ１を“Ｈ”、プレート線
ＢＰＬを低レベルＶｓｓ（接地電圧）から高レベルＶａ
ａ（正電圧）に上げる（時刻ｔ２０）。これにより、奇
数番目のセルブロックＭＣＢ１，ＭＣＢ３，…におい
て、選択されたユニットセルＭＣの強誘電体キャパシタ
Ｃに電圧が印加され、“０”データが読み出される。

【００３５】そして、センスアンプ活性化信号ＳＡＥ＝
“Ｈ”としてセンスアンプＳＡを活性化すると、ビット
線ＢＬ＝“Ｌ”，ＢＢＬ＝“Ｈ”となる（時刻ｔ２
１）。その後、通常“Ｈ”である制御線ＰＴ０を“Ｌ”
にした後、他方の制御線ＰＴ１を“Ｈ”にすると、トラ
ンジスタＱ２１，Ｑ２２がオフ、トランジスタＱ２３，
Ｑ２４がオンとなり、これらのオンしたトランジスタＱ
２３，Ｑ２４を介して、センスノードＢＬＳＡ（＝
“Ｈ”），ＢＢＬＳＡ（＝“Ｌ”）がそれぞれ、ビット
線ＢＬ，ＢＢＬに接続される（時刻ｔ２２）。これによ
りビット線ＢＬ，ＢＢＬの読み出しデータ状態がセンス
アンプＳＡにより逆転される。

【００３６】そして、プレート線ＢＰＬを“Ｌ”にする
と（時刻ｔ２３）、ブロック選択信号ＢＳ１により選択
された奇数番目のセルブロック内でワード線ＷＬ６によ
り選択された全てのユニットセルの強誘電体キャパシタ
に、“Ｈ”の正電圧がかかり、“１”が書き込まれる。
即ち、ワード線ＷＬｉで選択された奇数番目のメモリセ
ルで、“０”データ読み出しと、それを反転した“１”
データの書き込みが行われたことになる。

【００３７】その後、ブロック選択信号ＢＳ１を“Ｌ”
にした後（時刻ｔ２４）、センスアンプ活性化信号ＳＡ
Ｅを“Ｌ”、また制御信号ＰＴ０，ＰＴ１を元に戻し
て、第２のロウアクティブサイクルを終了する。

【００３８】以上のように、２回のロウアクティブサイ
クルによって、ワード線ＷＬｉに沿って配置されたメモ
リセルへのテストデータ“１”の書き込みが行われる。
偶数番目のセルブロックが選択されたサイクルでは、奇
数番目のセルブロックは非選択状態（ワード線は活性化
されるが、プレート線は“Ｌ”を保持し、ヒット線から
も切り離された状態）であり、読み出し／再書き込み動
作はない。同様に、奇数番目のセルブロックが選択され
たサイクルでは、偶数番目のセルブロックは非選択状態
であり、読み出し／再書き込み動作はない。

【００３９】従って、ワード線ＷＬｉに沿った全メモリ
セルに同じ書き込み条件でテストデータ“１”が書かれ
たことになる。同様の動作を全てのワード線について繰
り返すことにより、セルアレイの全メモリセルに同じ書
き込み条件でオール“１”のテストデータ書き込みがで
きる。これにより、信頼性の高い高温放置試験が可能に
なる。特に、全メモリセルに対して、図９に示した最上
位カラムの書き込み条件、即ち最小の書き込み時間で
“１”データを書き込んで高温放置試験を行うことが可
能であり、この結果、チップ内の劣化の状態を正確に知
ることが可能になる。

【００４０】以上の高温放置試験がウェハ段階でスクリ
ーニングテストとして行われるものであれば、切り換え
回路１１を制御する制御線ＰＴ０，ＰＴ１は、メモリチ
ップとしてパッケージする際に外部端子には接続せず、
前者を“Ｈ”固定、後者を“Ｌ”固定として封入する。
これにより、前述した通常動作が可能になる。或いは、
制御線ＰＴ０，ＰＴ１を外部端子に接続した状態でメモ
リチップとしてパッケージしてもよい。

【００４１】上記実施の形態では、ＴＣ並列ユニット直
列接続型のセルアレイ構成を説明したが、この発明はこ
れに限られない。例えば通常のＤＲＡＭと同様に１トラ
ンジスタと１キャパシタによりメモリセルを構成する１
Ｔ／１Ｃセル構成、対をなすビット線に同じワード線で
接続される二つのメモリセルを配置して、一方を参照セ
ルとして動作させる２Ｔ／２Ｃセル構成の場合にも同様
にこの発明を適用することが可能である。

【００４２】図６は、１Ｔ／１Ｃセル方式にこの発明を
適用した強誘電体メモリの構成を示している。この場
合、一つのワード線ＷＬｉにより駆動されるメモリセル
ＭＣの強誘電体キャパシタの一端は、セルトランジスタ
を介して、ビット線ＢＬｊまたはＢＢＬｊに接続され、
他端はプレート線ＰＬｉに共通接続される。対をなすビ
ット線ＢＬｊ．ＢＢＬｊとセンスアンプＳＡのセンスノ
ードＢＬＳＡｊ，ＢＢＬＳＡｊの間に、上記実施の形態
と同様の切り換え回路１１が設けられる。

【００４３】テストデータ書き込みの原理は先の実施の
形態と基本的に同様であるが、先の実施の形態では、１
ワード線に沿ったメモリセルへのテストデータ書き込み
に２サイクルを要したのに対し、この実施の形態の場合
は１サイクルで済む。例えば、ワード線ＷＬ０を選択
し、これと対をなすプレート線ＰＬ０を選択して、ワー
ド線ＷＬ０に沿った全メモリセルの“０”データを、ビ
ット線ＢＬｊに読み出す。このビット線データは、セン
スアンプＳＡで参照電圧と比較して検知増幅される。こ
れにより、ビット線は、ＢＬｊ＝“Ｌ”，ＢＢＬｊ＝
“Ｈ”となる。

【００４４】この後、先の実施の形態と同様に切り換え
回路１１を動作させ、データスワッピングを行うことに
より、ＢＬｊ＝“Ｈ”，ＢＢＬｊ＝“Ｌ”とすることが
できる。即ちセンスノードＢＢＬＳＡｊ側の“Ｈ”レベ
ルがビット線ＢＬｊに転送される。これにより、プレー
ト線をＶｓｓに戻すと、ワード線ＷＬ０で選択された全
メモリセルに“１”データが書かれる。全てのワード線
について同様の動作を繰り返すことにより、全メモリセ
ルにテストデータ“１”を書き込むことができる。この
実施の形態の場合も、カラムアドレスをインクリメント
して順次外部からテストデータを書き込む方式と異な
り、全メモリセルに均等の書き込み条件で“１”データ
を書き込むことができ、信頼性の高い高温放置試験が可
能になる。

【００４５】

【発明の効果】以上述べたようにこの発明による強誘電
体メモリでは、センスアンプにより読み出されるメモリ
セルデータを反転して同じメモリセルに再書き込みでき
るような切り換え回路をビット線とセンスアンプの間に
設けることにより、全メモリセルに均等な書き込み時間
でテストデータを書き込むことができ、信頼性の高い高
温放置試験が可能になる。

【図面の簡単な説明】

【図１】この発明が適用される強誘電体メモリの等価回
路を示す図である。

【図２】同強誘電体メモリのセルアレイ、センスアンプ
及びカラムゲートの部分の構成を示す図である。

【図３】同強誘電体メモリのセルアレイのより具体的な
構成を示す図である。

【図４】同強誘電体メモリの通常動作のタイミング図で
ある。

【図５】同強誘電体メモリのテストデータ書き込みのタ
イミング図である。

【図６】他の実施の形態の強誘電体メモリの等価回路を
示す図である。

【図７】強誘電体メモリの動作原理を説明するための特
性図である。

【図８】強誘電体メモリの疲労劣化の特性を示す図であ
る。

【図９】強誘電体キャパシタの分極反転量の書き込み時
間依存性を示す図である。

【符号の説明】

１…メモリセルアレイ、２…センスアンプ、３…カラム
ゲート、４…データバッファ、５…ワード線ドライバ、
６…プレート線ドライバ、７…ロウデコーダ、８…カラ
ムデコーダ、９…アドレスバッファ、１１…切り換え回
路、１２…参照電圧発生回路、ＭＣＢ…セルブロック、
ＭＣ…ユニットセル（メモリセル）、ＢＬ，ＢＢＬ…ビ
ット線、ＰＬ，ＢＰＬ…プレート線、ＷＬ…ワード線。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ワード線とビット線が互いに交差して配
   設され、その交差部に、ワード線により駆動されるトラ
   ンジスタ及びこのトランジスタを介して一端がビット線
   に他端がプレート線に接続される強誘電体キャパシタか
   らなるメモリセルが配置されたメモリセルアレイと、 対をなすビット線に接続される第１及び第２のセンスノ
   ードを備えて、選択されたメモリセルのデータを検知増
   幅するセンサアンプと、 前記対をなすビット線と第１及び第２のセンスノードと
   の間に設けられて、前記対をなすビット線と第１及び第
   ２のセンスノードとの間の接続を切り換えることによっ
   て読み出しが行われたメモリセルにその読み出しデータ
   と逆のデータを書き込むための切り換え回路と、 を有することを特徴とする強誘電体メモリ装置。
2. 【請求項２】 前記切り換え回路は、テスト時に、初期
   状態又は“０”データ状態のメモリセルアレイのデータ
   を読み出して、“１”データをテストデータとして書き
   込むために選択的に制御されるものであり、通常動作時
   には、対をなすビット線と第１及び第２のセンスノード
   の接続関係を固定した状態に保持されることを特徴とす
   る請求項１記載の強誘電体メモリ装置。
3. 【請求項３】 前記切り換え回路は、 対をなすビット線の一方と前記センスアンプの第１のセ
   ンスノードの間に設けられた第１の転送ゲート及び、対
   をなすビット線の他方と前記センスアンプの第２のセン
   スノードの間に設けられて前記第１の転送ゲートとゲー
   トが共通駆動される第２の転送ゲートと、 対をなすビット線の一方と前記センスアンプの第２のセ
   ンスノードの間に設けられた第３の転送ゲート及び、対
   をなすビット線の他方と前記センスアンプの第１のセン
   スノードの間に設けられて前記第３の転送ゲートとゲー
   トが共通駆動される第４の転送ゲートとを有することを
   特徴とする請求項１記載の強誘電体メモリ装置。
4. 【請求項４】 通常動作時は、前記第１及び第２の転送
   ゲートはオン状態に固定され、テスト時は、対をなすビ
   ット線の読み出しデータを交換するために、第１及び第
   ２の転送ゲートをオフ、第３及び第４の転送ゲートをオ
   ンとする制御が行われることを特徴とする請求項３記載
   の強誘電体メモリ装置。
5. 【請求項５】 前記メモリセルアレイは、トランジスタ
   のソース、ドレインに強誘電体キャパシタの両端を接続
   してメモリセルが構成され、複数のワード線により駆動
   されるメモリセルを直列接続してセルブロックが構成さ
   れ、セルブロックの一端はブロック選択トランジスタを
   介して前記ビット線に接続され、他端は前記プレート線
   に接続されていることを特徴とする請求項１記載の強誘
   電体メモリ装置。
6. 【請求項６】 ワード線方向に並ぶ複数のセルブロック
   について、偶数番目のセルブロックの各一端はそれぞれ
   ブロック選択トランジスタを介して偶数番目のビット線
   に接続され、他端は第１のプレート線に共通接続され、
   奇数番目のセルブロックの各一端はそれぞれブロック選
   択トランジスタを介して奇数番目のビット線に接続さ
   れ、他端は第２のプレート線に共通接続され、隣接して
   対をなす偶数番目のビット線と奇数番目のビット線が前
   記切り換え回路を介して前記センスアンプの第１及び第
   ２のセンスノードに接続されることを特徴とする請求項
   ５記載の強誘電体メモリ装置。
7. 【請求項７】 テストデータの書き込みは、ワード線を
   活性化し、第１のプレート線を選択して偶数番目のセル
   ブロック内のメモリセルの“０”データを偶数番目のビ
   ット線に読み出して増幅した後、前記切り換え回路を制
   御して奇数番目のビット線の“１”データを同じメモリ
   セルに書き込む第１のロウアクティブサイクルと、この
   第１のロウアクティブサイクルと同じワード線を再度活
   性化し、第２のプレート線を選択して奇数番目のセルブ
   ロック内のメモリセルの“０”データを奇数番目のビッ
   ト線に読み出して増幅した後、前記切り換え回路を制御
   して偶数番目のビット線の“１”データを同じメモリセ
   ルに書き込む第２のロウアクティブサイクルとを有する
   ことを特徴とする請求項６記載の強誘電体メモリ装置。