JP2003295221A - 反射型液晶表示装置 - Google Patents
反射型液晶表示装置Info
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Abstract
(57)【要約】
【課題】 読み出し光によりスイッチング素子のソース
領域内及びドレイン領域内で生じるリーク電流を低減す
る。 【解決手段】 半導体基板１１のウエル領域１２内にス
イッチング素子１４を設け、且つ、スイッチング素子１
４と、スイッチング素子１４に接続した反射用画素電極
３０及び保持容量部Ｃとを組にして一つの画素を形成
し、この画素を半導体基板１２上にマトリックス状に複
数配置すると共に、複数の反射用画素電極３０に対向し
て透明な共通電極３２を透明基板３３に成膜して、複数
の反射用画素電極３０と共通電極３２との間に液晶３１
を封入して構成した反射型液晶表示装１０Ｂ置におい
て、スイッチング素子１４のソース領域１８上及びドレ
イン領域２０上に金属シリサイド膜４０，４２をそれぞ
れ成膜したことを特徴とする反射型液晶表示装置を提供
する。
領域内及びドレイン領域内で生じるリーク電流を低減す
る。 【解決手段】 半導体基板１１のウエル領域１２内にス
イッチング素子１４を設け、且つ、スイッチング素子１
４と、スイッチング素子１４に接続した反射用画素電極
３０及び保持容量部Ｃとを組にして一つの画素を形成
し、この画素を半導体基板１２上にマトリックス状に複
数配置すると共に、複数の反射用画素電極３０に対向し
て透明な共通電極３２を透明基板３３に成膜して、複数
の反射用画素電極３０と共通電極３２との間に液晶３１
を封入して構成した反射型液晶表示装１０Ｂ置におい
て、スイッチング素子１４のソース領域１８上及びドレ
イン領域２０上に金属シリサイド膜４０，４２をそれぞ
れ成膜したことを特徴とする反射型液晶表示装置を提供
する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、反射型液晶表示装
置において、スイッチング素子のソース領域上及びドレ
イン領域上に金属シリサイド膜をそれぞれ成膜すること
で、透明基板側から入射させた読み出し光によりスイッ
チング素子のソース領域内及びドレイン領域内で生じる
リーク電流を低減できる反射型液晶表示装置に関するも
のである。 【０００２】 【従来の技術】最近、屋外公衆用や管制業務用のディス
プレイとか、ハイビジョン放送規格やコンピータ・グラ
フィクスのＳＶＧＡ規格に代表される高精細映像の表示
用ディスプレイ等のように、映像を大画面に表示するた
めの投射型液晶表示装置が盛んに利用されている。 【０００３】この種の投射型液晶表示装置には、大別す
ると透過方式を用いた透過型液晶表示装置と、反射方式
を用いた反射型液晶表示装置とがあるが、前者の透過型
液晶表示装置の場合には、各画素に設けられたＴＦＴ
（Thin Film Transistor：薄膜トランジスタ）の領域が
光を透過させる画素の透過領域とならないために開口率
が小さくなるという欠点を有していることから、後者の
反射型液晶表示装置が注目されている。 【０００４】一般的に、上記した反射型液晶表示装置で
は、半導体基板（Ｓｉ基板）上にＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor）など
のスイッチング素子に接続した反射用画素電極がマトリ
ックス状に複数配置され、且つ、複数の反射用画素電極
に対向して全画素共通となる透明な共通電極（対向電
極）が透明基板（ガラス基板）上に成膜され、更に、半
導体基板と透明基板との間に液晶が封入されて構成され
ており、透明基板側から読み出し光を入射させて、共通
電極と反射用画素電極の間の電位差を映像信号に対応さ
せて反射用画素電極ごとに変化させ、液晶の配向を制御
することで読出し光を変調しているものである。 【０００５】図１は従来の反射型液晶表示装置におい
て、一つの画素を模式的に拡大して示した断面図であ
る。 【０００６】図１に示した如く、従来の反射型液晶表示
装置１０Ａにおいて、画像を表示するための複数の画素
のうちで一つの画素を拡大して説明すると、基台となる
半導体基板１１は、単結晶シリコンのようなｐ型Ｓｉ基
板（又はｎ型Ｓｉ基板でも良い）を用いており、この半
導体基板（以下、ｐ型Ｓｉ基板と記す）１１内の図示左
側に、一つのｐ−ウエル領域１２が左右のフィルード酸
化膜１３Ａ，１３Ｂによって画素単位で図示位置内に隔
離された状態で設けられている。そして、一つのｐ−ウ
エル領域１２内に一つのスイッチング素子１４が設けら
れており、このスイッチング素子１４は上記したＭＯＳ
ＦＥＴとして構成されている。 【０００７】また、このスイッチング素子（以下、ＭＯ
ＳＦＥＴと記す）１４は、ｐ−ウエル領域１２上の略中
央に位置するゲート酸化膜１５上にポリシリコンからな
るゲート電極１６が成膜されることで、ゲートＧが形成
されている。 【０００８】また、ＭＯＳＦＥＴ１４のゲートＧの図示
左側には、低濃度のｎ−不純物層からなるＬＤＤ低濃度
領域１７Ａを介して高濃度のｎ＋不純物層からなるソー
ス領域１８が形成され、且つ、このソース領域１８上に
アルミ配線によるソース用コンタクト（ソース電極）１
９が成膜されることで、ソースＳが形成されている。 【０００９】また、ＭＯＳＦＥＴ１４のゲートＧの図示
右側には、低濃度のｎ−不純物層からなるＬＤＤ低濃度
領域１７Ｂを介して高濃度のｎ＋不純物層からなるドレ
イン領域２０が形成され、且つ、このドレイン領域２０
上にアルミ配線によるドレイン用コンタクト（ドレイン
電極）２１が成膜されることで、ドレインＤが形成され
ている。 【００１０】この際、ＭＯＳＦＥＴ１４のゲートＧの両
側下方に設けたＬＤＤ低濃度領域１７Ａ，１７Ｂはゲー
トＧ近傍の電圧を緩和させるための機能を備えている。 【００１１】また、ｐ型Ｓｉ基板１１上でｐ−ウエル領
域１２より図示右方に、イオン注入した拡散容量電極２
２が形成されており、この拡散容量電極２２も左右のフ
ィルード酸化膜１３Ｂ，１３Ｃによって画素単位で図示
位置内に隔離された状態で設けられている。また、拡散
容量電極２２上には、絶縁膜２３と容量電極２４とが順
に成膜されて、保持容量部Ｃが形成されている。 【００１２】また、フィルード酸化膜１３Ａ〜１３Ｃ，
ゲート電極１６，容量電極２４の上方には、第１層間絶
縁膜２５，第１メタル膜２６，第２層間絶縁膜２７，第
２メタル膜２８，第３層間絶縁膜２９，第３メタル膜３
０が積層状態で順に成膜されている。この際、第１，第
２，第３メタル膜２６，２８，３０はアルミ配線により
それぞれ所定のパターン形状に応じて成膜されている。 【００１３】ここで、第２メタル膜２８は、上方に配置
した後述の透明基板３３側から入射させた読み出し光Ｌ
を下方のｐ型Ｓｉ基板１１側に対して遮蔽する機能を備
えており、以下の説明では第２メタル膜を遮光膜２８と
記して説明する。 【００１４】また、第３メタル膜３０は、一つの画素に
対応して正方形状に区切られて一つの反射用画素電極と
しての機能を備えており、上方に配置した後述の透明基
板３３側から入射させた読み出し光Ｌを反射して、反射
光を透明基板３３側から出射させており、以下の説明で
は第３メタル膜を反射用画素電極３０と記して説明す
る。 【００１５】また、一つの反射用画素電極３０の上方に
は液晶３１が封入されており、この液晶３１を介して透
明な共通電極（対向電極）３２が透明基板（ガラス基
板）３３の下面に成膜され、一つの反射用画素電極３０
と透明な共通電極３２とが液晶３１を介して互いに対向
している。この際、透明な共通電極（対向電極）３２は
反射用画素電極３０をマトリックス状に配置した時に、
全ての反射用画素電極３０に対して共通であり、画素ご
とに区画されていない。 【００１６】上記のようにｐ型Ｓｉ基板１１上に各構成
部材を成膜した時に、ＭＯＳＦＥＴ１４のゲート電極１
６は、これと一体に成膜したポリシリコンからなるゲー
ト線７６（図２）に接続されている。また、ＭＯＳＦＥ
Ｔ１４のソース用コンタクト（ソース電極）１９は、第
１メタル膜２６上に設けた信号線７３（図２）に接続さ
れている。また、ＭＯＳＦＥＴ１４のドレイン用コンタ
クト（ドレイン電極）２１は、第１，第２メタル膜２
６，２８を介して一つの反射用画素電極３０に接続され
ている。また、保持容量部Ｃの容量電極２４は、アルミ
配線による容量電極用コンタクト３４から第１，第２メ
タル膜２６，２８を介して一つの反射用画素電極３０に
接続されている。 【００１７】次に、従来の反射型液晶表示装置１０Ａに
おいて、上記した一つの画素をｐ型Ｓｉ基板１１上にマ
トリックス状に複数配置した時のアクティブマトリック
ス駆動回路について図２を用いて説明する。 【００１８】図２（ａ）は従来の反射型液晶表示装置に
おけるアクティブマトリックス駆動回路を説明するため
のブロック図であり、（ｂ）は（ａ）中のＸ部を拡大し
て示した模式図である。 【００１９】図２（ａ），（ｂ）に示した如く、従来の
反射型液晶表示装置１０Ａにおけるアクティブマトリッ
クス駆動回路７０では、複数の画素がｐ型Ｓｉ基板（半
導体基板）１１上にマトリックス状に配置されており、
前記したＭＯＳＦＥＴ（スイッチング素子）１４と、Ｍ
ＯＳＦＥＴ１４に接続した矩形状の反射用画素電極３０
及び保持容量部Ｃとを組にして一つの画素が形成され、
この画素の組がｐ型Ｓｉ基板１１上にマトリックス状に
複数配置されている。また、図１から明らかなように、
複数の反射用画素電極３０に対向して透明な共通電極３
２が透明基板３３に成膜され、複数の反射用画素電極３
０と共通電極３２との間に液晶３１が封入されている。 【００２０】そして、複数の画素のうちで一つの画素を
特定するために、水平シフトレジスタ回路７１と垂直シ
フトレジスタ回路７５とが列方向と行方向とに別れてそ
れぞれ設けられている。 【００２１】まず、水平シフトレジスタ回路７１側で
は、画素の各列ごとにビデオスイッチ７２を介して信号
線７３が垂直方向に向かって配線されているものの、こ
こでは図示の都合上、信号線７３は１本のみを水平シフ
トレジスタ回路７１側に結線した状態で示す。また、水
平シフトレジスタ回路７１とビデオスイッチ７２との間
の信号線７３にはビデオ線７４が結線されている。ま
た、一つの信号線７３は、一つの列に配置した複数のＭ
ＯＳＦＥＴ１４のソース電極１９に接続されている。 【００２２】次に、垂直シフトレジスタ回路７５側で
は、画素の各行ごとにゲート線７６が水平方向に向かっ
て配線されているものの、ここでは図示の都合上、ゲー
ト線７６は１本のみを垂直シフトレジスタ回路７５側に
結線した状態で示す。また、一つのゲート線７６は、一
つの行に配置した複数のＭＯＳＦＥＴ１４のゲート電極
１６に接続されている。 【００２３】また、各ＭＯＳＦＥＴ１４のドレイン電極
２１は、保持容量部Ｃの容量電極２４と反射用画素電極
３０とに接続されている。この際、アクティブマトリッ
クス駆動回路７０は、周知のフレーム反転駆動法を適用
しており、ビデオ信号はフレーム周期ごとに正極性及び
負極性に反転し、即ち、例えば、ビデオ信号の第ｎフレ
ーム期間が正書き込み、第（ｎ＋１）フレーム期間が負
書き込みとなる。従って、信号線７３からビデオ信号を
入力する場合には、信号線７３をＭＯＳＦＥＴ１４のソ
ース電極１９か、又は、ドレイン電極２１のいずれか一
方に接続すれば良いが、ここでは上述したように信号線
７３をソース電極１９に接続している。尚、信号線７３
をドレイン電極２１に接続した場合には、ソース電極１
９に保持容量部Ｃの容量電極２４と反射用画素電極３０
とが接続される。 【００２４】また、上記した従来の反射型液晶表示装置
１０Ａにおいて、固定電位としてＭＯＳＦＥＴ１４に供
給するウエル電位と、保持容量部Ｃに供給するＣＯＭ
（コモン）電位とが必要である。 【００２５】即ち、ＭＯＳＦＥＴ１４に供給するウエル
電位は、ゲート線７６と、一つのｐ −ウエル領域１２
（図１）内に形成した不図示のｐ＋領域上のウエル電位
用コンタクトとの間に固定電位として例えば１５Ｖの電
圧が印加されている。尚、ｎ型Ｓｉ基板を用いた場合に
はウエル電位として例えば０Ｖを印加すれば良い。 【００２６】一方、保持容量部Ｃに供給するＣＯＭ電位
は、保持容量部Ｃの容量電極２４と、拡散容量電極２２
上の不図示のＣＯＭ（コモン）電位用コンタクトと間に
固定電位として例えば８．５Ｖの電圧が印加されてい
る。この際、ＣＯＭ電位は、保持容量部Ｃを形成するた
めには基本的に何ボルトでもかまわないものの、ビデオ
信号の中心値（例えば８．５Ｖ）などに設定しておけ
ば、保持容量部Ｃにかかる電圧は電源電圧の略半分です
む。つまり、保持容量耐圧は電源電圧の略半分で良いの
で、保持容量部Ｃの絶縁膜２３（図１）の厚のみを薄く
して容量値を大きくすることが可能であり、保持容量部
Ｃの保持容量が大きいと、反射用画素電極３０の電位の
変動を小さくすることができ、フリッカーや焼きつきな
どに有利である。そして、保持容量部Ｃは、一つの反射
用画素電極３０に印加された電位とＣＯＭ電位との電位
差に応じて電荷を蓄積し、非選択期間に一つのＭＯＳＦ
ＥＴ１４がオフ状態になってもその電圧を保持し、一つ
の反射用画素電極３０にその保持電圧を印加し続ける機
能を備えている。 【００２７】ここで、従来の反射型液晶表示装置１０Ａ
におけるアクティブマトリックス駆動回路７０におい
て、一つの画素を駆動させる場合には、ビデオ線７４か
ら順次タイミングをずらして入力されたビデオ信号がビ
デオスイッチ７２を介して列方向に配置した一つの信号
線７３に供給され、且つ、この一つの信号線７３と行方
向に配置した一つのゲート線７６とが交差した位置にあ
る一つのＭＯＳＦＥＴ１４が選択されてＯＮ動作する。 【００２８】そして、選択された一つの反射用画素電極
３０に信号線７３を介してビデオ信号が入力されると電
荷のかたちで保持容量部Ｃに書き込まれ、且つ、選択さ
れた一つの反射用画素電極３０と共通電極３２と間にビ
デオ信号に応じて電位差が発生し、液晶３１の光学特性
を変調している。この結果、透明基板３３側から入射さ
せた読み出し光Ｌ（図１）は液晶３１で画素ごとに変調
されて反射用画素電極３０により反射され、透明基板３
３から出射される。このため、透過方式と異なって、読
み出し光Ｌ（図１）を１００％近く利用でき、投射され
る画像に対して高精細と高輝度とを両立できる構造とな
っている。 【００２９】 【発明が解決しようとする課題】ところで、上記構成に
よる従来の反射型液晶表示装置１０Ａでは、前述したよ
うに、透明基板３３側から入射させた読み出し光Ｌが液
晶３１で画素ごとに変調されて反射用画素電極３０によ
り反射され、透明基板３３から出射されるているもの
の、透明基板３３側から入射させた読み出し光Ｌの挙動
は図３に示したようになる。 【００３０】図３は従来の反射型液晶表示装置におい
て、透明基板側から入射させた読み出し光の挙動を説明
にするために一つの画素を模式的に拡大して示した断面
図である。 【００３１】図３に示した如く、従来の反射型液晶表示
装置１０Ａにおいて、透明基板３３側から入射させた読
み出し光Ｌの一部は、隣り合う反射用画素電極３０の隙
間から第３層間絶縁膜２９内に進入し、この第３層間絶
縁膜２９内で反射用画素電極（第３メタル膜）３０の下
面と遮光膜（第２メタル膜）２８の上面との間で反射を
繰り返し、この後、読み出し光Ｌの一部は遮光膜２８ｂ
が成膜されていない部位の隙間から第２層間絶縁膜２７
内に進入し、この第２層間絶縁膜２７内で遮光膜（第２
メタル膜）２８の下面と第１メタル膜２６の上面との間
で反射を繰り返し、更に第１メタル膜２６が成膜されて
いない部位の隙間から第１層間絶縁膜２５内に進入す
る。この際、第１メタル膜２６が成膜されていない部位
の隙間は、ＭＯＳＦＥＴ１４のゲート電極１６の上方部
位とか、保持容量部Ｃの容量電極２４の上方部位に形成
されているために、第１層間絶縁膜２５内に進入した読
み出し光Ｌの一部はＭＯＳＦＥＴ１４のゲート電極１
６，ソース領域１８，ドレイン領域２０と、保持容量部
Ｃの容量電極２４とに到達する。 【００３２】ここで、読み出し光Ｌの一部がＭＯＳＦＥ
Ｔ１４のソース領域１８及びドレイン領域２０に進入す
ると、ｐ−ウエル領域１２と、ＭＯＳＦＥＴ１４内で高
濃度のｎ＋不純物層からなるソース領域１８及びドレイ
ン領域２０とでｐｎ接合になっているためにフォトダイ
オード機能が働き、読み出し光Ｌの一部により光キャリ
アが発生してリーク電流が生じるので、反射用画素電極
３０の電位の変動を引き起こす可能性があり、この反射
用画素電極３０の電位の変動は、フリッカーや焼き付き
をおこす原因となるため、読み出し光Ｌの一部による光
リークを最小限にする必要がある。 【００３３】これを避けるために、従来の反射型液晶表
示装置１０Ａでは、図３に示したように第１メタル膜２
６の上面と、遮光膜（第２メタル膜）２８の下面と、遮
光膜（第２メタル膜）２８の上面と、反射用画素電極
（第３メタル膜）３０の下面とに、ＴｉＮからなる反射
防止膜３５，３６，３７，３８がそれぞれ成膜されてお
り、第１，第２，第３メタル膜２６，２８，３０による
光のパス（光路長）を大きく取って光を吸収させること
によって、ＭＯＳＦＥＴ１４内に読み出し光Ｌの一部が
混入しないような構造になっている。 【００３４】しかしながら、微細画素（例えば１０μｍ
□以下）の場合、上記した反射防止膜３５〜３８をそれ
ぞれ成膜しても、読み出し光Ｌの一部は相変わらずＭＯ
ＳＦＥＴ１４のゲート電極１６，ソース領域１８，ドレ
イン領域２０と、保持容量部Ｃの容量電極２４とに到達
しているので、ＭＯＳＦＥＴ１４のソース領域１８及び
ドレイン領域２０内で読み出し光Ｌによるリーク電流が
依然として生じている。 【００３５】また、ＭＯＳＦＥＴ１４内で読み出し光Ｌ
によるリーク電流が生じている場合に、反射用画素電極
３０の電位の変動を少なくするために、図６（ａ）に示
したように、保持容量部Ｃ内で光リークによる電圧降下
分を補うために大きな保持容量が必要となる。従って、
ＭＯＳＦＥＴ１４内での光リークが大きいと、これに伴
い保持容量部Ｃの保持容量も大きくしなければならず、
画素の微細化の妨げになっており、従来の反射型液晶表
示装置１０Ａでは、各画素のサイズが大きくなってしま
っている。 【００３６】 【課題を解決するための手段】本発明は上記課題に鑑み
てなされたものであり、第１の発明は、半導体基板のウ
エル領域内にスイッチング素子を設け、且つ、前記スイ
ッチング素子と、前記スイッチング素子に接続した反射
用画素電極及び保持容量部とを組にして一つの画素を形
成し、この画素を前記半導体基板上にマトリックス状に
複数配置すると共に、複数の前記反射用画素電極に対向
して透明な共通電極を透明基板に成膜して、複数の前記
反射用画素電極と前記共通電極との間に液晶を封入して
構成した反射型液晶表示装置において、前記スイッチン
グ素子のソース領域上及びドレイン領域上に金属シリサ
イド膜をそれぞれ成膜したことを特徴とする反射型液晶
表示装置である。 【００３７】 【発明の実施の形態】以下に本発明に係る反射型液晶表
示装置の一実施例を図４乃至図７を参照して詳細に説明
する。 【００３８】図４は本発明に係る反射型液晶表示装置に
おいて、一つの画素を模式的に拡大して示した断面図、
図５（ａ），（ｂ）は反射型液晶表示装置内のスイッチ
ング素子（ＭＯＳＦＥＴ）近傍を、従来例と本発明とで
比較するために拡大して示した断面図、図６（ａ），
（ｂ）は反射型液晶表示装置内の一つの画素を、従来例
と本発明とで比較するために拡大して示した平面図であ
る。 【００３９】図４に示した本発明に係る反射型液晶表示
装置１０Ｂの構造形態は、先に図１を用いて説明した従
来の反射型液晶表示装置１０Ａの構造形態と一部を除い
て同様の構成であり、ここでは説明の便宜上、先に示し
た構成部材に対しては同一の符号を付して図示し、且
つ、先に示した構成部材は必要に応じて適宜説明し、従
来と異なる構成部材に新たな符号を付して、従来と異な
る点を中心にして説明する。 【００４０】図４に示した如く、本発明に係る反射型液
晶表示装置１０Ｂにおいて、複数の画素のうちで一つの
画素を拡大して説明すると、基台となる半導体基板１１
は、先に図１を用いて説明した従来の反射型液晶表示装
置１０Ａと同様に、ｐ型Ｓｉ基板（又はｎ型Ｓｉ基板で
も良い）を用いており、この半導体基板（以下、ｐ型Ｓ
ｉ基板と記す）１１内に一つのｐ−ウエル領域１２が左
右のフィルード酸化膜１３Ａ，１３Ｂによって画素単位
で図示位置内に隔離された状態で設けられている。そし
て、一つのｐ−ウエル領域１２内に一つのスイッチング
素子１４として低電圧駆動タイプのＭＯＳＦＥＴが設け
られている。このスイッチング素子（以下、ＭＯＳＦＥ
Ｔと記す）１４は、略７Ｖ程度の低電圧で駆動できるも
のである。 【００４１】この際、先に図２を用いて説明したと同様
に、複数の画素がｐ型Ｓｉ基板１１上にマトリックス状
に配置されており、ＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴ
１４に接続した矩形状の反射用画素電極３０及び保持容
量部Ｃとを組にして一つの画素が形成され、この画素の
組がｐ型Ｓｉ基板１１上にマトリックス状に複数配置さ
れている。また、複数の反射用画素電極３０が液晶３１
を介して透明基板３３の下面に成膜した共通電極３２に
対向している点は従来と同様である。 【００４２】ここで、図４，図５を併用して従来及び従
来と異なる点を説明すると、図５（ａ）に示したように
従来ではＭＯＳＦＥＴ１４のソース領域１８上及びドレ
イン領域２０上に、アルミ配線によるソース用コンタク
ト（ソース電極）１９及びドレイン用コンタクト（ドレ
イン電極）２１が直接成膜されているものの、本発明で
は、図４及び図５（ｂ）に示した如く、ＭＯＳＦＥＴ１
４のソース領域１８上と、ゲート電極１６上と、ドレイ
ン領域２０上とに、金属シリサイド膜としてＴｉＳ２膜
（チタンシリサイド膜）４０，４１，４２がそれぞれ成
膜されている。更に、ソース領域１８上に成膜したＴｉ
Ｓ２膜４０上にはアルミ配線によるソース用コンタクト
（ソース電極）１９が成膜され、且つ、ドレイン領域２
０上に成膜したＴｉＳ２膜４１上にはアルミ配線による
ドレイン用コンタクト（ドレイン電極）２１が成膜され
ている。 【００４３】また、図４に示した如く、保持容量部Ｃの
容量電極２４上にも上記と同じように金属シリサイド膜
としてＴｉＳ２膜４３が成膜されている。更に、容量電
極２４上に成膜したＴｉＳ２膜４３上にはアルミ配線に
よる容量電極用コンタクト３４が成膜されている。 【００４４】上記した各ＴｉＳ２膜４０〜４３は、透明
基板３３側から入射させた読み出し光Ｌの一部が前述し
たように第１層間絶縁膜２５内に進入した際に、読み出
し光Ｌの一部がＭＯＳＦＥＴ１４のソース領域１８及び
ゲート電極１６並びにドレイン領域２０と、保持容量部
Ｃの容量電極２４とに進入することを遮るためのもので
あり、各ＴｉＳ２膜４０〜４３の膜厚を例えば５０ｎｍ
〜３００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ程度
に制御することで読み出し光Ｌの一部をシャットアウト
することができる。この際、各ＴｉＳ２膜４０〜４３
は、例えば、Ｔｉを膜厚１５０ｎｍ程度でスパッタした
後、６００°Ｃ程度のアニール処理によって作製してい
る。 【００４５】これにより、ｐ−ウエル領域１２と、ＭＯ
ＳＦＥＴ１４内で高濃度のｎ＋不純物層からなるソース
領域１８及びドレイン領域２０との間でｐｎ接合になっ
ていても、読み出し光Ｌの一部がＭＯＳＦＥＴ１４のソ
ース領域１８上及びドレイン領域２０上にそれぞれ成膜
したＴｉＳ２膜４０，４２で遮られて、ＭＯＳＦＥＴ１
４のソース領域１８内及びドレイン領域２０内に進入し
ないため、フォトダイオード機能が作用せず、ＭＯＳＦ
ＥＴ１４内で読み出し光Ｌの一部による光リークが発生
しなくなり、図６（ｂ）に示したように、光リークによ
る電圧降下分が少ないために、ＭＯＳＦＥＴ１４に接続
した保持要領部Ｃの保持容量を小さくすることができ、
これに伴って保持容量部Ｃの面積を小さく設定できるの
で、画素サイズの微細化を図ることができる。 【００４６】尚、この実施例では、金属シリサイド膜と
してＴｉＳ２（チタンシリサイド膜）膜４０〜４３をそ
れぞれ成膜しているが、これらのＴｉＳ２膜４０〜４３
に代えて、ＭｏＳｘ膜（モリブデンシリサイド膜）と
か、ＷＳｘ膜（タングステンシリサイド膜）とか、Ｔａ
Ｓｘ膜（タンタルシリサイド膜）とかをそれぞれ成膜し
ても良い。 【００４７】次に、上記構成による本発明に係る反射型
液晶表示装置１０Ｂを一部変形した変形例の反射型液晶
表示装置１０Ｃについて簡略に説明する。 【００４８】図７は本発明に係る変形例の反射型液晶表
示装置において、半導体基板のｐ−ウエル領域中に高電
圧駆動タイプのスイッチング素子を設けた場合を模式的
に拡大して示した断面図である。 【００４９】図７に示した本発明に係る変形例の反射型
液晶表示装置１０Ｃの構造形態は、先に図４を用いて説
明した本発明に係る反射型液晶表示装置１０Ｂに対して
半導体基板（ｐ型Ｓｉ基板）１１のｐ−ウエル領域１２
内に設けたスイッチング素子５０の構成が異なるだけで
あり、ここではスイッチング素子５０の近傍のみを図示
して、先に説明したスイッチング素子１４（図４）に対
してスイッチング素子５０における異なる点を中心にし
て説明する。 【００５０】図７に示した如く、本発明に係る変形例の
反射型液晶表示装置１０Ｃでは、先に図１を用いて説明
した従来の反射型液晶表示装置１０Ａ及び図４を用いて
説明した本発明に係る反射型液晶表示装置１０Ｂと同様
に、ｐ型Ｓｉ基板（又はｎ型Ｓｉ基板でも良い）１１内
に、一つのｐ−ウエル領域１２が左右のフィルード酸化
膜１３Ａ，１３Ｂによって画素ごとに隔離された状態で
設けられている。そして、一つのｐ−ウエル領域１２内
に一つのスイッチング素子５０として１５Ｖ以上の高耐
圧に対応できるドリフトチャネル構造を適用したＤＭＯ
ＳＦＥＴ（Doublediffused Metal Oxide Semiconductor
Field Effect Transistor）が設けられている。 【００５１】上記した一つのスイッチング素子（以下、
ＤＭＯＳＦＥＴと記す）５０は、一つのｐ−ウエル領域
１２上の略中央に位置するゲート酸化膜５１を中心とし
て左右に、一対のＮ−領域５２Ａ，５２Ｂが形成されて
おり、且つ、一対のＮ−領域５２Ａ，５２Ｂ上に一対の
フィルード酸化膜５３Ａ，５３Ｂが成膜されている。 【００５２】更に、ゲート酸化膜５１上及びゲート酸化
膜５１の左右に成膜した一対のフィルード酸化膜５３
Ａ，５３Ｂ上にゲート電極５４が長尺に亘って成膜され
ることで、ゲートＧが形成されている。 【００５３】また、一つのＤＭＯＳＦＥＴ５０のゲート
Ｇの図示左側には、高濃度のｎ＋不純物層からなるソー
ス領域５５がソースＳ用として形成されている。 【００５４】また、一つのＤＭＯＳＦＥＴ５０のゲート
Ｇの図示右側には、高濃度のｎ＋不純物層からなるドレ
イン領域５６がドレインＤ用として形成されている。 【００５５】また、この変形例でも、一つのＤＭＯＳＦ
ＥＴ５０のソース領域５５上と、ゲート電極５４上と、
ドレイン領域５６上とに、金属シリサイド膜としてＴｉ
Ｓ２膜（チタンシリサイド膜）５８，５９，６０がそれ
ぞれ成膜されている。更に、ソース領域５５上に成膜し
たＴｉＳ２膜５８上にはアルミ配線によるソース用コン
タクト（ソース電極）１９が成膜され、且つ、ドレイン
領域５６上に成膜したＴｉＳ２膜６０上にはアルミ配線
によるドレイン用コンタクト（ドレイン電極）２１が成
膜されている。 【００５６】また、一つのｐ−ウエル領域１２の左右両
端に位置するフィルード酸化膜１３Ａ，１３Ｂ上にも上
記と同じように金属シリサイド膜としてＴｉＳ２膜５
７，６１がそれぞれ成膜されている。 【００５７】更に、ここでの図示を省略するものの、一
つのＤＭＯＳＦＥＴ５０に接続した保持容量部の容量電
極上にも上記と同じように金属シリサイド膜としてＴｉ
Ｓ２膜が成膜されている。 【００５８】上記した各ＴｉＳ２膜５７〜６１は、透明
基板側（図１，図４）から入射させた読み出し光の一部
が前述したように第１層間絶縁膜２５（図１，図４）内
に進入した際に、読み出し光の一部がフィルード酸化膜
１３Ａ，１３Ｂと、ＤＭＯＳＦＥＴ５０のソース領域５
５及びゲート電極５４並びにドレイン領域５６と、保持
容量部の容量電極とに進入することを遮るためのもので
あり、各ＴｉＳ２膜５７〜６１の膜厚を例えば５０ｎｍ
〜３００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ程度
に制御することで読み出し光の一部をシャットアウトす
ることができる。この際、各ＴｉＳ２膜５７〜６１は、
例えば、Ｔｉを膜厚１５０ｎｍ程度でスパッタした後、
６００°Ｃ程度のアニール処理によって作製している。 【００５９】尚、金属シリサイド膜としてＴｉＳ２（チ
タンシリサイド膜）膜５７〜６１をそれぞれ成膜してい
るが、これらのＴｉＳ２膜５７〜６１に代えて、ＭｏＳ
ｘ膜（モリブデンシリサイド膜）とか、ＷＳｘ膜（タン
グステンシリサイド膜）とか、ＴａＳｘ膜（タンタルシ
リサイド膜）とかをそれぞれ成膜しても良い。 【００６０】これにより、ｐ−ウエル領域１２と、ＤＭ
ＯＳＦＥＴ５０内で高濃度のｎ＋不純物層からなるソー
ス領域５５及びドレイン領域５６との間でｐｎ接合にな
っていても、読み出し光の一部がＤＭＯＳＦＥＴ５０の
ソース領域５５上及びドレイン領域５６上にそれぞれ成
膜したＴｉＳ２膜５８，６０で遮られて、ＤＭＯＳＦＥ
Ｔ５０のソース領域５５内及びドレイン領域５６内に進
入しないため、前述したと同様、フォトダイオード機能
が作用せず、ＤＭＯＳＦＥＴ５０内で読み出し光の一部
による光リークが発生しなくなり、ＤＭＯＳＦＥＴ５０
に接続した保持要領部の保持容量を小さくすることがで
き、画素サイズの微細化を図ることができる。 【００６１】 【発明の効果】以上詳述した本発明に係る投射型液晶表
示装置において、請求項１記載によると、半導体基板の
ウエル領域内に設けたスイッチング素子のソース領域上
及びドレイン領域上に金属シリサイド膜をそれぞれ成膜
することで、ウエル領域と、スイッチング素子のソース
領域及びドレイン領域との間でｐｎ接合になっていて
も、読み出し光の一部がスイッチング素子のソース領域
上及びドレイン領域上にそれぞれ成膜した金属シリサイ
ド膜で遮られて、スイッチング素子のソース領域内及び
ドレイン領域内に進入しないため、フォトダイオード機
能が作用せず、スイッチング素子内で読み出し光Ｌの一
部による光リークが発生しなくなり、光リークによる電
圧降下が少ないために、スイッチング素子に接続した保
持要領部の保持容量を小さくすることができ、これに伴
って保持容量部の面積を小さく設定できるので、画素サ
イズの微細化を図ることができる。
置において、スイッチング素子のソース領域上及びドレ
イン領域上に金属シリサイド膜をそれぞれ成膜すること
で、透明基板側から入射させた読み出し光によりスイッ
チング素子のソース領域内及びドレイン領域内で生じる
リーク電流を低減できる反射型液晶表示装置に関するも
のである。 【０００２】 【従来の技術】最近、屋外公衆用や管制業務用のディス
プレイとか、ハイビジョン放送規格やコンピータ・グラ
フィクスのＳＶＧＡ規格に代表される高精細映像の表示
用ディスプレイ等のように、映像を大画面に表示するた
めの投射型液晶表示装置が盛んに利用されている。 【０００３】この種の投射型液晶表示装置には、大別す
ると透過方式を用いた透過型液晶表示装置と、反射方式
を用いた反射型液晶表示装置とがあるが、前者の透過型
液晶表示装置の場合には、各画素に設けられたＴＦＴ
（Thin Film Transistor：薄膜トランジスタ）の領域が
光を透過させる画素の透過領域とならないために開口率
が小さくなるという欠点を有していることから、後者の
反射型液晶表示装置が注目されている。 【０００４】一般的に、上記した反射型液晶表示装置で
は、半導体基板（Ｓｉ基板）上にＭＯＳＦＥＴ（Metal
Oxide Semiconductor Field Effect Transistor）など
のスイッチング素子に接続した反射用画素電極がマトリ
ックス状に複数配置され、且つ、複数の反射用画素電極
に対向して全画素共通となる透明な共通電極（対向電
極）が透明基板（ガラス基板）上に成膜され、更に、半
導体基板と透明基板との間に液晶が封入されて構成され
ており、透明基板側から読み出し光を入射させて、共通
電極と反射用画素電極の間の電位差を映像信号に対応さ
せて反射用画素電極ごとに変化させ、液晶の配向を制御
することで読出し光を変調しているものである。 【０００５】図１は従来の反射型液晶表示装置におい
て、一つの画素を模式的に拡大して示した断面図であ
る。 【０００６】図１に示した如く、従来の反射型液晶表示
装置１０Ａにおいて、画像を表示するための複数の画素
のうちで一つの画素を拡大して説明すると、基台となる
半導体基板１１は、単結晶シリコンのようなｐ型Ｓｉ基
板（又はｎ型Ｓｉ基板でも良い）を用いており、この半
導体基板（以下、ｐ型Ｓｉ基板と記す）１１内の図示左
側に、一つのｐ−ウエル領域１２が左右のフィルード酸
化膜１３Ａ，１３Ｂによって画素単位で図示位置内に隔
離された状態で設けられている。そして、一つのｐ−ウ
エル領域１２内に一つのスイッチング素子１４が設けら
れており、このスイッチング素子１４は上記したＭＯＳ
ＦＥＴとして構成されている。 【０００７】また、このスイッチング素子（以下、ＭＯ
ＳＦＥＴと記す）１４は、ｐ−ウエル領域１２上の略中
央に位置するゲート酸化膜１５上にポリシリコンからな
るゲート電極１６が成膜されることで、ゲートＧが形成
されている。 【０００８】また、ＭＯＳＦＥＴ１４のゲートＧの図示
左側には、低濃度のｎ−不純物層からなるＬＤＤ低濃度
領域１７Ａを介して高濃度のｎ＋不純物層からなるソー
ス領域１８が形成され、且つ、このソース領域１８上に
アルミ配線によるソース用コンタクト（ソース電極）１
９が成膜されることで、ソースＳが形成されている。 【０００９】また、ＭＯＳＦＥＴ１４のゲートＧの図示
右側には、低濃度のｎ−不純物層からなるＬＤＤ低濃度
領域１７Ｂを介して高濃度のｎ＋不純物層からなるドレ
イン領域２０が形成され、且つ、このドレイン領域２０
上にアルミ配線によるドレイン用コンタクト（ドレイン
電極）２１が成膜されることで、ドレインＤが形成され
ている。 【００１０】この際、ＭＯＳＦＥＴ１４のゲートＧの両
側下方に設けたＬＤＤ低濃度領域１７Ａ，１７Ｂはゲー
トＧ近傍の電圧を緩和させるための機能を備えている。 【００１１】また、ｐ型Ｓｉ基板１１上でｐ−ウエル領
域１２より図示右方に、イオン注入した拡散容量電極２
２が形成されており、この拡散容量電極２２も左右のフ
ィルード酸化膜１３Ｂ，１３Ｃによって画素単位で図示
位置内に隔離された状態で設けられている。また、拡散
容量電極２２上には、絶縁膜２３と容量電極２４とが順
に成膜されて、保持容量部Ｃが形成されている。 【００１２】また、フィルード酸化膜１３Ａ〜１３Ｃ，
ゲート電極１６，容量電極２４の上方には、第１層間絶
縁膜２５，第１メタル膜２６，第２層間絶縁膜２７，第
２メタル膜２８，第３層間絶縁膜２９，第３メタル膜３
０が積層状態で順に成膜されている。この際、第１，第
２，第３メタル膜２６，２８，３０はアルミ配線により
それぞれ所定のパターン形状に応じて成膜されている。 【００１３】ここで、第２メタル膜２８は、上方に配置
した後述の透明基板３３側から入射させた読み出し光Ｌ
を下方のｐ型Ｓｉ基板１１側に対して遮蔽する機能を備
えており、以下の説明では第２メタル膜を遮光膜２８と
記して説明する。 【００１４】また、第３メタル膜３０は、一つの画素に
対応して正方形状に区切られて一つの反射用画素電極と
しての機能を備えており、上方に配置した後述の透明基
板３３側から入射させた読み出し光Ｌを反射して、反射
光を透明基板３３側から出射させており、以下の説明で
は第３メタル膜を反射用画素電極３０と記して説明す
る。 【００１５】また、一つの反射用画素電極３０の上方に
は液晶３１が封入されており、この液晶３１を介して透
明な共通電極（対向電極）３２が透明基板（ガラス基
板）３３の下面に成膜され、一つの反射用画素電極３０
と透明な共通電極３２とが液晶３１を介して互いに対向
している。この際、透明な共通電極（対向電極）３２は
反射用画素電極３０をマトリックス状に配置した時に、
全ての反射用画素電極３０に対して共通であり、画素ご
とに区画されていない。 【００１６】上記のようにｐ型Ｓｉ基板１１上に各構成
部材を成膜した時に、ＭＯＳＦＥＴ１４のゲート電極１
６は、これと一体に成膜したポリシリコンからなるゲー
ト線７６（図２）に接続されている。また、ＭＯＳＦＥ
Ｔ１４のソース用コンタクト（ソース電極）１９は、第
１メタル膜２６上に設けた信号線７３（図２）に接続さ
れている。また、ＭＯＳＦＥＴ１４のドレイン用コンタ
クト（ドレイン電極）２１は、第１，第２メタル膜２
６，２８を介して一つの反射用画素電極３０に接続され
ている。また、保持容量部Ｃの容量電極２４は、アルミ
配線による容量電極用コンタクト３４から第１，第２メ
タル膜２６，２８を介して一つの反射用画素電極３０に
接続されている。 【００１７】次に、従来の反射型液晶表示装置１０Ａに
おいて、上記した一つの画素をｐ型Ｓｉ基板１１上にマ
トリックス状に複数配置した時のアクティブマトリック
ス駆動回路について図２を用いて説明する。 【００１８】図２（ａ）は従来の反射型液晶表示装置に
おけるアクティブマトリックス駆動回路を説明するため
のブロック図であり、（ｂ）は（ａ）中のＸ部を拡大し
て示した模式図である。 【００１９】図２（ａ），（ｂ）に示した如く、従来の
反射型液晶表示装置１０Ａにおけるアクティブマトリッ
クス駆動回路７０では、複数の画素がｐ型Ｓｉ基板（半
導体基板）１１上にマトリックス状に配置されており、
前記したＭＯＳＦＥＴ（スイッチング素子）１４と、Ｍ
ＯＳＦＥＴ１４に接続した矩形状の反射用画素電極３０
及び保持容量部Ｃとを組にして一つの画素が形成され、
この画素の組がｐ型Ｓｉ基板１１上にマトリックス状に
複数配置されている。また、図１から明らかなように、
複数の反射用画素電極３０に対向して透明な共通電極３
２が透明基板３３に成膜され、複数の反射用画素電極３
０と共通電極３２との間に液晶３１が封入されている。 【００２０】そして、複数の画素のうちで一つの画素を
特定するために、水平シフトレジスタ回路７１と垂直シ
フトレジスタ回路７５とが列方向と行方向とに別れてそ
れぞれ設けられている。 【００２１】まず、水平シフトレジスタ回路７１側で
は、画素の各列ごとにビデオスイッチ７２を介して信号
線７３が垂直方向に向かって配線されているものの、こ
こでは図示の都合上、信号線７３は１本のみを水平シフ
トレジスタ回路７１側に結線した状態で示す。また、水
平シフトレジスタ回路７１とビデオスイッチ７２との間
の信号線７３にはビデオ線７４が結線されている。ま
た、一つの信号線７３は、一つの列に配置した複数のＭ
ＯＳＦＥＴ１４のソース電極１９に接続されている。 【００２２】次に、垂直シフトレジスタ回路７５側で
は、画素の各行ごとにゲート線７６が水平方向に向かっ
て配線されているものの、ここでは図示の都合上、ゲー
ト線７６は１本のみを垂直シフトレジスタ回路７５側に
結線した状態で示す。また、一つのゲート線７６は、一
つの行に配置した複数のＭＯＳＦＥＴ１４のゲート電極
１６に接続されている。 【００２３】また、各ＭＯＳＦＥＴ１４のドレイン電極
２１は、保持容量部Ｃの容量電極２４と反射用画素電極
３０とに接続されている。この際、アクティブマトリッ
クス駆動回路７０は、周知のフレーム反転駆動法を適用
しており、ビデオ信号はフレーム周期ごとに正極性及び
負極性に反転し、即ち、例えば、ビデオ信号の第ｎフレ
ーム期間が正書き込み、第（ｎ＋１）フレーム期間が負
書き込みとなる。従って、信号線７３からビデオ信号を
入力する場合には、信号線７３をＭＯＳＦＥＴ１４のソ
ース電極１９か、又は、ドレイン電極２１のいずれか一
方に接続すれば良いが、ここでは上述したように信号線
７３をソース電極１９に接続している。尚、信号線７３
をドレイン電極２１に接続した場合には、ソース電極１
９に保持容量部Ｃの容量電極２４と反射用画素電極３０
とが接続される。 【００２４】また、上記した従来の反射型液晶表示装置
１０Ａにおいて、固定電位としてＭＯＳＦＥＴ１４に供
給するウエル電位と、保持容量部Ｃに供給するＣＯＭ
（コモン）電位とが必要である。 【００２５】即ち、ＭＯＳＦＥＴ１４に供給するウエル
電位は、ゲート線７６と、一つのｐ −ウエル領域１２
（図１）内に形成した不図示のｐ＋領域上のウエル電位
用コンタクトとの間に固定電位として例えば１５Ｖの電
圧が印加されている。尚、ｎ型Ｓｉ基板を用いた場合に
はウエル電位として例えば０Ｖを印加すれば良い。 【００２６】一方、保持容量部Ｃに供給するＣＯＭ電位
は、保持容量部Ｃの容量電極２４と、拡散容量電極２２
上の不図示のＣＯＭ（コモン）電位用コンタクトと間に
固定電位として例えば８．５Ｖの電圧が印加されてい
る。この際、ＣＯＭ電位は、保持容量部Ｃを形成するた
めには基本的に何ボルトでもかまわないものの、ビデオ
信号の中心値（例えば８．５Ｖ）などに設定しておけ
ば、保持容量部Ｃにかかる電圧は電源電圧の略半分です
む。つまり、保持容量耐圧は電源電圧の略半分で良いの
で、保持容量部Ｃの絶縁膜２３（図１）の厚のみを薄く
して容量値を大きくすることが可能であり、保持容量部
Ｃの保持容量が大きいと、反射用画素電極３０の電位の
変動を小さくすることができ、フリッカーや焼きつきな
どに有利である。そして、保持容量部Ｃは、一つの反射
用画素電極３０に印加された電位とＣＯＭ電位との電位
差に応じて電荷を蓄積し、非選択期間に一つのＭＯＳＦ
ＥＴ１４がオフ状態になってもその電圧を保持し、一つ
の反射用画素電極３０にその保持電圧を印加し続ける機
能を備えている。 【００２７】ここで、従来の反射型液晶表示装置１０Ａ
におけるアクティブマトリックス駆動回路７０におい
て、一つの画素を駆動させる場合には、ビデオ線７４か
ら順次タイミングをずらして入力されたビデオ信号がビ
デオスイッチ７２を介して列方向に配置した一つの信号
線７３に供給され、且つ、この一つの信号線７３と行方
向に配置した一つのゲート線７６とが交差した位置にあ
る一つのＭＯＳＦＥＴ１４が選択されてＯＮ動作する。 【００２８】そして、選択された一つの反射用画素電極
３０に信号線７３を介してビデオ信号が入力されると電
荷のかたちで保持容量部Ｃに書き込まれ、且つ、選択さ
れた一つの反射用画素電極３０と共通電極３２と間にビ
デオ信号に応じて電位差が発生し、液晶３１の光学特性
を変調している。この結果、透明基板３３側から入射さ
せた読み出し光Ｌ（図１）は液晶３１で画素ごとに変調
されて反射用画素電極３０により反射され、透明基板３
３から出射される。このため、透過方式と異なって、読
み出し光Ｌ（図１）を１００％近く利用でき、投射され
る画像に対して高精細と高輝度とを両立できる構造とな
っている。 【００２９】 【発明が解決しようとする課題】ところで、上記構成に
よる従来の反射型液晶表示装置１０Ａでは、前述したよ
うに、透明基板３３側から入射させた読み出し光Ｌが液
晶３１で画素ごとに変調されて反射用画素電極３０によ
り反射され、透明基板３３から出射されるているもの
の、透明基板３３側から入射させた読み出し光Ｌの挙動
は図３に示したようになる。 【００３０】図３は従来の反射型液晶表示装置におい
て、透明基板側から入射させた読み出し光の挙動を説明
にするために一つの画素を模式的に拡大して示した断面
図である。 【００３１】図３に示した如く、従来の反射型液晶表示
装置１０Ａにおいて、透明基板３３側から入射させた読
み出し光Ｌの一部は、隣り合う反射用画素電極３０の隙
間から第３層間絶縁膜２９内に進入し、この第３層間絶
縁膜２９内で反射用画素電極（第３メタル膜）３０の下
面と遮光膜（第２メタル膜）２８の上面との間で反射を
繰り返し、この後、読み出し光Ｌの一部は遮光膜２８ｂ
が成膜されていない部位の隙間から第２層間絶縁膜２７
内に進入し、この第２層間絶縁膜２７内で遮光膜（第２
メタル膜）２８の下面と第１メタル膜２６の上面との間
で反射を繰り返し、更に第１メタル膜２６が成膜されて
いない部位の隙間から第１層間絶縁膜２５内に進入す
る。この際、第１メタル膜２６が成膜されていない部位
の隙間は、ＭＯＳＦＥＴ１４のゲート電極１６の上方部
位とか、保持容量部Ｃの容量電極２４の上方部位に形成
されているために、第１層間絶縁膜２５内に進入した読
み出し光Ｌの一部はＭＯＳＦＥＴ１４のゲート電極１
６，ソース領域１８，ドレイン領域２０と、保持容量部
Ｃの容量電極２４とに到達する。 【００３２】ここで、読み出し光Ｌの一部がＭＯＳＦＥ
Ｔ１４のソース領域１８及びドレイン領域２０に進入す
ると、ｐ−ウエル領域１２と、ＭＯＳＦＥＴ１４内で高
濃度のｎ＋不純物層からなるソース領域１８及びドレイ
ン領域２０とでｐｎ接合になっているためにフォトダイ
オード機能が働き、読み出し光Ｌの一部により光キャリ
アが発生してリーク電流が生じるので、反射用画素電極
３０の電位の変動を引き起こす可能性があり、この反射
用画素電極３０の電位の変動は、フリッカーや焼き付き
をおこす原因となるため、読み出し光Ｌの一部による光
リークを最小限にする必要がある。 【００３３】これを避けるために、従来の反射型液晶表
示装置１０Ａでは、図３に示したように第１メタル膜２
６の上面と、遮光膜（第２メタル膜）２８の下面と、遮
光膜（第２メタル膜）２８の上面と、反射用画素電極
（第３メタル膜）３０の下面とに、ＴｉＮからなる反射
防止膜３５，３６，３７，３８がそれぞれ成膜されてお
り、第１，第２，第３メタル膜２６，２８，３０による
光のパス（光路長）を大きく取って光を吸収させること
によって、ＭＯＳＦＥＴ１４内に読み出し光Ｌの一部が
混入しないような構造になっている。 【００３４】しかしながら、微細画素（例えば１０μｍ
□以下）の場合、上記した反射防止膜３５〜３８をそれ
ぞれ成膜しても、読み出し光Ｌの一部は相変わらずＭＯ
ＳＦＥＴ１４のゲート電極１６，ソース領域１８，ドレ
イン領域２０と、保持容量部Ｃの容量電極２４とに到達
しているので、ＭＯＳＦＥＴ１４のソース領域１８及び
ドレイン領域２０内で読み出し光Ｌによるリーク電流が
依然として生じている。 【００３５】また、ＭＯＳＦＥＴ１４内で読み出し光Ｌ
によるリーク電流が生じている場合に、反射用画素電極
３０の電位の変動を少なくするために、図６（ａ）に示
したように、保持容量部Ｃ内で光リークによる電圧降下
分を補うために大きな保持容量が必要となる。従って、
ＭＯＳＦＥＴ１４内での光リークが大きいと、これに伴
い保持容量部Ｃの保持容量も大きくしなければならず、
画素の微細化の妨げになっており、従来の反射型液晶表
示装置１０Ａでは、各画素のサイズが大きくなってしま
っている。 【００３６】 【課題を解決するための手段】本発明は上記課題に鑑み
てなされたものであり、第１の発明は、半導体基板のウ
エル領域内にスイッチング素子を設け、且つ、前記スイ
ッチング素子と、前記スイッチング素子に接続した反射
用画素電極及び保持容量部とを組にして一つの画素を形
成し、この画素を前記半導体基板上にマトリックス状に
複数配置すると共に、複数の前記反射用画素電極に対向
して透明な共通電極を透明基板に成膜して、複数の前記
反射用画素電極と前記共通電極との間に液晶を封入して
構成した反射型液晶表示装置において、前記スイッチン
グ素子のソース領域上及びドレイン領域上に金属シリサ
イド膜をそれぞれ成膜したことを特徴とする反射型液晶
表示装置である。 【００３７】 【発明の実施の形態】以下に本発明に係る反射型液晶表
示装置の一実施例を図４乃至図７を参照して詳細に説明
する。 【００３８】図４は本発明に係る反射型液晶表示装置に
おいて、一つの画素を模式的に拡大して示した断面図、
図５（ａ），（ｂ）は反射型液晶表示装置内のスイッチ
ング素子（ＭＯＳＦＥＴ）近傍を、従来例と本発明とで
比較するために拡大して示した断面図、図６（ａ），
（ｂ）は反射型液晶表示装置内の一つの画素を、従来例
と本発明とで比較するために拡大して示した平面図であ
る。 【００３９】図４に示した本発明に係る反射型液晶表示
装置１０Ｂの構造形態は、先に図１を用いて説明した従
来の反射型液晶表示装置１０Ａの構造形態と一部を除い
て同様の構成であり、ここでは説明の便宜上、先に示し
た構成部材に対しては同一の符号を付して図示し、且
つ、先に示した構成部材は必要に応じて適宜説明し、従
来と異なる構成部材に新たな符号を付して、従来と異な
る点を中心にして説明する。 【００４０】図４に示した如く、本発明に係る反射型液
晶表示装置１０Ｂにおいて、複数の画素のうちで一つの
画素を拡大して説明すると、基台となる半導体基板１１
は、先に図１を用いて説明した従来の反射型液晶表示装
置１０Ａと同様に、ｐ型Ｓｉ基板（又はｎ型Ｓｉ基板で
も良い）を用いており、この半導体基板（以下、ｐ型Ｓ
ｉ基板と記す）１１内に一つのｐ−ウエル領域１２が左
右のフィルード酸化膜１３Ａ，１３Ｂによって画素単位
で図示位置内に隔離された状態で設けられている。そし
て、一つのｐ−ウエル領域１２内に一つのスイッチング
素子１４として低電圧駆動タイプのＭＯＳＦＥＴが設け
られている。このスイッチング素子（以下、ＭＯＳＦＥ
Ｔと記す）１４は、略７Ｖ程度の低電圧で駆動できるも
のである。 【００４１】この際、先に図２を用いて説明したと同様
に、複数の画素がｐ型Ｓｉ基板１１上にマトリックス状
に配置されており、ＭＯＳＦＥＴ１４と、ＭＯＳＦＥＴ
１４に接続した矩形状の反射用画素電極３０及び保持容
量部Ｃとを組にして一つの画素が形成され、この画素の
組がｐ型Ｓｉ基板１１上にマトリックス状に複数配置さ
れている。また、複数の反射用画素電極３０が液晶３１
を介して透明基板３３の下面に成膜した共通電極３２に
対向している点は従来と同様である。 【００４２】ここで、図４，図５を併用して従来及び従
来と異なる点を説明すると、図５（ａ）に示したように
従来ではＭＯＳＦＥＴ１４のソース領域１８上及びドレ
イン領域２０上に、アルミ配線によるソース用コンタク
ト（ソース電極）１９及びドレイン用コンタクト（ドレ
イン電極）２１が直接成膜されているものの、本発明で
は、図４及び図５（ｂ）に示した如く、ＭＯＳＦＥＴ１
４のソース領域１８上と、ゲート電極１６上と、ドレイ
ン領域２０上とに、金属シリサイド膜としてＴｉＳ２膜
（チタンシリサイド膜）４０，４１，４２がそれぞれ成
膜されている。更に、ソース領域１８上に成膜したＴｉ
Ｓ２膜４０上にはアルミ配線によるソース用コンタクト
（ソース電極）１９が成膜され、且つ、ドレイン領域２
０上に成膜したＴｉＳ２膜４１上にはアルミ配線による
ドレイン用コンタクト（ドレイン電極）２１が成膜され
ている。 【００４３】また、図４に示した如く、保持容量部Ｃの
容量電極２４上にも上記と同じように金属シリサイド膜
としてＴｉＳ２膜４３が成膜されている。更に、容量電
極２４上に成膜したＴｉＳ２膜４３上にはアルミ配線に
よる容量電極用コンタクト３４が成膜されている。 【００４４】上記した各ＴｉＳ２膜４０〜４３は、透明
基板３３側から入射させた読み出し光Ｌの一部が前述し
たように第１層間絶縁膜２５内に進入した際に、読み出
し光Ｌの一部がＭＯＳＦＥＴ１４のソース領域１８及び
ゲート電極１６並びにドレイン領域２０と、保持容量部
Ｃの容量電極２４とに進入することを遮るためのもので
あり、各ＴｉＳ２膜４０〜４３の膜厚を例えば５０ｎｍ
〜３００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ程度
に制御することで読み出し光Ｌの一部をシャットアウト
することができる。この際、各ＴｉＳ２膜４０〜４３
は、例えば、Ｔｉを膜厚１５０ｎｍ程度でスパッタした
後、６００°Ｃ程度のアニール処理によって作製してい
る。 【００４５】これにより、ｐ−ウエル領域１２と、ＭＯ
ＳＦＥＴ１４内で高濃度のｎ＋不純物層からなるソース
領域１８及びドレイン領域２０との間でｐｎ接合になっ
ていても、読み出し光Ｌの一部がＭＯＳＦＥＴ１４のソ
ース領域１８上及びドレイン領域２０上にそれぞれ成膜
したＴｉＳ２膜４０，４２で遮られて、ＭＯＳＦＥＴ１
４のソース領域１８内及びドレイン領域２０内に進入し
ないため、フォトダイオード機能が作用せず、ＭＯＳＦ
ＥＴ１４内で読み出し光Ｌの一部による光リークが発生
しなくなり、図６（ｂ）に示したように、光リークによ
る電圧降下分が少ないために、ＭＯＳＦＥＴ１４に接続
した保持要領部Ｃの保持容量を小さくすることができ、
これに伴って保持容量部Ｃの面積を小さく設定できるの
で、画素サイズの微細化を図ることができる。 【００４６】尚、この実施例では、金属シリサイド膜と
してＴｉＳ２（チタンシリサイド膜）膜４０〜４３をそ
れぞれ成膜しているが、これらのＴｉＳ２膜４０〜４３
に代えて、ＭｏＳｘ膜（モリブデンシリサイド膜）と
か、ＷＳｘ膜（タングステンシリサイド膜）とか、Ｔａ
Ｓｘ膜（タンタルシリサイド膜）とかをそれぞれ成膜し
ても良い。 【００４７】次に、上記構成による本発明に係る反射型
液晶表示装置１０Ｂを一部変形した変形例の反射型液晶
表示装置１０Ｃについて簡略に説明する。 【００４８】図７は本発明に係る変形例の反射型液晶表
示装置において、半導体基板のｐ−ウエル領域中に高電
圧駆動タイプのスイッチング素子を設けた場合を模式的
に拡大して示した断面図である。 【００４９】図７に示した本発明に係る変形例の反射型
液晶表示装置１０Ｃの構造形態は、先に図４を用いて説
明した本発明に係る反射型液晶表示装置１０Ｂに対して
半導体基板（ｐ型Ｓｉ基板）１１のｐ−ウエル領域１２
内に設けたスイッチング素子５０の構成が異なるだけで
あり、ここではスイッチング素子５０の近傍のみを図示
して、先に説明したスイッチング素子１４（図４）に対
してスイッチング素子５０における異なる点を中心にし
て説明する。 【００５０】図７に示した如く、本発明に係る変形例の
反射型液晶表示装置１０Ｃでは、先に図１を用いて説明
した従来の反射型液晶表示装置１０Ａ及び図４を用いて
説明した本発明に係る反射型液晶表示装置１０Ｂと同様
に、ｐ型Ｓｉ基板（又はｎ型Ｓｉ基板でも良い）１１内
に、一つのｐ−ウエル領域１２が左右のフィルード酸化
膜１３Ａ，１３Ｂによって画素ごとに隔離された状態で
設けられている。そして、一つのｐ−ウエル領域１２内
に一つのスイッチング素子５０として１５Ｖ以上の高耐
圧に対応できるドリフトチャネル構造を適用したＤＭＯ
ＳＦＥＴ（Doublediffused Metal Oxide Semiconductor
Field Effect Transistor）が設けられている。 【００５１】上記した一つのスイッチング素子（以下、
ＤＭＯＳＦＥＴと記す）５０は、一つのｐ−ウエル領域
１２上の略中央に位置するゲート酸化膜５１を中心とし
て左右に、一対のＮ−領域５２Ａ，５２Ｂが形成されて
おり、且つ、一対のＮ−領域５２Ａ，５２Ｂ上に一対の
フィルード酸化膜５３Ａ，５３Ｂが成膜されている。 【００５２】更に、ゲート酸化膜５１上及びゲート酸化
膜５１の左右に成膜した一対のフィルード酸化膜５３
Ａ，５３Ｂ上にゲート電極５４が長尺に亘って成膜され
ることで、ゲートＧが形成されている。 【００５３】また、一つのＤＭＯＳＦＥＴ５０のゲート
Ｇの図示左側には、高濃度のｎ＋不純物層からなるソー
ス領域５５がソースＳ用として形成されている。 【００５４】また、一つのＤＭＯＳＦＥＴ５０のゲート
Ｇの図示右側には、高濃度のｎ＋不純物層からなるドレ
イン領域５６がドレインＤ用として形成されている。 【００５５】また、この変形例でも、一つのＤＭＯＳＦ
ＥＴ５０のソース領域５５上と、ゲート電極５４上と、
ドレイン領域５６上とに、金属シリサイド膜としてＴｉ
Ｓ２膜（チタンシリサイド膜）５８，５９，６０がそれ
ぞれ成膜されている。更に、ソース領域５５上に成膜し
たＴｉＳ２膜５８上にはアルミ配線によるソース用コン
タクト（ソース電極）１９が成膜され、且つ、ドレイン
領域５６上に成膜したＴｉＳ２膜６０上にはアルミ配線
によるドレイン用コンタクト（ドレイン電極）２１が成
膜されている。 【００５６】また、一つのｐ−ウエル領域１２の左右両
端に位置するフィルード酸化膜１３Ａ，１３Ｂ上にも上
記と同じように金属シリサイド膜としてＴｉＳ２膜５
７，６１がそれぞれ成膜されている。 【００５７】更に、ここでの図示を省略するものの、一
つのＤＭＯＳＦＥＴ５０に接続した保持容量部の容量電
極上にも上記と同じように金属シリサイド膜としてＴｉ
Ｓ２膜が成膜されている。 【００５８】上記した各ＴｉＳ２膜５７〜６１は、透明
基板側（図１，図４）から入射させた読み出し光の一部
が前述したように第１層間絶縁膜２５（図１，図４）内
に進入した際に、読み出し光の一部がフィルード酸化膜
１３Ａ，１３Ｂと、ＤＭＯＳＦＥＴ５０のソース領域５
５及びゲート電極５４並びにドレイン領域５６と、保持
容量部の容量電極とに進入することを遮るためのもので
あり、各ＴｉＳ２膜５７〜６１の膜厚を例えば５０ｎｍ
〜３００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍ程度
に制御することで読み出し光の一部をシャットアウトす
ることができる。この際、各ＴｉＳ２膜５７〜６１は、
例えば、Ｔｉを膜厚１５０ｎｍ程度でスパッタした後、
６００°Ｃ程度のアニール処理によって作製している。 【００５９】尚、金属シリサイド膜としてＴｉＳ２（チ
タンシリサイド膜）膜５７〜６１をそれぞれ成膜してい
るが、これらのＴｉＳ２膜５７〜６１に代えて、ＭｏＳ
ｘ膜（モリブデンシリサイド膜）とか、ＷＳｘ膜（タン
グステンシリサイド膜）とか、ＴａＳｘ膜（タンタルシ
リサイド膜）とかをそれぞれ成膜しても良い。 【００６０】これにより、ｐ−ウエル領域１２と、ＤＭ
ＯＳＦＥＴ５０内で高濃度のｎ＋不純物層からなるソー
ス領域５５及びドレイン領域５６との間でｐｎ接合にな
っていても、読み出し光の一部がＤＭＯＳＦＥＴ５０の
ソース領域５５上及びドレイン領域５６上にそれぞれ成
膜したＴｉＳ２膜５８，６０で遮られて、ＤＭＯＳＦＥ
Ｔ５０のソース領域５５内及びドレイン領域５６内に進
入しないため、前述したと同様、フォトダイオード機能
が作用せず、ＤＭＯＳＦＥＴ５０内で読み出し光の一部
による光リークが発生しなくなり、ＤＭＯＳＦＥＴ５０
に接続した保持要領部の保持容量を小さくすることがで
き、画素サイズの微細化を図ることができる。 【００６１】 【発明の効果】以上詳述した本発明に係る投射型液晶表
示装置において、請求項１記載によると、半導体基板の
ウエル領域内に設けたスイッチング素子のソース領域上
及びドレイン領域上に金属シリサイド膜をそれぞれ成膜
することで、ウエル領域と、スイッチング素子のソース
領域及びドレイン領域との間でｐｎ接合になっていて
も、読み出し光の一部がスイッチング素子のソース領域
上及びドレイン領域上にそれぞれ成膜した金属シリサイ
ド膜で遮られて、スイッチング素子のソース領域内及び
ドレイン領域内に進入しないため、フォトダイオード機
能が作用せず、スイッチング素子内で読み出し光Ｌの一
部による光リークが発生しなくなり、光リークによる電
圧降下が少ないために、スイッチング素子に接続した保
持要領部の保持容量を小さくすることができ、これに伴
って保持容量部の面積を小さく設定できるので、画素サ
イズの微細化を図ることができる。
【図面の簡単な説明】
【図１】従来の反射型液晶表示装置において、一つの画
素を模式的に拡大して示した断面図である。 【図２】（ａ）は従来の反射型液晶表示装置におけるア
クティブマトリックス駆動回路を説明するためのブロッ
ク図であり、（ｂ）は（ａ）中のＸ部を拡大して示した
模式図である。 【図３】従来の反射型液晶表示装置において、透明基板
側から入射させた読み出し光の挙動を説明にするために
一つの画素を模式的に拡大して示した断面図である。 【図４】本発明に係る反射型液晶表示装置において、一
つの画素を模式的に拡大して示した断面図である。 【図５】（ａ），（ｂ）は反射型液晶表示装置内のスイ
ッチング素子（ＭＯＳＦＥＴ）近傍を、従来例と本発明
とで比較するために拡大して示した断面図である。 【図６】（ａ），（ｂ）は反射型液晶表示装置内の一つ
の画素を、従来例と本発明とで比較するために拡大して
示した平面図である。 【図７】本発明に係る変形例の反射型液晶表示装置にお
いて、半導体基板のｐ−ウエル領域中に高電圧駆動タイ
プのスイッチング素子を設けた場合を模式的に拡大して
示した断面図である。 【符号の説明】 １０Ａ…従来の反射型液晶表示装置、１０Ｂ…本発明に
係る反射型液晶表示装置、１０Ｃ…本発明に係る変形例
の反射型液晶表示装置、１１…半導体基板（ｐ型Ｓｉ基
板）、１２…ｐ−ウエル領域、１３Ａ〜１３Ｃ…フィル
ード酸化膜、１４…スイッチング素子（ＭＯＳＦＥ
Ｔ）、１５…ゲート酸化膜、１６…ゲート電極、１７
Ａ，１７Ｂ…ＬＤＤ低濃度領域、１８…ソース領域、１
９…ソース用コンタクト（ソース電極）、２０…ドレイ
ン領域、２１…ドレイン用コンタクト（ドレイン電
極）、２２…拡散容量電極、２３…絶縁膜、２４…容量
電極、２５…第１層間絶縁膜、２６…第１メタル膜、２
７…第２層間絶縁膜、２８…遮光膜（第２メタル膜）、
２９…第３層間絶縁膜、３０…反射用画素電極（第３メ
タル膜）、３１…液晶、３２…透明な共通電極、３３…
透明基板（ガラス基板）、３４…容量電極用コンタク
ト、３５〜３８…反射防止膜、４０〜４２…金属シリサ
イド膜（ＴｉＳ２膜）、５０…スイッチング素子（ＤＭ
ＯＳＦＥＴ）、５１…ゲート酸化膜、５２Ａ，５２Ｂ…
一対のＮ−領域、５３Ａ，５３Ｂ…一対のフィルード酸
化膜、５４…ゲート電極、５５…ソース領域、５６…ド
レイン領域、５８〜６１…金属シリサイド膜（ＴｉＳ２
膜）、７０…アクティブマトリックス駆動回路、７１…
水平シフトレジスタ回路、７２…ビデオスイッチ、７３
…信号線、７４…ビデオ線、７５…垂直シフトレジスタ
回路、７６…ゲート線、Ｃ…保持容量部、Ｄ…ドレイ
ン、Ｇ…ゲート、Ｓ…ソース。
素を模式的に拡大して示した断面図である。 【図２】（ａ）は従来の反射型液晶表示装置におけるア
クティブマトリックス駆動回路を説明するためのブロッ
ク図であり、（ｂ）は（ａ）中のＸ部を拡大して示した
模式図である。 【図３】従来の反射型液晶表示装置において、透明基板
側から入射させた読み出し光の挙動を説明にするために
一つの画素を模式的に拡大して示した断面図である。 【図４】本発明に係る反射型液晶表示装置において、一
つの画素を模式的に拡大して示した断面図である。 【図５】（ａ），（ｂ）は反射型液晶表示装置内のスイ
ッチング素子（ＭＯＳＦＥＴ）近傍を、従来例と本発明
とで比較するために拡大して示した断面図である。 【図６】（ａ），（ｂ）は反射型液晶表示装置内の一つ
の画素を、従来例と本発明とで比較するために拡大して
示した平面図である。 【図７】本発明に係る変形例の反射型液晶表示装置にお
いて、半導体基板のｐ−ウエル領域中に高電圧駆動タイ
プのスイッチング素子を設けた場合を模式的に拡大して
示した断面図である。 【符号の説明】 １０Ａ…従来の反射型液晶表示装置、１０Ｂ…本発明に
係る反射型液晶表示装置、１０Ｃ…本発明に係る変形例
の反射型液晶表示装置、１１…半導体基板（ｐ型Ｓｉ基
板）、１２…ｐ−ウエル領域、１３Ａ〜１３Ｃ…フィル
ード酸化膜、１４…スイッチング素子（ＭＯＳＦＥ
Ｔ）、１５…ゲート酸化膜、１６…ゲート電極、１７
Ａ，１７Ｂ…ＬＤＤ低濃度領域、１８…ソース領域、１
９…ソース用コンタクト（ソース電極）、２０…ドレイ
ン領域、２１…ドレイン用コンタクト（ドレイン電
極）、２２…拡散容量電極、２３…絶縁膜、２４…容量
電極、２５…第１層間絶縁膜、２６…第１メタル膜、２
７…第２層間絶縁膜、２８…遮光膜（第２メタル膜）、
２９…第３層間絶縁膜、３０…反射用画素電極（第３メ
タル膜）、３１…液晶、３２…透明な共通電極、３３…
透明基板（ガラス基板）、３４…容量電極用コンタク
ト、３５〜３８…反射防止膜、４０〜４２…金属シリサ
イド膜（ＴｉＳ２膜）、５０…スイッチング素子（ＤＭ
ＯＳＦＥＴ）、５１…ゲート酸化膜、５２Ａ，５２Ｂ…
一対のＮ−領域、５３Ａ，５３Ｂ…一対のフィルード酸
化膜、５４…ゲート電極、５５…ソース領域、５６…ド
レイン領域、５８〜６１…金属シリサイド膜（ＴｉＳ２
膜）、７０…アクティブマトリックス駆動回路、７１…
水平シフトレジスタ回路、７２…ビデオスイッチ、７３
…信号線、７４…ビデオ線、７５…垂直シフトレジスタ
回路、７６…ゲート線、Ｃ…保持容量部、Ｄ…ドレイ
ン、Ｇ…ゲート、Ｓ…ソース。
─────────────────────────────────────────────────────
【手続補正書】 【提出日】平成１５年１月１０日（２００３．１．１
０） 【手続補正１】 【補正対象書類名】図面 【補正対象項目名】図２ 【補正方法】変更 【補正内容】 【図２】
【手続補正書】 【提出日】平成１５年１月１０日（２００３．１．１
０） 【手続補正１】 【補正対象書類名】図面 【補正対象項目名】図２ 【補正方法】変更 【補正内容】 【図２】
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｆ 9/35 Ｇ０９Ｆ 9/35
Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 29/78 ３０１Ｓ
27/06 27/06 １０２Ａ
29/78
Ｆターム(参考） 2H091 FA14Y FA35Y FB07 FC02
FC10 FC26 FD04 FD06 FD13
FD23 GA13 LA03 LA11 LA12
LA16
2H092 JA23 JA29 JA38 JA42 JA46
JA47 JB05 JB07 JB13 JB23
JB32 JB38 JB51 JB63 JB69
MA05 MA14 MA15 MA16 MA18
MA19 MA20 MA27 MA35 MA37
NA15 NA16 NA21
5C094 AA07 AA15 AA25 AA43 AA48
BA03 BA43 CA19 DA13 DB01
DB04 EA04 EA05 EA06 EA07
EB05 ED11 ED14 FA01 FA02
FB12
5F048 AC04 AC06 AC10 BB05 BC06
BC16 BE03 BE09 BF02 BF06
BF12 BF16
5F140 AA24 AB09 AC00 AC21 BA01
BD19 BF11 BF18 BG30 BG34
BH15 BJ01 BJ08 BK29 BK34
CA03 CB01
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板のウエル領域内にスイッチン
グ素子を設け、且つ、前記スイッチング素子と、前記ス
イッチング素子に接続した反射用画素電極及び保持容量
部とを組にして一つの画素を形成し、この画素を前記半
導体基板上にマトリックス状に複数配置すると共に、複
数の前記反射用画素電極に対向して透明な共通電極を透
明基板に成膜して、複数の前記反射用画素電極と前記共
通電極との間に液晶を封入して構成した反射型液晶表示
装置において、 前記スイッチング素子のソース領域上及びドレイン領域
上に金属シリサイド膜をそれぞれ成膜したことを特徴と
する反射型液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002097057A JP2003295221A (ja) | 2002-03-29 | 2002-03-29 | 反射型液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002097057A JP2003295221A (ja) | 2002-03-29 | 2002-03-29 | 反射型液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003295221A true JP2003295221A (ja) | 2003-10-15 |
Family
ID=29239804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002097057A Pending JP2003295221A (ja) | 2002-03-29 | 2002-03-29 | 反射型液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003295221A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007199188A (ja) * | 2006-01-24 | 2007-08-09 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
-
2002
- 2002-03-29 JP JP2002097057A patent/JP2003295221A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007199188A (ja) * | 2006-01-24 | 2007-08-09 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
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