JP2003288379A - 半導体集積回路のバッファ挿入方法及び装置 - Google Patents
半導体集積回路のバッファ挿入方法及び装置Info
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- JP2003288379A JP2003288379A JP2002092319A JP2002092319A JP2003288379A JP 2003288379 A JP2003288379 A JP 2003288379A JP 2002092319 A JP2002092319 A JP 2002092319A JP 2002092319 A JP2002092319 A JP 2002092319A JP 2003288379 A JP2003288379 A JP 2003288379A
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Abstract
(57)【要約】
【課題】半導体集積回路のタイミング最適化を図るため
のバッファ挿入方法に関し、半導体集積回路のタイミン
グ最適化を低コストかつ高精度で行うことができるよう
にする。 【解決手段】回路を１パスごとに直線近似し、直線近似
された１パスごとにバッファ挿入条件を所定の解析式を
直接解いて算出し、全パスについて求めたバッファ挿入
条件から、回路中に挿入するバッファ候補を作成し、バ
ッファ候補を解集合としてバッファ候補の中からタイミ
ング制約を満足するようにバッファ候補を選択する。所
定の解析式は、モーメントマッチング法の１次近似で計
算される遅延時間をエルモア遅延モデルと係数の形で表
される遅延計算モデルから立てる。
のバッファ挿入方法に関し、半導体集積回路のタイミン
グ最適化を低コストかつ高精度で行うことができるよう
にする。 【解決手段】回路を１パスごとに直線近似し、直線近似
された１パスごとにバッファ挿入条件を所定の解析式を
直接解いて算出し、全パスについて求めたバッファ挿入
条件から、回路中に挿入するバッファ候補を作成し、バ
ッファ候補を解集合としてバッファ候補の中からタイミ
ング制約を満足するようにバッファ候補を選択する。所
定の解析式は、モーメントマッチング法の１次近似で計
算される遅延時間をエルモア遅延モデルと係数の形で表
される遅延計算モデルから立てる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路の
タイミング最適化を図るためのバッファ挿入方法及び装
置に関する。
タイミング最適化を図るためのバッファ挿入方法及び装
置に関する。
【０００２】
【従来の技術】半導体集積回路の設計工程時には、タイ
ミングの最適化、即ち、ドライバセルからの伝送信号の
終端への到達時間の最適化を図ることが行われる。半導
体集積回路のタイミング最適化を図る方法として、例え
ば、配線経路にバッファを挿入するバッファ挿入法が使
用されている。
ミングの最適化、即ち、ドライバセルからの伝送信号の
終端への到達時間の最適化を図ることが行われる。半導
体集積回路のタイミング最適化を図る方法として、例え
ば、配線経路にバッファを挿入するバッファ挿入法が使
用されている。
【０００３】バッファ挿入法では、配線経路にバッファ
挿入位置候補を定め、バッファ挿入位置候補及びバッフ
ァ駆動能力の集合を解集合として、制約条件やコスト関
数を設定し、タイミング制約に対して最適解を得ること
によりバッファの挿入を行うという最適解探索方法や、
バッファの挿入間隔などを予めルールで定めておき、こ
のルールに基づいてバッファの挿入を行うというルール
ベース方式などが採られている。
挿入位置候補を定め、バッファ挿入位置候補及びバッフ
ァ駆動能力の集合を解集合として、制約条件やコスト関
数を設定し、タイミング制約に対して最適解を得ること
によりバッファの挿入を行うという最適解探索方法や、
バッファの挿入間隔などを予めルールで定めておき、こ
のルールに基づいてバッファの挿入を行うというルール
ベース方式などが採られている。
【０００４】最適解探索方法によるバッファ挿入方法に
おいては、制約条件の評価に遅延計算が必要となるが、
遅延計算には、簡単な数式で表されるエルモア遅延モデ
ルを使用する方法や、ＡＷＥ（漸近波形評価法）などモ
ーメントマッチング法を用いて信号の近似波形を表す式
を導く方法や、線形シミュレータを使用する方法などが
ある。
おいては、制約条件の評価に遅延計算が必要となるが、
遅延計算には、簡単な数式で表されるエルモア遅延モデ
ルを使用する方法や、ＡＷＥ（漸近波形評価法）などモ
ーメントマッチング法を用いて信号の近似波形を表す式
を導く方法や、線形シミュレータを使用する方法などが
ある。
【０００５】モーメントマッチング法には、手順や式の
変形に、いくつかのバリエーションがあるが、代表的な
ものを例として挙げる。
変形に、いくつかのバリエーションがあるが、代表的な
ものを例として挙げる。
【０００６】配線経路の伝達関数Ｈ（ｓ）は
【０００７】
【数１】
【０００８】と表すことができる。ここで、数１の分母
の次数がｎなら、
の次数がｎなら、
【０００９】
【数２】
【００１０】となり、時間領域に写像すると、
【００１１】
【数３】
【００１２】となり、伝達関数Ｈ（ｓ）の分母がｎ次な
ら、ｎ個のｐ（極）、ｋ（留数）の組を求めなければな
らない。しかし、実際のところ、ｎ個の組合せを全て使
用しなくとも、数３とほぼ同等の式を得ることができ
る。いくつかの支配的な極・留数を求めようとするの
が、モーメントマッチング法のコンセプトである。
ら、ｎ個のｐ（極）、ｋ（留数）の組を求めなければな
らない。しかし、実際のところ、ｎ個の組合せを全て使
用しなくとも、数３とほぼ同等の式を得ることができ
る。いくつかの支配的な極・留数を求めようとするの
が、モーメントマッチング法のコンセプトである。
【００１３】ここで、伝達関数Ｈ（ｓ）をｓ＝０でテイ
ラー展開すると、数４に示すようになる。係数ｍ0、
ｍ1、ｍ2、…がモーメントと定義されるものである。
ラー展開すると、数４に示すようになる。係数ｍ0、
ｍ1、ｍ2、…がモーメントと定義されるものである。
【００１４】
【数４】
【００１５】次に、伝達関数Ｈ（ｓ）をｑ個の極を持つ
Ｈp,q（ｓ）に近似（Pade近似）すると、数５を得るこ
とができる。
Ｈp,q（ｓ）に近似（Pade近似）すると、数５を得るこ
とができる。
【００１６】
【数５】
【００１７】ただし、
【００１８】
【数６】
【００１９】であり、ｐ＜ｑである。また、数４、数５
より、数７を得ることができる。
より、数７を得ることができる。
【００２０】
【数７】
【００２１】ここで、（数６の右辺）＝（数７の右辺）
として、数８を得ることができる。
として、数８を得ることができる。
【００２２】
【数８】
【００２３】数８の両辺の係数を比較すると、
【００２４】
【数９】
【００２５】となる。数９中で、『０＝』となっている
部分から、ｑ〜（２ｑ−１）までを抜き出すと、
部分から、ｑ〜（２ｑ−１）までを抜き出すと、
【００２６】
【数１０】
【００２７】となり、Ｈp,q（ｓ）の分母の係数が求め
られる。即ち、数１０において、モーメントｍ0〜ｍ
2q-1を与えれば、Ｈp,q（ｓ）の分母の係数が得られ、
Ｈp,q（ｓ）の極が求められ、数１１となる。
られる。即ち、数１０において、モーメントｍ0〜ｍ
2q-1を与えれば、Ｈp,q（ｓ）の分母の係数が得られ、
Ｈp,q（ｓ）の極が求められ、数１１となる。
【００２８】
【数１１】
【００２９】数１１をｓ＝０でテイラー展開すると、数
１１は、数１２のようになる。
１１は、数１２のようになる。
【００３０】
【数１２】
【００３１】ここで、（数７の右辺）＝（数１２の右
辺）とすると、数１３を得ることができ、この数１３を
解くことで、留数ｋが求められる。
辺）とすると、数１３を得ることができ、この数１３を
解くことで、留数ｋが求められる。
【００３２】
【数１３】
【００３３】以上の手順を踏めば、伝達関数Ｈ（ｓ）を
表現することに十分な極と留数（近似極・近似留数と言
われる）の組合せｑ個を、（２ｑ−１）個のモーメント
を与えることにより求めることができる。
表現することに十分な極と留数（近似極・近似留数と言
われる）の組合せｑ個を、（２ｑ−１）個のモーメント
を与えることにより求めることができる。
【００３４】
【発明が解決しようとする課題】バッファ挿入方法にお
いて、最適解探索方法を採用する場合には、良質な最適
解を得られることが多い。しかし、最適解探索方法で
は、膨大な組合せの解集合について、制約条件、コスト
関数を評価しながら最適解を探索することになり、計算
コストが非常に大きくなるという問題点がある。即ち、
良質な最適解を得るためには、遅延計算モデルが高精度
でなければならないが、高精度な遅延計算モデルほど計
算コストは大きくなってしまう。
いて、最適解探索方法を採用する場合には、良質な最適
解を得られることが多い。しかし、最適解探索方法で
は、膨大な組合せの解集合について、制約条件、コスト
関数を評価しながら最適解を探索することになり、計算
コストが非常に大きくなるという問題点がある。即ち、
良質な最適解を得るためには、遅延計算モデルが高精度
でなければならないが、高精度な遅延計算モデルほど計
算コストは大きくなってしまう。
【００３５】これに対して、ルールベース方式は、計算
コストが殆どかからないという長所を有しているが、ル
ールはシミュレーション結果を元に作成されるものであ
り、その妥当性がどれだけのものであるかは不明であ
り、設計者の経験に依存するなど、問題が多い。
コストが殆どかからないという長所を有しているが、ル
ールはシミュレーション結果を元に作成されるものであ
り、その妥当性がどれだけのものであるかは不明であ
り、設計者の経験に依存するなど、問題が多い。
【００３６】また、遅延計算を行うにあたり、エルモア
遅延モデルは、簡単な数式で表されるので、遅延計算に
かかるコストが少なく、これを用いて解析式を立てるこ
とも可能である。しかし、シールディング効果を考慮す
ることができないため、抵抗成分の大きな配線の配線遅
延の計算では、誤差が非常に大きくなってしまう。
遅延モデルは、簡単な数式で表されるので、遅延計算に
かかるコストが少なく、これを用いて解析式を立てるこ
とも可能である。しかし、シールディング効果を考慮す
ることができないため、抵抗成分の大きな配線の配線遅
延の計算では、誤差が非常に大きくなってしまう。
【００３７】これに対して、モーメントマッチング法
は、次数を上げることで精度を非常に大きくすることが
でき、遅延計算にかかるコストは比較的小さいし、ま
た、次数が高ければシールディング効果を考慮すること
ができる。しかし、式は複雑であり、特に、５以上の高
次モーメントの計算は非常に複雑となり、解析的に解く
ことが困難となる。
は、次数を上げることで精度を非常に大きくすることが
でき、遅延計算にかかるコストは比較的小さいし、ま
た、次数が高ければシールディング効果を考慮すること
ができる。しかし、式は複雑であり、特に、５以上の高
次モーメントの計算は非常に複雑となり、解析的に解く
ことが困難となる。
【００３８】また、線形シミュレータを使用する遅延計
算方法は、非常に高精度であるが、計算コストが大きい
という問題点がある。また、シミュレータなので、解析
式に用いることは不可能である。
算方法は、非常に高精度であるが、計算コストが大きい
という問題点がある。また、シミュレータなので、解析
式に用いることは不可能である。
【００３９】本発明は、かかる点に鑑み、半導体集積回
路のタイミング最適化を低コストかつ高精度で行うこと
ができるようにした半導体集積回路のバッファ挿入方法
及び装置を提供することを目的とする。
路のタイミング最適化を低コストかつ高精度で行うこと
ができるようにした半導体集積回路のバッファ挿入方法
及び装置を提供することを目的とする。
【００４０】
【課題を解決するための手段】本発明の半導体集積回路
のバッファ挿入方法及び装置は、回路を１パスごとに直
線近似し、該直線近似された１パスごとにバッファ挿入
条件を所定の解析式を直接解いて算出し、全パスについ
て求めたバッファ挿入条件から、回路中に挿入するバッ
ファ候補を作成し、該バッファ候補を解集合として該バ
ッファ候補の中からタイミング制約を満足するようにバ
ッファ候補を選択する、というものである。
のバッファ挿入方法及び装置は、回路を１パスごとに直
線近似し、該直線近似された１パスごとにバッファ挿入
条件を所定の解析式を直接解いて算出し、全パスについ
て求めたバッファ挿入条件から、回路中に挿入するバッ
ファ候補を作成し、該バッファ候補を解集合として該バ
ッファ候補の中からタイミング制約を満足するようにバ
ッファ候補を選択する、というものである。
【００４１】本発明によれば、直線近似された１パスご
とにバッファ挿入条件を所定の解析式を直接解くことに
より算出するとしているので、計算コストの大きい遅延
計算を繰り返す必要が無く、また、バッファ挿入条件自
体が十分な妥当性を持つことになる。
とにバッファ挿入条件を所定の解析式を直接解くことに
より算出するとしているので、計算コストの大きい遅延
計算を繰り返す必要が無く、また、バッファ挿入条件自
体が十分な妥当性を持つことになる。
【００４２】
【発明の実施の形態】以下、図１〜図１３を参照して、
本発明の半導体集積回路のバッファ挿入方法及び装置の
一実施形態について説明する。
本発明の半導体集積回路のバッファ挿入方法及び装置の
一実施形態について説明する。
【００４３】（Ａ．全体の手順、構成）図１は本発明の
半導体集積回路のバッファ挿入方法及び装置の一実施形
態を示す図である。本発明の半導体集積回路のバッファ
挿入方法の一実施形態においては、半導体集積回路のタ
イミング最適化を図るために、以下の手順に従って、半
導体集積回路上の配線経路にバッファの挿入が行われ
る。
半導体集積回路のバッファ挿入方法及び装置の一実施形
態を示す図である。本発明の半導体集積回路のバッファ
挿入方法の一実施形態においては、半導体集積回路のタ
イミング最適化を図るために、以下の手順に従って、半
導体集積回路上の配線経路にバッファの挿入が行われ
る。
【００４４】［ステップＳ１−１］回路情報を読み込
み、回路情報格納手段１０に格納する。また、各終端で
のタイミング制約を読み込み、タイミング制約格納手段
１１に格納する。
み、回路情報格納手段１０に格納する。また、各終端で
のタイミング制約を読み込み、タイミング制約格納手段
１１に格納する。
【００４５】［ステップＳ１−２］配線経路の直線近似
手段１２を用いて分岐を実効容量化して回路を１パスご
とに直線近似し、全パスについて近似直線を作成する。
手段１２を用いて分岐を実効容量化して回路を１パスご
とに直線近似し、全パスについて近似直線を作成する。
【００４６】［ステップＳ１−３］バッファ挿入条件計
算手段１３を用いて、各パスについて、分岐をオフロー
ディングするか否かの決定及び配線分割数の計算、バッ
ファ駆動能力の計算、バッファ挿入位置の計算を行う。
算手段１３を用いて、各パスについて、分岐をオフロー
ディングするか否かの決定及び配線分割数の計算、バッ
ファ駆動能力の計算、バッファ挿入位置の計算を行う。
【００４７】［ステップＳ１−４］バッファ挿入候補生
成手段１４を用いて、バッファ挿入後の各パスのスラッ
ク（Slack）を計算し、スラックが小さい順に各パスに
優先順位を与え、ステップＳ１−３で計算したバッファ
挿入位置をバッファ挿入候補位置とする。
成手段１４を用いて、バッファ挿入後の各パスのスラッ
ク（Slack）を計算し、スラックが小さい順に各パスに
優先順位を与え、ステップＳ１−３で計算したバッファ
挿入位置をバッファ挿入候補位置とする。
【００４８】［ステップＳ１−５］バッファ挿入候補選
択手段１５を用いて、タイミング特性が最適となるよう
にバッファ挿入候補の選択を行い、更に、トップダウン
処理により余分なバッファを取り除く。
択手段１５を用いて、タイミング特性が最適となるよう
にバッファ挿入候補の選択を行い、更に、トップダウン
処理により余分なバッファを取り除く。
【００４９】なお、本発明のバッファ挿入装置の一実施
形態を構成する配線経路の直線近似手段１２、バッファ
挿入条件計算手段１３、バッファ挿入候補生成手段１４
及びバッファ挿入候補選択手段１５は、コンピュータを
ハードウエア資源として、ソフトウエア（プログラム）
で実現することができる。
形態を構成する配線経路の直線近似手段１２、バッファ
挿入条件計算手段１３、バッファ挿入候補生成手段１４
及びバッファ挿入候補選択手段１５は、コンピュータを
ハードウエア資源として、ソフトウエア（プログラム）
で実現することができる。
【００５０】（Ｂ．ステップＳ１−３の具体的内容）図
２はステップＳ１−３の具体的内容を示す流れ図であ
る。即ち、ステップＳ１−３では、以下の手順に従っ
て、分岐をオフローディングするか否かの決定及び配線
分割数の計算、バッファ駆動能力の計算、バッファ挿入
位置の計算が行われる。
２はステップＳ１−３の具体的内容を示す流れ図であ
る。即ち、ステップＳ１−３では、以下の手順に従っ
て、分岐をオフローディングするか否かの決定及び配線
分割数の計算、バッファ駆動能力の計算、バッファ挿入
位置の計算が行われる。
【００５１】［ステップＳ２−１］オフローディングバ
ッファ挿入判定手段２０を用いて、分岐の実効容量の大
きさとバッファ駆動能力から、分岐をオフローディング
するかどうかを決め、近似直線のパラメータ更新手段２
１を用いて近似直線のパラメータを更新する。
ッファ挿入判定手段２０を用いて、分岐の実効容量の大
きさとバッファ駆動能力から、分岐をオフローディング
するかどうかを決め、近似直線のパラメータ更新手段２
１を用いて近似直線のパラメータを更新する。
【００５２】［ステップＳ２−２］配線分割数計算手段
２２を用いて配線分割数を計算し、バッファ駆動能力計
算手段２３を用いてバッファ駆動能力を計算する。
２２を用いて配線分割数を計算し、バッファ駆動能力計
算手段２３を用いてバッファ駆動能力を計算する。
【００５３】［ステップＳ２−３］バッファの初期駆動
能力とステップＳ２−２で計算した駆動能力が異なる場
合、ステップＳ２−１、Ｓ２−２を再度実行する。
能力とステップＳ２−２で計算した駆動能力が異なる場
合、ステップＳ２−１、Ｓ２−２を再度実行する。
【００５４】［ステップＳ２−４］バッファ挿入位置計
算手段２４を用いて、配線分割数及びバッファ駆動能力
からバッファ挿入位置を計算する。
算手段２４を用いて、配線分割数及びバッファ駆動能力
からバッファ挿入位置を計算する。
【００５５】（Ｃ．ステップＳ２−２の具体的内容）バ
ッファ挿入条件を精度良く求めるには、遅延計算モデル
の精度が良くなければならない上に、解析式を直接解く
ことができるくらい簡潔である必要がある。そこで、本
発明者は、計算精度が良いモーメントマッチング法を用
いて、エルモア遅延計算モデルを表すことを考えた。こ
れは、直線近似した１パスについて、モーメントマッチ
ング法の１次近似で計算される遅延時間をエルモア遅延
モデルと係数の形で表すというものである。１次近似で
も比較的精度は良い。以下、遅延計算モデルの作成方
法、配線分割数の計算方法、バッファ駆動能力の計算方
法について説明する。
ッファ挿入条件を精度良く求めるには、遅延計算モデル
の精度が良くなければならない上に、解析式を直接解く
ことができるくらい簡潔である必要がある。そこで、本
発明者は、計算精度が良いモーメントマッチング法を用
いて、エルモア遅延計算モデルを表すことを考えた。こ
れは、直線近似した１パスについて、モーメントマッチ
ング法の１次近似で計算される遅延時間をエルモア遅延
モデルと係数の形で表すというものである。１次近似で
も比較的精度は良い。以下、遅延計算モデルの作成方
法、配線分割数の計算方法、バッファ駆動能力の計算方
法について説明する。
【００５６】（Ｃ−１．遅延計算モデルの作成方法）図
３は配線モデルを示す回路図である。図３中、３０は電
圧源、３１は電圧源３０から出力される電圧波形、Ｒd
は電圧源３０内の駆動抵抗、３２は配線である。図３に
おいて、電圧源３０から出力される電圧波形３１の立ち
上がり時間をｔTとして、終端での応答波形Ｖ（ｔ）を
求めると、
３は配線モデルを示す回路図である。図３中、３０は電
圧源、３１は電圧源３０から出力される電圧波形、Ｒd
は電圧源３０内の駆動抵抗、３２は配線である。図３に
おいて、電圧源３０から出力される電圧波形３１の立ち
上がり時間をｔTとして、終端での応答波形Ｖ（ｔ）を
求めると、
【００５７】
【数１４】
【００５８】となる。ただし、ｕ（ｔ−ｔT）は、ｔ＜
ｔTのとき、ｕ＝０、ｔ≧ｔTのとき、ｕ＝１となるステ
ップ関数であり、Ｖr（ｔ）は
ｔTのとき、ｕ＝０、ｔ≧ｔTのとき、ｕ＝１となるステ
ップ関数であり、Ｖr（ｔ）は
【００５９】
【数１５】
【００６０】である。ただし、ulはＶdd／ｔT、τeは終
端でのエルモア遅延、τは配線３２の時定数を表す。
端でのエルモア遅延、τは配線３２の時定数を表す。
【００６１】Ｖ（Ｔ50%）＝Ｖdd／２となる時刻Ｔ
50%が、Ｔ50%≦ｔTとなるとき、遅延時間Ｔdは
50%が、Ｔ50%≦ｔTとなるとき、遅延時間Ｔdは
【００６２】
【数１６】
【００６３】と表すことができる。また、Ｔ50%＞ｔTと
なるときは、遅延時間Ｔdは
なるときは、遅延時間Ｔdは
【００６４】
【数１７】
【００６５】となる。ここで、配線３２の時定数τをエ
ルモア遅延τeで表し、式を簡単化する。配線３２を分
岐の無い均一な分布定数線路と仮定すると、時定数τと
エルモア遅延τeの間には、τ＝（５／６）τeの関係が
得られるので、数１６は
ルモア遅延τeで表し、式を簡単化する。配線３２を分
岐の無い均一な分布定数線路と仮定すると、時定数τと
エルモア遅延τeの間には、τ＝（５／６）τeの関係が
得られるので、数１６は
【００６６】
【数１８】
【００６７】となり、数１７は
【００６８】
【数１９】
【００６９】となる。ここで、ｘ＝ｔT／τeとおいて、
Ｔ50%≦ｔT、すなわち、Ｖ（ｔT）≧Ｖdd／２となると
きのｘ＝ｔT／τeを求める。数１４から、
Ｔ50%≦ｔT、すなわち、Ｖ（ｔT）≧Ｖdd／２となると
きのｘ＝ｔT／τeを求める。数１４から、
【００７０】
【数２０】
【００７１】
【数２１】
【００７２】を得ることができる。そこで、数２１のex
pをｘ＝２についてテイラー展開すると、
pをｘ＝２についてテイラー展開すると、
【００７３】
【数２２】
【００７４】となる。故に、ｘ≧１.３８≒１.４０とな
る。また、Ｔ50%＞ｔTとなるときは、ｘ＜１.４０とな
る。よって、数１８は、
る。また、Ｔ50%＞ｔTとなるときは、ｘ＜１.４０とな
る。よって、数１８は、
【００７５】
【数２３】
【００７６】となり、数１９は
【００７７】
【数２４】
【００７８】と表すことができる。数２３、数２４は境
界条件（ｘ＝１.４で数２３と数２４は連続とならなけ
ればならない）を満たさなければならない。そこで、数
２４を
界条件（ｘ＝１.４で数２３と数２４は連続とならなけ
ればならない）を満たさなければならない。そこで、数
２４を
【００７９】
【数２５】
【００８０】と変形する。ただし、lnＹは
【００８１】
【数２６】
【００８２】である。数２６にｘb＝１.４を代入する
と、Ｙ＝２.１１０００９０４を得る。ここで、終端の
ゲートの入力端子への信号遷移時間（立ち上がり時間）
τinに対して、終端のゲートの寄生遅延時間がＤb（τ
in）と表されるとすると、伝播遅延時間Ｔpdは、上述の
遅延計算モデルＴdを用いて、
と、Ｙ＝２.１１０００９０４を得る。ここで、終端の
ゲートの入力端子への信号遷移時間（立ち上がり時間）
τinに対して、終端のゲートの寄生遅延時間がＤb（τ
in）と表されるとすると、伝播遅延時間Ｔpdは、上述の
遅延計算モデルＴdを用いて、
【００８３】
【数２７】
【００８４】と表すことができる。
【００８５】（Ｃ−２．配線分割数の計算方法）図４は
直線近似された１パスを示している。配線分割数の計算
は、図４に示したような直線近似された１パスについ
て、Required Arrival Timeを制約として配線分割数
（バッファ挿入個数＋１）を求める計算であるが、この
配線分割数の計算は、遅延計算モデルＴpdを用いて行う
ことができる。
直線近似された１パスを示している。配線分割数の計算
は、図４に示したような直線近似された１パスについ
て、Required Arrival Timeを制約として配線分割数
（バッファ挿入個数＋１）を求める計算であるが、この
配線分割数の計算は、遅延計算モデルＴpdを用いて行う
ことができる。
【００８６】まず、配線の単位長当たりの抵抗をｒ、容
量をｃ、分岐の実効容量（集中定数容量）をＣi、分割
した配線の長さをｌi、負荷容量をＣL、分岐の実効容量
の総和をＣlump、総配線抵抗をＲint、総配線容量をＣ
intとすると、それぞれ、
量をｃ、分岐の実効容量（集中定数容量）をＣi、分割
した配線の長さをｌi、負荷容量をＣL、分岐の実効容量
の総和をＣlump、総配線抵抗をＲint、総配線容量をＣ
intとすると、それぞれ、
【００８７】
【数２８】
【００８８】の関係を持つ。これらの変数を用いて、始
端から終端までのエルモア遅延を表すと、
端から終端までのエルモア遅延を表すと、
【００８９】
【数２９】
【００９０】となる。ここで、図４に示す配線モデルを
図５に示す配線モデルに置き変え、図４に示す配線モデ
ルの場合のエルモア遅延と図５に示す配線モデルの場合
のエルモア遅延が等しくなるように、Ｃeqを定める。
図５に示す配線モデルに置き変え、図４に示す配線モデ
ルの場合のエルモア遅延と図５に示す配線モデルの場合
のエルモア遅延が等しくなるように、Ｃeqを定める。
【００９１】
【数３０】
【００９２】
【数３１】
【００９３】図５のエルモア遅延は、Ｃeqを用いて、
【００９４】
【数３２】
【００９５】と表すことができる。バッファを挿入し
て、ｎ分割したとすると、数３２は
て、ｎ分割したとすると、数３２は
【００９６】
【数３３】
【００９７】となる。
【００９８】ここで、「実効抵抗」という概念を導入す
る。図６は実効抵抗を説明するための回路図であり、図
６Ａに示す配線モデルの駆動端以下の負荷部分６０を文
献『Ｐ.Ｒ.O'Brien and T.L.Savarino,"Modeling the D
riving-Point Characteristic of Resistive Interconn
ect for Accurate Delay Estimation",Proc.IEEE ICCA
D, 1989, pp.512-5.』に示す手順に従って図６Ｂに示す
ＣＲＣπ型負荷（コンデンサ２個と抵抗１個で表した負
荷の等価モデル）６１に縮退した場合のＲwを実効抵抗
と定義する。
る。図６は実効抵抗を説明するための回路図であり、図
６Ａに示す配線モデルの駆動端以下の負荷部分６０を文
献『Ｐ.Ｒ.O'Brien and T.L.Savarino,"Modeling the D
riving-Point Characteristic of Resistive Interconn
ect for Accurate Delay Estimation",Proc.IEEE ICCA
D, 1989, pp.512-5.』に示す手順に従って図６Ｂに示す
ＣＲＣπ型負荷（コンデンサ２個と抵抗１個で表した負
荷の等価モデル）６１に縮退した場合のＲwを実効抵抗
と定義する。
【００９９】Ｒd≦Ｒwとなる条件では、遅延時間Ｔpdは
【０１００】
【数３４】
【０１０１】として、
【０１０２】
【数３５】
【０１０３】を得る。ここで、Ｒbはバッファの駆動抵
抗、Ｃinはバッファの入力容量、Ｔbはバッファの寄生
遅延、Ｔdはドライバセル（配線の始点が接続されたセ
ル）の寄生遅延である。Required Arrival TimeをＴreq
としたとき、
抗、Ｃinはバッファの入力容量、Ｔbはバッファの寄生
遅延、Ｔdはドライバセル（配線の始点が接続されたセ
ル）の寄生遅延である。Required Arrival TimeをＴreq
としたとき、
【０１０４】
【数３６】
【０１０５】となれば、タイミング制約を満たすことに
なる。数３６を満たすｎを求めると、
なる。数３６を満たすｎを求めると、
【０１０６】
【数３７】
【０１０７】となる。ここで、
【０１０８】
【数３８】
【０１０９】である。ただし、
【０１１０】
【数３９】
【０１１１】である。
【０１１２】また、Ｔpdを最小にするｎは
【０１１３】
【数４０】
【０１１４】として求めることができる。このときのｎ
は、数４１に示すようになる。
は、数４１に示すようになる。
【０１１５】
【数４１】
【０１１６】（Ｃ−３．バッファ駆動能力の計算方法）
バッファ駆動能力の計算は、配線分割数の計算と同様
に、直線近似された１パスについて、Required Arrival
Timeを制約として、バッファ駆動能力を計算すること
を意味する。このバッファ駆動能力の計算は、遅延計算
モデルＴpd及び配線分割数を用いて行うことができる。
バッファ駆動能力の計算は、配線分割数の計算と同様
に、直線近似された１パスについて、Required Arrival
Timeを制約として、バッファ駆動能力を計算すること
を意味する。このバッファ駆動能力の計算は、遅延計算
モデルＴpd及び配線分割数を用いて行うことができる。
【０１１７】まず、バッファ駆動能力をｈとし、数３５
を数４２のように表す。
を数４２のように表す。
【０１１８】
【数４２】
【０１１９】Required Arrival TimeをＴreqとしたと
き、
き、
【０１２０】
【数４３】
【０１２１】となれば、タイミング制約を満たすことに
なる。ｎは配線分割数の計算で得られた値を用いる。数
４３を満たす最小のｈを求めると、
なる。ｎは配線分割数の計算で得られた値を用いる。数
４３を満たす最小のｈを求めると、
【０１２２】
【数４４】
【０１２３】となる。ただし、
【０１２４】
【数４５】
【０１２５】また、Ｔpdを最小にするｈは
【０１２６】
【数４６】
【０１２７】として求めることができる。このときのｈ
は、数４７に示すようになる。
は、数４７に示すようになる。
【０１２８】
【数４７】
【０１２９】なお、Ｒd＞Ｒwとなる条件では、数３５、
数３８、数４１、数４４で、α＝１として、配線分割数
ｎとバッファ駆動能力ｈを求めれば良い。
数３８、数４１、数４４で、α＝１として、配線分割数
ｎとバッファ駆動能力ｈを求めれば良い。
【０１３０】（Ｄ．ステップＳ２−４の具体的内容）ス
テップＳ２−４で行うバッファ挿入位置の計算は、直線
近似された１パスについて、配線分割数及びバッファ駆
動能力から、ドライバセル及びバッファが駆動する負荷
がドライバセル及びバッファの駆動能力に応じて均等に
なるようにバッファの挿入位置を決めることである。以
下、手順を示すが、バッファ挿入位置は、始端側から終
端側に向けて決めていく。
テップＳ２−４で行うバッファ挿入位置の計算は、直線
近似された１パスについて、配線分割数及びバッファ駆
動能力から、ドライバセル及びバッファが駆動する負荷
がドライバセル及びバッファの駆動能力に応じて均等に
なるようにバッファの挿入位置を決めることである。以
下、手順を示すが、バッファ挿入位置は、始端側から終
端側に向けて決めていく。
【０１３１】［ステップＳ３−１］パスの配線分割数に
関する変数ｋと、パスの容量に関する変数Ｃrを導入
し、ｋの初期値を配線分割数ｎ、Ｃrの初期値をパスの
総容量Ｃtotalとする。
関する変数ｋと、パスの容量に関する変数Ｃrを導入
し、ｋの初期値を配線分割数ｎ、Ｃrの初期値をパスの
総容量Ｃtotalとする。
【０１３２】［ステップＳ３−２］ゲートが駆動すべき
容量Ｃxを計算する。ｋ＝ｎの場合には、図７に示すよ
うに、配線長がｌ、集中定数容量の総計がＣLの配線を
駆動抵抗がＲdのドライバセル１個と、駆動抵抗がＲbの
バッファn個で駆動するとき、最も適切な分割割合ｘを
求める。
容量Ｃxを計算する。ｋ＝ｎの場合には、図７に示すよ
うに、配線長がｌ、集中定数容量の総計がＣLの配線を
駆動抵抗がＲdのドライバセル１個と、駆動抵抗がＲbの
バッファn個で駆動するとき、最も適切な分割割合ｘを
求める。
【０１３３】即ち、ドライバセルと個々のバッファのエ
ルモア遅延が等しくなるように分割割合ｘを定める。単
位長当たりの抵抗をｒ、単位長当たりの容量をｃ、バッ
ファの入力容量をＣbとすると、
ルモア遅延が等しくなるように分割割合ｘを定める。単
位長当たりの抵抗をｒ、単位長当たりの容量をｃ、バッ
ファの入力容量をＣbとすると、
【０１３４】
【数４８】
【０１３５】
【数４９】
【０１３６】となる。τd＝τbとなるときのｘを計算す
ると、
ると、
【０１３７】
【数５０】
【０１３８】となる。ただし、
【０１３９】
【数５１】
【０１４０】である。そこで、
【０１４１】
【数５２】
【０１４２】として、Ｃxを得る。
【０１４３】これに対して、ｋ＜ｎなら
【０１４４】
【数５３】
【０１４５】として、Ｃxを得る。
【０１４６】［ステップＳ３−３］現在着目しているゲ
ートが駆動する容量が配線負荷と集中定数容量とを併せ
てＣxとなる位置にバッファを挿入する。もし、集中定
数容量を加えることで、ゲートが駆動する容量がＣxを
超える場合は、以下のように処理を場合分けする。
ートが駆動する容量が配線負荷と集中定数容量とを併せ
てＣxとなる位置にバッファを挿入する。もし、集中定
数容量を加えることで、ゲートが駆動する容量がＣxを
超える場合は、以下のように処理を場合分けする。
【０１４７】（ａ）着目ゲートと挿入するバッファの駆
動能力を比較して、バッファの駆動能力が大きいなら、
集中定数容量（分岐）の直前をバッファ挿入位置とす
る。 （ｂ）（ａ）の場合でも、集中定数容量に相当する分岐
がオフローディングされているなら、分岐直後をバッフ
ァ挿入位置とする。 （ｃ）着目ゲートと挿入するバッファの駆動能力を比較
して、着目ゲートの駆動能力が同じか大きいなら、集中
定数容量（分岐）の直後をバッファ挿入位置とする。
動能力を比較して、バッファの駆動能力が大きいなら、
集中定数容量（分岐）の直前をバッファ挿入位置とす
る。 （ｂ）（ａ）の場合でも、集中定数容量に相当する分岐
がオフローディングされているなら、分岐直後をバッフ
ァ挿入位置とする。 （ｃ）着目ゲートと挿入するバッファの駆動能力を比較
して、着目ゲートの駆動能力が同じか大きいなら、集中
定数容量（分岐）の直後をバッファ挿入位置とする。
【０１４８】［ステップＳ３−４］バッファを挿入した
結果、着目ゲートが駆動することになった容量をＣxと
する。ただし、挿入されたバッファの入力容量は含まな
い。
結果、着目ゲートが駆動することになった容量をＣxと
する。ただし、挿入されたバッファの入力容量は含まな
い。
【０１４９】［ステップＳ３−５］
ｋ：＝ｋ−１、Ｃr：＝Ｃr−Ｃx
［ステップＳ３−６］ここで、ｋ＞１であれば、ステッ
プＳ３−２へ移行する。ｋ＞１でなければ、終了する。
プＳ３−２へ移行する。ｋ＞１でなければ、終了する。
【０１５０】（Ｅ．ステップＳ１−４中、バッファ候補
の選択処理）バッファ候補の選択には、バッファの位置
関係によりルールベースでバッファ候補を選ぶ方法と、
制約条件を設けてバッファ候補を選ぶ方法がある。
の選択処理）バッファ候補の選択には、バッファの位置
関係によりルールベースでバッファ候補を選ぶ方法と、
制約条件を設けてバッファ候補を選ぶ方法がある。
【０１５１】（Ｅ−１．ルールベース法によるバッファ
候補の選択）ルールベース法によるバッファ候補の選択
を行う場合には、パスでのバッファ挿入位置の決定後、
スラックの計算を行い、スラックが小さい順にパスに優
先順位を与える。次いで、優先順位の高いパスから順に
バッファ挿入候補を選んでいく。バッファ候補の選択に
おいて、優先順位が高いパスによって配置されたバッフ
ァと位置的に競合する場合には、バッファの位置関係に
よって定められた統合処理を行うものとする。
候補の選択）ルールベース法によるバッファ候補の選択
を行う場合には、パスでのバッファ挿入位置の決定後、
スラックの計算を行い、スラックが小さい順にパスに優
先順位を与える。次いで、優先順位の高いパスから順に
バッファ挿入候補を選んでいく。バッファ候補の選択に
おいて、優先順位が高いパスによって配置されたバッフ
ァと位置的に競合する場合には、バッファの位置関係に
よって定められた統合処理を行うものとする。
【０１５２】図８はバッファの統合処理を示す流れ図で
あり、ステップＳ４−１は、優先順位の低いパスのバッ
ファ候補が、優先順位の高いパスのバッファ候補間に入
る場合、この優先順位の低いパスのバッファ候補は選択
しないことを意味している。
あり、ステップＳ４−１は、優先順位の低いパスのバッ
ファ候補が、優先順位の高いパスのバッファ候補間に入
る場合、この優先順位の低いパスのバッファ候補は選択
しないことを意味している。
【０１５３】図９はステップＳ４−１の実行例を示す回
路図である。図９の例では、バッファ候補９０は優先順
位２のパスに挿入したバッファ候補であるが、バッファ
候補９０は優先順位１のパスに挿入されているので、バ
ッファ候補９０は選択しないことになる。
路図である。図９の例では、バッファ候補９０は優先順
位２のパスに挿入したバッファ候補であるが、バッファ
候補９０は優先順位１のパスに挿入されているので、バ
ッファ候補９０は選択しないことになる。
【０１５４】図１０、図１１はステップＳ４−２の実行
例を示す回路図である。図１０の例では、分岐直前にバ
ッファ候補１００があり、かつ、次の両枝の分岐直後に
バッファ候補１０１、１０２があるので、バッファ候補
１００は挿入しないことになる。図１１の例では、分岐
の手前及び直後にバッファ候補１１０、１１１がある場
合、バッファ候補１１０を分岐直後に移動することにな
る。
例を示す回路図である。図１０の例では、分岐直前にバ
ッファ候補１００があり、かつ、次の両枝の分岐直後に
バッファ候補１０１、１０２があるので、バッファ候補
１００は挿入しないことになる。図１１の例では、分岐
の手前及び直後にバッファ候補１１０、１１１がある場
合、バッファ候補１１０を分岐直後に移動することにな
る。
【０１５５】（Ｅ−２．制約条件によるバッファ候補の
選択）制約条件によるバッファ候補の選択を行う場合に
は、回路データは、ツリー状配線とする（図１２Ａ参
照）。そして、制約条件によるバッファ候補の選択は以
下の手順で行う。
選択）制約条件によるバッファ候補の選択を行う場合に
は、回路データは、ツリー状配線とする（図１２Ａ参
照）。そして、制約条件によるバッファ候補の選択は以
下の手順で行う。
【０１５６】［ステップＳ５−１］パスでのバッファ挿
入位置の決定後、スラックの計算を行い、スラックが小
さい順にパスに優先順位を与え、優先順位が高いパスほ
ど、ツリーの左側（または右側）に来るように構成しな
おす（図１２Ｂ参照）。
入位置の決定後、スラックの計算を行い、スラックが小
さい順にパスに優先順位を与え、優先順位が高いパスほ
ど、ツリーの左側（または右側）に来るように構成しな
おす（図１２Ｂ参照）。
【０１５７】［ステップＳ５−２］バッファに優先順位
を与える。この場合、（１）バッファにパスと同じ優先
順位を与える。（２）オフローディングのために挿入さ
れるバッファの優先順位は、タイミング最適化のために
挿入されるバッファとは区別する。（３）バッファ候補
が分岐の手前近傍にあるときは、分岐の直後にもバッフ
ァ候補を登録する。このバッファは、オフローディング
のためのバッファとして扱う。
を与える。この場合、（１）バッファにパスと同じ優先
順位を与える。（２）オフローディングのために挿入さ
れるバッファの優先順位は、タイミング最適化のために
挿入されるバッファとは区別する。（３）バッファ候補
が分岐の手前近傍にあるときは、分岐の直後にもバッフ
ァ候補を登録する。このバッファは、オフローディング
のためのバッファとして扱う。
【０１５８】［ステップＳ５−３］バッファ候補を全て
回路中に仮配置する。次に、ツリー状配線を右優先（優
先順位が高いパスほど、ツリーの右側に来るようにした
場合は、左優先）にボトムアップで巡回し（図１３参
照）、以下の（１）、（２）を順次行う。
回路中に仮配置する。次に、ツリー状配線を右優先（優
先順位が高いパスほど、ツリーの右側に来るようにした
場合は、左優先）にボトムアップで巡回し（図１３参
照）、以下の（１）、（２）を順次行う。
【０１５９】（１）着目バッファ候補の前段ゲート（ま
たは前段バッファ候補）から着目バッファの次段ゲート
（または次段バッファ候補）までの遅延時間を計算。次
段ゲートが複数あれば全て計算。着目バッファ候補の前
段ゲート（または前段バッファ候補）が着目バッファ候
補を通らない経路を持つなら、その経路上での次段ゲー
ト（または次段バッファ候補）までの遅延時間も計算。
遅延時間の計算は、バッファ候補が在る場合と無い場合
のそれぞれについて行う。
たは前段バッファ候補）から着目バッファの次段ゲート
（または次段バッファ候補）までの遅延時間を計算。次
段ゲートが複数あれば全て計算。着目バッファ候補の前
段ゲート（または前段バッファ候補）が着目バッファ候
補を通らない経路を持つなら、その経路上での次段ゲー
ト（または次段バッファ候補）までの遅延時間も計算。
遅延時間の計算は、バッファ候補が在る場合と無い場合
のそれぞれについて行う。
【０１６０】（２）バッファがある場合と無い場合の遅
延時間を比較して、バッファが無い方が遅延時間が小さ
いのなら、バッファ候補は削除。バッファが在る方が遅
延時間が小さいのなら、バッファ候補を選択する。
延時間を比較して、バッファが無い方が遅延時間が小さ
いのなら、バッファ候補は削除。バッファが在る方が遅
延時間が小さいのなら、バッファ候補を選択する。
【０１６１】なお、ステップＳ５−３の処理で処理工数
を省くために、ステップＳ５−３の処理前に、ツリー状
配線を巡回し、枝ごとに、枝の中で最も優先順位の高い
バッファ候補とオフローディングのためのバッファを候
補に残し、その他の候補は削除するというように候補の
数を減らしておくことも可能である。
を省くために、ステップＳ５−３の処理前に、ツリー状
配線を巡回し、枝ごとに、枝の中で最も優先順位の高い
バッファ候補とオフローディングのためのバッファを候
補に残し、その他の候補は削除するというように候補の
数を減らしておくことも可能である。
【０１６２】（Ｆ．ステップＳ１−４中、余分なバッフ
ァを取り除く処理）余分なバッファを取り除く処理で
は、対象バッファの前段バッファ以下の全終端におい
て、対象バッファが在る場合と除いた場合を比較し、
（Ａ１or Ａ２）and Ａ３を満たす場合に、バッファを
削除する。ただし、Ａ１はバッファを削除しても遅延時
間が大きくならないという状態、Ａ２はバッファが在る
場合にRequired Arrival Timeを満たすパスが、バッフ
ァを削除しても、Required ArrivalTimeを超えないとい
う状態、Ａ３はバッファを削除しても、制約条件に違反
する箇所が発生しないという状態を意味する。
ァを取り除く処理）余分なバッファを取り除く処理で
は、対象バッファの前段バッファ以下の全終端におい
て、対象バッファが在る場合と除いた場合を比較し、
（Ａ１or Ａ２）and Ａ３を満たす場合に、バッファを
削除する。ただし、Ａ１はバッファを削除しても遅延時
間が大きくならないという状態、Ａ２はバッファが在る
場合にRequired Arrival Timeを満たすパスが、バッフ
ァを削除しても、Required ArrivalTimeを超えないとい
う状態、Ａ３はバッファを削除しても、制約条件に違反
する箇所が発生しないという状態を意味する。
【０１６３】（Ｇ．本発明の一実施形態の効果）本発明
の一実施形態では、直線近似された１パスごとにバッフ
ァ挿入条件を、解析式を直接解くことにより算出すると
しているが、直線近似された１パスごとに解析式を直接
解いて算出したバッファ挿入条件をバッファ候補として
作成した解集合は、無作為に作成される解集合に比べて
組合せが非常に少ないので、計算コストが殆どかからな
い上に、バッファ挿入条件自体が十分な妥当性を持つこ
とになる。また、解集合が少ないことから、ルールベー
スのバッファ選択も容易になる。
の一実施形態では、直線近似された１パスごとにバッフ
ァ挿入条件を、解析式を直接解くことにより算出すると
しているが、直線近似された１パスごとに解析式を直接
解いて算出したバッファ挿入条件をバッファ候補として
作成した解集合は、無作為に作成される解集合に比べて
組合せが非常に少ないので、計算コストが殆どかからな
い上に、バッファ挿入条件自体が十分な妥当性を持つこ
とになる。また、解集合が少ないことから、ルールベー
スのバッファ選択も容易になる。
【０１６４】また、本発明の一実施形態では、遅延計算
モデルとして、モーメントマッチング法の１次近似で計
算される遅延時間をエルモア遅延モデルと係数の形で表
される遅延計算モデルを使用するとしているが、この遅
延計算モデルは、エルモア遅延モデルの簡潔さを損なう
ことなく、精度の良い遅延計算モデルとなる。また、２
次のモーメントまで考慮されているので、シーディング
効果の影響を考慮することができる。
モデルとして、モーメントマッチング法の１次近似で計
算される遅延時間をエルモア遅延モデルと係数の形で表
される遅延計算モデルを使用するとしているが、この遅
延計算モデルは、エルモア遅延モデルの簡潔さを損なう
ことなく、精度の良い遅延計算モデルとなる。また、２
次のモーメントまで考慮されているので、シーディング
効果の影響を考慮することができる。
【０１６５】したがって、本発明の一実施形態によれ
ば、半導体集積回路のタイミング最適化を低コストかつ
高精度に行うことができる。
ば、半導体集積回路のタイミング最適化を低コストかつ
高精度に行うことができる。
【０１６６】
【発明の効果】以上のように、本発明によれば、直線近
似された１パスごとにバッファ挿入条件を所定の解析式
を直接解いて算出するとしたことにより、計算コストの
大きい遅延計算を繰り返す必要が無く、また、バッファ
挿入条件自体が十分な妥当性を持つことになるので、半
導体集積回路のタイミング最適化を低コストかつ高精度
で行うことができる。
似された１パスごとにバッファ挿入条件を所定の解析式
を直接解いて算出するとしたことにより、計算コストの
大きい遅延計算を繰り返す必要が無く、また、バッファ
挿入条件自体が十分な妥当性を持つことになるので、半
導体集積回路のタイミング最適化を低コストかつ高精度
で行うことができる。
【図１】本発明の半導体集積回路のバッファ挿入方法及
び装置の一実施形態を示す図である。
び装置の一実施形態を示す図である。
【図２】本発明の半導体集積回路のバッファ挿入方法の
一実施形態で行われるステップＳ１−３の具体的内容を
示す流れ図である。
一実施形態で行われるステップＳ１−３の具体的内容を
示す流れ図である。
【図３】配線モデルを示す回路図である。
【図４】直線近似された１パスを示す回路図である。
【図５】図４に示す配線モデルをエルモア遅延が等しく
なるように置き換えた配線モデルを示す回路図である。
なるように置き換えた配線モデルを示す回路図である。
【図６】実効抵抗を説明するための回路図である。
【図７】配線モデルを示す回路図である。
【図８】バッファの統合処理を示す流れ図である。
【図９】図８のステップＳ４−１の実行例を示す回路図
である。
である。
【図１０】図８のステップＳ４−２の実行例を示す回路
図である。
図である。
【図１１】図８のステップＳ４−２の実行例を示す回路
図である。
図である。
【図１２】制約条件によるバッファ候補の選択の説明に
使用する図である。
使用する図である。
【図１３】制約条件によるバッファ候補の選択の説明に
使用する図である。
使用する図である。
１０…回路情報格納手段
１１…タイミング制約格納手段
１２…配線経路の直線近似手段
１３…バッファ挿入条件計算手段
１４…バッファ挿入候補生成手段
１５…バッファ挿入候補選択手段
２０…オフローディングバッファ挿入判定手段
２１…近似直線のパラメータ更新手段
２２…配線分割数計算手段
２３…バッファ駆動能力計算手段
２４…バッファ挿入位置計算手段
Claims (5)
- 【請求項１】回路を１パスごとに直線近似し、該直線近
似された１パスごとにバッファ挿入条件を所定の解析式
を直接解いて算出する工程と、 全パスについて求めたバッファ挿入条件から、回路中に
挿入するバッファ候補を作成し、該バッファ候補を解集
合として該バッファ候補の中からタイミング制約を満足
するようにバッファ候補を選択する工程を有することを
特徴とする半導体集積回路のバッファ挿入方法。 - 【請求項２】前記所定の解析式は、モーメントマッチン
グ法の１次近似で計算される遅延時間をエルモア遅延モ
デルと係数の形で表される遅延計算モデルから立てるこ
とを特徴とする請求項１記載の半導体集積回路のバッフ
ァ挿入方法。 - 【請求項３】前記バッファ挿入位置の設定は、前記直線
近似された各パスにおいて、ドライバセル及びバッファ
の負荷がドライバセル及びバッファの駆動能力に応じて
均等になるように行われることを特徴とする請求項１記
載の半導体集積回路のバッファ挿入方法。 - 【請求項４】前記バッファ候補の選択は、回路データを
ツリー状配線とし、優先順位の高いパスが左（または
右）に来るように構成し、制約条件を設けて、前記ツリ
ー状配線を右（または左）優先で後順に巡回し、枝ごと
に最適なバッファ候補を選択することにより行われる
か、または、前記バッファ候補の位置関係と前記バッフ
ァ候補の優先順位から統合処理を行うことによって、最
適なバッファ候補を選択することにより行われることを
特徴とする請求項１記載の半導体集積回路のバッファ挿
入方法。 - 【請求項５】回路を１パスごとに直線近似し、該直線近
似された１パスごとにバッファ挿入条件を解析式を直接
解いて算出する手段と、 全パスについて求めたバッファ挿入条件から、回路中に
挿入するバッファ候補を作成し、該バッファ候補を解集
合として該バッファ候補の中からタイミング制約を満足
するようにバッファ候補を選択する手段を有することを
特徴とする半導体集積回路のバッファ挿入装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002092319A JP3952825B2 (ja) | 2002-03-28 | 2002-03-28 | 半導体集積回路のバッファ挿入方法及び装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002092319A JP3952825B2 (ja) | 2002-03-28 | 2002-03-28 | 半導体集積回路のバッファ挿入方法及び装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003288379A true JP2003288379A (ja) | 2003-10-10 |
| JP3952825B2 JP3952825B2 (ja) | 2007-08-01 |
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| US8104005B2 (en) | 2008-10-02 | 2012-01-24 | International Business Machines Corporation | Method and apparatus for efficient incremental statistical timing analysis and optimization |
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