JP2003282827A - Ferroelectric thin film memory - Google Patents

Ferroelectric thin film memory

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JP2003282827A
JP2003282827A JP2002087131A JP2002087131A JP2003282827A JP 2003282827 A JP2003282827 A JP 2003282827A JP 2002087131 A JP2002087131 A JP 2002087131A JP 2002087131 A JP2002087131 A JP 2002087131A JP 2003282827 A JP2003282827 A JP 2003282827A
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JP
Japan
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film
hydrogen barrier
thin film
sample
capacitor
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Withdrawn
Application number
JP2002087131A
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Japanese (ja)
Inventor
Hiroaki Tamura
博明 田村
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that a ferroelectric capacitor is not protected sufficiently from hydrogen entering from the side wall section of the capacitor, because a conductive hydrogen barrier film can only be formed immediately above the upper electrode of the capacitor though the film has excellent hydrogen barrier ability. <P>SOLUTION: An insulating first hydrogen barrier film is provided immediately above the ferroelectric capacitor and a conductive hydrogen barrier film is formed on the barrier film at a position where the film does not overlap a contact hole. <P>COPYRIGHT: (C)2004,JPO

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【発明の属する技術分野】強誘電体特有の自発分極を利
用した不揮発性メモリ素子(強誘電体メモリ素子)は、
その高速書き込み/読み出し、低電圧動作等の特徴か
ら、従来の不揮発性メモリのみならず、SRAM(スタティ
ックRAM)やDRAM等の殆どのメモリに置き換わる可能性
を持っている。強誘電体材料としてはチタン酸ジルコン
酸鉛(PZT)をはじめとするペロブスカイト型酸化物やS
rBi2Ta2O9等のビスマス層状化合物が注目されている。
BACKGROUND OF THE INVENTION A non-volatile memory device (ferroelectric memory device) utilizing spontaneous polarization peculiar to a ferroelectric substance is
Due to its features such as high-speed writing / reading and low-voltage operation, it has the possibility of replacing not only conventional non-volatile memory but also most memories such as SRAM (static RAM) and DRAM. Ferroelectric materials include lead zirconate titanate (PZT) and other perovskite oxides and S.
Bismuth layered compounds such as rBi2Ta2O9 are receiving attention.

【0002】一般に上述の酸化物材料をキャパシタ絶縁
層として用いる場合、上電極形成後に、各メモリ素子間
の電気的絶縁を主目的としてSiO2等の層間絶縁膜で被覆
される。その成膜手法としては、段差被覆性に優れるC
VD(Chemical Vapor Deposition)法をもちいるのが
一般的である。ところがこのような成膜手法をもちいる
と、反応副生成物として水素が発生する。特に活性化し
た水素がSiO2及び上電極を透過して強誘電体薄膜ま
で到達すると、その還元作用によって強誘電体特性が著
しく劣化してしまう。また、スイッチング素子としての
MOSトランジスタは、素子製造工程で発生するシリコン
単結晶中の格子欠陥によって特性が劣化するため、最終
段階において水素混合窒素ガス中で熱処理を施す必要が
ある。ところがこの工程における水素濃度は上述の層間
絶縁膜形成時にくらべてさらに高濃度であり、強誘電体
薄膜に与えるダメージはより深刻となる。
In general, when the above oxide material is used as a capacitor insulating layer, it is covered with an interlayer insulating film such as SiO 2 for the purpose of electrical insulation between memory elements after the upper electrode is formed. As the film forming method, C having excellent step coverage is used.
The VD (Chemical Vapor Deposition) method is generally used. However, when such a film forming method is used, hydrogen is generated as a reaction by-product. In particular, when activated hydrogen permeates SiO 2 and the upper electrode and reaches the ferroelectric thin film, the reducing action thereof causes the ferroelectric characteristics to be significantly deteriorated. Also, as a switching element
Since the characteristics of the MOS transistor deteriorate due to lattice defects in the silicon single crystal generated in the device manufacturing process, it is necessary to perform heat treatment in hydrogen-mixed nitrogen gas at the final stage. However, the hydrogen concentration in this step is higher than when the interlayer insulating film is formed, and the damage to the ferroelectric thin film becomes more serious.

【0003】このような水素による強誘電体キャパシタ
の還元劣化を克服するため、強誘電体薄膜キャパシタを
形成後、これを覆うように保護膜を成膜して水素の侵入
を阻止する方法が試みられている。この保護膜は一般的
に水素バリア膜と称されている。
In order to overcome the reduction degradation of the ferroelectric capacitor due to hydrogen, a method of forming a ferroelectric thin film capacitor and then forming a protective film to cover the ferroelectric thin film capacitor to prevent the invasion of hydrogen is tried. Has been. This protective film is generally called a hydrogen barrier film.

【0004】[0004]

【従来の技術】水素バリア膜の有力候補として酸化物材
料が精力的に研究されている。IrOxはその代表例であ
り、耐還元性がしらべられている。たとえば、J.Electr
ochem.Soc.136,1740(1989)やSurface Science 144,451
(1984)では、違った成膜手法で作製されたIrOx膜間で、
還元雰囲気に対する耐性が調べられている。これらの報
告によれば、結晶性の違いによって還元され易さは大き
く異なり、結晶性が良いIrOxほど水素耐性に優れてい
る。一例として、単結晶Irの表面を酸化して得られたIr
Ox薄膜は、700℃近い高温の水素雰囲気においても還元
されないという結果が掲載されている。このような結晶
性の良好なIrOx薄膜をキャパシタ上に形成すれば、水素
雰囲気中においてもIrOx自体が還元され難く、十分
な水素バリア効果が期待できる。ところがIrOxは導
電性を有するため、キャパシタの上電極上にのみ形成す
る必要がある。
2. Description of the Related Art Oxide materials have been vigorously studied as promising candidates for hydrogen barrier films. IrOx is a typical example, and reduction resistance is investigated. For example, J. Electr
ochem.Soc.136,1740 (1989) and Surface Science 144,451
In (1984), between IrOx films produced by different film formation methods,
Resistance to reducing atmosphere has been investigated. According to these reports, the easiness of reduction varies greatly depending on the difference in crystallinity, and IrOx with better crystallinity has better hydrogen resistance. As an example, Ir obtained by oxidizing the surface of single crystal Ir
It is published that the Ox thin film is not reduced even in a high temperature hydrogen atmosphere near 700 ° C. When such an IrOx thin film having good crystallinity is formed on the capacitor, IrOx itself is less likely to be reduced even in a hydrogen atmosphere, and a sufficient hydrogen barrier effect can be expected. However, since IrOx has conductivity, it needs to be formed only on the upper electrode of the capacitor.

【0005】[0005]

【発明が解決しようとする課題】ところが上記のよう
に、上部電極上にのみ水素バリア膜を形成しても、キャ
パシタ側壁部からの水素侵入にたいしてはバリア効果を
期待できない。優れた水素バリア性能を有する材料も、
導電性材料はキャパシタ側壁部に直接成膜できないとい
う問題点があった。これはイリジウムの酸化物に限ら
ず、導電性の水素バリア膜に共通の課題である。他の導
電性水素バリア膜としては、チタンやチタンの窒化物が
紹介されている。
However, as described above, even if the hydrogen barrier film is formed only on the upper electrode, the barrier effect cannot be expected with respect to hydrogen invasion from the side wall of the capacitor. Materials with excellent hydrogen barrier performance,
There is a problem that the conductive material cannot be directly formed on the side wall of the capacitor. This is a problem common to not only iridium oxides but also conductive hydrogen barrier films. As other conductive hydrogen barrier films, titanium and titanium nitride have been introduced.

【0006】本発明は、優れた水素バリア性能を有して
いるにもかかわらず、強誘電体キャパシタの上電極直上
にしか形成できなかった導電性の水素バリア膜を、キャ
パシタの側壁部も水素から保護できる位置に配置するこ
とによって、プロセスに起因した強誘電体の還元劣化を
防止することを目的としている。
According to the present invention, a conductive hydrogen barrier film, which has been formed only directly on the upper electrode of a ferroelectric capacitor despite having an excellent hydrogen barrier performance, has a hydrogen barrier film on the side wall of the capacitor. The purpose is to prevent the reduction deterioration of the ferroelectric due to the process by arranging it at a position where it can be protected from heat.

【0007】[0007]

【課題を解決するための手段】請求項1に記載の強誘電
体薄膜メモリは、半導体基板上に下部電極、酸化物強誘
電体薄膜および上部電極を順次積層して構成される強誘
電体薄膜キャパシタと、このキャパシタ表面に被覆され
た保護膜層と、この保護膜層の前記上部電極上に設けら
れた開口部と、前記保護膜層上および前記開口部に形成
された配線層とを具備する強誘電体薄膜メモリにおい
て、前記保護膜層が第一の水素バリア膜上とこの上に形
成された第二の水素バリア膜および絶縁膜より構成され
ることを特徴とする。上記構成によれば、第一の水素バ
リア膜によって第二の水素バリア膜と強誘電体キャパシ
タとを絶縁することが可能になるため、第二の水素バリ
ア膜として導電性の材料をもちいることができるという
効果を有する。
A ferroelectric thin film memory according to claim 1 is a ferroelectric thin film formed by sequentially laminating a lower electrode, an oxide ferroelectric thin film and an upper electrode on a semiconductor substrate. A capacitor, a protective film layer covering the surface of the capacitor, an opening provided on the upper electrode of the protective film layer, and a wiring layer formed on the protective film layer and in the opening. In the ferroelectric thin film memory described above, the protective film layer is composed of a first hydrogen barrier film and a second hydrogen barrier film and an insulating film formed on the first hydrogen barrier film. According to the above configuration, since it is possible to insulate the second hydrogen barrier film and the ferroelectric capacitor by the first hydrogen barrier film, use a conductive material as the second hydrogen barrier film. It has the effect that

【0008】請求項2に記載の強誘電体薄膜メモリは、
前記第一の水素バリア膜に設けられた開口部の面積S1よ
りも前記第二の水素バリア膜に設けられた開口部の面積
S2が大きく、前記配線層は前記第二の水素バリア膜に接
しないことを特徴とする。上記構成によれば、配線層が
キャパシタの上電極上に堆積される構造においても、第
二の水素バリア膜は配線層と絶縁性が確保されるため、
第二の水素バリア膜として導電性の材料をもちいること
ができるという効果を有する。
According to another aspect of the ferroelectric thin film memory of the present invention,
The area of the opening provided in the second hydrogen barrier film is larger than the area S1 of the opening provided in the first hydrogen barrier film.
S2 is large, and the wiring layer is not in contact with the second hydrogen barrier film. According to the above configuration, even in the structure in which the wiring layer is deposited on the upper electrode of the capacitor, the second hydrogen barrier film ensures insulation with the wiring layer.
It has an effect that a conductive material can be used as the second hydrogen barrier film.

【0009】請求項3に記載の強誘電体薄膜メモリは、
前記第二の水素バリア膜に設けられた開口部の面積S2が
前記強誘電体薄膜キャパシタの上部電極の面積より小さ
いことを特徴とする。上記構成によれば、第二の水素バ
リア膜がキャパシタを覆う面積がより大きくなるため、
より確実な水素バリア性能が期待できるという効果を有
する。
According to a third aspect of the ferroelectric thin film memory,
The area S2 of the opening provided in the second hydrogen barrier film is smaller than the area of the upper electrode of the ferroelectric thin film capacitor. According to the above configuration, the area where the second hydrogen barrier film covers the capacitor becomes larger,
The effect is that more reliable hydrogen barrier performance can be expected.

【0010】請求項4に記載の強誘電体薄膜メモリは、
前記第一の水素バリア膜が、アルミニウム、マグネシウ
ムあるいはチタンのいずれかを含む酸化物であることを
特徴とする。上記構成によれば、第一の水素バリア膜が
優れた水素バリア性能を示すという効果を有する。
According to another aspect of the ferroelectric thin film memory of the present invention,
The first hydrogen barrier film is an oxide containing any one of aluminum, magnesium and titanium. According to the above configuration, the first hydrogen barrier film has an effect of exhibiting excellent hydrogen barrier performance.

【0011】請求項5に記載の強誘電体薄膜メモリの製
造方法は、前記第二の水素バリア膜がイリジウムの酸化
物であることを特徴とする。上記構成によれば、第二の
水素バリア膜がきわめて優れた水素バリア性能を発揮す
るため、強誘電体薄膜の還元劣化が防止できるという効
果を有する。
A method of manufacturing a ferroelectric thin film memory according to a fifth aspect is characterized in that the second hydrogen barrier film is an oxide of iridium. According to the above configuration, the second hydrogen barrier film exhibits an extremely excellent hydrogen barrier performance, so that the reduction deterioration of the ferroelectric thin film can be prevented.

【0012】請求項6に記載の強誘電体薄膜メモリの製
造方法は、前記第二の水素バリア膜がチタンであること
を特徴とする。上記構成によれば、第二の水素バリア膜
がきわめて優れた水素バリア性能を発揮するため、強誘
電体薄膜の還元劣化が防止できるという効果を有する。
A method of manufacturing a ferroelectric thin film memory according to a sixth aspect is characterized in that the second hydrogen barrier film is titanium. According to the above configuration, the second hydrogen barrier film exhibits an extremely excellent hydrogen barrier performance, so that the reduction deterioration of the ferroelectric thin film can be prevented.

【0013】請求項7に記載の強誘電体薄膜メモリの製
造方法は、前記第二の水素バリア膜がチタンの窒化物で
あることを特徴とする。上記構成によれば、第二の水素
バリア膜がきわめて優れた水素バリア性能を発揮するた
め、強誘電体薄膜の還元劣化が防止できるという効果を
有する。
A method of manufacturing a ferroelectric thin film memory according to a seventh aspect is characterized in that the second hydrogen barrier film is a nitride of titanium. According to the above configuration, the second hydrogen barrier film exhibits an extremely excellent hydrogen barrier performance, so that the reduction deterioration of the ferroelectric thin film can be prevented.

【0014】[0014]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.

【0015】(実施例1)はじめに図をもちいて強誘電
体薄膜素子の形成過程を模式的に説明する。基板101
上に予め強誘電体メモリ素子の駆動回路部(102)を
形成した。次にスパッタリング法などをもちいて白金あ
るいはイリジウムを全面に成膜した後、これをエッチン
グによって所望形状にパターニングした。ここでは互い
に平行に配列された下電極103を形成した。この上に
スピンコート法によってストロンチウム、ビスマス、タ
ンタルを含む有機溶液を塗布し、乾燥をおこなうことに
より前駆体膜を得た。このスピンコートと乾燥の工程は
前駆体膜が所望の膜厚に達するまで繰り返した。最後に
700℃で1時間の酸素アニール処理を施すことにより、結
晶性薄膜であるSrBi2Ta2O9(以下SBTと表記)を得た。な
お、SBTの成膜方法としてはこのほかにMOCVD法やスパッ
タリング法などももちいることができる。このSBTは下
電極103を覆う領域以外はエッチングによって除去し
た(104)。続けてスパッタリング法により白金ある
いはイリジウムを成膜した。この白金あるいはイリジウ
ムをエッチングによってパターニングし、下電極103
と直交する方向に配列した上電極105を形成した(図
3)。下電極103と上電極105が交差する領域は図
3に示すようにマトリクス状に配置され、この交差領域
が強誘電体キャパシタに相当する。
(Embodiment 1) First, a process of forming a ferroelectric thin film element will be schematically described with reference to the drawings. Board 101
A drive circuit portion (102) of the ferroelectric memory device is formed in advance on the top. Next, after forming a film of platinum or iridium on the entire surface by using a sputtering method or the like, this was patterned into a desired shape by etching. Here, the lower electrodes 103 arranged in parallel with each other were formed. An organic solution containing strontium, bismuth, and tantalum was applied onto this by a spin coating method, and dried to obtain a precursor film. The steps of spin coating and drying were repeated until the precursor film reached the desired film thickness. Finally
A crystalline thin film SrBi2Ta2O9 (hereinafter referred to as SBT) was obtained by performing oxygen annealing treatment at 700 ° C. for 1 hour. In addition, as a film forming method of SBT, a MOCVD method, a sputtering method, or the like can also be used. The SBT was removed by etching except the region covering the lower electrode 103 (104). Subsequently, platinum or iridium was deposited by the sputtering method. This platinum or iridium is patterned by etching, and the lower electrode 103
The upper electrode 105 arranged in the direction orthogonal to is formed (FIG. 3). A region where the lower electrode 103 and the upper electrode 105 intersect is arranged in a matrix as shown in FIG. 3, and this intersecting region corresponds to a ferroelectric capacitor.

【0016】前記のようにマトリクス状に配列された強
誘電体キャパシタ上に、第一の水素バリア膜106とし
てAl2O3を成膜した。図4に示すように、このAl2O3は駆
動回路部上からはエッチングによって除去した。この上
にさらに第二の水素バリア膜107としてイリジウム酸
化膜を成膜した。第二の水素バリア膜も第一の水素バリ
ア膜と同様、駆動回路部を含む強誘電体キャパシタ領域
の周辺からはエッチングによって除去した(図5)。層
間絶縁膜108としてTEOS(Tetraethylorthosilicate)
膜を成膜し(図6)、下電極103ならびに上電極10
5上にコンタクトホール109を形成した(図7)。こ
こにアルミニウムを堆積し、強誘電体キャパシタと駆動
回路部との配線(110)をおこなった(図8)。図8
の線A−Bに沿った断面図を図9に示す(試料1)。一方
比較のため、水素バリア膜として第二の水素バリア膜を
形成せずに素子を作製した(試料2)。
Al2O3 was deposited as the first hydrogen barrier film 106 on the ferroelectric capacitors arranged in a matrix as described above. As shown in FIG. 4, this Al2O3 was removed from the drive circuit portion by etching. An iridium oxide film was further formed thereon as a second hydrogen barrier film 107. Like the first hydrogen barrier film, the second hydrogen barrier film was also removed by etching from the periphery of the ferroelectric capacitor region including the drive circuit section (FIG. 5). TEOS (Tetraethylorthosilicate) as the interlayer insulating film 108
A film is formed (FIG. 6), and the lower electrode 103 and the upper electrode 10 are formed.
A contact hole 109 was formed on the surface of the metal layer 5 (FIG. 7). Aluminum was deposited here, and wiring (110) between the ferroelectric capacitor and the drive circuit portion was performed (FIG. 8). Figure 8
9 is a sectional view taken along the line AB in FIG. 9 (Sample 1). On the other hand, for comparison, an element was manufactured without forming a second hydrogen barrier film as a hydrogen barrier film (Sample 2).

【0017】それぞれの作製方法で得られたメモリ素子
の特性を比較することにした。ここでは強誘電体薄膜キ
ャパシタの強誘電特性に注目することにした。上下電極
間に適当な交流電圧を印加したとき、上下電極には印加
電圧の大きさと向きに依存してある一定量の電荷が誘起
される。この様子をモニターするため、横軸に印加電
圧、縦軸に電荷量をプロットすると分極軸の反転に起因
したヒステリシスループが得られる。結果を図21から
図23に示す。
It was decided to compare the characteristics of the memory devices obtained by the respective manufacturing methods. Here, we decided to focus on the ferroelectric characteristics of the ferroelectric thin film capacitor. When an appropriate AC voltage is applied between the upper and lower electrodes, a certain amount of electric charge is induced in the upper and lower electrodes depending on the magnitude and direction of the applied voltage. To monitor this state, plotting the applied voltage on the horizontal axis and the charge amount on the vertical axis, a hysteresis loop resulting from the inversion of the polarization axis is obtained. The results are shown in FIGS. 21 to 23.

【0018】図24はSBTキャパシタを形成した直後の
ヒステリシスループを示す。これはすなわち前述の図3
において、一本の下電極103と一本の上電極105を
選択し、この電極間に電圧を印加して得られたヒステリ
シスループである。同様に、図22と図23にはそれぞ
れ試料1ならびに試料2で得られたヒステリシスループ
を示す。図から明らかなように、試料1ではSBTキャパ
シタ形成直後と比較して強誘電特性の劣化が少ない。一
方、試料2ではヒステリシスループが細り、大幅な特性
劣化の生じていることがわかる。両試料の構造上の違い
によって加工工程後に大きな特性差が現れることが明ら
かになった。すなわち強誘電体薄膜キャパシタ上に第二
の水素バリア膜として成膜されたイリジウム酸化膜の有
無に起因してプロセス劣化の程度が大きく異なると考え
られる。
FIG. 24 shows the hysteresis loop immediately after forming the SBT capacitor. This is as shown in FIG.
Is a hysteresis loop obtained by selecting one lower electrode 103 and one upper electrode 105 and applying a voltage between these electrodes. Similarly, FIGS. 22 and 23 show the hysteresis loops obtained in Sample 1 and Sample 2, respectively. As is clear from the figure, in Sample 1, the ferroelectric characteristics are less deteriorated as compared with immediately after the formation of the SBT capacitor. On the other hand, in Sample 2, it can be seen that the hysteresis loop is thin and the characteristics are significantly deteriorated. It was clarified that a large difference in characteristics appears after the processing process due to the structural difference between the two samples. That is, it is considered that the degree of process deterioration greatly differs due to the presence or absence of the iridium oxide film formed as the second hydrogen barrier film on the ferroelectric thin film capacitor.

【0019】本実施例に記載した強誘電体メモリの作製
方法においては、TEOS成膜工程あるいはパッシベーショ
ン成膜工程において発生する水素がキャパシタの特性劣
化を引き起こす大きな要因である。試料1では、強誘電
体薄膜キャパシタ上に形成された水素バリア膜はAl2O3
単層のみである。このため水素が完全に遮断されず、一
部キャパシタ内部に侵入したものと考えられる。SBT薄
膜が還元されることによって膜本来の強誘電特性が大き
く損なわれ、ヒステリシス特性は大幅な劣化を示した。
一方、試料2ではTEOS膜の形成前、強誘電体薄膜キャパ
シタ上にAl2O3薄膜とさらに第二の水素バリア膜とし
てイリジウム酸化膜が形成されている。このAl2O3薄膜
とイリジウム酸化膜のダブルバリア構造がTEOS成膜工程
あるいはパッシベーション成膜工程において発生する水
素を完全に遮断し、SBT薄膜内部への水素侵入を防止し
たものと考えられる。
In the method of manufacturing the ferroelectric memory described in this embodiment, hydrogen generated in the TEOS film forming step or the passivation film forming step is a major factor causing deterioration of the characteristics of the capacitor. In Sample 1, the hydrogen barrier film formed on the ferroelectric thin film capacitor was Al2O3.
There is only a single layer. For this reason, it is considered that hydrogen was not completely blocked and partially penetrated into the capacitor. Due to the reduction of the SBT thin film, the original ferroelectric property of the film was greatly impaired, and the hysteresis property was significantly deteriorated.
On the other hand, in Sample 2, before forming the TEOS film, an Al2O3 thin film and an iridium oxide film as a second hydrogen barrier film are formed on the ferroelectric thin film capacitor. It is considered that the double barrier structure of the Al2O3 thin film and the iridium oxide film completely blocked the hydrogen generated in the TEOS film formation process or the passivation film formation process, and prevented the invasion of hydrogen into the SBT thin film.

【0020】本発明の素子構造においては、導電性の有
無に関係無く、キャパシタの側壁にもっとも優れた水素
バリア膜を形成することができる。素子構造のなかで、
水素バリア膜の形成位置に大きな自由度が生まれたた
め、強誘電体をプロセス起因の還元劣化から確実に保護
することが可能になった。
In the device structure of the present invention, the most excellent hydrogen barrier film can be formed on the side wall of the capacitor regardless of whether or not it has conductivity. In the element structure,
Since a large degree of freedom has been created in the formation position of the hydrogen barrier film, it has become possible to reliably protect the ferroelectric substance from reduction degradation due to the process.

【0021】(実施例2)はじめに図をもちいて強誘電
体薄膜素子の積層過程を模式的に説明する。単結晶シリ
コン基板201上にスイッチングトランジスタ202と
なるMOSトランジスタ及び素子分離領域203を形成
し、さらに層間絶縁膜としてボロン燐ドープシリコン酸
化膜(BPSG)204を成膜した。
(Embodiment 2) First, the stacking process of the ferroelectric thin film element will be schematically described with reference to the drawings. A MOS transistor serving as a switching transistor 202 and an element isolation region 203 were formed on a single crystal silicon substrate 201, and further a boron phosphorus-doped silicon oxide film (BPSG) 204 was formed as an interlayer insulating film.

【0022】次にリソグラフィ工程により、コンタクト
ホール形成用のレジストパターンを形成後、ドライエッ
チング法によりコンタクトホールを開口した。ポリシリ
コン膜を堆積した後、燐をドーピングした。続けて化学
的機械的研磨によりポリシリコン膜を研磨し、コンタク
トホール内にポリシリコンプラグ205を形成した。次
に下電極とポリシリコンプラグ205とのバリアメタル
層206として窒化チタン膜をスパッタリング法により
成膜した。得られた基板構造を図10に示す。この上に
下部電極として白金207を成膜した。この白金207
の上にスピンコート法によってストロンチウム、ビスマ
ス、タンタルを含む有機溶液を塗布し、乾燥をおこなう
ことにより前駆体膜を得た。このスピンコートと乾燥の
工程は前駆体膜が所望の膜厚に達するまで繰り返した。
最後に700℃で1時間の酸素アニール処理を施すことによ
り、結晶性薄膜であるSrBi2Ta2O9(以下SBTと表記)20
8を得た。さらにスパッタリング法により上部電極とし
て白金209を成膜した(図11)。
Next, after forming a resist pattern for forming a contact hole by a lithography process, the contact hole was opened by a dry etching method. After depositing the polysilicon film, phosphorus was doped. Subsequently, the polysilicon film was polished by chemical mechanical polishing to form a polysilicon plug 205 in the contact hole. Next, a titanium nitride film was formed as a barrier metal layer 206 between the lower electrode and the polysilicon plug 205 by a sputtering method. The obtained substrate structure is shown in FIG. A platinum 207 film was formed thereon as a lower electrode. This platinum 207
A precursor film was obtained by applying an organic solution containing strontium, bismuth, and tantalum onto the above by spin coating and drying. The steps of spin coating and drying were repeated until the precursor film reached the desired film thickness.
Finally, by performing oxygen annealing treatment at 700 ° C for 1 hour, SrBi2Ta2O9 (hereinafter referred to as SBT), which is a crystalline thin film, 20
Got 8. Further, platinum 209 was deposited as an upper electrode by the sputtering method (FIG. 11).

【0023】次に、下部電極、SBT薄膜および上部電極
を所望サイズにパターニングすることによりSBT薄膜キ
ャパシタを形成した(図12)。再度酸素雰囲気におけ
るアニール処理を施した後、このキャパシタ表面を被覆
するように第一の水素バリア膜としてAl2O3薄膜210
をスパッタリング法によって成膜した(図13)。さらに
第二の水素バリア膜としてイリジウム酸化膜211を積
層した(図14)次にイリジウム酸化膜のみキャパシタ
周辺領域と上電極上の一部から除去した(図15)。この
上にプラズマ化学気相成長法によりTEOS(Tetraethylort
hosilicate)膜212を堆積した(図16)。強誘電体
薄膜キャパシタの上部電極と電気的コンタクトを得るた
めの開口部を設けた後(図17)、配線材料213を堆
積した(図18)。これをエッチングすることによって
配線層を形成した(図19)。最後にパッシベーション
を形成し、周辺回路とのコンタクトを確保した(図2
0)。得られた素子構造は特にスタック型と呼ばれ、高
集積化を目指したメモリセル構造のひとつである(試料
3)。一方、比較のためSBT薄膜キャパシタの水素バリ
ア膜としてAl2O3薄膜のみ形成ししてメモリセルを作製
した(試料4)。
Next, the lower electrode, the SBT thin film and the upper electrode were patterned to a desired size to form an SBT thin film capacitor (FIG. 12). After annealing is again performed in an oxygen atmosphere, an Al2O3 thin film 210 is formed as a first hydrogen barrier film so as to cover the capacitor surface.
Was deposited by a sputtering method (FIG. 13). Further, an iridium oxide film 211 was laminated as a second hydrogen barrier film (FIG. 14). Then, only the iridium oxide film was removed from the capacitor peripheral region and a part on the upper electrode (FIG. 15). On top of this, TEOS (Tetraethylort
A hosilicate) film 212 was deposited (FIG. 16). After providing an opening for obtaining electrical contact with the upper electrode of the ferroelectric thin film capacitor (FIG. 17), a wiring material 213 was deposited (FIG. 18). A wiring layer was formed by etching this (FIG. 19). Finally, passivation was formed to secure contact with peripheral circuits (Fig. 2
0). The obtained device structure is called a stack type and is one of memory cell structures aiming at high integration (Sample 3). On the other hand, for comparison, a memory cell was prepared by forming only an Al2O3 thin film as a hydrogen barrier film of an SBT thin film capacitor (Sample 4).

【0024】それぞれの作製方法で得られたメモリ素子
の特性を比較することにした。ここでは強誘電体薄膜キ
ャパシタの強誘電特性に注目することにした。上下電極
間に適当な交流電圧を印加したとき、上下電極には印加
電圧の大きさと向きに依存してある一定量の電荷が誘起
される。この様子をモニターするため、横軸に印加電
圧、縦軸に電荷量をプロットすると分極軸の反転に起因
したヒステリシスループが得られる。結果を図24から
図26に示す。
It was decided to compare the characteristics of the memory devices obtained by the respective manufacturing methods. Here, we decided to focus on the ferroelectric characteristics of the ferroelectric thin film capacitor. When an appropriate AC voltage is applied between the upper and lower electrodes, a certain amount of electric charge is induced in the upper and lower electrodes depending on the magnitude and direction of the applied voltage. To monitor this state, plotting the applied voltage on the horizontal axis and the charge amount on the vertical axis, a hysteresis loop resulting from the inversion of the polarization axis is obtained. The results are shown in FIGS. 24 to 26.

【0025】図24はSBTキャパシタを形成した直後の
ヒステリシスループを示す。図25と図26にはそれぞ
れ試料3ならびに試料4で得られたヒステリシスループ
を示す。図から明らかなように、試料3ではSBTキャパ
シタ形成直後と比較して強誘電特性の劣化が少ない。一
方、試料4ではヒステリシスループが細り、大幅な特性
劣化の生じていることがわかる。両試料の構造上の違い
によって加工工程後に大きな特性差が現れることが明ら
かになった。すなわち強誘電体薄膜キャパシタ上に第二
の水素バリア膜として成膜されたイリジウム酸化膜の有
無に起因してプロセス劣化の程度が大きく異なると考え
られる。
FIG. 24 shows the hysteresis loop immediately after forming the SBT capacitor. 25 and 26 show the hysteresis loops obtained in Sample 3 and Sample 4, respectively. As is clear from the figure, in Sample 3, the ferroelectric characteristics are less deteriorated than immediately after the SBT capacitor is formed. On the other hand, in Sample 4, it can be seen that the hysteresis loop is thin and the characteristics are significantly deteriorated. It was clarified that a large difference in characteristics appears after the processing process due to the structural difference between the two samples. That is, it is considered that the degree of process deterioration greatly differs due to the presence or absence of the iridium oxide film formed as the second hydrogen barrier film on the ferroelectric thin film capacitor.

【0026】本実施例に記載した強誘電体メモリの作製
方法においては、TEOS成膜工程あるいはパッシベーショ
ン成膜工程において発生する水素がキャパシタの特性劣
化を引き起こす大きな要因である。試料4では、強誘電
体薄膜キャパシタ上に形成された水素バリア膜はAl2O3
単層のみである。このため水素が完全に遮断されず、一
部キャパシタ内部に侵入したものと考えられる。SBT薄
膜が還元されることによって膜本来の強誘電特性が大き
く損なわれ、ヒステリシス特性は大幅な劣化を示した。
一方、試料3ではTEOS膜の形成前、強誘電体薄膜キャパ
シタ上にAl2O3薄膜とさらに第二の水素バリア膜とし
てイリジウム酸化膜が形成されている。このAl2O3薄膜
とイリジウム酸化膜のダブルバリア構造がTEOS成膜工程
あるいはパッシベーション成膜工程において発生する水
素を完全に遮断し、SBT薄膜内部への水素侵入を防止し
たものと考えられる。
In the method of manufacturing the ferroelectric memory described in this embodiment, hydrogen generated in the TEOS film forming process or the passivation film forming process is a major factor causing deterioration of the characteristics of the capacitor. In Sample 4, the hydrogen barrier film formed on the ferroelectric thin film capacitor was Al2O3.
There is only a single layer. For this reason, it is considered that hydrogen was not completely blocked and partially penetrated into the capacitor. Due to the reduction of the SBT thin film, the original ferroelectric property of the film was greatly impaired, and the hysteresis property was significantly deteriorated.
On the other hand, in Sample 3, before the TEOS film was formed, an Al2O3 thin film and an iridium oxide film as a second hydrogen barrier film were formed on the ferroelectric thin film capacitor. It is considered that the double barrier structure of the Al2O3 thin film and the iridium oxide film completely blocked the hydrogen generated in the TEOS film formation process or the passivation film formation process, and prevented the invasion of hydrogen into the SBT thin film.

【0027】本発明の素子構造においては、導電性の有
無に関係無く、キャパシタの側壁にもっとも優れた水素
バリア膜を形成することができる。素子構造のなかで、
水素バリア膜の形成位置に大きな自由度が生まれたた
め、強誘電体をプロセス起因の還元劣化から確実に保護
することが可能になった。
In the device structure of the present invention, the most excellent hydrogen barrier film can be formed on the side wall of the capacitor regardless of the presence or absence of conductivity. In the element structure,
Since a large degree of freedom has been created in the formation position of the hydrogen barrier film, it has become possible to reliably protect the ferroelectric substance from reduction degradation due to the process.

【0028】(実施例3)図5における第二の水素バリ
ア膜107としてTiを形成し、試料を作製した(試料
5)。この試料は、実施例1における試料1と構造上、
第二の水素バリア膜をイリジウム酸化膜からTiに変更し
た点のみ異なる。強誘電体キャパシタの特性をしらべた
ところ、図27に示されるようなヒステリシスループが
得られた。図22と比較して明らかなように、試料1と
同等の強誘電特性を示していることがわかる。第二の水
素バリア膜としてTiを利用することは、プロセスに起因
した水素による還元劣化から強誘電体キャパシタを保護
する上で、きわめて有効であることが確認された。
(Example 3) Ti was formed as the second hydrogen barrier film 107 in FIG. 5 to prepare a sample (Sample 5). This sample is structurally the same as Sample 1 in Example 1,
The only difference is that the second hydrogen barrier film was changed from iridium oxide film to Ti. When the characteristics of the ferroelectric capacitor were examined, a hysteresis loop as shown in FIG. 27 was obtained. As is clear from comparison with FIG. 22, it can be seen that the ferroelectric characteristics equivalent to those of Sample 1 are exhibited. It was confirmed that the use of Ti as the second hydrogen barrier film is extremely effective in protecting the ferroelectric capacitor from reduction deterioration due to hydrogen caused by the process.

【0029】(実施例4)図5における第二の水素バリ
ア膜107としてTiNを形成し、試料を作製した(試料
6)。この試料は、実施例1における試料1と構造上、
第二の水素バリア膜をイリジウム酸化膜からTiNに変更
した点のみ異なる。強誘電体キャパシタの特性をしらべ
たところ、図28に示されるようなヒステリシスループ
が得られた。図22と比較して明らかなように、試料1
と同等の強誘電特性を示していることがわかる。第二の
水素バリア膜としてTiNを利用することは、プロセスに
起因した水素による還元劣化から強誘電体キャパシタを
保護する上で、きわめて有効であることが確認された。
Example 4 TiN was formed as the second hydrogen barrier film 107 in FIG. 5 to prepare a sample (sample 6). This sample is structurally the same as Sample 1 in Example 1,
The only difference is that the second hydrogen barrier film was changed from iridium oxide film to TiN. When the characteristics of the ferroelectric capacitor were examined, a hysteresis loop as shown in FIG. 28 was obtained. As is clear from comparison with FIG. 22, sample 1
It can be seen that it exhibits ferroelectric characteristics equivalent to. It was confirmed that the use of TiN as the second hydrogen barrier film is extremely effective in protecting the ferroelectric capacitor from reduction degradation due to hydrogen caused by the process.

【0030】(実施例5)図15における第二の水素バ
リア膜211としてTiを形成し、試料を作製した(試料
7)。この試料は、実施例2における試料3と構造上、
第二の水素バリア膜をイリジウム酸化膜からTiに変更し
た点のみ異なる。強誘電体キャパシタの特性をしらべた
ところ、図29に示されるようなヒステリシスループが
得られた。図25と比較して明らかなように、試料3と
同等の強誘電特性を示していることがわかる。第二の水
素バリア膜としてTiを利用することは、プロセスに起因
した水素による還元劣化から強誘電体キャパシタを保護
する上で、きわめて有効であることが確認された。
(Example 5) Ti was formed as the second hydrogen barrier film 211 in FIG. 15 to prepare a sample (Sample 7). This sample is structurally the same as Sample 3 in Example 2,
The only difference is that the second hydrogen barrier film was changed from iridium oxide film to Ti. When the characteristics of the ferroelectric capacitor were examined, a hysteresis loop as shown in FIG. 29 was obtained. As is clear from comparison with FIG. 25, it can be seen that the ferroelectric characteristics equivalent to those of Sample 3 are exhibited. It was confirmed that the use of Ti as the second hydrogen barrier film is extremely effective in protecting the ferroelectric capacitor from reduction deterioration due to hydrogen caused by the process.

【0031】(実施例6)図15における第二の水素バ
リア膜211としてTiNを形成し、試料を作製した(試
料8)。この試料は、実施例2における試料3と構造
上、第二の水素バリア膜をイリジウム酸化膜からTiNに
変更した点のみ異なる。強誘電体キャパシタの特性をし
らべたところ、図30に示されるようなヒステリシスル
ープが得られた。図25と比較して明らかなように、試
料3と同等の強誘電特性を示していることがわかる。第
二の水素バリア膜としてTiNを利用することは、プロセ
スに起因した水素による還元劣化から強誘電体キャパシ
タを保護する上で、きわめて有効であることが確認され
た。
Example 6 TiN was formed as the second hydrogen barrier film 211 in FIG. 15 to prepare a sample (Sample 8). This sample differs from Sample 3 in Example 2 in structure only in that the second hydrogen barrier film was changed from an iridium oxide film to TiN. When the characteristics of the ferroelectric capacitor were examined, a hysteresis loop as shown in FIG. 30 was obtained. As is clear from comparison with FIG. 25, it can be seen that the ferroelectric characteristics equivalent to those of Sample 3 are exhibited. It was confirmed that the use of TiN as the second hydrogen barrier film is extremely effective in protecting the ferroelectric capacitor from reduction degradation due to hydrogen caused by the process.

【0032】[0032]

【発明の効果】以上に述べたように本発明の強誘電体薄
膜メモリの構造においては、導電性薄膜であっても、優
れた水素バリア性能を示す材料であれば、強誘電体キャ
パシタの周囲に隙間無く配置することが可能である。こ
のためプロセスに起因して発生する水素から強誘電体の
還元劣化を防止することができる。
As described above, in the structure of the ferroelectric thin film memory of the present invention, even if it is a conductive thin film, if it is a material exhibiting an excellent hydrogen barrier performance, it is surrounded by the ferroelectric capacitor. It is possible to place them in a space without gaps. Therefore, it is possible to prevent the reduction deterioration of the ferroelectric substance from hydrogen generated due to the process.

【図面の簡単な説明】[Brief description of drawings]

【図1】 試料1の作製工程において、下電極のパター
ニング工程が終了した時点での試料構造を示す平面図。
FIG. 1 is a plan view showing the structure of a sample at the time when the lower electrode patterning process is completed in the sample 1 manufacturing process.

【図2】 試料1の作製工程において、強誘電体薄膜を
形成した時点での試料構造を示す平面図。
FIG. 2 is a plan view showing the structure of a sample at the time when a ferroelectric thin film is formed in the manufacturing process of sample 1.

【図3】 試料1の作製工程において、上電極の形成を
終了した時点での試料構造を示す平面図。
FIG. 3 is a plan view showing the structure of a sample at the time when the formation of the upper electrode is completed in the manufacturing process of sample 1.

【図4】 試料1の作製工程において、第一の水素バリ
ア膜を形成した時点での試料構造を示す平面図。
FIG. 4 is a plan view showing the sample structure at the time when the first hydrogen barrier film is formed in the manufacturing process of sample 1.

【図5】 試料1の作製工程において、第二の水素バリ
ア膜を形成した時点での試料構造を示す平面図。
FIG. 5 is a plan view showing the sample structure at the time when the second hydrogen barrier film is formed in the manufacturing process of sample 1.

【図6】 試料1の作製工程において、層間絶縁膜を形
成した時点での試料構造を示す平面図。
FIG. 6 is a plan view showing the structure of a sample at the time when an interlayer insulating film is formed in the manufacturing process of sample 1.

【図7】 試料1の作製工程において、コンタクトホー
ルを形成した時点での試料構造を示す平面図。
FIG. 7 is a plan view showing a sample structure at the time when a contact hole is formed in the manufacturing process of sample 1.

【図8】 試料1の作製工程において、配線層を形成し
た時点での試料構造を示す平面図。
FIG. 8 is a plan view showing a sample structure at the time when a wiring layer is formed in the manufacturing process of sample 1.

【図9】 図8における線A-Bに沿った試料1の断面を
示す図。
9 is a diagram showing a cross section of Sample 1 taken along the line AB in FIG. 8. FIG.

【図10】 試料3の作製工程において、スタート基板
の断面を示す図。
FIG. 10 is a diagram showing a cross section of a start substrate in a manufacturing process of Sample 3.

【図11】 試料3の作製工程において、上電極を成膜
した時点での試料構造を示す断面図。
FIG. 11 is a cross-sectional view showing the structure of the sample at the time when the upper electrode is formed in the process of manufacturing sample 3.

【図12】 試料3の作製工程において、強誘電体薄膜
キャパシタを形成した時点での試料構造を示す断面図。
FIG. 12 is a cross-sectional view showing the structure of a sample at the time when a ferroelectric thin film capacitor is formed in the manufacturing process of sample 3.

【図13】 試料3の作製工程において、第一の水素バ
リア膜を成膜した時点での試料構造を示す断面図。
FIG. 13 is a cross-sectional view showing a sample structure at the time when a first hydrogen barrier film is formed in a manufacturing process of Sample 3.

【図14】 試料3の作製工程において、第二の水素バ
リア膜を成膜した時点での試料構造を示す断面図。
FIG. 14 is a cross-sectional view showing the sample structure at the time when the second hydrogen barrier film is formed in the manufacturing process of sample 3.

【図15】 試料3の作製工程において、第二の水素バ
リア膜をパターニングした時点での試料構造を示す断面
図。
FIG. 15 is a cross-sectional view showing the sample structure at the time when the second hydrogen barrier film is patterned in the sample 3 manufacturing process.

【図16】 試料3の作製工程において、層間絶縁膜を
成膜した時点での試料構造を示す断面図。
16 is a cross-sectional view showing the structure of a sample at the time when an interlayer insulating film is formed in the manufacturing process of Sample 3. FIG.

【図17】 試料3の作製工程において、コンタクトホ
ールを形成した時点での試料構造を示す断面図。
FIG. 17 is a cross-sectional view showing the structure of a sample at the time when a contact hole is formed in the manufacturing process of sample 3.

【図18】 試料3の作製工程において、配線材料を成
膜した時点での試料構造を示す断面図。
FIG. 18 is a cross-sectional view showing a sample structure at the time when a wiring material is formed into a film in a manufacturing process of sample 3.

【図19】 試料3の作製工程において、配線層を形成
した時点での試料構造を示す断面図。
FIG. 19 is a cross-sectional view showing the structure of a sample at the time when a wiring layer is formed in the manufacturing process of sample 3.

【図20】 試料3の作製工程において、パッシベーシ
ョン膜を成膜した時点での試料構造を示す断面図。
FIG. 20 is a cross-sectional view showing a sample structure at the time when a passivation film is formed in a manufacturing process of Sample 3.

【図21】 試料3の強誘電体薄膜キャパシタで測定さ
れた初期のヒステリシスループ。
FIG. 21 shows an initial hysteresis loop measured with the ferroelectric thin film capacitor of Sample 3.

【図22】 試料3の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
FIG. 22 is a hysteresis loop after formation of passivation measured in a ferroelectric thin film capacitor of Sample 3.

【図23】 試料4の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
FIG. 23 is a hysteresis loop after formation of passivation measured in a ferroelectric thin film capacitor of Sample 4.

【図24】 試料1の強誘電体薄膜キャパシタで測定さ
れた初期のヒステリシスループ。
FIG. 24 shows an initial hysteresis loop measured with the ferroelectric thin film capacitor of Sample 1.

【図25】 試料1の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
25 is a hysteresis loop after passivation formation measured in the ferroelectric thin film capacitor of Sample 1. FIG.

【図26】 試料2の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
FIG. 26 is a hysteresis loop after passivation formation measured in the ferroelectric thin film capacitor of Sample 2.

【図27】 試料5の強誘電体薄膜キャパシタで測定さ
れた配線層形成後のヒステリシスループ。
FIG. 27 is a hysteresis loop after forming a wiring layer, which is measured by the ferroelectric thin film capacitor of Sample 5.

【図28】 試料6の強誘電体薄膜キャパシタで測定さ
れた配線層形成後のヒステリシスループ。
FIG. 28 is a hysteresis loop after forming a wiring layer, which is measured in the ferroelectric thin film capacitor of Sample 6.

【図29】 試料7の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
FIG. 29 is a hysteresis loop after formation of passivation measured in the ferroelectric thin film capacitor of Sample 7.

【図30】 試料8の強誘電体薄膜キャパシタで測定さ
れたパッシベーション形成後のヒステリシスループ。
FIG. 30 shows a hysteresis loop after formation of passivation measured in the ferroelectric thin film capacitor of Sample 8.

【符号の説明】[Explanation of symbols]

101.基板 102.駆動回路 103.下電極 104.SBT薄膜 105.上電極 106.第一の水素バリア膜 107.第二の水素バリア膜であり、実施例1において
はイリジウム酸化膜。実施例3においてはTi。実施例4
においてはTiN。 108.層間絶縁膜 109.コンタクトホール 110.配線層 201.基板 202.スイッチングトランジスタ 203.素子分離領域 204.層間絶縁膜 205.ポリシリコンプラグ 206.バリアメタル層 207.下電極 208.SBT薄膜 209.上電極 210.第一の水素バリア膜 211.第二の水素バリア膜 212.層間絶縁膜 213.配線層 214.パッシベーション膜
101. Substrate 102. Drive circuit 103. Lower electrode 104. SBT thin film 105. Upper electrode 106. First hydrogen barrier film 107. The second hydrogen barrier film, which is an iridium oxide film in Example 1. In Example 3, Ti. Example 4
In TiN. 108. Interlayer insulating film 109. Contact hole 110. Wiring layer 201. Substrate 202. Switching transistor 203. Element isolation region 204. Interlayer insulating film 205. Polysilicon plug 206. Barrier metal layer 207. Lower electrode 208. SBT thin film 209. Upper electrode 210. First hydrogen barrier film 211. Second hydrogen barrier film 212. Interlayer insulating film 213. Wiring layer 214. Passivation film

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 半導体基板上に下部電極、酸化物強誘電
体薄膜および上部電極を順次積層して構成される強誘電
体薄膜キャパシタと、このキャパシタ表面に被覆された
保護膜層と、この保護膜層の前記上部電極上に設けられ
た開口部と、前記保護膜層上および前記開口部に形成さ
れた配線層とを具備する強誘電体薄膜メモリにおいて、
前記保護膜層が第一の水素バリア膜とこの上に形成され
た第二の水素バリア膜および絶縁膜より構成されること
を特徴とする強誘電体薄膜メモリ。
1. A ferroelectric thin film capacitor formed by sequentially stacking a lower electrode, an oxide ferroelectric thin film and an upper electrode on a semiconductor substrate, a protective film layer coated on the surface of the capacitor, and a protective film. A ferroelectric thin film memory comprising an opening provided on the upper electrode of a film layer, and a wiring layer formed on the protective film layer and in the opening,
A ferroelectric thin film memory, wherein the protective film layer comprises a first hydrogen barrier film, a second hydrogen barrier film and an insulating film formed on the first hydrogen barrier film.
【請求項2】 前記第一の水素バリア膜に設けられた開
口部の面積S1よりも前記第二の水素バリア膜に設けられ
た開口部の面積S2が大きく、前記配線層は前記第二の水
素バリア膜に接しないことを特徴とする強誘電体薄膜メ
モリ。
2. The area S2 of the opening provided in the second hydrogen barrier film is larger than the area S1 of the opening provided in the first hydrogen barrier film, and the wiring layer has a second area S2. A ferroelectric thin film memory characterized by not contacting a hydrogen barrier film.
【請求項3】 前記第二の水素バリア膜に設けられた開
口部の面積S2が前記強誘電体薄膜キャパシタの上部電極
の面積より小さいことを特徴とする請求項2記載の強誘
電体薄膜メモリ。
3. The ferroelectric thin film memory according to claim 2, wherein an area S2 of an opening provided in the second hydrogen barrier film is smaller than an area of an upper electrode of the ferroelectric thin film capacitor. .
【請求項4】 前記第一の水素バリア膜が、アルミニウ
ム、マグネシウムあるいはチタンのいずれかを含む酸化
物であることを特徴とする請求項1から請求項3に記載
の強誘電体薄膜メモリ。
4. The ferroelectric thin film memory according to claim 1, wherein the first hydrogen barrier film is an oxide containing any of aluminum, magnesium and titanium.
【請求項5】 前記第二の水素バリア膜がイリジウムの
酸化物であることを特徴とする請求項1から請求項4に
記載の強誘電体薄膜メモリ。
5. The ferroelectric thin film memory according to claim 1, wherein the second hydrogen barrier film is an oxide of iridium.
【請求項6】 前記第二の水素バリア膜がチタンである
ことを特徴とする請求項1から請求項4に記載の強誘電
体薄膜メモリ。
6. The ferroelectric thin film memory according to claim 1, wherein the second hydrogen barrier film is titanium.
【請求項7】 前記第二の水素バリア膜がチタンの窒化
物であることを特徴とする請求項1から請求項4に記載
の強誘電体薄膜メモリ。
7. The ferroelectric thin film memory according to claim 1, wherein the second hydrogen barrier film is a nitride of titanium.
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