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JP2003258216A - Method for manufacturing optical semiconductor integrated circuit device - Google Patents

Method for manufacturing optical semiconductor integrated circuit device

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JP2003258216A
JP2003258216A JP2002051995A JP2002051995A JP2003258216A JP 2003258216 A JP2003258216 A JP 2003258216A JP 2002051995 A JP2002051995 A JP 2002051995A JP 2002051995 A JP2002051995 A JP 2002051995A JP 2003258216 A JP2003258216 A JP 2003258216A
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JP
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Patent type
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lt
region
sp
transistor
manufacturing
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Pending
Application number
JP2002051995A
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Japanese (ja)
Inventor
Toshiyuki Okoda
Tsuyoshi Takahashi
敏幸 大古田
強 高橋
Original Assignee
Sanyo Electric Co Ltd
三洋電機株式会社
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Abstract

<P>PROBLEM TO BE SOLVED: To solve the problem that in a method for manufacturing an optical semiconductor integrated circuit device in which a vertical pnp transistor and a photodiode are built, two elements having different characteristics are formed on the same substrate, and hence it is difficult to simultaneously improve the respective characteristics. <P>SOLUTION: The method for manufacturing the optical semiconductor integrated circuit device comprises the steps of forming a p<SP>+</SP>-type exudated region of an emitter region in a vertical pnp transistor 21 by exudating an impurity from an emitter retrieving electrode 41, and forming an n<SP>+</SP>-type diffused region 39 of a base leading region by ion implanting. Then, the region 39 is formed in the same step of forming the region 40 of the photodiode 22. Thus, a cell size of the transistor 21 can be reduced, and further high-frequency characteristics of the transistor 21 can be improved. <P>COPYRIGHT: (C)2003,JPO

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】本発明は、ホトダイオードとバイポーラICとを一体化した光半導体集積回路装置の製造方法において、ホトダイオードの高速応答を可能とするノンドープエピタキシャル層にバイポーラICを形成することを目的とする。 BACKGROUND OF THE INVENTION [0001] [Technical Field of the Invention The present invention provides a method of manufacturing an optical semiconductor integrated circuit device formed by integrating a photodiode and a bipolar IC, non-doped epitaxial that enables high-speed response of the photodiode intended to form the bipolar IC to the layer. 【0002】 【従来の技術】受光素子と周辺回路とを一体化してモノリシックに形成した光半導体集積回路装置は、受光素子と回路素子とを別個に形成しハイブリットIC化したものと異なりコストダウンが期待できる。 [0002] optical semiconductor integrated circuit device formed monolithically integrating the light receiving element and the peripheral circuit, the cost different from that turned into hybrid IC separately form the light receiving element and the circuit element It can be expected. 更に、上記ハイブリットIC化したものは外部電磁界による雑音に対しても強いというメリットを有する。 Furthermore, has an advantage that turned into the hybrid IC is strong against noise caused by external electromagnetic fields. 【0003】このような光半導体集積回路装置の従来における構造としては、例えば、特開平09−01805 [0003] As a structure of such a conventional optical semiconductor integrated circuit device, for example, JP-A-09-01805
0号公報に一実施の形態が記載されている。 It has been described one embodiment to 0 JP. 以下に、図12を参照にして、その構造について説明する。 Hereinafter, with reference to FIG. 12, it described the structure. 【0004】先ず、図12は、従来における光半導体集積回路装置の断面図である。 [0004] First, FIG. 12 is a cross-sectional view of an optical semiconductor integrated circuit device in the prior art. 具体的には、ホトダイオード1とNPNトランジスタ2とを組み込んだICの断面図である。 Specifically, a cross-sectional view of an IC that incorporates a photodiode 1 and the NPN transistor 2. 図示の如く、P型の単結晶シリコン半導体基板3上には、気相成長法によりノンドープで積層した第1のエピタキシャル層4が、例えば、15〜20μm程度の厚さで形成されている。 As shown, on the P type single crystal silicon semiconductor substrate 3, the first epitaxial layer 4 laminated with a non-doped by a vapor phase growth method, for example, is formed to a thickness of about 15 to 20 [mu] m. 同様に、この第1のエピタキシャル層4上には、気相成長法によりリン(P)ドープで積層した第2のエピタキシャル層5が、例えば、4 Similarly, this on the first epitaxial layer 4, a second epitaxial layer 5 laminated with phosphorus (P) doped by vapor deposition, for example, 4
〜6μm程度の厚さで形成されている。 It is formed with a thickness of about ~6Myuemu. そして、第1および第2のエピタキシャル層4、5は、両者を完全に貫通するP+型の分離領域6により第1の島領域7および第2の島領域8に電気的に分離されている。 The first and second epitaxial layers 4, 5 are electrically isolated by P + type isolation region 6 that completely penetrate the first island region 7 and the second island region 8 both. 尚、この第1の島領域7にはホトダイオード1が形成され、また、 Incidentally, the photodiode 1 is formed in the first island region 7, also,
第2の島領域8にはNPNトランジスタ2が形成される。 The second island region 8 NPN transistor 2 is formed. 【0005】第1の島領域7では、第2のエピタキシャル層5表面にはカソード取出しとなるN+型の拡散領域9が略全面に形成されており、この第2のエピタキシャル層5表面には酸化膜10が形成されている。 [0005] In the first island region 7, the second epitaxial layer 5 surface N + -type diffusion region 9 becomes the cathode extraction is formed on substantially the entire surface, to the second epitaxial layer 5 surface oxidation film 10 is formed. そして、 And,
この酸化膜10を部分的に開孔したコンタクトホールを介してカソード電極11がN+型の拡散領域9にコンタクトする。 Cathode electrode 11 into contact with the diffusion region 9 of the N + -type the oxide film 10 via the partially opening the contact holes. 一方、分離領域6をホトダイオード1のアノード側低抵抗取出し領域として、アノード電極12が分離領域6の表面にコンタクトする。 On the other hand, the isolation region 6 as an anode-side low-resistance extraction area of ​​the photodiode 1, the anode electrode 12 contacts the surface of the isolation region 6. この結果、ホトダイオード1が構成される。 As a result, the photodiode 1 is constructed. 【0006】一方、第2の島領域8では、第1のエピタキシャル層4と第2のエピタキシャル層5との境界部にはN+型の埋め込み層13が埋め込まれている。 On the other hand, in the second island region 8, the first epitaxial layer 4 at the boundary portion between the second epitaxial layer 5 N + -type buried layer 13 is buried. このN The N
+型の埋め込み層13上方の第2のエピタキシャル層5 Second epitaxial layer of + -type buried layer 13 above the 5
表面には、NPNトランジスタ2のP型のベース領域1 On the surface, P-type base region of the NPN transistor 2 1
4、N+型のエミッタ領域15およびN+型のコレクタ領域16を形成している。 4, to form a N + -type emitter region 15 and N + -type collector region 16. そして、各拡散領域上にはA Then, on the diffusion regions A
l電極17がコンタクトし、酸化膜10上を延在するA A, l electrode 17 contacts extends oxide film 10 above
l配線が各素子を連結する。 l wiring connecting each element. この結果、NPNトランジスタ2が構成され、ホトダイオード1が光信号入力部を、NPNトランジスタ2が他の素子と共に信号処理回路を構成する。 Consequently, NPN transistor 2 is formed, the photodiode 1 is an optical signal input unit, NPN transistor 2 constitutes a signal processing circuit with other elements. 【0007】次に、図13および図14を参照にして、 [0007] Next, with reference to FIGS. 13 and 14,
上記した光半導体集積回路装置の製造方法について説明する。 A method for manufacturing the optical semiconductor integrated circuit device described above. 【0008】先ず、図13に示す如く、P型の単結晶シリコン半導体基板3上には、気相成長法によりノンドープで積層した第1および第2のエピタキシャル層4、5 [0008] First, as shown in FIG. 13, on the P type single crystal silicon semiconductor substrate 3, the first and second epitaxial layers are stacked without doping by vapor phase deposition 4,5
を形成する。 To form. このとき、第2の島領域8において、第1 At this time, in the second island region 8, first
のエピタキシャル層4と第2のエピタキシャル層5との間にはN+型の埋め込み層13を形成する。 It is a buried layer 13 of N + -type between the epitaxial layer 4 and the second epitaxial layer 5. その後、第2の島領域8の第2のエピタキシャル層5表面に、P型の不純物、例えば、フッカホウ素(BF 2 )をイオン注入し、拡散する。 Thereafter, the second epitaxial layer 5 surface of the second island region 8, P-type impurity, for example, Fukkahou element (BF 2) ions are implanted and diffused. この工程により、P型の拡散領域14 By this step, P-type diffusion region 14
を形成する。 To form. 【0009】次に、図14に示す如く、第2のエピタキシャル層5表面に、N型の不純物、例えば、ヒ素(A [0009] Next, as shown in FIG. 14, the second epitaxial layer 5 surface, N-type impurity, e.g., arsenic (A
s)をイオン注入し、拡散する。 s) ions are implanted and diffused. この工程により、P型の拡散領域14を形成する。 By this step, to form a P-type diffusion region 14. この工程により、ホトダイオード1のN+型の拡散領域9、NPNトランジスタ2 This step diffusion of the N + -type photodiode 1 region 9, NPN transistor 2
のエミッタ領域15、コレクタ領域16を同時に形成する。 Simultaneously forming an emitter region 15, collector region 16. その後、電極11、12、17を形成し、図13に示した光半導体集積回路装置を完成する。 Then, to form an electrode 11, 12, 17, thereby completing the optical semiconductor integrated circuit device shown in FIG. 13. 【0010】 【発明が解決しようとする課題】上記したように、従来の光半導体集積回路装置の製造方法では、NPNトランジスタ2のエミッタ領域15を形成する方法として、第2のエピタキシャル層5にN型の不純物、例えば、ヒ素(As)をイオン注入し、拡散し形成していた。 [0010] As described above [0005] In the conventional method of manufacturing an optical semiconductor integrated circuit device, as a method for forming the emitter region 15 of the NPN transistor 2, N on the second epitaxial layer 5 type impurity, e.g., arsenic (As) is ion-implanted and diffused to form. このとき、例えば、フォトレジストをマスクとして用いて所望の領域にエミッタ領域15を形成していた。 In this case, for example, it had formed an emitter region 15 in a desired region by using a photoresist as a mask. しかし、フォトレジストをマスクして利用するため、ある程度のマスクずれを考慮しなければならず、NPNトランジスタ2のセルサイズの微細化が困難であるという問題があった。 However, since use mask the photoresist was some mask misalignment must be considered, a problem that miniaturization of the cell size of the NPN transistor 2 is difficult. 【0011】そして、上述した問題を解決する手段としては、以下の方法がある。 [0011] Then, as a means for solving the above-mentioned problems, the following methods. それは、エミッタ領域15形成領域上に、例えば、ポリシリコンから成るエミッタ取り出し電極を形成する。 It the emitter region 15 formed on a region, for example, to form the emitter extraction electrode formed of polysilicon. そして、エミッタ取り出し電極に注入された不純物を熱処理し、その電極から染み出した不純物によりエミッタ領域を形成する方法である。 Then, heat treatment was injected into the emitter extraction electrode impurities, a method of forming an emitter region by an impurity exuded from the electrode. そして、NPNトランジスタのセルサイズの縮小を達成するために、エミッタ取り出し電極およびベース取り出し電極をポリシリコンで形成することが考えられる。 Then, in order to achieve a reduction in the cell size of the NPN transistor, it is conceivable that the emitter extraction electrode and the base take-out electrode is formed of polysilicon. 【0012】しかしながら、この場合、エミッタ取り出し電極とベース取り出し電極との間の距離をある程度確保する必要がある。 [0012] However, in this case, it is necessary to some extent ensure a distance between the emitter lead-out electrode and the base take-out electrode. そのため、NPNトランジスタ1のセルサイズを縮小する問題を解決するために用いたにもかかわらず、電極からの浸み出し方法を用いてもNPN Therefore, even though used to solve the problem of reducing the cell size of the NPN transistors 1, NPN even using the method oozing from the electrode
トランジスタ1のセルサイズの縮小が行えないという問題が発生する。 A problem that can not be carried out reduction of the cell size of the transistor 1 occurs. また、NPNトランジスタ2において、 In addition, in the NPN transistor 2,
エミッタ領域とベース領域との間の距離が縮小できない場合には、ベース寄生抵抗を低減することができず、優れた高周波特性が得られないという問題が発生する。 If the distance between the emitter region and the base region can not be reduced it can not be reduced parasitic base resistance, a problem that can not be obtained excellent high frequency characteristics is generated. 【0013】 【課題を解決するための手段】本発明は、上記した従来の課題に鑑みてなされたもので、本発明である光半導体集積回路装置では、一導電型の半導体基板を準備する工程と、前記半導体基板上にほぼノンドープの複数層のエピタキシャル層を形成する工程と、前記エピタキシャル層を貫通する逆導電型の分離領域を形成し、少なくとも第1および第2の島領域に分離する工程と、前記第1の島領域に一導電型の縦型トランジスタを形成し、前記第2の島領域にホトダイオードを形成する工程とを具備し、前記一導電型の縦型トランジスタおよび前記ホトダイオードを形成する工程において、前記一導電型の縦型トランジスタの逆導電型のベース導出領域と前記ホトダイオードの逆導電型のカソード領域とを同一のイオン注入工程 [0013] Means for Solving the Problems The present invention has been made in view of the conventional problems described above, in the optical semiconductor integrated circuit device which is the present invention comprises the steps of preparing a semiconductor substrate of one conductivity type and a step wherein the step of substantially forming an epitaxial layer of a plurality of layers of non-doped into the semiconductor substrate, forming an isolation region of the opposite conductivity type extending through the epitaxial layer, which separates into at least first and second island regions When, the the first island region to form a vertical transistor of one conductivity type, the second to and forming a photodiode on the island region, a vertical transistor and the photodiode of the one conductivity type formed in the step of said one conductivity type vertical opposite conductivity type base lead region and opposite conductivity type cathode region and the same ion implantation step of the photodiode of the transistor で形成することを特徴とする。 Characterized by in formation. 【0014】本発明の光半導体集積回路装置は、好適には、前記一導電型の縦型トランジスタのエミッタ領域は、前記エミッタ領域上面に形成された多結晶シリコンに熱処理を加え、前記多結晶シリコンに注入された一導電型の不純物を前記エピタキシャル層表面に熱拡散し形成することを特徴とする。 [0014] The optical semiconductor integrated circuit device of the present invention is preferably an emitter region of the vertical transistor of the one conductivity type, a heat treatment of polycrystalline silicon formed on the emitter region upper surface addition, the polycrystalline silicon characterized by thermal diffusion form the implanted impurity of one conductivity type in the epitaxial layer surface. 【0015】 【発明の実施の形態】以下に、本発明の実施の形態について図面を参照しながら詳細に説明する。 DETAILED DESCRIPTION OF THE INVENTION Hereinafter, will be described in detail with reference to the drawings, embodiments of the present invention. 【0016】図1は、本発明における縦型PNPトランジスタ21およびホトダイオード22とを組み込んだ光半導体集積回路装置の断面図を示したものである。 [0016] Figure 1 shows a cross-sectional view of the vertical PNP transistor 21 and the optical semiconductor integrated circuit device incorporating a photodiode 22 in the present invention. 【0017】図示の如く、P−型の単結晶シリコン基板23上には、例えば、比抵抗100Ω・cm以上、厚さ6.0〜8.0μmであるノンドープで積層された第1 [0017] As shown, on P- type monocrystalline silicon substrate 23, for example, specific resistance 100 [Omega · cm or more, the first stacked in the thickness 6.0~8.0μm undoped
のエピタキシャル層24が形成されている。 Epitaxial layer 24 is formed. この第1のエピタキシャル層24上には、例えば、比抵抗100Ω On this first epitaxial layer 24 is, for example, the specific resistance 100Ω
・cm以上、厚さ6.0〜8.0μmであるノンドープで積層された第2のエピタキシャル層25が形成されている。 · Cm or more, the second epitaxial layer 25 which is stacked with non-doped a thickness 6.0~8.0μm is formed. そして、基板23、第1のエピタキシャル層24 Then, the substrate 23, first epitaxial layer 24
および第2のエピタキシャル層25には、3者を貫通するP+型分離領域26によって第1の島領域29、第2 And the second epitaxial layer 25, the first island region 29 by P + type isolation region 26 through the three-party, second
の島領域30および第3の島領域31が形成されている。 Island region 30 and the third island region 31 are formed. 【0018】この分離領域26は、基板23表面から上下方向に拡散した第1の分離領域29、第1のエピタキシャル層24表面から上下方向に拡散した第2の分離領域30および第2のエピタキシャル層25の表面から拡散した第3の分離領域31から成る。 [0018] The isolation region 26, a first isolation region 29, a second isolation region 30 and the second epitaxial layer diffused in the vertical direction from the first epitaxial layer 24 surface diffused in the vertical direction from the substrate 23 surface and a third isolation region 31 diffused from 25 surface. そして、3者が連結することで第1および第2のエピタキシャル層24、 The first and second epitaxial layer 24 by three parties are connected,
25を島状に分離する。 To separate the 25 to the island. また、P+型分離領域26上には、LOCOS酸化膜32が形成されていることで、より素子間分離が成される。 Further, on the P + -type isolation region 26, by the LOCOS oxide film 32 is formed, more inter-element isolation is performed. ここで、LOCOS酸化膜3 Here, LOCOS oxide film 3
2は、たんに厚い絶縁膜に置き換えることもできる。 2, may be replaced by simply thick insulating film. 【0019】そして、第1の島領域27には縦型PNP [0019] and, in the first island region 27 vertical PNP
トランジスタ21が形成され、第2の島領域28にはホトダイオード22が形成されている。 Transistor 21 is formed, the photodiodes 22 are formed in the second island region 28. 以下に、それぞれの構造について説明する。 Hereinafter, each structure is described. 【0020】先ず、第1の島領域27に形成される縦型PNPトランジスタ21について説明する。 [0020] First, a description will be given vertical PNP transistor 21 formed in the first island region 27. 図示の如く、この構造としては、第1のエピタキシャル層24と第2のエピタキシャル層25との境界を挟むようにP+ As illustrated, as the structure, so as to sandwich the first epitaxial layer 24 a boundary between the second epitaxial layer 25 P +
型の埋め込み層33が形成されている。 Type buried layer 33 is formed of. 更に、この領域には、P+型の埋め込み層33と重畳してN+型の埋め込み層34が形成されている。 Furthermore, this region, N + -type buried layer 34 overlaps with P + type buried layer 33 is formed. そして、第2のエピタキシャル層25には、P+型のウェル領域36が深部でP Then, in the second epitaxial layer 25, P P + -type well region 36 is in deep
+型の埋め込み層33と重畳するように形成されている。 It is formed so as to overlap with the + -type buried layer 33. このP+型のウェル領域36には、コレクタ領域としてP+型の拡散領域38、エミッタ領域としてP+型の浸み出し領域42、ベース領域としてN+型のウェル領域37が形成されている。 This is the P + type well region 36, P + -type diffusion region 38 as a collector region, a P + type of oozing region 42 as an emitter region, N + -type well region 37 is formed as a base region. また、このN+型のウェル領域37には、ベース導出領域としてN+型の拡散領域39も形成されている。 In addition, the well region 37 of the N + type, N + -type diffusion region 39 as a base lead region is also formed. また、第2のエピタキシャル層25のLOCOS酸化膜32の下部には、N+型の拡散領域35がN+型の埋め込み層34の端部で重畳するように形成されている。 Further, the lower portion of the LOCOS oxide film 32 of the second epitaxial layer 25, N + -type diffusion region 35 is formed so as to overlap the end portions of the N + type buried layer 34. 【0021】そして、第2のエピタキシャル層25表面にはシリコン酸化膜43、シリコン窒化膜44および絶縁層46が形成されている。 [0021] Then, the second epitaxial layer 25 surface silicon oxide film 43, the silicon nitride film 44 and the insulating layer 46 is formed. P+型の浸み出し領域42 P + type of oozing area 42
上面では、シリコン酸化膜43およびシリコン窒化膜4 The upper surface, the silicon oxide film 43 and the silicon nitride film 4
4にコンタクトホール45が形成されている。 Contact holes 45 are formed at four. そして、 And,
P+型の浸み出し領域42上面には、このコンタクトホール45を介して、例えば、ポリシリコンから成るエミッタ取り出し電極41が形成されている。 The look out area 42 the upper surface immersion of P + -type, via the contact holes 45, for example, the emitter lead-out electrode 41 made of polysilicon is formed. 一方、上述した3者に形成されたコンタクトホールを介してコレクタ電極47、ベース電極49およびエミッタ電極48が形成されている。 On the other hand, the collector electrode 47 through the contact hole formed in three parties described above, the base electrode 49 and emitter electrode 48 are formed. 尚、図示していないが、N+型の拡散領域35は電源(VCC)と接続されている。 Although not shown, N + -type diffusion region 35 is connected to the power supply (VCC). そのため、 for that reason,
縦型PNPトランジスタ21は、電源電位が印加されたN+型領域34、35で囲まれているので、寄生効果を抑制することができる。 Vertical PNP transistor 21, because it is surrounded by N + -type regions 34 and 35 power supply potential is applied, it is possible to suppress the parasitic effect. 【0022】次に、本実施の形態における光半導体集積回路装置の特徴であるN+型の拡散領域35について説明する。 Next, a description will be given N + -type diffusion region 35 is characteristic of the optical semiconductor integrated circuit device of this embodiment. 本実施の形態では、縦型PNPトランジスタ2 In this embodiment, the vertical PNP transistor 2
1を形成する領域を囲むように、N+型の拡散領域35 So as to surround the region for forming the 1, N + -type diffusion region 35
が形成されていることに特徴がある。 It is characterized in that There are formed. 具体的には、N+ Specifically, N +
型の拡散領域35は分離領域26より内側に形成されている。 -type diffusion region 35 is formed inside the separation region 26. つまり、コレクタ領域側ではP+型の拡散領域3 In other words, the diffusion region 3 of the P + type collector region side
8とP+の第3の分離領域31との間にN型領域を形成し、PN接合領域を形成している。 The N-type region is formed between the 8 and the P + third separation area 31 to form a PN junction region. そのことで、両者間での第2のエピタキシャル層25表面がP型に変化することを防止することができる。 By thereof it can be the second epitaxial layer 25 surface therebetween to prevent changes to the P-type. その結果、ノンドープで積層された第1および第2のエピタキシャル層24、2 As a result, the first and second epitaxial layers laminated without doping 24,2
5内に縦型PNPトランジスタ21を形成することを実現できる。 It can be realized by forming a vertical PNP transistor 21 in 5. そして、この構造について以下に説明する。 Then, This structure will be described below. 【0023】上述したように、縦型PNPトランジスタ21はノンドープで積層される第1および第2のエピタキシャル層24、25に形成されている。 [0023] As described above, the vertical PNP transistor 21 is formed in the first and second epitaxial layers 24 and 25 which are stacked without doping. そして、第1 Then, the first
および第2のエピタキシャル層24、25には、P+型のウェル領域36、N+型のウェル領域37を形成し、 And the second epitaxial layers 24 and 25, to form a well region 36, N + -type well region 37 of P + -type,
縦型PNPトランジスタ21形成領域を確保している。 It has secured vertical PNP transistor 21 forming region.
そのため、N+型の拡散領域35を形成しない場合では、例えば、P+型の拡散領域38とP+型の分離領域26との間にはイントリシック層のみが存在してしまう。 Therefore, in the case of not forming the N + -type diffusion region 35, for example, it would exist only in birds thick layer between the P + -type diffusion region 38 and P + -type isolation region 26. そして、図示はしていないが、シリコン窒化膜44 Then, not shown, the silicon nitride film 44
上には、例えば、Al配線等が形成されている。 The upper, for example, Al wiring, etc. are formed. この場合、上述の配線に電流が流れると、高比抵抗である第2 In this case, a current flows through the above-described wiring, the second is a high resistivity
のエピタキシャル層25表面はP型領域に反転してしまう。 Epitaxial layer 25 surface is inverted to the P-type region. その結果、P+型の拡散領域38とP+型の分離領域26とはショートし、この縦型PNPトランジスタ2 As a result, short-circuit the P + -type diffusion region 38 and P + -type isolation region 26, the vertical PNP transistor 2
1は不良品となってしまう。 1 becomes a defective product. このとき、第2のエピタキシャル層25はノンドープのため高比抵抗であるため、 At this time, since the second epitaxial layer 25 is a high resistivity for the non-doped,
例えば、1〜2V程度の電圧が印加することで表面がP For example, the surface at a voltage of about 1~2V applies P
型領域に反転してしまう。 It is inverted in the type region. つまり、この縦型PNPトランジスタ21は非常に耐圧性の悪い構造となってしまう。 In other words, the vertical PNP transistor 21 becomes very pressure resistance poor structure. 【0024】しかし、本実施の形態での縦型PNPトランジスタ21では、第2のエピタキシャル層25において、P+型の拡散領域38とP+型の分離領域26との間のイントリシック層にはN+型の拡散領域35を形成している。 [0024] However, the vertical PNP transistor 21 in the present embodiment, in the second epitaxial layer 25, the in-tri chic layer between the P + -type diffusion region 38 and P + -type isolation region 26 N + forming a type diffusion region 35. このため、この2者間にはPNの接合領域が形成され、このイントリック層表面がP型領域に変化してもこの2者がショートすることはない。 Therefore, between the two parties formed junction region of the PN is, this in-trick layer surface the two parties are not able to short-circuit be varied to P-type region. つまり、P+ In other words, P +
型の分離領域26の内側にN+型の拡散領域35を一環状に形成することで、縦型PNPトランジスタ21の耐圧性を大幅に向上させることができる。 Diffusion region 35 of N + -type inside type isolation region 26 by circularly formed, the withstand voltage of the vertical PNP transistor 21 can be greatly improved. ここで、N+型の拡散領域35は、常に、一環状に形成する必要はなく、縦型PNPトランジスタ21の耐圧性を向上させることができる領域にのみ形成する構造でも良い。 Here, N + -type diffusion region 35 is always not necessary to circularly formed, may be a structure formed only in a region where it is possible to improve the pressure resistance of the vertical PNP transistor 21. つまり、縦型PNPトランジスタ21は、実質N+型の拡散領域35で囲まれた領域に形成されることとなる。 In other words, the vertical PNP transistor 21 will be formed in a region surrounded by a diffusion region 35 of substantially N + -type. 【0025】そして、本発明の光半導体集積回路装置では、縦型PNPトランジスタ21において、詳細は製造方法で説明するが、エミッタ領域をエミッタ取り出し電極41から不純物を熱拡散することで形成している。 [0025] Then, in the optical semiconductor integrated circuit device of the present invention is a vertical type PNP transistor 21, details will be explained in the manufacturing method, and an impurity emitter regions from the emitter lead-out electrode 41 is formed by thermal diffusion . 一方、ベース導出領域となるN+型の拡散領域39は、ホトダイオード22のカソード領域となるN+型の拡散領域と同一の工程でのイオン注入により形成している。 On the other hand, an N + -type diffusion region 39 serving as the base lead region is formed by ion implantation in the cathode region to become an N + -type diffusion region and the same step of the photodiode 22. そのことで、第2のエピタキシャル層25表面にはポリシリコンから成るエミッタ取り出し電極41のみが形成される構造となる。 By them, a structure in which only the emitter lead-out electrode 41 made of polysilicon is formed on the second epitaxial layer 25 surface. つまり、エミッタ領域をエミッタ取り出し電極41を用いて形成することで、マスクずれ等を考慮する必要がなくなり縦型PNPトランジスタ21セルサイズを縮小することができる。 In other words, by forming with the electrode 41 is taken out emitter emitter region, it is possible to reduce the vertical PNP transistor 21 cell size it is not necessary to consider the mask misalignment or the like. 更に、ベース導出領域はイオン注入を用いて形成することで、その表面にはポリシリコンから成る電極は存在せず、縦型PNPトランジスタ21セルサイズの縮小化を妨げることはない。 Furthermore, base lead region is formed using an ion implantation, the electrode made of polysilicon is not present on the surface, it does not interfere with the reduction of the vertical PNP transistor 21 cell size.
そして、ベース導出領域上にはポリシリコンから成る電極を形成しないことで、エミッタ領域とベース領域との距離をも縮小して形成することができる。 Then, on the base lead region by not forming an electrode made of polysilicon, it can be formed as to be reduced a distance between the emitter and base regions. その結果、縦型PNPトランジスタ21のベース領域をも縮小して形成できるので、ベース領域における寄生抵抗を大幅に低減することができる。 As a result, since the vertical type can be formed as to be reduced to the base region of the PNP transistor 21, a parasitic resistance in the base region can be significantly reduced. そして、この構造により、高周波特性に優れた縦型PNPトランジスタ21を実現することができる。 By this structure, it is possible to realize a vertical PNP transistor 21 having excellent high frequency characteristics. 【0026】次に、第2の島領域28に形成されるホトダイオード22について説明する。 Next, a description will be given photodiode 22 formed in the second island region 28. 図示の如く、この構造としては、第2のエピタキシャル層25表面には、N As illustrated, as the structure, the second epitaxial layer 25 surface, N
+型の拡散領域40が略全面に形成されている。 + -type diffusion region 40 is formed on substantially the entire surface. そして、上述したように、第1および第2のエピタキシャル層24、25はノンドープで形成され、N+型の拡散領域40はカソード領域として用いられている。 Then, as described above, the first and second epitaxial layers 24 and 25 is formed of non-doped, N + -type diffusion region 40 is used as a cathode region. そして、 And,
N+型の拡散領域40は、第2のエピタキシャル層25 N + -type diffusion region 40, the second epitaxial layer 25
表面に形成され、その表面にはシリコン窒化膜44および絶縁層46が堆積されている。 Formed on the surface, the silicon nitride film 44 and the insulating layer 46 is deposited on the surface. そして、このシリコン窒化膜44および絶縁層46に形成されたコンタクトホールを介してカソード電極50が接続している。 The cathode electrode 50 is connected through a contact hole formed in the silicon nitride film 44 and the insulating layer 46. 一方、 on the other hand
上述したように、基板23はP−型の単結晶シリコン基板であり、また、P+型の分離領域26と連結している。 As described above, the substrate 23 is a monocrystalline silicon substrate of P- type, also connected to the P + -type isolation region 26. そして、図示はしていないが、分離領域26表面にはアノード電極が形成されており、分離領域26と接続している基板23をアノード領域として用いている。 Then, although not shown, the isolation region 26 surface and an anode electrode is formed, and a substrate 23 that is connected to the isolation region 26 as an anode region. 分離領域26はアノード導出領域の役割を果たしている。 Isolation region 26 plays the role of the anode lead-out area. 【0027】そして、ホトダイオード22の作用は、次に説明する通りである。 [0027] Then, the action of the photodiode 22 is as described below. 例えば、ホトダイオード22のカソード電極50に+5Vの如きVCC電位を、アノード電極にGND電位を印加し、ホトダイオード22に逆バイアスが印加した状態にする。 For example, the such VCC potential of + 5V to the cathode electrode 50 of the photodiode 22, the GND potential is applied to the anode electrode, a state where reverse bias is applied to the photodiode 22. このとき、ホトダイオード22では、上述の如く、第1および第2のエピタキシャル層24、25はノンドープにより形成されているので、従来の構造と比較しても、より広い幅の空乏層形成領域を確保することができる。 At this time, the photodiode 22, as described above, since the first and second epitaxial layers 24 and 25 are formed by non-doped, as compared with the conventional structure, ensure depletion layer forming region of the wider can do. つまり、ノンドープで形成されている第1および第2のエピタキシャル層2 That is, the first and second epitaxial layers are formed without doping 2
4、25のほぼ全ての領域を空乏層形成領域とすることができる。 Almost all regions of the 4, 25 may be a depletion layer forming region. そのことで、本発明におけるホトダイオード22では、接合容量を低減することができるので、空乏層を広げることができる。 By them, the photodiode 22 in the present invention, it is possible to reduce the junction capacitance, it can be widened depletion. そして、ホトダイオード22 Then, the photodiode 22
に逆バイアスが印加した状態では空乏層が広く形成されるので、光の入射により発生する生成キャリアの移動速度を向上させることができる。 A depletion layer in a state where the reverse bias is applied is wider, it is possible to improve the moving speed of the carriers generated by incidence of light. その結果、ホトダイオード22の高速応答を可能にすることができる。 As a result, it is possible to enable high speed response photodiode 22. 【0028】つまり、ホトダイオード22では、光の波長等の目的用途にも関係するが、ノンドープで形成されたエピタキシャル層を多層に積層し、空乏層形成領域を確保するほどホトダイオード22の特性を向上することができる。 [0028] That is, the photodiode 22, but also related to the intended use of the wavelength of light or the like, laminating an epitaxial layer formed by non-doped multilayer, to improve the characteristics of the photodiode 22 enough to secure a depletion layer forming region be able to. 更に、ノンドープで形成されたエピタキシャル層を多層に積層することで、このエピタキシャル層は高抵抗領域となる。 Further, by stacking an epitaxial layer formed by non-doped multilayer, the epitaxial layer is a high resistance region. そのことで、寄生トランジスタによるリーク電流等の寄生効果も抑制することができる。 By the parasitic effects of leakage current due to the parasitic transistor can be suppressed. 【0029】そして、本発明である光半導体集積回路装置では、ホトダイオード22において、カソード領域であるN+型の拡散領域40の表面には略全面にシリコン窒化膜44が形成されていることに特徴がある。 [0029] Then, in the optical semiconductor integrated circuit device which is the present invention is a photodiode 22, on the surface of the N + -type diffusion region 40 is a cathode region, characterized in that the silicon nitride film 44 is formed over substantially the entire surface is there. そのことで、シリコン酸化膜を反射防止膜として用いた従来の構造と比較して、ホトダイオード22上面における光の透過率を向上させ、ホトダイオードにおける光の感度を向上させることができる。 By them, as compared with the conventional structure using a silicon oxide film as an antireflection film, to improve the light transmittance of the photodiode 22 top, it is possible to improve the sensitivity of the light in the photodiode. 【0030】尚、上述したように、本実施の形態ではノンドープで形成されたエピタキシャル層が2層構造の場合について説明したが、特に、この構造に限定する必要はない。 [0030] As described above, in the present embodiment has described the case epitaxial layer formed by non-doped has a two-layer structure, in particular, need not be limited to this structure. ホトダイオードの使用用途に応じて、ノンドープから成る多層のエピタキシャル層が積層された場合も同様な効果を得ることができる。 Depending on the intended use of the photodiode, even if the epitaxial layer of the multilayer made of undoped are stacked it is possible to obtain the same effect. そして、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The other, without departing from the scope of the present invention, various modifications are possible. 【0031】次に、図2〜図11を参照にして、本発明の1実施の形態である縦型PNPトランジスタおよびホトダイオードとが組み込まれた光半導体集積回路装置の製造方法について、以下に説明する。 Next, with reference to FIGS. 2 to 11, a manufacturing method of the vertical PNP transistor and photodiode and the embedded optical semiconductor integrated circuit device 1 according to the embodiment of the present invention is described below . 尚、以下の説明では、図1に示した光半導体集積回路装置で説明した各構成要素と同じ構成要素には同じ符番を付すこととする。 In the following description, the same components as the components described in optical semiconductor integrated circuit device shown in FIG. 1 and subjecting the same reference numerals. 【0032】先ず、図2に示す如く、P−型の単結晶シリコン基板23を準備する。 [0032] First, as shown in FIG. 2, to prepare a P- type monocrystalline silicon substrate 23. そして、この基板23の表面を熱酸化して全面に酸化膜を、例えば、0.03〜 Then, the oxide film of the surface of the substrate 23 on the entire surface by thermal oxidation, for example, 0.03
0.05μm程度形成する。 To 0.05μm about formation. その後、公知のフォトリソグラフィ技術により分離領域26の第1の分離領域29 Thereafter, the first isolation region 29 of the isolation region 26 by a known photolithography technique
を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。 Opening is formed as a selective mask photoresist provided on the portion forming the. そして、P型不純物、例えば、ホウ素(B)を加速電圧60〜100keV、導入量1.0×10 13 〜1.0×10 15 /cm 2でイオン注入し、拡散する。 Then, P type impurities, for example, boron (B) an accelerating voltage 60~100KeV, ion-implanted at an amount 1.0 × 10 13 ~1.0 × 10 15 / cm 2, to diffuse. その後、フォトレジストを除去する。 Thereafter, the photoresist is removed. 【0033】次に、図3に示す如く、図2において形成したシリコン酸化膜を全て除去し、基板23をエピタキシャル成長装置のサセプタ上に配置する。 Next, as shown in FIG. 3, all the silicon oxide film formed by removing 2, placing the substrate 23 on a susceptor of an epitaxial growth apparatus. そして、ランプ加熱によって基板23に、例えば、1000℃程度の高温を与えると共に反応管内にSiH 2 Cl 2ガスとH 2 Then, the lamp to the substrate 23 by heating, for example, SiH 2 Cl 2 gas and H 2 into the reaction tube together give high temperature of about 1000 ° C.
ガスを導入する。 The introduction of gas. そのことにより、基板23上に、例えば、比抵抗100Ω・cm以上、厚さ6.0〜8.0μ By that, on the substrate 23, for example, specific resistance 100 [Omega · cm or more, the thickness 6.0~8.0μ
m程度の第1のエピタキシャル層24を成長させる。 The first epitaxial layer 24 of approximately m growing. その後、第1のエピタキシャル層24の表面を熱酸化してシリコン酸化膜を、例えば、0.5〜0.8μm程度形成する。 Thereafter, the surface of the first epitaxial layer 24 thermally oxidized to silicon oxide film, for example, formed of about 0.5 to 0.8. そして、公知のフォトリソグラフィ技術により、縦型PNPトランジスタ21のN+型の埋め込み層34に対応する酸化膜をホトエッチングして選択マスクとする。 Then, by a known photolithography technique, a vertical PNP transistor 21 of the N + -type oxide film corresponding to the buried layer 34 of the by photoetching a selective mask. そして、N型不純物、例えば、リン(P)を加速電圧20〜65keV、導入量1.0×10 13 〜1. Then, N-type impurity, for example, an acceleration voltage 20~65keV the phosphorus (P), the introduction amount 1.0 × 10 13 ~1.
0×10 15 /cm 2でイオン注入し、拡散する。 0 × 10 15 / cm 2 with ion-implanted and diffused. このとき、分離領域26の第1の分離領域29が同時に拡散される。 In this case, the first isolation region 29 of the isolation region 26 is simultaneously diffused. 【0034】次に、図4に示す如く、図3において形成したシリコン酸化膜を全て除去する。 Next, as shown in FIG. 4, to remove any silicon oxide film formed in Fig. その後、再び、第1のエピタキシャル層24表面を熱酸化して全面に酸化膜を、例えば、0.03〜0.05μm程度形成する。 Then again, the oxide film of the first epitaxial layer 24 surface on the entire surface by thermal oxidation, for example, formed about 0.03~0.05Myuemu.
そして、公知のフォトリソグラフィ技術により分離領域26の第2の分離領域30および縦型PNPトランジスタ21のP+型の埋め込み層33を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。 Then, formed as a second isolation region 30 and the vertical PNP transistor 21 of the P + type buried layer 33 selectively masks the photoresist opening provided in a portion for forming the isolation region 26 by a known photolithography technique . そして、P型不純物、例えば、ホウ素(B)を加速電圧60〜100keV、導入量1.0×10 13 Then, P type impurities, for example, an acceleration voltage 60~100keV the boron (B), introduction amount 1.0 × 10 13 ~
1.0×10 15 /cm 2でイオン注入し、拡散する。 In 1.0 × 10 15 / cm 2 by ion implantation, diffusion. その後、フォトレジストを除去する。 Thereafter, the photoresist is removed. このとき、N+型の埋め込み層34が同時に拡散される。 At this time, N + type buried layer 34 is diffused at the same time. 【0035】次に、図5に示す如く、先ず、図4において形成したシリコン酸化膜を全て除去し、基板23をエピタキシャル成長装置のサセプタ上に配置する。 Next, as shown in FIG. 5, first, all the silicon oxide film formed by removing 4, placing the substrate 23 on a susceptor of an epitaxial growth apparatus. そして、ランプ加熱によって基板23に、例えば、1000 Then, the substrate 23 by lamp heating, for example, 1000
℃程度の高温を与えると共に反応管内にSiH 2 Cl 2ガスとH 2ガスを導入する。 The reaction tube together give high temperature of about ℃ to introduce SiH 2 Cl 2 gas and H 2 gas. そのことにより、第1のエピタキシャル層24上に、例えば、比抵抗100Ω・cm By that, on the first epitaxial layer 24, for example, specific resistance 100 [Omega · cm
以上、厚さ6.0〜8.0μm程度の第2のエピタキシャル層25を成長させる。 Or to grow the second epitaxial layer 25 having a thickness of about 6.0~8.0Myuemu. そして、第2のエピタキシャル層25の表面を熱酸化してシリコン酸化膜を、例えば、0.5〜0.8μm程度形成する。 Then, the surface of the second epitaxial layer 25 thermally oxidized to silicon oxide film, for example, formed of about 0.5 to 0.8. そして、公知のフォトリソグラフィ技術により縦型PNPトランジスタ21のN+型の拡散領域35に対応する酸化膜をホトエッチングして選択マスクとする。 Then, the vertical PNP transistor 21 N + -type selective mask oxide film by photoetching corresponding to the diffusion region 35 of the known photolithography technique. その後、N型不純物、 Then, N-type impurity,
例えば、リン(P)を加速電圧20〜65keV、導入量1.0×10 13 〜1.0×10 15 /cm 2でイオン注入し、拡散する。 For example, an acceleration voltage 20~65keV the phosphorus (P), is ion-implanted at an amount 1.0 × 10 13 ~1.0 × 10 15 / cm 2, to diffuse. このとき、分離領域26の第2の分離領域30およびP+型の埋め込み層33が同時に拡散され、第1および第2の分離領域29、30が連結する。 At this time, the second isolation region 30 and P + type buried layer 33 in the isolation region 26 is simultaneously diffused, first and second isolation regions 29 and 30 are linked. 【0036】次に、図6に示す如く、図5において形成したシリコン酸化膜を全て除去する。 Next, as shown in FIG. 6, to remove any silicon oxide film formed in FIG. その後、第2のエピタキシャル層25の表面を熱酸化して全面に酸化膜を、例えば、0.03〜0.05μm程度形成する。 Thereafter, an oxide film of the surface of the second epitaxial layer 25 on the entire surface by thermal oxidation, for example, formed about 0.03~0.05Myuemu. この酸化膜上に公知のフォトリソグラフィ技術により縦型PNPトランジスタ21のP+型のウェル領域36を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。 Opening the portion forming the P + -type well region 36 of the vertical PNP transistor 21 is formed as a selective mask photoresist provided by a known photolithography technique on the oxide film. そして、P型不純物、例えば、 Then, P-type impurity, for example,
ホウ素(B)を加速電圧60〜100keV、導入量1.0×10 13 〜1.0×10 15 /cm 2でイオン注入し、拡散する。 Boron (B) an accelerating voltage 60~100KeV, ion-implanted at an amount 1.0 × 10 13 ~1.0 × 10 15 / cm 2, to diffuse. その後、フォトレジストを除去する。 Thereafter, the photoresist is removed. このとき、N+型の拡散領域35が同時に拡散される。 In this case, N + -type diffusion region 35 is diffused at the same time. 【0037】次に、図7に示す如く、図6において形成したシリコン酸化膜上に、公知のフォトリソグラフィ技術により縦型PNPトランジスタ21のP+型の拡散領域38および分離領域26の第3の分離領域31を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。 Next, as shown in FIG. 7, on the silicon oxide film formed in FIG 6, a third separation P + -type diffusion region 38 and isolation region 26 of the vertical PNP transistor 21 by a known photolithography technique forming a photoresist having an opening provided in the portion forming the region 31 as a selective mask. そして、P型不純物、例えば、ホウ素(B)を加速電圧60〜100keV、導入量1. Then, the acceleration voltage 60~100KeV P-type impurity such as boron (B), the introduction of 1.
0×10 13 〜1.0×10 15 /cm 2でイオン注入し、 Ion-implanted in the 0 × 10 13 ~1.0 × 10 15 / cm 2,
拡散する。 Spread. その後、フォトレジストおよびシリコン酸化膜を除去する。 Thereafter, the photoresist is removed and the silicon oxide film. このとき、P+型のウェル領域36も同時に拡散される。 At this time, P + -type well region 36 is also diffused at the same time. 【0038】次に、図8に示す如く、先ず、第2のエピタキシャル層25の所望の領域にLOCOS酸化膜32 Next, as shown in FIG. 8, first, LOCOS oxide film 32 in a desired region of the second epitaxial layer 25
を形成する。 To form. 図示はしていないが、第2のエピタキシャル層25の表面を熱酸化して全面にシリコン酸化膜を、 Although not shown, a silicon oxide film of the surface of the second epitaxial layer 25 on the entire surface by thermal oxidation,
例えば、0.03〜0.05μm程度形成する。 For example, to form about 0.03~0.05Myuemu. そして、この酸化膜上にシリコン窒化膜を、例えば、0.0 Then, a silicon nitride film on the oxide film, for example, 0.0
5〜0.2μm程度形成する。 Formation to about 5~0.2μm. そして、LOCOS酸化膜32を形成する部分に開口部が設けられるようにシリコン窒化膜を選択的に除去する。 Then, selectively removing the silicon nitride film so that the opening is provided in the portion forming the LOCOS oxide film 32. その後、このシリコン窒化膜をマスクとして用い、シリコン酸化膜上から、例えば、800〜1200℃程度でスチーム酸化で酸化膜付けを行う。 Then, using the silicon nitride film as a mask from the silicon oxide film, for example, an oxide film with a steam oxidation at about 800 to 1200 ° C.. そして、同時に、基板23全体に熱処理を与えLOCOS酸化膜32を形成する。 At the same time, to form the LOCOS oxide film 32 giving heat treatment to the entire substrate 23. 特に、P+型分離領域26上にはLOCOS酸化膜32を形成することで、より素子間分離が成される。 In particular, on the P + -type isolation region 26 by forming the LOCOS oxide film 32, and more inter-element isolation is performed. ここで、LOCOS酸化膜32は、例えば、厚さ0.5〜1.0μm程度に形成される。 Here, LOCOS oxide film 32 is formed, for example, to a thickness of about 0.5 to 1.0 [mu] m. 【0039】次に、シリコン窒化膜およびシリコン酸化膜を全て除去した後、再び、第2のエピタキシャル層2 Next, after removing all of the silicon nitride film and a silicon oxide film, again, the second epitaxial layer 2
5の表面を熱酸化して全面にシリコン酸化膜43を、例えば、0.03〜0.05μm程度形成する。 5 the surface of the silicon oxide film 43 on the entire surface by thermal oxidation, for example, formed about 0.03~0.05Myuemu. この酸化膜43上に公知のフォトリソグラフィ技術により縦型P Vertical P by a known photolithography technique on the oxide film 43
NPトランジスタ21のN+型のウェル領域37を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。 Opening is formed as a selective mask photoresist provided on the portion for forming the N + -type well region 37 of the NP transistor 21. そして、N型不純物、例えば、リン(P)を加速電圧20〜65keV、導入量1.0× Then, N-type impurity, for example, an acceleration voltage 20~65keV the phosphorus (P), the introduction of 1.0 ×
10 13 〜1.0×10 15 /cm 2でイオン注入し、拡散する。 10 13 ion-implanted with ~1.0 × 10 15 / cm 2, to diffuse. その後、フォトレジストを除去する。 Thereafter, the photoresist is removed. このとき、 At this time,
P+型の拡散領域38および第3の分離領域31が同時に拡散される。 P + -type diffusion region 38 and the third isolation region 31 is simultaneously diffused. そして、第1、第2および第3の分離領域29、30、31が連結することでP+型の分離領域26が形成される。 Then, the 1, P + -type isolation region 26 by the second and third separation area 29, 30, 31 is connected is formed. また、本工程において、LOCOS Further, in this step, LOCOS
酸化膜32をマスクとして用いることができるので、N It is possible to use the oxide film 32 as a mask, N
+型のウェル領域37を位置精度良く形成することができる。 + Type well region 37 can be positioned accurately formed. 【0040】次に、図9に示す如く、本発明の製造方法では、縦型PNPトランジスタ21のベース導出領域であるN+型の拡散領域39とホトダイオード22のカソード領域であるN+型の拡散領域40を同一の工程で形成する。 Next, as shown in FIG. 9, the manufacturing method of the present invention, a vertical N + -type diffusion region is the cathode region of the PNP transistor is the base lead region of 21 N + -type diffusion region 39 and the photodiode 22 40 to form in the same process. 先ず、図8において形成した酸化膜43上に公知のフォトリソグラフィ技術により縦型PNPトランジスタ21のN+型の拡散領域39およびホトダイオード22のN+型の拡散領域40を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。 First, an opening is provided in a portion which forms a vertical N + -type diffusion region 40 of N + -type diffusion region 39 and the photodiode 22 of the PNP transistor 21 by a known photolithography technique on the oxide film 43 formed in FIG. 8 the photoresist is formed as a selective mask. そして、N型不純物、例えば、ヒ素(As)を加速電圧80〜120keV、導入量1.0×10 13 〜1. Then, N-type impurity, for example, an acceleration voltage 80~120keV the arsenic (As), introduction amount 1.0 × 10 13 ~1.
0×10 15 /cm 2でイオン注入し、拡散する。 0 × 10 15 / cm 2 with ion-implanted and diffused. その後、フォトレジストを除去する。 Thereafter, the photoresist is removed. このとき、N+型のウェル領域37も同時に拡散される。 At this time, the well region 37 of N + -type is also diffused simultaneously. 【0041】この工程により、縦型PNPトランジスタ21でのエミッタ領域とベース導出領域との距離を縮小した構造を実現することができる。 [0041] By this process, it is possible to realize a reduced structure the distance between the emitter region and the base lead region of the vertical PNP transistor 21. そして、上述したように、この構造を有することでの効果は光半導体集積回路装置の構造の説明を参照することし、ここでは説明を割愛する。 Then, as described above, the effect of by having this structure year for the description of the structure of an optical semiconductor integrated circuit device, description thereof is omitted. 【0042】また、縦型PNPトランジスタ21のセルサイズを縮小するために、ベース導出領域はイオン注入により形成するが、ホトダイオード22のN+型の拡散領域40と同一工程で形成することで、製造コストを低減し、また、製造時間等を短縮することができる。 Further, in order to reduce the cell size of the vertical PNP transistor 21, base lead region that is formed by ion implantation, to form with N + -type diffusion region 40 and the same process of the photodiode 22, the manufacturing cost reduce, also, it is possible to shorten the manufacturing time and the like. 【0043】次に、図10に示す如く、先ず、ホトダイオード22上のシリコン酸化膜43を公知のフォトリソグラフィ技術により除去する。 Next, as shown in FIG. 10, first, to remove the silicon oxide film 43 on the photodiode 22 by a known photolithography technique. その後、第2のエピタキシャル層25表面には、例えば、800℃、2時間程度のCVD法により、シリコン窒化膜44を厚さ450〜 Thereafter, the second epitaxial layer 25 surface, for example, 800 ° C., by a CVD method at approximately 2 hours, the thickness of the silicon nitride film 44 450
1000Å程度堆積する。 It is deposited to a thickness of about 1000Å. この工程により、ホトダイオード22上にはシリコン窒化膜44が単層で形成される構造となる。 This step becomes a structure in which the silicon nitride film 44 is formed in a single layer on the photodiode 22. その結果、上述したように、ホトダイオード22では、反射防止膜としてシリコン窒化膜44を用いることができ、従来の構造よりも光の感度を向上させることができる。 As a result, as described above, the photodiode 22, the silicon nitride film 44 can be used as an antireflection film, it is possible to improve the sensitivity of the light than the conventional structure. その後、縦型PNPトランジスタ21 Then, vertical PNP transistor 21
のエミッタ取り出し電極41をポリシリコンにより形成するためのコンタクトホール45を形成する。 The emitter extraction electrode 41 to form a contact hole 45 to form a polysilicon. 【0044】ここで、コンタクトホール45はシリコン窒化膜44とシリコン酸化膜43とのエッチングの選択比の相違を利用して形成する。 [0044] Here, the contact hole 45 is formed by utilizing the difference in etching selectivity between the silicon nitride film 44 and the silicon oxide film 43. 例えば、シリコン窒化膜44とシリコン酸化膜43とのエッチングの選択比は約10:1と相違する。 For example, the etching selectivity between the silicon nitride film 44 and the silicon oxide film 43 is about 10: 1 and different. この特性を利用し、先ず、フッ酸系のエッチャントを用いた1回目のドライエッチングにより、シリコン窒化膜44のみをエッチングする。 Using this characteristic, first, the first dry etching using hydrofluoric acid etchant, to etch only silicon nitride film 44. このとき、シリコン酸化膜43をシリコン窒化膜44のオーバーエッチング保護膜として利用する。 At this time, utilizing a silicon oxide film 43 as an over-etching protective film of silicon nitride film 44. その後、ウエットエッチングによりシリコン酸化膜43をエッチングし、コンタクトホール45を形成する。 Thereafter, a silicon oxide film 43 is etched by wet etching to form a contact hole 45. その結果、シリコン窒化膜44のオーバーエッチングにより、第2のエピタキシャル層25表面に凹凸が形成されるのを抑制することができる。 As a result, it is possible to suppress the by over-etching of the silicon nitride film 44, unevenness in the second epitaxial layer 25 surface is formed. 【0045】次に、コンタクトホール45が設けられたシリコン窒化膜44上全面にポリシリコン51を、例えば、0.1〜0.3μm程度堆積する。 Next, the polysilicon 51 on the entire surface of the silicon nitride film 44 having a contact hole 45 is provided, for example, it is deposited to a thickness of about 0.1 to 0.3 [mu] m. そして、このポリシリコン51上に、公知のフォトリソグラフィ技術により縦型PNPトランジスタ21のエミッタ取り出し電極41を形成する部分に開口部が設けられたフォトレジストを選択マスクとして形成する。 Then, on the poly-silicon 51, the opening to the emitter take-out portion forming the electrode 41 of the vertical PNP transistor 21 is formed as a selective mask photoresist provided by a known photolithography technique. そして、P型不純物、例えば、フッカホウ素(BF 2 )を加速電圧30〜 Then, the acceleration voltage. 30 to P-type impurity such as Fukkahou element (BF 2)
75keV、導入量1.0×10 15 〜1.0×10 17 75 keV, introduction amount 1.0 × 10 15 ~1.0 × 10 17 /
cm 2でイオン注入し、拡散する。 ions are implanted in cm 2, diffuse. その後、フォトレジストを除去する。 Thereafter, the photoresist is removed. このとき、N+型の拡散領域39、4 In this case, N + -type diffusion region 39,4
0も同時に拡散される。 0 also be spread at the same time. 【0046】次に、図11に示す如く、本発明の製造方法では、縦型PNPトランジスタ21のエミッタ領域となるP+型の浸み出し領域42をエミッタ取り出し電極41に熱処理を加え、形成する。 Next, as shown in FIG. 11, in the manufacturing method of the present invention, heat treatment of the P + -type oozing region 42 serving as the emitter region of the vertical PNP transistor 21 to the emitter lead-out electrode 41 is added to form. 先ず、図10の工程においてヒ素(As)を注入したポリシリコン上に、公知のフォトリソグラフィ技術によりレジストを選択マスクとして形成する。 First, on a polysilicon implanted with arsenic (As) in the step of FIG. 10, a resist as a selective mask by a known photolithography technique. その後、エッチングにより選択的にポリシリコンをエッチングし、縦型PNPトランジスタ2 Thereafter, selective polysilicon is etched by etching, vertical PNP transistor 2
1のエミッタ取り出し電極4を形成する。 Forming a first emitter extraction electrode 4. 【0047】そして、このとき、不純物が注入されたエミッタ取り出し電極41に熱処理を加える。 [0047] At this time, impurities are subjected to heat treatment in the emitter lead-out electrode 41 is implanted. そのことで、エミッタ取り出し電極41からP型不純物が浸み出し、拡散される。 By the, P-type impurities out penetrates from the emitter lead-out electrode 41 is diffused. その結果、エミッタ取り出し電極41 As a result, the emitter lead-out electrode 41
下部領域にP+型の浸み出し領域42を形成する。 The lower region to form a region 42 out only immersion of the P + type. この製法により、縦型PNPトランジスタ21の個々のセルサイズを縮小することができる。 This method makes it possible to reduce the individual cell size of the vertical PNP transistor 21. また、上述したように、この構造による効果は光半導体集積回路装置の構造の説明を参照することとし、ここでは説明を割愛する。 As described above, the effect of this structure is the reference to the description of the structure of a semiconductor integrated circuit device, description thereof is omitted. 【0048】その後、上述した素子上に、例えば、全面に絶縁層46としてBPSG(Boron Phosp [0048] Then, on the above-mentioned elements, for example, the entire surface BPSG as an insulating layer 46 (Boron Phosp
ho Silicate Glass)膜、SOG(S ho Silicate Glass) film, SOG (S
pin On Glass)膜等を堆積する。 Depositing a pin On Glass) film or the like. そして、 And,
公知のフォトリソグラフィ技術により外部電極形成用のコンタクトホールを形成する。 Forming a contact hole for the external electrodes formed by a known photolithography technique. このコンタクトホールを介して、例えば、Alから成る外部電極47、48、4 Through the contact hole, for example, the external electrodes 47,48,4 made of Al
9、50を形成し、図1に示した縦型PNPトランジスタ21およびホトダイオード22とを組み込んだ光半導体集積回路装置が完成する。 Forming a 9,50, vertical PNP transistor 21 and the optical semiconductor integrated circuit device incorporating a photodiode 22 is completed as shown in FIG. 【0049】尚、上記した本実施の形態では、縦型PN [0049] In the present embodiment described above, the vertical PN
Pトランジスタおよびホトダイオードとを組み込んだ光半導体集積回路装置について述べたが、特に、上記した形に限定する必要はない。 It said optical semiconductor integrated circuit device incorporating a P transistor and photodiode, but in particular, need not be limited to the shape described above. その他、ホトダイオードと周辺回路とを組み込んだICにおいても、同等の効果を得ることができる。 Other, even in an IC that incorporates a photodiode and a peripheral circuit, it is possible to obtain the same effect. そして、その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 The other, without departing from the scope of the present invention, various modifications are possible. 【0050】 【発明の効果】第1に、本発明の光半導体集積回路装置の製造方法によれば、半導体基板上にほぼノンドープで多層に積層されたエピタキシャル層を複数の島領域に分離し、その島領域には少なくとも縦型PNPトランジスタとホトダイオードとを形成する。 [0050] [Effects of the Invention] first, according to the manufacturing method of the optical semiconductor integrated circuit device of the present invention, to separate the epitaxial layer laminated on the multilayer almost non-doped on the semiconductor substrate into a plurality of island regions, the island region is formed at least vertical PNP transistor and the photodiode. そして、縦型PNP Then, vertical type PNP
トランジスタのエミッタ領域は、ポリシリコンから成るエミッタ取り出し電極に熱処理を加え、エミッタ取り出し電極から不純物を浸み出すことで形成する。 Emitter region of the transistor, a heat treatment to the emitter extraction electrode made of polysilicon is added and formed by oozed impurities from the emitter lead-out electrode. 一方、縦型PNPトランジスタのベース導出領域は不純物をイオン注入することで形成する。 On the other hand, the base lead region of the vertical PNP transistor is formed by ion-implanting an impurity. そのことで、縦型PNPトランジスタのエミッタ領域とベース導出領域とを離間距離をできる限り縮小して形成することができる。 By thereof can be formed by reducing long as the emitter region and the base lead region of the vertical PNP transistor can the distance. その結果、縦型PNPトランジスタのセルサイズを縮小することができ、更に、ベース寄生抵抗を低減することができるので高周波特性に優れた縦型PNPトランジスタを実現できる。 As a result, it is possible to reduce the cell size of the vertical PNP transistor can be further achieve excellent vertical PNP transistor high-frequency characteristics since it is possible to reduce the parasitic base resistance. 【0051】第2に、本発明の光半導体集積回路装置の製造方法によれば、縦型PNPトランジスタのベース導出領域であるN+型の拡散領域とホトダイオードのカソード領域となるN+型の拡散領域とを同一の工程で形成することができる。 [0051] Second, according to the manufacturing method of the optical semiconductor integrated circuit device of the present invention, the vertical becomes N + -type diffusion region and the photodiode cathode region is the base lead region of the PNP transistor N + -type diffusion region it can be formed in the same step. そのことで、上述した効果を得ることができる構造を実現でき、更に、製造コストを低減し、製造時間を短縮することができる。 By thereof can be realized a structure that can achieve the effects mentioned above, further, it is possible to reduce manufacturing costs and shorten the manufacturing time.

【図面の簡単な説明】 【図1】本発明の実施の形態での光半導体集積回路装置を説明する断面図である。 It is a cross-sectional view illustrating an optical semiconductor integrated circuit device of the embodiment of the BRIEF DESCRIPTION OF THE DRAWINGS [Figure 1] present invention. 【図2】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 Is a sectional view explaining the manufacturing method of FIG. 2. The optical semiconductor integrated circuit device of the embodiment of the present invention. 【図3】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 3 is a sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device of the embodiment of the present invention. 【図4】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 It is a sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device of the embodiment of the present invention; FIG. 【図5】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 5 is a cross-sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device of the embodiment of the present invention. 【図6】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 6 is a sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device of the embodiment of the present invention. 【図7】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 7 is a sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device of the embodiment of the present invention. 【図8】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 8 is a sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device of the embodiment of the present invention. 【図9】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 9 is a cross-sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device of the embodiment of the present invention. 【図10】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 It is a sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device of the embodiment of the invention; FIG. 【図11】本発明の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 11 is a sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device of the embodiment of the present invention. 【図12】従来の実施の形態での光半導体集積回路装置を説明する断面図である。 12 is a cross-sectional view illustrating an optical semiconductor integrated circuit device in the form of conventional practice. 【図13】従来の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 13 is a cross-sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device in the form of conventional practice. 【図14】従来の実施の形態での光半導体集積回路装置の製造方法を説明する断面図である。 14 is a cross-sectional view for explaining a method of manufacturing an optical semiconductor integrated circuit device in the form of conventional practice. 【符号の説明】 21 縦型PNPトランジスタ22 ホトダイオード23 P−型の単結晶シリコン基板24 第1のエピタキシャル層25 第2のエピタキシャル層39 N+型の拡散領域40 N+型の拡散領域41 エミッタ取り出し電極42 P+型の浸み出し領域 [Description of Reference Numerals] 21 vertical PNP transistor 22 photodiode 23 P- type single crystal silicon substrate 24 first epitaxial layer 25 and the second epitaxial layer 39 N + -type diffusion region 40 N + -type diffusion region 41 the emitter lead-out electrode 42 P + type of oozing area

───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 4M118 AA10 AB01 BA02 CA05 EA01 FC09 FC18 5F003 BA11 BA97 BB08 BC08 BE07 BE08 BJ12 BP21 BP31 BP46 BS05 5F082 AA06 AA08 AA24 BA02 BA04 BA12 BA21 BA26 BA41 BA47 BC01 BC11 DA03 DA10 EA02 EA09 EA22 ────────────────────────────────────────────────── ─── front page of continued F-term (reference) 4M118 AA10 AB01 BA02 CA05 EA01 FC09 FC18 5F003 BA11 BA97 BB08 BC08 BE07 BE08 BJ12 BP21 BP31 BP46 BS05 5F082 AA06 AA08 AA24 BA02 BA04 BA12 BA21 BA26 BA41 BA47 BC01 BC11 DA03 DA10 EA02 EA09 EA22

Claims (1)

  1. 【特許請求の範囲】 【請求項1】 一導電型の半導体基板を準備する工程と、 前記半導体基板上にほぼノンドープの複数層のエピタキシャル層を形成する工程と、 前記エピタキシャル層を貫通する逆導電型の分離領域を形成し、少なくとも第1および第2の島領域に分離する工程と、 前記第1の島領域に一導電型の縦型トランジスタを形成し、前記第2の島領域にホトダイオードを形成する工程とを具備し、 前記一導電型の縦型トランジスタおよび前記ホトダイオードを形成する工程において、前記一導電型の縦型トランジスタの逆導電型のベース導出領域と前記ホトダイオードの逆導電型のカソード領域とを同一のイオン注入工程で形成することを特徴とする光半導体集積回路装置の製造方法。 Preparing a [claimed is: 1. A one conductivity type semiconductor substrate, a step of substantially forming an epitaxial layer of non-doped multiple layers on the semiconductor substrate, opposite conductivity through said epitaxial layer -type isolation region, a step of separating into at least first and second island regions, the forming the vertical transistor of the one conductivity type in the first island region, the photodiode in the second island region and a step of forming, in the step of forming a vertical transistor and the photodiode of the one conductivity type, the cathode of the opposite conductivity type opposite the conductivity type of the base lead region of the vertical transistor of the one conductivity type and the photodiode method of manufacturing an optical semiconductor integrated circuit device, which comprises forming a region in the same ion implantation process. 【請求項2】 前記一導電型の縦型トランジスタのエミッタ領域は、前記エミッタ領域上面に形成された多結晶シリコンに熱処理を加え、前記多結晶シリコンに注入された一導電型の不純物を前記エピタキシャル層表面に熱拡散し形成することを特徴とする請求項1記載の光半導体集積回路装置の製造方法。 The emitter region of the vertical transistor of claim 2 wherein said one conductivity type, said emitter region top surface to heat treatment polycrystalline silicon formed is added, the said polycrystalline silicon implanted impurity of one conductivity type epitaxial method of manufacturing an optical semiconductor integrated circuit device according to claim 1, characterized in that the thermal diffusion in the layer surface formation.
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